JP3147880B2 - 層間膜形成方法 - Google Patents
層間膜形成方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、層間膜の平坦化技
術に関し、特に、化学的機械的研磨（ＣＭＰ）を用いて
層間絶縁膜の平坦化を図る層間膜形成方法に関する。
術に関し、特に、化学的機械的研磨（ＣＭＰ）を用いて
層間絶縁膜の平坦化を図る層間膜形成方法に関する。
【０００２】
【従来の技術】ギガビットＲＡＭに代表されるメモリに
対する高集積化が急速に進展する近年、半導体パターン
の微細化技術は著しい革新を遂げている。このような技
術背景において、ＤＲＡＭでは、主にパターンの微細化
により高集積化が図られてきたものの、パターンの微細
化のみでは、特にメモリセル内のコンタクトマージンが
確保できず、セル縮小の妨げとなっていた。
対する高集積化が急速に進展する近年、半導体パターン
の微細化技術は著しい革新を遂げている。このような技
術背景において、ＤＲＡＭでは、主にパターンの微細化
により高集積化が図られてきたものの、パターンの微細
化のみでは、特にメモリセル内のコンタクトマージンが
確保できず、セル縮小の妨げとなっていた。
【０００３】このため、現在では、コンタクトマージン
確保のためセル内に局所パッドを設ける手法が用いられ
ている。このような手法では、層間膜の平坦化方法とし
てＣＭＰ法が主流になりつつある。しかしながら、コン
タクト形成前に行う層間絶縁膜平坦化に化学的機械的研
磨（ＣＭＰ）を用いることにより、層間絶縁膜が完全に
平坦化されてしまうため、局所パッドが形成されている
セル内と局所パッドが形成されていない周辺回路部とで
コンタクト深さが異なり、コンタクト抵抗に差が生じて
しまうといった問題点が発生していた。例えば、ＤＲＡ
Ｍのようなチップ内のメモリセル占有面積が大きなデバ
イスの層間膜平坦化にＣＭＰを用いるとウェハ面内が完
全に平坦化されてしまうためセル内コンタクトは浅く、
周辺コンタクトは深くなるといった問題点が発生してい
た。
確保のためセル内に局所パッドを設ける手法が用いられ
ている。このような手法では、層間膜の平坦化方法とし
てＣＭＰ法が主流になりつつある。しかしながら、コン
タクト形成前に行う層間絶縁膜平坦化に化学的機械的研
磨（ＣＭＰ）を用いることにより、層間絶縁膜が完全に
平坦化されてしまうため、局所パッドが形成されている
セル内と局所パッドが形成されていない周辺回路部とで
コンタクト深さが異なり、コンタクト抵抗に差が生じて
しまうといった問題点が発生していた。例えば、ＤＲＡ
Ｍのようなチップ内のメモリセル占有面積が大きなデバ
イスの層間膜平坦化にＣＭＰを用いるとウェハ面内が完
全に平坦化されてしまうためセル内コンタクトは浅く、
周辺コンタクトは深くなるといった問題点が発生してい
た。
【０００４】このような問題点を解決することを目的と
する従来技術として、例えば、特開平９−１６２２９２
号公報に開示されたものがある。すなわち、従来技術
は、異なる深さに複数の被コンタクト領域を有する半導
体装置の製造方法であって、前記複数の被コンタクト領
域を覆って段差形状を呈する絶縁層のうちのより低い方
の領域に、その下層に形成された深い被コンタクト領域
に接続する導電性のプラグ層を選択的に形成する工程
と、前記絶縁層のうちのより低い方の領域に平坦化層を
形成して全面を平坦化する工程と、前記プラグ層および
他の浅い被コンタクト領域に達するコンタクトホールを
選択的に一括形成する工程とを含んでいることが記述さ
れている。このような従来技術では、低い領域の被コン
タクト領域と接続する導電性のプラグ層が絶縁層に形成
された後、この低い領域に平坦化層が形成されて全面が
平坦化される。そして、この後、プラグ層および他の被
コンタクト領域に達するコンタクトホールが一括して形
成されることが記述されている。
する従来技術として、例えば、特開平９−１６２２９２
号公報に開示されたものがある。すなわち、従来技術
は、異なる深さに複数の被コンタクト領域を有する半導
体装置の製造方法であって、前記複数の被コンタクト領
域を覆って段差形状を呈する絶縁層のうちのより低い方
の領域に、その下層に形成された深い被コンタクト領域
に接続する導電性のプラグ層を選択的に形成する工程
と、前記絶縁層のうちのより低い方の領域に平坦化層を
形成して全面を平坦化する工程と、前記プラグ層および
他の浅い被コンタクト領域に達するコンタクトホールを
選択的に一括形成する工程とを含んでいることが記述さ
れている。このような従来技術では、低い領域の被コン
タクト領域と接続する導電性のプラグ層が絶縁層に形成
された後、この低い領域に平坦化層が形成されて全面が
平坦化される。そして、この後、プラグ層および他の被
コンタクト領域に達するコンタクトホールが一括して形
成されることが記述されている。
【０００５】図４（ａ），（ｂ）は、従来技術の層間膜
形成方法を説明するための工程図である。図４（ａ）に
示す半導体基板１０１上にトレンチ分離１０２、ワード
線１０３、局所パッド１０７を形成した後、層間絶縁膜
１０４をおおよそ０．５〜１．０μｍの範囲で堆積した
後ＣＭＰにより層間絶縁膜１０４を平坦化する。その後
レジスト１１５を塗布しコンタクト露光処理を行った後
レジスト１１５をマスクにコンタクト１０９を開口し、
その後図４（ｂ）に示すように配線１０８を形成する。
形成方法を説明するための工程図である。図４（ａ）に
示す半導体基板１０１上にトレンチ分離１０２、ワード
線１０３、局所パッド１０７を形成した後、層間絶縁膜
１０４をおおよそ０．５〜１．０μｍの範囲で堆積した
後ＣＭＰにより層間絶縁膜１０４を平坦化する。その後
レジスト１１５を塗布しコンタクト露光処理を行った後
レジスト１１５をマスクにコンタクト１０９を開口し、
その後図４（ｂ）に示すように配線１０８を形成する。
【０００６】このような従来技術によれば、低い領域の
深い被コンタクト領域と接続する導電性のプラグ層を絶
縁層に形成した後、この低い領域に平坦化層を形成して
全面を平坦化し、この後、プラグ層および他の浅い被コ
ンタクト領域に達するコンタクトホールを一括して形成
するようにしたので、深い被コンタクト領域に対するコ
ンタクトホールの形成時に浅いコンタクトホールの下地
層が削られるという事態を回避できると共に、深い被コ
ンタクト領域へのプラグ層の埋め込みを良好に行うこと
ができ、高信頼性のコンタクト形成が可能となることが
記述されている。
深い被コンタクト領域と接続する導電性のプラグ層を絶
縁層に形成した後、この低い領域に平坦化層を形成して
全面を平坦化し、この後、プラグ層および他の浅い被コ
ンタクト領域に達するコンタクトホールを一括して形成
するようにしたので、深い被コンタクト領域に対するコ
ンタクトホールの形成時に浅いコンタクトホールの下地
層が削られるという事態を回避できると共に、深い被コ
ンタクト領域へのプラグ層の埋め込みを良好に行うこと
ができ、高信頼性のコンタクト形成が可能となることが
記述されている。
【０００７】
【発明が解決しようとする課題】しかしながら、従来技
術では、レジスト１１５を塗布しコンタクト露光処理を
行った後、レジスト１１５をマスクにコンタクト１０９
を開口し、その後に、配線１０８を形成しているので、
セル内コンタクト１０９が浅くなる結果、周辺コンタク
ト１０９はセル内コンタクト１０９に比較して深くな
る。このためコンタクトエッチングにおいて、周辺回路
部を完全に開口するために、セル内コンタクト１０９の
エッチング時間を周辺回路部のエッチング時間に合わせ
てしまうと、セル内コンタクト１０９がオーバーエッチ
ングされる。この場合、局所パッド上にコンタクト１０
９が開口されていれば問題ないが、コンタクト１０９が
目ズレして局所パッドから落ちてしまうケースでは、エ
ッチングが進み、ゲートとコンタクト１０９がショート
する可能性があるという問題点があった。また、周辺コ
ンタクト１０９のアスペクト比が大きくなってしまい、
その結果、埋め込み性が悪化し、周辺コンタクト抵抗が
増大するといった問題点もあった。
術では、レジスト１１５を塗布しコンタクト露光処理を
行った後、レジスト１１５をマスクにコンタクト１０９
を開口し、その後に、配線１０８を形成しているので、
セル内コンタクト１０９が浅くなる結果、周辺コンタク
ト１０９はセル内コンタクト１０９に比較して深くな
る。このためコンタクトエッチングにおいて、周辺回路
部を完全に開口するために、セル内コンタクト１０９の
エッチング時間を周辺回路部のエッチング時間に合わせ
てしまうと、セル内コンタクト１０９がオーバーエッチ
ングされる。この場合、局所パッド上にコンタクト１０
９が開口されていれば問題ないが、コンタクト１０９が
目ズレして局所パッドから落ちてしまうケースでは、エ
ッチングが進み、ゲートとコンタクト１０９がショート
する可能性があるという問題点があった。また、周辺コ
ンタクト１０９のアスペクト比が大きくなってしまい、
その結果、埋め込み性が悪化し、周辺コンタクト抵抗が
増大するといった問題点もあった。
【０００８】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、周辺回路部のコン
タクト抵抗を低減することができる層間膜形成方法を提
供する点にある。
のであり、その目的とするところは、周辺回路部のコン
タクト抵抗を低減することができる層間膜形成方法を提
供する点にある。
【０００９】
【課題を解決するための手段】本発明の請求項１に記載
の要旨は、素子が形成された半導体基板上に層間絶縁膜
を形成する工程と、化学的機械的研磨を用いて前記層間
絶縁膜を完全に平坦化する工程とを有する層間膜形成方
法であって、前記素子が形成されている第１領域上及び
当該第１領域に隣接する第２領域上に前記層間絶縁膜を
第１膜厚だけ堆積する工程と、前記化学的機械的研磨を
用いて前記層間絶縁膜を平坦化する工程と、前記第１領
域のみを保護するためにセル保護レジスト処理を行って
当該第１領域のみにセル保護用レジストを残す工程と、
前記セル保護用レジストをマスクとして、前記第２領域
の層間絶縁膜を、前記セル内パッド段差に応じてエッチ
ングする際に、前記第２領域の層間絶縁膜の膜厚を前記
第１領域の層間絶縁膜の膜厚より第２膜厚程度薄くする
工程と、前記セル保護用レジストを剥離した後、前記半
導体基板全面に酸化膜を第３膜厚程度堆積した後、当該
酸化膜をエッチバックする工程と、前記第１領域と前記
第２領域との境界にできた前記段差部分の側壁に酸化膜
サイドウォールを形成する工程とを有することを特徴と
する層間膜形成方法に存する。また本発明の請求項２に
記載の要旨は、前記素子が形成されている前記第１領域
に隣接する前記第２領域のみをエッチングする工程と、
前記第１領域のコンタクト深さと前記第２領域のコンタ
クト深さとを略同一に作成する工程とを有することを特
徴とする請求項１に記載の層間膜形成方法に存する。ま
た本発明の請求項３に記載の要旨は、素子が形成された
半導体基板上に層間絶縁膜を形成する工程と、化学的機
械的研磨を用いて前記層間絶縁膜を完全に平坦化する工
程とを有する層間膜形成方法であって、前記素子が形成
されているセル領域上及び当該セル領域に隣接する周辺
回路部上に前記層間絶縁膜を第１膜厚だけ堆積する工程
と、前記化学的機械的研磨を用いて前記層間絶縁膜を平
坦化する工程と、前記セル領域のみを保護するためにセ
ル保護レジスト処理を行って当該セル領域のみにセル保
護用レジストを残す工程と、前記セル保護用レジストを
マスクとして、前記周辺回路部の層間絶縁膜を、前記セ
ル内パッド段差に応じてエッチングする際に、前記周辺
回路部の層間絶縁膜の膜厚を前記セル領域の層間絶縁膜
の膜厚より第２膜厚程度薄くする工程と、前記セル保護
用レジストを剥離した後、前記半導体基板全面に酸化膜
を第３膜厚程度堆積した後、当該酸化膜をエッチバック
する工程と、前記セル領域と前記周辺回路部との境界に
できた前記段差部分の側壁に酸化膜サイドウォールを形
成する工程とを有することを特徴とする層間膜形成方法
に存する。また本発明の請求項４に記載の要旨は、メモ
リセルが形成された半導体基板上に層間絶縁膜を形成す
る工程と、化学的機械的研磨を用いて前記層間絶縁膜を
完全に平坦化する工程とを有する層間膜形成方法であっ
て、前記半導体基板上に前記メモリセルのメモリ電荷蓄
積用のトレンチ、前記メモリセルへのアクセス用のワー
ド線及び局所パッドを形成する工程と、前記メモリセル
が形成されているセル領域上及び当該セル領域に隣接す
る前記メモリセル制御用の周辺回路部上に前記層間絶縁
膜を第１膜厚だけ堆積する工程と、前記化学的機械的研
磨を用いて前記層間絶縁膜を平坦化する工程と、前記セ
ル領域のみを保護するためにセル保護レジスト処理を行
って当該セル領域のみにセル保護用レジストを残す工程
と、前記セル保護用レジストをマスクとして、前記周辺
回路部の層間絶縁膜を、前記セル内パッド段差に応じて
エッチングする際に、前記周辺回路部の層間絶縁膜の膜
厚を前記セル領域の層間絶縁膜の膜厚より第２膜厚程度
薄くする工程と、前記セル保護用レジストを剥離した
後、前記半導体基板全面に酸化膜を第３膜厚程度堆積し
た後、当該酸化膜をエッチバックする工程と、前記セル
領域と前記周辺回路部との境界にできた前記段差部分の
側壁に酸化膜サイドウォールを形成する工程とを有する
ことを特徴とする層間膜形成方法に存する。また本発明
の請求項５に記載の要旨は、前記素子が形成されている
前記セル領域に隣接する前記周辺回路部のみをエッチン
グする工程と、前記セル領域のコンタクト深さと前記周
辺回路部のコンタクト深さとを略同一に作成する工程と
を有することを特徴とする請求項３または４に記載の層
間膜形成方法に存する。また本発明の請求項６に記載の
要旨は、前記第１膜厚は、おおよそ０．５乃至１．０μ
ｍの範囲に設定されていることを特徴とする請求項１乃
至５のいずれか一項に記載の層間膜形成方法に存する。
また本発明の請求項７に記載の要旨は、前記セル内パッ
ド段差は、おおよそ０．１乃至０．２μｍの範囲に設定
されていることを特徴とする請求項１乃至５のいずれか
一項に記載の層間膜形成方法に存する。また本発明の請
求項８に記載の要旨は、前記第２膜厚は、おおよそ０．
１乃至０．２μｍの範囲に設定されていることを特徴と
する請求項１乃至５のいずれか一項に記載の層間膜形成
方法に存する。また本発明の請求項９に記載の要旨は、
前記第３膜厚は、おおよそ０．１乃至０．５μｍの範囲
に設定されていることを特徴とする請求項１乃至５のい
ずれか一項に記載の層間膜形成方法に存する。
の要旨は、素子が形成された半導体基板上に層間絶縁膜
を形成する工程と、化学的機械的研磨を用いて前記層間
絶縁膜を完全に平坦化する工程とを有する層間膜形成方
法であって、前記素子が形成されている第１領域上及び
当該第１領域に隣接する第２領域上に前記層間絶縁膜を
第１膜厚だけ堆積する工程と、前記化学的機械的研磨を
用いて前記層間絶縁膜を平坦化する工程と、前記第１領
域のみを保護するためにセル保護レジスト処理を行って
当該第１領域のみにセル保護用レジストを残す工程と、
前記セル保護用レジストをマスクとして、前記第２領域
の層間絶縁膜を、前記セル内パッド段差に応じてエッチ
ングする際に、前記第２領域の層間絶縁膜の膜厚を前記
第１領域の層間絶縁膜の膜厚より第２膜厚程度薄くする
工程と、前記セル保護用レジストを剥離した後、前記半
導体基板全面に酸化膜を第３膜厚程度堆積した後、当該
酸化膜をエッチバックする工程と、前記第１領域と前記
第２領域との境界にできた前記段差部分の側壁に酸化膜
サイドウォールを形成する工程とを有することを特徴と
する層間膜形成方法に存する。また本発明の請求項２に
記載の要旨は、前記素子が形成されている前記第１領域
に隣接する前記第２領域のみをエッチングする工程と、
前記第１領域のコンタクト深さと前記第２領域のコンタ
クト深さとを略同一に作成する工程とを有することを特
徴とする請求項１に記載の層間膜形成方法に存する。ま
た本発明の請求項３に記載の要旨は、素子が形成された
半導体基板上に層間絶縁膜を形成する工程と、化学的機
械的研磨を用いて前記層間絶縁膜を完全に平坦化する工
程とを有する層間膜形成方法であって、前記素子が形成
されているセル領域上及び当該セル領域に隣接する周辺
回路部上に前記層間絶縁膜を第１膜厚だけ堆積する工程
と、前記化学的機械的研磨を用いて前記層間絶縁膜を平
坦化する工程と、前記セル領域のみを保護するためにセ
ル保護レジスト処理を行って当該セル領域のみにセル保
護用レジストを残す工程と、前記セル保護用レジストを
マスクとして、前記周辺回路部の層間絶縁膜を、前記セ
ル内パッド段差に応じてエッチングする際に、前記周辺
回路部の層間絶縁膜の膜厚を前記セル領域の層間絶縁膜
の膜厚より第２膜厚程度薄くする工程と、前記セル保護
用レジストを剥離した後、前記半導体基板全面に酸化膜
を第３膜厚程度堆積した後、当該酸化膜をエッチバック
する工程と、前記セル領域と前記周辺回路部との境界に
できた前記段差部分の側壁に酸化膜サイドウォールを形
成する工程とを有することを特徴とする層間膜形成方法
に存する。また本発明の請求項４に記載の要旨は、メモ
リセルが形成された半導体基板上に層間絶縁膜を形成す
る工程と、化学的機械的研磨を用いて前記層間絶縁膜を
完全に平坦化する工程とを有する層間膜形成方法であっ
て、前記半導体基板上に前記メモリセルのメモリ電荷蓄
積用のトレンチ、前記メモリセルへのアクセス用のワー
ド線及び局所パッドを形成する工程と、前記メモリセル
が形成されているセル領域上及び当該セル領域に隣接す
る前記メモリセル制御用の周辺回路部上に前記層間絶縁
膜を第１膜厚だけ堆積する工程と、前記化学的機械的研
磨を用いて前記層間絶縁膜を平坦化する工程と、前記セ
ル領域のみを保護するためにセル保護レジスト処理を行
って当該セル領域のみにセル保護用レジストを残す工程
と、前記セル保護用レジストをマスクとして、前記周辺
回路部の層間絶縁膜を、前記セル内パッド段差に応じて
エッチングする際に、前記周辺回路部の層間絶縁膜の膜
厚を前記セル領域の層間絶縁膜の膜厚より第２膜厚程度
薄くする工程と、前記セル保護用レジストを剥離した
後、前記半導体基板全面に酸化膜を第３膜厚程度堆積し
た後、当該酸化膜をエッチバックする工程と、前記セル
領域と前記周辺回路部との境界にできた前記段差部分の
側壁に酸化膜サイドウォールを形成する工程とを有する
ことを特徴とする層間膜形成方法に存する。また本発明
の請求項５に記載の要旨は、前記素子が形成されている
前記セル領域に隣接する前記周辺回路部のみをエッチン
グする工程と、前記セル領域のコンタクト深さと前記周
辺回路部のコンタクト深さとを略同一に作成する工程と
を有することを特徴とする請求項３または４に記載の層
間膜形成方法に存する。また本発明の請求項６に記載の
要旨は、前記第１膜厚は、おおよそ０．５乃至１．０μ
ｍの範囲に設定されていることを特徴とする請求項１乃
至５のいずれか一項に記載の層間膜形成方法に存する。
また本発明の請求項７に記載の要旨は、前記セル内パッ
ド段差は、おおよそ０．１乃至０．２μｍの範囲に設定
されていることを特徴とする請求項１乃至５のいずれか
一項に記載の層間膜形成方法に存する。また本発明の請
求項８に記載の要旨は、前記第２膜厚は、おおよそ０．
１乃至０．２μｍの範囲に設定されていることを特徴と
する請求項１乃至５のいずれか一項に記載の層間膜形成
方法に存する。また本発明の請求項９に記載の要旨は、
前記第３膜厚は、おおよそ０．１乃至０．５μｍの範囲
に設定されていることを特徴とする請求項１乃至５のい
ずれか一項に記載の層間膜形成方法に存する。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１１】（第１実施形態）図１（ａ）〜（ｅ）は、
本発明の層間膜形成方法の第１実施形態を説明するため
の工程図である。図１（ａ）〜（ｅ）に示す断面構造図
を参照にして説明する。
本発明の層間膜形成方法の第１実施形態を説明するため
の工程図である。図１（ａ）〜（ｅ）に示す断面構造図
を参照にして説明する。
【００１２】第１実施形態は、素子が形成された半導体
基板上に層間絶縁膜を形成しＣＭＰにより層間絶縁膜を
完全に平坦化した後の層間膜形成方法に関する。
基板上に層間絶縁膜を形成しＣＭＰにより層間絶縁膜を
完全に平坦化した後の層間膜形成方法に関する。
【００１３】図１（ａ）に示す半導体基板２０１上にト
レンチ分離２０２、ワード線２０３、局所パッド２０７
を形成した後、層間絶縁膜２０４をおおよそ０．５〜
１．０μｍの範囲で堆積した後、ＣＭＰにより層間絶縁
膜２０４を平坦化（図中でＣＭＰ層間膜平坦化と表記）
する。
レンチ分離２０２、ワード線２０３、局所パッド２０７
を形成した後、層間絶縁膜２０４をおおよそ０．５〜
１．０μｍの範囲で堆積した後、ＣＭＰにより層間絶縁
膜２０４を平坦化（図中でＣＭＰ層間膜平坦化と表記）
する。
【００１４】その後図１（ｂ）に示すように、セル領域
２１０のみを保護するためセル保護露光処理を行いセル
領域２１０のみにセル保護用レジスト２０５を残す。
２１０のみを保護するためセル保護露光処理を行いセル
領域２１０のみにセル保護用レジスト２０５を残す。
【００１５】その後セル保護用レジスト２０５をマスク
に周辺回路部２２０の層間絶縁膜２０４を、セル内パッ
ド段差（おおよそ０．１〜０．２μｍ）だけエッチング
し、周辺回路部２２０の層間絶縁膜２０４をセル領域２
１０より層間絶縁膜膜厚をおおよそ０．１〜０．２μｍ
程度に薄くする。
に周辺回路部２２０の層間絶縁膜２０４を、セル内パッ
ド段差（おおよそ０．１〜０．２μｍ）だけエッチング
し、周辺回路部２２０の層間絶縁膜２０４をセル領域２
１０より層間絶縁膜膜厚をおおよそ０．１〜０．２μｍ
程度に薄くする。
【００１６】その後、図１（ｃ）に示すように、セル保
護用レジスト２０５を剥離した後、ウェハ全面に酸化膜
２０６をおおよそ０．１〜０．５μｍ程度堆積した後、
酸化膜２０６をエッチバック（図中で酸化膜エッチバッ
クと表記）する。
護用レジスト２０５を剥離した後、ウェハ全面に酸化膜
２０６をおおよそ０．１〜０．５μｍ程度堆積した後、
酸化膜２０６をエッチバック（図中で酸化膜エッチバッ
クと表記）する。
【００１７】その後、図１（ｄ）に示すようにセル領域
２１０と周辺回路部２２０にできた段差部分の側壁に酸
化膜サイドウォール２０６ａを形成する。その後、周辺
コンタクト２０９ａ及び／またはセル内コンタクト２０
９ｂの開口及び配線２０８の形成を行う。
２１０と周辺回路部２２０にできた段差部分の側壁に酸
化膜サイドウォール２０６ａを形成する。その後、周辺
コンタクト２０９ａ及び／またはセル内コンタクト２０
９ｂの開口及び配線２０８の形成を行う。
【００１８】本実施形態では、第１層間絶縁膜の形成方
法に関して説明したが第２層間絶縁膜（例えば、配線２
０８の上層に形成される層間絶縁膜）の形成時に同様の
処理を施すことにより、周辺部に形成する第２コンタク
ト（例えば、ＤＲＡＭにおけるビット線を通して形成さ
れるコンタクトやキャパシタ形成後の層間絶縁膜を通し
て形成されるコンタクト）の深さ及びコンタクト抵抗も
低減できる。
法に関して説明したが第２層間絶縁膜（例えば、配線２
０８の上層に形成される層間絶縁膜）の形成時に同様の
処理を施すことにより、周辺部に形成する第２コンタク
ト（例えば、ＤＲＡＭにおけるビット線を通して形成さ
れるコンタクトやキャパシタ形成後の層間絶縁膜を通し
て形成されるコンタクト）の深さ及びコンタクト抵抗も
低減できる。
【００１９】以上第１実施形態を要約すれば、ＣＭＰ層
間膜平坦化後の周辺回路部２２０のみをエッチングする
ことにより、セル領域２１０のコンタクト深さと周辺回
路部２２０のコンタクト深さを同一に整え、周辺回路部
２２０のコンタクト抵抗を低減できるようになる。ま
た、周辺回路部２２０の層間絶縁膜厚をセル領域２１０
より薄くすることにより、セル内コンタクト２０９ｂの
深さと周辺コンタクト２０９ａの深さが同一になりコン
タクト抵抗に差が生じない。また、セル領域２１０と周
辺回路部２２０にできた段差部に酸化膜のサイドウォー
ル２０６ａを設けることにより配線形成時に配線が段差
部で切れる心配がないといった効果を奏する。更に、周
辺回路部２２０のコンタクト抵抗が低減できるようにな
り処理速度が向上し、また、セル領域２１０と周辺回路
部２２０の段差部に酸化膜サイドウォール２０６ａを形
成することで配線形成時の段切れをなくすことができる
といった効果もある。
間膜平坦化後の周辺回路部２２０のみをエッチングする
ことにより、セル領域２１０のコンタクト深さと周辺回
路部２２０のコンタクト深さを同一に整え、周辺回路部
２２０のコンタクト抵抗を低減できるようになる。ま
た、周辺回路部２２０の層間絶縁膜厚をセル領域２１０
より薄くすることにより、セル内コンタクト２０９ｂの
深さと周辺コンタクト２０９ａの深さが同一になりコン
タクト抵抗に差が生じない。また、セル領域２１０と周
辺回路部２２０にできた段差部に酸化膜のサイドウォー
ル２０６ａを設けることにより配線形成時に配線が段差
部で切れる心配がないといった効果を奏する。更に、周
辺回路部２２０のコンタクト抵抗が低減できるようにな
り処理速度が向上し、また、セル領域２１０と周辺回路
部２２０の段差部に酸化膜サイドウォール２０６ａを形
成することで配線形成時の段切れをなくすことができる
といった効果もある。
【００２０】（第２実施形態）本発明の第２実施形態を
図２（ａ）〜（ｆ）を参照して説明する。図２（ａ）〜
（ｆ）は、本発明の層間膜形成方法の第２実施形態を説
明するための工程図である。
図２（ａ）〜（ｆ）を参照して説明する。図２（ａ）〜
（ｆ）は、本発明の層間膜形成方法の第２実施形態を説
明するための工程図である。
【００２１】図２（ａ）に示す半導体基板３０１上にト
レンチ分離３０２、ワード線３０３、局所パッド３０７
を形成した後、層間絶縁膜３０４をおおよそ０．５〜
１．０μｍの範囲で堆積する。その後、ＣＭＰにより層
間絶縁膜３０４を平坦化（図中でＣＭＰ層間膜平坦化と
表記）する。その後、コンタクト露光処理及びコンタク
トエッチングを行い周辺回路コンタクト３０９ａ及びセ
ル内コンタクト３０９ｂを開口する。
レンチ分離３０２、ワード線３０３、局所パッド３０７
を形成した後、層間絶縁膜３０４をおおよそ０．５〜
１．０μｍの範囲で堆積する。その後、ＣＭＰにより層
間絶縁膜３０４を平坦化（図中でＣＭＰ層間膜平坦化と
表記）する。その後、コンタクト露光処理及びコンタク
トエッチングを行い周辺回路コンタクト３０９ａ及びセ
ル内コンタクト３０９ｂを開口する。
【００２２】その後、図２（ｂ）に示すように、コンタ
クトエッチングのマスクに用いたコンタクト露光用レジ
スト３１５を剥離する。
クトエッチングのマスクに用いたコンタクト露光用レジ
スト３１５を剥離する。
【００２３】その後、図２（ｃ）に示すように、セル領
域３１０のみを保護するためセル保護露光処理を行い、
セル領域３１０のみにセル保護露光用レジスト３０５を
残す。その後、セル保護露光用レジスト（セル保護ＰＲ
レジスト）３０５をマスクに周辺回路部３２０の層間絶
縁膜３０４をセル内パッド段差（おおよそ０．１〜０．
２μｍ）程度だけエッチング（図中で酸化膜エッチング
と表記）し、周辺回路部３２０の層間絶縁膜３０４を、
セル領域３１０の層間絶縁膜膜厚よりもおおよそ０．１
〜０．２μｍ薄くする。
域３１０のみを保護するためセル保護露光処理を行い、
セル領域３１０のみにセル保護露光用レジスト３０５を
残す。その後、セル保護露光用レジスト（セル保護ＰＲ
レジスト）３０５をマスクに周辺回路部３２０の層間絶
縁膜３０４をセル内パッド段差（おおよそ０．１〜０．
２μｍ）程度だけエッチング（図中で酸化膜エッチング
と表記）し、周辺回路部３２０の層間絶縁膜３０４を、
セル領域３１０の層間絶縁膜膜厚よりもおおよそ０．１
〜０．２μｍ薄くする。
【００２４】その後、図２（ｄ）に示すように、セル保
護露光用レジスト３０５を剥離した後、ウェハ全面に酸
化膜３０６をおおよそ０．１〜０．５μｍ程度堆積す
る。
護露光用レジスト３０５を剥離した後、ウェハ全面に酸
化膜３０６をおおよそ０．１〜０．５μｍ程度堆積す
る。
【００２５】その後、図２（ｅ）に示すように、酸化膜
３０６をエッチバックすることにより、コンタクト側壁
にコンタクト壁内酸化膜サイドウォール３０６ａと同時
に、セル領域３１０と周辺回路部３２０にできた段差部
分の側壁にも段差部分側壁酸化膜サイドウォール３０６
ｂが形成される。
３０６をエッチバックすることにより、コンタクト側壁
にコンタクト壁内酸化膜サイドウォール３０６ａと同時
に、セル領域３１０と周辺回路部３２０にできた段差部
分の側壁にも段差部分側壁酸化膜サイドウォール３０６
ｂが形成される。
【００２６】その後、図２（ｆ）に示すように、配線３
０８の形成を行う。
０８の形成を行う。
【００２７】図３（ａ）〜（ｃ）は、セル領域３１０の
コンタクトが外抜き（局所パッド３０７からズレた状
態）になっているケースに対する第２実施形態の層間膜
形成方法の作用を説明するための工程図である。
コンタクトが外抜き（局所パッド３０７からズレた状
態）になっているケースに対する第２実施形態の層間膜
形成方法の作用を説明するための工程図である。
【００２８】図３（ａ）に示すように、セル領域３１０
のコンタクトが外抜き（局所パッド３０７からズレた状
態）になっているケースであっても、図２（ｃ）で示し
たように、セル領域３１０のみを保護するためセル保護
露光処理を行い、セル領域３１０のみにセル保護露光用
レジスト３０５を残し、その後、セル保護露光用レジス
ト３０５をマスクに周辺回路部３２０の層間絶縁膜３０
４をセル内パッド段差（おおよそ０．１〜０．２μｍ）
程度だけエッチングし、周辺回路部３２０の層間絶縁膜
３０４を、セル領域３１０の層間絶縁膜膜厚よりもおお
よそ０．１〜０．２μｍ薄くし、図２（ｄ）で示したよ
うに、セル保護露光用レジスト３０５を剥離した後、ウ
ェハ全面に酸化膜３０６をおおよそ０．１〜０．５μｍ
程度堆積することで、外抜き状態のセル内コンタクトの
内面にも酸化膜３０６を形成できる（図３（ｂ）参
照）。その結果、図３（ｃ）に示すように、コンタクト
壁内酸化膜サイドウォール３０６ａが形成できる。これ
により、ゲートとのショートが回避できる。
のコンタクトが外抜き（局所パッド３０７からズレた状
態）になっているケースであっても、図２（ｃ）で示し
たように、セル領域３１０のみを保護するためセル保護
露光処理を行い、セル領域３１０のみにセル保護露光用
レジスト３０５を残し、その後、セル保護露光用レジス
ト３０５をマスクに周辺回路部３２０の層間絶縁膜３０
４をセル内パッド段差（おおよそ０．１〜０．２μｍ）
程度だけエッチングし、周辺回路部３２０の層間絶縁膜
３０４を、セル領域３１０の層間絶縁膜膜厚よりもおお
よそ０．１〜０．２μｍ薄くし、図２（ｄ）で示したよ
うに、セル保護露光用レジスト３０５を剥離した後、ウ
ェハ全面に酸化膜３０６をおおよそ０．１〜０．５μｍ
程度堆積することで、外抜き状態のセル内コンタクトの
内面にも酸化膜３０６を形成できる（図３（ｂ）参
照）。その結果、図３（ｃ）に示すように、コンタクト
壁内酸化膜サイドウォール３０６ａが形成できる。これ
により、ゲートとのショートが回避できる。
【００２９】以上第２実施形態を要約すれば、ＣＭＰ層
間膜平坦化後の周辺回路部３２０のみをエッチングする
ことにより、セル領域３１０のコンタクト深さと周辺回
路部３２０のコンタクト深さを同一に整え、周辺回路部
３２０のコンタクト抵抗を低減し、コンタクト側壁にコ
ンタクト壁内酸化膜サイドウォール３０６ａを形成する
と同時に、セル領域３１０と周辺回路部３２０にできた
段差側壁にも段差部分側壁酸化膜サイドウォール３０６
ｂが形成できる。
間膜平坦化後の周辺回路部３２０のみをエッチングする
ことにより、セル領域３１０のコンタクト深さと周辺回
路部３２０のコンタクト深さを同一に整え、周辺回路部
３２０のコンタクト抵抗を低減し、コンタクト側壁にコ
ンタクト壁内酸化膜サイドウォール３０６ａを形成する
と同時に、セル領域３１０と周辺回路部３２０にできた
段差側壁にも段差部分側壁酸化膜サイドウォール３０６
ｂが形成できる。
【００３０】なお、本実施の形態においては、本発明は
ＤＲＡＭに限定されず、本発明を適用する上で好適な集
積回路の層間膜の形成技術に適用することができる。ま
た、上記構成部材の数、位置、形状等は上記実施の形態
に限定されず、本発明を実施する上で好適な数、位置、
形状等にすることができる。また、各図において、同一
構成要素には同一符号を付している。
ＤＲＡＭに限定されず、本発明を適用する上で好適な集
積回路の層間膜の形成技術に適用することができる。ま
た、上記構成部材の数、位置、形状等は上記実施の形態
に限定されず、本発明を実施する上で好適な数、位置、
形状等にすることができる。また、各図において、同一
構成要素には同一符号を付している。
【００３１】
【発明の効果】本発明は、ＣＭＰ層間膜平坦化後の周辺
回路部のみをエッチングすることにより、セル領域のコ
ンタクト深さと周辺回路部のコンタクト深さを同一に整
え、周辺回路部のコンタクト抵抗を低減できるようにな
るといった効果を奏する。
回路部のみをエッチングすることにより、セル領域のコ
ンタクト深さと周辺回路部のコンタクト深さを同一に整
え、周辺回路部のコンタクト抵抗を低減できるようにな
るといった効果を奏する。
【図１】同図（ａ）〜（ｅ）は、本発明の層間膜形成方
法の第１実施形態を説明するための工程図である。
法の第１実施形態を説明するための工程図である。
【図２】同図（ａ）〜（ｆ）は、本発明の層間膜形成方
法の第２実施形態を説明するための工程図である。
法の第２実施形態を説明するための工程図である。
【図３】同図（ａ）〜（ｃ）は、セル領域のコンタクト
が外抜き（局所パッドからズレた状態）になっているケ
ースに対する第２実施形態の層間膜形成方法の作用を説
明するための工程図である。
が外抜き（局所パッドからズレた状態）になっているケ
ースに対する第２実施形態の層間膜形成方法の作用を説
明するための工程図である。
【図４】同図（ａ），（ｂ）は、従来技術の層間膜形成
方法を説明するための工程図である。
方法を説明するための工程図である。
２０１…半導体基板 ２０２…トレンチ分離 ２０３…ワード線 ２０４…層間絶縁膜 ２０５…セル保護用レジスト ２０６…酸化膜 ２０６ａ…酸化膜サイドウォール ２０７…局所パッド ２０８…配線 ２０９ａ…周辺コンタクト ２０９ｂ…セル内コンタクト ２１０…セル領域 ２２０…周辺回路部 ３０１…半導体基板 ３０２…トレンチ分離 ３０３…ワード線 ３０４…層間絶縁膜 ３０５…セル保護露光用レジスト ３０６…酸化膜 ３０６ａ…コンタクト壁内酸化膜サイドウォール ３０６ｂ…段差部分側壁酸化膜サイドウォール ３０７…局所パッド ３０８…配線 ３０９ａ…周辺回路コンタクト ３０９ｂ…セル内コンタクト ３１０…セル領域 ３１５…コンタクト露光用レジスト ３２０…周辺回路部
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/3065 H01L 21/768 H01L 21/8242
Claims (9)
- 【請求項１】 素子が形成された半導体基板上に層間絶
縁膜を形成する工程と、化学的機械的研磨を用いて前記
層間絶縁膜を完全に平坦化する工程とを有する層間膜形
成方法であって、 前記素子が形成されている第１領域上及び当該第１領域
に隣接する第２領域上に前記層間絶縁膜を第１膜厚だけ
堆積する工程と、 前記化学的機械的研磨を用いて前記層間絶縁膜を平坦化
する工程と、 前記第１領域のみを保護するためにセル保護レジスト処
理を行って当該第１領域のみにセル保護用レジストを残
す工程と、 前記セル保護用レジストをマスクとして、前記第２領域
の層間絶縁膜を、前記セル内パッド段差に応じてエッチ
ングする際に、前記第２領域の層間絶縁膜の膜厚を前記
第１領域の層間絶縁膜の膜厚より第２膜厚程度薄くする
工程と、 前記セル保護用レジストを剥離した後、前記半導体基板
全面に酸化膜を第３膜厚程度堆積した後、当該酸化膜を
エッチバックする工程と、 前記第１領域と前記第２領域との境界にできた前記段差
部分の側壁に酸化膜サイドウォールを形成する工程とを
有することを特徴とする層間膜形成方法。 - 【請求項２】 前記素子が形成されている前記第１領域
に隣接する前記第２領域のみをエッチングする工程と、 前記第１領域のコンタクト深さと前記第２領域のコンタ
クト深さとを略同一に作成する工程とを有することを特
徴とする請求項１に記載の層間膜形成方法。 - 【請求項３】 素子が形成された半導体基板上に層間絶
縁膜を形成する工程と、化学的機械的研磨を用いて前記
層間絶縁膜を完全に平坦化する工程とを有する層間膜形
成方法であって、 前記素子が形成されているセル領域上及び当該セル領域
に隣接する周辺回路部上に前記層間絶縁膜を第１膜厚だ
け堆積する工程と、 前記化学的機械的研磨を用いて前記層間絶縁膜を平坦化
する工程と、 前記セル領域のみを保護するためにセル保護レジスト処
理を行って当該セル領域のみにセル保護用レジストを残
す工程と、 前記セル保護用レジストをマスクとして、前記周辺回路
部の層間絶縁膜を、前記セル内パッド段差に応じてエッ
チングする際に、前記周辺回路部の層間絶縁膜の膜厚を
前記セル領域の層間絶縁膜の膜厚より第２膜厚程度薄く
する工程と、 前記セル保護用レジストを剥離した後、前記半導体基板
全面に酸化膜を第３膜厚程度堆積した後、当該酸化膜を
エッチバックする工程と、 前記セル領域と前記周辺回路部との境界にできた前記段
差部分の側壁に酸化膜サイドウォールを形成する工程と
を有することを特徴とする層間膜形成方法。 - 【請求項４】 メモリセルが形成された半導体基板上に
層間絶縁膜を形成する工程と、化学的機械的研磨を用い
て前記層間絶縁膜を完全に平坦化する工程とを有する層
間膜形成方法であって、 前記半導体基板上に前記メモリセルのメモリ電荷蓄積用
のトレンチ、前記メモリセルへのアクセス用のワード線
及び局所パッドを形成する工程と、 前記メモリセルが形成されているセル領域上及び当該セ
ル領域に隣接する前記メモリセル制御用の周辺回路部上
に前記層間絶縁膜を第１膜厚だけ堆積する工程と、 前記化学的機械的研磨を用いて前記層間絶縁膜を平坦化
する工程と、 前記セル領域のみを保護するためにセル保護レジスト処
理を行って当該セル領域のみにセル保護用レジストを残
す工程と、 前記セル保護用レジストをマスクとして、前記周辺回路
部の層間絶縁膜を、前記セル内パッド段差に応じてエッ
チングする際に、前記周辺回路部の層間絶縁膜の膜厚を
前記セル領域の層間絶縁膜の膜厚より第２膜厚程度薄く
する工程と、 前記セル保護用レジストを剥離した後、前記半導体基板
全面に酸化膜を第３膜厚程度堆積した後、当該酸化膜を
エッチバックする工程と、 前記セル領域と前記周辺回路部との境界にできた前記段
差部分の側壁に酸化膜サイドウォールを形成する工程と
を有することを特徴とする層間膜形成方法。 - 【請求項５】 前記素子が形成されている前記セル領域
に隣接する前記周辺回路部のみをエッチングする工程
と、 前記セル領域のコンタクト深さと前記周辺回路部のコン
タクト深さとを略同一に作成する工程とを有することを
特徴とする請求項３または４に記載の層間膜形成方法。 - 【請求項６】 前記第１膜厚は、おおよそ０．５乃至
１．０μｍの範囲に設定されていることを特徴とする請
求項１乃至５のいずれか一項に記載の層間膜形成方法。 - 【請求項７】 前記セル内パッド段差は、おおよそ０．
１乃至０．２μｍの範囲に設定されていることを特徴と
する請求項１乃至５のいずれか一項に記載の層間膜形成
方法。 - 【請求項８】 前記第２膜厚は、おおよそ０．１乃至
０．２μｍの範囲に設定されていることを特徴とする請
求項１乃至５のいずれか一項に記載の層間膜形成方法。 - 【請求項９】 前記第３膜厚は、おおよそ０．１乃至
０．５μｍの範囲に設定されていることを特徴とする請
求項１乃至５のいずれか一項に記載の層間膜形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34931398A JP3147880B2 (ja) | 1998-11-25 | 1998-11-25 | 層間膜形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34931398A JP3147880B2 (ja) | 1998-11-25 | 1998-11-25 | 層間膜形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000164832A JP2000164832A (ja) | 2000-06-16 |
| JP3147880B2 true JP3147880B2 (ja) | 2001-03-19 |
Family
ID=18402935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34931398A Expired - Fee Related JP3147880B2 (ja) | 1998-11-25 | 1998-11-25 | 層間膜形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147880B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100404224B1 (ko) * | 2000-12-21 | 2003-11-01 | 주식회사 하이닉스반도체 | 반도체 소자의 화학적 기계적 연마 공정에서 피식각물의불균일성 개선 방법 |
| KR100439047B1 (ko) * | 2001-12-29 | 2004-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 평탄화 방법 |
-
1998
- 1998-11-25 JP JP34931398A patent/JP3147880B2/ja not_active Expired - Fee Related
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