JP3147984B2 - デジタル信号の符号化−復号化方法およびその装置 - Google Patents
デジタル信号の符号化−復号化方法およびその装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、伝送に要求されるデ
ジタル信号のビットレートの減少、または記憶に要求さ
れる容量を減少するための上記デジタル信号の符号化−
復号化方法およびその装置に関する。
ジタル信号のビットレートの減少、または記憶に要求さ
れる容量を減少するための上記デジタル信号の符号化−
復号化方法およびその装置に関する。
【０００２】
【従来の技術】現在、知られている最も高効率の符号化
−復号化技術の１つは、周波数変換コーディングであ
る。このタイプの変換器では、デジタル信号は、初期
に、時間−周波数変換が必要であり、符号化され、かつ
伝送される周波数変換の係数である。同一の伝送される
信号の品質に対して、伝送速度における援助は、デコー
ディングにおいて実行される逆変換とともに、コンコー
ディングに用いられる変換の選択に依存する。したがっ
て、時間領域別名キャンセル（time domain aliasingca
ncellation;ＴＤＡＣ，すなわち、時間領域における除
去歪）に基づく修正ディスクリートコサイン変換（ＭＤ
ＣＴ）は、特に、ディスクリートフーリエ変換（ＤＦ
Ｔ）またはディスクリートコサイン変換（ＤＣＴ）のよ
うな従来の変換と比較して効果的である。これらのタイ
プの処理に関係する動作の比較のために、参考文献とし
て、Ｊ．Ｐ．プリンセン（Princen）およびＡ．Ｂ．ブ
ラッドリ（Bradley)による”時間領域別名キャンセルに
基づく分析／合成フィルタバンク設計（Analysis/synth
esis filter bank design based on time domain alias
ingcancellation）”，ＩＥＥＥ Ｔｒａｎｓａｃｔｉ
ｏｎｓ ｏｎ ＡＳＳＰ，ｖｏｌ．３４，ｐｐ．１５３
−１１６１，１０月，１９８６年がある。
−復号化技術の１つは、周波数変換コーディングであ
る。このタイプの変換器では、デジタル信号は、初期
に、時間−周波数変換が必要であり、符号化され、かつ
伝送される周波数変換の係数である。同一の伝送される
信号の品質に対して、伝送速度における援助は、デコー
ディングにおいて実行される逆変換とともに、コンコー
ディングに用いられる変換の選択に依存する。したがっ
て、時間領域別名キャンセル（time domain aliasingca
ncellation;ＴＤＡＣ，すなわち、時間領域における除
去歪）に基づく修正ディスクリートコサイン変換（ＭＤ
ＣＴ）は、特に、ディスクリートフーリエ変換（ＤＦ
Ｔ）またはディスクリートコサイン変換（ＤＣＴ）のよ
うな従来の変換と比較して効果的である。これらのタイ
プの処理に関係する動作の比較のために、参考文献とし
て、Ｊ．Ｐ．プリンセン（Princen）およびＡ．Ｂ．ブ
ラッドリ（Bradley)による”時間領域別名キャンセルに
基づく分析／合成フィルタバンク設計（Analysis/synth
esis filter bank design based on time domain alias
ingcancellation）”，ＩＥＥＥ Ｔｒａｎｓａｃｔｉ
ｏｎｓ ｏｎ ＡＳＳＰ，ｖｏｌ．３４，ｐｐ．１５３
−１１６１，１０月，１９８６年がある。
【０００３】フィルタのバンクを用いる符号化技術を比
較すると、この処理および符号化の技術はなおさら強く
みえる。さらに、上述した符号化技術は、比較的、低圧
縮比（すなわち、データ速度が高速度ビットに代り１２
８ｋｂｉｔ／ｓに減少させられる高品質のデジタルオー
ディオ信号）にとっては良くないようであるが、その使
用は、さらなる高圧縮比においては避けられないように
みえる。しかしながら、そのような状況の下では、上記
圧縮動作は、複雑になる。リアルタイムで動作すべくＭ
ＤＣＴを用いたコーディングアルゴリズムを実現するこ
と、すなわち、コストおよび信頼性を満足する条件下で
実行することは、前述した変換に対する高速コーディン
グおよび算出方法を確立するための本質であり、準備さ
れたコーディングプロセッサを実現するために、取付け
および実行だけでなく、上述したプロセッサのリアルタ
イム動作を容易にするためである。
較すると、この処理および符号化の技術はなおさら強く
みえる。さらに、上述した符号化技術は、比較的、低圧
縮比（すなわち、データ速度が高速度ビットに代り１２
８ｋｂｉｔ／ｓに減少させられる高品質のデジタルオー
ディオ信号）にとっては良くないようであるが、その使
用は、さらなる高圧縮比においては避けられないように
みえる。しかしながら、そのような状況の下では、上記
圧縮動作は、複雑になる。リアルタイムで動作すべくＭ
ＤＣＴを用いたコーディングアルゴリズムを実現するこ
と、すなわち、コストおよび信頼性を満足する条件下で
実行することは、前述した変換に対する高速コーディン
グおよび算出方法を確立するための本質であり、準備さ
れたコーディングプロセッサを実現するために、取付け
および実行だけでなく、上述したプロセッサのリアルタ
イム動作を容易にするためである。
【０００４】プリンセンおよびブラッドリによって述べ
られた上記方法において、変換係数は、 （１）… ｙ(ｍ，ｋ)=Σxm(n)・h(N-1-n)・cos(2π・(k+1/2)(n+N0)/N) n=0,...,N-1 によって定義される。なお、ｋ＝０，．．．．．，Ｎ−
１である。この式において、Ｎは変換ブロックにおける
サンプルｘ（ｎ）の大きさまたは数である。ｈ（ｎ）は
空間または時間重付けによって得られるブロック重付け
窓である。また、ｍは変換ブロックの数であり、ｘｍ
（ｎ）は考慮中のｍ番目のブロックにおけるｎ番目のサ
ンプル信号を示す。位相シフトＮ0は原信号の完全な再
構成のために必要とされる。
られた上記方法において、変換係数は、 （１）… ｙ(ｍ，ｋ)=Σxm(n)・h(N-1-n)・cos(2π・(k+1/2)(n+N0)/N) n=0,...,N-1 によって定義される。なお、ｋ＝０，．．．．．，Ｎ−
１である。この式において、Ｎは変換ブロックにおける
サンプルｘ（ｎ）の大きさまたは数である。ｈ（ｎ）は
空間または時間重付けによって得られるブロック重付け
窓である。また、ｍは変換ブロックの数であり、ｘｍ
（ｎ）は考慮中のｍ番目のブロックにおけるｎ番目のサ
ンプル信号を示す。位相シフトＮ0は原信号の完全な再
構成のために必要とされる。
【０００５】関係ｙ（ｋ−１）＝−ｙ（Ｎ−ｋ）のた
め、周波数領域における独立係数ｙ（ｍ，ｋ）の数はＮ
／２に等しい。原オーディオ信号の再構成または合成に
必要とされる逆変換ＭＤＣＴ-1は、元のシーケンスを提
出できない。周波数領域における不完全なサンプリング
は、「アライジング（aliasing)」として知られる時間領
域における歪を生じさせる。それにもかかわらず、合成
は、連続し重複したブロック変換の助けによって表すこ
とができる。ブロックmｏの信号合成のために、再構成
されたオーディオ信号ｘrｍｏ（ｎ）のｎ番目のサンプ
ルは、 xrmo(n)=f(n+N/2)・xmo-1(n+N/2)+f(n)・xmo(n) で書かれ、ｎ＝０，．．．，Ｎ／２−１となる。
め、周波数領域における独立係数ｙ（ｍ，ｋ）の数はＮ
／２に等しい。原オーディオ信号の再構成または合成に
必要とされる逆変換ＭＤＣＴ-1は、元のシーケンスを提
出できない。周波数領域における不完全なサンプリング
は、「アライジング（aliasing)」として知られる時間領
域における歪を生じさせる。それにもかかわらず、合成
は、連続し重複したブロック変換の助けによって表すこ
とができる。ブロックmｏの信号合成のために、再構成
されたオーディオ信号ｘrｍｏ（ｎ）のｎ番目のサンプ
ルは、 xrmo(n)=f(n+N/2)・xmo-1(n+N/2)+f(n)・xmo(n) で書かれ、ｎ＝０，．．．，Ｎ／２−１となる。
【０００６】上記式において、f(n)は合成窓であり、xm
o(n)は変換係数y(mo,k)の逆変換である。すなわち、xmo
(n)＝ＭＤＣＴ-1y(mo,k)であり、 （２）… Xm(n)=(1/N)Σy(m,k)・cos(2π・(k+1/2)(n+N0)/N) n=0,...,N-1 となる。原信号は正確に再構成される。すなわち、分解
窓ｈ（ｎ）、合成窓ｆ（ｎ）および位相シフト項Ｎ0に
基づく条件を負わすことによって、xr mo(n)＝xmo(n)と
なる。
o(n)は変換係数y(mo,k)の逆変換である。すなわち、xmo
(n)＝ＭＤＣＴ-1y(mo,k)であり、 （２）… Xm(n)=(1/N)Σy(m,k)・cos(2π・(k+1/2)(n+N0)/N) n=0,...,N-1 となる。原信号は正確に再構成される。すなわち、分解
窓ｈ（ｎ）、合成窓ｆ（ｎ）および位相シフト項Ｎ0に
基づく条件を負わすことによって、xr mo(n)＝xmo(n)と
なる。
【０００７】したがって、１つのブロックから他のブロ
ックまでのアライジング項は同一の単位および反対の符
号を有し、ゆえに、取消される。分解、合成窓h(n)およ
びf(n)が、同一長、すなわち同一で、Ｎ／２の回りで対
称であるならば、以下の式を満足する。 （３）… f(n+N/2)・h(n)-f(n)・h(N/2+n)=0 （４）… f2(n+N/2)+f(n)=2 なお、ｎ＝０，．．．，Ｎ／２−１である。 （５）… no=N/4+1/2 例えば、次式の分解および合成窓は、５０％インターブ
ロックを有し、かつ、上記条件を満足する。 （６）… h(n)=f(n)=√2・sin(π・(n+1/2)/N) なお、ｎ＝０，．．．，Ｎ−１である。
ックまでのアライジング項は同一の単位および反対の符
号を有し、ゆえに、取消される。分解、合成窓h(n)およ
びf(n)が、同一長、すなわち同一で、Ｎ／２の回りで対
称であるならば、以下の式を満足する。 （３）… f(n+N/2)・h(n)-f(n)・h(N/2+n)=0 （４）… f2(n+N/2)+f(n)=2 なお、ｎ＝０，．．．，Ｎ／２−１である。 （５）… no=N/4+1/2 例えば、次式の分解および合成窓は、５０％インターブ
ロックを有し、かつ、上記条件を満足する。 （６）… h(n)=f(n)=√2・sin(π・(n+1/2)/N) なお、ｎ＝０，．．．，Ｎ−１である。
【０００８】ＭＤＣＴの主な利点は、実際に、符号化さ
れるべき係数当たりの有効ビットレートを減少させるこ
となく、周波数領域において上述した高性能な窓を用い
ることができるということにある。上記窓が組込まれた
ＭＤＣＴは、信号成分の完全な分離を確実なものとし、
ゆえに、よりよいエネルギ集中を提供する。スペクトラ
ム表現における上記改善点は、広帯域における主要な減
少のため、知覚現象を考慮することを容易にする。この
スペクトラム分割は、例えば、矩形の窓が用いられる場
合ではない。
れるべき係数当たりの有効ビットレートを減少させるこ
となく、周波数領域において上述した高性能な窓を用い
ることができるということにある。上記窓が組込まれた
ＭＤＣＴは、信号成分の完全な分離を確実なものとし、
ゆえに、よりよいエネルギ集中を提供する。スペクトラ
ム表現における上記改善点は、広帯域における主要な減
少のため、知覚現象を考慮することを容易にする。この
スペクトラム分割は、例えば、矩形の窓が用いられる場
合ではない。
【０００９】
【発明が解決しようとする課題】ところで、上述した
（１）式に定義されたＭＤＣＴは、次式に書かれる上記
ＭＤＣＴを用いて、同一サイズの高速フーリエ変換（Ｆ
ＦＴ）によって計算される。
（１）式に定義されたＭＤＣＴは、次式に書かれる上記
ＭＤＣＴを用いて、同一サイズの高速フーリエ変換（Ｆ
ＦＴ）によって計算される。
【数７】 ここで、Re[...]は、括弧の間の複雑な表現の実際の部
分を明確に示すと、 （８）… y(m,k)=Re[ej2(k+1/2)no/N・DEF(xm(n)・h(N-1-n)・ej2n/N となる。
分を明確に示すと、 （８）… y(m,k)=Re[ej2(k+1/2)no/N・DEF(xm(n)・h(N-1-n)・ej2n/N となる。
【００１０】それにもかかわらず、上記（８）式の直接
的な応用は、次の演算操作数を要求するということを認
める。x(n)・ej n/N の演算、すなわち実数と虚数とのＮ
個の乗算と、長さＮのＦＦＴと、長さＮの２つの複雑な
ベクトルの項毎の乗算の実数部の演算とが要求される。
「Implementation of split Radix FFT algorithms f
or complex, real andreal symmetric data」,ASSPに基
づくIEEE発行,３４巻,285-295頁,１９８６年４月号,な
どに述べられているＮ＝２pおよびもっとも効率的な演
算アルゴリズムのために、（８）式の算出は、窓処理に
必要とされる空間−時間重付け演算を無視して、2N+N・
(p-3+4)+2N個の乗算および3N(p-1)+4+N個の加算、すな
わち、合計、Ｎ（４ｐ−１）＋８個の演算を必要とす
る。変換ブロックのサイズが大きいとき、すなわち、デ
ジタルオーディオ信号を符号化−デコーディングするた
め、Ｎ＝１０２４であるとき、上記演算の数は、リアル
タイムにおける使用のために、符号化−複号化法のＭＤ
ＣＴの使用を不利な立場に置くことができる。
的な応用は、次の演算操作数を要求するということを認
める。x(n)・ej n/N の演算、すなわち実数と虚数とのＮ
個の乗算と、長さＮのＦＦＴと、長さＮの２つの複雑な
ベクトルの項毎の乗算の実数部の演算とが要求される。
「Implementation of split Radix FFT algorithms f
or complex, real andreal symmetric data」,ASSPに基
づくIEEE発行,３４巻,285-295頁,１９８６年４月号,な
どに述べられているＮ＝２pおよびもっとも効率的な演
算アルゴリズムのために、（８）式の算出は、窓処理に
必要とされる空間−時間重付け演算を無視して、2N+N・
(p-3+4)+2N個の乗算および3N(p-1)+4+N個の加算、すな
わち、合計、Ｎ（４ｐ−１）＋８個の演算を必要とす
る。変換ブロックのサイズが大きいとき、すなわち、デ
ジタルオーディオ信号を符号化−デコーディングするた
め、Ｎ＝１０２４であるとき、上記演算の数は、リアル
タイムにおける使用のために、符号化−複号化法のＭＤ
ＣＴの使用を不利な立場に置くことができる。
【００１１】この発明は上述した事情に鑑みてなされた
もので、本願発明のデジタルサンプルｘ（ｎ）によって
表されるデジタル信号（ｘ）を符号化−複号化するため
の方法および装置の目的は、上述した欠点を解決するこ
とにある。すなわち、本願発明の他の目的は、符号化に
必要とされる演算数を実際上、減少させる、デジタル信
号を符号化−複号化するための方法および装置を提供す
ることにある。また、本願発明の他の目的は、処理手順
を簡易化する理由で、リアルタイム処理に適合したコス
トおよび信頼性の条件の下で、上記処理手順を、提供さ
れたプロセッサ内に設けられることを可能とした、デジ
タル信号の符号化−複号化方法およびその装置を提供す
ることにある。
もので、本願発明のデジタルサンプルｘ（ｎ）によって
表されるデジタル信号（ｘ）を符号化−複号化するため
の方法および装置の目的は、上述した欠点を解決するこ
とにある。すなわち、本願発明の他の目的は、符号化に
必要とされる演算数を実際上、減少させる、デジタル信
号を符号化−複号化するための方法および装置を提供す
ることにある。また、本願発明の他の目的は、処理手順
を簡易化する理由で、リアルタイム処理に適合したコス
トおよび信頼性の条件の下で、上記処理手順を、提供さ
れたプロセッサ内に設けられることを可能とした、デジ
タル信号の符号化−複号化方法およびその装置を提供す
ることにある。
【００１２】
【課題を解決するための手段】上述した問題点を解決す
るために、請求項１記載の発明では、ｈ（Ｎ−１−ｎ）
が決定された重み付け法則を表すときの以下に示す式に
よって表されるブロック内のそれぞれのサンプルの位置
ｎの関数として、連続するＮ個のサンプルからなる複数
のブロックにひとまとめにされた複数のディジタルサン
プルｘ（ｎ）を空間的あるいは、時間的に重み付けする
窓付け操作を行い、ｙ n ＝ｘ（ｎ）・ｈ（Ｎ−１−ｎ）Ｙ N-k ＝−Ｙ k-1 としたときのｋ∈〔０，…，Ｎ／２−
１〕に対して、位相シフト項が前記変換係数の階数ｋの
関数として分布された数式の形で表される偶数階数の変
換係数Ｙ 2k を計算するために、サンプルの複数のブロッ
クについて修正ディスクリートコサイン変換を実行し、
ｙ’ n ＝ｘ 2n ・ｈ 2n 、ｙ” n ＝ｘ N-2n-1 ・ｈ N-2n-1 、Ｗ４
Ｎ＝ｃｏｓ（２π／４Ｎ）＋ｊｓｉｎ（２π／４Ｎ）と
したときのｋ＝０，…，Ｎ／４に対して可逆複素変換の
形として前記計算された偶数階数の変換係数Ｙ２ｋを表
し、ｎ＝０，…，Ｎ／４−１に対してｚ n ＝（ｙ 2n −ｙ
N/2-1-2n ）＋ｊ（ｙ N-1-2n ＋ｙ N+2+2n ）であるときの補
助計算方程式に基づいて前記可逆複素変換を計算して、
前記複数のディジタルサンプルｘ（ｎ）で表されるディ
ジタル信号（ｘ）を符号化することを特徴とする。
るために、請求項１記載の発明では、ｈ（Ｎ−１−ｎ）
が決定された重み付け法則を表すときの以下に示す式に
よって表されるブロック内のそれぞれのサンプルの位置
ｎの関数として、連続するＮ個のサンプルからなる複数
のブロックにひとまとめにされた複数のディジタルサン
プルｘ（ｎ）を空間的あるいは、時間的に重み付けする
窓付け操作を行い、ｙ n ＝ｘ（ｎ）・ｈ（Ｎ−１−ｎ）Ｙ N-k ＝−Ｙ k-1 としたときのｋ∈〔０，…，Ｎ／２−
１〕に対して、位相シフト項が前記変換係数の階数ｋの
関数として分布された数式の形で表される偶数階数の変
換係数Ｙ 2k を計算するために、サンプルの複数のブロッ
クについて修正ディスクリートコサイン変換を実行し、
ｙ’ n ＝ｘ 2n ・ｈ 2n 、ｙ” n ＝ｘ N-2n-1 ・ｈ N-2n-1 、Ｗ４
Ｎ＝ｃｏｓ（２π／４Ｎ）＋ｊｓｉｎ（２π／４Ｎ）と
したときのｋ＝０，…，Ｎ／４に対して可逆複素変換の
形として前記計算された偶数階数の変換係数Ｙ２ｋを表
し、ｎ＝０，…，Ｎ／４−１に対してｚ n ＝（ｙ 2n −ｙ
N/2-1-2n ）＋ｊ（ｙ N-1-2n ＋ｙ N+2+2n ）であるときの補
助計算方程式に基づいて前記可逆複素変換を計算して、
前記複数のディジタルサンプルｘ（ｎ）で表されるディ
ジタル信号（ｘ）を符号化することを特徴とする。
【００１３】請求項２記載の発明では、請求項１記載の
ディジタル信号の符号化方法において、前記可逆複素変
換は、 ｎ＝０，…，Ｎ／４−１に対して前記ｚ n を計算する第
１のステップと、 ｎ＝０，…，Ｎ／４−１に対してｚ’ n ＝ｚ n ・ＷＮ n を
計算する第２のステップと、サイズＮ／４の逆高速フー
リエ変換ＦＦＴ-1によって以下に示す式で表される対応
する係数Ｚ’ k を計算する第３のステップと、Ｚ’ k ＝ＦＦＴ -1 ・ｚ’（ｎ） ｋ＝０，…，Ｎ／４−１に対して以下に示す方程式を計
算する第４のステップと、Ｚ k ＝（（−１） k+1 ・Ｗ８ -1 ・Ｗ４Ｎ 4k+1 ）・Ｚ’ k Ｚ k の虚数部Ｉｍ〔Ｚ k 〕＝Ｙ 2k と、Ｚ k の実数部Ｒｅ
〔Ｚ k 〕＝Ｙ 2k+N/4 とからなる偶数階数の変換係数を連
続的に決定する第５のステップと、前記ディジタル信号
（ｘ）を構成する前記複数のディジタルサンプルｘ
（ｎ）の代わりに、前記偶数階数の変換係数Ｙ 2k および
Ｙ 2k+N/4 を符号化された信号の形で伝送する第６のステ
ップとからなる連続するステップにより計算されること
を特徴とする。
ディジタル信号の符号化方法において、前記可逆複素変
換は、 ｎ＝０，…，Ｎ／４−１に対して前記ｚ n を計算する第
１のステップと、 ｎ＝０，…，Ｎ／４−１に対してｚ’ n ＝ｚ n ・ＷＮ n を
計算する第２のステップと、サイズＮ／４の逆高速フー
リエ変換ＦＦＴ-1によって以下に示す式で表される対応
する係数Ｚ’ k を計算する第３のステップと、Ｚ’ k ＝ＦＦＴ -1 ・ｚ’（ｎ） ｋ＝０，…，Ｎ／４−１に対して以下に示す方程式を計
算する第４のステップと、Ｚ k ＝（（−１） k+1 ・Ｗ８ -1 ・Ｗ４Ｎ 4k+1 ）・Ｚ’ k Ｚ k の虚数部Ｉｍ〔Ｚ k 〕＝Ｙ 2k と、Ｚ k の実数部Ｒｅ
〔Ｚ k 〕＝Ｙ 2k+N/4 とからなる偶数階数の変換係数を連
続的に決定する第５のステップと、前記ディジタル信号
（ｘ）を構成する前記複数のディジタルサンプルｘ
（ｎ）の代わりに、前記偶数階数の変換係数Ｙ 2k および
Ｙ 2k+N/4 を符号化された信号の形で伝送する第６のステ
ップとからなる連続するステップにより計算されること
を特徴とする。
【００１４】請求項３の発明では、請求項２記載のディ
ジタル信号の符号化方法において、前記補助計算方程式
は、Zk=(-1)k+1・W8-1・WNk・Σ(zn・W4N(4n+1)・WN/4nk)で
表され（ｎ＝０〜Ｎ／４−１）、前記第２のステップ
と、前記第４のステップとが交換され、Ｗ４Ｎ(4n+1)に
よる虚数乗法が前記計算の最初あるいは、最後に設けら
れていることを特徴とする。
ジタル信号の符号化方法において、前記補助計算方程式
は、Zk=(-1)k+1・W8-1・WNk・Σ(zn・W4N(4n+1)・WN/4nk)で
表され（ｎ＝０〜Ｎ／４−１）、前記第２のステップ
と、前記第４のステップとが交換され、Ｗ４Ｎ(4n+1)に
よる虚数乗法が前記計算の最初あるいは、最後に設けら
れていることを特徴とする。
【００１５】請求項４記載の発明では、伝送された変換
係数の実数部Ｙ N/4+2k および虚数部Ｙ 2k を交換し、Ｒｅ
〔Ｚ k 〕およびＩｍ〔Ｚ k 〕の形式のフォワードＭＤＣＴ
の複素数部を計算することによって前記交換された変換
係数を符号化処理し、前記複素数部の実数部および虚数
部を交換し、前記複数のディジタルサンプルｘ（ｎ）の
再構成をするためにオーバーラップ計算を実行して、請
求項１記載のディジタル信号の符号化方法によって符号
化された前記複数のディジタルサンプルｘ（ｎ）で表さ
れるディジタル信号（ｘ）を復号化することを特徴とす
る。
係数の実数部Ｙ N/4+2k および虚数部Ｙ 2k を交換し、Ｒｅ
〔Ｚ k 〕およびＩｍ〔Ｚ k 〕の形式のフォワードＭＤＣＴ
の複素数部を計算することによって前記交換された変換
係数を符号化処理し、前記複素数部の実数部および虚数
部を交換し、前記複数のディジタルサンプルｘ（ｎ）の
再構成をするためにオーバーラップ計算を実行して、請
求項１記載のディジタル信号の符号化方法によって符号
化された前記複数のディジタルサンプルｘ（ｎ）で表さ
れるディジタル信号（ｘ）を復号化することを特徴とす
る。
【００１６】請求項５記載の発明では、請求項４記載の
ディジタル信号の復号化方法において、前記フォワード
ＭＤＣＴの複素数部を計算することによる符号化処理と
同一の前記符号化処理は、ｎ＝０，…，Ｎ／４−１に対
してｚ’ n ＝ｚ n ・ＷＮ n を計算する第２のステップと、
サイズＮ／４の逆高速フーリエ変換ＦＦＴ-1によって以
下に示す式で表される係数Ｚ’ k を計算する第３のステ
ップと、Ｚ’ k ＝ＦＦＴ -1 ・ｚ’ n ｋ＝０，…，Ｎ／４−１に対して以下に示す方程式を計
算する第４のステップとＺ k ＝（（−１） k+1 ・Ｗ８ -1 ・Ｗ４Ｎ 4k+1 ）・Ｚ’ k からなることを特徴とする。
ディジタル信号の復号化方法において、前記フォワード
ＭＤＣＴの複素数部を計算することによる符号化処理と
同一の前記符号化処理は、ｎ＝０，…，Ｎ／４−１に対
してｚ’ n ＝ｚ n ・ＷＮ n を計算する第２のステップと、
サイズＮ／４の逆高速フーリエ変換ＦＦＴ-1によって以
下に示す式で表される係数Ｚ’ k を計算する第３のステ
ップと、Ｚ’ k ＝ＦＦＴ -1 ・ｚ’ n ｋ＝０，…，Ｎ／４−１に対して以下に示す方程式を計
算する第４のステップとＺ k ＝（（−１） k+1 ・Ｗ８ -1 ・Ｗ４Ｎ 4k+1 ）・Ｚ’ k からなることを特徴とする。
【００１７】請求項６記載の発明では、請求項５記載の
ディジタル信号の復号化方法において、可逆複素変換を
形成する一連の前記第２ないし第４のステップととも
に、前記第２ないし第４のステップによって構成された
逆変換は、逆ＭＤＣＴのコアを構成し、前記逆ＭＤＣＴ
は、逆入力信号を生成するために、以下に示す式により
入力信号の実数部と虚数部とを交換する第７のステップ
と、 ｚ＝ａ＋ｊｂ→ｚ* ＝ｂ＋ｊａ 出力信号Ｙ * k を生成するために、逆入力信号のフォーワ
ードＭＤＣＴを計算する第８のステップと、逆出力信号
Ｙ k を生成するために、出力信号Ｙ * k の実数部と虚数部
とを交換する第９のステップとからなる対応するフォー
ワードＭＤＣＴによって計算されることを特徴とする。
ディジタル信号の復号化方法において、可逆複素変換を
形成する一連の前記第２ないし第４のステップととも
に、前記第２ないし第４のステップによって構成された
逆変換は、逆ＭＤＣＴのコアを構成し、前記逆ＭＤＣＴ
は、逆入力信号を生成するために、以下に示す式により
入力信号の実数部と虚数部とを交換する第７のステップ
と、 ｚ＝ａ＋ｊｂ→ｚ* ＝ｂ＋ｊａ 出力信号Ｙ * k を生成するために、逆入力信号のフォーワ
ードＭＤＣＴを計算する第８のステップと、逆出力信号
Ｙ k を生成するために、出力信号Ｙ * k の実数部と虚数部
とを交換する第９のステップとからなる対応するフォー
ワードＭＤＣＴによって計算されることを特徴とする。
【００１８】請求項７記載の発明では、連続するＮ個の
サンプルからなる複数のブロックにひとまとめにされた
複数のディジタルサンプルｘ（ｎ）の連続するＮ／２個
のサンプルを記憶する第１の記憶手段と、前記複数のデ
ィジタルサンプルｘ（ｎ）の連続するＮ／２個のサンプ
ルをＮ／２遅延して記憶する第２の記憶手段と、ｈ（Ｎ
−１−ｎ）が決定された重み付け法則を表すときの以下
に示す式によって表される複数のサンプルｙｎの空間的
重み付けを実行することからなる前記複数のディジタル
サンプルｘ（ｎ）の窓付け操作を行い、 ｙｎ＝ｘ（ｎ）・ｈ（Ｎ−１−ｎ）Ｙ N-k ＝−Ｙ k-1 としたときのｋ∈〔０，…，Ｎ／２−
１〕に対して、位相シフト項が前記変換係数の階数ｋの
関数として分布された偶数階数の変換係数Ｙ 2k を計算す
るために、サンプルの複数のブロックについて修正ディ
スクリートコサイン変換を実行し、ｎ＝０，…，Ｎ／４
−１に対してｚ n ＝（ｙ 2n −ｙ N/2-1-2n ）＋ｊ（ｙ
N-1-2n ＋ｙ N/2+2n ）であるときの補助計算方程式を用い
た可逆複素変換（Ｙ 2k+N/4 ＋ｊＹ 2k ）から偶数階数の変
換係数Ｙ 2k を得る第１の計算手段とを具備し、前記複数
のディジタルサンプルｘ（ｎ）で表されるディジタル信
号（ｘ）を符号化することを特徴とする。
サンプルからなる複数のブロックにひとまとめにされた
複数のディジタルサンプルｘ（ｎ）の連続するＮ／２個
のサンプルを記憶する第１の記憶手段と、前記複数のデ
ィジタルサンプルｘ（ｎ）の連続するＮ／２個のサンプ
ルをＮ／２遅延して記憶する第２の記憶手段と、ｈ（Ｎ
−１−ｎ）が決定された重み付け法則を表すときの以下
に示す式によって表される複数のサンプルｙｎの空間的
重み付けを実行することからなる前記複数のディジタル
サンプルｘ（ｎ）の窓付け操作を行い、 ｙｎ＝ｘ（ｎ）・ｈ（Ｎ−１−ｎ）Ｙ N-k ＝−Ｙ k-1 としたときのｋ∈〔０，…，Ｎ／２−
１〕に対して、位相シフト項が前記変換係数の階数ｋの
関数として分布された偶数階数の変換係数Ｙ 2k を計算す
るために、サンプルの複数のブロックについて修正ディ
スクリートコサイン変換を実行し、ｎ＝０，…，Ｎ／４
−１に対してｚ n ＝（ｙ 2n −ｙ N/2-1-2n ）＋ｊ（ｙ
N-1-2n ＋ｙ N/2+2n ）であるときの補助計算方程式を用い
た可逆複素変換（Ｙ 2k+N/4 ＋ｊＹ 2k ）から偶数階数の変
換係数Ｙ 2k を得る第１の計算手段とを具備し、前記複数
のディジタルサンプルｘ（ｎ）で表されるディジタル信
号（ｘ）を符号化することを特徴とする。
【００１９】請求項８記載の発明では、請求項７記載の
ディジタル信号の符号化装置において、前記第１の計算
手段は、前記ｚ n を計算する第１の複素数計算手段と、
ｎ＝０，…，Ｎ／４−１に対してｚ’ n ＝ｚ n ・ＷＮ n を
計算する第２の複素数計算手段と、ＦＦＴ -1 ・ｚ’ n を
計算する第１の逆高速フーリエ変換計算手段と、ｋ＝
０，…，Ｎ／４−１に対して以下に示す方程式を計算
し、Ｚ k ＝（（−１） k+1 ・Ｗ８ -1 ・Ｗ４Ｎ 4k+1 ）・Ｚ’ k Ｚ k の虚数部Ｉｍ〔Ｚ k 〕＝Ｙ 2k と、Ｚ k の実数部Ｒｅ
〔Ｚ k 〕＝Ｙ 2k+N/4 とからなる偶数階数の変換係数を連
続的に決定する第３の複素数計算手段とが縦続接続され
ていることを特徴とする。
ディジタル信号の符号化装置において、前記第１の計算
手段は、前記ｚ n を計算する第１の複素数計算手段と、
ｎ＝０，…，Ｎ／４−１に対してｚ’ n ＝ｚ n ・ＷＮ n を
計算する第２の複素数計算手段と、ＦＦＴ -1 ・ｚ’ n を
計算する第１の逆高速フーリエ変換計算手段と、ｋ＝
０，…，Ｎ／４−１に対して以下に示す方程式を計算
し、Ｚ k ＝（（−１） k+1 ・Ｗ８ -1 ・Ｗ４Ｎ 4k+1 ）・Ｚ’ k Ｚ k の虚数部Ｉｍ〔Ｚ k 〕＝Ｙ 2k と、Ｚ k の実数部Ｒｅ
〔Ｚ k 〕＝Ｙ 2k+N/4 とからなる偶数階数の変換係数を連
続的に決定する第３の複素数計算手段とが縦続接続され
ていることを特徴とする。
【００２０】請求項９記載の発明では、請求項８記載の
ディジタル信号の符号化装置において、前記第１の複素
数計算手段は、前記第１および第２の記憶手段に接続さ
れ、重み付けされたサンプル値ｙ 2n が前記第１の記憶手
段から第１の入力端に直接供給され、重み付けされたサ
ンプル値ｙ N/2-1-2n が（−１）を乗算する乗算器を介し
て第２の入力端に供給される第１の加算手段と、重み付
けされたサンプル値ｙ N/2+2n が前記第１の記憶手段から
第１の入力端に供給され、重み付けされたサンプル値ｙ
N-1-2n が前記第２の記憶手段から第２の入力端に供給さ
れる第２の加算手段と、それぞれ記憶容量Ｎ／４を有
し、前記第１および第２の加算手段のそれぞれの出力端
にそれぞれ接続され、ｚ n ＝（ｙ 2n −ｙ N/2-1-2n ）＋ｊ
（ｙ N-1-2n ＋ｙ N/2+2n ）の実数部および虚数部をそれぞ
れ記憶する第１および第２の補助記憶手段とを具備する
ことを特徴とする。
ディジタル信号の符号化装置において、前記第１の複素
数計算手段は、前記第１および第２の記憶手段に接続さ
れ、重み付けされたサンプル値ｙ 2n が前記第１の記憶手
段から第１の入力端に直接供給され、重み付けされたサ
ンプル値ｙ N/2-1-2n が（−１）を乗算する乗算器を介し
て第２の入力端に供給される第１の加算手段と、重み付
けされたサンプル値ｙ N/2+2n が前記第１の記憶手段から
第１の入力端に供給され、重み付けされたサンプル値ｙ
N-1-2n が前記第２の記憶手段から第２の入力端に供給さ
れる第２の加算手段と、それぞれ記憶容量Ｎ／４を有
し、前記第１および第２の加算手段のそれぞれの出力端
にそれぞれ接続され、ｚ n ＝（ｙ 2n −ｙ N/2-1-2n ）＋ｊ
（ｙ N-1-2n ＋ｙ N/2+2n ）の実数部および虚数部をそれぞ
れ記憶する第１および第２の補助記憶手段とを具備する
ことを特徴とする。
【００２１】請求項１０記載の発明では、請求項８記載
のディジタル信号の符号化装置において、前記第２の複
素数計算手段は、定数（ＷＮn＝ｃｏｓ（２πｎ／Ｎ）
＋ｊｓｉｎ（２πｎ／Ｎ））を記憶する第１の定数記憶
手段と、（ｚ n ＝ａ＋ｊｂ）の実数部ａが第１の入力端
に供給され、前記定数ＷＮnの実数部（ｃｏｓ（２πｎ
／Ｎ））が第２の入力端に供給され、積（ａ・ｃｏｓ
（２πｎ／Ｎ）を出力する第１の乗算手段と、（ｚ n ＝
ａ＋ｊｂ）の実数部ａが第１の入力端に供給され、前記
定数ＷＮnの虚数部（ｓｉｎ（２πｎ／Ｎ））が第２の
入力端に供給され、積（ａ・ｓｉｎ（２πｎ／Ｎ））を
出力する第２の乗算手段と、（ｚ n ＝ａ＋ｊｂ）の虚数
部ｂが第１の入力端に供給され、前記ＷＮnの実数部
（ｃｏｓ（２πｎ／Ｎ））が第２の入力端に供給され、
積（ｂ・ｃｏｓ（２πｎ／Ｎ））を出力する第３の乗算
手段と、（ｚ n ＝ａ＋ｊｂ）の虚数部ｂが第１の入力端
に供給され、前記ＷＮnの虚数部（ｓｉｎ（２πｎ／
Ｎ））が第２の入力端に供給され、積（ｂ・ｓｉｎ（２
πｎ／Ｎ））を出力する第４の乗算手段と、前記積（ａ
・ｃｏｓ（２πｎ／Ｎ））が前記第１の乗算手段から第
１の入力端に供給され、前記積（ｂ・ｓｉｎ（２πｎ／
Ｎ））が前記第４の乗算手段から（−１）を乗算する乗
算器を介して第２の入力端に供給され、ａ’＝ａ・ｃｏ
ｓ（２πｎ／Ｎ）−ｂ・ｓｉｎ（２πｎ／Ｎ）、ｂ’＝
ａ・ｓｉｎ（２πｎ／Ｎ）＋ｂ・ｃｏｓ（２πｎ／
Ｎ））としたときのａ’を出力する第３の加算手段と、
前記積（ａ・ｓｉｎ（２πｎ／Ｎ））が前記第２の乗算
手段から第１の入力端に供給され、前記積（ｂ・ｃｏｓ
（２πｎ／Ｎ））が前記第３の乗算手段から第２の入力
端に供給され、前記（ｚ’ n ＝ａ’＋ｊｂ’）の虚数部
ｂ’を出力する第４の加算手段と、前記ｚ’ n の実数部
ａ’および虚数部ｂ’をそれぞれ記憶する第３および第
４の補助記憶手段とを具備することを特徴とする。
のディジタル信号の符号化装置において、前記第２の複
素数計算手段は、定数（ＷＮn＝ｃｏｓ（２πｎ／Ｎ）
＋ｊｓｉｎ（２πｎ／Ｎ））を記憶する第１の定数記憶
手段と、（ｚ n ＝ａ＋ｊｂ）の実数部ａが第１の入力端
に供給され、前記定数ＷＮnの実数部（ｃｏｓ（２πｎ
／Ｎ））が第２の入力端に供給され、積（ａ・ｃｏｓ
（２πｎ／Ｎ）を出力する第１の乗算手段と、（ｚ n ＝
ａ＋ｊｂ）の実数部ａが第１の入力端に供給され、前記
定数ＷＮnの虚数部（ｓｉｎ（２πｎ／Ｎ））が第２の
入力端に供給され、積（ａ・ｓｉｎ（２πｎ／Ｎ））を
出力する第２の乗算手段と、（ｚ n ＝ａ＋ｊｂ）の虚数
部ｂが第１の入力端に供給され、前記ＷＮnの実数部
（ｃｏｓ（２πｎ／Ｎ））が第２の入力端に供給され、
積（ｂ・ｃｏｓ（２πｎ／Ｎ））を出力する第３の乗算
手段と、（ｚ n ＝ａ＋ｊｂ）の虚数部ｂが第１の入力端
に供給され、前記ＷＮnの虚数部（ｓｉｎ（２πｎ／
Ｎ））が第２の入力端に供給され、積（ｂ・ｓｉｎ（２
πｎ／Ｎ））を出力する第４の乗算手段と、前記積（ａ
・ｃｏｓ（２πｎ／Ｎ））が前記第１の乗算手段から第
１の入力端に供給され、前記積（ｂ・ｓｉｎ（２πｎ／
Ｎ））が前記第４の乗算手段から（−１）を乗算する乗
算器を介して第２の入力端に供給され、ａ’＝ａ・ｃｏ
ｓ（２πｎ／Ｎ）−ｂ・ｓｉｎ（２πｎ／Ｎ）、ｂ’＝
ａ・ｓｉｎ（２πｎ／Ｎ）＋ｂ・ｃｏｓ（２πｎ／
Ｎ））としたときのａ’を出力する第３の加算手段と、
前記積（ａ・ｓｉｎ（２πｎ／Ｎ））が前記第２の乗算
手段から第１の入力端に供給され、前記積（ｂ・ｃｏｓ
（２πｎ／Ｎ））が前記第３の乗算手段から第２の入力
端に供給され、前記（ｚ’ n ＝ａ’＋ｊｂ’）の虚数部
ｂ’を出力する第４の加算手段と、前記ｚ’ n の実数部
ａ’および虚数部ｂ’をそれぞれ記憶する第３および第
４の補助記憶手段とを具備することを特徴とする。
【００２２】請求項１１記載の発明では、請求項８記載
のディジタル信号の符号化装置において、前記第３の複
素数計算手段は、定数Ｗ８-1およびＷ４Ｎ4k+1の実数部
および虚数部を記憶する第２の定数記憶手段と、式Ｚ’
k の実数部が第１の入力端に供給され、前記定数ＷＮnお
よびＷ４Ｎ4k+1の実数部が前記第２の定数記憶手段から
第２の入力端に供給され、対応する第１の積を出力する
第５の乗算手段と、式Ｚ’ k の実数部が第１の入力端に
供給され、前記定数ＷＮnおよびＷ４Ｎ4k+1の虚数部が
前記第２の定数記憶手段から第２の入力端に供給され、
対応する第２の積を出力する第６の乗算手段と、式Ｚ’
k の虚数部が第１の入力端に供給され、前記定数ＷＮnお
よびＷ４Ｎ4k+1の実数部が前記第２の定数記憶手段から
第２の入力端に供給され、対応する第３の積を出力する
第７の乗算手段と、式Ｚ’ k の虚数部が第１の入力端に
供給され、前記定数ＷＮnおよびＷ４Ｎ4k+1の虚数部が
前記第２の定数記憶手段から第２の入力端に供給され、
対応する第４の積を出力する第８の乗算手段と、前記第
１の積が前記第５の乗算手段から第１の入力端に供給さ
れ、前記第４の積が前記第８の乗算手段から（−１）を
乗算する乗算器を介して第２の入力端に供給され、式Ｚ
k の実数部Ｒｅ〔Ｚ k 〕＝Ｙ N/4+2k を出力する第５の加算
手段と、前記第２の積が前記第２の乗算手段から第１の
入力端に供給され、前記第３の積が前記第７の乗算手段
から第２の入力端に供給され、前記式Ｚ k の虚数部Ｉｍ
〔Ｚ k 〕＝Ｙ 2k を出力する第６の加算手段とを具備する
ことを特徴とする。
のディジタル信号の符号化装置において、前記第３の複
素数計算手段は、定数Ｗ８-1およびＷ４Ｎ4k+1の実数部
および虚数部を記憶する第２の定数記憶手段と、式Ｚ’
k の実数部が第１の入力端に供給され、前記定数ＷＮnお
よびＷ４Ｎ4k+1の実数部が前記第２の定数記憶手段から
第２の入力端に供給され、対応する第１の積を出力する
第５の乗算手段と、式Ｚ’ k の実数部が第１の入力端に
供給され、前記定数ＷＮnおよびＷ４Ｎ4k+1の虚数部が
前記第２の定数記憶手段から第２の入力端に供給され、
対応する第２の積を出力する第６の乗算手段と、式Ｚ’
k の虚数部が第１の入力端に供給され、前記定数ＷＮnお
よびＷ４Ｎ4k+1の実数部が前記第２の定数記憶手段から
第２の入力端に供給され、対応する第３の積を出力する
第７の乗算手段と、式Ｚ’ k の虚数部が第１の入力端に
供給され、前記定数ＷＮnおよびＷ４Ｎ4k+1の虚数部が
前記第２の定数記憶手段から第２の入力端に供給され、
対応する第４の積を出力する第８の乗算手段と、前記第
１の積が前記第５の乗算手段から第１の入力端に供給さ
れ、前記第４の積が前記第８の乗算手段から（−１）を
乗算する乗算器を介して第２の入力端に供給され、式Ｚ
k の実数部Ｒｅ〔Ｚ k 〕＝Ｙ N/4+2k を出力する第５の加算
手段と、前記第２の積が前記第２の乗算手段から第１の
入力端に供給され、前記第３の積が前記第７の乗算手段
から第２の入力端に供給され、前記式Ｚ k の虚数部Ｉｍ
〔Ｚ k 〕＝Ｙ 2k を出力する第６の加算手段とを具備する
ことを特徴とする。
【００２３】請求項１２記載の発明では、伝送された変
換係数の実数部Ｒｅ〔Ｚ k 〕＝Ｙ N/4+2k および虚数部Ｉ
ｍ〔Ｚ k 〕＝Ｙ 2k を記憶する変換係数記憶手段と、該変
換係数記憶手段に記憶された前記伝送された変換係数を
交換して読み出す読出手段と、前記ｚ’ n を計算する第
４の複素数計算手段と、逆高速フーリエ変換（ＦＦＴ -1
・ｚ’ n ）を計算する第２の逆高速フーリエ変換計算手
段と、以下に示す方程式を計算する方程式計算手段とが
縦続接続され、フォワードＭＤＣＴの複素数部を計算す
る第２の計算手段とＺ k ＝（（−１） k+1 ・Ｗ８ -1 ・Ｗ４Ｎ 4k+1 ）・Ｚ’ k を具備し、連続するＮ個のサンプルからなる複数のブロ
ックにひとまとめにされ、請求項７記載のディジタル信
号の符号化装置によって符号化された複数のディジタル
サンプルｘ（ｎ）で表されるディジタル信号（ｘ）を復
号化することを特徴とする。
換係数の実数部Ｒｅ〔Ｚ k 〕＝Ｙ N/4+2k および虚数部Ｉ
ｍ〔Ｚ k 〕＝Ｙ 2k を記憶する変換係数記憶手段と、該変
換係数記憶手段に記憶された前記伝送された変換係数を
交換して読み出す読出手段と、前記ｚ’ n を計算する第
４の複素数計算手段と、逆高速フーリエ変換（ＦＦＴ -1
・ｚ’ n ）を計算する第２の逆高速フーリエ変換計算手
段と、以下に示す方程式を計算する方程式計算手段とが
縦続接続され、フォワードＭＤＣＴの複素数部を計算す
る第２の計算手段とＺ k ＝（（−１） k+1 ・Ｗ８ -1 ・Ｗ４Ｎ 4k+1 ）・Ｚ’ k を具備し、連続するＮ個のサンプルからなる複数のブロ
ックにひとまとめにされ、請求項７記載のディジタル信
号の符号化装置によって符号化された複数のディジタル
サンプルｘ（ｎ）で表されるディジタル信号（ｘ）を復
号化することを特徴とする。
【００２４】請求項１３記載の発明では、請求項１２記
載のディジタル信号の復号化装置において、前記第２の
計算手段は、請求項７ないし請求項１１のいずれかに記
載の符号化装置の複数のモジュールにそれぞれ等しい複
数のモジュールから構成されていることを特徴とする。
載のディジタル信号の復号化装置において、前記第２の
計算手段は、請求項７ないし請求項１１のいずれかに記
載の符号化装置の複数のモジュールにそれぞれ等しい複
数のモジュールから構成されていることを特徴とする。
【００２５】請求項１４記載の発明では、 ｃ＝ｃｏｓ
（（２π・（４ｎ＋１））／４Ｎ）、ｓ＝ｓｉｎ（（２
π・（４ｎ＋１）／Ｎ）としたときの偶数のサンプルｘ
2n および奇数のサンプルｘ N/2-1-2n に基づいて、以下に
示す方程式を虚数乗法によって計算する第３の計算手段
と、ｚ’ n ＝（（ｘ 2n ・ｃ−ｘ N/2-1-2n ・ｓ）＋ｊ・ｚｏ
-N/2 ・（ｘ 2n ・ｓ＋ｘ N/2-2n-1 ・ｃ））・（ｃ＋ｊｓ） 式Ｚ’（Ｎ／８−ｋ）＝ＦＦＴ-1・ｚ’ n を計算するた
めに、前記式ｚ’ n に対して逆高速フーリエ変換ＦＦＴ
-1を実行する逆高速フーリエ変換計算手段と、変換の奇
数係数Ｙ 2k および偶数係数Ｙ N/2-2K-1 を計算するため
に、虚数乗法を実行する第４の計算手段とを具備し、連
続するＮ個のサンプルからなる複数のブロックにひとま
とめにされた複数のディジタルサンプルｘ（ｎ）で表さ
れるディジタル信号（ｘ）を符号化および復号化するこ
とを特徴とする。
（（２π・（４ｎ＋１））／４Ｎ）、ｓ＝ｓｉｎ（（２
π・（４ｎ＋１）／Ｎ）としたときの偶数のサンプルｘ
2n および奇数のサンプルｘ N/2-1-2n に基づいて、以下に
示す方程式を虚数乗法によって計算する第３の計算手段
と、ｚ’ n ＝（（ｘ 2n ・ｃ−ｘ N/2-1-2n ・ｓ）＋ｊ・ｚｏ
-N/2 ・（ｘ 2n ・ｓ＋ｘ N/2-2n-1 ・ｃ））・（ｃ＋ｊｓ） 式Ｚ’（Ｎ／８−ｋ）＝ＦＦＴ-1・ｚ’ n を計算するた
めに、前記式ｚ’ n に対して逆高速フーリエ変換ＦＦＴ
-1を実行する逆高速フーリエ変換計算手段と、変換の奇
数係数Ｙ 2k および偶数係数Ｙ N/2-2K-1 を計算するため
に、虚数乗法を実行する第４の計算手段とを具備し、連
続するＮ個のサンプルからなる複数のブロックにひとま
とめにされた複数のディジタルサンプルｘ（ｎ）で表さ
れるディジタル信号（ｘ）を符号化および復号化するこ
とを特徴とする。
【００２６】請求項１５記載の発明では、請求項１４記
載のディジタル信号の符号化および復号化装置におい
て、前記第３の計算手段は、偶数サンプルｘ N/2-1/2n お
よび奇数サンプルｘ 2N をそれぞれ記憶する第３および第
４の記憶手段と、前記値ｃおよび前記値ｓをそれぞれ記
憶する第５および第６の記憶手段と、前記偶数サンプル
ｘ 2N が第１の入力端に供給され、前記値ｃが（−１）を
乗算する乗算器を介して第２の入力端に供給される第９
の乗算手段と、前記奇数サンプルｘ N/2-1/2n が第１の入
力端に供給され、前記値ｃが直接第２の入力端に供給さ
れる第１０の乗算手段と、前記偶数サンプルｘ 2N が第１
の入力端に供給され、前記値ｓが前記第６の記憶手段か
ら直接第２の入力端に供給される第１１の乗算手段と、
前記奇数サンプルｘ N/2-1/2n が第１の入力端に供給さ
れ、前記値ｓが前記第６の記憶手段から（−１）を乗算
する乗算器を介して第２の入力端に供給される第１２の
乗算手段と、前記第９の乗算手段から出力される積と前
記第１１の乗算手段から出力される積とが供給される第
７の加算手段と、前記第１０の乗算手段から出力される
積と前記第１２の乗算手段から出力される積とが供給さ
れる第８の加算手段と、前記第７の加算手段から出力さ
れる加算結果が直接第１の入力端に供給され、前記加算
結果がディレイラインおよびインバータを経て第２の入
力端に供給される第９の加算手段と、前記第８の加算手
段から出力される加算結果が直接第１の入力端に供給さ
れ、前記加算結果がディレイラインを経て第２の入力端
に供給される第１０の加算手段と、前記奇数サンプル
（ｘ N/2-1/2n ）がインバータを経て第１の入力端に供給
され、前記第９の加算手段から出力される加算結果が直
接第２の入力端に供給され、前記式ｚ’ n の実数部を出
力する第１１の加算手段と、前記偶数サンプルｘ 2N がイ
ンバータを経て第１の入力端に供給され、前記第１０の
加算手段から出力される加算結果が直接第２の入力端に
供給され、前記式ｚ’ n の虚数部を出力する第１２の加
算手段と、前記式ｚ’ n の実数部および虚数部をそれぞ
れ記憶するＲＡＭタイプの第７および第８の記憶手段と
を具備することを特徴とする。
載のディジタル信号の符号化および復号化装置におい
て、前記第３の計算手段は、偶数サンプルｘ N/2-1/2n お
よび奇数サンプルｘ 2N をそれぞれ記憶する第３および第
４の記憶手段と、前記値ｃおよび前記値ｓをそれぞれ記
憶する第５および第６の記憶手段と、前記偶数サンプル
ｘ 2N が第１の入力端に供給され、前記値ｃが（−１）を
乗算する乗算器を介して第２の入力端に供給される第９
の乗算手段と、前記奇数サンプルｘ N/2-1/2n が第１の入
力端に供給され、前記値ｃが直接第２の入力端に供給さ
れる第１０の乗算手段と、前記偶数サンプルｘ 2N が第１
の入力端に供給され、前記値ｓが前記第６の記憶手段か
ら直接第２の入力端に供給される第１１の乗算手段と、
前記奇数サンプルｘ N/2-1/2n が第１の入力端に供給さ
れ、前記値ｓが前記第６の記憶手段から（−１）を乗算
する乗算器を介して第２の入力端に供給される第１２の
乗算手段と、前記第９の乗算手段から出力される積と前
記第１１の乗算手段から出力される積とが供給される第
７の加算手段と、前記第１０の乗算手段から出力される
積と前記第１２の乗算手段から出力される積とが供給さ
れる第８の加算手段と、前記第７の加算手段から出力さ
れる加算結果が直接第１の入力端に供給され、前記加算
結果がディレイラインおよびインバータを経て第２の入
力端に供給される第９の加算手段と、前記第８の加算手
段から出力される加算結果が直接第１の入力端に供給さ
れ、前記加算結果がディレイラインを経て第２の入力端
に供給される第１０の加算手段と、前記奇数サンプル
（ｘ N/2-1/2n ）がインバータを経て第１の入力端に供給
され、前記第９の加算手段から出力される加算結果が直
接第２の入力端に供給され、前記式ｚ’ n の実数部を出
力する第１１の加算手段と、前記偶数サンプルｘ 2N がイ
ンバータを経て第１の入力端に供給され、前記第１０の
加算手段から出力される加算結果が直接第２の入力端に
供給され、前記式ｚ’ n の虚数部を出力する第１２の加
算手段と、前記式ｚ’ n の実数部および虚数部をそれぞ
れ記憶するＲＡＭタイプの第７および第８の記憶手段と
を具備することを特徴とする。
【００２７】請求項１６記載の発明では、請求項１４記
載のディジタル信号の符号化および復号化装置におい
て、前記第３の計算手段は、前記値ｃおよび前記値ｓを
それぞれ記憶する第９および第１０の記憶手段と、前記
式ｚ’ n に対する前記逆高速フーリエ変換ＦＦＴ -1 ・
ｚ’ n の演算結果の実数部Ｒｅ〔Ｚ’ N/8-k 〕が第１の入
力端に供給され、前記値ｃが第２の入力端に供給される
第１３の乗算手段と、前記式ｚ’ n に対する前記逆高速
フーリエ変換ＦＦＴ -1 ・ｚ’ n の演算結果の虚数部Ｉｍ
〔Ｚ’ N/8-k 〕が第１の入力端に供給され、前記値ｃが
第２の入力端に供給される第１４の乗算手段と、前記式
ｚ’ n に対する前記逆高速フーリエ変換ＦＦＴ -1 ・ｚ’ n
の演算結果の実数部Ｒｅ〔Ｚ’ N/8+k 〕が第１の入力端
に供給され、前記値ｃが第２の入力端に供給される第１
５の乗算手段と、前記式ｚ’ n に対する前記逆高速フー
リエ変換ＦＦＴ -1 ・ｚ’ n の演算結果の虚数部Ｉｍ
〔Ｚ’ N/8+k 〕が第１の入力端に供給され、前記値ｃが
第２の入力端に供給される第１６の乗算手段と、前記式
ｚ’ n に対する前記逆高速フーリエ変換ＦＦＴ -1 ・ｚ’ n
の演算結果の実数部Ｒｅ〔Ｚ’ N/8-k 〕が第１の入力端
に供給され、前記値ｓが第２の入力端に供給される第１
７の乗算手段と、前記式ｚ’ n に対する前記逆高速フー
リエ変換ＦＦＴ -1 ・ｚ’ n の演算結果の虚数部Ｉｍ
〔Ｚ’ N/8-k 〕が第１の入力端に供給され、前記値ｓが
第２の入力端に供給される第１８の乗算手段と、前記式
ｚ’ n に対する前記逆高速フーリエ変換ＦＦＴ -1 ・ｚ’ n
の演算結果の実数部Ｒｅ〔Ｚ’ N/8+k 〕が第１の入力端
に供給され、前記値ｓが第２の入力端に供給される第１
９の乗算手段と、前記式ｚ’ n に対する前記逆高速フー
リエ変換ＦＦＴ -1 ・ｚ’ n の演算結果の虚数部Ｉｍ
〔Ｚ’ N/8+k 〕が第１の入力端に供給され、前記値ｓが
第２の入力端に供給される第２０の乗算手段と、前記第
１３の乗算手段の乗算結果が第１の入力端に供給され、
前記第１４の乗算手段の乗算結果が第２の入力端に供給
される第１３の加算手段と、前記第１７の乗算手段の乗
算結果がインバータを経て第１の入力端に供給され、前
記第１４の乗算手段の乗算結果が第２の入力端に供給さ
れる第１４の加算手段と、前記第１５の乗算手段の乗算
結果が第１の入力端に供給され、前記第２０の乗算手段
の乗算結果がインバータを経て第２の入力端に供給され
る第１５の加算手段と、前記第１９の乗算手段の乗算結
果が第１の入力端に供給され、前記第１６の乗算手段の
乗算結果が第２の入力端に供給される第１６の加算手段
と、前記第１３および第１４の加算手段のそれぞれの加
算結果が変換の奇数係数Ｙ N/2-2k-1 として記憶される第
９の記憶手段と、前記第１５および第１６の加算手段の
それぞれの加算結果が変換の偶数係数Ｙ 2k として記憶さ
れる第１０の記憶手段とを具備することを特徴とする。
載のディジタル信号の符号化および復号化装置におい
て、前記第３の計算手段は、前記値ｃおよび前記値ｓを
それぞれ記憶する第９および第１０の記憶手段と、前記
式ｚ’ n に対する前記逆高速フーリエ変換ＦＦＴ -1 ・
ｚ’ n の演算結果の実数部Ｒｅ〔Ｚ’ N/8-k 〕が第１の入
力端に供給され、前記値ｃが第２の入力端に供給される
第１３の乗算手段と、前記式ｚ’ n に対する前記逆高速
フーリエ変換ＦＦＴ -1 ・ｚ’ n の演算結果の虚数部Ｉｍ
〔Ｚ’ N/8-k 〕が第１の入力端に供給され、前記値ｃが
第２の入力端に供給される第１４の乗算手段と、前記式
ｚ’ n に対する前記逆高速フーリエ変換ＦＦＴ -1 ・ｚ’ n
の演算結果の実数部Ｒｅ〔Ｚ’ N/8+k 〕が第１の入力端
に供給され、前記値ｃが第２の入力端に供給される第１
５の乗算手段と、前記式ｚ’ n に対する前記逆高速フー
リエ変換ＦＦＴ -1 ・ｚ’ n の演算結果の虚数部Ｉｍ
〔Ｚ’ N/8+k 〕が第１の入力端に供給され、前記値ｃが
第２の入力端に供給される第１６の乗算手段と、前記式
ｚ’ n に対する前記逆高速フーリエ変換ＦＦＴ -1 ・ｚ’ n
の演算結果の実数部Ｒｅ〔Ｚ’ N/8-k 〕が第１の入力端
に供給され、前記値ｓが第２の入力端に供給される第１
７の乗算手段と、前記式ｚ’ n に対する前記逆高速フー
リエ変換ＦＦＴ -1 ・ｚ’ n の演算結果の虚数部Ｉｍ
〔Ｚ’ N/8-k 〕が第１の入力端に供給され、前記値ｓが
第２の入力端に供給される第１８の乗算手段と、前記式
ｚ’ n に対する前記逆高速フーリエ変換ＦＦＴ -1 ・ｚ’ n
の演算結果の実数部Ｒｅ〔Ｚ’ N/8+k 〕が第１の入力端
に供給され、前記値ｓが第２の入力端に供給される第１
９の乗算手段と、前記式ｚ’ n に対する前記逆高速フー
リエ変換ＦＦＴ -1 ・ｚ’ n の演算結果の虚数部Ｉｍ
〔Ｚ’ N/8+k 〕が第１の入力端に供給され、前記値ｓが
第２の入力端に供給される第２０の乗算手段と、前記第
１３の乗算手段の乗算結果が第１の入力端に供給され、
前記第１４の乗算手段の乗算結果が第２の入力端に供給
される第１３の加算手段と、前記第１７の乗算手段の乗
算結果がインバータを経て第１の入力端に供給され、前
記第１４の乗算手段の乗算結果が第２の入力端に供給さ
れる第１４の加算手段と、前記第１５の乗算手段の乗算
結果が第１の入力端に供給され、前記第２０の乗算手段
の乗算結果がインバータを経て第２の入力端に供給され
る第１５の加算手段と、前記第１９の乗算手段の乗算結
果が第１の入力端に供給され、前記第１６の乗算手段の
乗算結果が第２の入力端に供給される第１６の加算手段
と、前記第１３および第１４の加算手段のそれぞれの加
算結果が変換の奇数係数Ｙ N/2-2k-1 として記憶される第
９の記憶手段と、前記第１５および第１６の加算手段の
それぞれの加算結果が変換の偶数係数Ｙ 2k として記憶さ
れる第１０の記憶手段とを具備することを特徴とする。
【００２８】
【作用】請求項１，２，３記載の発明では、ｈ（Ｎ−１
−ｎ）が決定された重み付け法則を表すときの以下に示
す式によって表されるブロック内のそれぞれのサンプル
の位置ｎの関数として、連続するＮ個のサンプルからな
る複数のブロックにひとまとめにされた複数のディジタ
ルサンプルｘ（ｎ）を空間的あるいは、時間的に重み付
けする窓付け操作を行い、ｙ n ＝ｘ（ｎ）・ｈ（Ｎ−１−ｎ）Ｙ N-k ＝−Ｙ k-1 としたときのｋ∈〔０，…，Ｎ／２−
１〕に対して、位相シフト項が前記変換係数の階数ｋの
関数として分布された偶数階数の変換係数Ｙ 2k を計算す
るために、サンプルの複数のブロックについて修正ディ
スクリートコサイン変換を実行し、ｙ’ n ＝ｘ 2n ・
ｈ 2n 、ｙ” n ＝ｘ N-2n-1 ・ｈ N-2n-1 、Ｗ４Ｎ＝ｃｏｓ
（２π／４Ｎ）＋ｊｓｉｎ（２π／４Ｎ）としたときの
ｋ＝０，…，Ｎ／４に対して可逆複素変換の形として前
記計算された偶数階数の変換係数Ｙ２ｋを表し、ｎ＝
０，…，Ｎ／４−１に対してｚ n ＝（ｙ 2n −
ｙ N/2-1-2n ）＋ｊ（ｙ N-1-2n ＋ｙ N+2+2n ）であるときの
補助計算方程式に基づいて前記可逆複素変換を計算し
て、前記複数のディジタルサンプルｘ（ｎ）で表される
ディジタル信号（ｘ）を符号化する。
−ｎ）が決定された重み付け法則を表すときの以下に示
す式によって表されるブロック内のそれぞれのサンプル
の位置ｎの関数として、連続するＮ個のサンプルからな
る複数のブロックにひとまとめにされた複数のディジタ
ルサンプルｘ（ｎ）を空間的あるいは、時間的に重み付
けする窓付け操作を行い、ｙ n ＝ｘ（ｎ）・ｈ（Ｎ−１−ｎ）Ｙ N-k ＝−Ｙ k-1 としたときのｋ∈〔０，…，Ｎ／２−
１〕に対して、位相シフト項が前記変換係数の階数ｋの
関数として分布された偶数階数の変換係数Ｙ 2k を計算す
るために、サンプルの複数のブロックについて修正ディ
スクリートコサイン変換を実行し、ｙ’ n ＝ｘ 2n ・
ｈ 2n 、ｙ” n ＝ｘ N-2n-1 ・ｈ N-2n-1 、Ｗ４Ｎ＝ｃｏｓ
（２π／４Ｎ）＋ｊｓｉｎ（２π／４Ｎ）としたときの
ｋ＝０，…，Ｎ／４に対して可逆複素変換の形として前
記計算された偶数階数の変換係数Ｙ２ｋを表し、ｎ＝
０，…，Ｎ／４−１に対してｚ n ＝（ｙ 2n −
ｙ N/2-1-2n ）＋ｊ（ｙ N-1-2n ＋ｙ N+2+2n ）であるときの
補助計算方程式に基づいて前記可逆複素変換を計算し
て、前記複数のディジタルサンプルｘ（ｎ）で表される
ディジタル信号（ｘ）を符号化する。
【００２９】また、請求項４，５，６記載の発明によれ
ば、伝送された変換係数の実数部Ｙ N/4+2k および虚数部
Ｙ 2k を交換し、Ｒｅ〔Ｚ k 〕およびＩｍ〔Ｚ k 〕の形式の
フォワードＭＤＣＴの複素数部を計算することによって
前記交換された変換係数を符号化処理し、前記複素数部
の実数部および虚数部を交換し、前記複数のディジタル
サンプルｘ（ｎ）の再構成をするためにオーバーラップ
計算を実行して、複数のブロックにひとまとめにされた
複数のディジタルサンプルｘ（ｎ）で表されるディジタ
ル信号（ｘ）を復号化する。
ば、伝送された変換係数の実数部Ｙ N/4+2k および虚数部
Ｙ 2k を交換し、Ｒｅ〔Ｚ k 〕およびＩｍ〔Ｚ k 〕の形式の
フォワードＭＤＣＴの複素数部を計算することによって
前記交換された変換係数を符号化処理し、前記複素数部
の実数部および虚数部を交換し、前記複数のディジタル
サンプルｘ（ｎ）の再構成をするためにオーバーラップ
計算を実行して、複数のブロックにひとまとめにされた
複数のディジタルサンプルｘ（ｎ）で表されるディジタ
ル信号（ｘ）を復号化する。
【００３０】請求項７，８，９，１０，１１記載の発明
によれば、連続するＮ個のサンプルからなる複数のブロ
ックにひとまとめにされた複数のディジタルサンプルｘ
（ｎ）の連続するＮ／２個のサンプルを記憶し、前記複
数のディジタルサンプルｘ（ｎ）の連続するＮ／２個の
サンプルをＮ／２遅延して第２の記憶手段に記憶する。
また、第１の計算手段により、ｈ（Ｎ−１−ｎ）が決定
された重み付け法則を表すときの以下に示す式によって
表される複数のサンプルｙｎの空間的重み付けを実行す
ることからなる前記複数のディジタルサンプルｘ（ｎ）
の窓付け操作を行い、 ｙｎ＝ｘ（ｎ）・ｈ（Ｎ−１−ｎ）Ｙ N-k ＝−Ｙ k-1 としたときのｋ∈〔０，…，Ｎ／２−
１〕に対して、位相シフト項が前記変換係数の階数ｋの
関数として分布された偶数階数の変換係数Ｙ 2k を計算す
るために、サンプルの複数のブロックについて修正ディ
スクリートコサイン変換を実行し、ｎ＝０，…，Ｎ／４
−１に対してｚ n ＝（ｙ 2n −ｙ N/2-1-2n ）＋ｊ（ｙ
N-1-2n ＋ｙ N/2+2n ）であるときの補助計算方程式を用い
た可逆複素変換（Ｙ 2k+N/4 ＋ｊＹ 2k ）から偶数階数の変
換係数Ｙ 2k を得て、前記複数のディジタルサンプルｘ
（ｎ）で表されるディジタル信号（ｘ）を符号化する。
によれば、連続するＮ個のサンプルからなる複数のブロ
ックにひとまとめにされた複数のディジタルサンプルｘ
（ｎ）の連続するＮ／２個のサンプルを記憶し、前記複
数のディジタルサンプルｘ（ｎ）の連続するＮ／２個の
サンプルをＮ／２遅延して第２の記憶手段に記憶する。
また、第１の計算手段により、ｈ（Ｎ−１−ｎ）が決定
された重み付け法則を表すときの以下に示す式によって
表される複数のサンプルｙｎの空間的重み付けを実行す
ることからなる前記複数のディジタルサンプルｘ（ｎ）
の窓付け操作を行い、 ｙｎ＝ｘ（ｎ）・ｈ（Ｎ−１−ｎ）Ｙ N-k ＝−Ｙ k-1 としたときのｋ∈〔０，…，Ｎ／２−
１〕に対して、位相シフト項が前記変換係数の階数ｋの
関数として分布された偶数階数の変換係数Ｙ 2k を計算す
るために、サンプルの複数のブロックについて修正ディ
スクリートコサイン変換を実行し、ｎ＝０，…，Ｎ／４
−１に対してｚ n ＝（ｙ 2n −ｙ N/2-1-2n ）＋ｊ（ｙ
N-1-2n ＋ｙ N/2+2n ）であるときの補助計算方程式を用い
た可逆複素変換（Ｙ 2k+N/4 ＋ｊＹ 2k ）から偶数階数の変
換係数Ｙ 2k を得て、前記複数のディジタルサンプルｘ
（ｎ）で表されるディジタル信号（ｘ）を符号化する。
【００３１】請求項１２，１３記載の発明によれば、伝
送された変換係数の実数部Ｒｅ〔Ｚ k 〕＝Ｙ N/4+2k およ
び虚数部Ｉｍ〔Ｚ k 〕＝Ｙ 2k を変換係数記憶手段に記憶
し、該変換係数記憶手段に記憶された前記伝送された変
換係数を交換して読出手段により読み出す。また、前記
ｚ’ n を第４の複素数計算手段によって計算し、逆高速
フーリエ変換（ＦＦＴ -1 ・ｚ’ n ）を第２の逆高速フー
リエ変換計算手段によって計算し、以下に示す方程式を
方程式計算手段によって計算するとともに、フォワード
ＭＤＣＴの複素数部を第２の計算手段によって計算し
て、Ｚ k ＝（（−１） k+1 ・Ｗ８ -1 ・Ｗ４Ｎ 4k+1 ）・Ｚ’ k 連続するＮ個のサンプルからなる複数のブロックにひと
まとめにされ、請求項７記載のディジタル信号の符号化
装置によって符号化された複数のディジタルサンプルｘ
（ｎ）で表されるディジタル信号（ｘ）を復号化する。
送された変換係数の実数部Ｒｅ〔Ｚ k 〕＝Ｙ N/4+2k およ
び虚数部Ｉｍ〔Ｚ k 〕＝Ｙ 2k を変換係数記憶手段に記憶
し、該変換係数記憶手段に記憶された前記伝送された変
換係数を交換して読出手段により読み出す。また、前記
ｚ’ n を第４の複素数計算手段によって計算し、逆高速
フーリエ変換（ＦＦＴ -1 ・ｚ’ n ）を第２の逆高速フー
リエ変換計算手段によって計算し、以下に示す方程式を
方程式計算手段によって計算するとともに、フォワード
ＭＤＣＴの複素数部を第２の計算手段によって計算し
て、Ｚ k ＝（（−１） k+1 ・Ｗ８ -1 ・Ｗ４Ｎ 4k+1 ）・Ｚ’ k 連続するＮ個のサンプルからなる複数のブロックにひと
まとめにされ、請求項７記載のディジタル信号の符号化
装置によって符号化された複数のディジタルサンプルｘ
（ｎ）で表されるディジタル信号（ｘ）を復号化する。
【００３２】請求項１４，１５，１６記載の発明によれ
ば、ｃ＝ｃｏｓ（（２π・（４ｎ＋１））／４Ｎ）、ｓ
＝ｓｉｎ（（２π・（４ｎ＋１）／Ｎ）としたときの偶
数のサンプルｘ 2n および奇数のサンプルｘ N/2-1-2n に基
づいて、以下に示す方程式を虚数乗法によって第３の計
算手段により計算する。ｚ’ n ＝（（ｘ 2n ・ｃ−ｘ N/2-1-2n ・ｓ）＋ｊ・ｚｏ
-N/2 ・（ｘ 2n ・ｓ＋ｘ N/2-2n-1 ・ｃ））・（ｃ＋ｊｓ） 式Ｚ’（Ｎ／８−ｋ）＝ＦＦＴ-1・ｚ’ n を計算するた
めに、前記式ｚ’ n に対して逆高速フーリエ変換ＦＦＴ
-1を逆高速フーリエ変換計算手段によって実行し、変換
の奇数係数Ｙ 2k および偶数係数Ｙ N/2-2K-1 を計算するた
めに、虚数乗法を第４の計算手段によって実行して、連
続するＮ個のサンプルからなる複数のブロックにひとま
とめにされた複数のディジタルサンプルｘ（ｎ）で表さ
れるディジタル信号（ｘ）を符号化および復号化する。
ば、ｃ＝ｃｏｓ（（２π・（４ｎ＋１））／４Ｎ）、ｓ
＝ｓｉｎ（（２π・（４ｎ＋１）／Ｎ）としたときの偶
数のサンプルｘ 2n および奇数のサンプルｘ N/2-1-2n に基
づいて、以下に示す方程式を虚数乗法によって第３の計
算手段により計算する。ｚ’ n ＝（（ｘ 2n ・ｃ−ｘ N/2-1-2n ・ｓ）＋ｊ・ｚｏ
-N/2 ・（ｘ 2n ・ｓ＋ｘ N/2-2n-1 ・ｃ））・（ｃ＋ｊｓ） 式Ｚ’（Ｎ／８−ｋ）＝ＦＦＴ-1・ｚ’ n を計算するた
めに、前記式ｚ’ n に対して逆高速フーリエ変換ＦＦＴ
-1を逆高速フーリエ変換計算手段によって実行し、変換
の奇数係数Ｙ 2k および偶数係数Ｙ N/2-2K-1 を計算するた
めに、虚数乗法を第４の計算手段によって実行して、連
続するＮ個のサンプルからなる複数のブロックにひとま
とめにされた複数のディジタルサンプルｘ（ｎ）で表さ
れるディジタル信号（ｘ）を符号化および復号化する。
【００３３】
【実施例】次に、デジタルサンプルｘ（ｎ）によって表
されるデジタル信号（ｓ）を符号化するための本願発明
の方法を説明する。本願発明の方法は、Ｎ個の連続した
サンプルの複数のブロックに一体に集められた複数のサ
ンプルに適用される。上記方法は、ブロック内の各サン
プルの位置ｎの関数のようなサンプルの空間または時間
重み付けよりなる窓処理において顕著なものである。上
記ブロックは、y(n)=x(n)・h(N-1-n)であり、h(N-1-n)は
確定された重み付け法を表し、修正ディスクリートコサ
イン変換（ＭＤＣＴ）は、次式の変換の偶数階数係数を
計算するために、サンプルブロックレベルで実行され
る。
されるデジタル信号（ｓ）を符号化するための本願発明
の方法を説明する。本願発明の方法は、Ｎ個の連続した
サンプルの複数のブロックに一体に集められた複数のサ
ンプルに適用される。上記方法は、ブロック内の各サン
プルの位置ｎの関数のようなサンプルの空間または時間
重み付けよりなる窓処理において顕著なものである。上
記ブロックは、y(n)=x(n)・h(N-1-n)であり、h(N-1-n)は
確定された重み付け法を表し、修正ディスクリートコサ
イン変換（ＭＤＣＴ）は、次式の変換の偶数階数係数を
計算するために、サンプルブロックレベルで実行され
る。
【００３４】
【数８】 なお、ｋ∈〔０，…，Ｎ／２−１〕であり、 Ｙ N-k ＝−Ｙ k-1 である。 位相シフト項は、上記係数の階
数ｋの関数として分配される。計算された偶数階数変換
係数Ｙ 2K は逆複素数変換の形式で表される。
数ｋの関数として分配される。計算された偶数階数変換
係数Ｙ 2K は逆複素数変換の形式で表される。
【数９】 なお、ｋ＝０，…，Ｎ／４−１であり、Ｎ＝２に対し
て、 ｙ’ n ＝ｘ 2n ・ｈ 2n ｙ” n ＝ｘ N-2n-1 ・ｈ N-2N-1 Ｗ４Ｎ＝ｃｏｓ（２π／４Ｎ）＋ｊ・ｓｉｎ（２π／４
Ｎ） Ｗ８＝Ｗ４Ｎである。
て、 ｙ’ n ＝ｘ 2n ・ｈ 2n ｙ” n ＝ｘ N-2n-1 ・ｈ N-2N-1 Ｗ４Ｎ＝ｃｏｓ（２π／４Ｎ）＋ｊ・ｓｉｎ（２π／４
Ｎ） Ｗ８＝Ｗ４Ｎである。
【００３５】上記逆複素数変換は、
【数１０】 なる補助の計算を使い計算される。ここで、（１２）… ｚ n ＝（ｙ 2n −ｙ N/2-1-2n ）＋ｊ（ｙ
N-1-2n ＋ｙ N/2+2n ） であり、ＷＮ＝cos(2π/N）+j・sin(2π/N)である。
N-1-2n ＋ｙ N/2+2n ） であり、ＷＮ＝cos(2π/N）+j・sin(2π/N)である。
【００３６】Ｎ個の連続したサンプル内に一体に集めら
れたデジタルサンプルｘ(ｎ）によって表されるデジタ
ルサンプル（ｘ）を符号化するための装置は、Ｎ／２個
の連続したサンプルを記憶する第１および第２の入力メ
モリを備えることにおいて顕著な特徴を有する。第２の
入力メモリは、Ｎ／２分、遅延されるサンプルを格納す
るために用いられる。上記サンプルに関する窓操作を下
記に示す。この法則は、h(n-1-n)が確定された重み付け
法を表すところのサンプルｙ n ＝ｘ（ｎ）・ｈ（Ｎ−１−
ｎ）をサンプリングする空間を有する。演算回路は、下
記の形式の偶数階数変換係数を計算するために、修正デ
ィスクリートコサイン変換ＭＤＣＴを実行可能としてい
る。
れたデジタルサンプルｘ(ｎ）によって表されるデジタ
ルサンプル（ｘ）を符号化するための装置は、Ｎ／２個
の連続したサンプルを記憶する第１および第２の入力メ
モリを備えることにおいて顕著な特徴を有する。第２の
入力メモリは、Ｎ／２分、遅延されるサンプルを格納す
るために用いられる。上記サンプルに関する窓操作を下
記に示す。この法則は、h(n-1-n)が確定された重み付け
法を表すところのサンプルｙ n ＝ｘ（ｎ）・ｈ（Ｎ−１−
ｎ）をサンプリングする空間を有する。演算回路は、下
記の形式の偶数階数変換係数を計算するために、修正デ
ィスクリートコサイン変換ＭＤＣＴを実行可能としてい
る。
【００３７】
【数１１】 なお、ｋ∈〔０，…，Ｎ／２−１〕であり、 Ｙ N-k ＝−Ｙ k-1 である。 位相シフト項は、補助計算式
【数１２】 に基づく逆複素数変換Ｙ 2k+N/4 ＋ｊＹ 2k を使用して、考
慮中の係数の階数ｋの関数として分配される。ここで、
ｎ＝０，．．．，Ｎ／４−１に対して（１２）… ｚ n ＝（ｙ 2n −ｙ N/2-1-2n ）＋ｊ（ｙ
N-1-2n ＋ｙ N/2+2n ） である。
慮中の係数の階数ｋの関数として分配される。ここで、
ｎ＝０，．．．，Ｎ／４−１に対して（１２）… ｚ n ＝（ｙ 2n −ｙ N/2-1-2n ）＋ｊ（ｙ
N-1-2n ＋ｙ N/2+2n ） である。
【００３８】本願発明の方法は、まず、デジタルサンプ
ルｘ（ｎ）によって表されるデジタル信号ｘを符号化す
ることに関して述べられている。サンプルは、Ｎ個の連
続したサンプルのブロックに一体に集められている。従
来の方法では、この発明のエンコディング方法は、図１
に示すように、まず、注目しているブロック内のサンプ
ル位置ｎの関数として、サンプルの空間または時間重み
付けによる窓処理の実行から成る。図１において、符号
Ａが付けられた第１のステップは、注目しているＮ個の
サンプルのブロックのサンプルの入力の処理から成り、
実際上、特別な条件下の注目しているサンプルを格納す
ることに一致する入力処理が以下に述べられている。
ルｘ（ｎ）によって表されるデジタル信号ｘを符号化す
ることに関して述べられている。サンプルは、Ｎ個の連
続したサンプルのブロックに一体に集められている。従
来の方法では、この発明のエンコディング方法は、図１
に示すように、まず、注目しているブロック内のサンプ
ル位置ｎの関数として、サンプルの空間または時間重み
付けによる窓処理の実行から成る。図１において、符号
Ａが付けられた第１のステップは、注目しているＮ個の
サンプルのブロックのサンプルの入力の処理から成り、
実際上、特別な条件下の注目しているサンプルを格納す
ることに一致する入力処理が以下に述べられている。
【００３９】上記ステップＡは、各サンプルｘ（ｎ）
を、ｙ n =x(n)・h(N-1-n)で書かれる重み付けが行なわれ
たサンプルへ変換するための上述した窓処理から成るス
テップＢによって続けられる。上記式において、h(N-1-
n)は確定された重み付け法を表す。当然、上記重み付け
法は、上記条件を満足し、かつ、上記重み付け法は上述
した（６）式において満足される形式を有する。図１の
処理Ｃによって表されるように、この発明の符号化法
は、
を、ｙ n =x(n)・h(N-1-n)で書かれる重み付けが行なわれ
たサンプルへ変換するための上述した窓処理から成るス
テップＢによって続けられる。上記式において、h(N-1-
n)は確定された重み付け法を表す。当然、上記重み付け
法は、上記条件を満足し、かつ、上記重み付け法は上述
した（６）式において満足される形式を有する。図１の
処理Ｃによって表されるように、この発明の符号化法
は、
【数１３】 なる式の変換の偶数階数係数を計算するための、サンプ
ルのブロック、特に、ステップＢから得られた重み付け
されたサンプルに基づく、修正ディスクリートコサイン
変換ＭＤＣＴの実行から成る。
ルのブロック、特に、ステップＢから得られた重み付け
されたサンプルに基づく、修正ディスクリートコサイン
変換ＭＤＣＴの実行から成る。
【００４０】この発明の方法の利点において、上記偶数
階数変換は、k∈[0,...,N/2-1]に対して算出される。な
お、非対象なためＹ N-k ＝−Ｙ k-1 を満足する偶数項のみ
を計算する必要がある。k∈[0,...,N/2-1]位相シフト項
が、注目している変換係数の位置ｋの関数として分散さ
れていることが上記（２）式に観測されるであろう。本
願発明の符号化方法の格段の利点において、上述した偶
数階数変換係数は、図１のステップＤに逆複素数変換の
形式で表される。
階数変換は、k∈[0,...,N/2-1]に対して算出される。な
お、非対象なためＹ N-k ＝−Ｙ k-1 を満足する偶数項のみ
を計算する必要がある。k∈[0,...,N/2-1]位相シフト項
が、注目している変換係数の位置ｋの関数として分散さ
れていることが上記（２）式に観測されるであろう。本
願発明の符号化方法の格段の利点において、上述した偶
数階数変換係数は、図１のステップＤに逆複素数変換の
形式で表される。
【００４１】この逆複素数変換は次式を満足する。
【数１４】 上記式は、ｋ＝０，．．．，Ｎ／４−１に対して計算さ
れる。この式において、次の表現は以下に与えられる値
を有する。ｙ’ n ＝ｘ 2n ・ｈ 2n ｙ” n ＝ｘ N-2n-1 ・ｈ N-2n-1 Ｗ４Ｎ＝ｃｏｓ（２π／４ｎ）＋ｊ・ｓｉｎ（２π／４
Ｎ）
れる。この式において、次の表現は以下に与えられる値
を有する。ｙ’ n ＝ｘ 2n ・ｈ 2n ｙ” n ＝ｘ N-2n-1 ・ｈ N-2n-1 Ｗ４Ｎ＝ｃｏｓ（２π／４ｎ）＋ｊ・ｓｉｎ（２π／４
Ｎ）
【００４２】特に、Ｗ４Ｎは同一の第４Ｎ番目の根を示
すことに気づくべきである。また、図１に示されるよう
に、上記逆複素数変換は、下記の補助計算式を用いて計
算される。
すことに気づくべきである。また、図１に示されるよう
に、上記逆複素数変換は、下記の補助計算式を用いて計
算される。
【数１５】 上記式において、ｚ n 項は、ｎ＝０，．．．，Ｎ／４−
１に対して同じく算出される上記式とともに、ｚ n ＝
（ｙ 2n −ｙ N/2-1-2n ）＋ｊ（ｙ N-1-2n ＋ｙ N/2+2n ）を示
す。一般に、特に、本願発明の符号化方法の利点は、図
１のステップＤにおいて実証された逆複素数変換は、上
記式を用いて次に示すステップＥで、非常に能率よく算
出され得る。
１に対して同じく算出される上記式とともに、ｚ n ＝
（ｙ 2n −ｙ N/2-1-2n ）＋ｊ（ｙ N-1-2n ＋ｙ N/2+2n ）を示
す。一般に、特に、本願発明の符号化方法の利点は、図
１のステップＤにおいて実証された逆複素数変換は、上
記式を用いて次に示すステップＥで、非常に能率よく算
出され得る。
【００４３】図１を参照して述べられたように、算出ス
テップＥおよびＤに対しての特に利点となる計算手順
は、以下に、図２を参照してさらに詳細に述べられる。
図２において、上述した逆複素数変換は、以下に示す連
続したステップによって計算される。ステップａ：ｎ＝
０，．．．，Ｎ／４−１に対して（１２）式を用いて、
すなわち、Ｎ／２個の現実の加算の有効な消費で、ｚｎ
を算出する。ステップｂ：ｎ＝０，．．．，Ｎ／４−１
に対して、（１３）… ｚ’ n ＝ｚ n ・ＷＮ n を算出する。
テップＥおよびＤに対しての特に利点となる計算手順
は、以下に、図２を参照してさらに詳細に述べられる。
図２において、上述した逆複素数変換は、以下に示す連
続したステップによって計算される。ステップａ：ｎ＝
０，．．．，Ｎ／４−１に対して（１２）式を用いて、
すなわち、Ｎ／２個の現実の加算の有効な消費で、ｚｎ
を算出する。ステップｂ：ｎ＝０，．．．，Ｎ／４−１
に対して、（１３）… ｚ’ n ＝ｚ n ・ＷＮ n を算出する。
【００４４】上記ステップは、ＷＮnが次式を満足する
ため、Ｎ／４−１個の複素数乗算を必要とする。 WNn =cos（2π・（n/N))+j・sin(2π・(n/N)) ステップｃ：次式（１４）を得るため、ステップｂにお
いて得られた変数z' n に基づく逆高速フーリエ変換を行
なう。（１４）… Z' k =FFT -1 ・ z' n 高速フーリエ変換は、周知の処理技術を用いた、大きさ
Ｎ／４のフーリエ変換である。
ため、Ｎ／４−１個の複素数乗算を必要とする。 WNn =cos（2π・（n/N))+j・sin(2π・(n/N)) ステップｃ：次式（１４）を得るため、ステップｂにお
いて得られた変数z' n に基づく逆高速フーリエ変換を行
なう。（１４）… Z' k =FFT -1 ・ z' n 高速フーリエ変換は、周知の処理技術を用いた、大きさ
Ｎ／４のフーリエ変換である。
【００４５】ステップｃは、図２に示すように、ステッ
プｄによって続けられる。図２は（１５）式を計算する
ことから成る。（１５）… Z k =((-1) k+1 ・ W8 -1 ・ W4N 4k+1 ・ Z' k ) 上記式において、Ｗ８は８乗根を示し、かつ、Ｗ４Ｎ
4k+1は４ｋ＋１乗された４Ｎ乗根である。上記式は、ｋ
＝０，．．．，Ｎ／４−１に対して算出される。ステッ
プｅ：次式によって与えられた偶数階数変換係数を連続
して決定する。（１６）… Y 2k ∈ Im[Z k ] Ｚ k の虚数部 （１７）… Y 2k+N/4 ∈ Re[Z k ] Ｚ k の実数部 したがって、偶数階数係数は上述した式のＺ k の虚数部
および実数部によって得られるであろう。
プｄによって続けられる。図２は（１５）式を計算する
ことから成る。（１５）… Z k =((-1) k+1 ・ W8 -1 ・ W4N 4k+1 ・ Z' k ) 上記式において、Ｗ８は８乗根を示し、かつ、Ｗ４Ｎ
4k+1は４ｋ＋１乗された４Ｎ乗根である。上記式は、ｋ
＝０，．．．，Ｎ／４−１に対して算出される。ステッ
プｅ：次式によって与えられた偶数階数変換係数を連続
して決定する。（１６）… Y 2k ∈ Im[Z k ] Ｚ k の虚数部 （１７）… Y 2k+N/4 ∈ Re[Z k ] Ｚ k の実数部 したがって、偶数階数係数は上述した式のＺ k の虚数部
および実数部によって得られるであろう。
【００４６】ステップｆ：デジタル信号を構成するデジ
タルサンプルｘ（ｎ）の代わりに上記ステップｅで得ら
れた変換係数を転送する。この転送は符号化された信号
の形の転送によって行なわれる。偶数階数係数が決定さ
れた後の、奇数階数変換係数を決定するための同一のス
テップは、上記奇数係数が偶数階数係数である（１８）… Y 2K+1 =-Y 2k （１９）… Y 2k+1+N/4 =-Y 2K+N/4 に基づいて、非対称の関係によって与えられているた
め、必要でないことに気がつくかもしれない。
タルサンプルｘ（ｎ）の代わりに上記ステップｅで得ら
れた変換係数を転送する。この転送は符号化された信号
の形の転送によって行なわれる。偶数階数係数が決定さ
れた後の、奇数階数変換係数を決定するための同一のス
テップは、上記奇数係数が偶数階数係数である（１８）… Y 2K+1 =-Y 2k （１９）… Y 2k+1+N/4 =-Y 2K+N/4 に基づいて、非対称の関係によって与えられているた
め、必要でないことに気がつくかもしれない。
【００４７】高速フーリエ変換演算のステップｃを実行
するために、序文に詳細に記載されている「Implementa
tion of Split-Radix FFT algorithms for complex rea
l and real symmetric data」と名付けられている刊行
物にPierre duhamelによって述べられる演算方法を用い
るのが好ましい。このような状況の下、本願発明の符号
化方法を実行するために要求される演算処理の数は下記
のように評価され得る。乗算の全数は、Ｎ＝２qである
ので、Ｎ／４（ｑ＋１）個の実際の乗算、および加算の
全数は、Ｎ／４（３ｑ−１）個の実際の加算となる。
するために、序文に詳細に記載されている「Implementa
tion of Split-Radix FFT algorithms for complex rea
l and real symmetric data」と名付けられている刊行
物にPierre duhamelによって述べられる演算方法を用い
るのが好ましい。このような状況の下、本願発明の符号
化方法を実行するために要求される演算処理の数は下記
のように評価され得る。乗算の全数は、Ｎ＝２qである
ので、Ｎ／４（ｑ＋１）個の実際の乗算、および加算の
全数は、Ｎ／４（３ｑ−１）個の実際の加算となる。
【００４８】実際の作業の全数を合せると、本願発明の
符号化方法を実施するために要求される作業の最小全数
がＮ・ｑに厳密に等しいと見ることができる。作業の上
記数を評価するにおいて、従来の方法では、難しい演算
に換算して、複素数乗算は３つの実際の乗算に３つの実
際の加算を加えることに相当する、と推定される。ま
た、それは、さらに複雑な式を生じさせるが、４つの実
際の乗算と２つの実際の加算とを用いることと等価であ
ると評価することが可能である。なお、いかなる場合で
も、作業の全数Ｎ・ｑは変わることがない。
符号化方法を実施するために要求される作業の最小全数
がＮ・ｑに厳密に等しいと見ることができる。作業の上
記数を評価するにおいて、従来の方法では、難しい演算
に換算して、複素数乗算は３つの実際の乗算に３つの実
際の加算を加えることに相当する、と推定される。ま
た、それは、さらに複雑な式を生じさせるが、４つの実
際の乗算と２つの実際の加算とを用いることと等価であ
ると評価することが可能である。なお、いかなる場合で
も、作業の全数Ｎ・ｑは変わることがない。
【００４９】したがって、本願発明の符号化方法は、本
明細書の記載の序文で述べた従来の符号化方法に関し
て、４つの要因によって改善点を提供する。特に、難し
い演算に対して上記定義された項は、最良のＦＦＴコー
ディング方法と両立できる。このタイプのＦＦＴコーデ
ィング処理と、本願発明のコーディング方法のステップ
Ｅにおいて与えられたＺｋを定義する（１１）式と（１
２）式との間の関係は、両面性があり、かつ、１対１で
ある。ＡＳＳＰへ移行されたjounal IEEE発行、３８
巻、１５０４−１５１１頁、１９９０年９月号、「Algo
rithms meeting the lower bound on the multiplicati
ve complexity of length2n DFT's and their connecti
on with practical algorithms」と名付けられた論文に
おいて、同一の著者、Pierre Duhamel は、大きさＮと
一致するスプリット根型の高速フーリエ変換の活性部
が、大きさＮ／１６の上述した式によって実際に与えら
れること、および、上記活性部が、例えば、Ｗ８-1およ
び（−１）k+1のような定数がなければ、おそらく、上
述した主要部を用いて連続して算出され得ることを示し
ている。
明細書の記載の序文で述べた従来の符号化方法に関し
て、４つの要因によって改善点を提供する。特に、難し
い演算に対して上記定義された項は、最良のＦＦＴコー
ディング方法と両立できる。このタイプのＦＦＴコーデ
ィング処理と、本願発明のコーディング方法のステップ
Ｅにおいて与えられたＺｋを定義する（１１）式と（１
２）式との間の関係は、両面性があり、かつ、１対１で
ある。ＡＳＳＰへ移行されたjounal IEEE発行、３８
巻、１５０４−１５１１頁、１９９０年９月号、「Algo
rithms meeting the lower bound on the multiplicati
ve complexity of length2n DFT's and their connecti
on with practical algorithms」と名付けられた論文に
おいて、同一の著者、Pierre Duhamel は、大きさＮと
一致するスプリット根型の高速フーリエ変換の活性部
が、大きさＮ／１６の上述した式によって実際に与えら
れること、および、上記活性部が、例えば、Ｗ８-1およ
び（−１）k+1のような定数がなければ、おそらく、上
述した主要部を用いて連続して算出され得ることを示し
ている。
【００５０】したがって、用語「適合性」は、スプリッ
ト根型高速フーリエ変換による処理の改善がより良い修
正ディスクリートコサイン変換（ＭＤＣＴ）過程を得る
という事実として理解されなければならない。しかし、
本願発明のコーディング方法に提供されるような、修正
ディスクリートコサイン変換（ＭＤＣＴ）過程の改善
は、現在知られている方法よりも、高速フーリエ変換
（ＦＦＴ）を用いる処理のより良い方法も提供する。そ
の結果として、本願発明の方法は、このタイプの処理に
関する技術の現在の状態に提供された方法よりも、作業
の数の点から、すなわち実際の乗算および加算の数の点
からより良いものである。
ト根型高速フーリエ変換による処理の改善がより良い修
正ディスクリートコサイン変換（ＭＤＣＴ）過程を得る
という事実として理解されなければならない。しかし、
本願発明のコーディング方法に提供されるような、修正
ディスクリートコサイン変換（ＭＤＣＴ）過程の改善
は、現在知られている方法よりも、高速フーリエ変換
（ＦＦＴ）を用いる処理のより良い方法も提供する。そ
の結果として、本願発明の方法は、このタイプの処理に
関する技術の現在の状態に提供された方法よりも、作業
の数の点から、すなわち実際の乗算および加算の数の点
からより良いものである。
【００５１】図２に示すコーディング過程の改善におい
て、ステップｄからＷ８-1による乗算を取ること、およ
びステップｂにそれを含めることによって、上述したス
テップｂおよびｄを変更することが可能である。
て、ステップｄからＷ８-1による乗算を取ること、およ
びステップｂにそれを含めることによって、上述したス
テップｂおよびｄを変更することが可能である。
【００５２】このように、ある操作はサインおよびコサ
インテーブル、すなわち本願発明のコーディング方法を
向上するために要求される値のテーブルにおける対称性
を変更する。ステップｂにＷ８-1による乗算を含めるこ
とは、対応するメモリテーブルの対称性を変更する。そ
れでも、上記テーブルの利用は容易にし得る。加えて、
次式で表されるＺｋの補助計算のための式を用いて、図
２に示すステップｂおよびｄは交換され得る。
インテーブル、すなわち本願発明のコーディング方法を
向上するために要求される値のテーブルにおける対称性
を変更する。ステップｂにＷ８-1による乗算を含めるこ
とは、対応するメモリテーブルの対称性を変更する。そ
れでも、上記テーブルの利用は容易にし得る。加えて、
次式で表されるＺｋの補助計算のための式を用いて、図
２に示すステップｂおよびｄは交換され得る。
【数１６】 Ｗ4Ｎ(4n+1)による複素数乗算は、演算の初期または最
終に位置する。最終は選択され、この最終は最小演算時
間の関数として決定される。
終に位置する。最終は選択され、この最終は最小演算時
間の関数として決定される。
【００５３】ブロック内に一体に組込まれ、かつ、上述
した符号化方法を用いられる符号化されたデジタルサン
プルｘ（ｎ）によって表されるデジタル信号ｘを復号化
する方法は、図３を参照して説明する。図３において、
ステップＡ’では、予め転送された実数部Ｙ N/4+2k およ
び虚数部Ｙ 2k がこの発明の方法によって符号化された後
に授受される。復号化方法は、転送された変換係数の実
数部Ｙ N/4+2k および虚数部Ｙ 2k を置換するステップＢ’
からなる。本願発明の符号化およびデコーディング方法
の顕著な利点には、該方法が図３に示すようにステップ
Ｃ’において復号化している間に存在する。ステップ
Ｃ’では、上述した置換された係数は、形式Ｒｅ
［Ｚ k ］、Ｉｍ［Ｚ k ］の先のＭＤＣＴの複素数部を計算
することによって符号化処理へ服従させられる。
した符号化方法を用いられる符号化されたデジタルサン
プルｘ（ｎ）によって表されるデジタル信号ｘを復号化
する方法は、図３を参照して説明する。図３において、
ステップＡ’では、予め転送された実数部Ｙ N/4+2k およ
び虚数部Ｙ 2k がこの発明の方法によって符号化された後
に授受される。復号化方法は、転送された変換係数の実
数部Ｙ N/4+2k および虚数部Ｙ 2k を置換するステップＢ’
からなる。本願発明の符号化およびデコーディング方法
の顕著な利点には、該方法が図３に示すようにステップ
Ｃ’において復号化している間に存在する。ステップ
Ｃ’では、上述した置換された係数は、形式Ｒｅ
［Ｚ k ］、Ｉｍ［Ｚ k ］の先のＭＤＣＴの複素数部を計算
することによって符号化処理へ服従させられる。
【００５４】先のＭＤＣＴの複素数部を計算することに
より、置換した係数を符号化処理へ服従させることから
成る作業は、図２を参照して説明したステップｂ，ｃお
よびｄの組み合わせが可逆複素変換を形成することによ
って正当化される。したがって、上記ステップによって
構成された変換の逆変換は、入力信号の実数部および虚
数部が置き換えられた後に、修正ディスクリートコサイ
ン変換または逆ＭＤＣＴの核を構成する。該ＭＤＣＴは
対応する前のＭＤＣＴによって計算される。上記置き換
えは、形式ｚ*＝ｂ＋ｊａの転換された複素信号を発生
するところの複素形式ｚ＝ａ＋ｊｂのいかなる入力信号
に対しても効果を有し、これによって、転換された入力
信号が発生する。その後、前のＭＤＣＴが、Ｙ*ｋで書
かれる出力信号を出力すべく、転換された入力信号に関
して実行される。出力信号Ｙ*ｋの実数部および虚数部
を置き換えることは、逆出力信号Ｙｋを発生することを
可能にするということに容易に気が付くであろう。これ
は、上述したＭＤＣＴの複素数部の実数部と虚数部を置
き換えることに相当する。
より、置換した係数を符号化処理へ服従させることから
成る作業は、図２を参照して説明したステップｂ，ｃお
よびｄの組み合わせが可逆複素変換を形成することによ
って正当化される。したがって、上記ステップによって
構成された変換の逆変換は、入力信号の実数部および虚
数部が置き換えられた後に、修正ディスクリートコサイ
ン変換または逆ＭＤＣＴの核を構成する。該ＭＤＣＴは
対応する前のＭＤＣＴによって計算される。上記置き換
えは、形式ｚ*＝ｂ＋ｊａの転換された複素信号を発生
するところの複素形式ｚ＝ａ＋ｊｂのいかなる入力信号
に対しても効果を有し、これによって、転換された入力
信号が発生する。その後、前のＭＤＣＴが、Ｙ*ｋで書
かれる出力信号を出力すべく、転換された入力信号に関
して実行される。出力信号Ｙ*ｋの実数部および虚数部
を置き換えることは、逆出力信号Ｙｋを発生することを
可能にするということに容易に気が付くであろう。これ
は、上述したＭＤＣＴの複素数部の実数部と虚数部を置
き換えることに相当する。
【００５５】本願発明の復号化方法は、ブロックオーバ
ーラップがサンプルｘ（ｎ）を再構成するために算出さ
れるステップＧ’によって引き続き行なわれる。本願発
明の復号化方法では、先のＭＤＣＴの複素数部が処理さ
れる図３のステップＣ’、Ｄ’およびＥ’によって構成
される処理は、符号化方法と同様な符号化する間に実行
される処理と同一である。また、上記処理は、下記の演
算からなるが、転送後に授受されると、置き換えられた
実数部および虚数部に基づき実行される。ステップＣ’
では、ｎ＝０，．．．，Ｎ／４−１に対してｚ’ n ＝ｚ n
・ ＷＮ n を計算し、ステップＤ’では、大きさＮ／４の逆
高速フーリエ変換ＦＦＴ-1を用いて計算し、すなわち、
Ｚ’ k ＝ＦＦＴ -1 ・ ｚ’ n を計算する。そして、ステップ
Ｅ’では、ｋ＝０，．．．，Ｎ／４−１に対して次式に
よって与えられる式を計算する。（１５）… Z k =((-1) k+1 ・ W8 -1 ・ W4N 4k+1 ) ・ Z' k
ーラップがサンプルｘ（ｎ）を再構成するために算出さ
れるステップＧ’によって引き続き行なわれる。本願発
明の復号化方法では、先のＭＤＣＴの複素数部が処理さ
れる図３のステップＣ’、Ｄ’およびＥ’によって構成
される処理は、符号化方法と同様な符号化する間に実行
される処理と同一である。また、上記処理は、下記の演
算からなるが、転送後に授受されると、置き換えられた
実数部および虚数部に基づき実行される。ステップＣ’
では、ｎ＝０，．．．，Ｎ／４−１に対してｚ’ n ＝ｚ n
・ ＷＮ n を計算し、ステップＤ’では、大きさＮ／４の逆
高速フーリエ変換ＦＦＴ-1を用いて計算し、すなわち、
Ｚ’ k ＝ＦＦＴ -1 ・ ｚ’ n を計算する。そして、ステップ
Ｅ’では、ｋ＝０，．．．，Ｎ／４−１に対して次式に
よって与えられる式を計算する。（１５）… Z k =((-1) k+1 ・ W8 -1 ・ W4N 4k+1 ) ・ Z' k
【００５６】次に、本願発明に従ってデジタル信号を符
号化するための装置の詳細は図４を参照して説明する。
図４において、Ｎ個の連続したサンプルのブロックに一
体に集められた上述したようなサンプルを用いて、装置
は、各々、Ｎ／２個の連続したサンプルを記憶すること
ができる第１入力メモリ１１１および第２入力メモリ１
１２を備える。限界のない例では、第２入力メモリ１１
２は、Ｎ／２だけ遅延された（分割された？）サンプル
を記憶すべく動作する。他の異なる例においては、第１
入力メモリ１１１は、Ｎ／２個の偶数番目の箇所または
アドレッシングされるサンプルを記憶すべく動作する。
一方、第２入力メモリ１１２はＮ／２個の奇数番目のサ
ンプルまたは箇所を記憶すべく動作する。
号化するための装置の詳細は図４を参照して説明する。
図４において、Ｎ個の連続したサンプルのブロックに一
体に集められた上述したようなサンプルを用いて、装置
は、各々、Ｎ／２個の連続したサンプルを記憶すること
ができる第１入力メモリ１１１および第２入力メモリ１
１２を備える。限界のない例では、第２入力メモリ１１
２は、Ｎ／２だけ遅延された（分割された？）サンプル
を記憶すべく動作する。他の異なる例においては、第１
入力メモリ１１１は、Ｎ／２個の偶数番目の箇所または
アドレッシングされるサンプルを記憶すべく動作する。
一方、第２入力メモリ１１２はＮ／２個の奇数番目のサ
ンプルまたは箇所を記憶すべく動作する。
【００５７】図４において、符号１，２，３および４が
付けられた演算回路は、各々、以下に示すことを処理す
べく動作する。 （１２）式に従ってｚ n を算出し、 （１３）式を満足すべくｚ' n を算出し、 （１４）式を用いてＮ／４の逆高速フーリエ変換ＦＦＴ
-1を計算し、かつ、 （１５）式を用いてＺ k を算出する。 当然、限界のない例では、サンプルの空間または時間重
み付けから成る上述した窓処理操作が続き、演算回路
１，２，３および４は、特に、補助の計算式を用いて、
（１６）式および（１７）式を満足する可逆複素数変換
Ｙ 2k+N/4 ＋ｊＹ 2k を連続して確定すべく、修正ディスク
リートコサイン変換ＭＤＣＴを実行する。
付けられた演算回路は、各々、以下に示すことを処理す
べく動作する。 （１２）式に従ってｚ n を算出し、 （１３）式を満足すべくｚ' n を算出し、 （１４）式を用いてＮ／４の逆高速フーリエ変換ＦＦＴ
-1を計算し、かつ、 （１５）式を用いてＺ k を算出する。 当然、限界のない例では、サンプルの空間または時間重
み付けから成る上述した窓処理操作が続き、演算回路
１，２，３および４は、特に、補助の計算式を用いて、
（１６）式および（１７）式を満足する可逆複素数変換
Ｙ 2k+N/4 ＋ｊＹ 2k を連続して確定すべく、修正ディスク
リートコサイン変換ＭＤＣＴを実行する。
【００５８】したがって、可逆複素数変換を計算するた
めの上述した演算回路１，２，３および４は、連続して
カスケードに接続された本願発明の符号化装置であると
ころの、ｚ n を算出するための複素数演算回路１、ｎ＝
０，．．．，Ｎ／４−１に対してｚ' n ＝ｚ n ・ ＷＮ n を計
算するための複素数乗算回路２、ＦＦＴ-1 ・ｚ’ n 、す
なわち、（１４）式を満足するＺ' k を算出するための逆
高速フーリエ変換演算回路３およびｋ＝０，．．．，Ｎ
／４−１に対して（１５）式を満足するＺ k を算出する
ための第３回路４から成る。この第３回路４は、上述し
たように、変換の偶数番目および奇数番目の係数を連続
して決定すべく動作する。図４に示すように、ｚ n を算
出する複素数演算回路１は、第１および第２入力メモリ
回路１１１および１１２に接続された第１および第２の
加算回路１２１および１２２を備える。
めの上述した演算回路１，２，３および４は、連続して
カスケードに接続された本願発明の符号化装置であると
ころの、ｚ n を算出するための複素数演算回路１、ｎ＝
０，．．．，Ｎ／４−１に対してｚ' n ＝ｚ n ・ ＷＮ n を計
算するための複素数乗算回路２、ＦＦＴ-1 ・ｚ’ n 、す
なわち、（１４）式を満足するＺ' k を算出するための逆
高速フーリエ変換演算回路３およびｋ＝０，．．．，Ｎ
／４−１に対して（１５）式を満足するＺ k を算出する
ための第３回路４から成る。この第３回路４は、上述し
たように、変換の偶数番目および奇数番目の係数を連続
して決定すべく動作する。図４に示すように、ｚ n を算
出する複素数演算回路１は、第１および第２入力メモリ
回路１１１および１１２に接続された第１および第２の
加算回路１２１および１２２を備える。
【００５９】第１の加算回路１２１は、まず、重み付け
られたサンプル値ｙ 2n を、直接、第１入力メモリ１１１
から授受し、次に、乗算器１２３を通して、「−１」が
乗算された第２入力メモリ１１２から供給される重み付
けられたサンプル値ｙ N/2-1-2n を授受する。第２加算回
路１２２ｉは、まず、第１入力メモリ１１１からの重み
付けサンプル値ｙ N/2+2n を授受し、次に、第２入力メモ
リからの重み付けサンプル値ｙ N-1-2n を授受する。当
然、第１および第２加算回路１２１，１２２は、複素数
値ｚ n の組を築き上げるために、実際に、上述した重み
付けサンプル値を授受する基本的な加算回路とともに、
基本的な加算回路１２１ｉ，１２２ｉによって構成され
てもよい。当然、各第１加算回路１２１ｉは、「−１」
を乗算するための乗算回路１２３ｉを通して第２入力メ
モリ１１２へ接続されている。したがって、第１加算回
路１２１は、Ｎ／２個の基本加算回路１２１ｉによって
構成されてもよい。同様に、第２加算回路１２２に適用
し、基本加算回路１２２ｉで構成してもよい。
られたサンプル値ｙ 2n を、直接、第１入力メモリ１１１
から授受し、次に、乗算器１２３を通して、「−１」が
乗算された第２入力メモリ１１２から供給される重み付
けられたサンプル値ｙ N/2-1-2n を授受する。第２加算回
路１２２ｉは、まず、第１入力メモリ１１１からの重み
付けサンプル値ｙ N/2+2n を授受し、次に、第２入力メモ
リからの重み付けサンプル値ｙ N-1-2n を授受する。当
然、第１および第２加算回路１２１，１２２は、複素数
値ｚ n の組を築き上げるために、実際に、上述した重み
付けサンプル値を授受する基本的な加算回路とともに、
基本的な加算回路１２１ｉ，１２２ｉによって構成され
てもよい。当然、各第１加算回路１２１ｉは、「−１」
を乗算するための乗算回路１２３ｉを通して第２入力メ
モリ１１２へ接続されている。したがって、第１加算回
路１２１は、Ｎ／２個の基本加算回路１２１ｉによって
構成されてもよい。同様に、第２加算回路１２２に適用
し、基本加算回路１２２ｉで構成してもよい。
【００６０】基本的な構成要素、例えば、基本加算回路
１２１ｉおよび１２２ｉの数は、処理速度と記憶容量と
の間の妥協点に決定される。さらに、第１複素数演算回
路１は、Ｎ／４個の値を記憶するための第１および第２
の補助メモリ１３１，１３２を備える。これら第１およ
び第２の補助メモリ１３１，１３２は、第１および第２
の加算回路１２１，１２２の出力に、特に、それらを構
成している基本加算回路へ接続されている。補助メモリ
１３１および１３２は、ｚｎの実数部および虚数部の各
々を記憶可能にする。同様に、かつ、図４に示すよう
に、ｚ' n を算出する複素数乗算のための第２の回路２
は、定数ＷＮn と名付けられる一定値を記憶するための
メモリ回路２０ａおよび２０ｂを備える。これらのメモ
リ回路は、高速読み込みアクセスに適したＲＡＭ（リー
ド・オンリ・メモリ）タイプのメモリ回路によって構成
され、かつ、それ自身に上記一定値を記憶している読み
込み専用メモリ（ＲＯＭ）からロードされてもよい。
１２１ｉおよび１２２ｉの数は、処理速度と記憶容量と
の間の妥協点に決定される。さらに、第１複素数演算回
路１は、Ｎ／４個の値を記憶するための第１および第２
の補助メモリ１３１，１３２を備える。これら第１およ
び第２の補助メモリ１３１，１３２は、第１および第２
の加算回路１２１，１２２の出力に、特に、それらを構
成している基本加算回路へ接続されている。補助メモリ
１３１および１３２は、ｚｎの実数部および虚数部の各
々を記憶可能にする。同様に、かつ、図４に示すよう
に、ｚ' n を算出する複素数乗算のための第２の回路２
は、定数ＷＮn と名付けられる一定値を記憶するための
メモリ回路２０ａおよび２０ｂを備える。これらのメモ
リ回路は、高速読み込みアクセスに適したＲＡＭ（リー
ド・オンリ・メモリ）タイプのメモリ回路によって構成
され、かつ、それ自身に上記一定値を記憶している読み
込み専用メモリ（ＲＯＭ）からロードされてもよい。
【００６１】加えて、第１の乗算回路２１ａおよび２２
ａは、まず、ｚ n ＝ａ＋ｊｂの実数部ａを授受すべく用
意され、かつ、次に、ＷＮnの実数部ｃｏｓ〔２π（ｎ
／Ｎ）〕または虚数部ｓｉｎ〔２π（ｎ／Ｎ）〕のいず
れか一方を授受すべく用意される。これら第１の乗算回
路２１ａおよび２２ａは、ａ ・ ｃｏｓ〔２π（ｎ／
Ｎ）〕およびａ ・ ｓｉｎ〔２π（ｎ／Ｎ）〕なる積を送
出する。同様にして、第２の乗算回路２１ｂおよび２２
ｂは、第１に、ｚ n の虚数部ｂを授受し、かつ、第２
に、ＷＮnの実数部ｃｏｓ〔２π（ｎ／Ｎ）〕または虚
数部ｓｉｎ〔２π（ｎ／Ｎ）〕を授受する。これら第２
の乗算回路２１ｂおよび２２ｂは、積ｂ ・ ｃｏｓ〔２π
（ｎ／Ｎ）〕およびｂ ・ ｓｉｎ〔２π（ｎ／Ｎ）〕を送
出する。図４に示すように、第１の加算回路２３は、第
１の乗算回路からのａ ・ ｃｏｓ〔２π（ｎ／Ｎ）〕なる
積を授受するともに、第２の乗算器２２ｂから「−１」
を乗算する乗算器２３ａを介して積ｂ ・ ｓｉｎ〔２π
（ｎ／Ｎ）〕を授受する。したがって、第１の加算回路
２３は、ｚ' n ＝ａ'＋ｊｂ’の実数部であるａ’＝ａ ・ ｃ
ｏｓ〔２π（ｎ／Ｎ）〕−ｂ ・ ｓｉｎ〔２π（ｎ／
Ｎ）〕を送出する。
ａは、まず、ｚ n ＝ａ＋ｊｂの実数部ａを授受すべく用
意され、かつ、次に、ＷＮnの実数部ｃｏｓ〔２π（ｎ
／Ｎ）〕または虚数部ｓｉｎ〔２π（ｎ／Ｎ）〕のいず
れか一方を授受すべく用意される。これら第１の乗算回
路２１ａおよび２２ａは、ａ ・ ｃｏｓ〔２π（ｎ／
Ｎ）〕およびａ ・ ｓｉｎ〔２π（ｎ／Ｎ）〕なる積を送
出する。同様にして、第２の乗算回路２１ｂおよび２２
ｂは、第１に、ｚ n の虚数部ｂを授受し、かつ、第２
に、ＷＮnの実数部ｃｏｓ〔２π（ｎ／Ｎ）〕または虚
数部ｓｉｎ〔２π（ｎ／Ｎ）〕を授受する。これら第２
の乗算回路２１ｂおよび２２ｂは、積ｂ ・ ｃｏｓ〔２π
（ｎ／Ｎ）〕およびｂ ・ ｓｉｎ〔２π（ｎ／Ｎ）〕を送
出する。図４に示すように、第１の加算回路２３は、第
１の乗算回路からのａ ・ ｃｏｓ〔２π（ｎ／Ｎ）〕なる
積を授受するともに、第２の乗算器２２ｂから「−１」
を乗算する乗算器２３ａを介して積ｂ ・ ｓｉｎ〔２π
（ｎ／Ｎ）〕を授受する。したがって、第１の加算回路
２３は、ｚ' n ＝ａ'＋ｊｂ’の実数部であるａ’＝ａ ・ ｃ
ｏｓ〔２π（ｎ／Ｎ）〕−ｂ ・ ｓｉｎ〔２π（ｎ／
Ｎ）〕を送出する。
【００６２】同様にして、第２の加算回路２４は、第１
に、第１の乗算器２２ａからの積ａ ・ ｓｉｎ〔２π（ｎ
／Ｎ）〕を授受し、かつ、第２に、乗算器２１ｂからの
積ｂ ・ ｃｏｓ〔２π（ｎ／Ｎ）〕を授受する。この第２
の加算回路２４は、ｚ n の虚数部であるｂ’＝ａ ・ ｓｉｎ
〔２π（ｎ／Ｎ）〕＋ｂ ・ ｃｏｓ〔２π（ｎ／Ｎ）〕を
送出する。乗算器および加算器内の符号ｉは、上記条件
の下で、考え得る最大数Ｎ／４に達するまでの多数のそ
れらがあることを示す。加えて、第１および第２の補助
メモリ２５，２６は、各々、ｚ' n の実数部ａ'と虚数部
ｂ'の値を記憶する。上記補助メモリ２５，２６は、各
々、Ｎ／４個の値を記憶することが可能なＲＡＭタイプ
のメモリである。
に、第１の乗算器２２ａからの積ａ ・ ｓｉｎ〔２π（ｎ
／Ｎ）〕を授受し、かつ、第２に、乗算器２１ｂからの
積ｂ ・ ｃｏｓ〔２π（ｎ／Ｎ）〕を授受する。この第２
の加算回路２４は、ｚ n の虚数部であるｂ’＝ａ ・ ｓｉｎ
〔２π（ｎ／Ｎ）〕＋ｂ ・ ｃｏｓ〔２π（ｎ／Ｎ）〕を
送出する。乗算器および加算器内の符号ｉは、上記条件
の下で、考え得る最大数Ｎ／４に達するまでの多数のそ
れらがあることを示す。加えて、第１および第２の補助
メモリ２５，２６は、各々、ｚ' n の実数部ａ'と虚数部
ｂ'の値を記憶する。上記補助メモリ２５，２６は、各
々、Ｎ／４個の値を記憶することが可能なＲＡＭタイプ
のメモリである。
【００６３】演算回路３は数式Ｚ' k ＝ＦＦＴ -1 ・ ｚ' n の
逆高速フーリエ変換ＦＦＴ-1を実行する。これは、上述
した文献のPierre Duhamel によって述べられた計算方
法を実行する備えられた回路によって実行されてもよ
い。最後に、同じく図４に示すように、式Ｚ k の第３の
複素数乗算回路４は、定数Ｗ８-1およびＷ４Ｎ4k+1の実
数部および虚数部を記憶するための回路４０ａ，４０ｂ
を備える。一般に、定数に対する永久的なメモリ、例え
ば、符号２０ａ，２０ｂまたは４０ａ，４０ｂで示され
るようなメモリは、図を押込め過ぎることを避けるため
に、対応する演算回路の図から省略されている。また、
図４に見ることができるように、第３の複素数乗算器４
は、第２の複素数乗算器２のそれらに相似する構成部分
を備えている。特に、それは、第１に、Ｚ' k の実数部を
授受し、第２に、メモリ回路４０ａおよび４０ｂからの
定数Ｗ８-1およびＷ４Ｎ4k+1の各々の実数部および虚数
部を授受する第１の乗算器４１ａおよび４２ａを備え
る。第１の乗算器４１ａ，４２ａは、対応する積を送出
する。
逆高速フーリエ変換ＦＦＴ-1を実行する。これは、上述
した文献のPierre Duhamel によって述べられた計算方
法を実行する備えられた回路によって実行されてもよ
い。最後に、同じく図４に示すように、式Ｚ k の第３の
複素数乗算回路４は、定数Ｗ８-1およびＷ４Ｎ4k+1の実
数部および虚数部を記憶するための回路４０ａ，４０ｂ
を備える。一般に、定数に対する永久的なメモリ、例え
ば、符号２０ａ，２０ｂまたは４０ａ，４０ｂで示され
るようなメモリは、図を押込め過ぎることを避けるため
に、対応する演算回路の図から省略されている。また、
図４に見ることができるように、第３の複素数乗算器４
は、第２の複素数乗算器２のそれらに相似する構成部分
を備えている。特に、それは、第１に、Ｚ' k の実数部を
授受し、第２に、メモリ回路４０ａおよび４０ｂからの
定数Ｗ８-1およびＷ４Ｎ4k+1の各々の実数部および虚数
部を授受する第１の乗算器４１ａおよび４２ａを備え
る。第１の乗算器４１ａ，４２ａは、対応する積を送出
する。
【００６４】加えて、第２の乗算器４１ｂおよび４２ｂ
は、第１に、Ｚ'ｋの虚数部を授受し、第２に、同じメ
モリ回路４０ａおよび４０ｂからの定数Ｗ８-1およびＷ
４Ｎ4k+1の各々の実数部および虚数部を授受する。第２
の乗算器４１ｂおよび４２ｂは、対応する積を送出す
る。さらに、第１および第２の加算回路４３，４４が備
えられている。第１の加算回路４３は、第１の乗算器４
１ａによって送出される積および「−１」を乗算する乗
算器４３ａを介して第２の乗算回路４２ｂによって送出
される積を授受する。上記第１の加算回路４３は次式で
示すようなＺ k の実数部を送出する。Ｒｅ［Ｚ k ］＝Ｙ
N/4+2k
は、第１に、Ｚ'ｋの虚数部を授受し、第２に、同じメ
モリ回路４０ａおよび４０ｂからの定数Ｗ８-1およびＷ
４Ｎ4k+1の各々の実数部および虚数部を授受する。第２
の乗算器４１ｂおよび４２ｂは、対応する積を送出す
る。さらに、第１および第２の加算回路４３，４４が備
えられている。第１の加算回路４３は、第１の乗算器４
１ａによって送出される積および「−１」を乗算する乗
算器４３ａを介して第２の乗算回路４２ｂによって送出
される積を授受する。上記第１の加算回路４３は次式で
示すようなＺ k の実数部を送出する。Ｒｅ［Ｚ k ］＝Ｙ
N/4+2k
【００６５】第２の加算回路４４は、第１に、第１の乗
算回路４２ａによって送出される積、および、第２に、
第２の乗算回路４１ｂによって送出される積を授受し、
次式におけるＺｋの虚数部を送出する。Ｉｍ［Ｚ k ］＝Ｙ 2k サンプルｘ（ｎ）によって表されるデジタル信号ｘを復
号化するための装置のさらに詳細な説明は、図５を参照
して与えられる。なお、上記サンプルは上述した符号化
方法を用いて符号化されている。図５に示すように、復
号化装置は、図４の符号化回路によって実証されたよう
に、転送された変換係数を記憶したり、読み出したりす
るための記憶読出し回路５を備える。上記係数は、Ｙ
N/4+2k ＝Ｒｅ［Ｚ k ］ および Ｙ 2k ＝Ｉｍ［Ｚ k ］と書
かれる。記憶したり、読み出したりするための回路５
は、読み出しに関し適切なアドレッシングによって記憶
されると、転送された変換係数を置き換えることを可能
とする。上記置き換えは、記憶された実数部および虚数
部をクロスさせることによって、図５に示めされる。
算回路４２ａによって送出される積、および、第２に、
第２の乗算回路４１ｂによって送出される積を授受し、
次式におけるＺｋの虚数部を送出する。Ｉｍ［Ｚ k ］＝Ｙ 2k サンプルｘ（ｎ）によって表されるデジタル信号ｘを復
号化するための装置のさらに詳細な説明は、図５を参照
して与えられる。なお、上記サンプルは上述した符号化
方法を用いて符号化されている。図５に示すように、復
号化装置は、図４の符号化回路によって実証されたよう
に、転送された変換係数を記憶したり、読み出したりす
るための記憶読出し回路５を備える。上記係数は、Ｙ
N/4+2k ＝Ｒｅ［Ｚ k ］ および Ｙ 2k ＝Ｉｍ［Ｚ k ］と書
かれる。記憶したり、読み出したりするための回路５
は、読み出しに関し適切なアドレッシングによって記憶
されると、転送された変換係数を置き換えることを可能
とする。上記置き換えは、記憶された実数部および虚数
部をクロスさせることによって、図５に示めされる。
【００６６】加えて、復号化装置は、先のＭＤＣＴの複
素数部を算出するための複素数部算出回路６を備えてい
る。上記回路６はカスケード接続された、Ｚ' k を算出す
るための複素数乗算回路６２および対応する逆フーリエ
変換ＦＦＴ-1を実行するための回路６３を備える。回路
６４は次式で示されるＺ k を算出する。Ｚ k ＝（−１） k+1 ・ Ｗ８ -1 ・ Ｗ４Ｎ 4k+1 ・ Ｚ' k 先のＭＤＣＴの複素数部を算出するための回路６は、符
号化装置のモジュール２，３および４と、各々、同一の
モジュール６２，６３および６４を備える。したがっ
て、上記モジュール６２，６３および６４の詳細な説明
は省略する。加えて、図５に示すように、復号化装置
は、上述した入力モジュール５により実行される置換に
相似する、読み出しのためのアドレッシングによってＺ
（ｋ）の実数部および虚数部を交換または置換した後に
以下に述べるオーバーラップを算出するためのモジュー
ル７を備える。
素数部を算出するための複素数部算出回路６を備えてい
る。上記回路６はカスケード接続された、Ｚ' k を算出す
るための複素数乗算回路６２および対応する逆フーリエ
変換ＦＦＴ-1を実行するための回路６３を備える。回路
６４は次式で示されるＺ k を算出する。Ｚ k ＝（−１） k+1 ・ Ｗ８ -1 ・ Ｗ４Ｎ 4k+1 ・ Ｚ' k 先のＭＤＣＴの複素数部を算出するための回路６は、符
号化装置のモジュール２，３および４と、各々、同一の
モジュール６２，６３および６４を備える。したがっ
て、上記モジュール６２，６３および６４の詳細な説明
は省略する。加えて、図５に示すように、復号化装置
は、上述した入力モジュール５により実行される置換に
相似する、読み出しのためのアドレッシングによってＺ
（ｋ）の実数部および虚数部を交換または置換した後に
以下に述べるオーバーラップを算出するためのモジュー
ル７を備える。
【００６７】上述したモジュール６２，６３および６４
によって先のＭＤＣＴの複素数部を算出するためのモジ
ュール６は、内部で、データを逆の手順で処理し、最終
的に、次式で示される複素数変数Ｚ n を送出することが
理解されるであろう。Ｚ n ＝（ｘ 2n ・ ｈ 2n −ｘ N/2-2n-1 ・ ｈ N/2-2n-1 ）＋ｊ（ｘ
N-2n+1 ・ ｈ N-2n+1 −ｘ N/2+2n ・ ｈ N/2+2n ） 上記式において、実数部は、虚数部に関するブロックの
半分の、すなわちＮ／２個のサンプル分遅延される。上
述した数式において、符号化処理の重み付け窓および復
号化処理に用いられる窓は同一であると仮定される。上
述した遅延に対する補償後、上記式は、下記のように書
き換えることができる。Ｚ n ＝(ｘ 2n ＋ｊｘ N/2-2n+1 )(ｈ 2n ＋ｊｈ N/2+2n ) 上述した条件は、原信号を完全に再構成し、数式：ｈ 2n
−ｊｈ N/2+2n によるｚｎに対する上述した式の複素数乗
算によって、サンプルｘ（ｎ）のシーケンス（順列）を
再構成可能とする。
によって先のＭＤＣＴの複素数部を算出するためのモジ
ュール６は、内部で、データを逆の手順で処理し、最終
的に、次式で示される複素数変数Ｚ n を送出することが
理解されるであろう。Ｚ n ＝（ｘ 2n ・ ｈ 2n −ｘ N/2-2n-1 ・ ｈ N/2-2n-1 ）＋ｊ（ｘ
N-2n+1 ・ ｈ N-2n+1 −ｘ N/2+2n ・ ｈ N/2+2n ） 上記式において、実数部は、虚数部に関するブロックの
半分の、すなわちＮ／２個のサンプル分遅延される。上
述した数式において、符号化処理の重み付け窓および復
号化処理に用いられる窓は同一であると仮定される。上
述した遅延に対する補償後、上記式は、下記のように書
き換えることができる。Ｚ n ＝(ｘ 2n ＋ｊｘ N/2-2n+1 )(ｈ 2n ＋ｊｈ N/2+2n ) 上述した条件は、原信号を完全に再構成し、数式：ｈ 2n
−ｊｈ N/2+2n によるｚｎに対する上述した式の複素数乗
算によって、サンプルｘ（ｎ）のシーケンス（順列）を
再構成可能とする。
【００６８】図６に示すように、オーバーラップを算出
するためのモジュール７は、上述した式内の対応する虚
数部に関係する実数部のＮ／２サンプル分の遅延に対し
て補償するために、各々、ブロックｍおよびｍ−１に一
致するサンプルを記憶可能にするＮ／２個のサンプルを
記憶するための第１および第２のメモリ７１ａおよび７
１ｂを備える。
するためのモジュール７は、上述した式内の対応する虚
数部に関係する実数部のＮ／２サンプル分の遅延に対し
て補償するために、各々、ブロックｍおよびｍ−１に一
致するサンプルを記憶可能にするＮ／２個のサンプルを
記憶するための第１および第２のメモリ７１ａおよび７
１ｂを備える。
【００６９】さらに、図４に示した複素数乗算回路２，
４や、図５に示した複素数乗算回路６２，６４は、例え
ば、図６に示すモジュール７に示すように、乗算器７３
ａｉ，７３ｂｉ，７４ａｉ，７４ｂｉと、インバータ７
５ａｉと、２つの加算器７５ｉ，７６ｉとから構成され
る。ここで、モジュール７は、オーバラップを計算する
回路部である。
４や、図５に示した複素数乗算回路６２，６４は、例え
ば、図６に示すモジュール７に示すように、乗算器７３
ａｉ，７３ｂｉ，７４ａｉ，７４ｂｉと、インバータ７
５ａｉと、２つの加算器７５ｉ，７６ｉとから構成され
る。ここで、モジュール７は、オーバラップを計算する
回路部である。
【００７０】乗算係数ｈ 2n ，ｈ N/2+2 は、図６に示すよ
うに、それぞれメモリ７０ａ，７０ｂに記憶される。各
乗算器および各加算器の指数ｉは、単に、図番の記載が
混雑するのを避けるために付与したものに過ぎない。ま
た、各乗算器および各加算器の数は、Ｎ／２に等しくな
る。これは、Ｎ／２値が記憶される操作に対応させた数
に合致させるためである。加算器７５ｉ，７６ｉは、そ
れぞれ再構成（復元）されたサンプルｘ 2n ，ｘ N/2-2n-1
に対応した信号を出力する。
うに、それぞれメモリ７０ａ，７０ｂに記憶される。各
乗算器および各加算器の指数ｉは、単に、図番の記載が
混雑するのを避けるために付与したものに過ぎない。ま
た、各乗算器および各加算器の数は、Ｎ／２に等しくな
る。これは、Ｎ／２値が記憶される操作に対応させた数
に合致させるためである。加算器７５ｉ，７６ｉは、そ
れぞれ再構成（復元）されたサンプルｘ 2n ，ｘ N/2-2n-1
に対応した信号を出力する。
【００７１】この発明による符号化／復号化方法および
装置の実施例をさらに改良したものでは、「窓」処理や
「オーバラップ」処理を考慮に入れた直接的な計算プロ
セスが可能となっており、好都合である。こうしたこと
は、「窓」が完全に再構成（復元）される計算プロセス
であることを表わす。「窓」を完全に再構成（復元）す
るには、まず、第１に入力されるサンプルｘ（ｎ）の内
から偶数階数と奇数階数とからなる２つのサンプル成分
を回転させることで達成される。さらに、オーバラップ
計算に関しては次のようになる。つまり、復号化により
サンプルを再構成（復元）する場合には、サンプルブロ
ック間がＮ／２サンプルづつ適正に重なり合うという性
質が要求される。このような性質を備えさせるべく、Ｎ
／２サンプル分の遅延を補償する。すなわち、ｈ 2n −ｊ
ｈ N/2+2n で表現される式に基づき複素数乗算されたサン
プルｘ 2n を再構成する順序を得るためにＮ／２サンプル
分の遅延を補償している。
装置の実施例をさらに改良したものでは、「窓」処理や
「オーバラップ」処理を考慮に入れた直接的な計算プロ
セスが可能となっており、好都合である。こうしたこと
は、「窓」が完全に再構成（復元）される計算プロセス
であることを表わす。「窓」を完全に再構成（復元）す
るには、まず、第１に入力されるサンプルｘ（ｎ）の内
から偶数階数と奇数階数とからなる２つのサンプル成分
を回転させることで達成される。さらに、オーバラップ
計算に関しては次のようになる。つまり、復号化により
サンプルを再構成（復元）する場合には、サンプルブロ
ック間がＮ／２サンプルづつ適正に重なり合うという性
質が要求される。このような性質を備えさせるべく、Ｎ
／２サンプル分の遅延を補償する。すなわち、ｈ 2n −ｊ
ｈ N/2+2n で表現される式に基づき複素数乗算されたサン
プルｘ 2n を再構成する順序を得るためにＮ／２サンプル
分の遅延を補償している。
【００７２】前述した（６）式によって定義された
「窓」を用いて復号化プロセスあるいは符号化プロセス
の簡略化を図る場合、（６）式で定義される演算子は４
Ｎ次根の４ｎ＋１累乗、すなわち、Ｗ４Ｎ4n+1に他なら
ない。なお、この（６）式は、出力サンプルｘ（２ｎ）
を再構成（復元）する操作、あるいは入力サンプルｘ
（ｎ）の重み付け操作の期間中に任意サンプルに適用さ
れる重み付け窓として定義される。
「窓」を用いて復号化プロセスあるいは符号化プロセス
の簡略化を図る場合、（６）式で定義される演算子は４
Ｎ次根の４ｎ＋１累乗、すなわち、Ｗ４Ｎ4n+1に他なら
ない。なお、この（６）式は、出力サンプルｘ（２ｎ）
を再構成（復元）する操作、あるいは入力サンプルｘ
（ｎ）の重み付け操作の期間中に任意サンプルに適用さ
れる重み付け窓として定義される。
【００７３】符号化プロセスと復号化プロセスとの両者
において、前述した（１５）式は回転に相似した処理操
作によって求められる。この処理操作は、逆高速フーリ
エ変換により係数ｚ’ｋを算出するモジュール３（図４
参照）に適用される。このように、窓処理部１と、ｃ＝
ｃｏｓ〔２π（４ｎ＋１／４Ｎ）〕，ｓ＝ｓｉｎ〔２π
（４ｎ＋１／４Ｎ）〕で表わされる処理技術によりｚ’
n を算出する複素数乗算部２（図４参照）とは、下記
（１８）〜（２０）式によって表現される。
において、前述した（１５）式は回転に相似した処理操
作によって求められる。この処理操作は、逆高速フーリ
エ変換により係数ｚ’ｋを算出するモジュール３（図４
参照）に適用される。このように、窓処理部１と、ｃ＝
ｃｏｓ〔２π（４ｎ＋１／４Ｎ）〕，ｓ＝ｓｉｎ〔２π
（４ｎ＋１／４Ｎ）〕で表わされる処理技術によりｚ’
n を算出する複素数乗算部２（図４参照）とは、下記
（１８）〜（２０）式によって表現される。
【００７４】（１８）… ｚ’ n ＝（（ｘ 2n ・ｃ−ｘ
N/2-1-2n ・ｓ）＋ｊ・ｚｏ -N/2 ・（ｘ 2n ・ｓ＋ｘ
N/2-2n-1 ・ｃ））・（ｃ＋ｊ・ｓ）） すなわち、（１９）… ｚ’ n ＝ｚｏ -N/2 ・（ｘ 2n ・ｓ 2 ＋ｘ
N/2-1-2n ・ｃｓ）＋ｊ（ｘ 2n ・ｃｓ−ｘ N/2-2n ・ｃ 2 ） ここで、ｃ2＝１−ｓ2の関係から上記（１９）式を展開
すると、（２０）… ｚ’ n ＝（ｘ 2n −ｊ・ｘ N/2-1-2n ）＋（−
（ｘ 2n ・ｓ 2 ＋ｘ N/2-2n-1 ・ｃｓ）＋ｊ（ｘ 2n ・ｃｓ＋
ｘ N/2-1-2n ・ｃ 2 ））＋ｚｏ -N/2 ・（（ｘ 2n ・ｓ 2 ＋ｘ
N/2-2n-1 ・ｃｓ）＋ｊ（ｘ 2n ・ｃｓ＋ｘ N/2-2n-1 ・
ｃ 2 ））
N/2-1-2n ・ｓ）＋ｊ・ｚｏ -N/2 ・（ｘ 2n ・ｓ＋ｘ
N/2-2n-1 ・ｃ））・（ｃ＋ｊ・ｓ）） すなわち、（１９）… ｚ’ n ＝ｚｏ -N/2 ・（ｘ 2n ・ｓ 2 ＋ｘ
N/2-1-2n ・ｃｓ）＋ｊ（ｘ 2n ・ｃｓ−ｘ N/2-2n ・ｃ 2 ） ここで、ｃ2＝１−ｓ2の関係から上記（１９）式を展開
すると、（２０）… ｚ’ n ＝（ｘ 2n −ｊ・ｘ N/2-1-2n ）＋（−
（ｘ 2n ・ｓ 2 ＋ｘ N/2-2n-1 ・ｃｓ）＋ｊ（ｘ 2n ・ｃｓ＋
ｘ N/2-1-2n ・ｃ 2 ））＋ｚｏ -N/2 ・（（ｘ 2n ・ｓ 2 ＋ｘ
N/2-2n-1 ・ｃｓ）＋ｊ（ｘ 2n ・ｃｓ＋ｘ N/2-2n-1 ・
ｃ 2 ））
【００７５】上記の関係式において、現在階数がｎとな
るサンプル値に適用されるＮ／２サンプル遅延演算子
は、ｚｏ-N/2により表現される。このように、前述した
プロセスは、サンプルＮの各ブロックに含まれる２つの
量子、すなわち、（ｘ 2n ・ｓ 2 ＋ｘ N/2-2n-1 ・ｃｓ）と
（ｘ 2n ・ｃｓ＋ｘ N/2-2n-1 ・ｃ 2 ）とで定義される量子
に基づく特殊な窓処理が考慮されている。
るサンプル値に適用されるＮ／２サンプル遅延演算子
は、ｚｏ-N/2により表現される。このように、前述した
プロセスは、サンプルＮの各ブロックに含まれる２つの
量子、すなわち、（ｘ 2n ・ｓ 2 ＋ｘ N/2-2n-1 ・ｃｓ）と
（ｘ 2n ・ｃｓ＋ｘ N/2-2n-1 ・ｃ 2 ）とで定義される量子
に基づく特殊な窓処理が考慮されている。
【００７６】ｚ’ n を算出する複素数乗算部２（図４参
照）と、ｚ（ｎ）を算出する窓処理部１とにおいてなさ
れる回転処理の回数を減少させるための処理が、図７に
示す加算値Ｎ／４の記憶により可能となる。ここで、上
記２つの回転処理は、一般に、３Ｎ回の操作で行われて
おり、これをＮ乗算とＮ加算とからなる２Ｎ回の操作を
行うことで処理回数を減少させている。
照）と、ｚ（ｎ）を算出する窓処理部１とにおいてなさ
れる回転処理の回数を減少させるための処理が、図７に
示す加算値Ｎ／４の記憶により可能となる。ここで、上
記２つの回転処理は、一般に、３Ｎ回の操作で行われて
おり、これをＮ乗算とＮ加算とからなる２Ｎ回の操作を
行うことで処理回数を減少させている。
【００７７】このような処理回数の低減を図った符号化
プロセスを図７を参照して説明する。図示される装置
は、窓処理とｚ’ n を算出する処理とにおける処理回数
を低減するモジュール８を含む。なお、窓処理を行うモ
ジュール１とｚ’ n を複素数乗算して算出するモジュー
ル２とは図４に開示されている。このモジュール８の動
作は、Ｎ／４のサイズで逆高速フーリエ変換を行うモジ
ュール３に従う。また、該モジュール３の動作は、偶数
の変換係数Ｙ 2k と奇数の変換係数Ｙ N/2-2k-1 とを算出す
るモジュール９に従う。
プロセスを図７を参照して説明する。図示される装置
は、窓処理とｚ’ n を算出する処理とにおける処理回数
を低減するモジュール８を含む。なお、窓処理を行うモ
ジュール１とｚ’ n を複素数乗算して算出するモジュー
ル２とは図４に開示されている。このモジュール８の動
作は、Ｎ／４のサイズで逆高速フーリエ変換を行うモジ
ュール３に従う。また、該モジュール３の動作は、偶数
の変換係数Ｙ 2k と奇数の変換係数Ｙ N/2-2k-1 とを算出す
るモジュール９に従う。
【００７８】図７は上記各モジュール８，３，９の構成
を示す図である。このような構成において、乗算や加算
などの演算子が指数ｉを伴って数値的な基準として与え
られる場合、これに対応する複数の要素演算子が生成さ
れる。すなわち、この図に示すモジュール８，９におい
ては、指数ｉの全てがＮ／４に対応する複数の要素演算
子として表示される。これにより、メモリ容量を最適化
し、リアルタイム処理が可能となる符号化／復号化装置
が実現される訳である。
を示す図である。このような構成において、乗算や加算
などの演算子が指数ｉを伴って数値的な基準として与え
られる場合、これに対応する複数の要素演算子が生成さ
れる。すなわち、この図に示すモジュール８，９におい
ては、指数ｉの全てがＮ／４に対応する複数の要素演算
子として表示される。これにより、メモリ容量を最適化
し、リアルタイム処理が可能となる符号化／復号化装置
が実現される訳である。
【００７９】図７に示すように、窓処理およびｚ’ｎ算
出処理を行うモジュール８は、サンプルｘ（ｎ）の内、
奇数サンブルを記憶する第１入力メモリ８１ａと偶数サ
ンプルを記憶する第２入力メモリ８１ｂとを備える。第
１乗算器８２ａ，８２ｂは、それぞれメモリ８１ａに記
憶される奇数サンプルｘ N/2-1-2n 、メモリ８１ｂに記憶
される偶数サンプルｘ 2n が供給される。この第１乗算器
８２ａには、外部メモリ８０ａから出力される定数Ｃが
インバータ８２１ｉを介して供給される。一方、第１乗
算器８２ｂ側には、外部メモリ８０ａから定数Ｃが直接
供給される。ここで、インバータ８２１ｉは、入力する
信号に「−１」を乗じて出力する。
出処理を行うモジュール８は、サンプルｘ（ｎ）の内、
奇数サンブルを記憶する第１入力メモリ８１ａと偶数サ
ンプルを記憶する第２入力メモリ８１ｂとを備える。第
１乗算器８２ａ，８２ｂは、それぞれメモリ８１ａに記
憶される奇数サンプルｘ N/2-1-2n 、メモリ８１ｂに記憶
される偶数サンプルｘ 2n が供給される。この第１乗算器
８２ａには、外部メモリ８０ａから出力される定数Ｃが
インバータ８２１ｉを介して供給される。一方、第１乗
算器８２ｂ側には、外部メモリ８０ａから定数Ｃが直接
供給される。ここで、インバータ８２１ｉは、入力する
信号に「−１」を乗じて出力する。
【００８０】さらに、奇数サンプルｘ N/2-1-2n が供給さ
れる第２乗算器８３ｂには、外部メモリ８０ｂから出力
される定数Ｓが乗算器８９を介して供給される。偶数サ
ンプルｘ２ｎが供給される第２乗算器８３ａには、外部
メモリ８０ｂから定数Ｓが直接供給される。なお、上記
乗算器８９は、入力される定数Ｓに「−１」を乗算して
出力する。
れる第２乗算器８３ｂには、外部メモリ８０ｂから出力
される定数Ｓが乗算器８９を介して供給される。偶数サ
ンプルｘ２ｎが供給される第２乗算器８３ａには、外部
メモリ８０ｂから定数Ｓが直接供給される。なお、上記
乗算器８９は、入力される定数Ｓに「−１」を乗算して
出力する。
【００８１】第１加算回路８４ａは、第１乗算器８２ａ
の出力と第２乗算器８３ａの出力とを加算して出力す
る。一方、第１加算回路８４ｂは、第１乗算器８２ｂの
出力と第２乗算器８３ｂの出力とを加算して出力する。
第２加算回路８６ａは、第１加算器８４ａの出力信号
と、この出力信号を遅延回路８５ａでＮ／２値分遅延さ
せると共に、インバータ８６１ｉを介した信号とを加算
する。同様に、第２加算回路８６ｂは、第１加算器８４
ｂの出力信号と、この出力信号を遅延回路８５ｂでＮ／
２値分遅延させた信号とを加算する。
の出力と第２乗算器８３ａの出力とを加算して出力す
る。一方、第１加算回路８４ｂは、第１乗算器８２ｂの
出力と第２乗算器８３ｂの出力とを加算して出力する。
第２加算回路８６ａは、第１加算器８４ａの出力信号
と、この出力信号を遅延回路８５ａでＮ／２値分遅延さ
せると共に、インバータ８６１ｉを介した信号とを加算
する。同様に、第２加算回路８６ｂは、第１加算器８４
ｂの出力信号と、この出力信号を遅延回路８５ｂでＮ／
２値分遅延させた信号とを加算する。
【００８２】第３加算回路８７ａは、第２加算回路８６
ａの出力信号と、インバータ８７１ｉを介して反転され
た奇数サンプルｘ N/2-1-2n とを加算して出力する。第３
加算回路８７ｂは、第２加算回路８６ｂの出力信号と、
偶数サンプルｘ 2n とを加算して出力する。この第３加算
回路８７ａ，８７ｂの各出力は、ｚ’ n （複素数）に対
応するものである。すなわち、第３加算回路８７ａの出
力は、複素数ｚ’ n の実数部に相当し、一方、第３加算
回路８７ｂの出力は、複素数ｚ’ n の虚数部に相当す
る。そして、このｚ’ n の実数部と虚数部とは、それぞ
れＲＡＭ型の一時記憶メモリ８８ａ，８８ｂに記憶され
る。ここで、メモリ８８ａ，８８ｂには、ｚ’ n の実数
部と虚数部とがそれぞれＮ／４値として記憶される。
ａの出力信号と、インバータ８７１ｉを介して反転され
た奇数サンプルｘ N/2-1-2n とを加算して出力する。第３
加算回路８７ｂは、第２加算回路８６ｂの出力信号と、
偶数サンプルｘ 2n とを加算して出力する。この第３加算
回路８７ａ，８７ｂの各出力は、ｚ’ n （複素数）に対
応するものである。すなわち、第３加算回路８７ａの出
力は、複素数ｚ’ n の実数部に相当し、一方、第３加算
回路８７ｂの出力は、複素数ｚ’ n の虚数部に相当す
る。そして、このｚ’ n の実数部と虚数部とは、それぞ
れＲＡＭ型の一時記憶メモリ８８ａ，８８ｂに記憶され
る。ここで、メモリ８８ａ，８８ｂには、ｚ’ n の実数
部と虚数部とがそれぞれＮ／４値として記憶される。
【００８３】逆高速フーリエ変換を演算するモジュール
３は、図４に示したモジュール３と同一の構成である。
モジュール９は、このモジュール３から出力される逆フ
ーリア変換結果に基づいて偶数の変換係数Ｙ 2k と奇数の
変換係数Ｙ N/2-2k-1 とを算出する。図７に示すように、
モジュール９は第１乗算器９１ａ，９１ｂ，９１ｃ，９
１ｄを備える。第１乗算器９１ａには、逆フーリエ変換
結果の実数部Ｒｅ｛Ｚ’ N/8-k ｝が供給される。第１乗
算器９１ｂには、逆フーリエ変換結果の虚数部Ｉｍ
｛Ｚ’ N/8-k ｝が供給される。さらに、第１乗算器９１
ｃ，９１ｄには、それぞれ逆フーリエ変換結果の実数部
Ｒｅ｛Ｚ’ N/8+k ｝、虚数部Ｉｍ｛Ｚ’ N/8+k ｝が供給さ
れる。また、これら第１乗算器９１ａ，９１ｂ，９１
ｃ，９１ｄには、外部メモリ９０ａから読み出される定
数Ｃが供給される。
３は、図４に示したモジュール３と同一の構成である。
モジュール９は、このモジュール３から出力される逆フ
ーリア変換結果に基づいて偶数の変換係数Ｙ 2k と奇数の
変換係数Ｙ N/2-2k-1 とを算出する。図７に示すように、
モジュール９は第１乗算器９１ａ，９１ｂ，９１ｃ，９
１ｄを備える。第１乗算器９１ａには、逆フーリエ変換
結果の実数部Ｒｅ｛Ｚ’ N/8-k ｝が供給される。第１乗
算器９１ｂには、逆フーリエ変換結果の虚数部Ｉｍ
｛Ｚ’ N/8-k ｝が供給される。さらに、第１乗算器９１
ｃ，９１ｄには、それぞれ逆フーリエ変換結果の実数部
Ｒｅ｛Ｚ’ N/8+k ｝、虚数部Ｉｍ｛Ｚ’ N/8+k ｝が供給さ
れる。また、これら第１乗算器９１ａ，９１ｂ，９１
ｃ，９１ｄには、外部メモリ９０ａから読み出される定
数Ｃが供給される。
【００８４】第２乗算器９２ａ，９２ｂ，９２ｃ，９２
ｄには、外部メモリ９０ｂから読み出される定数Ｓが供
給される。そして、第２乗算器９２ａは、上記実数部Ｒ
ｅ｛Ｚ’ N/8-k ｝にこの定数Ｓを乗じて出力する。第２
乗算器９２ｂは、上記虚数部Ｉｍ｛Ｚ’ N/8-k ｝に定数
Ｓを乗じて出力する。さらに、第２乗算器９２ｃは、上
記実数部Ｒｅ｛Ｚ’ N/8+k ｝に定数Ｓを乗じて出力す
る。第２乗算器９２ｄは、上記虚数部Ｉｍ
｛Ｚ’ N/8+k ｝に定数Ｓを乗じて出力する。
ｄには、外部メモリ９０ｂから読み出される定数Ｓが供
給される。そして、第２乗算器９２ａは、上記実数部Ｒ
ｅ｛Ｚ’ N/8-k ｝にこの定数Ｓを乗じて出力する。第２
乗算器９２ｂは、上記虚数部Ｉｍ｛Ｚ’ N/8-k ｝に定数
Ｓを乗じて出力する。さらに、第２乗算器９２ｃは、上
記実数部Ｒｅ｛Ｚ’ N/8+k ｝に定数Ｓを乗じて出力す
る。第２乗算器９２ｄは、上記虚数部Ｉｍ
｛Ｚ’ N/8+k ｝に定数Ｓを乗じて出力する。
【００８５】第１加算回路９３ａは、第１乗算器９１ａ
の出力と第２乗算器９２ｂの出力とを加算する。第２加
算回路９２ｂは、第２乗算器９２ａの出力をインバータ
９４ｂで反転した信号と、第１乗算器９１ｂの出力とを
加算する。第３加算回路９３ｃは、第１乗算器９１ｃの
出力と、第２乗算器９２ｄの出力をインバータ９４ｃで
反転した信号とを加算する。さらに、第４加算回路９３
ｄは、第１乗算器９１ｄの出力と第２乗算器９２ｃの出
力とを加算する。
の出力と第２乗算器９２ｂの出力とを加算する。第２加
算回路９２ｂは、第２乗算器９２ａの出力をインバータ
９４ｂで反転した信号と、第１乗算器９１ｂの出力とを
加算する。第３加算回路９３ｃは、第１乗算器９１ｃの
出力と、第２乗算器９２ｄの出力をインバータ９４ｃで
反転した信号とを加算する。さらに、第４加算回路９３
ｄは、第１乗算器９１ｄの出力と第２乗算器９２ｃの出
力とを加算する。
【００８６】第１加算回路９３ａの出力と第２加算回路
９３ｂの出力とは、奇数の変換係数Ｙ N/2-2k-1 として一
時記憶メモリ９５ａに記憶される。一方、第３加算回路
９３ｃの出力と第４加算回路９３ｄの出力とは、偶数の
変換係数Ｙ（２ｋ）として一時記憶メモリ９５ｂに記憶
される。
９３ｂの出力とは、奇数の変換係数Ｙ N/2-2k-1 として一
時記憶メモリ９５ａに記憶される。一方、第３加算回路
９３ｃの出力と第４加算回路９３ｄの出力とは、偶数の
変換係数Ｙ（２ｋ）として一時記憶メモリ９５ｂに記憶
される。
【００８７】以上のように、この図に示す符号化モジュ
ールは、特に、計算時間を短縮する点で有利となる。す
なわち、図４に示した実施例では、窓処理に対応する操
作が３Ｎ回要求されるのに対し、図７に示す構成によれ
ば、同様の窓処理が２Ｎ回の操作で実現される。
ールは、特に、計算時間を短縮する点で有利となる。す
なわち、図４に示した実施例では、窓処理に対応する操
作が３Ｎ回要求されるのに対し、図７に示す構成によれ
ば、同様の窓処理が２Ｎ回の操作で実現される。
【００８８】なお、復号化モジュールは、図４および図
５に基づいて説明した逆変換原理を図７に適用すれば、
同様の構成として実現できる。この場合、復号化モジュ
ールは、単に、図７に示す入出力関係を対応する入力と
出力とに置き換えると共に、前述した回転操作の定数
Ｃ，Ｓによって乗算されるデータ列の出力手順を与える
だけであるから、その詳細に関する説明を省略する。
５に基づいて説明した逆変換原理を図７に適用すれば、
同様の構成として実現できる。この場合、復号化モジュ
ールは、単に、図７に示す入出力関係を対応する入力と
出力とに置き換えると共に、前述した回転操作の定数
Ｃ，Ｓによって乗算されるデータ列の出力手順を与える
だけであるから、その詳細に関する説明を省略する。
【００８９】また、図８は、サンプルｘ（ｎ）を符号化
あるいは復号化する処理プログラムの一例を示すソース
コードリストである。この処理プログラムは、図７に示
す装置によって達成される処理に対応するものであり、
英語のコメントが付与されたＣ言語によって記述されて
いる。
あるいは復号化する処理プログラムの一例を示すソース
コードリストである。この処理プログラムは、図７に示
す装置によって達成される処理に対応するものであり、
英語のコメントが付与されたＣ言語によって記述されて
いる。
【００９０】
【発明の効果】以上、説明したように、この発明によれ
ば、符号化に必要とされる演算数を実際上、減少させ、
演算の負担を軽減できるという利点が得られる。また、
この発明によれば、処理手順を簡易化でき、リアルタイ
ム処理に適合したコストおよび信頼性を得ることができ
るという利点が得られる。
ば、符号化に必要とされる演算数を実際上、減少させ、
演算の負担を軽減できるという利点が得られる。また、
この発明によれば、処理手順を簡易化でき、リアルタイ
ム処理に適合したコストおよび信頼性を得ることができ
るという利点が得られる。
【図１】 本発明の方法において、符号化がどのように
実行されるかを示す一般のフローチャートである。
実行されるかを示す一般のフローチャートである。
【図２】 図１の実行における主要なステップの無限実
行であるところの特に有用なフローチャートである。
行であるところの特に有用なフローチャートである。
【図３】 デコーディングレベルにおける本発明の方法
の実行のフローチャートである。
の実行のフローチャートである。
【図４】 本願発明におけるデジタル信号を符号化する
ための装置の一実施例の構成を示すブロック図である。
ための装置の一実施例の構成を示すブロック図である。
【図５】 図４に示す符号化装置を用いて符号化された
デジタル信号を復号化するための装置の構成を示すブロ
ック図である。
デジタル信号を復号化するための装置の構成を示すブロ
ック図である。
【図６】 図５の実施例の詳細な構成を示すブロック図
である。
である。
【図７】 サンプルの窓または空間−時間重複に関する
演算処理が複素数積の演算に統合され、これによって、
窓処理またはオーバーラッピングの（処理の数に特有
の）コストを削減する、符号化または復号化するための
装置の一実施例の構成を示すブロック図である。
演算処理が複素数積の演算に統合され、これによって、
窓処理またはオーバーラッピングの（処理の数に特有
の）コストを削減する、符号化または復号化するための
装置の一実施例の構成を示すブロック図である。
【図８】 サンプルｘ（ｎ）を符号化あるいは復号化す
る処理プログラムの一例を示すソースコードリストであ
る。
る処理プログラムの一例を示すソースコードリストであ
る。
１ 複素数演算回路 ２ 第２の複素数演算回路 ３ 逆高速フーリエ変換演算回路 ４ 第３の複素数演算回路 ５ 記憶読出し回路 ６ 複素数部算出回路 ７ モジュール ２０ａ，２０ｂ メモリ回路 ２１ａ，２１ｂ 乗算回路 ２２ａ，２２ｂ 乗算回路 ２３ 第１の加算回路 ２３ａ 乗算器 ２４ 加算回路 ２５，２６ 補助メモリ ４０ａ，４０ｂ メモリ回路 ４１ａ，４１ｂ 乗算器 ４２ａ，４２ｂ 乗算器 ４３ 加算回路 ４３ａ 乗算器 ４４ 加算回路 ６２ 複素数乗算回路 ６３ モジュール ６４ 複素数乗算回路 ７０ａ，７０ｂ，７１ａ，７１ｂ メモリ ７３ａｉ，７３ｂｉ，７４ｂｉ，７４ａｉ 乗算器 ７５ｉ，７６ｉ 加算器 ７５ａｉ インバータ ８０ａ 乗算器 ８１ｂ，８１ａ メモリ ８２１ｉ インバータ ８２ａ，８２ｂ 乗算器 ８３ａ，８３ｂ 乗算器 ８４ａ，８４ｂ 加算回路 ８５ａ，８５ｂ 遅延回路 ８６ａ，８６ｂ 第２加算回路 ８６１ｉ インバータ ８７ａ，８７ｂ 第３加算回路 ８８ａ，８８ｂ 一時記憶メモリ ８９ 乗算器 ９０ａ，９０ｂ 外部メモリ ９１ａ，９１ｂ，９１ｃ，９１ｄ 第１乗算器 ９２ａ，９２ｂ，９２ｃ，９２ｄ 第２乗算器 ９３ａ，９３ｂ，９３ｃ，９３ｄ 第４加算回路 ９４ｂ，９４ｃ インバータ ９５ａ，９５ｂ 一時記憶メモリ １１２ 第２入力メモリ回路 １１１ 第１入力メモリ回路 １２１ 第１の加算回路 １２２ 第２の加算回路 １２３ 乗算回路 １３１，１３２ 補助メモリ
フロントページの続き (56)参考文献 「Ａｄａｐｔｉｖｅ ｔｒａｎｓｆｏ ｒｍ ｃｏｄｉｎｇ ｗｉｔｈ ａｎ ａｄａｐｔｉｖｅ ｂｌｏｃｋ ｓｉｚ ｅ（ＡＴＣ−ＡＢＳ）」，Ｓｕｇｉｙａ ｍａ，Ａ．ｅｔ．ａｌ．1990 Ｉｎｔｅ ｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎ ｃｅ ｏｎ Ａｃｏｕｓｔｉｃｓ，Ｓｐ ｅｅｃｈ，ａｎｄ Ｓｉｇｎａｌ Ｐｒ ｏｃｅｓｓｉｎｇ，ＩＣＡＳＳＰ−90 ｖｏｌ．２ ｐｐ1093−1096 「Ａ ｆａｓｔ ａｌｇｏｒｉｔｈｍ ｆｏｒ ｔｈｅ ｉｍｐｌｅｍｅｎｔ ａｔｉｏｎ ｏｆ ｆｉｌｔｅｒ ｂａ ｎｋｓ ｂａｓｅｄ ｏｎ ’ｔｉｍｅ ｄｏｍａｉｎ ａｌｉａｓｉｎｇ ｃ ａｎｃｅｌｌａｔｉｏｎ’」，Ｐ．Ｄｕ ｈａｍｅｌ ｅｔ．ａｌ．1991 Ｉｎｔ ｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅ ｎｃｅ ｏｎ Ａｃｏｕｓｔｉｃｓ，Ｓ ｐｅｅｃｈ，ａｎｄ Ｓｉｇｎａｌ Ｐ ｒｏｃｅｓｓｉｎｇ，ＩＣＡＳＳＰ−91 ｖｏｌ．３ ｐｐ2209−2212 (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/30
Claims (16)
- 【請求項１】 ｈ（Ｎ−１−ｎ）が決定された重み付け
法則を表すときの以下に示す式によって表されるブロッ
ク内のそれぞれのサンプルの位置ｎの関数として、連続
するＮ個のサンプルからなる複数のブロックにひとまと
めにされた複数のディジタルサンプルｘ（ｎ）を空間的
あるいは、時間的に重み付けする窓付け操作を行い、ｙ n ＝ｘ（ｎ）・ｈ（Ｎ−１−ｎ）Ｙ N-k ＝−Ｙ k-1 としたときのｋ∈〔０，…，Ｎ／２−
１〕に対して、位相シフト項が前記変換係数の階数ｋの
関数として分布された数式１の形で表される偶数階数の
変換係数Ｙ 2k を計算するために、サンプルの複数のブロ
ックについて修正ディスクリートコサイン変換を実行
し、 【数１】 ｙ’ n ＝ｘ 2n ・ｈ 2n 、ｙ” n ＝ｘ N-2n-1 ・ｈ N-2n-1 、Ｗ４
Ｎ＝ｃｏｓ（２π／４Ｎ）＋ｊｓｉｎ（２π／４Ｎ）と
したときのｋ＝０，…，Ｎ／４に対して数式２に示す可
逆複素変換の形として前記計算された偶数階数の変換係
数Ｙ２ｋを表し、 【数２】 ｎ＝０，…，Ｎ／４−１に対してｚ n ＝（ｙ 2n −ｙ
N/2-1-2n ）＋ｊ（ｙ N-1-2n ＋ｙ N+2+2n ）であるときの数
式３に示す補助計算方程式に基づいて前記可逆複素変換
を計算して、 【数３】 前記複数のディジタルサンプルｘ（ｎ）で表されるディ
ジタル信号（ｘ）を符号化することを特徴とするディジ
タル信号の符号化方法。 - 【請求項２】 前記可逆複素変換は、ｎ＝０，…，Ｎ／
４−１に対して前記ｚ n を計算する第１のステップと、 ｎ＝０，…，Ｎ／４−１に対してｚ’ n ＝ｚ n ・ＷＮ n を
計算する第２のステップと、 サイズＮ／４の逆高速フーリエ変換ＦＦＴ-1によって以
下に示す式で表される対応する係数Ｚ’ k を計算する第
３のステップと、Ｚ’ k ＝ＦＦＴ -1 ・ｚ’（ｎ） ｋ＝０，…，Ｎ／４−１に対して以下に示す方程式を計
算する第４のステップと、Ｚ k ＝（（−１） k+1 ・Ｗ８ -1 ・Ｗ４Ｎ 4k+1 ）・Ｚ’ k Ｚ k の虚数部Ｉｍ〔Ｚ k 〕＝Ｙ 2k と、Ｚ k の実数部Ｒｅ
〔Ｚ k 〕＝Ｙ 2k+N/4 とからなる偶数階数の変換係数を連
続的に決定する第５のステップと、 前記ディジタル信号（ｘ）を構成する前記複数のディジ
タルサンプルｘ（ｎ）の代わりに、前記偶数階数の変換
係数Ｙ 2k およびＹ 2k+N/4 を符号化された信号の形で伝送
する第６のステップとからなる連続するステップにより
計算されることを特徴とする請求項１記載のディジタル
信号の符号化方法。 - 【請求項３】 前記補助計算方程式は、数式４の形で表
され、 【数４】 前記第２のステップと、前記第４のステップとが交換さ
れ、 Ｗ４Ｎ(4n+1)による虚数乗法が前記計算の最初あるい
は、最後に設けられていることを特徴とする請求項２記
載のディジタル信号の符号化方法。 - 【請求項４】 伝送された変換係数の実数部Ｙ N/4+2k お
よび虚数部Ｙ 2k を交換し、Ｒｅ〔Ｚ k 〕 およびＩｍ〔Ｚ k 〕の形式のフォワードＭＤ
ＣＴの複素数部を計算することによって前記交換された
変換係数を符号化処理し、 前記複素数部の実数部および虚数部を交換し、 前記複数のディジタルサンプルｘ（ｎ）の再構成をする
ためにオーバーラップ計算を実行して、 請求項１記載のディジタル信号の符号化方法によって符
号化された前記複数のディジタルサンプルｘ（ｎ）で表
されるディジタル信号（ｘ）を復号化することを特徴と
するディジタル信号の復号化方法。 - 【請求項５】 前記フォワードＭＤＣＴの複素数部を計
算することによる符号化処理と同一の前記符号化処理
は、 ｎ＝０，…，Ｎ／４−１に対してｚ’ n ＝ｚ n ・ＷＮ n を
計算する第２のステップと、 サイズＮ／４の逆高速フーリエ変換ＦＦＴ-1によって以
下に示す式で表される係数Ｚ’ k を計算する第３のステ
ップと、Ｚ’ k ＝ＦＦＴ -1 ・ｚ’ n ｋ＝０，…，Ｎ／４−１に対して以下に示す方程式を計
算する第４のステップとＺ k ＝（（−１） k+1 ・Ｗ８ -1 ・Ｗ４Ｎ 4k+1 ）・Ｚ’ k からなることを特徴とする請求項４記載のディジタル信
号の復号化方法。 - 【請求項６】 可逆複素変換を形成する一連の前記第２
ないし第４のステップとともに、前記第２ないし第４の
ステップによって構成された逆変換は、逆ＭＤＣＴのコ
アを構成し、 前記逆ＭＤＣＴは、 逆入力信号を生成するために、以下に示す式により入力
信号の実数部と虚数部とを交換する第７のステップと、 ｚ＝ａ＋ｊｂ→ｚ* ＝ｂ＋ｊａ 出力信号Ｙ * k を生成するために、逆入力信号のフォーワ
ードＭＤＣＴを計算する第８のステップと、 逆出力信号Ｙ k を生成するために、出力信号Ｙ * k の実数
部と虚数部とを交換する第９のステップとからなる対応
するフォーワードＭＤＣＴによって計算されることを特
徴とする請求項５記載のディジタル信号の復号化方法。 - 【請求項７】 連続するＮ個のサンプルからなる複数の
ブロックにひとまとめにされた複数のディジタルサンプ
ルｘ（ｎ）の連続するＮ／２個のサンプルを記憶する第
１の記憶手段と、 前記複数のディジタルサンプルｘ（ｎ）の連続するＮ／
２個のサンプルをＮ／２遅延して記憶する第２の記憶手
段と、 ｈ（Ｎ−１−ｎ）が決定された重み付け法則を表すとき
の以下に示す式によって表される複数のサンプルｙｎの
空間的重み付けを実行することからなる前記複数のディ
ジタルサンプルｘ（ｎ）の窓付け操作を行い、 ｙｎ＝ｘ（ｎ）・ｈ（Ｎ−１−ｎ）Ｙ N-k ＝−Ｙ k-1 としたときのｋ∈〔０，…，Ｎ／２−
１〕に対して、位相シフト項が前記変換係数の階数ｋの
関数として分布された数式５の形で表される偶数階数の
変換係数Ｙ 2k を計算するために、サンプルの複数のブロ
ックについて修正ディスクリートコサイン変換を実行
し、 【数５】 ｎ＝０，…，Ｎ／４−１に対してｚ n ＝（ｙ 2n −ｙ
N/2-1-2n ）＋ｊ（ｙ N-1-2n ＋ｙ N/2+2n ）であるときの数
式６に示す補助計算方程式を用いた可逆複素変換（Ｙ
2k+N/4 ＋ｊＹ 2k ）から偶数階数の変換係数Ｙ 2k を得る第
１の計算手段と 【数６】 を具備し、前記複数のディジタルサンプルｘ（ｎ）で表
されるディジタル信号（ｘ）を符号化することを特徴と
するディジタル信号の符号化装置。 - 【請求項８】 前記第１の計算手段は、 前記ｚ n を計算する第１の複素数計算手段と、 ｎ＝０，…，Ｎ／４−１に対してｚ’ n ＝ｚ n ・ＷＮ n を
計算する第２の複素数計算手段と、ＦＦＴ -1 ・ｚ’ n を計算する第１の逆高速フーリエ変換
計算手段と、 ｋ＝０，…，Ｎ／４−１に対して以下に示す方程式を計
算し、Ｚ k ＝（（−１） k+1 ・Ｗ８ -1 ・Ｗ４Ｎ 4k+1 ）・Ｚ’ k Ｚ k の虚数部Ｉｍ〔Ｚ k 〕＝Ｙ 2k と、Ｚ k の実数部Ｒｅ
〔Ｚ k 〕＝Ｙ 2k+N/4 とからなる偶数階数の変換係数を連
続的に決定する第３の複素数計算手段とが縦続接続され
ていることを特徴とする請求項７記載のディジタル信号
の符号化装置。 - 【請求項９】 前記第１の複素数計算手段は、 前記第１および第２の記憶手段に接続され、 重み付けされたサンプル値ｙ 2n が前記第１の記憶手段か
ら第１の入力端に直接供給され、重み付けされたサンプ
ル値ｙ N/2-1-2n が（−１）を乗算する乗算器を介して第
２の入力端に供給される第１の加算手段と、 重み付けされたサンプル値ｙ N/2+2n が前記第１の記憶手
段から第１の入力端に供給され、重み付けされたサンプ
ル値ｙ N-1-2n が前記第２の記憶手段から第２の入力端に
供給される第２の加算手段と、 それぞれ記憶容量Ｎ／４を有し、前記第１および第２の
加算手段のそれぞれの出力端にそれぞれ接続され、ｚ n
＝（ｙ 2n −ｙ N/2-1-2n ）＋ｊ（ｙ N-1-2n ＋ｙ N/2+2n ）の
実数部および虚数部をそれぞれ記憶する第１および第２
の補助記憶手段とを具備することを特徴とする請求項８
記載のディジタル信号の符号化装置。 - 【請求項１０】 前記第２の複素数計算手段は、 定数（ＷＮn＝ｃｏｓ（２πｎ／Ｎ）＋ｊｓｉｎ（２π
ｎ／Ｎ））を記憶する第１の定数記憶手段と、 （ｚ n ＝ａ＋ｊｂ）の実数部ａが第１の入力端に供給さ
れ、前記定数ＷＮnの実数部（ｃｏｓ（２πｎ／Ｎ））
が第２の入力端に供給され、積（ａ・ｃｏｓ（２πｎ／
Ｎ）を出力する第１の乗算手段と、 （ｚ n ＝ａ＋ｊｂ）の実数部ａが第１の入力端に供給さ
れ、前記定数ＷＮnの虚数部（ｓｉｎ（２πｎ／Ｎ））
が第２の入力端に供給され、積（ａ・ｓｉｎ（２πｎ／
Ｎ））を出力する第２の乗算手段と、 （ｚ n ＝ａ＋ｊｂ）の虚数部ｂが第１の入力端に供給さ
れ、前記ＷＮnの実数部（ｃｏｓ（２πｎ／Ｎ））が第
２の入力端に供給され、積（ｂ・ｃｏｓ（２πｎ／
Ｎ））を出力する第３の乗算手段と、 （ｚ n ＝ａ＋ｊｂ）の虚数部ｂが第１の入力端に供給さ
れ、前記ＷＮnの虚数部（ｓｉｎ（２πｎ／Ｎ））が第
２の入力端に供給され、積（ｂ・ｓｉｎ（２πｎ／
Ｎ））を出力する第４の乗算手段と、 前記積（ａ・ｃｏｓ（２πｎ／Ｎ））が前記第１の乗算
手段から第１の入力端に供給され、前記積（ｂ・ｓｉｎ
（２πｎ／Ｎ））が前記第４の乗算手段から（−１）を
乗算する乗算器を介して第２の入力端に供給され、ａ’
＝ａ・ｃｏｓ（２πｎ／Ｎ）−ｂ・ｓｉｎ（２πｎ／
Ｎ）、ｂ’＝ａ・ｓｉｎ（２πｎ／Ｎ）＋ｂ・ｃｏｓ
（２πｎ／Ｎ））としたときのａ’を出力する第３の加
算手段と、 前記積（ａ・ｓｉｎ（２πｎ／Ｎ））が前記第２の乗算
手段から第１の入力端に供給され、前記積（ｂ・ｃｏｓ
（２πｎ／Ｎ））が前記第３の乗算手段から第２の入力
端に供給され、前記（ｚ’ n ＝ａ’＋ｊｂ’）の虚数部
ｂ’を出力する第４の加算手段と、 前記ｚ’ n の実数部ａ’および虚数部ｂ’をそれぞれ記
憶する第３および第４の補助記憶手段とを具備すること
を特徴とする請求項８記載のディジタル信号の符号化装
置。 - 【請求項１１】 前記第３の複素数計算手段は、 定数Ｗ８-1およびＷ４Ｎ4k+1の実数部および虚数部を記
憶する第２の定数記憶手段と、 式Ｚ’ k の実数部が第１の入力端に供給され、前記定数
ＷＮnおよびＷ４Ｎ4k+1の実数部が前記第２の定数記憶
手段から第２の入力端に供給され、対応する第１の積を
出力する第５の乗算手段と、 式Ｚ’ k の実数部が第１の入力端に供給され、前記定数
ＷＮnおよびＷ４Ｎ4k+1の虚数部が前記第２の定数記憶
手段から第２の入力端に供給され、対応する第２の積を
出力する第６の乗算手段と、 式Ｚ’ k の虚数部が第１の入力端に供給され、前記定数
ＷＮnおよびＷ４Ｎ4k+1の実数部が前記第２の定数記憶
手段から第２の入力端に供給され、対応する第３の積を
出力する第７の乗算手段と、 式Ｚ’ k の虚数部が第１の入力端に供給され、前記定数
ＷＮnおよびＷ４Ｎ4k+1の虚数部が前記第２の定数記憶
手段から第２の入力端に供給され、対応する第４の積を
出力する第８の乗算手段と、 前記第１の積が前記第５の乗算手段から第１の入力端に
供給され、前記第４の積が前記第８の乗算手段から（−
１）を乗算する乗算器を介して第２の入力端に供給さ
れ、式Ｚ k の実数部Ｒｅ〔Ｚ k 〕＝Ｙ N/4+2k を出力する第
５の加算手段と、 前記第２の積が前記第２の乗算手段から第１の入力端に
供給され、前記第３の積が前記第７の乗算手段から第２
の入力端に供給され、前記式Ｚ k の虚数部Ｉｍ〔Ｚ k 〕＝
Ｙ 2k を出力する第６の加算手段とを具備することを特徴
とする請求項８記載のディジタル信号の符号化装置。 - 【請求項１２】 伝送された変換係数の実数部Ｒｅ〔Ｚ
k 〕＝Ｙ N/4+2k および虚数部Ｉｍ〔Ｚ k 〕＝Ｙ 2k を記憶す
る変換係数記憶手段と、 該変換係数記憶手段に記憶された前記伝送された変換係
数を交換して読み出す読出手段と、 前記ｚ’ n を計算する第４の複素数計算手段と、逆高速
フーリエ変換（ＦＦＴ -1 ・ｚ’ n ）を計算する第２の逆
高速フーリエ変換計算手段と、以下に示す方程式を計算
する方程式計算手段とが縦続接続され、フォワードＭＤ
ＣＴの複素数部を計算する第２の計算手段とＺ k ＝（（−１） k+1 ・Ｗ８ -1 ・Ｗ４Ｎ 4k+1 ）・Ｚ’ k を具備し、連続するＮ個のサンプルからなる複数のブロ
ックにひとまとめにされ、請求項７記載のディジタル信
号の符号化装置によって符号化された複数のディジタル
サンプルｘ（ｎ）で表されるディジタル信号（ｘ）を復
号化することを特徴とするディジタル信号の復号化装
置。 - 【請求項１３】 前記第２の計算手段は、 請求項７ないし請求項１１のいずれかに記載の符号化装
置の複数のモジュールにそれぞれ等しい複数のモジュー
ルから構成されていることを特徴とする請求項１２記載
のディジタル信号の復号化装置。 - 【請求項１４】 ｃ＝ｃｏｓ（（２π・（４ｎ＋１））
／４Ｎ）、ｓ＝ｓｉｎ（（２π・（４ｎ＋１）／Ｎ）と
したときの偶数のサンプルｘ 2n および奇数のサンプルｘ
N/2-1-2n に基づいて、以下に示す方程式を虚数乗法によ
って計算する第３の計算手段と、ｚ’ n ＝（（ｘ 2n ・ｃ−ｘ N/2-1-2n ・ｓ）＋ｊ・ｚｏ
-N/2 ・（ｘ 2n ・ｓ＋ｘ N/2-2n-1 ・ｃ））・（ｃ＋ｊｓ） 式Ｚ’（Ｎ／８−ｋ）＝ＦＦＴ-1・ｚ’ n を計算するた
めに、前記式ｚ’ n に対して逆高速フーリエ変換ＦＦＴ
-1を実行する逆高速フーリエ変換計算手段と、 変換の奇数係数Ｙ 2k および偶数係数Ｙ N/2-2K-1 を計算す
るために、虚数乗法を実行する第４の計算手段とを具備
し、連続するＮ個のサンプルからなる複数のブロックに
ひとまとめにされた複数のディジタルサンプルｘ（ｎ）
で表されるディジタル信号（ｘ）を符号化および復号化
することを特徴とするディジタル信号の符号化および復
号化装置。 - 【請求項１５】 前記第３の計算手段は、 偶数サンプルｘ N/2-1/2n および奇数サンプルｘ 2N をそれ
ぞれ記憶する第３および第４の記憶手段と、 前記値ｃおよび前記値ｓをそれぞれ記憶する第５および
第６の記憶手段と、 前記偶数サンプルｘ 2N が第１の入力端に供給され、前記
値ｃが（−１）を乗算する乗算器を介して第２の入力端
に供給される第９の乗算手段と、 前記奇数サンプルｘ N/2-1/2n が第１の入力端に供給さ
れ、前記値ｃが直接第２の入力端に供給される第１０の
乗算手段と、 前記偶数サンプルｘ 2N が第１の入力端に供給され、前記
値ｓが前記第６の記憶手段から直接第２の入力端に供給
される第１１の乗算手段と、 前記奇数サンプルｘ N/2-1/2n が第１の入力端に供給さ
れ、前記値ｓが前記第６の記憶手段から（−１）を乗算
する乗算器を介して第２の入力端に供給される第１２の
乗算手段と、 前記第９の乗算手段から出力される積と前記第１１の乗
算手段から出力される積とが供給される第７の加算手段
と、 前記第１０の乗算手段から出力される積と前記第１２の
乗算手段から出力される積とが供給される第８の加算手
段と、 前記第７の加算手段から出力される加算結果が直接第１
の入力端に供給され、前記加算結果がディレイラインお
よびインバータを経て第２の入力端に供給される第９の
加算手段と、 前記第８の加算手段から出力される加算結果が直接第１
の入力端に供給され、前記加算結果がディレイラインを
経て第２の入力端に供給される第１０の加算手段と、 前記奇数サンプル（ｘ N/2-1/2n ）がインバータを経て第
１の入力端に供給され、前記第９の加算手段から出力さ
れる加算結果が直接第２の入力端に供給され、前記式
ｚ’ n の実数部を出力する第１１の加算手段と、 前記偶数サンプルｘ 2N がインバータを経て第１の入力端
に供給され、前記第１０の加算手段から出力される加算
結果が直接第２の入力端に供給され、前記式ｚ’ n の虚
数部を出力する第１２の加算手段と、 前記式ｚ’ n の実数部および虚数部をそれぞれ記憶する
ＲＡＭタイプの第７および第８の記憶手段とを具備する
ことを特徴とする請求項１４記載のディジタル信号の符
号化および復号化装置。 - 【請求項１６】 前記第３の計算手段は、 前記値ｃおよび前記値ｓをそれぞれ記憶する第９および
第１０の記憶手段と、 前記式ｚ’ n に対する前記逆高速フーリエ変換ＦＦＴ -1
・ｚ’ n の演算結果の実数部Ｒｅ〔Ｚ’ N/8-k 〕が第１の
入力端に供給され、前記値ｃが第２の入力端に供給され
る第１３の乗算手段と、 前記式ｚ’ n に対する前記逆高速フーリエ変換ＦＦＴ -1
・ｚ’ n の演算結果の虚数部Ｉｍ〔Ｚ’ N/8-k 〕が第１の
入力端に供給され、前記値ｃが第２の入力端に供給され
る第１４の乗算手段と、 前記式ｚ’ n に対する前記逆高速フーリエ変換ＦＦＴ -1
・ｚ’ n の演算結果の実数部Ｒｅ〔Ｚ’ N/8+k 〕が第１の
入力端に供給され、前記値ｃが第２の入力端に供給され
る第１５の乗算手段と、 前記式ｚ’ n に対する前記逆高速フーリエ変換ＦＦＴ -1
・ｚ’ n の演算結果の虚数部Ｉｍ〔Ｚ’ N/8+k 〕が第１の
入力端に供給され、前記値ｃが第２の入力端に供給され
る第１６の乗算手段と、 前記式ｚ’ n に対する前記逆高速フーリエ変換ＦＦＴ -1
・ｚ’ n の演算結果の実数部Ｒｅ〔Ｚ’ N/8-k 〕が第１の
入力端に供給され、前記値ｓが第２の入力端に供給され
る第１７の乗算手段と、 前記式ｚ’ n に対する前記逆高速フーリエ変換ＦＦＴ -1
・ｚ’ n の演算結果の虚数部Ｉｍ〔Ｚ’ N/8-k 〕が第１の
入力端に供給され、前記値ｓが第２の入力端に供給され
る第１８の乗算手段と、 前記式ｚ’ n に対する前記逆高速フーリエ変換ＦＦＴ -1
・ｚ’ n の演算結果の実数部Ｒｅ〔Ｚ’ N/8+k 〕が第１の
入力端に供給され、前記値ｓが第２の入力端に供給され
る第１９の乗算手段と、 前記式ｚ’ n に対する前記逆高速フーリエ変換ＦＦＴ -1
・ｚ’ n の演算結果の虚数部Ｉｍ〔Ｚ’ N/8+k 〕が第１の
入力端に供給され、前記値ｓが第２の入力端に供給され
る第２０の乗算手段と、 前記第１３の乗算手段の乗算結果が第１の入力端に供給
され、前記第１４の乗算手段の乗算結果が第２の入力端
に供給される第１３の加算手段と、 前記第１７の乗算手段の乗算結果がインバータを経て第
１の入力端に供給され、前記第１４の乗算手段の乗算結
果が第２の入力端に供給される第１４の加算手段と、 前記第１５の乗算手段の乗算結果が第１の入力端に供給
され、前記第２０の乗算手段の乗算結果がインバータを
経て第２の入力端に供給される第１５の加算手段と、 前記第１９の乗算手段の乗算結果が第１の入力端に供給
され、前記第１６の乗算手段の乗算結果が第２の入力端
に供給される第１６の加算手段と、 前記第１３および第１４の加算手段のそれぞれの加算結
果が変換の奇数係数Ｙ N/2-2k-1 として記憶される第９の
記憶手段と、 前記第１５および第１６の加算手段のそれぞれの加算結
果が変換の偶数係数Ｙ 2k として記憶される第１０の記憶
手段とを具備することを特徴とする請求項１４記載のデ
ィジタル信号の符号化および復号化装置。
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