JP3149832B2 - 半導体スイッチ回路 - Google Patents
半導体スイッチ回路Info
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- QZZYPHBVOQMBAT-JTQLQIEISA-N (2s)-2-amino-3-[4-(2-fluoroethoxy)phenyl]propanoic acid Chemical compound OC(=O)[C@@H](N)CC1=CC=C(OCCF)C=C1 QZZYPHBVOQMBAT-JTQLQIEISA-N 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 15
- 239000003990 capacitor Substances 0.000 description 6
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- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体スイッチ回
路に関し、半導体ＦＥＴを用いて構成される高周波用の
半導体スイッチ回路に関する。
路に関し、半導体ＦＥＴを用いて構成される高周波用の
半導体スイッチ回路に関する。
【０００２】
【従来の技術】従来、半導体スイッチ回路は、例えば、
高周波用として半導体ＦＥＴを用いて構成される。この
ような高周波用スイッチ回路の従来の構成例を、図３〜
図１０を参照して以下に説明する。
高周波用として半導体ＦＥＴを用いて構成される。この
ような高周波用スイッチ回路の従来の構成例を、図３〜
図１０を参照して以下に説明する。
【０００３】まず、図３はスイッチ回路の従来例１であ
り、スルーＦＥＴ（Ｔ１）とシャントＦＥＴ（Ｔ２）、
及びそれぞれのＦＥＴのゲート電極Ｇ１、Ｇ２に接続さ
れた抵抗素子Ｒ１、Ｒ２で構成されている。コントロー
ル信号Ｖｃ、
り、スルーＦＥＴ（Ｔ１）とシャントＦＥＴ（Ｔ２）、
及びそれぞれのＦＥＴのゲート電極Ｇ１、Ｇ２に接続さ
れた抵抗素子Ｒ１、Ｒ２で構成されている。コントロー
ル信号Ｖｃ、
【０００４】
【数１】
【０００５】によりスルーＦＥＴ（Ｔ１）がＯＦＦ時に
シャントＦＥＴ（Ｔ２）はＯＮとなり、このＦＥＴを介
して出力端子ＯＵＴを接地する。一方、スルーＦＥＴ
（Ｔ１）がＯＮ時には、シャントＦＥＴ（Ｔ２）がＯＦ
Ｆとなり、電力の漏洩を抑制する。なお、上記の信号
シャントＦＥＴ（Ｔ２）はＯＮとなり、このＦＥＴを介
して出力端子ＯＵＴを接地する。一方、スルーＦＥＴ
（Ｔ１）がＯＮ時には、シャントＦＥＴ（Ｔ２）がＯＦ
Ｆとなり、電力の漏洩を抑制する。なお、上記の信号
【０００６】
【数２】
【０００７】はコントロール信号Ｖｃの反転信号を表
す。
す。
【０００８】以下、ＯＦＦ時のシャントＦＥＴについて
考える。入力信号の電位をＶin・sin(ωt)として、Ｖou
t は以下の式（１）により得られる。 Ｖout ＝Ｖin・sin(ωt) …（１）
考える。入力信号の電位をＶin・sin(ωt)として、Ｖou
t は以下の式（１）により得られる。 Ｖout ＝Ｖin・sin(ωt) …（１）
【０００９】ここでＣgd≒Ｃgsと仮定し、Ｒｇ＞＞１／
（ωＣgs）とすると、入力信号の半分の振幅の信号がシ
ャント抵抗のゲート端子Ｇ２に誘起される。コントロー
ル信号の電位をＶｃとするとＧ２の電位は下記の式
（２）で表される。 Ｖg2＝Ｖｃ＋（Ｖin・sin(ωt)）／２ …（２）
（ωＣgs）とすると、入力信号の半分の振幅の信号がシ
ャント抵抗のゲート端子Ｇ２に誘起される。コントロー
ル信号の電位をＶｃとするとＧ２の電位は下記の式
（２）で表される。 Ｖg2＝Ｖｃ＋（Ｖin・sin(ωt)）／２ …（２）
【００１０】従って、シャントＦＥＴ（Ｔ２）のゲート
端子Ｇ２とドレインおよびソース間の電位差は、Ｇ２−
ＯＵＴ間およびＧ２−ＧＮＤ（接地）間の電位差である
から、下記の関係式（３）が成立する。 Ｖg2−Ｖout ＝Ｖｃ−（Ｖin・sin(ωt)）／２ Ｖg2−Ｖgnd ＝Ｖg2＝Ｖｃ＋（Ｖin・sin(ωt)）／２ …（３）
端子Ｇ２とドレインおよびソース間の電位差は、Ｇ２−
ＯＵＴ間およびＧ２−ＧＮＤ（接地）間の電位差である
から、下記の関係式（３）が成立する。 Ｖg2−Ｖout ＝Ｖｃ−（Ｖin・sin(ωt)）／２ Ｖg2−Ｖgnd ＝Ｖg2＝Ｖｃ＋（Ｖin・sin(ωt)）／２ …（３）
【００１１】図４には、横軸に時間をとり縦軸に各点の
電位をプロットしたグラフを示す。ここで電位Ｖｃは負
である。
電位をプロットしたグラフを示す。ここで電位Ｖｃは負
である。
【００１２】ここでゲート耐圧をＢgd（＝ＢＶgs）とす
ると、ＦＥＴに電流が流れないためのＯＦＦ条件は、下
記で表される。 ＢＶgd≦Ｖgd≦Ｖth かつ ＢＶgd≦Ｖgs≦Ｖth …（４） この式（４）は下記の式（５）となる。 ＢＶgd≦Ｖｃ−Ｖin／２ かつ Ｖｃ−Ｖin／２≦Ｖth …（５） つまり式（５）は式（６）となる。 Ｖin≦２（Ｖｃ−ＢＶgd） かつ Ｖin≦２（Ｖth−Ｖｃ） …（６）
ると、ＦＥＴに電流が流れないためのＯＦＦ条件は、下
記で表される。 ＢＶgd≦Ｖgd≦Ｖth かつ ＢＶgd≦Ｖgs≦Ｖth …（４） この式（４）は下記の式（５）となる。 ＢＶgd≦Ｖｃ−Ｖin／２ かつ Ｖｃ−Ｖin／２≦Ｖth …（５） つまり式（５）は式（６）となる。 Ｖin≦２（Ｖｃ−ＢＶgd） かつ Ｖin≦２（Ｖth−Ｖｃ） …（６）
【００１３】ＢＶgdが通常−２０Ｖ程度と十分に低く、
余裕があると考えられるので、入力振幅Ｖinは下記の式
（７）のように制限される。 Ｖin≦２（Ｖth−Ｖｃ） …（７）
余裕があると考えられるので、入力振幅Ｖinは下記の式
（７）のように制限される。 Ｖin≦２（Ｖth−Ｖｃ） …（７）
【００１４】上記のＶinがこの範囲を越えると、Ｖgsが
Ｖthを越え、ＦＥＴがＯＮして電流が流れ、出力波形に
歪みを生じる。通常はＶth＝−１Ｖ、Ｖｃ＝−３Ｖ程度
と考えられるため、Ｖin≦４Ｖが波形歪み、電力漏洩を
生じない限界である。
Ｖthを越え、ＦＥＴがＯＮして電流が流れ、出力波形に
歪みを生じる。通常はＶth＝−１Ｖ、Ｖｃ＝−３Ｖ程度
と考えられるため、Ｖin≦４Ｖが波形歪み、電力漏洩を
生じない限界である。
【００１５】次に図５は、従来例２であり、シャントＦ
ＥＴを２個のＦＥＴ（Ｔ２１、Ｔ２２）のシリーズ接続
に置き換えた場合の構成例である。また、それぞれのゲ
ート端子に接続される抵抗素子は、同一の抵抗値とす
る。このときシャントＦＥＴ（Ｔ２１、Ｔ２２）は、同
一のＣgd≒Ｃgsを持つとすると、図６の様な波形とな
る。
ＥＴを２個のＦＥＴ（Ｔ２１、Ｔ２２）のシリーズ接続
に置き換えた場合の構成例である。また、それぞれのゲ
ート端子に接続される抵抗素子は、同一の抵抗値とす
る。このときシャントＦＥＴ（Ｔ２１、Ｔ２２）は、同
一のＣgd≒Ｃgsを持つとすると、図６の様な波形とな
る。
【００１６】図６の波形は式（８）となる。 Ｖout ＝Ｖin・sin(ωt) Ｖg21 ＝Ｖｃ＋（Ｖin・sin(ωt)）・３／４ Ｖn1＝（Ｖin・sin(ωt)）／２ Ｖg22 ＝Ｖｃ＋（Ｖin・sin(ωt)）／４ …（８）
【００１７】つまり、シャントＦＥＴ（Ｔ２１、Ｔ２
２）のゲートとドレイン、ソース間の電位差は下記式
（９）の関係となる。 Ｖg21 −Ｖout ＝Ｖｃ−（Ｖin・sin(ωt)）／４ Ｖg21 −Ｖn1＝Ｖｃ＋（Ｖin・sin(ωt)）／４ Ｖg22 −Ｖn1＝Ｖｃ−（Ｖin・sin(ωt)）／４ Ｖg22 −Ｖgnd ＝Ｖｃ＋（Ｖin・sin(ωt)）／４ …（９）
２）のゲートとドレイン、ソース間の電位差は下記式
（９）の関係となる。 Ｖg21 −Ｖout ＝Ｖｃ−（Ｖin・sin(ωt)）／４ Ｖg21 −Ｖn1＝Ｖｃ＋（Ｖin・sin(ωt)）／４ Ｖg22 −Ｖn1＝Ｖｃ−（Ｖin・sin(ωt)）／４ Ｖg22 −Ｖgnd ＝Ｖｃ＋（Ｖin・sin(ωt)）／４ …（９）
【００１８】本従来例２は、従来例１と同様にＦＥＴに
電流が流れないための条件（４）から下記となり、入力
振幅Ｖinの制限は２倍に緩和される。 Ｖin≦４（Ｖth−Ｖｃ） …（１０） 上記の関係において、Ｖth＝−１Ｖ、Ｖｃ＝−３Ｖ程度
と考えると、Ｖin≦８Ｖが、波形歪み、電力漏洩を生じ
ない限界である。
電流が流れないための条件（４）から下記となり、入力
振幅Ｖinの制限は２倍に緩和される。 Ｖin≦４（Ｖth−Ｖｃ） …（１０） 上記の関係において、Ｖth＝−１Ｖ、Ｖｃ＝−３Ｖ程度
と考えると、Ｖin≦８Ｖが、波形歪み、電力漏洩を生じ
ない限界である。
【００１９】図７は従来例３であり、シャントＦＥＴを
２個のＦＥＴ（Ｔ２１、Ｔ２２）のシリーズ接続に置き
換え、さらに各々のゲート端子Ｇ２１とＯＵＴ端子、ゲ
ート端子Ｇ２２と接地間に、それぞれの間を高周波的に
短絡するための大容量のキャパシタＣ１、Ｃ２を設けて
いる。キャパシタＣ１、Ｃ２の容量がＦＥＴのゲート容
量に比べて十分大きいと仮定して、Ｖg21 −Ｖout とＶ
g22 −Ｖgnd は常にＶｃに等しい。この場合の各節点の
波形を図８に示す。以下Ｎ１の電位Ｖn1について考え
る。入力電位が正に振れた場合、Ｖout と同じ振幅でＶ
g21 は振れ、Ｎ１の電位Ｖn1との差がＶthを越えると、
Ｔ２１はＯＮとなり、Ｔ２１を通して流れる電流により
Ｎ１は充電される。従ってＶn1は、Ｖg21 ＋Ｖthで同様
に上昇する。
２個のＦＥＴ（Ｔ２１、Ｔ２２）のシリーズ接続に置き
換え、さらに各々のゲート端子Ｇ２１とＯＵＴ端子、ゲ
ート端子Ｇ２２と接地間に、それぞれの間を高周波的に
短絡するための大容量のキャパシタＣ１、Ｃ２を設けて
いる。キャパシタＣ１、Ｃ２の容量がＦＥＴのゲート容
量に比べて十分大きいと仮定して、Ｖg21 −Ｖout とＶ
g22 −Ｖgnd は常にＶｃに等しい。この場合の各節点の
波形を図８に示す。以下Ｎ１の電位Ｖn1について考え
る。入力電位が正に振れた場合、Ｖout と同じ振幅でＶ
g21 は振れ、Ｎ１の電位Ｖn1との差がＶthを越えると、
Ｔ２１はＯＮとなり、Ｔ２１を通して流れる電流により
Ｎ１は充電される。従ってＶn1は、Ｖg21 ＋Ｖthで同様
に上昇する。
【００２０】次に入力電位がピークレベルから下降に転
じると、Ｔ２１はＯＦＦし、Ｖn1はＴ２１のＣgsとＴ２
２のＣgdの比で決まる速度で下降する。さらに入力電位
が負に振れた場合、Ｖn1は下降を続け、Ｔ２２のゲート
端子Ｇ２２の電位Ｖg22(＝Ｖｃ）とＶn1の差がＶthを越
えると、今度はＴ２２がＯＮとなる。Ｔ２２を通して接
地から流れる電流によりＮ１は充電され、Ｖn1はＶｃ＋
Ｖthより下がることはない。
じると、Ｔ２１はＯＦＦし、Ｖn1はＴ２１のＣgsとＴ２
２のＣgdの比で決まる速度で下降する。さらに入力電位
が負に振れた場合、Ｖn1は下降を続け、Ｔ２２のゲート
端子Ｇ２２の電位Ｖg22(＝Ｖｃ）とＶn1の差がＶthを越
えると、今度はＴ２２がＯＮとなる。Ｔ２２を通して接
地から流れる電流によりＮ１は充電され、Ｖn1はＶｃ＋
Ｖthより下がることはない。
【００２１】従って、図８から解るようにＶg21 −Ｖou
t 、Ｖg21 −Ｖn1、Ｖg22 −Ｖn1、Ｖg22 −Ｖgnd は下
記式（１１）で表される。 Ｖg21 −Ｖout ＝Ｖｃ Ｖth−Ｖin≦Ｖg21 −Ｖn1≦Ｖth Ｖth−Ｖin≦Ｖg22 −Ｖn1≦Ｖth Ｖg22 −Ｖgnd ＝Ｖｃ …（１１）
t 、Ｖg21 −Ｖn1、Ｖg22 −Ｖn1、Ｖg22 −Ｖgnd は下
記式（１１）で表される。 Ｖg21 −Ｖout ＝Ｖｃ Ｖth−Ｖin≦Ｖg21 −Ｖn1≦Ｖth Ｖth−Ｖin≦Ｖg22 −Ｖn1≦Ｖth Ｖg22 −Ｖgnd ＝Ｖｃ …（１１）
【００２２】さらに、ＦＥＴに電流が流れないためのＯ
ＦＦ条件（４）から下記式（１２）の関係となる。 ＢＶgd≦Ｖth−Ｖin …（１２）
ＦＦ条件（４）から下記式（１２）の関係となる。 ＢＶgd≦Ｖth−Ｖin …（１２）
【００２３】ここでＶinはＶｃに依存せず、ＢＶgdのみ
に依存する。Ｖth＝−１Ｖ、ＢＶgd＝−２０Ｖ程度とす
るとＶin≦１９Ｖが波形歪み、電力漏洩を生じない限界
となり、従来例１、２に比べてはるかに大きい。
に依存する。Ｖth＝−１Ｖ、ＢＶgd＝−２０Ｖ程度とす
るとＶin≦１９Ｖが波形歪み、電力漏洩を生じない限界
となり、従来例１、２に比べてはるかに大きい。
【００２４】図９は、従来例４（１９９４年電子情報通
信学会春季大会予稿集２−６２４に掲載）であり、シャ
ントＦＥＴ（Ｔ２）は１個であり、そのゲート端子Ｇ２
とＯＵＴ端子の間にダイオードＤ１と、高周波的に短絡
するための大容量のフォワードキャパシタＣ１を直列
（間の節点をＮ１とする）に設けている。Ｃ１の容量が
ＦＥＴのゲート容量に比べて十分大きいとして、Ｖn1−
Ｖout は常にＶｃに等しい。この場合の各節点の波形を
図１０に示す。Ｖn1はＶout と同じ振幅で振れ、Ｖg2は
その半分の振幅で振れる。ただしＶn1がＶg2−Ｖｆ（ダ
イオードのフォワード電圧）よりも低くなるとダイオー
ドがＯＮして、Ｇ２から電流が流れＶg2が引き下げられ
る。この結果下記式（１３）となる。 Ｖout ＝Ｖin・sin(ωt) Ｖn1＝Ｖｃ＋Ｖin・sin(ωt) Ｖg2＝Ｖｃ−Ｖin／２＋Ｖｆ＋（Ｖin・sin(ωt)）／２ …（１３）
信学会春季大会予稿集２−６２４に掲載）であり、シャ
ントＦＥＴ（Ｔ２）は１個であり、そのゲート端子Ｇ２
とＯＵＴ端子の間にダイオードＤ１と、高周波的に短絡
するための大容量のフォワードキャパシタＣ１を直列
（間の節点をＮ１とする）に設けている。Ｃ１の容量が
ＦＥＴのゲート容量に比べて十分大きいとして、Ｖn1−
Ｖout は常にＶｃに等しい。この場合の各節点の波形を
図１０に示す。Ｖn1はＶout と同じ振幅で振れ、Ｖg2は
その半分の振幅で振れる。ただしＶn1がＶg2−Ｖｆ（ダ
イオードのフォワード電圧）よりも低くなるとダイオー
ドがＯＮして、Ｇ２から電流が流れＶg2が引き下げられ
る。この結果下記式（１３）となる。 Ｖout ＝Ｖin・sin(ωt) Ｖn1＝Ｖｃ＋Ｖin・sin(ωt) Ｖg2＝Ｖｃ−Ｖin／２＋Ｖｆ＋（Ｖin・sin(ωt)）／２ …（１３）
【００２５】つまり、Ｔ２のゲートとドレインおよびソ
ース間の電位差は、式（１４）となる。 Ｖg2−Ｖout ＝Ｖｃ−Ｖin／２＋Ｖｆ−（Ｖin・sin(ωt)）／２ Ｖg2−Ｖgnd ＝Ｖｃ−Ｖin／２＋Ｖｆ＋（Ｖin・sin(ωt)）／２ …（１４）
ース間の電位差は、式（１４）となる。 Ｖg2−Ｖout ＝Ｖｃ−Ｖin／２＋Ｖｆ−（Ｖin・sin(ωt)）／２ Ｖg2−Ｖgnd ＝Ｖｃ−Ｖin／２＋Ｖｆ＋（Ｖin・sin(ωt)）／２ …（１４）
【００２６】ＦＥＴに電流が流れないためのＯＦＦ条件
（４）は、式（１５）となる。 ＢＶgd≦Ｖｃ−Ｖin＋Ｖｆ …（１５） さらに、 Ｖin≦Ｖｃ＋Ｖｆ−ＢＶgd …（１６） から、Ｖｆ＝１Ｖ、Ｖｃ＝−３Ｖ、ＢＶgd＝−２０Ｖ程
度と考えると、Ｖin≦１８Ｖが波形歪み、電力漏洩を生
じない限界となり、従来例３と同程度となる。
（４）は、式（１５）となる。 ＢＶgd≦Ｖｃ−Ｖin＋Ｖｆ …（１５） さらに、 Ｖin≦Ｖｃ＋Ｖｆ−ＢＶgd …（１６） から、Ｖｆ＝１Ｖ、Ｖｃ＝−３Ｖ、ＢＶgd＝−２０Ｖ程
度と考えると、Ｖin≦１８Ｖが波形歪み、電力漏洩を生
じない限界となり、従来例３と同程度となる。
【００２７】
【発明が解決しようとする課題】しかしながら、上記の
ような従来技術による回路では、従来例１、２の場合
は、波形歪みの起こる限界の入力振幅がやや小さい。従
来例２、３の場合は、ＦＥＴが２個必要となりチップ面
積が大きくなってしまう。また従来例３、４の場合に
は、大容量のキャパシタが必要となりやはりチップ面積
が大きくなってしまう欠点がある。
ような従来技術による回路では、従来例１、２の場合
は、波形歪みの起こる限界の入力振幅がやや小さい。従
来例２、３の場合は、ＦＥＴが２個必要となりチップ面
積が大きくなってしまう。また従来例３、４の場合に
は、大容量のキャパシタが必要となりやはりチップ面積
が大きくなってしまう欠点がある。
【００２８】本発明は、回路構成が単純で且つ入力信号
の振幅の拡大化を可能とした半導体スイッチ回路を提供
することを目的とする。
の振幅の拡大化を可能とした半導体スイッチ回路を提供
することを目的とする。
【００２９】
【課題を解決するための手段】かかる目的を達成するた
め、請求項１記載の発明の半導体スイッチ回路は、半導
体ＦＥＴを用いて高周波用スイッチ回路に構成される半
導体スイッチ回路において、入力端子と出力端子間に設
けられたスルーＦＥＴ（Ｔ１）と、出力端子と接地間に
設けられたシャントＦＥＴ（Ｔ２）と、シャントＦＥＴ
（Ｔ２）のゲート端子とコントロール信号端子との間に
接続された抵抗器（Ｒ２）と、シャントＦＥＴ（Ｔ２）
のゲート端子からコントロール信号端子方向が順方向に
抵抗器（Ｒ２）と並列に接続されたダイオード（Ｄ１）
とを有して構成され、回路構成が単純で且つ入力信号の
振幅を拡大化したことを特徴としている。
め、請求項１記載の発明の半導体スイッチ回路は、半導
体ＦＥＴを用いて高周波用スイッチ回路に構成される半
導体スイッチ回路において、入力端子と出力端子間に設
けられたスルーＦＥＴ（Ｔ１）と、出力端子と接地間に
設けられたシャントＦＥＴ（Ｔ２）と、シャントＦＥＴ
（Ｔ２）のゲート端子とコントロール信号端子との間に
接続された抵抗器（Ｒ２）と、シャントＦＥＴ（Ｔ２）
のゲート端子からコントロール信号端子方向が順方向に
抵抗器（Ｒ２）と並列に接続されたダイオード（Ｄ１）
とを有して構成され、回路構成が単純で且つ入力信号の
振幅を拡大化したことを特徴としている。
【００３０】また、上記の半導体スイッチ回路は、さら
に、スルーＦＥＴ（Ｔ１）のゲート端子とこのスルーＦ
ＥＴのコントロール信号端子（Ｖｃ）間に抵抗器（Ｒ
１）が設けられるとよい。
に、スルーＦＥＴ（Ｔ１）のゲート端子とこのスルーＦ
ＥＴのコントロール信号端子（Ｖｃ）間に抵抗器（Ｒ
１）が設けられるとよい。
【００３１】請求項３記載の発明の半導体スイッチ回路
において、上記のシャントＦＥＴ（Ｔ２）のゲート端子
（Ｇ２）へ印加される電圧（Ｖｇ２）は、所定値を越え
るとダイオード（Ｄ１）がＯＮしてゲート端子（Ｇ２）
からコントロール信号端子（Ｖｃ）に流れ引き下げら
れ、波形歪み、電力漏洩を生じ難くし、且つ入力振幅の
限界を広げたことを特徴とする。
において、上記のシャントＦＥＴ（Ｔ２）のゲート端子
（Ｇ２）へ印加される電圧（Ｖｇ２）は、所定値を越え
るとダイオード（Ｄ１）がＯＮしてゲート端子（Ｇ２）
からコントロール信号端子（Ｖｃ）に流れ引き下げら
れ、波形歪み、電力漏洩を生じ難くし、且つ入力振幅の
限界を広げたことを特徴とする。
【００３２】さらに、上記のスルーＦＥＴとシャントＦ
ＥＴのそれぞれのコントロール信号には、相互に極性反
転信号が用いられるとよい。
ＥＴのそれぞれのコントロール信号には、相互に極性反
転信号が用いられるとよい。
【００３３】
【発明の実施の形態】次に添付図面を参照して本発明に
よる半導体スイッチ回路の実施の形態を詳細に説明す
る。図１および図２を参照すると本発明の半導体スイッ
チ回路の一実施形態が示されている。
よる半導体スイッチ回路の実施の形態を詳細に説明す
る。図１および図２を参照すると本発明の半導体スイッ
チ回路の一実施形態が示されている。
【００３４】図１は、本発明の実施の形態について説明
するための図である。本実施形態の半導体スイッチ回路
は、入力端子ＩＮおよび出力端子ＯＵＴ間に設けられた
スルーＦＥＴ（Ｔ１）、出力端子ＯＵＴと接地間に設け
られたシャントＦＥＴ（Ｔ２）、コントロール信号Ｖｃ
の信号端子とシャントＦＥＴ（Ｔ２）のゲート端子Ｇ２
との間に直列に設けられた抵抗器Ｒ２、コントロール信
号
するための図である。本実施形態の半導体スイッチ回路
は、入力端子ＩＮおよび出力端子ＯＵＴ間に設けられた
スルーＦＥＴ（Ｔ１）、出力端子ＯＵＴと接地間に設け
られたシャントＦＥＴ（Ｔ２）、コントロール信号Ｖｃ
の信号端子とシャントＦＥＴ（Ｔ２）のゲート端子Ｇ２
との間に直列に設けられた抵抗器Ｒ２、コントロール信
号
【００３５】
【数３】
【００３６】の信号端子とスルーＦＥＴ（Ｔ１）のゲー
ト端子Ｇ１との間に直列に設けられた抵抗器Ｒ１、およ
び抵抗器Ｒ２と並列、且つシャントＦＥＴ（Ｔ２）から
端子Ｖｃ方向を順方向として接続されたダイオードＤ１
を有して構成される。なお、コントロール信号
ト端子Ｇ１との間に直列に設けられた抵抗器Ｒ１、およ
び抵抗器Ｒ２と並列、且つシャントＦＥＴ（Ｔ２）から
端子Ｖｃ方向を順方向として接続されたダイオードＤ１
を有して構成される。なお、コントロール信号
【００３７】
【数４】
【００３８】はコントロール信号Ｖｃの極性反転信号で
ある。
ある。
【００３９】図１の半導体スイッチ回路の回路構成にお
いて、用いられているシャントＦＥＴ（Ｔ２）は１個で
あり、そのゲート端子Ｇ２とコントロール信号Ｖｃ端子
との間にダイオードＤ１を抵抗器Ｒ２と並列に接続して
いる点に特徴がある。
いて、用いられているシャントＦＥＴ（Ｔ２）は１個で
あり、そのゲート端子Ｇ２とコントロール信号Ｖｃ端子
との間にダイオードＤ１を抵抗器Ｒ２と並列に接続して
いる点に特徴がある。
【００４０】上記構成の半導体スイッチ回路の各節点の
波形を図２に示す。従来例１と同様にＶg2はＶout の半
分の振幅で振れようとするが、Ｖｃ＋Ｖｆを越えるとダ
イオードがＯＮして、Ｇ２から電流がＶｃに流れＶg2が
引き下げられる。この結果式（１７）となる。 Ｖout ＝Ｖin・sin(ωt) Ｖg2 ＝Ｖｃ−Ｖin／２＋Ｖｆ＋（Ｖin・sin(ωt)）／２ …（１７）
波形を図２に示す。従来例１と同様にＶg2はＶout の半
分の振幅で振れようとするが、Ｖｃ＋Ｖｆを越えるとダ
イオードがＯＮして、Ｇ２から電流がＶｃに流れＶg2が
引き下げられる。この結果式（１７）となる。 Ｖout ＝Ｖin・sin(ωt) Ｖg2 ＝Ｖｃ−Ｖin／２＋Ｖｆ＋（Ｖin・sin(ωt)）／２ …（１７）
【００４１】つまり、Ｔ２のゲートとドレイン、ゲート
とソース間の電位差は、式（１８）で表される。 Ｖg2−Ｖout ＝Ｖｃ−Ｖin／２＋Ｖｆ−（Ｖin・sin(ωt)）／２ Ｖg2−Ｖgnd ＝Ｖｃ−Ｖin／２＋Ｖｆ＋（Ｖin・sin(ωt)）／２ …（１８）
とソース間の電位差は、式（１８）で表される。 Ｖg2−Ｖout ＝Ｖｃ−Ｖin／２＋Ｖｆ−（Ｖin・sin(ωt)）／２ Ｖg2−Ｖgnd ＝Ｖｃ−Ｖin／２＋Ｖｆ＋（Ｖin・sin(ωt)）／２ …（１８）
【００４２】ＦＥＴに電流が流れないためのＯＦＦ条件
式（４）は、式（１９）となる。 ＢＶgd≦Ｖｃ−Ｖin＋Ｖｆ …（１９） 下記の式（２０）から Ｖin≦Ｖｃ＋Ｖｆ−ＢＶgd …（２０） Ｖｆ＝１Ｖ、Ｖｃ＝−３Ｖ、ＢＶgd＝−２０Ｖ程度と考
えると、Ｖin≦１８Ｖが波形歪み、電力漏洩を生じない
限界となり、従来例４と同じである。
式（４）は、式（１９）となる。 ＢＶgd≦Ｖｃ−Ｖin＋Ｖｆ …（１９） 下記の式（２０）から Ｖin≦Ｖｃ＋Ｖｆ−ＢＶgd …（２０） Ｖｆ＝１Ｖ、Ｖｃ＝−３Ｖ、ＢＶgd＝−２０Ｖ程度と考
えると、Ｖin≦１８Ｖが波形歪み、電力漏洩を生じない
限界となり、従来例４と同じである。
【００４３】また本実施形態では大容量のキャパシタが
不要なため、従来例に比べてチップ面積は小さくてす
む。
不要なため、従来例に比べてチップ面積は小さくてす
む。
【００４４】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
【００４５】
【発明の効果】以上の説明より明かなように、本発明の
半導体スイッチ回路は、シャントＦＥＴのゲート端子と
コントロール信号端子との間に抵抗とダイオードとを並
列に接続して構成される。本構成により、容量やＦＥＴ
などの面積の大きな素子を付加することなく、波形歪
み、電力漏洩を生じなく、且つ入力振幅の限界を広げる
ことができる。
半導体スイッチ回路は、シャントＦＥＴのゲート端子と
コントロール信号端子との間に抵抗とダイオードとを並
列に接続して構成される。本構成により、容量やＦＥＴ
などの面積の大きな素子を付加することなく、波形歪
み、電力漏洩を生じなく、且つ入力振幅の限界を広げる
ことができる。
【図１】本発明の半導体スイッチ回路の実施形態を示す
回路図である。
回路図である。
【図２】電位を縦軸に、時間を横軸にとった各節点にお
ける電位の波形図である。
ける電位の波形図である。
【図３】従来例１を説明するための回路図である。
【図４】従来例１を説明するための図であって、電位を
縦軸に、時間を横軸にとった各節点における電位の波形
図である。
縦軸に、時間を横軸にとった各節点における電位の波形
図である。
【図５】従来例２を説明するための回路図である。
【図６】従来例２を説明するための図であって、電位を
縦軸に、時間を横軸にとった各節点における電位の波形
図である。
縦軸に、時間を横軸にとった各節点における電位の波形
図である。
【図７】従来例３を説明するための回路図である。
【図８】従来例３を説明するための図であって、電位を
縦軸に、時間を横軸にとった各節点における電位の波形
図である。
縦軸に、時間を横軸にとった各節点における電位の波形
図である。
【図９】従来例４を説明するための回路図である。
【図１０】従来例４を説明するための図であって、電位
を縦軸に、時間を横軸にとった各節点における電位の波
形図である。
を縦軸に、時間を横軸にとった各節点における電位の波
形図である。
ＩＮ 入力端子 ＯＵＴ 出力端子 Ｖｃ コントロール信号の端子 Ｖ’ｃ コントロール信号の反転信号の端子 Ｔ１ スルーＦＥＴ Ｔ２、Ｔ２１、Ｔ２２ シャントＦＥＴ Ｒ１、Ｒ２、Ｒ２１、Ｒ２２ 抵抗器 Ｃ１、Ｃ２ キャパシタ Ｇ１、Ｇ２、Ｇ２１、Ｇ２２ ゲート端子 Ｎ１ 節点 Ｖout 出力端子の電位 Ｖn1 節点Ｎ１の電位 Ｖg2、Ｖg21 、Ｖg22 ゲート端子の電位 Ｖgnd 接地電位
フロントページの続き (56)参考文献 特開 平７−86899（ＪＰ，Ａ) 特開 平８−213891（ＪＰ，Ａ) 特開 平９−18315（ＪＰ，Ａ) 特開 平10−336000（ＪＰ，Ａ) 特開 平10−13204（ＪＰ，Ａ) 特開 平９−214324（ＪＰ，Ａ) 特開 平６−338777（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 H01P 1/10 - 1/195
Claims (4)
- 【請求項１】 半導体ＦＥＴを用いて高周波用スイッチ
回路に構成される半導体スイッチ回路において、入力端子と出力端子間に設けられたスルーＦＥＴ（Ｔ
１）と、 出力端子と接地間に設けられたシャントＦＥＴ（Ｔ２）
と、 前記 シャントＦＥＴ（Ｔ２）のゲート端子とコントロー
ル信号端子との間に接続された抵抗器（Ｒ２）と、 前記シャントＦＥＴ（Ｔ２）のゲート端子からコントロ
ール信号端子方向が順方向に前記抵抗器（Ｒ２）と並列
に接続されたダイオード（Ｄ１）とを有して構成され、 回路構成が単純で且つ入力信号の振幅を拡大化した こと
を特徴とする半導体スイッチ回路。 - 【請求項２】 前記半導体スイッチ回路は、さらに、前
記スルーＦＥＴ（Ｔ１）のゲート端子と該スルーＦＥＴ
のコントロール信号端子（Ｖｃ）間に抵抗器（Ｒ１）が
設けられていることを特徴とする請求項１記載の半導体
スイッチ回路。 - 【請求項３】 前記シャントＦＥＴ（Ｔ２）のゲート端
子（Ｇ２）へ印加される電圧（Ｖｇ２）は、所定値を越
えると前記ダイオード（Ｄ１）がＯＮして前記ゲート端
子（Ｇ２）から前記コントロール信号端子（Ｖｃ）に流
れ引き下げられ、波形歪み、電力漏洩を生じ難くし、且
つ入力振幅の限界を広げたことを特徴とする請求項１ま
たは２に記載の半導体スイッチ回路。 - 【請求項４】 前記スルーＦＥＴと前記シャントＦＥＴ
のそれぞれのコントロール信号は、相互に極性反転信号
が用いられることを特徴とする請求項１から３の何れか
１項に記載の半導体スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31181697A JP3149832B2 (ja) | 1997-11-13 | 1997-11-13 | 半導体スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31181697A JP3149832B2 (ja) | 1997-11-13 | 1997-11-13 | 半導体スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145811A JPH11145811A (ja) | 1999-05-28 |
| JP3149832B2 true JP3149832B2 (ja) | 2001-03-26 |
Family
ID=18021763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31181697A Expired - Fee Related JP3149832B2 (ja) | 1997-11-13 | 1997-11-13 | 半導体スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3149832B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012090904A1 (ja) * | 2010-12-27 | 2012-07-05 | Ｎｅｃトーキン株式会社 | 電子機器、モジュール及びシステム |
| JP5772581B2 (ja) | 2011-12-28 | 2015-09-02 | 三菱電機株式会社 | スイッチ回路 |
| JP6435812B2 (ja) * | 2014-11-28 | 2018-12-12 | 凸版印刷株式会社 | 感圧センサ |
-
1997
- 1997-11-13 JP JP31181697A patent/JP3149832B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11145811A (ja) | 1999-05-28 |
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Legal Events
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