JP3151992B2 - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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Description
【０００１】
【産業上の利用分野】本発明はアナログ信号をディジタ
ル信号に変換するＡ／Ｄ（アナログ／ディジタル）変換
装置に関し、特にΔΣ（デルタシグマ）変調の技術を応
用したノイズシェーピング型Ａ／Ｄ変換装置に関するも
のである。
ル信号に変換するＡ／Ｄ（アナログ／ディジタル）変換
装置に関し、特にΔΣ（デルタシグマ）変調の技術を応
用したノイズシェーピング型Ａ／Ｄ変換装置に関するも
のである。
【０００２】
【従来の技術】Ａ／Ｄ変換装置の一種として、ノイズシ
ェーピング型Ａ／Ｄ変換装置が報告されている。従来報
告されていたこの方式のＡ／Ｄ変換装置について図１１
を用いて説明する。なお、この技術については「信学技
報CS83-198」にその記載がある。
ェーピング型Ａ／Ｄ変換装置が報告されている。従来報
告されていたこの方式のＡ／Ｄ変換装置について図１１
を用いて説明する。なお、この技術については「信学技
報CS83-198」にその記載がある。
【０００３】図１１は従来のＡ／Ｄ変換装置の一例を示
すブロック図である。図１１で、１０は減算器であり、
入力される２つのアナログ信号の差を出力するものであ
る。外部からのアナログ入力は減算器１０の加算端子に
入力している。１１は積分器であり、減算器１０から出
力されるアナログ信号を累算して出力するものである。
１２は量子化器であり、積分器１１から出力されるアナ
ログ信号をディジタル信号に変換してディジタル出力と
するものである。ここでは２ビット（ｐ＝４通り）の量
子化を行うものとし、入出力の対応を（表１）に示すも
のとする。
すブロック図である。図１１で、１０は減算器であり、
入力される２つのアナログ信号の差を出力するものであ
る。外部からのアナログ入力は減算器１０の加算端子に
入力している。１１は積分器であり、減算器１０から出
力されるアナログ信号を累算して出力するものである。
１２は量子化器であり、積分器１１から出力されるアナ
ログ信号をディジタル信号に変換してディジタル出力と
するものである。ここでは２ビット（ｐ＝４通り）の量
子化を行うものとし、入出力の対応を（表１）に示すも
のとする。
【０００４】
【表１】
【０００５】１１０はＤ／Ａ変換器であり、量子化器１
２の出力をアナログ信号に変換する。Ｄ／Ａ変換器１１
０の出力は減算器１０の減算端子に入力している。
２の出力をアナログ信号に変換する。Ｄ／Ａ変換器１１
０の出力は減算器１０の減算端子に入力している。
【０００６】図１１のＡ／Ｄ変換装置は１次特性のノイ
ズシェーピング型Ａ／Ｄ変換器として知られるものであ
り、入力Ｘに対する出力Ｙは（数１）で表される。
ズシェーピング型Ａ／Ｄ変換器として知られるものであ
り、入力Ｘに対する出力Ｙは（数１）で表される。
【０００７】
【数１】
【０００８】図１１のＡ／Ｄ変換装置において、サンプ
リング周波数（FS）を６４fs、入力信号周波数を約0.02
fs、入力信号レベルを0dBとした場合の出力信号スペク
トラムをコンピュータ・シミュレーションで求めた結果
を図１２に示す。簡単のためここでは０〜２fsまでの帯
域を示している。図１２に示したように、０〜fs/2の信
号帯域において約５８dBのダイナミックレンジ（D.R.）
が得られるものである。
リング周波数（FS）を６４fs、入力信号周波数を約0.02
fs、入力信号レベルを0dBとした場合の出力信号スペク
トラムをコンピュータ・シミュレーションで求めた結果
を図１２に示す。簡単のためここでは０〜２fsまでの帯
域を示している。図１２に示したように、０〜fs/2の信
号帯域において約５８dBのダイナミックレンジ（D.R.）
が得られるものである。
【０００９】
【発明が解決しようとする課題】しかしながら図１１に
示す構成では、Ｄ／Ａ変換器１１０には少なくとも得よ
うとするディジタル信号の精度以上の精度を必要とする
と考えられる。例えば、Ｄ／Ａ変換器１１０の出力が
（表２）に示すように、２％の誤差を持つ場合を仮定す
る。
示す構成では、Ｄ／Ａ変換器１１０には少なくとも得よ
うとするディジタル信号の精度以上の精度を必要とする
と考えられる。例えば、Ｄ／Ａ変換器１１０の出力が
（表２）に示すように、２％の誤差を持つ場合を仮定す
る。
【００１０】
【表２】
【００１１】このときの出力信号スペクトラムをコンピ
ュータ・シミュレーションで求めた結果を図１３に示
す。簡単のため、ここでは０〜２fsまでの帯域を示して
いる。図１３に示したように、大きな高調波歪の発生が
見られ、０〜fs/2の信号帯域においてダイナミックレン
ジは約４５dBと大きく劣化している。
ュータ・シミュレーションで求めた結果を図１３に示
す。簡単のため、ここでは０〜２fsまでの帯域を示して
いる。図１３に示したように、大きな高調波歪の発生が
見られ、０〜fs/2の信号帯域においてダイナミックレン
ジは約４５dBと大きく劣化している。
【００１２】この原因はＤ／Ａ変換器１１０の出力が非
直線性をもつことにある。従って、高いダイナミックレ
ンジを得るために、Ｄ／Ａ変換器１１０に高精度の装置
を用いなければならないという課題があった。
直線性をもつことにある。従って、高いダイナミックレ
ンジを得るために、Ｄ／Ａ変換器１１０に高精度の装置
を用いなければならないという課題があった。
【００１３】本発明は上記従来の課題を解決するもの
で、Ｄ／Ａ変換器１１０に高精度の装置を必要としない
ようなＡ／Ｄ変換装置を提供することを目的とする。
で、Ｄ／Ａ変換器１１０に高精度の装置を必要としない
ようなＡ／Ｄ変換装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】この目的を達成するため
に本発明は以下の構成とする。即ち、 （１） ２つのアナログ信号を入力とし両者の差を出力
する減算器と、前記減算器のアナログ出力を積分する積
分器と、前記積分器の出力をディジタル信号に変換する
量子化器と、前記量子化器のディジタル出力をその値に
対応した１ビット信号列に変換するデコーダと、前記デ
コーダの出力をそれぞれアナログ信号に変換する１ビッ
トＤ／Ａ変換器列と、前記１ビットＤ／Ａ変換器列の出
力を総合して前記減算器の減算端子へ出力するアナログ
加算器とを備え、アナログ入力を前記減算器の加算端子
へ入力し、ディジタル出力を前記量子化器より出力し、
前記デコーダの出力を前記量子化器の出力の値に応じた
数の１ビット信号が巡回するような出力としたＡ／Ｄ変
換装置とする。
に本発明は以下の構成とする。即ち、 （１） ２つのアナログ信号を入力とし両者の差を出力
する減算器と、前記減算器のアナログ出力を積分する積
分器と、前記積分器の出力をディジタル信号に変換する
量子化器と、前記量子化器のディジタル出力をその値に
対応した１ビット信号列に変換するデコーダと、前記デ
コーダの出力をそれぞれアナログ信号に変換する１ビッ
トＤ／Ａ変換器列と、前記１ビットＤ／Ａ変換器列の出
力を総合して前記減算器の減算端子へ出力するアナログ
加算器とを備え、アナログ入力を前記減算器の加算端子
へ入力し、ディジタル出力を前記量子化器より出力し、
前記デコーダの出力を前記量子化器の出力の値に応じた
数の１ビット信号が巡回するような出力としたＡ／Ｄ変
換装置とする。
【００１５】また本発明は、 （２） 前記デコーダの出力を、前記量子化器から出力
されるｐ通り（ｐは整数）の値を持つ信号に対応して少
なくとも（ｐ−１）個の１ビット信号列を出力するよう
にし、該１ビット信号列の割り当て開始位置が１サンプ
ルデータ前の該１ビット信号列の最終割り当て位置の次
の位置になるように巡回して割り当てられるようにした
前記(１)のＡ／Ｄ変換装置とする。
されるｐ通り（ｐは整数）の値を持つ信号に対応して少
なくとも（ｐ−１）個の１ビット信号列を出力するよう
にし、該１ビット信号列の割り当て開始位置が１サンプ
ルデータ前の該１ビット信号列の最終割り当て位置の次
の位置になるように巡回して割り当てられるようにした
前記(１)のＡ／Ｄ変換装置とする。
【００１６】また本発明は、 （３） 前記デコーダの出力を、前記量子化器から出力
されるｐ通り（ｐは整数）の値を持つ信号に対応して少
なくとも（ｐ−１）個の１ビット信号列を出力するよう
にし、該１ビット信号列の割り当て開始位置が１サンプ
ルデータごとに所定数だけ巡回するようにした前記(１)
のＡ／Ｄ変換装置とする。
されるｐ通り（ｐは整数）の値を持つ信号に対応して少
なくとも（ｐ−１）個の１ビット信号列を出力するよう
にし、該１ビット信号列の割り当て開始位置が１サンプ
ルデータごとに所定数だけ巡回するようにした前記(１)
のＡ／Ｄ変換装置とする。
【００１７】また本発明は、 （４） 前記デコーダの出力を、前記量子化器から出力
されるｐ通り（ｐは整数）の値を持つ信号に対応して少
なくとも２（ｐ−１）個の１ビット信号列を出力するよ
うにし、該１ビット信号の割り当てが巡回し、かつ該１
ビット信号列の信号は何れも２サンプルデータ連続して
割り当てられることがないようにした前記(１)のＡ／Ｄ
変換装置とする。
されるｐ通り（ｐは整数）の値を持つ信号に対応して少
なくとも２（ｐ−１）個の１ビット信号列を出力するよ
うにし、該１ビット信号の割り当てが巡回し、かつ該１
ビット信号列の信号は何れも２サンプルデータ連続して
割り当てられることがないようにした前記(１)のＡ／Ｄ
変換装置とする。
【００１８】また本発明は、 （５） ２つのアナログ信号を入力とし両者の差を出力
する第１の減算器と、前記第１の減算器のアナログ出力
を積分する第１の積分器と、前記第１の積分器のアナロ
グ出力を加算端子への入力とする第２の減算器と、前記
第２の減算器のアナログ出力を積分する第２の積分器
と、前記第２の積分器の出力をディジタル信号に変換す
る量子化器と、前記量子化器のディジタル出力を該信号
の値に対応した１ビット信号列に変換するデコーダと、
前記デコーダの出力をそれぞれアナログ信号に変換する
１ビットＤ／Ａ変換器列と、前記１ビットＤ／Ａ変換器
列の出力を総合して前記第１および第２の減算器の減算
端子へ出力するアナログ加算器とを備え、アナログ入力
を前記第１の減算器の加算端子へ入力し、ディジタル出
力を前記量子化器より出力し、前記デコーダの出力を、
前記量子化器の出力の値に応じた数の１ビット信号が巡
回するような出力としたＡ／Ｄ変換装置とする。
する第１の減算器と、前記第１の減算器のアナログ出力
を積分する第１の積分器と、前記第１の積分器のアナロ
グ出力を加算端子への入力とする第２の減算器と、前記
第２の減算器のアナログ出力を積分する第２の積分器
と、前記第２の積分器の出力をディジタル信号に変換す
る量子化器と、前記量子化器のディジタル出力を該信号
の値に対応した１ビット信号列に変換するデコーダと、
前記デコーダの出力をそれぞれアナログ信号に変換する
１ビットＤ／Ａ変換器列と、前記１ビットＤ／Ａ変換器
列の出力を総合して前記第１および第２の減算器の減算
端子へ出力するアナログ加算器とを備え、アナログ入力
を前記第１の減算器の加算端子へ入力し、ディジタル出
力を前記量子化器より出力し、前記デコーダの出力を、
前記量子化器の出力の値に応じた数の１ビット信号が巡
回するような出力としたＡ／Ｄ変換装置とする。
【００１９】また本発明は、 （６） 前記デコーダの出力を、前記量子化器から出力
されるｐ通り（ｐは整数）の値を持つ信号に対応して少
なくとも（ｐ−１）個の１ビット信号列を出力するよう
にし、該１ビット信号列の割り当て開始位置が１サンプ
ルデータ前の該１ビット信号列の最終割り当て位置の次
の位置になるように巡回して割り当てられるようにした
前記(５)のＡ／Ｄ変換装置とする。
されるｐ通り（ｐは整数）の値を持つ信号に対応して少
なくとも（ｐ−１）個の１ビット信号列を出力するよう
にし、該１ビット信号列の割り当て開始位置が１サンプ
ルデータ前の該１ビット信号列の最終割り当て位置の次
の位置になるように巡回して割り当てられるようにした
前記(５)のＡ／Ｄ変換装置とする。
【００２０】また本発明は、 （７） 前記デコーダの出力を、前記量子化器から出力
されるｐ通り（ｐは整数）の値を持つ信号に対応して少
なくとも（ｐ−１）個の１ビット信号列を出力するよう
にし、該１ビット信号列の割り当て開始位置が１サンプ
ルデータごとに所定数だけ巡回するようにした前記(５)
のＡ／Ｄ変換装置とする。
されるｐ通り（ｐは整数）の値を持つ信号に対応して少
なくとも（ｐ−１）個の１ビット信号列を出力するよう
にし、該１ビット信号列の割り当て開始位置が１サンプ
ルデータごとに所定数だけ巡回するようにした前記(５)
のＡ／Ｄ変換装置とする。
【００２１】また本発明は、 （８） 前記デコーダの出力を、前記量子化器から出力
されるｐ通り（ｐは整数）の値を持つ信号に対応して少
なくとも２（ｐ−１）個の１ビット信号列を出力するよ
うにし、該１ビット信号の割り当てが巡回し、かつ該１
ビット信号列の信号は何れも２サンプルデータ連続して
割り当てられることがないようにした前記(５)のＡ／Ｄ
変換装置とする。
されるｐ通り（ｐは整数）の値を持つ信号に対応して少
なくとも２（ｐ−１）個の１ビット信号列を出力するよ
うにし、該１ビット信号の割り当てが巡回し、かつ該１
ビット信号列の信号は何れも２サンプルデータ連続して
割り当てられることがないようにした前記(５)のＡ／Ｄ
変換装置とする。
【００２２】
【作用】前記した構成により本発明は、量子化器の出力
をデコーダが複数個の１ビットＤ／Ａ変換器に巡回する
ように割り当て、さらに該１ビットＤ／Ａ変換器列でア
ナログ信号に変換することにより、量子化器の出力値と
特定の１ビットＤ／Ａ変換器との相関を無くしている。
このことによって各１ビットＤ／Ａ変換器間の出力にバ
ラツキがある場合でも、信号帯域での歪やノイズの発生
を小さくすることができる。
をデコーダが複数個の１ビットＤ／Ａ変換器に巡回する
ように割り当て、さらに該１ビットＤ／Ａ変換器列でア
ナログ信号に変換することにより、量子化器の出力値と
特定の１ビットＤ／Ａ変換器との相関を無くしている。
このことによって各１ビットＤ／Ａ変換器間の出力にバ
ラツキがある場合でも、信号帯域での歪やノイズの発生
を小さくすることができる。
【００２３】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００２４】図１は本発明によるＡ／Ｄ変換装置の一実
施例を表すブロック図である。図１で、１０は減算器、
１１は積分器、１２は量子化器であり、いずれも図１１
に示したものと同一の構成・機能を有する。１３はＤ／
Ａ変換器であり、量子化器１２の出力をアナログ信号に
変換する。Ｄ／Ａ変換器１３の出力は減算器１０の減算
端子に入力している。
施例を表すブロック図である。図１で、１０は減算器、
１１は積分器、１２は量子化器であり、いずれも図１１
に示したものと同一の構成・機能を有する。１３はＤ／
Ａ変換器であり、量子化器１２の出力をアナログ信号に
変換する。Ｄ／Ａ変換器１３の出力は減算器１０の減算
端子に入力している。
【００２５】１４はデコーダであり、量子化器１２から
出力されるディジタル信号に対応して３（＝ｐ−１）個
の１ビット信号を出力する。１５は１ビットＤ／Ａ変換
器列であり、第１のＤ／Ａ変換器（ＤＡＣ−１）から第
３のＤ／Ａ変換器（ＤＡＣ−３）までの、全て均一な３
（＝ｐ−１）個の１ビットＤ／Ａ変換器で構成される。
１６はアナログ加算器であり、１ビットＤ／Ａ変換器列
１５から出力される３個のアナログ信号を総合し、アナ
ログ信号として出力する。
出力されるディジタル信号に対応して３（＝ｐ−１）個
の１ビット信号を出力する。１５は１ビットＤ／Ａ変換
器列であり、第１のＤ／Ａ変換器（ＤＡＣ−１）から第
３のＤ／Ａ変換器（ＤＡＣ−３）までの、全て均一な３
（＝ｐ−１）個の１ビットＤ／Ａ変換器で構成される。
１６はアナログ加算器であり、１ビットＤ／Ａ変換器列
１５から出力される３個のアナログ信号を総合し、アナ
ログ信号として出力する。
【００２６】図１のＡ／Ｄ変換装置は１次特性のノイズ
シェーピング型Ａ／Ｄ変換器であり、入力Ｘに対する出
力Ｙは図１１と同様に（数１）で表される。
シェーピング型Ａ／Ｄ変換器であり、入力Ｘに対する出
力Ｙは図１１と同様に（数１）で表される。
【００２７】図１のＤ／Ａ変換器１３の具体的な回路の
一例を図２に示す。図２で、Ｄ／Ａ変換器１３、デコー
ダ１４、１ビットＤ／Ａ変換器列１５、アナログ加算器
１６はそれぞれ図１に対応している。２０はインバータ
であり、１ビット入力信号を反転して出力する。２１，
２２は抵抗器、２３はオペアンプ（演算増幅器）であ
る。図２の動作を説明すると、まず、オペアンプ２３の
非反転入力端子は接地されており、反転入力端子は仮想
接地点となっている。また、１ビット入力信号はインバ
ータ２０、抵抗器２１を介して全てオペアンプ２３の反
転入力端子に接続され、さらに抵抗器２２を介してオペ
アンプ２３の出力端子に接続されている。即ち、抵抗器
２１，２２により電流加算回路を構成したものである。
いま、ＤＡＣ−１の抵抗器２１の抵抗値をＲ1、ＤＡＣ
−２の抵抗器２１の抵抗値をＲ2、ＤＡＣ−３の抵抗器
２１の抵抗値をＲ3とし、抵抗器２２の抵抗値をＲfとす
るとき、アナログ出力電圧Ｅoは（数２）で求められ
る。
一例を図２に示す。図２で、Ｄ／Ａ変換器１３、デコー
ダ１４、１ビットＤ／Ａ変換器列１５、アナログ加算器
１６はそれぞれ図１に対応している。２０はインバータ
であり、１ビット入力信号を反転して出力する。２１，
２２は抵抗器、２３はオペアンプ（演算増幅器）であ
る。図２の動作を説明すると、まず、オペアンプ２３の
非反転入力端子は接地されており、反転入力端子は仮想
接地点となっている。また、１ビット入力信号はインバ
ータ２０、抵抗器２１を介して全てオペアンプ２３の反
転入力端子に接続され、さらに抵抗器２２を介してオペ
アンプ２３の出力端子に接続されている。即ち、抵抗器
２１，２２により電流加算回路を構成したものである。
いま、ＤＡＣ−１の抵抗器２１の抵抗値をＲ1、ＤＡＣ
−２の抵抗器２１の抵抗値をＲ2、ＤＡＣ−３の抵抗器
２１の抵抗値をＲ3とし、抵抗器２２の抵抗値をＲfとす
るとき、アナログ出力電圧Ｅoは（数２）で求められ
る。
【００２８】
【数２】
【００２９】ここで、１ビットＤ／Ａ変換器１５は全て
均一な構成であるから抵抗器２１の抵抗値もＲ1＝Ｒ2＝
Ｒ3 であり、オペアンプ２３の出力即ちアナログ出力は
デコーダ１４から出力される１ビット信号のうち"０"
（即ちインバータ２０の出力が"１"）になっている信号
の数に比例した電圧値を出力するものとなっている。
均一な構成であるから抵抗器２１の抵抗値もＲ1＝Ｒ2＝
Ｒ3 であり、オペアンプ２３の出力即ちアナログ出力は
デコーダ１４から出力される１ビット信号のうち"０"
（即ちインバータ２０の出力が"１"）になっている信号
の数に比例した電圧値を出力するものとなっている。
【００３０】実際の回路では１ビットＤ／Ａ変換器１５
の抵抗器２１を完全に均一に製造することは不可能であ
り、何らかの相対誤差が存在する。この場合は（数２）
からも明らかなように、デコーダ１４の出力信号のう
ち"０"になっている信号の数だけではなく位置にも依存
した電圧値が出力される。
の抵抗器２１を完全に均一に製造することは不可能であ
り、何らかの相対誤差が存在する。この場合は（数２）
からも明らかなように、デコーダ１４の出力信号のう
ち"０"になっている信号の数だけではなく位置にも依存
した電圧値が出力される。
【００３１】図１のデコーダ１４の一例を図３に示す。
図３で、３０はポインタであり、入力信号の累算値の剰
余を出力するものである。３１はＲＯＭ（読み出し専用
メモリ）であり、入力信号を下位、ポインタ３０の出力
を上位とするアドレスに対応して３ビットのデータを出
力するものである。
図３で、３０はポインタであり、入力信号の累算値の剰
余を出力するものである。３１はＲＯＭ（読み出し専用
メモリ）であり、入力信号を下位、ポインタ３０の出力
を上位とするアドレスに対応して３ビットのデータを出
力するものである。
【００３２】図３の動作を説明すると、まずポインタ３
０は、入力信号即ち図１の量子化器１２から出力される
２ビットの信号（"００"〜"１１"）を累算し、３の剰余
を求め出力する。従って、該出力は０〜２の３通りとな
る。次に入力信号を下位、ポインタ３０の出力信号を上
位とするアドレスをＲＯＭ３１に入力し、３ビットのデ
ータを得る。この３ビットのデータは、１ビット信号３
個を表すものである。この時のアドレス（１０進数）と
データ（２進数）の関係を（表３）に示す。
０は、入力信号即ち図１の量子化器１２から出力される
２ビットの信号（"００"〜"１１"）を累算し、３の剰余
を求め出力する。従って、該出力は０〜２の３通りとな
る。次に入力信号を下位、ポインタ３０の出力信号を上
位とするアドレスをＲＯＭ３１に入力し、３ビットのデ
ータを得る。この３ビットのデータは、１ビット信号３
個を表すものである。この時のアドレス（１０進数）と
データ（２進数）の関係を（表３）に示す。
【００３３】
【表３】
【００３４】（表３）を説明すると、３ビットデータは
アドレス下位即ち入力信号の数値が示す数だけ"１"とな
っており、各ビットの総和が入力信号に等しくなるよう
になっている。また、アドレス上位即ちポインタ３０の
出力信号の数値が示すだけ左にシフトされ、あふれた桁
は右から現れるように巡回している。（表３）のように
ＲＯＭ３１を定義することにより、例えば（表４）のよ
うにデータが出力される。
アドレス下位即ち入力信号の数値が示す数だけ"１"とな
っており、各ビットの総和が入力信号に等しくなるよう
になっている。また、アドレス上位即ちポインタ３０の
出力信号の数値が示すだけ左にシフトされ、あふれた桁
は右から現れるように巡回している。（表３）のように
ＲＯＭ３１を定義することにより、例えば（表４）のよ
うにデータが出力される。
【００３５】
【表４】
【００３６】（表４）からも判るように、入力信号の数
値が示すだけの"１"が３ビットデータを巡回するように
出力されており、このことは入力信号の数値と３ビット
データのうちの特定ビットとの相関が無いことを示して
いる。このため、３ビットデータがそれぞれ接続される
１ビットＤ／Ａ変換器１５の出力にバラツキがある場合
でも、信号帯域での歪やノイズの発生を小さくすること
ができる。
値が示すだけの"１"が３ビットデータを巡回するように
出力されており、このことは入力信号の数値と３ビット
データのうちの特定ビットとの相関が無いことを示して
いる。このため、３ビットデータがそれぞれ接続される
１ビットＤ／Ａ変換器１５の出力にバラツキがある場合
でも、信号帯域での歪やノイズの発生を小さくすること
ができる。
【００３７】図１のＡ／Ｄ変換装置で、１ビットＤ／Ａ
変換器列１５の出力が例えば（表５）に示すような±２
％のバラツキを持つ場合の出力信号スペクトラムをシミ
ュレーションで求めた結果を図４に示す。簡単のためこ
こでは０〜２fsまでの信号を示している。
変換器列１５の出力が例えば（表５）に示すような±２
％のバラツキを持つ場合の出力信号スペクトラムをシミ
ュレーションで求めた結果を図４に示す。簡単のためこ
こでは０〜２fsまでの信号を示している。
【００３８】
【表５】
【００３９】図１２にも示したように、Ｄ／Ａ変換器１
３が理想的な（誤差の無い）場合には、０〜fs/2の信号
帯域で約５８dBのダイナミックレンジが得られるが、図
４でもダイナミックレンジは約５７dBと殆ど劣化してお
らず、１ビットＤ／Ａ変換器列１５の出力に±２％もの
バラツキが存在するにも関わらず性能劣化は僅かとなっ
ているのが判る。これに対してデータが巡回しないよう
な出力の場合、例えばポインタ３０の出力が入力によら
ず０に固定されているような場合、Ｄ／Ａ変換器１３の
出力は（表２）と等価になり、このときには図１３に示
したように図４に比較して大きな高調波歪が発生し、ま
たダイナミックレンジも大きく劣化する。
３が理想的な（誤差の無い）場合には、０〜fs/2の信号
帯域で約５８dBのダイナミックレンジが得られるが、図
４でもダイナミックレンジは約５７dBと殆ど劣化してお
らず、１ビットＤ／Ａ変換器列１５の出力に±２％もの
バラツキが存在するにも関わらず性能劣化は僅かとなっ
ているのが判る。これに対してデータが巡回しないよう
な出力の場合、例えばポインタ３０の出力が入力によら
ず０に固定されているような場合、Ｄ／Ａ変換器１３の
出力は（表２）と等価になり、このときには図１３に示
したように図４に比較して大きな高調波歪が発生し、ま
たダイナミックレンジも大きく劣化する。
【００４０】また、ここではポインタ３０の動作を、図
１の量子化器１２から出力される２ビットの信号（"０
０"〜"１１"）を累算し、３の剰余を求め出力するもの
としたが、本発明の他の実施例として、ポインタ３０の
動作を量子化器１２の出力によらず０〜２の信号を順に
繰り返し出力するものとしてもよい。この場合の出力信
号スペクトラムをシミュレーションで求めた結果を図５
に示す。図５に見られるように図４に比較してノイズの
増加はあるものの、図１３の場合では発生していた高調
波歪が見られなくなっており、またダイナミックレンジ
も約５４dBと改善されている。特にこの方式では、ポイ
ンタ３０の動作が０〜２の信号を順に繰り返し出力する
だけでよく、累算と剰余の演算が不要なためポインタ３
０の回路規模を小さくできる。
１の量子化器１２から出力される２ビットの信号（"０
０"〜"１１"）を累算し、３の剰余を求め出力するもの
としたが、本発明の他の実施例として、ポインタ３０の
動作を量子化器１２の出力によらず０〜２の信号を順に
繰り返し出力するものとしてもよい。この場合の出力信
号スペクトラムをシミュレーションで求めた結果を図５
に示す。図５に見られるように図４に比較してノイズの
増加はあるものの、図１３の場合では発生していた高調
波歪が見られなくなっており、またダイナミックレンジ
も約５４dBと改善されている。特にこの方式では、ポイ
ンタ３０の動作が０〜２の信号を順に繰り返し出力する
だけでよく、累算と剰余の演算が不要なためポインタ３
０の回路規模を小さくできる。
【００４１】次に、本発明のさらに他の実施例について
説明する。一般に１ビットＤ／Ａ変換器が"１"を出力す
るとき、直前のデータが"１"のときと"０"の場合とでは
出力値が僅かに異なる。これはデータの変化点で直前の
値が出力値に影響を及ぼすためである。これを回避する
ためには"１"の直前のデータが必ず"０"になるようにす
ること、即ち"１"が２サンプルデータ連続して１ビット
Ｄ／Ａ変換器から出力されないようにすればよい。
説明する。一般に１ビットＤ／Ａ変換器が"１"を出力す
るとき、直前のデータが"１"のときと"０"の場合とでは
出力値が僅かに異なる。これはデータの変化点で直前の
値が出力値に影響を及ぼすためである。これを回避する
ためには"１"の直前のデータが必ず"０"になるようにす
ること、即ち"１"が２サンプルデータ連続して１ビット
Ｄ／Ａ変換器から出力されないようにすればよい。
【００４２】この原理を図１のＡ／Ｄ変換装置に応用し
て、以下のようにＡ／Ｄ変換装置を構成する。なお、Ｄ
／Ａ変換器１３以外のブロックについては前記した構成
・動作と同等のため説明は省略する。
て、以下のようにＡ／Ｄ変換装置を構成する。なお、Ｄ
／Ａ変換器１３以外のブロックについては前記した構成
・動作と同等のため説明は省略する。
【００４３】まずデコーダ１４については、図３のポイ
ンタ３０の動作を、量子化器１２から出力される２ビッ
トの信号を累算し、６の剰余を求め出力するようにす
る。従って、該出力は０〜５の６通りとなる。次に入力
信号を下位、ポインタ３０の出力信号を上位とするアド
レスをＲＯＭ３１に入力し、６（＝２（ｐ−１））ビッ
トのデータを得るようにする。この６ビットのデータは
１ビット信号６個を表すもので、この時のアドレス（１
０進数）とデータ（２進数）の関係を（表６）に示す。
ンタ３０の動作を、量子化器１２から出力される２ビッ
トの信号を累算し、６の剰余を求め出力するようにす
る。従って、該出力は０〜５の６通りとなる。次に入力
信号を下位、ポインタ３０の出力信号を上位とするアド
レスをＲＯＭ３１に入力し、６（＝２（ｐ−１））ビッ
トのデータを得るようにする。この６ビットのデータは
１ビット信号６個を表すもので、この時のアドレス（１
０進数）とデータ（２進数）の関係を（表６）に示す。
【００４４】
【表６】
【００４５】（表６）を説明すると、６ビットデータは
アドレス下位即ち入力信号の数値が示すだけ"１"となっ
ており、各ビットの総和が入力信号に等しくなるように
なっている。また、アドレス下位即ちポインタ３０の出
力信号の数値が示すだけ左にシフトされ、あふれた桁は
右から現れるように巡回している。（表６）のようにＲ
ＯＭ３１を定義することにより、例えば（表７）のよう
にデータが出力される。
アドレス下位即ち入力信号の数値が示すだけ"１"となっ
ており、各ビットの総和が入力信号に等しくなるように
なっている。また、アドレス下位即ちポインタ３０の出
力信号の数値が示すだけ左にシフトされ、あふれた桁は
右から現れるように巡回している。（表６）のようにＲ
ＯＭ３１を定義することにより、例えば（表７）のよう
にデータが出力される。
【００４６】
【表７】
【００４７】（表７）からも判るように入力信号の数値
が示すだけの"１"が６ビットデータを巡回するように出
力されており、このことは入力信号の数値と６ビットデ
ータのうちの特定ビットとの相関が無いことを示してい
る。さらに入力信号の最大値が３であるから、６ビット
データ、即ち６個の１ビット信号は全て２サンプルデー
タ連続して"１"が出力されることは無い。
が示すだけの"１"が６ビットデータを巡回するように出
力されており、このことは入力信号の数値と６ビットデ
ータのうちの特定ビットとの相関が無いことを示してい
る。さらに入力信号の最大値が３であるから、６ビット
データ、即ち６個の１ビット信号は全て２サンプルデー
タ連続して"１"が出力されることは無い。
【００４８】こうして得られた６ビット信号を１ビット
Ｄ／Ａ変換器列１５に入力し、アナログ加算器１６を介
してアナログ出力とする。但しこのときの１ビットＤ／
Ａ変換器列１５は６（＝２（ｐ−１））個の１ビットＤ
／Ａ変換器で構成する。
Ｄ／Ａ変換器列１５に入力し、アナログ加算器１６を介
してアナログ出力とする。但しこのときの１ビットＤ／
Ａ変換器列１５は６（＝２（ｐ−１））個の１ビットＤ
／Ａ変換器で構成する。
【００４９】次に、本発明のさらに他の実施例について
説明する。図６は本発明によるＡ／Ｄ変換装置の他の実
施例を表すブロック図である。図６で、１０は減算器、
１１は積分器、１２は量子化器、１３はＤ／Ａ変換器で
あり、それぞれ図１に示したものと同一の構成・機能を
有する。また、６０は減算器、６１は積分器であり、そ
れぞれ減算器１０、積分器１１と同一の構成・機能を有
する。
説明する。図６は本発明によるＡ／Ｄ変換装置の他の実
施例を表すブロック図である。図６で、１０は減算器、
１１は積分器、１２は量子化器、１３はＤ／Ａ変換器で
あり、それぞれ図１に示したものと同一の構成・機能を
有する。また、６０は減算器、６１は積分器であり、そ
れぞれ減算器１０、積分器１１と同一の構成・機能を有
する。
【００５０】図６の動作を説明すると、まず外部からの
アナログ入力は減算器６０の加算端子に入力し、減算器
６０から出力されるアナログ信号は積分器６１で累算し
て出力され、さらに減算器１０の加算端子に入力され
る。続いて減算器１０から出力されるアナログ信号は積
分器１１で累算して出力され、該出力は量子化器１２に
よってアナログ信号からディジタル信号に変換されてデ
ィジタル出力となる。また、このディジタル出力はＤ／
Ａ変換器１３にも入力され、アナログ信号に変換され
て、減算器６０および減算器１０の減算端子に入力され
ている。
アナログ入力は減算器６０の加算端子に入力し、減算器
６０から出力されるアナログ信号は積分器６１で累算し
て出力され、さらに減算器１０の加算端子に入力され
る。続いて減算器１０から出力されるアナログ信号は積
分器１１で累算して出力され、該出力は量子化器１２に
よってアナログ信号からディジタル信号に変換されてデ
ィジタル出力となる。また、このディジタル出力はＤ／
Ａ変換器１３にも入力され、アナログ信号に変換され
て、減算器６０および減算器１０の減算端子に入力され
ている。
【００５１】図６のＡ／Ｄ変換装置は２次特性のノイズ
シェーピング型Ａ／Ｄ変換器であり、入力Ｘに対する出
力Ｙは（数３）で表される。
シェーピング型Ａ／Ｄ変換器であり、入力Ｘに対する出
力Ｙは（数３）で表される。
【００５２】
【数３】
【００５３】図６のＡ／Ｄ変換装置において、サンプリ
ング周波数（FS）を６４fs、入力信号周波数を約0.02f
s、入力信号レベルを0dBとした場合の出力信号スペクト
ラムをコンピュータ・シミュレーションで求めた結果を
図７に示す。簡単のため、ここでは０〜２fsまでの帯域
を示している。図７に示したように、０〜fs/2の信号帯
域において約８４dBのダイナミックレンジ（D.R.）が得
られるものである。
ング周波数（FS）を６４fs、入力信号周波数を約0.02f
s、入力信号レベルを0dBとした場合の出力信号スペクト
ラムをコンピュータ・シミュレーションで求めた結果を
図７に示す。簡単のため、ここでは０〜２fsまでの帯域
を示している。図７に示したように、０〜fs/2の信号帯
域において約８４dBのダイナミックレンジ（D.R.）が得
られるものである。
【００５４】いま図６のＤ／Ａ変換器１３が図１１のＤ
／Ａ変換器１１０と同様に（表２）に示すような２％の
誤差を持つ場合を仮定し、このときの出力信号スペクト
ラムをコンピュータ・シミュレーションで求めると図８
のようになる。簡単のため、ここでは０〜２fsまでの帯
域を示している。図８に示したように、大きな高調波歪
の発生が見られ、０〜fs/2の信号帯域においてダイナミ
ックレンジは約４８dBと大きく劣化している。
／Ａ変換器１１０と同様に（表２）に示すような２％の
誤差を持つ場合を仮定し、このときの出力信号スペクト
ラムをコンピュータ・シミュレーションで求めると図８
のようになる。簡単のため、ここでは０〜２fsまでの帯
域を示している。図８に示したように、大きな高調波歪
の発生が見られ、０〜fs/2の信号帯域においてダイナミ
ックレンジは約４８dBと大きく劣化している。
【００５５】これに対してＤ／Ａ変換器１３が図１のＤ
／Ａ変換器１３と等価であり、またデコーダ１４のＲＯ
Ｍ３１の入出力関係を（表３）に示すものとし、１ビッ
トＤ／Ａ変換器列１５の出力が（表５）に示すような±
２％のバラツキを持つ場合には、出力信号スペクトラム
は図９のようになる。簡単のため、ここでは０〜２fsま
での信号を示している。図９に示したように、ダイナミ
ックレンジは約８３dBであり、Ｄ／Ａ変換器列１５の出
力に±２％ものバラツキが存在するにも関わらず性能劣
化は僅かとなっているのが判る。
／Ａ変換器１３と等価であり、またデコーダ１４のＲＯ
Ｍ３１の入出力関係を（表３）に示すものとし、１ビッ
トＤ／Ａ変換器列１５の出力が（表５）に示すような±
２％のバラツキを持つ場合には、出力信号スペクトラム
は図９のようになる。簡単のため、ここでは０〜２fsま
での信号を示している。図９に示したように、ダイナミ
ックレンジは約８３dBであり、Ｄ／Ａ変換器列１５の出
力に±２％ものバラツキが存在するにも関わらず性能劣
化は僅かとなっているのが判る。
【００５６】また、本発明のさらに他の実施例として、
図６のＤ／Ａ変換器１３においても、図１のＤ／Ａ変換
器１３と同様に、図３のポインタ３０の動作を量子化器
１２の出力によらず０〜２の信号を順に繰り返し出力す
るものとしてもよい。この場合の出力信号スペクトラム
をシミュレーションで求めた結果を図１０に示す。図１
０に見られるように図９に比較してノイズの増加はある
ものの、図８の場合では発生していた高調波歪が見られ
なくなっており、またダイナミックレンジも約５６dBと
改善されている。
図６のＤ／Ａ変換器１３においても、図１のＤ／Ａ変換
器１３と同様に、図３のポインタ３０の動作を量子化器
１２の出力によらず０〜２の信号を順に繰り返し出力す
るものとしてもよい。この場合の出力信号スペクトラム
をシミュレーションで求めた結果を図１０に示す。図１
０に見られるように図９に比較してノイズの増加はある
ものの、図８の場合では発生していた高調波歪が見られ
なくなっており、またダイナミックレンジも約５６dBと
改善されている。
【００５７】さらに、本発明の他の実施例として、ＲＯ
Ｍ３１の入出力関係を（表６）に示すものとすれば、
（表７）からも判るように入力信号の数値が示すだけ
の"１"が６ビットデータを巡回するように出力され、入
力信号の数値と６ビットデータのうちの特定ビットとの
相関を無くすことができ、また入力信号の最大値が３で
あることから、６ビットデータ、即ち６個の１ビット信
号は全て２サンプルデータ連続して"１"が出力されない
ようにすることができる。
Ｍ３１の入出力関係を（表６）に示すものとすれば、
（表７）からも判るように入力信号の数値が示すだけ
の"１"が６ビットデータを巡回するように出力され、入
力信号の数値と６ビットデータのうちの特定ビットとの
相関を無くすことができ、また入力信号の最大値が３で
あることから、６ビットデータ、即ち６個の１ビット信
号は全て２サンプルデータ連続して"１"が出力されない
ようにすることができる。
【００５８】以上の構成によって、前記したように１ビ
ットＤ／Ａ変換器列１５の出力間にバラツキがある場合
でも、信号帯域での歪やノイズの発生が小さいＡ／Ｄ変
換装置を実現できる。また、デコーダ１４から出力され
る１ビットデータ列は２データ連続して"１"が出力され
ることが無いから１ビットＤ／Ａ変換器１５の出力は直
前のデータによって影響されず、高精度なＤ／Ａ変換が
可能となり、従って、信号帯域での歪やノイズの発生が
小さいＡ／Ｄ変換装置を実現できるものである。
ットＤ／Ａ変換器列１５の出力間にバラツキがある場合
でも、信号帯域での歪やノイズの発生が小さいＡ／Ｄ変
換装置を実現できる。また、デコーダ１４から出力され
る１ビットデータ列は２データ連続して"１"が出力され
ることが無いから１ビットＤ／Ａ変換器１５の出力は直
前のデータによって影響されず、高精度なＤ／Ａ変換が
可能となり、従って、信号帯域での歪やノイズの発生が
小さいＡ／Ｄ変換装置を実現できるものである。
【００５９】以上説明したようにＡ／Ｄ変換装置を構成
するものである。ここではＡ／Ｄ変換装置を図１および
図６で説明したが、同等の機能・特性を持つものであれ
ば異なる構成であってもよく、例えば減算器１０と積分
器１１の動作を同時に行うような装置であってもよい。
また、図３に示したデコーダ１４の構成や（表１）のＲ
ＯＭデータ等は説明のための一例であり、勿論これに限
ったものではない。さらに、量子化器１２のｐ通りの出
力に対してデコーダ１４の出力ビット数（即ち１ビット
Ｄ／Ａ変換器１５の個数）をそれぞれ（ｐ−１）、２
（ｐ−１）として説明したが、これらは何れも最少の場
合であるから、回路構成等の都合によってはこれ以上の
数であっても良い。
するものである。ここではＡ／Ｄ変換装置を図１および
図６で説明したが、同等の機能・特性を持つものであれ
ば異なる構成であってもよく、例えば減算器１０と積分
器１１の動作を同時に行うような装置であってもよい。
また、図３に示したデコーダ１４の構成や（表１）のＲ
ＯＭデータ等は説明のための一例であり、勿論これに限
ったものではない。さらに、量子化器１２のｐ通りの出
力に対してデコーダ１４の出力ビット数（即ち１ビット
Ｄ／Ａ変換器１５の個数）をそれぞれ（ｐ−１）、２
（ｐ−１）として説明したが、これらは何れも最少の場
合であるから、回路構成等の都合によってはこれ以上の
数であっても良い。
【００６０】
【発明の効果】以上述べたように本発明のＡ／Ｄ変換装
置は、デコーダ１４が量子化器１２の出力を複数個の１
ビットＤ／Ａ変換器１５に巡回するように割り当てるよ
うにしたため、量子化器１２の出力値と特定の１ビット
Ｄ／Ａ変換器１５との相関が無く、各１ビットＤ／Ａ変
換器の出力にバラツキがある場合でも信号帯域での歪や
ノイズの発生を小さくすることができ、従ってＤ／Ａ変
換器１３に高精度の装置を必要とせず、製造が容易でし
かも高精度のＡ／Ｄ変換装置を実現できるという優れた
特長を有するものである。
置は、デコーダ１４が量子化器１２の出力を複数個の１
ビットＤ／Ａ変換器１５に巡回するように割り当てるよ
うにしたため、量子化器１２の出力値と特定の１ビット
Ｄ／Ａ変換器１５との相関が無く、各１ビットＤ／Ａ変
換器の出力にバラツキがある場合でも信号帯域での歪や
ノイズの発生を小さくすることができ、従ってＤ／Ａ変
換器１３に高精度の装置を必要とせず、製造が容易でし
かも高精度のＡ／Ｄ変換装置を実現できるという優れた
特長を有するものである。
【００６１】また、本発明のＡ／Ｄ変換装置は、２次特
性のノイズシェーピング型Ａ／Ｄ変換器としたことによ
り、Ａ／Ｄ変換精度をさらに高精度化でき、またこの場
合には１ビットＤ／Ａ変換器１５の出力に存在するバラ
ツキに対して信号帯域での歪やノイズの発生を小さくす
る効果がさらに顕著になる。また、１次ノイズシェーピ
ング型Ａ／Ｄ変換器と同等なＡ／Ｄ変換精度を得るため
にはより低いサンプリング周波数でよいから、動作速度
の低い装置とすることが可能である。
性のノイズシェーピング型Ａ／Ｄ変換器としたことによ
り、Ａ／Ｄ変換精度をさらに高精度化でき、またこの場
合には１ビットＤ／Ａ変換器１５の出力に存在するバラ
ツキに対して信号帯域での歪やノイズの発生を小さくす
る効果がさらに顕著になる。また、１次ノイズシェーピ
ング型Ａ／Ｄ変換器と同等なＡ／Ｄ変換精度を得るため
にはより低いサンプリング周波数でよいから、動作速度
の低い装置とすることが可能である。
【図１】本発明によるＡ／Ｄ変換装置の一実施例を表す
ブロック図
ブロック図
【図２】図１のＤ／Ａ変換回路１３の一例を表す回路図
【図３】図１のデコーダ１４の一例を表すブロック図
【図４】コンピュータ・シミュレーションで求めた、図
１のＡ／Ｄ変換装置の出力信号スペクトラム
１のＡ／Ｄ変換装置の出力信号スペクトラム
【図５】図１のＡ／Ｄ変換装置で、ポインタ３０の動作
を量子化器１２の出力によらず０〜２の信号を順に繰り
返し出力するものとした場合の出力信号スペクトラム
を量子化器１２の出力によらず０〜２の信号を順に繰り
返し出力するものとした場合の出力信号スペクトラム
【図６】本発明によるＡ／Ｄ変換装置の他の実施例を表
すブロック図
すブロック図
【図７】コンピュータ・シミュレーションで求めた、図
６のＡ／Ｄ変換装置の出力信号スペクトラム
６のＡ／Ｄ変換装置の出力信号スペクトラム
【図８】図６のＡ／Ｄ変換装置で、Ｄ／Ａ変換器１３が
（表２）に示すような２％の誤差を持つ場合の出力信号
スペクトラム
（表２）に示すような２％の誤差を持つ場合の出力信号
スペクトラム
【図９】図６のＡ／Ｄ変換装置で、Ｄ／Ａ変換器１３
が、デコーダ１４のＲＯＭ３１の入出力関係を（表３）
に示すものとし、１ビットＤ／Ａ変換器列１５の出力が
（表５）に示すような±２％のバラツキを持つ場合の出
力信号スペクトラム
が、デコーダ１４のＲＯＭ３１の入出力関係を（表３）
に示すものとし、１ビットＤ／Ａ変換器列１５の出力が
（表５）に示すような±２％のバラツキを持つ場合の出
力信号スペクトラム
【図１０】図６のＡ／Ｄ変換装置で、Ｄ／Ａ変換器１３
が、デコーダ１４のポインタ３０の動作を量子化器１２
の出力によらず０〜２の信号を順に繰り返し出力するも
のとした場合の出力信号スペクトラム
が、デコーダ１４のポインタ３０の動作を量子化器１２
の出力によらず０〜２の信号を順に繰り返し出力するも
のとした場合の出力信号スペクトラム
【図１１】従来のＡ／Ｄ変換装置の一例を示すブロック
図
図
【図１２】コンピュータ・シミュレーションで求めた、
図１１のＡ／Ｄ変換装置の出力信号スペクトラム
図１１のＡ／Ｄ変換装置の出力信号スペクトラム
【図１３】コンピュータ・シミュレーションで求めた、
Ｄ／Ａ変換器１１０の出力が２％の誤差を持つ場合の図
１１のＡ／Ｄ変換装置の出力信号スペクトラム
Ｄ／Ａ変換器１１０の出力が２％の誤差を持つ場合の図
１１のＡ／Ｄ変換装置の出力信号スペクトラム
１０，６０ 減算器 １１，６１ 積分器 １２ 量子化器 １３ Ｄ／Ａ変換器 １４ デコーダ １５ １ビットＤ／Ａ変換器（列） １６ アナログ加算器 ２０ インバータ ２１，２２ 抵抗器 ２３ オペアンプ（演算増幅器） ３０ ポインタ ３１ ＲＯＭ（読み出し専用メモリ）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−335963（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 3/00
Claims (5)
- 【請求項１】 ２つのアナログ信号を入力とし両者の差
を出力する減算器と、 前記減算器のアナログ出力を積分する積分器と、 前記積分器の出力をディジタル信号に変換する量子化器
と、 前記量子化器のディジタル出力を該信号の値に対応した
１ビット信号列に変換するデコーダと、 前記デコーダの出力をそれぞれアナログ信号に変換する
１ビットＤ／Ａ変換器列と、 前記１ビットＤ／Ａ変換器列の出力を総合して前記減算
器の減算端子へ出力するアナログ加算器とを備え、 アナログ入力を前記減算器の加算端子へ入力し、ディジ
タル出力を前記量子化器より出力し、 前記デコーダの出力を、前記量子化器の出力の値に応じ
た数の１ビット信号が巡回するような出力としたＡ／Ｄ
変換装置。 - 【請求項２】 ２つのアナログ信号を入力とし両者の差
を出力する第１の減算器と、 前記第１の減算器のアナログ出力を積分する第１の積分
器と、 前記第１の積分器のアナログ出力を加算端子への入力と
する第２の減算器と、 前記第２の減算器のアナログ出力を積分する第２の積分
器と、 前記第２の積分器の出力をディジタル信号に変換する量
子化器と、 前記量子化器のディジタル出力を該信号の値に対応した
１ビット信号列に変換するデコーダと、 前記デコーダの出力をそれぞれアナログ信号に変換する
１ビットＤ／Ａ変換器列と、 前記１ビットＤ／Ａ変換器列の出力を総合して前記第１
および第２の減算器の減算端子へ出力するアナログ加算
器とを備え、 アナログ入力を前記第１の減算器の加算端子へ入力し、
ディジタル出力を前記量子化器より出力し、 前記デコーダの出力を、前記量子化器の出力の値に応じ
た数の１ビット信号が巡回するような出力としたＡ／Ｄ
変換装置。 - 【請求項３】 デコーダの出力を、量子化器から出力さ
れるｐ通り（ｐは整数）の値を持つ信号に対応して少な
くとも（ｐ−１）個の１ビット信号列を出力するように
し、該１ビット信号列の割り当て開始位置が１サンプル
データ前の該１ビット信号列の最終割り当て位置の次の
位置になるように巡回して割り当てられるようにした請
求項１または２記載のＡ／Ｄ変換装置。 - 【請求項４】 デコーダの出力を、量子化器から出力さ
れるｐ通り（ｐは整数）の値を持つ信号に対応して少な
くとも（ｐ−１）個の１ビット信号列を出力するように
し、該１ビット信号列の割り当て開始位置が１サンプル
データごとに所定数だけ巡回するようにした請求項１ま
たは２記載のＡ／Ｄ変換装置。 - 【請求項５】 デコーダの出力を、量子化器から出力さ
れるｐ通り（ｐは整数）の値を持つ信号に対応して少な
くとも２（ｐ−１）個の１ビット信号列を出力するよう
にし、該１ビット信号の割り当てが巡回し、かつ該１ビ
ット信号列の信号は何れも２サンプルデータ連続して割
り当てられることがないようにした請求項１または２記
載のＡ／Ｄ変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03305193A JP3151992B2 (ja) | 1993-02-23 | 1993-02-23 | Ａ／ｄ変換装置 |
| EP93910410A EP0597123A4 (en) | 1992-06-01 | 1993-05-28 | DIGITAL-ANALOG CONVERTER AND ANALOG-DIGITAL CONVERTER. |
| US08/185,876 US5539403A (en) | 1992-06-01 | 1993-05-28 | D/A conversion apparatus and A/D conversion apparatus |
| PCT/JP1993/000717 WO1993025006A1 (en) | 1992-06-01 | 1993-05-28 | D/a converter and a/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03305193A JP3151992B2 (ja) | 1993-02-23 | 1993-02-23 | Ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252768A JPH06252768A (ja) | 1994-09-09 |
| JP3151992B2 true JP3151992B2 (ja) | 2001-04-03 |
Family
ID=12375975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03305193A Expired - Lifetime JP3151992B2 (ja) | 1992-06-01 | 1993-02-23 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3151992B2 (ja) |
-
1993
- 1993-02-23 JP JP03305193A patent/JP3151992B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06252768A (ja) | 1994-09-09 |
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