JP3183251B2

JP3183251B2 - 半導体装置の製造方法

Info

Publication number: JP3183251B2
Application number: JP11496398A
Authority: JP
Inventors: 洋一及川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-04-24
Filing date: 1998-04-24
Publication date: 2001-07-09
Anticipated expiration: 2018-04-24
Also published as: JPH11307546A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にリセス内オフセットゲート電極構造を有す
る化合物半導体電界効果型トランジスタの製造方法に関
する。

【０００２】

【従来の技術】化合物半導体装置では、従来から出力を
高め、同時にドレイン耐圧を高めるために、リセス内に
ゲート電極を形成した構造が知られている。さらに、高
周波特性を向上させるためには素子寄生抵抗をできる限
り低減する必要があり、このために、例えばリセス内に
形成するゲート電極をソース電極側に寄せた構造、いわ
ゆるリセス内オフセットゲート電極構造が用いられてい
る。

【０００３】以下、従来のリセス内オフセットゲート電
極構造を有する化合物半導体電界効果型トランジスタの
製造方法について説明する。第１の従来技術は、リソグ
ラフィーでの目合せによる製造方法であり、図４に、そ
の製造方法の主要工程の断面を工程順に模式的に示す。

【０００４】まず、ＧａＡｓ基板１上のｎ型ＧａＡｓ層
２を所望の深さまで、フォトレジスト４Ａをマスクとし
てエッチングして、リセス６を形成する（図４（ａ）参
照）。次に、フォトレジスト４Ａを除去した後、全面に
シリコン酸化膜などの絶縁膜３を成膜し、リソグラフィ
ー目合せ技術にて、リセス６に対してオフセットになる
ように、ゲート電極形成予定領域以外のシリコン酸化膜
３を覆うフォトレジスト４Ｂを形成する（図４（ｂ）参
照）。そして、フォトレジスト４Ｂをマスクとしてシリ
コン酸化膜３をエッチングし、ゲート開口部を形成する
（図４（ｃ）参照）。

【０００５】次に、ゲート電極７となる、タングステン
シリサイド（ＷＳｉ）、窒化チタン（ＴｉＮ）、白金
（Ｐｔ）、金（Ａｕ）膜を、蒸着法またはスパッタ法に
て順次積層成膜し、リソグラフィー技術、ドライエッチ
ング技術を用いて、Ｔ字型ゲート電極７を形成する（図
４（ｄ）参照）。その後、ソース電極８及びドレイン電
極９を形成して、リセス内オフセットゲート電極を有す
る半導体装置を製造する（図４（ｅ）参照）。

【０００６】また第２の従来例として、例えば特開平５
−１３４４５号公報には、リセスおよびゲート電極の位
置を同一工程にて形成する化合物半導体装置の製造方法
が開示されている。図５に、この第２の従来技術の製造
方法の主要工程の断面を工程順に模式的に示す。

【０００７】まず、ｎ型ＧａＡｓ層２上にシリコン窒化
膜５を成長させ、ゲート部以外のリセスに相当する領域
のシリコン窒化膜５を選択的に除去する（図５（ａ）参
照）。次に、このシリコン窒化膜５をマスクとしてｎ型
ＧａＡｓ層２をエッチングし、ゲート下部以外の幅の広
いリセスを形成する。そして、シリコン酸化膜３を成長
させてからレジスト４Ｂを塗布する（図５（ｂ）参
照）。

【０００８】次に、レジスト４Ｂとシリコン酸化膜３の
エッチング条件が等しくなる条件で、シリコン窒化膜５
が露出するまでエッチバック平坦化を行なう（図５
（ｃ）参照）。そして、シリコン窒化膜５のエッチング
レートがシリコン酸化膜３のエッチングレートより十分
大きくなる条件でドライエッチングを行い、シリコン窒
化膜５を除去する。次に、ゲート部以外のｎ型ＧａＡｓ
層２をフォトレジスト４Ｃでマスクする（図５（ｄ）参
照）。

【０００９】次に、ＧａＡｓ基板１のゲート部のｎチャ
ネル層が所望の厚さになるまでエッチングしてゲート下
部のリセスを形成し、Ｔ型ゲート電極、ソース・ドレイ
ン電極を形成して、リセス内オフセットゲート電極を有
する半導体装置を製造する（図５（ｅ）参照）。この技
術は、リセスおよびゲート電極の位置を同一のフォトレ
ジストで決定しているので、リセス幅およびリセス内オ
フセットゲート電極の位置を精度良く形成できる点にお
いて一応の効果を奏している。

【００１０】更に第３の従来例として、例えば特開平５
−２０６１６９号公報には、Ｌｇｓ（ゲート電極からソ
ース電極側のリセス端までの距離）をほぼ０にし、ドレ
イン電極側のリセス幅Ｌｇｄ（ゲート電極からドレイン
電極側のリセス端までの距離）が広い構造を有する化合
物半導体装置の製造方法が開示されている。図６に、こ
の第３の従来技術の製造方法の主要工程の断面を工程順
に模式的に示す。

【００１１】まず、ｎ型ＧａＡｓ層２上にドレイン電極
８とソース電極９を形成した後、シリコン酸化膜３をす
る（図６（ａ）参照）。次に、フォトレジスト４Ａをマ
スクとして、シリコン酸化膜３をエッチングする（図６
（ｂ）参照）。このフォトレジスト４Ａを除去し、再度
フォトレジスト４Ｂを塗布し、ゲート電極形成領域を開
口する（図６（ｃ）参照）。そして、フッ酸などでシリ
コン酸化膜３にサイドエッチを入れ、続いてｎ型ＧａＡ
ｓ層をエッチングし、リセス６を形成する（図６（ｄ）
参照）。

【００１２】次に、全面にゲートメタル金属を蒸着し、
フォトレジスト４Ｂとともにリフトオフして、リセス内
オフセットゲート電極を有する半導体装置を製造する
（図６（ｅ）参照）。この技術は、ドレイン電極側だけ
シリコン酸化膜３にサイドエッチを入れてからリセスを
形成しているので、Ｌｇｓをほぼ０、かつＬｇｄが広い
構造を製造できる点において一応の効果を奏している。

【００１３】

【発明が解決しようとする課題】ところが、上記第１の
従来例は、リセスに対するゲート電極の位置をリソグラ
フィーでの目合せにより製造しているいるため、リセス
内のゲート電極に位置のばらつきが発生するという問題
を有している。

【００１４】ゲート電極が所望の位置よりもドレイン電
極側にずれた場合、ソース抵抗（Ｒｓ）が大きくなり高
周波特性が劣化し、またドレイン耐圧が低下する問題が
生じる。因みに、露光時の目合わせによる位置精度は±
０．２μｍ程度であり、この程度の位置ずれが必ず生じ
てしまう。このため、所望の特性を有する半導体装置の
製造歩留に関し、十分とは言えない。

【００１５】第２の従来例では、ゲート電極端とソース
電極側のリセス端が接触もしくは非常に狭い構造、つま
りＬｇｓ＝０または０．０５μｍ以下の構造を持つ半導
体装置は製造できないという問題を有している。最初の
リソグラフィとシリコン窒化膜エッチングにおいて、ゲ
ート部以外のリセスに相当する領域のシリコン窒化膜５
を選択的に除去し、ゲート部のみを残しているためであ
る。したがって、Ｌｇｓ＝０では、Ｌｇが定義できず、
ゲート電極が形成できない。

【００１６】第３の従来例は、Ｌｇｄの制御性が悪いと
いう問題がある。これは、フッ酸などによるサイドエッ
チによってＬｇｄを制御しているため、ウェハー面内や
ウェハー間において、Ｌｇｄがばらついてしまうという
問題を有している。

【００１７】本発明の目的は、リセス内オフセットゲー
トを有する半導体装置において、リセス内のゲート電極
の位置を精度よく、かつゲート長およびリセス幅を精度
よく形成できるようにした製造方法を提供するものであ
る。

【００１８】また本発明の主な他の目的は、Ｌｇｓが０
から任意の寸法までの構造を有する半導体装置の製造方
法を提供することにある。

【００１９】

【課題を解決するための手段】上記課題を解決するた
め、本発明では、半導体装置の製造法を次のように構成
した。

【００２０】すなわち、将来リセスが形成される領域外
でかつドレイン電極側の第１領域と、ゲートが形成され
るゲート領域とを開口させた第１絶縁膜を設け、次に前
記第１領域部分に第２絶縁膜を設け、前記ゲート領域に
リセスを形成した後該ゲート領域に前記第１絶縁膜上に
延在するゲート電極を形成し、その後該ゲート電極の側
方のドレイン電極側の前記第１絶縁膜を選択的に除去
し、残余の前記第１絶縁膜と前記ゲート電極と前記第２
絶縁膜とをマスクとして前記除去した部分にドレイン電
極側に延びるリセスを形成し、前記残余の前記第１絶縁
膜と前記第２絶縁膜を除去し、ドレイン電極、ソース電
極をそれぞれ所定位置に形成して半導体装置を製造する
こととした。

【００２１】これにより、第１の絶縁膜のパターニング
によって、ゲート電極の位置及びＬｇｄ、Ｌｇの寸法が
一意的に確定され、ずれを生じさせず、リセス面の表面
が滑らかな製造方法を提供できる。

【００２２】

【発明の実施の形態】（実施例１）図１は、本発明の一
実施例として、半導体装置の製造方法の主要工程につい
て工程順に示した断面図である。

【００２３】半絶縁性ＧａＡｓ基板１上に、分子線ビー
ムエピタキシャル（ＭＢＥ；Ｍolecular Ｂeam Ｅpi
taxial Growth）法または有機金属気相成長（ＭＯＣＶ
Ｄ；Ｍetal Ｏrganic ＣＶＤ）法を用いて、ｎ型Ｇａ
Ａｓ層２を成長させる。次に、ＧａＡｓ層２上にシリコ
ン酸化膜からなる厚さ２００ｎｍの第１の絶縁膜３を成
長させ、リソグラフィー技術を用いてフォトレジスト膜
パターン４Ａを形成する。このとき、将来リセスが形成
される領域外でかつドレイン電極側の領域Ａと、将来ゲ
ートが形成される領域（その寸法はＬｇ）のみ開口され
るようにパターンを形成する。言い換えれば、ドレイン
電極側にあるリセス端とゲート電極端に挟まれる領域
（その寸法はＬｇｄ）と、リセスが形成される領域外で
かつソース電極側の領域Ｂのシリコン酸化膜３が残るよ
うに、パターンを形成する。

【００２４】その後、例えば四フッ化炭素（ＣＦ4 ）と
フルオロハイドロカーボン（ＣＨＦ3 ）とアルゴン（Ａ
ｒ）の混合ガスを用いた異方性ドライエッチングを行
い、将来リセスが形成される領域外でかつドレイン電極
側の領域Ａと、将来ゲートが形成される領域（その寸法
はＬｇ）のみシリコン酸化膜３を除去する（図１（ａ）
参照）。

【００２５】フォトレジスト４Ａを剥離した後、シリコ
ン窒化膜からなる第２の絶縁膜５を形成した後、領域Ａ
をシリコン窒化膜５が覆うように、フォトレジスト４Ｂ
を形成する。フォトレジスト４Ｂをマスクとして、シリ
コン酸化膜３及びＧａＡｓ層２に対して選択的にシリコ
ン窒化膜５をドライエッチングする（図１（ｂ）参
照）。例えば六フッ化硫黄（ＳＦ6 ）とＣＨＦ3 の混合
ガスを用いたＲＩＥにて、ドライエッチング可能であ
る。

【００２６】そして、フォトレジスト４Ｂを除去した
後、シリコン酸化膜３とシリコン窒化膜５をマスクとし
て、将来ゲート部領域となるＧａＡｓ層２をエッチング
して、除去する（図１（ｃ）参照）。このときのエッチ
ング方法としては、ドライエッチングもしくはウェット
エッチングのどちらでもよい。

【００２７】その後、厚さ１００ｎｍのタングステンシ
リサイド（ＷＳｉ）と厚さ１００ｎｍの窒化チタン（Ｔ
ｉＮ）と厚さ２５ｎｍの白金（Ｐｔ）と厚さ３００ｎｍ
の金（Ａｕ）をスパッタし、リソグラフィ技術とイオン
ミリングまたはドライエッチング技術を用いて、Ｔ型の
ゲート電極７を形成する（図１（ｄ）参照）。このとき
Ｔ型ゲート電極の庇の部位がシリコン酸化膜３を全て覆
わないよう、つまり、シリコン酸化膜３の表面が露出す
るようにＴ型ゲート電極７を形成する。

【００２８】ソース電極側にあるシリコン酸化膜３全て
とゲート電極７の一部をフォトレジスト４Ｃで覆い、そ
の後、フッ酸によるウェットエッチングまたは気相エッ
チングにより、ゲート電極７横のドレイン電極側にある
シリコン酸化膜３のみ選択的に除去する（図１（ｅ）参
照）。

【００２９】その後、ゲート電極７、シリコン窒化膜
５、シリコン酸化膜３をマスクとして、ＧａＡｓ層２を
エッチングして、除去する（図１（ｆ）参照）。つい
で、シリコン窒化膜５とシリコン酸化膜３を除去した
後、オーミック性を有するドレイン電極８、ソース電極
９を形成して、リセス内オフセットゲートを有する半導
体装置が得られる（図１（ｇ）参照）。

【００３０】本実施例による方法では、領域Ａと、将来
ゲートが形成される領域のみが開口されたシリコン酸化
膜３を形成し、このパターンを用いて、ゲート電極の位
置とＬｇｄを決定するという工程を採用しているので、
リセス内オフセットゲートを有する半導体装置におい
て、ＬｇとＬｇｄの寸法を精度よく、かつＬｇｓ＝０で
ある構造を精度よく形成できる。

【００３１】上記実施例１において、半導体結晶材料は
ｎ型ＧａＡｓ層を用いたが、ＡｌＧａＡｓ層とＧａＡｓ
層またはＩｎＧａＰ層とＧａＡｓ層などを順次成長させ
たヘテロ接合としてもよい。

【００３２】このヘテロ接合の場合、リセス形成のＧａ
Ａｓエッチング工程において、下地ＡｌＧａＡｓ層また
はＩｎＧａＰ層に対して選択的にＧａＡｓをエッチング
し、または非選択的にエッチングしてもいずれであって
もよいが、下地ＡｌＧａＡｓ層またはＩｎＧａＰ層に対
して選択的にエッチングした方が好ましい。その理由
は、電子供給層であるＡｌＧａＡｓ層またはＩｎＧａＰ
層の厚さが精度良く製造でき、ＦＥＴの重要なパラメー
タであるしきい値電圧（Ｖth）が再現よく製造できるか
らである。例えばＢＣｌ3 とＳＦ6 の混合ガスを用いる
ことにより、ＡｌＧａＡｓ層やＩｎＧａＰ層に対して選
択比２００以上のＧａＡｓドライエッチングが可能であ
る。

【００３３】また、上記実施例において、ドレイン電極
とソース電極を形成する前にシリコン窒化膜５とシリコ
ン酸化膜３を除去しているが、これらの層を除去しなく
てもよい。

【００３４】（参考例１）上記実施の形態例（実施例１）では、ソース電極側のリ
セス端とゲート電極端の距離（Ｌｇｓ）が０である半導
体装置の製造方法であるが、任意のＬｇｓを制御よく製
造することもできる。その一参考例について図２を参照
して以下に説明する。

【００３５】図２において、上記実施例１と同様に、Ｇ
ａＡｓ基板１上にｎ型ＧａＡｓ層２を成長した後、第１
の絶縁膜であるシリコン酸化膜３を成長し、リソグラフ
ィ技術を用いてフォトレジスト４Ａを形成する。このと
き、ゲート部以外のリセス部に相当する領域のみフォト
レジスト４Ａが覆われ、且つ、ソース電極側のパターン
をドレイン電極側のパターンよりも幅を短くする。例え
ば、ソース電極側のパターン幅Ｌgsを０．２μｍ、ゲー
ト部の開口寸法Ｌg を０．２μｍ、ドレイン電極側のパ
ターンＬgdを０．４μｍとする。その後、シリコン酸化
膜３を異方性ドライエッチングする（図２（ａ）参
照）。

【００３６】フォトレジスト４Ａを剥離した後、シリコ
ン窒化膜からなる第２の絶縁膜であるシリコン窒化膜５
を形成した後、将来リセスが形成される領域外（領域Ａ
及びＢ）にシリコン窒化膜５が覆われるように、フォト
レジスト４Ｂを形成する。フォトレジスト４Ｂをマスク
として、シリコン酸化膜３及びＧａＡｓ層２に対して選
択的にシリコン窒化膜５をドライエッチングする（図２
（ｂ）参照）。

【００３７】そして、フォトレジスト４Ｂを除去した
後、シリコン酸化膜３とシリコン窒化膜５をマスクとし
て、将来ゲート部領域となるＧａＡｓ層２をエッチング
して、除去する（図２（ｃ）参照）。

【００３８】その後、ＷＳｉ−ＴｉＮ−Ｐｔ−Ａｕを順
次スパッタし、リソグラフィ技術とイオンミリングまた
はドライエッチング技術を用いて、Ｔ型のゲート電極７
を形成する（図２（ｄ）参照）。このときＴ型ゲート電
極７の庇の部位がシリコン酸化膜３を全て覆わないよ
う、つまり、シリコン酸化膜３の表面が露出するように
Ｔ型ゲート電極７を形成する。

【００３９】その後、フッ酸によるウェットエッチング
または気相エッチングにより、ゲート電極７側方のシリ
コン酸化膜３のみ選択的に除去する（図２（ｅ）参
照）。

【００４０】ゲート電極７、シリコン窒化膜５をマスク
として、ＧａＡｓ層２をエッチングして、除去する（図
２（ｆ）参照）。ついで、オーミック性を有するドレイ
ン電極８、ソース電極９を形成して、リセス内オフセッ
トゲートを有する半導体装置を得る（図２（ｇ）参
照）。

【００４１】従って、この実施例２の製造方法では、Ｌ
ｇｓとＬｇｄとＬｇを同一のリソグラフィ工程にて形成
しているため、上記実施例１と同様の効果が得られる
他、さらに、任意の値のＬｇｓ、Ｌｇ、Ｌｇｄで製造で
きる利点がある。

【００４２】また、ドレイン電極側及びソース電極側の
リセス領域外をシリコン窒化膜５が覆っているため、リ
セス形成時にフォトレジストで覆う必要が無く、実施例
１と比較して、リソグラフィ工程が少なくできる利点が
ある。

【００４３】（実施例２）上記実施例において、ゲート電極を形成する前に、側壁
保護膜を形成する方法を追加して、半導体装置を製造す
ることができる。それを第２の実施例として図３に示
す。

【００４４】上記実施例１と同様に、ＧａＡｓ基板１上
にｎ型ＧａＡｓ層２を成長した後、第１の絶縁膜である
シリコン酸化膜３を成長させ、リソグラフィ技術を用い
てフォトレジスト４Ａを形成する。ドレイン電極側にあ
るリセス端とゲート電極端に挟まれる領域（その寸法は
Ｌｇｄ）と、領域Ｂのシリコン酸化膜３を残す。そし
て、領域Ａのみに第２の絶縁膜であるシリコン窒化膜５
を形成する（図３（ａ）参照）。

【００４５】シリコン酸化膜３とシリコン窒化膜５をマ
スクとして、将来ゲート部領域となるＧａＡｓ層２をエ
ッチングして、除去する（図３（ｂ）参照）。そして、
全面にシリコン窒化膜からなる第３の絶縁膜を成長さ
せ、ＳＦ6 ガスを用いたＲＩＥにて全面をエッチバック
して、開口部に側壁保護膜１０を形成する（図３（ｃ）
参照）。その後は実施例１と同様の工程を経て、リセス
内オフセットゲートを有する半導体装置が得られる（図
３（ｄ）〜（ｇ）参照）。

【００４６】このようにゲート電極７を形成する前に側
壁保護膜１０を形成する方法を追加し、ゲート電極７と
ＧａＡｓ結晶面の界面が側壁保護膜で覆われているた
め、ドレイン電極側のリセス（その寸法はＬｇｄ）を形
成するためのＧａＡｓエッチング時において、ＧａＡｓ
エッチングがスムーズに行われ、表面がなめらかなリセ
ス面が形成できる。

【００４７】

【００４８】

【発明の効果】本発明の製造方法によれば、領域Ａと、
将来ゲートが形成される領域のみが開口された第１絶縁
膜を形成し、このパターンを用いて、ゲート電極の位置
とＬｇｄを決定するという工程を採用しているので、リ
セス内オフセットゲートを有する半導体装置において、
ＬｇとＬｇｄの寸法を精度よく、かつＬｇｓ＝０である
構造を精度よく形成できる。

【００４９】また、任意の値のＬｇｓ、Ｌｇ、Ｌｇｄで
製造でき、しかも工程を省略することができる。

【００５０】更に、保護膜を形成することによりゲート
電極とリセス部の境界部分を滑らかな状態にして製造す
ることができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｇ）は、本発明にかかる半導体装置
の製造方法の一例を示す工程図である。

【図２】（ａ）〜（ｇ）は、本発明にかかる半導体装置
の製造方法の参考例を示す工程図である。

【図３】（ａ）〜（ｇ）は、本発明にかかる半導体装置
の製造方法の他の例を示す工程図である。

【図４】（ａ）〜（ｅ）は、従来の半導体装置の製造方
法の一例を示す工程図である。

【図５】（ａ）〜（ｅ）は、従来の半導体装置の製造方
法の一例を示す工程図である。

【図６】（ａ）〜（ｅ）は、従来の半導体装置の製造方
法の一例を示す工程図である。

【符号の説明】

１ＧａＡｓ基板２ＧａＡｓ層３シリコン酸化膜４Ａ，４Ｂ，４Ｃフォトレジスト５シリコン窒化膜６リセス７ゲート電極８ドレイン電極９ソース電極

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平８−148509（ＪＰ，Ａ) 特開平３−227528（ＪＰ，Ａ) 特開平２−140942（ＪＰ，Ａ) 特開昭64−2372（ＪＰ，Ａ) 特開昭60−64478（ＪＰ，Ａ) 特開平４−206738（ＪＰ，Ａ) 特開平２−305445（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/812

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に、リセスが形成される領
域外でかつドレイン電極側の第１領域と、ゲートが形成
されるゲート領域とを開口させた第１絶縁膜を設け、次
に前記第１領域部分に第２絶縁膜を設け、前記ゲート領
域にリセスを形成した後該ゲート領域に前記第１絶縁膜
上に延在するゲート電極を形成し、その後該ゲート電極
の側方のドレイン電極側の前記第１絶縁膜を選択的に除
去し、残余の前記第１絶縁膜と前記ゲート電極と前記第
２絶縁膜とをマスクとして、前記除去した部分にドレイ
ン電極側に延びるリセスを形成し、前記残余の前記第１
絶縁膜と前記第２絶縁膜を除去し、ドレイン電極、ソー
ス電極をそれぞれ所定位置に形成することを特徴とした
半導体装置の製造方法。
【請求項２】請求項１の半導体装置の製造方法におい
て、第２絶縁膜を設けた後、前記ゲート領域の端面に保
護膜を設けることを特徴とした半導体装置の製造方法。
【請求項３】前記半導体基板を積層構造とし、前記リ
セスを形成する際、選択的に前記半導体基板をエッチン
グすることを特徴とした請求項１または２に記載の半導
体装置の製造方法。