JP3197048B2 - 平面型磁気素子の製造方法 - Google Patents
平面型磁気素子の製造方法Info
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- JP3197048B2 JP3197048B2 JP06345392A JP6345392A JP3197048B2 JP 3197048 B2 JP3197048 B2 JP 3197048B2 JP 06345392 A JP06345392 A JP 06345392A JP 6345392 A JP6345392 A JP 6345392A JP 3197048 B2 JP3197048 B2 JP 3197048B2
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Description
【０００１】
【産業上の利用分野】本発明は平面インダクタや平面ト
ランスなどの平面型磁気素子の製造方法に関する。
ランスなどの平面型磁気素子の製造方法に関する。
【０００２】
【従来の技術】近年、ＬＳＩなどに代表される集積回路
技術の進歩に伴い各種電子機器の小型化が盛んに進めら
れている。ところが機器全体における電源部の容積率増
大の傾向が顕著になってきた。これは電源部に必須なイ
ンダクタやトランスなどの磁気部品の小型・集積化が他
の部品と比較して著しく遅れているためである。最近、
この課題を解決するために平面コイルと磁性体とを組み
合わせた平面型の磁気素子が提案され、その高性能化の
検討が進められている。平面型磁気素子は各種プレーナ
技術を用いて作製されているが、コイルのパターニング
はその中でも重要な要素である。スパイラルコイルはイ
ンダクタンスを大きくとることができ、その結果品質係
数Ｑを高くできるため、素子化を考えた場合有利な形状
である。
技術の進歩に伴い各種電子機器の小型化が盛んに進めら
れている。ところが機器全体における電源部の容積率増
大の傾向が顕著になってきた。これは電源部に必須なイ
ンダクタやトランスなどの磁気部品の小型・集積化が他
の部品と比較して著しく遅れているためである。最近、
この課題を解決するために平面コイルと磁性体とを組み
合わせた平面型の磁気素子が提案され、その高性能化の
検討が進められている。平面型磁気素子は各種プレーナ
技術を用いて作製されているが、コイルのパターニング
はその中でも重要な要素である。スパイラルコイルはイ
ンダクタンスを大きくとることができ、その結果品質係
数Ｑを高くできるため、素子化を考えた場合有利な形状
である。
【０００３】品質係数の高いスパイラルコイルを得るた
めには、コイル作製時にいくつかのパラメータを最適値
に設定することが好ましい。重要なパラメータとして
は、（１）コイルの膜厚、（２）コイルのライン幅／ス
ペース幅、（３）スパイラルコイルの外形寸法、（４）
平面インダクタの外形寸法などが代表例として挙げられ
る。このうち、（２）以外はコイルの動作周波数に応じ
て最適値をほぼ決定できる。そこで、（２）のコイルの
ライン幅（δ）とスペース幅（ｓ）との最適な関係につ
いて以下に説明する。
めには、コイル作製時にいくつかのパラメータを最適値
に設定することが好ましい。重要なパラメータとして
は、（１）コイルの膜厚、（２）コイルのライン幅／ス
ペース幅、（３）スパイラルコイルの外形寸法、（４）
平面インダクタの外形寸法などが代表例として挙げられ
る。このうち、（２）以外はコイルの動作周波数に応じ
て最適値をほぼ決定できる。そこで、（２）のコイルの
ライン幅（δ）とスペース幅（ｓ）との最適な関係につ
いて以下に説明する。
【０００４】図３（ａ）および（ｂ）は、それぞれ平面
インダクタを構成するスパイラルコイルのライン幅
（δ）を横軸、スペース（ｓ）幅を縦軸とする平面内に
おいて、所定のインダクタンス（Ｌ）およびコイル抵抗
（Ｒ）が得られる条件を示す図である。図中の（ａ）は
磁性体の透磁率と磁性体の厚さとの積μs ・ｔ＝１００
０μｍ、（ｂ）はμs ・ｔ＝５０００μｍの場合であ
る。また、いずれの場合も、磁性体の外形の一辺の寸法
ｗ＝５ｍｍ、スパイラルコイル外形の一辺の寸法ａo＝
５ｍｍ（磁性体外形寸法ｗに等しい）、スパイラルコイ
ルの内形の一辺の寸法ａi ＝０．２ｍｍ、スパイラルコ
イルのターン数Ｎ＝１０、コイル導体の厚さｔc ＝１０
μｍ、磁性体間ギャップｇ＝１２μｍである。ここで、
コイルの実用可能なライン／スペース（δ／ｓ）の範囲
は、 Ｎδ＋（Ｎ−１）ｓ≦（ｗ−ａi ）／２ となる。前記の条件では、 １０δ＋９ｓ≦２４００μｍ である。
インダクタを構成するスパイラルコイルのライン幅
（δ）を横軸、スペース（ｓ）幅を縦軸とする平面内に
おいて、所定のインダクタンス（Ｌ）およびコイル抵抗
（Ｒ）が得られる条件を示す図である。図中の（ａ）は
磁性体の透磁率と磁性体の厚さとの積μs ・ｔ＝１００
０μｍ、（ｂ）はμs ・ｔ＝５０００μｍの場合であ
る。また、いずれの場合も、磁性体の外形の一辺の寸法
ｗ＝５ｍｍ、スパイラルコイル外形の一辺の寸法ａo＝
５ｍｍ（磁性体外形寸法ｗに等しい）、スパイラルコイ
ルの内形の一辺の寸法ａi ＝０．２ｍｍ、スパイラルコ
イルのターン数Ｎ＝１０、コイル導体の厚さｔc ＝１０
μｍ、磁性体間ギャップｇ＝１２μｍである。ここで、
コイルの実用可能なライン／スペース（δ／ｓ）の範囲
は、 Ｎδ＋（Ｎ−１）ｓ≦（ｗ−ａi ）／２ となる。前記の条件では、 １０δ＋９ｓ≦２４００μｍ である。
【０００５】図３から明らかなように、インダクタンス
Ｌはδとｓの値によって種々変化する。一方、コイル抵
抗Ｒはｓが小さくδが大きいほど小さくなる。すなわ
ち、δおよびｓの影響は、ＬよりもＲのほうが著しい。
インダクタのＱ値はＬ／Ｒに比例するため、これを高く
するにはｓ→０（またはδ／ｐ→１、ここでｐはコイル
ピッチでありｐ＝δ＋ｓ）近傍でδおよびｓを決定する
ことが重要になる。
Ｌはδとｓの値によって種々変化する。一方、コイル抵
抗Ｒはｓが小さくδが大きいほど小さくなる。すなわ
ち、δおよびｓの影響は、ＬよりもＲのほうが著しい。
インダクタのＱ値はＬ／Ｒに比例するため、これを高く
するにはｓ→０（またはδ／ｐ→１、ここでｐはコイル
ピッチでありｐ＝δ＋ｓ）近傍でδおよびｓを決定する
ことが重要になる。
【０００６】図４は、Ｌ／Ｒのδ／ｐ依存性を示すもの
である。なお、縦軸は、Ｌ／Ｒ（δ／ｐ→１）、すなわ
ちδ／ｐを１に近付けたときのＬ／Ｒの値、で規格化さ
れたＬ／Ｒである。また、この図では、 磁性体の外形寸法 ：ｗ＝１〜５ｍｍ スパイラルコイルの内形寸法：ａi ＝０．２ｍｍ スパイラルコイルの外形寸法：ａo ＝０．９ｗ 磁性体の透過率と厚さとの積：μs ・ｔ＝１０3 〜１０
4 μｍ の種々の場合について計算によって得られるすべての値
が含まれる領域を、斜線領域で示している。Ｌ／Ｒは、
δ／ｐが１のときに最大で、δ／ｐが小さくなると減少
する。このことから、図３の結論と同様に、Ｑ値の高い
平面インダクタを得るには、δ／ｐ＝１近傍でコイルの
ライン幅（δ）／スペース幅（ｓ）を決定することが重
要になる。
である。なお、縦軸は、Ｌ／Ｒ（δ／ｐ→１）、すなわ
ちδ／ｐを１に近付けたときのＬ／Ｒの値、で規格化さ
れたＬ／Ｒである。また、この図では、 磁性体の外形寸法 ：ｗ＝１〜５ｍｍ スパイラルコイルの内形寸法：ａi ＝０．２ｍｍ スパイラルコイルの外形寸法：ａo ＝０．９ｗ 磁性体の透過率と厚さとの積：μs ・ｔ＝１０3 〜１０
4 μｍ の種々の場合について計算によって得られるすべての値
が含まれる領域を、斜線領域で示している。Ｌ／Ｒは、
δ／ｐが１のときに最大で、δ／ｐが小さくなると減少
する。このことから、図３の結論と同様に、Ｑ値の高い
平面インダクタを得るには、δ／ｐ＝１近傍でコイルの
ライン幅（δ）／スペース幅（ｓ）を決定することが重
要になる。
【０００７】このような平面インダクタを製造する場
合、コイルパターンは、半導体製造プロセスを応用し
て、薄膜形成技術および各種リソグラフィ技術を用いて
作製される。これらの技術における加工限界を決定する
要因としては、露光方法、レジスト材料、エッチング方
法などが挙げられる。ただし、フォトリソグラフィ技術
を使用する限り、露光に用いる光源の波長が最も大きな
要因となり、現在用いられているｇ線またはｉ線によっ
て得られる最小線幅は０．５μｍ程度である。これに対
して、将来のエキシマレーザやＳＯＲ光による露光で
は、０．１μｍ以下の解像度が得られるであろうと予測
されている。また、生産性は悪くなるが電子ビーム直線
露光によれば、０．０５μｍ程度の線幅を得ることがで
きる。
合、コイルパターンは、半導体製造プロセスを応用し
て、薄膜形成技術および各種リソグラフィ技術を用いて
作製される。これらの技術における加工限界を決定する
要因としては、露光方法、レジスト材料、エッチング方
法などが挙げられる。ただし、フォトリソグラフィ技術
を使用する限り、露光に用いる光源の波長が最も大きな
要因となり、現在用いられているｇ線またはｉ線によっ
て得られる最小線幅は０．５μｍ程度である。これに対
して、将来のエキシマレーザやＳＯＲ光による露光で
は、０．１μｍ以下の解像度が得られるであろうと予測
されている。また、生産性は悪くなるが電子ビーム直線
露光によれば、０．０５μｍ程度の線幅を得ることがで
きる。
【０００８】一方、平面インダクタを構成するコイルの
厚さは、少なくとも使用する周波数帯によって決定され
るスキンデプス程度に設定する必要がある。実用される
コイルの厚さは、使用周波数以外にコイル材料の比抵抗
によっても変わり、例えばＡｌを用いた場合、使用周波
数帯１０〜１００ＭＨｚでほぼ１０μｍ程度となる。コ
イルの厚さを１０μｍ程度に設定し、かつ前述した理論
値に近いような高いＱ値を得るためにスペース幅を狭く
すると、スペース部の溝のアスペクト比は１０以上とな
ってしまう。現在、このようにアスペクト比の高い溝に
絶縁膜を充填する技術は通常の化学的気相成長法（ＣＶ
Ｄ法）や物理的気相成長法（スパッタリング法や真空蒸
着法）のいずれにおいても確立されていないため、導体
間スペースのアスペクト比が非常に大きい平面インダク
タの試作例は報告されていない。
厚さは、少なくとも使用する周波数帯によって決定され
るスキンデプス程度に設定する必要がある。実用される
コイルの厚さは、使用周波数以外にコイル材料の比抵抗
によっても変わり、例えばＡｌを用いた場合、使用周波
数帯１０〜１００ＭＨｚでほぼ１０μｍ程度となる。コ
イルの厚さを１０μｍ程度に設定し、かつ前述した理論
値に近いような高いＱ値を得るためにスペース幅を狭く
すると、スペース部の溝のアスペクト比は１０以上とな
ってしまう。現在、このようにアスペクト比の高い溝に
絶縁膜を充填する技術は通常の化学的気相成長法（ＣＶ
Ｄ法）や物理的気相成長法（スパッタリング法や真空蒸
着法）のいずれにおいても確立されていないため、導体
間スペースのアスペクト比が非常に大きい平面インダク
タの試作例は報告されていない。
【０００９】例えば図５に、所定の基板上に磁性膜１
１、絶縁膜１２、コイル導体１３、絶縁膜１４および磁
性膜１５が順次形成された外鉄型平面インダクタを示
す。通常の薄膜形成プロセスでは、導体間スペースのア
スペクト比が２を越えると、スペースを埋めることが不
可能になる。また、導体間スペースのアスペクト比が小
さくなるようにコイル導体を作製したとしても、コイル
導体によって大きな段差がある下地上に通常の薄膜形成
プロセスで絶縁膜を成膜すると、形成された絶縁膜の表
面には大きな凹凸ができる。さらに、凹凸の大きい絶縁
膜上に磁性膜を形成すると、磁気特性が著しく劣化す
る。このため、上部磁性膜を成膜する前に絶縁膜表面を
平坦化することが必要となる。良好な磁気特性を得るに
は、Ｒmax ＝５ｎｍ程度の平坦さが要求される。したが
って、従来の薄膜形成プロセスを用いた場合には、絶縁
膜（例えばＳｉＯ2 ）の成膜、エッチバック、リフロー
といった工程を、複数のサイクルで行なわなければなら
ないという問題がある。
１、絶縁膜１２、コイル導体１３、絶縁膜１４および磁
性膜１５が順次形成された外鉄型平面インダクタを示
す。通常の薄膜形成プロセスでは、導体間スペースのア
スペクト比が２を越えると、スペースを埋めることが不
可能になる。また、導体間スペースのアスペクト比が小
さくなるようにコイル導体を作製したとしても、コイル
導体によって大きな段差がある下地上に通常の薄膜形成
プロセスで絶縁膜を成膜すると、形成された絶縁膜の表
面には大きな凹凸ができる。さらに、凹凸の大きい絶縁
膜上に磁性膜を形成すると、磁気特性が著しく劣化す
る。このため、上部磁性膜を成膜する前に絶縁膜表面を
平坦化することが必要となる。良好な磁気特性を得るに
は、Ｒmax ＝５ｎｍ程度の平坦さが要求される。したが
って、従来の薄膜形成プロセスを用いた場合には、絶縁
膜（例えばＳｉＯ2 ）の成膜、エッチバック、リフロー
といった工程を、複数のサイクルで行なわなければなら
ないという問題がある。
【００１０】さらに、薄膜形成プロセスを用いて製造さ
れる平面コイルは、膜厚が比較的厚い単層膜の積層構造
を有するため、薄膜成長に伴って発生する内部応力によ
って下地に大きな反りが発生する。このような反りがあ
る程度以上になると、それ以降はウェハープロセスに投
入することが不可能になるため、生産性が著しく低下す
る。また、薄膜間の応力によって剥離が起こり易くな
る。さらに、プロセスの工程数が増えれば増えるほど、
各工程ごとに薄膜中にかかる応力の大きさと方向が変化
し、これらのストレスによって磁性体の特性劣化や、コ
イル導体の配線不良などが発生しやすくなる。これらの
点も、プレーナ技術を用いて平面インダクタを製造する
際に大きな問題となる。
れる平面コイルは、膜厚が比較的厚い単層膜の積層構造
を有するため、薄膜成長に伴って発生する内部応力によ
って下地に大きな反りが発生する。このような反りがあ
る程度以上になると、それ以降はウェハープロセスに投
入することが不可能になるため、生産性が著しく低下す
る。また、薄膜間の応力によって剥離が起こり易くな
る。さらに、プロセスの工程数が増えれば増えるほど、
各工程ごとに薄膜中にかかる応力の大きさと方向が変化
し、これらのストレスによって磁性体の特性劣化や、コ
イル導体の配線不良などが発生しやすくなる。これらの
点も、プレーナ技術を用いて平面インダクタを製造する
際に大きな問題となる。
【００１１】
【発明が解決しようとする課題】以上述べたように、従
来の薄膜形成技術を用いて平面型磁気素子を製造する場
合、幅が小さくかつアスペクト比の大きい溝に絶縁膜を
埋め込むことは不可能であり、しかも絶縁膜表面の平坦
化するための工程の増加、および内部応力の発生による
不良発生を伴い、実用的ではなかった。本発明の目的
は、理論値どうりの特性を有する平面型磁気素子を非常
に簡単なプロセスで製造できる方法を提供することにあ
る。
来の薄膜形成技術を用いて平面型磁気素子を製造する場
合、幅が小さくかつアスペクト比の大きい溝に絶縁膜を
埋め込むことは不可能であり、しかも絶縁膜表面の平坦
化するための工程の増加、および内部応力の発生による
不良発生を伴い、実用的ではなかった。本発明の目的
は、理論値どうりの特性を有する平面型磁気素子を非常
に簡単なプロセスで製造できる方法を提供することにあ
る。
【００１２】
【課題を解決するための手段と作用】本発明の平面型磁
気素子の製造方法は、磁性膜上に絶縁膜を介して導体膜
を形成する工程と、該導体膜をパターニングしてコイル
導体を形成する工程と、原料ガスとしてトリメチルシラ
ンおよび酸素を用いた液相酸化法（Ｌｉｑｕｉｄ Ｐｈ
ａｓｅ Ｏｘｉｄａｔｉｏｎ）によりコイル導体の間隙
および表面に絶縁膜を充填・被覆する工程と、該絶縁膜
の表面に磁性膜を形成する工程とを具備したことを特徴
とするものである。本発明において、液相酸化法により
コイル導体の表面に被覆された絶縁膜の表面粗さが５ｎ
ｍ以下であることが好ましい。また、コイル導体として
はＡｌ、Ａｌ合金、Ｃｕ、およびＣｕ合金からなる群よ
り選択される材料を用いることが好ましい。以下、本発
明の方法をさらに詳細に説明する。
気素子の製造方法は、磁性膜上に絶縁膜を介して導体膜
を形成する工程と、該導体膜をパターニングしてコイル
導体を形成する工程と、原料ガスとしてトリメチルシラ
ンおよび酸素を用いた液相酸化法（Ｌｉｑｕｉｄ Ｐｈ
ａｓｅ Ｏｘｉｄａｔｉｏｎ）によりコイル導体の間隙
および表面に絶縁膜を充填・被覆する工程と、該絶縁膜
の表面に磁性膜を形成する工程とを具備したことを特徴
とするものである。本発明において、液相酸化法により
コイル導体の表面に被覆された絶縁膜の表面粗さが５ｎ
ｍ以下であることが好ましい。また、コイル導体として
はＡｌ、Ａｌ合金、Ｃｕ、およびＣｕ合金からなる群よ
り選択される材料を用いることが好ましい。以下、本発
明の方法をさらに詳細に説明する。
【００１３】まず、所定の基板上に形成された磁性膜上
に絶縁膜を介してコイル導体となる導体膜を成膜する。
基板は特に限定されず、Ｓｉ、ＧａＡｓなどの半導体基
板、絶縁基板などが用いられる。半導体基板の表面に、
絶縁膜を形成してもよい。磁性膜は、各種の磁性合金を
スパッタリングなどの方法により形成することが好まし
い。
に絶縁膜を介してコイル導体となる導体膜を成膜する。
基板は特に限定されず、Ｓｉ、ＧａＡｓなどの半導体基
板、絶縁基板などが用いられる。半導体基板の表面に、
絶縁膜を形成してもよい。磁性膜は、各種の磁性合金を
スパッタリングなどの方法により形成することが好まし
い。
【００１４】磁性膜上に形成される絶縁膜は、コイル間
の線間容量を小さくするために、比誘電率が小さいこと
が好ましい。絶縁膜の材料としては、種々の酸化物、窒
化物、弗化物、炭化水素系の高分子化合物、ポリシラン
などが挙げられる。代表的な材料は、ＳｉＯ2 、Ｓｉx
Ｎy 、ＣａＦ2 、ポリイミドなどである。絶縁膜は、コ
イル導体と磁性膜との間を十分に絶縁できるだけの厚さ
が必要である。その厚さは絶縁膜材料によって異なり、
例えばＳｉＯ2 を用いた場合、動作電圧が２０Ｖでは１
μｍ程度の厚さが適当である。絶縁膜の形成方法として
は、ＣＶＤ法、スパッタリング法などの気相成長法、ス
ピナーを用いて絶縁材料を塗布し熱硬化させる方法など
が挙げられる。
の線間容量を小さくするために、比誘電率が小さいこと
が好ましい。絶縁膜の材料としては、種々の酸化物、窒
化物、弗化物、炭化水素系の高分子化合物、ポリシラン
などが挙げられる。代表的な材料は、ＳｉＯ2 、Ｓｉx
Ｎy 、ＣａＦ2 、ポリイミドなどである。絶縁膜は、コ
イル導体と磁性膜との間を十分に絶縁できるだけの厚さ
が必要である。その厚さは絶縁膜材料によって異なり、
例えばＳｉＯ2 を用いた場合、動作電圧が２０Ｖでは１
μｍ程度の厚さが適当である。絶縁膜の形成方法として
は、ＣＶＤ法、スパッタリング法などの気相成長法、ス
ピナーを用いて絶縁材料を塗布し熱硬化させる方法など
が挙げられる。
【００１５】絶縁膜上に形成される導体膜としては、抵
抗率が低い材料を用いることが好ましい。具体的には、
Ａｌ、Ａｌ合金、Ｃｕ、Ｃｕ合金、Ａｇ、Ａｇ合金、Ｐ
ｄ、Ｐｄ合金、Ｐｔ、Ｐｔ合金などが挙げられるが、こ
れらに限定されない。結晶構造は、多結晶でも単結晶で
もよい。導体膜の膜厚は、少なくとも磁気素子が使用さ
れる周波数帯によって決定されるスキンデプス程度に設
定することが好ましい。この他に導体膜の膜厚を決定す
る要因として、コイル導体材料の比抵抗が挙げられる。
これら要因をすべて考慮すると、１０〜１００ＭＨｚの
周波数帯においては約１０μｍ程度の厚さが要求され
る。さらに、磁気素子の小型化が進むにつれて、導体内
を流れる電流密度が高くなり、素子からの発熱量が非常
に大きくなる。このため、コイル導体自体のエレクトロ
マイグレーションやサーモマイグレーションによる断線
に対する耐性、およびコイル導体中にかかる内部応力に
よって発生するストレスマイグレーションによる断線に
対する耐性が非常に重要な要素となる。そこで、コイル
導体薄膜としては、高配向膜を用いることが好ましく、
さらに単結晶または多少の欠陥を含むものの単結晶に近
い薄膜を用いることがより好ましい。導体膜の形成方法
としては、真空蒸着法、イオンプレーティング法、各種
スパッタリング法、各種ＣＶＤ法などの気相成長法およ
び各種メッキ法が挙げられる。
抗率が低い材料を用いることが好ましい。具体的には、
Ａｌ、Ａｌ合金、Ｃｕ、Ｃｕ合金、Ａｇ、Ａｇ合金、Ｐ
ｄ、Ｐｄ合金、Ｐｔ、Ｐｔ合金などが挙げられるが、こ
れらに限定されない。結晶構造は、多結晶でも単結晶で
もよい。導体膜の膜厚は、少なくとも磁気素子が使用さ
れる周波数帯によって決定されるスキンデプス程度に設
定することが好ましい。この他に導体膜の膜厚を決定す
る要因として、コイル導体材料の比抵抗が挙げられる。
これら要因をすべて考慮すると、１０〜１００ＭＨｚの
周波数帯においては約１０μｍ程度の厚さが要求され
る。さらに、磁気素子の小型化が進むにつれて、導体内
を流れる電流密度が高くなり、素子からの発熱量が非常
に大きくなる。このため、コイル導体自体のエレクトロ
マイグレーションやサーモマイグレーションによる断線
に対する耐性、およびコイル導体中にかかる内部応力に
よって発生するストレスマイグレーションによる断線に
対する耐性が非常に重要な要素となる。そこで、コイル
導体薄膜としては、高配向膜を用いることが好ましく、
さらに単結晶または多少の欠陥を含むものの単結晶に近
い薄膜を用いることがより好ましい。導体膜の形成方法
としては、真空蒸着法、イオンプレーティング法、各種
スパッタリング法、各種ＣＶＤ法などの気相成長法およ
び各種メッキ法が挙げられる。
【００１６】次に、導体上にレジストを塗布し、フォト
リソグラフィによりレジストパターンを形成し、レジス
トパターンをマスクとして導体膜をエッチングし、コイ
ル導体を形成する。前述したように、導体膜の膜厚が比
較的厚い場合、導体膜をコイル形状にパターニングする
ために、異方性の大きいエッチング方法を用いることが
必要である。具体的には、化学的ドライエッチング法
（ＣＤＥ）（特にダウンフローを利用することが好まし
い）、反応性イオンエッチング法（ＲＩＥ）、イオンビ
ームエッチング法などがあげられる。コイルの形状とし
ては、スパイラル型またはつづらおれ型が代表的である
が、高いＱ値を得るためにはスパイラル型が好ましい。
リソグラフィによりレジストパターンを形成し、レジス
トパターンをマスクとして導体膜をエッチングし、コイ
ル導体を形成する。前述したように、導体膜の膜厚が比
較的厚い場合、導体膜をコイル形状にパターニングする
ために、異方性の大きいエッチング方法を用いることが
必要である。具体的には、化学的ドライエッチング法
（ＣＤＥ）（特にダウンフローを利用することが好まし
い）、反応性イオンエッチング法（ＲＩＥ）、イオンビ
ームエッチング法などがあげられる。コイルの形状とし
ては、スパイラル型またはつづらおれ型が代表的である
が、高いＱ値を得るためにはスパイラル型が好ましい。
【００１７】さらに、レジストを除去した後、液相酸化
法によってコイル導体間スペースおよびコイル導体の表
面を、絶縁膜で充填・被覆する。前述したように、非常
にアクペクト比の大きい溝に絶縁膜の充填する場合、通
常の気相成長法を用いることは不適当である。そこで、
本発明では、液相酸化法が用いられる。この方法は、気
相から固相への直接変化を伴うプロセスではなく、反応
中間体が液相的に振る舞うので、どのようなアスペクト
比を持つ溝にも、絶縁膜を確実に充填できる。また、こ
の方法では、絶縁膜の表面を平坦化するために工程を追
加する必要はなく、内部応力も低減できる。具体的に
は、原料気体としてトリメチルシラン（（ＣＨ3 ）3 Ｓ
ｉＨ）と酸素（Ｏ2 ）を用い、それぞれの活性化された
反応中間生成物どうしを基板表面において反応させてＳ
ｉＯ2 を生成させる方法が代表的である。ただし、中間
生成物が液相的に振る舞う限り、用いる原料や活性化の
手法に関しては特に限定されない。最後に、液相酸化法
により形成された絶縁膜上に、上部磁性膜を形成する。
なお、平面インダクタの構造は、外鉄型、内鉄型のどち
らでもよい。
法によってコイル導体間スペースおよびコイル導体の表
面を、絶縁膜で充填・被覆する。前述したように、非常
にアクペクト比の大きい溝に絶縁膜の充填する場合、通
常の気相成長法を用いることは不適当である。そこで、
本発明では、液相酸化法が用いられる。この方法は、気
相から固相への直接変化を伴うプロセスではなく、反応
中間体が液相的に振る舞うので、どのようなアスペクト
比を持つ溝にも、絶縁膜を確実に充填できる。また、こ
の方法では、絶縁膜の表面を平坦化するために工程を追
加する必要はなく、内部応力も低減できる。具体的に
は、原料気体としてトリメチルシラン（（ＣＨ3 ）3 Ｓ
ｉＨ）と酸素（Ｏ2 ）を用い、それぞれの活性化された
反応中間生成物どうしを基板表面において反応させてＳ
ｉＯ2 を生成させる方法が代表的である。ただし、中間
生成物が液相的に振る舞う限り、用いる原料や活性化の
手法に関しては特に限定されない。最後に、液相酸化法
により形成された絶縁膜上に、上部磁性膜を形成する。
なお、平面インダクタの構造は、外鉄型、内鉄型のどち
らでもよい。
【００１８】以上のような本発明の方法を用いれば、コ
イル導体間スペースが狭いかつアスペクト比が大きい場
合でも少ない工程数で絶縁膜を充填することができ、Ｑ
値の高い平面型磁気素子を製造できる。
イル導体間スペースが狭いかつアスペクト比が大きい場
合でも少ない工程数で絶縁膜を充填することができ、Ｑ
値の高い平面型磁気素子を製造できる。
【００１９】
【実施例】以下に本発明の実施例を図面を参照して説明
する。
する。
【００２０】実施例１ Ｓｉ単結晶基板１上に膜厚１μｍの熱酸化膜２を形成し
た後、ｒｆマグネトロンスパッタリングにより平均膜厚
２μｍのＣｏＺｒＮｂアモルファス合金を成膜し、磁性
膜３を形成した。その上に、プラズマＣＶＤ法により平
均膜厚２μｍのＳｉＯ2 膜を成膜し、絶縁膜４を形成し
た。その上に、直流マグネトロンスパッタリング法によ
り平均膜厚１０μｍのＡｌ−Ｓｉ−Ｃｕ膜を成膜し、導
体膜５を形成した（図１（ａ））。次に、導体膜５上に
レジストを塗布し、露光・現像して、ライン幅５０μ
ｍ、スペース幅１μｍのレジストパターン６を形成した
（図１（ｂ））。レジストパターン６をマスクとしてＲ
ＩＥにより導体膜５をエッチングし、コイル導体７を形
成した後、レジストパターン６を除去した。このコイル
導体７を構成するＡｌ−Ｓｉ−Ｃｕ膜は、（１１１）面
に選択配向しており、表面粗さＲmax は約２００ｎｍで
あった（図１（ｃ））。次いで、原料気体としてトリメ
チルシランと酸素とを用いた液相酸化法により、コイル
導体間および表面にＳｉＯ2 膜を充填・被覆し、絶縁膜
８を形成した。このように、アスペクト比が１０である
コイル導体間スペースに絶縁膜を充填することができ
た。この絶縁膜８の表面粗さＲmax は２ｎｍであった。
この上に、ｒｆマグネトロンスパッタリングにより、下
部磁性膜と同じ組成および膜厚のＣｏＺｒＮｂ膜を作製
し、磁性膜９形成し、平面インダクタを製造した（図１
（ｄ））。
た後、ｒｆマグネトロンスパッタリングにより平均膜厚
２μｍのＣｏＺｒＮｂアモルファス合金を成膜し、磁性
膜３を形成した。その上に、プラズマＣＶＤ法により平
均膜厚２μｍのＳｉＯ2 膜を成膜し、絶縁膜４を形成し
た。その上に、直流マグネトロンスパッタリング法によ
り平均膜厚１０μｍのＡｌ−Ｓｉ−Ｃｕ膜を成膜し、導
体膜５を形成した（図１（ａ））。次に、導体膜５上に
レジストを塗布し、露光・現像して、ライン幅５０μ
ｍ、スペース幅１μｍのレジストパターン６を形成した
（図１（ｂ））。レジストパターン６をマスクとしてＲ
ＩＥにより導体膜５をエッチングし、コイル導体７を形
成した後、レジストパターン６を除去した。このコイル
導体７を構成するＡｌ−Ｓｉ−Ｃｕ膜は、（１１１）面
に選択配向しており、表面粗さＲmax は約２００ｎｍで
あった（図１（ｃ））。次いで、原料気体としてトリメ
チルシランと酸素とを用いた液相酸化法により、コイル
導体間および表面にＳｉＯ2 膜を充填・被覆し、絶縁膜
８を形成した。このように、アスペクト比が１０である
コイル導体間スペースに絶縁膜を充填することができ
た。この絶縁膜８の表面粗さＲmax は２ｎｍであった。
この上に、ｒｆマグネトロンスパッタリングにより、下
部磁性膜と同じ組成および膜厚のＣｏＺｒＮｂ膜を作製
し、磁性膜９形成し、平面インダクタを製造した（図１
（ｄ））。
【００２１】得られた平面インダクタについて、コイル
端子間に３０Ｖの電圧を印加したところ、絶縁破壊は観
察されなかった。また、同インダクタをＡｌ2 Ｏ3 パッ
ケージに実装し、端子間電圧１０Ｖ、電流０．８Ａを印
加し、自然空冷で１００時間の耐久試験を行ったとこ
ろ、エレクトロマイグレーション、サーモマイグレーシ
ョンなどに起因するようなコイル導体の断線故障や絶縁
破壊に起因する電流のリークは観察されなかった。
端子間に３０Ｖの電圧を印加したところ、絶縁破壊は観
察されなかった。また、同インダクタをＡｌ2 Ｏ3 パッ
ケージに実装し、端子間電圧１０Ｖ、電流０．８Ａを印
加し、自然空冷で１００時間の耐久試験を行ったとこ
ろ、エレクトロマイグレーション、サーモマイグレーシ
ョンなどに起因するようなコイル導体の断線故障や絶縁
破壊に起因する電流のリークは観察されなかった。
【００２２】比較のために、従来のシランと酸素とを用
いたプラズマＣＶＤ法により、図１（ｃ）に示すよう
に、アスペクト比が１０であるコイル導体間スペースに
絶縁膜を充填しようと試みたが、不可能であった。
いたプラズマＣＶＤ法により、図１（ｃ）に示すよう
に、アスペクト比が１０であるコイル導体間スペースに
絶縁膜を充填しようと試みたが、不可能であった。
【００２３】また、コイル導体の間隔を広げ、アスペク
ト比が２である試料を作製し、テトラエトキシシラン
（ＴＥＯＳ）を原料とするＣＶＤ法により、コイル導体
間および表面に絶縁膜を充填・被覆することを試みた。
この場合、１回の成膜では表面の凹凸が激しくなった。
そこで、成膜およびエッチバックを行うサイクルを５回
繰り返したところ、表面粗さＲmax は５ｎｍ程度になっ
た。この絶縁膜の上に、ｒｆマグネトロンスパッタリン
グにより平均膜厚２μｍのＣｏＺｒＮｂアモルファス合
金を成膜し、平面型インダクタを形成した。しかし、こ
の平面型インダクタは、コイル導体の間隔が広いため、
Ｑ値が低かった。
ト比が２である試料を作製し、テトラエトキシシラン
（ＴＥＯＳ）を原料とするＣＶＤ法により、コイル導体
間および表面に絶縁膜を充填・被覆することを試みた。
この場合、１回の成膜では表面の凹凸が激しくなった。
そこで、成膜およびエッチバックを行うサイクルを５回
繰り返したところ、表面粗さＲmax は５ｎｍ程度になっ
た。この絶縁膜の上に、ｒｆマグネトロンスパッタリン
グにより平均膜厚２μｍのＣｏＺｒＮｂアモルファス合
金を成膜し、平面型インダクタを形成した。しかし、こ
の平面型インダクタは、コイル導体の間隔が広いため、
Ｑ値が低かった。
【００２４】実施例２ 直径６インチ、厚さ０．６ｍｍのガラス基板１０上に、
ｒｆマグネトロンスパッタリングにより平均膜厚２μｍ
のＣｏＺｒＮｂアモルファス合金を成膜し、磁性膜３を
形成した。その上に、プラズマＣＶＤ法により平均膜厚
２μｍのＳｉＯ2 膜を成膜し、絶縁膜４を形成した。そ
の上に、ジメチルアルミハイドライドを原料とする熱Ｃ
ＶＤ法をにより平均膜厚１０μｍの純Ａｌ膜を成膜し、
導体膜５を形成した（図２（ａ））。次に、導体膜５上
にレジストを塗布し、露光・現像して、ライン幅５０μ
ｍ、スペース幅０．５μｍのレジストパターン６を形成
した（図２（ｂ））。レジストパターン６をマスクとし
てＲＩＥにより導体膜５をエッチングし、コイル導体７
を形成した後、レジストパターン６を除去した。このコ
イル導体７を構成するＡｌ膜は、（１１１）面に選択配
向しており、表面粗さＲmax は約２００ｎｍであった
（図２（ｃ））。次いで、原料気体としてトリメチルシ
ランと酸素とを用いた液相酸化法により、コイル導体間
および表面にＳｉＯ2 膜を充填・被覆し、絶縁膜８を形
成した。このように、アスペクト比が２０であるコイル
導体間スペースに絶縁膜を充填することができた。この
絶縁膜８の表面粗さＲmax は２ｎｍであった。この上
に、ｒｆマグネトロンスパッタリングにより、下部磁性
膜と同じ組成および膜厚のＣｏＺｒＮｂ膜を成膜し、磁
性膜９を形成し、平面インダクタを製造した（図２
（ｄ））。
ｒｆマグネトロンスパッタリングにより平均膜厚２μｍ
のＣｏＺｒＮｂアモルファス合金を成膜し、磁性膜３を
形成した。その上に、プラズマＣＶＤ法により平均膜厚
２μｍのＳｉＯ2 膜を成膜し、絶縁膜４を形成した。そ
の上に、ジメチルアルミハイドライドを原料とする熱Ｃ
ＶＤ法をにより平均膜厚１０μｍの純Ａｌ膜を成膜し、
導体膜５を形成した（図２（ａ））。次に、導体膜５上
にレジストを塗布し、露光・現像して、ライン幅５０μ
ｍ、スペース幅０．５μｍのレジストパターン６を形成
した（図２（ｂ））。レジストパターン６をマスクとし
てＲＩＥにより導体膜５をエッチングし、コイル導体７
を形成した後、レジストパターン６を除去した。このコ
イル導体７を構成するＡｌ膜は、（１１１）面に選択配
向しており、表面粗さＲmax は約２００ｎｍであった
（図２（ｃ））。次いで、原料気体としてトリメチルシ
ランと酸素とを用いた液相酸化法により、コイル導体間
および表面にＳｉＯ2 膜を充填・被覆し、絶縁膜８を形
成した。このように、アスペクト比が２０であるコイル
導体間スペースに絶縁膜を充填することができた。この
絶縁膜８の表面粗さＲmax は２ｎｍであった。この上
に、ｒｆマグネトロンスパッタリングにより、下部磁性
膜と同じ組成および膜厚のＣｏＺｒＮｂ膜を成膜し、磁
性膜９を形成し、平面インダクタを製造した（図２
（ｄ））。
【００２５】得られた平面インダクタについて、コイル
端子間に２０Ｖの電圧を印加したところ、絶縁破壊は観
察されなかった。また、同インダクタをＡｌ2 Ｏ3 パッ
ケージに実装し、端子間電圧１０Ｖ、電流１．０Ａを印
加し、自然空冷で１００時間の耐久試験を行ったとこ
ろ、エレクトロマイグレーション、サーモマイグレーシ
ョンなどに起因するようなコイル導体の断線故障や絶縁
破壊に起因する電流のリークは観察されなかった。ま
た、プロセス中にガラス基板１０には反りがほとんど発
生せず、全く問題なくウェハー全面にデバイスを作製で
きた。
端子間に２０Ｖの電圧を印加したところ、絶縁破壊は観
察されなかった。また、同インダクタをＡｌ2 Ｏ3 パッ
ケージに実装し、端子間電圧１０Ｖ、電流１．０Ａを印
加し、自然空冷で１００時間の耐久試験を行ったとこ
ろ、エレクトロマイグレーション、サーモマイグレーシ
ョンなどに起因するようなコイル導体の断線故障や絶縁
破壊に起因する電流のリークは観察されなかった。ま
た、プロセス中にガラス基板１０には反りがほとんど発
生せず、全く問題なくウェハー全面にデバイスを作製で
きた。
【００２６】比較のために、従来のシランと酸素とを用
いたプラズマＣＶＤ法により、図２（ｃ）に示すよう
に、アスペクト比が２０であるコイル導体間スペースに
絶縁膜を充填しようと試みたが、不可能であった。
いたプラズマＣＶＤ法により、図２（ｃ）に示すよう
に、アスペクト比が２０であるコイル導体間スペースに
絶縁膜を充填しようと試みたが、不可能であった。
【００２７】また、コイル導体の間隔を広げ、アスペク
ト比が２である試料を作製し、テトラエトキシシラン
（ＴＥＯＳ）を原料とするＣＶＤ法により、コイル導体
間および表面に絶縁膜を充填・被覆することを試みた。
この場合、１回の成膜では表面の凹凸が激しくなった。
そこで、成膜およびエッチバックを行うサイクルを採用
したが、２回繰り返した時点で薄膜の応力が原因と考え
られる大きな反りが発生し、ガラス基板が割れた。さら
に、より面積の小さいガラス基板を用いた場合にも、プ
ロセス中に剥離が生じて歩留まりが非常に低くなった。
ト比が２である試料を作製し、テトラエトキシシラン
（ＴＥＯＳ）を原料とするＣＶＤ法により、コイル導体
間および表面に絶縁膜を充填・被覆することを試みた。
この場合、１回の成膜では表面の凹凸が激しくなった。
そこで、成膜およびエッチバックを行うサイクルを採用
したが、２回繰り返した時点で薄膜の応力が原因と考え
られる大きな反りが発生し、ガラス基板が割れた。さら
に、より面積の小さいガラス基板を用いた場合にも、プ
ロセス中に剥離が生じて歩留まりが非常に低くなった。
【００２８】
【発明の効果】以上詳述したように本発明の方法を用い
れば、コイル導体間スペースが狭い場合でも、絶縁膜を
確実に充填することができる。また、コイル導体の表面
粗さにかかわらず、エッチバックなどの技術を使用せず
に絶縁膜の表面の平坦化が可能である。したがって、高
性能の平面型磁気素子を簡単に製造することができ、平
面型磁気素子の実用化に著しく貢献するものである。
れば、コイル導体間スペースが狭い場合でも、絶縁膜を
確実に充填することができる。また、コイル導体の表面
粗さにかかわらず、エッチバックなどの技術を使用せず
に絶縁膜の表面の平坦化が可能である。したがって、高
性能の平面型磁気素子を簡単に製造することができ、平
面型磁気素子の実用化に著しく貢献するものである。
【図１】（ａ）〜（ｄ）は本発明の実施例１における平
面インダクタの製造工程を示す断面図。
面インダクタの製造工程を示す断面図。
【図２】（ａ）〜（ｄ）は本発明の実施例２における平
面インダクタの製造工程を示す断面図。
面インダクタの製造工程を示す断面図。
【図３】（ａ）および（ｂ）は、平面インダクタを構成
するスパイラルコイルのライン幅（δ）を横軸、スペー
ス（ｓ）幅を縦軸とする平面内において、所定のインダ
クタンス（Ｌ）および抵抗（Ｒ）が得られる条件を示す
特性図。
するスパイラルコイルのライン幅（δ）を横軸、スペー
ス（ｓ）幅を縦軸とする平面内において、所定のインダ
クタンス（Ｌ）および抵抗（Ｒ）が得られる条件を示す
特性図。
【図４】平面インダクタについて、δ／ｐ→１の値で規
格化されたＬ／Ｒのδ／ｐ依存性を示す特性図。
格化されたＬ／Ｒのδ／ｐ依存性を示す特性図。
【図５】平面インダクタの一例を示す断面図。
１…Ｓｉ基板、２…熱酸化膜、３…磁性膜、４…絶縁
膜、５…導体膜、６…レジストパターン、７…コイル導
体、８…絶縁膜、９…磁性膜、１０…ガラス基板。
膜、５…導体膜、６…レジストパターン、７…コイル導
体、８…絶縁膜、９…磁性膜、１０…ガラス基板。
フロントページの続き (72)発明者 富田 宏 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 溝口 徹彦 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 平３−188607（ＪＰ，Ａ) 特開 平１−235259（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01F 41/04 H01F 17/00
Claims (3)
- 【請求項１】 磁性膜上に絶縁膜を介して導体膜を形成
する工程と、該導体膜をパターニングしてコイル導体を
形成する工程と、原料ガスとしてトリメチルシランおよ
び酸素を用いた液相酸化法によりコイル導体の間隙およ
び表面に絶縁膜を充填・被覆する工程と、該絶縁膜の表
面に磁性膜を形成する工程とを具備したことを特徴とす
る平面型磁気素子の製造方法。 - 【請求項２】 コイル導体の表面に被覆された絶縁膜の
表面粗さが５ｎｍ以下であることを特徴とする請求項１
記載の平面型磁気素子の製造方法。 - 【請求項３】 コイル導体がＡｌ、Ａｌ合金、Ｃｕ、お
よびＣｕ合金からなる群より選択される材料からなるこ
とを特徴とする請求項１または２記載の平面型磁気素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06345392A JP3197048B2 (ja) | 1992-03-19 | 1992-03-19 | 平面型磁気素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06345392A JP3197048B2 (ja) | 1992-03-19 | 1992-03-19 | 平面型磁気素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267085A JPH05267085A (ja) | 1993-10-15 |
| JP3197048B2 true JP3197048B2 (ja) | 2001-08-13 |
Family
ID=13229674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06345392A Expired - Fee Related JP3197048B2 (ja) | 1992-03-19 | 1992-03-19 | 平面型磁気素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3197048B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW541556B (en) * | 2000-12-27 | 2003-07-11 | Matsushita Electric Industrial Co Ltd | Circuit protector |
-
1992
- 1992-03-19 JP JP06345392A patent/JP3197048B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05267085A (ja) | 1993-10-15 |
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