JP3200438B2 - データパケットの識別 - Google Patents

Description

【発明の詳細な説明】 技術的分野 本発明はスイッチング（交換）装置に関し、より詳細
には遠隔通信システムの一部を形成するかかるスイッチ
ング装置におけるデータパケットの識別に関する。更に
詳細にはパケットスイッチとして知られるタイプのスイ
ッチング（交換）に関する。

送信機から受信機へデータセルまたはデータパケット
を送信するネットワークにはパケットスイッチが含ま
れ、各データセルは、アドレス部分と情報部分とを含
む。

パケットスイッチには第１スイッチポートを介して複
数の入り（着信）リンクが接続されており、このスイッ
チには第２スイッチポートを介して複数の出（発信）リ
ンクが接続されている。このスイッチング装置はスイッ
チング機能および作動を制御するのに必要な制御手段お
よび結合手段も含み、制御手段によってポイントされた
結合手段は、着信リンクに発生した信号により表示が開
始された発信リンクと着信リンクを接続するようになっ
ている。

これら信号は特殊な信号であり、１つ以上のデータセ
ルによって、通常、標準化され、形成されている。デー
タセルの各々はCCITT規格に従って53バイトの一定長さ
を有する。この53バイトのうちの５バイトは、特に仮想
宛て先アドレスを含むいわゆるヘッダーに含まれ、48バ
イトはいわゆる情報部分を構成する。

背景技術 当業者には、上記種類の数個の異なるタイプのパケッ
トスイッチが知られている。

従ってパケットスイッチの作動機能を制御するのに、
データセル内で仮想宛て先アドレスを使用することは公
知となっている。これを行うためには、前記制御手段に
よりスイッチを制御するのに、所望する宛て先アドレス
に関連した情報が必要となるたびに、対応するメモリ内
のテーブルをルックアップしなければならない。

テーブルをルックアップするには、通常、好ましくは
制御手段に割り当てられたプロセッサの助けにより、デ
ータセルのヘッダー内にアドレス情報を発生し、このア
ドレス情報をプロセッサおよびシステムに適合したアド
レス情報に転換させ、次にこのプロセッサに適合したア
ドレス情報の助けによりスイッチング装置の作動機能を
ガイドする必要がある。

当業者にはATMシステム（非同期転送モード）に従っ
て製造されたパケットスイッチも知られている。本発明
は、このタイプのスイッチング装置による、特に適した
用途がある。

本発明に関連した重要な特徴を検討すると、米国特許
第5,130,984号に最も関連した従来技術が開示されてい
る。

本技術分野に関連する他の刊行物として、公開公報EP
−A1−0482550を挙げることができる。

本発明の開示 技術的課題 公知の遠隔通信システム、特に本明細書の導入部に記
載した種類の、パケットスイッチを含む遠隔通信システ
ムを検討すると、技術的課題は、ハードウェアを少なく
でき、更に選択されたカテゴリーおよび／または選択さ
れた機能を識別するためのヘッダー内の重要なビット位
置を用いることにより、スイッチを通した接続の立ち上
げを開始し、実行することに特に関連した信号化手順
を、スイッチング装置内で簡略化できる簡単な手段によ
り、条件を形成することにあることが理解できよう。

別の技術的課題は、付加的ビットコンフィギュレーシ
ョン、例えばいわゆるPTセル（ペイロードタイプ）を形
成する際に、主要情報に属するサブ情報を不使用状態の
ままにできるような条件を形成するような実現すること
の１つにある。

更に別の技術的課題は、使用されている各第１スイッ
チポート内のバッファメモリ内に記憶し、よってデータ
セルのアドレス情報を評価し、データセルの異なるタイ
プを区別または識別し、よってデータセルヘッダー内の
信号化情報を搬送する第１タイプのデータセルが、情報
部分内のビットコンフィギュレーションに従って適当な
スルー接続およびチャンネル番号選択を評価し、従って
前記付加的ビットに対する適当なビットコンフィギュレ
ーションを発生するプロセッサおよび／または制御手段
との協働を要求する一方、チャンネル番号に依存した情
報をデータセルヘッダー内で搬送する別のタイプのデー
タセルに付加的ビットコンフィギュレーションを割り当
てることにより得られる利点を提供することにあると理
解されよう。

更に別の技術的課題は、スイッチング装置の制御シス
テム、およびデータセル内の現在のルーティングまたは
アドレス情報に対応するステータスに直接適応したビッ
トコンフィギュレーションで付加的ビットを形成するよ
うに、制御手段により更に制御手段内で計算を行うこと
なく制御手段により割り当てられたルーティングまたは
アドレス情報を含む、後のデータセルに着信スイッチポ
ート内の付加的ビットコンフィギュレーションを割り当
てることにより、１回だけ（または数回だけ）着信デー
タセルのヘッダー内に含まれるルーティングまたはアド
レス情報を評価する重要性を実現することの１つにある
とも解される。

更に別の技術的課題としては、現在のセルタイプおよ
び／または求められる送信の質に直接対応する特定ビッ
トコンフィギュレーションを付加的ビットに割り当てる
ことを得られる重要性および利点を実現することにあ
る。

極めて特殊な技術的課題は、付加的ビットコンフィギ
ュレーションの形態をした制御手段によって発生される
付加的情報が特にデータセルヘッダー内のVPI/VCI情報
（仮想的パス識別子（アイデンティファイア））、仮想
的チャンネル識別子（アイデンティファイア））に依存
する場合に得られる利点を実現することの１つにあると
も解される。

本発明は、ATMタイプのパケットスイッチに特殊な用
途がある。

解決案 上記技術的課題のうちの１つ以上を解決するため、本
発明は請求項１のプレアンブルに記載したような公知の
遠隔通信システムに含まれるパケットスイッチに基づく
ものである。

上記技術的課題のうちの１つ以上を解決するため、本
発明によれば、前記付加的ビットが当該データセルのカ
テゴリーの識別を示す多数のビット位置を含むこと、お
よび／または前記付加的ビットが当該データセルの機能
の識別を示す多数の、または他のビット位置を含むこと
が提案される。

本発明の要旨内に入る本発明の別の開発例によれば、
メモリ内のテーブルをルックアップすることによりカテ
ゴリーの識別および／または機能的識別が評価される。

付加的ビットは当該セルのタイプおよび／または送信
の質に対応するビットコンフィギュレーションを有する
こともできる。データセルがスイッチング装置を通過す
る際に、スイッチング装置内の種々の機能を制御するの
にこれら付加的ビットだけを使用することができる。

冗長ターミネーションおよび／またはデータパケット
識別および／または対応するデータセルの許容または拒
否および／または異なるデータパケットの識別を行うよ
う、これら付加的ビットを用いることができるようにす
るビットコンフィギュレーションをこれら付加的ビット
に有利に与えることができる。

結合手段が２つのスイッチアレイ、２つのスイッチ平
面を含む際は、下記の制御を行うのに付加的ビットを用
いることができる。

ａ）特定のアルゴリズムによるターミネーション。

ｂ）平面Ｂを通ってデータパケットが目的地に達するこ
と。

ｃ）平面Ａを通ってデータセルが目的地に達すること。

ｄ）双方の平面からのデータセルが意図する方向に達す
ること。

データセルにおけるVPI/VCI情報の発生により付加情
報を形成することも提案される。

利点 本発明のスイッチング装置によって主に得られる利点
は、着信データセルを取り扱うためスイッチング装置内
で必要なハードウェアが削減できる条件が得られること
である。このような利点は付加情報、例えばスイッチン
グ装置内でのみ使用できる付加的ビットコンフィギュレ
ーションを導入することにより、スイッチング装置内の
内部信号化手順を簡略化することによって得られる。

このような簡略化は、データセルヘッダー内に生じる
ルーティングおよびアドレス情報の初期評価、およびこ
の評価に基づいてこの情報をスイッチング装置の制御お
よび作動機能に適応した付加情報に転換することに基づ
くものであり、前記付加的ビット内のあるビット位置に
カテゴリーおよび／または機能的識別も与えるものであ
る。

この付加的ビットは発信スイッチポートで除かれるの
で、着信データセルおよび発信データセルはスイッチン
グ装置に関し、標準化されたフォーマットを有すること
となる。

請求項１の特徴項には、遠隔通信システムの一部を形
成する本発明のスイッチング装置の主な特徴事項が記載
されている。

添付図面の簡単な説明 添付図面を参照して、次に本発明に重要な特徴を含む
本発明の実施例について、より詳細に説明する。

第１図は、遠隔通信システムに含まれるATMスイッチ
の極めて簡略化された図である。

第２図は、スイッチ装置の入力端で付加的ビットコン
フィギュレーションを導入し、スイッチ装置の出力端で
このビットコンフィギュレーションを除くことを基本的
に示す。

第３図は、データセルヘッダーに対応するビットコン
フィギュレーションを発生するのに必要な、対応するテ
ーブルルックアップおよびスイッチング装置内でより簡
単に必要な機能を制御できるように適応したビットコン
フィギュレーションを有する前記付加的ビットの送りを
基本的に示す。

第４図は、データセルヘッダーのための標準化された
ビットコンフィギュレーションの例および本発明に重要
な付加的ビットコンフィギュレーションの一例を示す。

第５図は、データセルヘッダー内に含まれる前記ビッ
トのうちのビットコンフィギュレーションを評価する可
能性を例示し、前記付加的ビットを発生するのに必要な
手段を示す、極めて簡略化されたブロック略図である。

本発明を実施するための最良の態様 第１図は、遠隔通信システム１の一部を形成するATM
スイッチと称される種類のスイッチング（交換）装置２
の、極めて簡単な図である。

当業者にはATM技術は公知であり、従って本明細書で
この技術を詳細に説明することは必要でない。

スイッチング装置２には第１スイッチングポート３を
介して複数の入り（着信）リンク４が接続されており、
一方、スイッチには第２スイッチングポート５を介して
複数の出（発信）リンク６が接続されている。

スイッチング装置２は必要な制御手段10と、この制御
手段10に内蔵されるか、またはこれとは別個のプロセッ
サと、着信リンク４を表示された発信リンク６に接続す
るよう機能する結合手段11も含む。発信リンク６は、着
信リンク４上に発生した１つ以上のデータ信号形態の信
号によって表示またはポイントアウトされる。

従って、次に発信リンクに着信リンクをこのように接
続すること、およびこれに必要な基本的な必要条件につ
いてより、詳細に説明する。

データセル30はCCITT規格に合致し、仮想宛て先アド
レスを含むヘッダー内の５バイトと、実際情報を含む情
報部分における48バイトを含む。

本発明は、データセルヘッダーの情報の内容および前
記ヘッダー内のビットコンフィギュレーション分布は、
単に直接スイッチ制御手段として働くように意図したも
のでないとの理解に基づく。この目的のため、スイッチ
ング装置制御システムに適合した情報内容およびビット
コンフィギュレーションが必要である。

一般的には本発明は、前記第１スイッチポート内の前
記データセルへ付加的ビットコンフィギュレーション状
態の付加的情報を送ることに基づき、これら付加的ビッ
トを特にデータセルヘッダー内に生じるアドレス情報に
依存するコンフィギュレーションとすることは、これら
エクストラビットが選択された機能を制御するのに、
（データセルヘッダー内のビットコンフィギュレーショ
ンの代わりに）スイッチング装置内部でのみ使用するこ
とを意味している。これら付加的ビットは、第２スイッ
チポート５内で除かれる。

従ってデータセルがスイッチング装置を通過する際、
これらセルはスイッチング装置の機能に直接適合するだ
けでなく、データセルヘッダー内の仮想アドレス情報お
よびスイッチング装置の瞬間的ステータスにも適合する
情報内容を有する。これによりアドレス情報を必要とす
る機能を開始するたびに着信データセルヘッダーにより
搬送される特定のアドレス情報を解釈する必要なく、機
能の開始およびスイッチング装置内の制御が容易となる
だけでなく、同時に規格条件を満足する。すなわち着信
データセルおよび発信データセルは、スイッチング装置
に対して標準化されたフォーマットとなる。

このことは、第２図および第３図に略図で示されてい
る。これら図は、データセル30に供給される付加的ビッ
ト31を示し、データセル30はヘッダー32と情報部分33と
を有し、第１スイッチポート３から出る内部データセル
30′を形成する。

第２図に示された結合手段すなわちデバイス11は、２
つのスイッチ平面ＡおよびＢで二重になっており、通
常、一方の平面だけがスルー接続のために選択される。

２つのスイッチ平面を用いると安全度が高くなるが、
３つ以上のスイッチ平面を使用すれば、この安全度はよ
り高くなると解される。

より低い安全度が認められる場合、１つのスイッチ平
面だけでもよい。

第２図に示すように、スイッチポート５はデータセル
の質を制御またはチェックするための手段5aおよび5bを
含む。これら手段は基本的に公知であるので説明しな
い。しかしながらこれら手段5aおよび5bはデータセル内
のそのときのビットコンフィギュレーションによって制
御される所定のアルゴリズムに従って選択された計算を
実行するか、または他の方法で現在の質を確定し、これ
と共にスイッチ5cがスイッチ平面ＡまたはＢの一方もし
くは双方を選択させるようにできる。

スイッチ5cの下流側には、付加的ビットコンフィギュ
レーション31を除くように製造されたユニット5dが設け
られている。

第３図は着信リンク３において、各着信データセル30
のヘッダー32の情報内容をどのように評価するかを示
す、大幅に簡略化された図である。

明確に述べた仮想アドレスを有する先の到着データセ
ルに依存して、制御手段10のプロセッサ内で計算される
付加的ビットコンフィギュレーションは、後により詳細
に説明するように、先にメモリ12内に記憶されていたと
仮定する。

ヘッダー32の情報内容は、アドレスに関して評価さ
れ、その内容はメモリ12内にテーブル状にされる。この
テーブルはスイッチング装置の機能を制御するように適
合した、対応する重要な付加的ビットコンフィギュレー
ションを提供する。これら付加的ビット31は、ヘッダー
32の前に置かれる。この結果、内部データセル30′は、
標準化されたデータセル30よりも長くなる。

第４図は、ビット位置自体が付加的ビットに適用可能
な領域31内、およびデータセルヘッダーに適用可能な領
域32内でどのように分布できるかの例を示している。

位置31aはRI（ルーティング情報）を示し、位置31bは
SEQ（セルシーケンス番号）を示し、位置31cはMCI（マ
ルチキャストインディケーション）を示し、位置31dはI
CLP（暗示的セルロス優先度）を示し、位置31eはIDP
（暗示的遅れ優先度）を示し、位置31fはCID（セル識別
子）を示し、位置31gはPLS（平面選択）を示し、位置31
hはOAM（オペレーションおよびメンテナンス）を示し、
位置31iはAM（アドレスモード）を示す。位置32aはVPI
（仮想パス識別子）を示し、位置32bはVCI（仮想チャン
ネル識別子）を示し、位置32cはPT（ペイロードタイ
プ）を示し、位置32dはCLP（セルロス優先度）を示す。

ビット位置32aおよび32b内の情報内容が特に検出さ
れ、これらは制御手段またはメモリによって転換され、
位置31d、31e、31fおよび31g内へ導入される。

このように付加的ビットコンフィギュレーションが補
われたデータセル30′は、次にスイッチング装置11を通
過し、発生された付加的ビット31だけが演算機能の制御
に使用される。これらビット31は、当該セルのタイプお
よび要請される送信の質に関連した情報を有利に含むこ
とができる。

ヘッダー32に含まれる情報はスイッチ内で内部的に使
用されるだけでなく、使用されない状態でスイッチング
装置を通過できる。

第５図は、スイッチング装置内における１つの接続の
可能性を示す極めて略された基本図である。この可能性
は、多くの可能性のうちの１つである。

発呼加入者Ａが被呼加入者Ｂとの接続を望んでいると
仮定すると、リンク４には特にアドレス部分（ヘッダ
ー）および情報部分を含むデータセル32″が生じる。ア
ドレス部分は制御手段10のプロセッサとの接続を要求す
るが、情報部分は加入者Ｂとの所望する接続を開示す
る。

加入者Ａによって発生されたデータセル30″のヘッダ
ーは、信号化情報を搬送し、制御手段10のうちのプロセ
ッサへの直接アクセスを求める。

これと共に着信スイッチポート３は結合デバイスすな
わち手段11により制御手段10内のプロセッサと接続され
る。

データセル、特にセルの情報部分（ペイロード）内の
内容に基づき、プロセッサは次に加入者Ａと加入者Ｂと
の間の適当な接続パス11aを計算し、処理し、解析し、
この接続にチャンネル番号を割り当てる。

更にこのチャンネル番号「ｘ」に対し付加的ビットコ
ンフィギュレーション31が評価される。要約すれば、割
り当てられたチャンネル「ｘ」を通して送信を開始でき
る加入者Ａに、選択されたチャンネル番号「ｘ」が送信
され、一方、チャンネる「ｘ」に対する評価された付加
的ビットコンフィギュレーションがメモリ12に記憶され
るということができる。

次に、付加的ビットコンフィギュレーションは、結合
デバイス11により内部信号化ライン11aを通してスイッ
チポート３へ送られ、次に結合デバイス11により内部信
号化ライン11aを介してRAMメモリ12へ送られ、チャンネ
ル番号「ｘ」が捕捉される。

これと共に加入者Ａはクリアな信号を得て、他のすべ
ての情報の他に、信号からのデータセルのすべてにチャ
ンネル番号「ｘ」が割り当てられる。

発呼が終了すると、信号化情報を搬送する新しいデー
タセルが発生され、プロセッサは前記セルの情報部分を
通して接続をレリースすべきとのメッセージを受ける。

このレリース信号は、チャンネル番号「ｘ」およびメ
モリ12からの関連した付加的ビットコンフィギュレーシ
ョンを消去する。

従ってスイッチング装置の制御手段10は、データセル
30″によって示された識別子情報および情報部分を解釈
し、内部処理により結合デバイス11を介したフリーな発
信スイッチポート５およびリンク６へのフリー接続11a
をポイントアウトする。

データセルがバッファレジスタ内の最終の所定位置ま
で進み、制御ユニット10がこの機能から完全に外される
と、メモリ12は同じチャンネル番号「ｘ」を有するその
後のデータセルごとに、これら付加的ビット31を加え
る。

メモリ12を介し、対応する付加的ビットコンフィギュ
レーションを得るよう、ビット位置VPI/VCI内の情報内
容を評価する可能性が特に提案される。

これら付加的ビットは次のような基準および／または
機能を表示するように有利に選択することもできる。

すなわち異なるタイプのデータセルの識別すなわち区
別。

ａ）空のセル ｂ）スルー接続セル ｃ）テストセル ｄ）メタ信号化セル；スタート（始動）および再スター
ト（再始動）方法に関連したスイッチ内での内部信号化 ｅ）スイッチ内使用のための信号化セル ｆ）トラフィックセル ｇ）エラーテストセル 冗長終端のさまざまな要求を表すデータセルを識別す
る。

この一つの例は２プレーン（平面）スイッチのＡプレ
ーンあるいはＢプレーンもしくは両プレーンを選定する
ことである。

さまざまな送信品質を表すセルを識別する。

この例は互いに異なるセル遅延優先順位を有する接続
間を識別する、もしくは互いに異なるセル消失優先順位
を有する接続を識別することである。

正規のスイッチ動作には数種類のデータセルが必要で
ありスイッチ自体がユーザから到来する正規のデータセ
ルの他に数種類のデータセルを発生することができる。

さらに、当該データセルの種類に応じて、データセル
を別々に処理するのにいくつかのスイッチ動作が必要で
ある。

前記したように、接続を確立する時に、交換装置は選
択される送信品質に関して加入者すなわちユーザに同意
することができ主プロセッサはトラフィックをスイッチ
オンする前に、当該接続に対してどの付加ビット及びど
の構成を適用すべきかを当該スイッチポートへ知らせ
る。

メモリ12はデータセル30へ送出される特定ビットを全
て含んでいなければならず、これらのビットの解釈は精
密な相対位置と共に予め定められていなければならな
い。

ATMセルの形でデータセルへ送出されるビットはさま
ざまな目的及び使用エリアに対して２進符号化して送出
ビット数を低減することができる。このような符号化の
一例はさまざまなセル種別を示すビットである。

ビット セル種別 0,0,0: 空セル 0,0,1: テストセル 0,1,0: メタ信号化セル 0,1,1: トラフィックセル 1,0,0: 信号セル（スイッチ内部） 1,0,1: スルー接続セル 1,1,0: エラー（誤）テストセル（ハードウェアエラー
や故障を見つけるために発生される） 当然、送出ビット数を制限する必要がなければ、各セ
ル種別にも１ビットを割り当てることができる。メタ信
号化セル及びスイッチ内部の信号をアクセスリンク４上
の類似セルと混同してはならない。

さまざまな種別のデータセル間の識別については、冗
長終端機能は主として最善の信号及びメッセージ送信を
提供するスイッチプレーンの選定に関連していると言う
ことができる。

空セルはセル同期を維持するためにスイッチ内部イン
ターフェイスを介して送信される。これらのセルは送信
ユニットにより発生され受信ユニットにより除去され
る。空セル除去機能は空セルを探すためにセルのVPI/VC
I情報の分類に取り組む必要がない。当該セルが空セル
であるか否かを確証するのにセル種別表示ビットを簡単
にチェックすれば十分である。

スルー接続セルは当該接続のハードウェアを介して設
定される経路をテストするものである。

テストセルはスイッチ内で発生されたスイッチ保守を
処理するのに使用される。特定のテストループにテスト
セルを送信することによりハードウェアが満足に機能す
るかどうかを確かめることができ、それにより故障の絞
り込みも容易になる。

メタ信号化セル及び信号セルはスイッチを介して統合
制御経路により信号を送るのに使用される。メタ信号セ
ルはスイッチが構成される場合でも所期の行先へ到達で
きる点が信号セルとは異なっている。したがって、メタ
信号化セルはいくつかの機能により別々に処理しなけれ
ばならない。

メタ信号化セルは始動及び再始動手順と共に交換装置
内の内部信号に特に関連している。

誤テストセルは故意にエラーが導入されているデータ
セルを意味しこのエラーは交換装置が所期の機能を果た
す時に所定の結果を発生するようにされている。

各信号もしくはメッセージ送信に対して送信品質に有
利に選択することができる。

ATMスイッチには一つ以上の冗長スイッチプレーンを
設けて、スイッチの信頼度を高めることができる。スイ
ッチの冗長性はスイッチプレーンからのセル電流の結合
点において終端される。次に特定のアルゴリズムにより
最良品質を維持すると思われるプレーンからセルを選定
することができる。ある種のセルについてはセルが通る
べきスイッチプレーンを予め定めることが望ましい。セ
ルにいくつかのプレーン選定ビットを設けることによ
り、これらのセルは冗長性の終端と共に別々に処理する
ことができる（第２図の5a,5b,5cを比較されたい）。

２つのスイッチプレーンにより構成されるATMスイッ
チにおけるいくつかのプレーン選定ビットの考えられる
符号化を下記に示す。

プレーン選定ビット、選定プレーン 0,0:特定のアルゴリズムを介した終端。

0,1:Bプレーンからのセルが所期の行先へ到達する。

1,0:Aプレーンからのセルが所期の行先へ到達する。

1,1:両プレーンからのセルが所期の行先へ到達する。

ATMスイッチは多数のさまざまな種別の接続を経路指
定する。これらの接続は全く異なる送信品質要求を有す
ることがある。ここでは送信品質とは消失セル及びトラ
ンスポート網を通るセルの遅延確率を意味する。さまざ
まな接続にさまざまな送信品質を提供できるようにいく
つかの優先順位クラス（サービスのクラス）がCCITTか
ら提起されている。

各VPI/VCI情報に対する優先順位クラスを含むメモリ
を実際のスイッチコア内の機能に備える必要をなくすた
めに、セルにはスイッチ入力に複数ビットを与えること
ができる。これらのビットはセルロス（消失）優先順位
（CLP）もしくはセル遅延優先順位（CDP）の暗示的優先
順位クラスを示している。

本発明は前記及び図示した実施例に制約されず特許請
求の範囲内で修正が可能なことを理解されたい。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨハンソン，ブヨルン インゲ スウェーデン国エス ― 114 22 ス トックホルム，バルハラベーゲン 34, ４，５ ティーアール (72)発明者 ベルグハーガー，ハンス，アルネ，ペー ター スウェーデン国エス ― 125 56 オ ールブスヨ，スラーンバールススティゲ ン 21―23 (56)参考文献 特開 平４−98941（ＪＰ，Ａ) 米国特許5144619（ＵＳ，Ａ) 米国特許5124978（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/56

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】電気通信システム（１）のパケットスイッ
   チ形成部として知られる交換装置（２）であって、複数
   の入りリンク（４）が第１のスイッチングポート（３）
   を介してスイッチ構成（11）に接続され、複数の出リン
   ク（６）が第２のスイッチングポート（５）を介して前
   記スイッチ構成（11）に接続されており、前記交換装置
   （２）は制御手段（10）及び該入りリンク（４）を指示
   された出リンク（６）へ接続するために必要な２つの結
   合装置（11）すなわちスイッチプレーン（A,B）を含
   み、該接続は入りリンク（４）上の一つ以上のデータセ
   ル（30）形式の信号により開始され、各データセルに対
   して付加ビット位置（31）形式の付加情報が前記第１の
   スイッチングポート（３）内において前記データセル
   （30）へ加えられ、該付加ビット位置にはデータセル
   （30）内に生じるアドレス情報（32）に従ったデジタル
   値が与えられ、前記付加ビット位置（31）及びそれらの
   デジタル値は前記第２のスイッチングポート（５）にお
   いて除去され、該付加ビット位置に関連するデジタル値
   は前記２つのスイッチプレーンの一方の識別を表し、前
   記付加ビットのいくつかは割り当てられたデジタル値に
   より、 a. 前記データセルが選定された第１のプレーンを介し
   てその行先へ到達すべきである、 b. 前記データセルが選定された第２のプレーンを介し
   てその行先へ到達すべきである、 c. 両スイッチプレーンからのデータセルがそれらの行
   先へ到達すべきである、 ことを表し、 前記付加ビット位置の前記いくつかはサブセクション
   （31g）を形成するように調整され、前記付加ビット位
   置の他のいくつかは割り当てられたデジタル値によりデ
   ータセルのカテゴリー識別を表し、前記付加ビット位置
   の前記他のいくつかはもう一つのサブセクションを形成
   するように調整され、前記カテゴリー識別は a. 空セルカテゴリー、 b. テストセルカテゴリー、 c. メタ信号セルカテゴリー、 d. トラフィックセルカテゴリー、 e. 信号セルカテゴリー、 f. スルー接続セルカテゴリー、 g. 誤テストセルカテゴリー、 のいずれかを表すことができ、前記制御手段（10）は前
   記２つのサブセクション内の各ビット位置の当該デジタ
   ル値を活性化させる、ことを特徴とする交換装置。
2. 【請求項２】請求項１の装置であって、前記付加ビット
   位置のいくつかは、割り当てられたデジタル値により、
   前記データセルが特定のアルゴリズムを介して行先また
   は終端へ到達することを表している、ことを特徴とする
   交換装置。
3. 【請求項３】請求項１の装置であって、前記２つのサブ
   セクションが１バイト内に含まれる、ことを特徴とする
   交換装置。
4. 【請求項４】請求項１の装置であって、前記付加ビット
   位置の他のいくつかは割り当てられたデジタル値により
   セル連番（31b）を表している、ことを特徴とする交換
   装置。
5. 【請求項５】請求項１の装置であって、前記付加ビット
   位置の他のいくつかは割り当てられたデジタル値により
   マルチキャスト表示（31c）を表している、ことを特徴
   とする交換装置。
6. 【請求項６】請求項１の装置であって、前記付加ビット
   位置の他のいくつかは割り当てられたデジタル値により
   暗黙的なセル消失優先順位（31d）を表している、こと
   を特徴とする交換装置。
7. 【請求項７】請求項１の装置であって、前記付加ビット
   位置の他のいくつかの中の一つは割り当てられたデジタ
   ル値により暗示的な遅延優先順位（31e）を表してい
   る、ことを特徴とする交換装置。