JP3209630B2 - データ転送装置及びマルチプロセッサシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多数のプロセッサを用
いて並列に処理を行うマルチプロセッサシステムにおい
てプロセッサ間のデータ転送やプロセッサと外部とのデ
ータの授受を行うためのデータ転送装置に関するもので
ある。

【０００２】

【従来の技術】近年、情報処理の大規模化が進み、性能
の高い計算機システムが必要とされている。並列計算機
は、多数のプロセッサに処理を分担させることによって
性能向上を図ったものである。一般に並列処理では、複
数のプロセッサにおける処理の進行に伴って、プロセッ
サ間のデータ転送が必要となる。このようなプロセッサ
間の通信を行うため、各種の相互結合網（データ転送ネ
ットワーク）が提案されている。この中でも、クロスバ
型のネットワークは完全結合網であり、１回のデータ転
送で任意のプロセッサ間の通信を実現できる。

【０００３】図２２に、複数のプロセッサエレメント
（ＰＥ）の間をクロスバ型のネットワークで接続した従
来のマルチプロセッサシステムの構成を示す。同図にお
いて、５０は送信側のプロセッサエレメント、５５は受
信側のプロセッサエレメント、６０は送信側データ転送
制御装置、６５は受信側データ転送制御装置、７０はデ
ータ転送チャネル（結合ノード）としてのバッファユニ
ットである。

【０００４】図２２のように論理的に表されるクロスバ
型のネットワークを実際のハードウエアでどのように実
現するかは、各々の並列計算機によって異なる。また、
処理の進行に従ってネットワークをアクセスする手順も
その処理内容によって異なる。図２３は、各バッファユ
ニット７０を先入れ先出し方式のＦＩＦＯバッファ７１
とした例を示すものである。送信側のプロセッサエレメ
ント５０は、ＦＩＦＯバッファ７１に空きのある間はデ
ータをそのチャネルに送出できる。受信側のプロセッサ
エレメント５５は、空でないＦＩＦＯバッファ７１から
データを読み込む。したがって、結合ノードを単なるス
イッチで構成する場合とは違って、ネットワーク全体の
結合状態を設定する必要はない。

【０００５】図２２及び図２３に示す構成においてデー
タ転送先を指定するためのバッファユニットアドレス
（チャネル番号）の生成例を図２４及び図２５に示す。
図２４は、送信側データ転送制御装置６０に内蔵された
従来のアドレス生成回路の構成を示すものである。図２
４において、アドレス生成回路６１は、ｎビットポイン
タ６２と＋１加算器６３とを備えている。この構成によ
れば、送信側プロセッサエレメント５０から受信側プロ
セッサエレメント５５へデータを送るとき、ｎビットポ
インタ６２に保持するバッファユニットアドレスＡをデ
ータの転送ごとにアドレス更新要求信号ＣＮＴでインク
リメントすることにより、図２５に示すようにデータ転
送先のチャネル番号を順次指定することができる。これ
を「バースト転送」と呼ぶ。このデータ転送方法は、チ
ャネルの指定に余分な時間を必要とせず、ＣＮＴ信号と
してパルスを与えるだけでよいため、データ転送レート
が高い。

【０００６】

【発明が解決しようとする課題】上記従来のデータ転送
装置における図２４のようなアドレス生成回路６１の構
成では、例えばｎビットポインタ６２が２ビットなら
０，１，２，３，０，１，２，３，…のように、２のｎ
乗のサイズをカウントするだけであり、アドレスの変化
範囲が固定され、かつシーケンシャルなアドレス生成に
制限される。

【０００７】このような理由からサイズが固定されたデ
−タ転送ネットワークを用いたマルチプロセッサシステ
ムでは、ネットワークのサイズを処理内容に合わせる最
適化ができないため、並列化の効率が落ちる。また、プ
ロセッサエレメントをグループ化し、グループごとに目
的の異なるデータ転送を行いたい場合、バースト転送を
採用できないために、低転送レートの他のデータ転送方
法をとらざるを得ないという問題点を有している。

【０００８】また、上記のようにシーケンシャルなアド
レスしか生成できないデ−タ転送ネットワークを用いた
マルチプロセッサシステムでは、例えば３次元の配列デ
ータを効率良く処理できないという問題がある。マルチ
プロセッサシステムにおいてデータの分散・収集を行う
場合、とびとびのアドレス値がしばしば出現するからで
ある。

【０００９】本発明の目的は、プログラマブルなアドレ
ス生成機構の採用によってマルチプロセッサシステムの
処理効率を高めることにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、バッファユニットアドレスの上限及び下
限を規制したり、その増分を変更したりできるようにし
たものである。

【００１１】

【作用】本発明によれば、バッファユニットアドレスの
上下限の規制によりネットワークが分割可能となるの
で、マルチプロセッサシステムの処理効率が高められ
る。アドレス変化範囲の限定により、プロセッサエレメ
ント間のデータ転送と、プロセッサエレメントとデータ
入出力装置との間のデータ転送とを任意に選択すること
も可能となる。

【００１２】また、増分の変更により、とびとびのアド
レス値を簡単かつ高速に生成できることとなるので、３
次元以上のデータ構造に適したネットワークの転送先ア
ドレス又は転送元アドレスの効率的な生成が可能とな
る。

【００１３】

【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。

【００１４】（実施例１）図１は、本発明の実施例に係
るデータ転送装置の構成を示す図である。データ転送制
御装置１０とＫ個のバッファユニット（ＢＵ）２０と
は、データ転送バス１６によって相互に接続されてい
る。データ転送制御装置１０は、アドレスレジスタ１
２、アドレスカウンタ１３、比較器１４、ネットワーク
インターフェース６、内部バス１５及びそれらを制御す
るためのアドレス制御回路１１を備えている。このうち
アドレスレジスタ１２、アドレスカウンタ１３及び比較
器１４は、アドレス生成回路７を構成するものである。
Ｒ／Ｗはプロセッサエレメント（不図示）からアドレス
レジスタ１２へのアドレス設定を制御するためのレジス
タ設定信号、ＳＥＴ，ＣＮＴはアドレスカウンタ１３へ
のアドレス設定信号及びアドレス更新要求信号、Ｃは比
較器１４からの一致信号、Ａはデータ転送バス１６へ送
出されるバッファユニットアドレスである。

【００１５】図２は、アドレス生成回路７の詳細内部構
成を示した図である。アドレスレジスタ１２は、初期ア
ドレス、下限アドレス、上限アドレスの３つのアドレス
を保持する。アドレスカウンタ１３は、＋１加算器１７
と、セレクタ１８と、アドレスラッチ１９とを備えてい
る。セレクタ１８は、アドレスレジスタ１２からの初期
アドレス及び下限アドレスと、＋１加算器１７でインク
リメントした後のアドレスとの３つのアドレスの中から
１つをアドレス設定信号ＳＥＴに応じて選択するもので
ある。セレクタ１８の出力をアドレスラッチ１９に入力
し、その保持値Ａを各バッファユニット２０へのアドレ
ス出力とする。また、アドレスラッチ１９の出力Ａとア
ドレスレジスタ１２からの上限アドレスとを比較器１４
に入力する。比較器１４は、これら２つの値を比較し、
比較結果を一致信号Ｃとしてアドレス制御回路１１へ返
す。

【００１６】次に、以上の構成のデータ転送装置の動作
について説明する。図３にアドレス設定の例を示す。ま
ずアドレスレジスタ１２の初期アドレス（例えば１７）
がセレクタ１８で選択されて、アドレスラッチ１９に格
納され、バッファユニットアドレスＡが初期アドレスに
設定される。そして、このアドレスＡで指定されるバッ
ファユニット２０に対して、データ転送を行う。次に、
セレクタ１８を＋１加算器１７の出力に切り換え、デー
タの転送ごとにアドレスラッチ１９にアドレス更新要求
信号ＣＮＴを与えることにより、該アドレスラッチ１９
の保持アドレスは順次インクリメントされる。データを
次々とバッファユニット２０へ転送するとき、ＣＮＴ信
号にてアドレスを順次変化させ、バースト転送を行うの
である。アドレスラッチ１９の保持アドレスが上限アド
レス（例えば２５）に到達した場合には、比較器１４か
ら一致信号Ｃが出力される。このとき、アドレス設定信
号ＳＥＴによりセレクタ１８を下限アドレス（例えば１
０）に切り換え、アドレスラッチ１９に下限アドレスを
格納する。これにより、上限アドレスに係るデータ転送
後に、アドレスラッチ１９の保持アドレスが下限アドレ
スに戻る。このようにして、図３に示すように、初期ア
ドレスから始めて、下限アドレスと上限アドレスとの間
を順次変化するアドレス生成を行う。

【００１７】以上のとおり本データ転送装置によれば、
バッファユニットアドレスの上下限を指定して順にアク
セスするアドレス生成回路７を備えることにより、デー
タ転送先としてのＫ個のバッファユニット２０のうちの
一部（１つのグループ）に対するバースト転送が可能に
なる。また、異なるグループのバッファユニットに対し
ては、アドレスレジスタ１２中のアドレスを書き換える
ことによって、そのグループに属するバッファユニット
との間のデータ転送を行うことができ、転送先の切り換
えが容易になる。

【００１８】なお、図４に示すように、アドレスレジス
タ１２に、制御レジスタ９からの選択信号ＳＥＬにより
スイッチングされるアドレス切換回路８を付加してもよ
い。Ｋ個のバッファユニット２０をいくつかにグループ
分けをし、グループごとの複数組の初期、下限及び上限
アドレスをアドレスレジスタ１２に格納しておき、その
中の１組を選択することにより、データ転送の対象とな
るバッファユニットを容易に切り換えることができる。

【００１９】また、アドレス更新要求信号ＣＮＴは、デ
ータを複数個送るごとに発生してもよく、これによりパ
ケット転送への対応が可能となる。アドレスカウンタ１
３には＋１加算器１７を用いたが、これを−１加算器に
すれば上限から下限に向かってアドレスを順次減少させ
るバースト転送も可能となる。

【００２０】次に、上記データ転送装置を利用したマル
チプロセッサシステムの構成を、図５を参照しながら説
明する。図５において、５×８（＝４０）個のバッファ
ユニット（ＢＵ）２０と、図１に示す構成を備えた５＋
８（＝１３）個のデータ転送制御装置１０とを並べてク
ロスバ型のデータ転送ネットワークが構成されている。
５本のロウバス１６ａは、各々プロセッサエレメント
（ＰＥ）３０の第１のデータ転送ポート３１に接続され
る。また、８本のコラムバス１６ｂは、各々プロセッサ
エレメント３０の第２のデータ転送ポート３２と、Ｉ／
Ｏ装置４０とに接続される。

【００２１】ロウバス１６ａとコラムバス１６ｂとの交
点に位置する１つのバッファユニット（ＢＵ）２０の構
成を図６に示す。ロウバス１６ａとコラムバス１６ｂと
にそれぞれ接続された２つのポート２２，２３と、ＦＩ
ＦＯメモリ２１との接続は、双方向にデータを転送する
経路を持つ。

【００２２】次に、この構成のマルチプロセッサシステ
ムにおけるデータ転送動作について説明する。プロセッ
サエレメント３０は、アドレスレジスタ１２（図１，
２）で指定される範囲のバッファユニット２０にデータ
を転送する。各プロセッサエレメント３０が０から４ま
でのアドレスを生成する場合には、５個のプロセッサエ
レメント３０の間で相互にデータ転送を行う。アドレス
の設定をプロセッサエレメント３０のグループごとに変
えると、設定したアドレス範囲のグループ内で相互にデ
ータ転送を行う。例えば、２個のプロセッサエレメント
（ＰＥ０，１）は下限アドレスを０に、上限アドレスを
１に設定し、残り３個のプロセッサエレメント（ＰＥ
２，３，４）は下限アドレスを２に、上限アドレスを４
に設定する。このとき、プロセッサエレメント３０は２
つのグループに分割されて、それぞれのグループ内での
相互のデータ転送が実行される。各プロセッサエレメン
ト（ＰＥ０〜４）が下限アドレスを５に、上限アドレス
を７に設定し、３個のＩ／Ｏ装置４０が下限アドレスを
０に、上限アドレスを４に設定すれば、プロセッサエレ
メント３０とＩ／Ｏ装置４０との間でのデータ転送が可
能になる。

【００２３】このようなアドレス生成により、プロセッ
サエレメント数やＩ／Ｏ装置の個数を任意に追加拡張す
ることが可能となり、データ転送先の変更はアドレスの
範囲をソフトウエアで変更するだけで済む。また、図６
に示すバッファユニット２０により、双方向のデータ転
送を実行することができる。

【００２４】以上のとおり、本マルチプロセッサシステ
ムによれば、アドレス範囲を指定して順にアクセスする
アドレス生成回路７（図１）を備えることにより、プロ
セッサエレメント３０をグループ化し、そのグループご
とに相互のデータ転送を実行することができる。したが
って、処理内容に応じてデータ転送ネットワークを最適
な大きさに分割して効率良く並列処理を行うことができ
る。また、プロセッサエレメント３０とＩ／Ｏ装置４０
との間のデータ転送も容易に実行できる。しかも、アド
レス範囲で指定するので、ネットワークの拡張が容易で
ある。

【００２５】なお、８本のロウバス１６ａと５本のコラ
ムバス１６ｂとを設け、８本のうちの３本のロウバス１
６ａの各々にデータ転送制御装置１０を介してＩ／Ｏ装
置４０を接続してもよい。ロウバス１６ａの本数とコラ
ムバス１６ｂの本数との双方をプロセッサエレメント３
０の数より大きくした構成も可能であり、この場合には
プロセッサエレメント３０の２つのポート３１，３２の
いずれでもＩ／Ｏ装置４０との間のデータ転送が可能と
なる。

【００２６】図７に示すデータ転送制御装置１０は、内
部バス１５を共通バス４１に接続するための共通バスイ
ンターフェース４２を図１の構成に付加したものであ
る。図８に示すように、例えば３個のデータ転送制御装
置１０を１本の共通バス４１に接続し、該共通バス４１
に５個のＩ／Ｏ装置４０をつなぐことができる。図８の
構成によれば、ネットワークのバッファユニットを拡張
することなしにＩ／Ｏ装置の拡張が容易となる。

【００２７】（実施例２）次に、マルチプロセッサシス
テムに用いられるデータ転送制御装置中のアドレス生成
回路の他の例を図９に示す。図９のアドレス生成回路の
アドレスカウンタ１３は、２個の＋１加算器１７ａ，１
７ｂと、上位セレクタ１８ａと、下位セレクタ１８ｂ
と、２ビットの上位アドレスラッチ１９ａと、２ビット
の下位アドレスラッチ１９ｂとを備えている。上位セレ
クタ１８ａは、ＳＥＴ１信号に応じて、アドレスレジス
タ１２の初期アドレスの上位２ビット、アドレスレジス
タ１２の下限アドレスの上位２ビット及び＋１加算器１
７ａの出力の中から１つを選んで上位アドレスラッチ１
９ａに与える。一方、下位セレクタ１８ｂは、ＳＥＴ２
信号に応じて、アドレスレジスタ１２の初期アドレスの
下位２ビット、アドレスレジスタ１２の下限アドレスの
下位２ビット及び＋１加算器１７ｂの出力の中から１つ
を選んで下位アドレスラッチ１９ｂに与える。しかも、
上位アドレスラッチ１９ａと下位アドレスラッチ１９ｂ
とは、ＣＮＴ１信号とＣＮＴ２信号によって、独立に更
新される。上位アドレスラッチ１９ａの出力Ａ１と下位
アドレスラッチ１９ｂの出力Ａ２とは、合成されて４ビ
ットのバッファユニットアドレスＡとなる。

【００２８】次に、図９のアドレス生成回路による３次
元の配列に対するプロセッサ間のデータ転送動作につい
て、図１０〜図１６に従って説明する。プロセッサエレ
メント３０の総数はｎ×ｎとし、ｎは２の累乗の定数で
ある。以下の説明ではｎ＝４とする。

【００２９】図１０にプロセッサエレメント３０の数が
１６の場合のマルチプロセッサシステムの例を示す。１
６個のプロセッサエレメント３０は、１６×１６個のバ
ッファユニット２０にロウバス１６ａ及びコラムバス１
６ｂを通じて接続される。流体解析などの数値演算にお
ける並列処理では、流体の状態を表す３次元の配列デー
タを各プロセッサエレメント３０に分配し、プロセッサ
エレメント３０の間で相互にデータを交換しながら並列
演算を進めていく。

【００３０】３次元配列データを１６個のプロセッサエ
レメント３０に分割して並列処理する場合のデータの分
割方法について説明する。

【００３１】図１１（ａ）に示すように、４×４×４の
３次元配列をＡ（１：４，１：４，１：４）と表すこと
とする。この３次元配列Ａを１６個の１次元配列に分割
する場合、３通りの分割方法が可能である。図１１
（ｂ）はＸ方向の分割Ａ（１：４，／１：４，１：４
／）を、図１１（ｃ）はＹ方向の分割Ａ（１：４／，
１：４，／１：４）を、図１１（ｄ）はＺ方向の分割Ａ
（／１：４，１：４／，１：４）を各々表している。い
ずれの場合にも、１６個の１次元配列が１個ずつ、図１
０中の１６個のプロセッサエレメント３０に割り当てら
れる。

【００３２】Ｘ方向の分割の場合には、図１２に示すよ
うな２次元配置の仮想プロセッサエレメントアレイ３０
ａが想定される。例えば、仮想プロセッサエレメントア
レイ３０ａのうちの／４，１／には、１次元配列Ａ
（１：４，／４，１／）が割り当てられる。図１０中の
実際のプロセッサエレメント３０（すなわち物理プロセ
ッサエレメント）は１次元の並びであるから、図１３に
従って仮想プロセッサエレメントを更に物理プロセッサ
エレメント３０ｂに割り当てる必要がある。図１３は、
仮想プロセッサエレメントの番号と物理プロセッサエレ
メントの番号との対応を示す。Ｘ方向の分割Ａ（１：
４，／Ｊ，Ｋ／）（Ｊ＝１：４、Ｋ＝１：４）の場合の
仮想プロセッサエレメントの番号／Ｊ，Ｋ／は、Ｌ＝
（Ｊ−１）×４＋Ｋ−１（１≦Ｊ，Ｋ≦４）とすると
き、物理プロセッサエレメントの番号Ｌに割り当てられ
る。

【００３３】以上のように割り当てられた３次元配列を
並列処理する際、１個のプロセッサエレメント３０（３
０ｂ）内の１次元配列に対する１回の演算のみでは、空
間領域全体の状態の変化を求めることはできない。３次
元空間領域全体の演算を行うためには、分割方向を順次
変化させて演算を行う必要がある。例えば、偏微分方程
式を差分法で解く場合のＡＤＩ（Ａｌｔｅｒｎａｔｉｎ
ｇ Ｄｉｒｅｃｔｉｏｎ Ｉｍｐｌｉｃｉｔ）法は、こ
のような演算方法である。

【００３４】図１４は、Ｘ方向の分割からＹ方向の分割
への切り換えの場合のプロセッサエレメント３０（３０
ｂ）の間のデータ転送の様子を示す。Ｙ方向の分割Ａ
（Ｉ／，１：４，／Ｋ）（Ｉ＝１：４、Ｋ＝１：４）の
場合の仮想プロセッサエレメントの番号／Ｋ，Ｉ／は、
Ｍ＝（Ｋ−１）×４＋Ｉ−１（１≦Ｉ，Ｋ≦４）とする
とき、物理プロセッサエレメントの番号Ｍに割り当てら
れる。

【００３５】まず、Ｘ方向に分割された１次元配列を各
々持った１６個のプロセッサエレメント３０（３０ｂ）
から、データ転送制御装置１０及びロウバス１６ａを介
してバッファユニット２０へデータを転送する動作につ
いて説明する。例えば番号１の物理プロセッサエレメン
ト３０ｂが保持している１次元配列Ａ（１：４，／１，
２／）は、４個の要素Ａ（１，／１，２／）、Ａ（２，
／１，２／）、Ａ（３，／１，２／）、Ａ（４，／１，
２／）からなる。このとき、番号１の物理プロセッサエ
レメント３０ｂに接続されたデータ転送制御装置１０の
アドレス生成回路（図９）は、上位アドレスラッチ１９
ａの内容を１に固定しながら下位アドレスラッチ１９ｂ
のみの順次更新によって、バッファユニットアドレスＡ
として４、５、６、７を順次生成する。これにより、１
次元配列Ａ（１：４，／１，２／）の４個の要素が４個
のバッファユニット２０に分散配置される。他の番号の
物理プロセッサエレメント３０ｂからバッファユニット
２０へのデータ転送も同様の態様で実行される結果、３
次元配列Ａ（１：４，１：４，１：４）の全ての要素デ
ータが６４個のバッファユニット２０に分散配置され
る。

【００３６】次に、各々１個の要素データを持った６４
個のバッファユニット２０から、データ転送制御装置１
０及びコラムバス１６ｂを介して１６個のプロセッサエ
レメント３０（３０ｂ）へデータを転送する動作につい
て説明する。図１５は、Ｙ方向に分割された１次元配列
Ａ（１／，１：４，／２）が割り当てられる番号４の物
理プロセッサエレメント３０ｂへのデータ転送の様子を
示す。この番号４の物理プロセッサエレメント３０ｂへ
転送すべき１次元配列は、番号１の物理プロセッサエレ
メント３０ｂから転送されてきた要素データＡ（１，／
１，２／）と、番号５の物理プロセッサエレメント３０
ｂから転送されてきた要素データＡ（１，／２，２／）
と、番号９の物理プロセッサエレメント３０ｂから転送
されてきた要素データＡ（１，／３，２／）と、番号１
３の物理プロセッサエレメント３０ｂから転送されてき
た要素データＡ（１，／４，２／）とからなる。したが
って、番号４の物理プロセッサエレメント３０ｂに接続
されたデータ転送制御装置１０のアドレス生成回路（図
９）は、下位アドレスラッチ１９ｂの内容を１に固定し
ながら上位アドレスラッチ１９ａのみの順次更新によっ
て、図１６に示すように、バッファユニットアドレスＡ
として１、５、９、１３を順次生成する。これにより、
４個のバッファユニット２０に分散配置されていた要素
データが番号４の物理プロセッサエレメント３０ｂに収
集される。バッファユニット２０から他の番号の物理プ
ロセッサエレメント３０ｂへのデータ転送も同様の態様
で実行される結果、３次元配列Ａ（１：４，１：４，
１：４）がＹ方向に分割された状態で１６個の物理プロ
セッサエレメント３０ｂに分散配置される。

【００３７】以上のとおり、図９のアドレス生成回路に
よれば、アドレスを上位と下位に分割することにより、
マルチプロセッサシステムにおける３次元配列の分割方
向の変更をバースト転送で実現でき、高速なデータ転送
が可能となる。

【００３８】なお、取り扱うべき配列の大きさがプロセ
ッサエレメント３０（３０ｂ）の個数よりも大きい場合
には、１つの物理プロセッサエレメント３０ｂが２個以
上の仮想プロセッサエレメントを分担する。このとき、
プロセッサエレメント３０（３０ｂ）間のデータ転送
は、図９のアドレス生成回路を繰り返し使用することで
実行できる。

【００３９】（実施例３）図１０のマルチプロセッサシ
ステムでは、プロセッサエレメント３０の総数の平方根
ｎが２の累乗であったので、図９のアドレス生成回路中
の上位アドレスラッチ１９ａの出力を上位ビットに、下
位アドレスラッチ１９ｂの出力を下位ビットに各々割り
当てることでバッファユニットアドレスＡとすることが
できた。

【００４０】次に、プロセッサエレメントの総数の平方
根ｎが２の累乗でない場合にも適用可能なアドレス生成
回路の例を、図１７を用いて説明する。図１７のアドレ
ス生成回路のアドレスカウンタ１３は、第１の加算器１
７ｃと、＋１加算器１７ｂと、上位セレクタ１８ａと、
下位セレクタ１８ｂと、４ビットの上位アドレスラッチ
１９ａと、２ビットの下位アドレスラッチ１９ｂと、第
２の加算器４３とを備えている。アドレスレジスタ１２
は、初期、下限及び上限アドレスに加えて、増分アドレ
スを保持する。第１の加算器１７ｃは、上位アドレスラ
ッチ１９ａの出力Ａ１とアドレスレジスタ１２からの増
分アドレスとの加算結果を出力する。第２の加算器４３
は、上位アドレスラッチ１９ａの出力Ａ１と下位アドレ
スラッチ１９ｂの出力Ａ２との加算結果を、バッファユ
ニットアドレスＡとして出力する。そして、第２の加算
器４３の出力Ａとアドレスレジスタ１２からの上限アド
レスとを第１の比較器１４に入力し、下位アドレスラッ
チ１９ｂの出力Ａ２とアドレスレジスタ１２からの増分
アドレスとを第２の比較器１４ｂに入力する。第１及び
第２の比較器１４，１４ｂは、各々一致信号Ｃ，Ｃｂを
出力する。

【００４１】例えば、アドレス６、７、８の３個のバッ
ファユニット２０へのデータ転送の場合には、アドレス
レジスタ１２の中の増分アドレスを３に設定し、上位ア
ドレスラッチ１９ａの内容を６に固定しながら下位アド
レスラッチ１９ｂの内容を０、１、２と１ずつ変化させ
る。また、図１８に示すように、アドレス１、４、７、
１０、１３の５個のバッファユニット２０からのデータ
転送のためのアドレス生成の場合には、アドレスレジス
タ１２の中の増分アドレスを３に設定し、下位アドレス
ラッチ１９ｂの内容を１に固定しながら上位アドレスラ
ッチ１９ａの内容を０、３、６、９、１２と３ずつ変化
させる。

【００４２】以上のとおり、図１７のアドレス生成回路
によれば、アドレスに関する２つの加算器１７ｃ，４３
を設けることにより、プロセッサエレメントの総数の平
方根が２の累乗でない場合でも高速のバースト転送を実
現できる。

【００４３】（実施例４）次に、プロセッサエレメント
の２次元配置を備えたマルチプロセッサシステムの例を
説明する。図１９は、同システム中のバッファユニット
の部分のみを示したものであり、図５のバッファユニッ
ト２０の構成を５組重ねた構成（５×８×５構成）であ
る。５×５本のロウバスと５×５本のコラムバスには、
５×５個のプロセッサエレメントを接続する。残り５×
３本のコラムバスには、５×３個のＩ／Ｏ装置を接続す
る。

【００４４】図２０に、第ｓ面（０≦ｓ≦４）の５×８
個のバッファユニット２０を介したプロセッサエレメン
ト間の接続関係と、プロセッサエレメントとＩ／Ｏ装置
との接続関係とを示す。本システムでは、第ｓ面内の５
個のプロセッサエレメント（０，ｓ）〜（４，ｓ）の各
々の第１のポートが、第ｓ面のロウバス１６ａ、データ
転送制御装置１０、バッファユニット２０及びコラムバ
ス１６ｂを介して、５つの面のプロセッサエレメント
（ｓ，０）〜（ｓ，４）の各々の第２のポートに接続さ
れる。また、第ｓ面内の３個のＩ／Ｏ装置（ｓ，０）、
（ｓ，１）、（ｓ，２）は、同一面内のバッファユニッ
ト２０を介してプロセッサエレメントに接続される。

【００４５】以上の構成のマルチプロセッサシステムで
も、プロセッサエレメント間のデータ転送と、プロセッ
サエレメントとＩ／Ｏ装置との間のデータ転送とを行う
ことができる。プロセッサエレメントの総数をｎ×ｎ
（上記の例の場合は５×５＝２５）とすると、プロセッ
サエレメント間のデータ転送に必要なバッファユニット
の総数はｎ×ｎ×ｎ（上記の例の場合は５×５×５＝１
２５）となり、従来のクロスバ結合で必要となるバッフ
ァユニットの総数ｎ×ｎ×ｎ×ｎ（例えば５×５×５×
５＝６２５）よりもかなり少ない数でシステムを実現す
ることが可能となる。また、Ｉ／Ｏ装置も容易に接続す
ることができる。

【００４６】次に、図８に示すようなＩ／Ｏ装置のため
の共通バスを図１９及び図２０に示すマルチプロセッサ
システムに導入した例を説明する。図２１に示すよう
に、Ｉ／Ｏ装置の接続に係る５×３本のコラムバスの番
号を（ｓ，ｔ）（０≦ｓ≦４かつ０≦ｔ≦２）とし、第
１群のコラムバス（０，０）〜（４，０）に第１の共通
バス４１ａを、第２群のコラムバス（０，１）〜（４，
１）に第２の共通バス４１ｂを、第３群のコラムバス
（０，２）〜（４，２）に第３の共通バス４１ｃをそれ
ぞれ接続する。そして、これら３本の共通バス４１ａ，
４１ｂ，４１ｃの各々に１個のＩ／Ｏ装置（Ｉ／Ｏ₀ ，
Ｉ／Ｏ₁ ，Ｉ／Ｏ₂ ）４０を接続する。例えば、Ｉ／Ｏ
₀ は第１の共通バス４１ａを介して全ての面の全てのロ
ウバスに接続されるので、全てのプロセッサエレメント
は、ロウバスを経由してＩ／Ｏ₀ との間でデータ転送を
行うことができる。Ｉ／Ｏ₁ 及びＩ／Ｏ₂ についても同
様である。また、各共通バス４１ａ，４１ｂ，４１ｃに
は独立にＩ／Ｏ装置を拡張することができ、必要に応じ
てこれに追加接続するだけでよい。

【００４７】以上のとおり、図２１に示すようなＩ／Ｏ
装置のための共通バスを導入することによって、全ての
プロセッサエレメントで１つのＩ／Ｏ装置を共有するこ
とができる。また、バスをグループ分けしたので、１本
の共通バスの上のＩ／Ｏ装置に故障が生じた場合には、
他の共通バス上のＩ／Ｏ装置によるデータ入出力が可能
であり、故障の影響を少なくすることができる。

【００４８】

【発明の効果】以上説明してきたとおり、本発明によれ
ば、バッファユニットアドレスの変化範囲を任意に限定
できるようにしたので、データ転送先又はデータ転送先
のグループ化が可能となり、ひいては並列化の効率を高
めることができる。また、バッファユニットアドレスの
限定により、プロセッサエレメント間の任意のデータ転
送と、プロセッサエレメントとデータ入出力装置との間
の任意のデータ転送とを選択できる。

【００４９】また、とびとびのアドレス値を簡単かつ高
速に生成できるようにしたので、３次元以上のデータ構
造に適したネットワークを実現できる。

【図面の簡単な説明】

【図１】本発明の実施例に係るデータ転送装置の構成図
である。

【図２】図１中のアドレス生成回路の構成図である。

【図３】図２のアドレス生成回路によるバッファユニッ
トアドレスの生成例を示す図である。

【図４】図２のアドレス生成回路の変形例を示す構成図
である。

【図５】図１の構成を利用したマルチプロセッサシステ
ムの構成図である。

【図６】図５中の１個のバッファユニットの構成図であ
る。

【図７】図１中のデータ転送制御装置の変形例を示す構
成図である。

【図８】図７のデータ転送制御装置を利用したマルチプ
ロセッサシステムの構成図である。

【図９】図２のアドレス生成回路の他の変形例を示す構
成図である。

【図１０】図９のアドレス生成回路の構成をデータ転送
制御装置に用いたマルチプロセッサシステムの構成図で
ある。

【図１１】（ａ）は図１０のマルチプロセッサシステム
が処理すべき３次元配列を、（ｂ）は該３次元配列のＸ
方向の分割を、（ｃ）は該３次元配列のＹ方向の分割
を、（ｄ）は該３次元配列のＺ方向の分割をそれぞれ示
す図である。

【図１２】図１０のマルチプロセッサシステムで図１１
（ａ）の３次元配列を処理する場合の仮想プロセッサエ
レメントの２次元配置を示す図である。

【図１３】物理プロセッサエレメントの番号と図１２中
の仮想プロセッサエレメントの番号との対応を示す図で
ある。

【図１４】図１０のマルチプロセッサシステムにおける
データの分散・収集の様子を示す概念図である。

【図１５】図１４における１つのプロセッサエレメント
によるデータ収集の詳細を示す概念図である。

【図１６】図９のアドレス生成回路によるバッファユニ
ットアドレスの生成例を示す図である。

【図１７】図２のアドレス生成回路の更に他の変形例を
示す構成図である。

【図１８】図１７のアドレス生成回路によるバッファユ
ニットアドレスの生成例を示す図である。

【図１９】図５中のバッファユニットの２次元配置を３
次元配置に拡張した例を示す構成図である。

【図２０】図１９の３次元配置されたバッファユニット
を用いたマルチプロセッサシステムにおける第ｓ面のバ
ッファユニットの接続を示す図である。

【図２１】図１９及び図２０に示すマルチプロセッサシ
ステムに図８と同様の共通バスを導入した例を示す図で
ある。

【図２２】従来のマルチプロセッサシステムの構成図で
ある。

【図２３】図２２中の１個のバッファユニットの構成図
である。

【図２４】図２２中の送信側データ転送制御装置が内蔵
しているアドレス生成回路の構成図である。

【図２５】図２４のアドレス生成回路によるバッファユ
ニットアドレス（チャネル番号）の生成例を示す図であ
る。

【符号の説明】

６ ネットワークインターフェース ７ アドレス生成回路 ８ アドレス切換回路 ９ 制御レジスタ １０ データ転送制御装置 １１ アドレス制御回路（制御手段） １２ アドレスレジスタ（記憶手段） １３ アドレスカウンタ（更新手段） １４ 比較器（比較手段） １４ｂ 比較器 １５ 内部バス １６ データ転送バス １７，１７ａ，１７ｂ ＋１加算器 １７ｃ 加算器 １８ セレクタ １８ａ 上位セレクタ １８ｂ 下位セレクタ １９ アドレスラッチ １９ａ 上位アドレスラッチ １９ｂ 下位アドレスラッチ ２０ バッファユニット ２１ ＦＩＦＯメモリ ３０ プロセッサエレメント １６ａ ロウバス（第１のデータ転送バス） １６ｂ コラムバス（第２のデータ転送バス） ４０ Ｉ／Ｏ装置（データ入出力装置） ４１，４１ａ〜４１ｃ 共通バス ４２ 共通バスインターフェース ４３ 加算器 Ａ バッファユニットアドレス（チャネル番号） Ｃ 一致信号 ＣＮＴ アドレス更新要求信号 ＳＥＴ アドレス設定信号

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/14,13/28,13/36 G06F 15/16,15/173 H04L 11/20

Claims (29)

(57)【特許請求の範囲】
1. 【請求項１】 共通のデータ転送バスに接続された複数
   のバッファユニットと、該複数のバッファユニットの中
   から任意の数のバッファユニットを順次選択するための
   バッファユニットアドレスを連続的に出力しかつ該バッ
   ファユニットアドレスにより選択されたバッファユニッ
   トとの間の前記データ転送バスを通じたデータ転送の制
   御を司るデータ転送制御装置とを備えたデータ転送装置
   であって、 前記データ転送制御装置は、 前記バッファユニットアドレスの範囲を指定する第１及
   び第２のアドレスを保持するための記憶手段と、 前記記憶手段から与えられる第１のアドレスを保持し、
   該保持した第１のアドレスを順次更新しながら前記バッ
   ファユニットアドレスとして出力するための更新手段
   と、 前記更新手段から出力されるバッファユニットアドレス
   と前記記憶手段から与えられる第２のアドレスとが一致
   したときに一致信号を出力するための比較手段と、 前記更新手段にアドレス更新を実行させるように該更新
   手段にアドレス更新要求信号を順次与え、かつ前記比較
   手段から一致信号の出力を受けたときには前記記憶手段
   が保持している第１のアドレスを前記更新手段に設定す
   るように該更新手段にアドレス設定信号を与えるための
   制御手段とを備えたことを特徴とするデータ転送装置。
2. 【請求項２】 請求項１記載のデータ転送装置におい
   て、 前記記憶手段は、前記第１及び第２のアドレスとは異な
   る第３のアドレスを初期アドレスとして更に保持する機
   能を備え、 前記制御手段は、前記記憶手段が保持している初期アド
   レスを前記更新手段へのアドレス更新要求信号の出力に
   先立って該更新手段に設定する機能を更に備えたことを
   特徴とするデータ転送装置。
3. 【請求項３】 請求項１記載のデータ転送装置におい
   て、 前記更新手段は、前記保持した第１のアドレスの上位部
   分と下位部分とを独立に更新する機能を備えたことを特
   徴とするデータ転送装置。
4. 【請求項４】 請求項１記載のデータ転送装置におい
   て、 前記更新手段は、前記保持した第１のアドレスに増分ア
   ドレスを加算するための手段を備えたことを特徴とする
   データ転送装置。
5. 【請求項５】 請求項１記載のデータ転送装置におい
   て、 前記データ転送制御装置は、少なくとも１個の他のデー
   タ転送装置のデータ転送制御装置と少なくとも１個のデ
   ータ入出力装置とに共通接続される共通バスと前記デー
   タ転送バスとの間に介在した共通バスインターフェース
   手段を更に備えたことを特徴とするデータ転送装置。
6. 【請求項６】 座標（ｘ，ｙ）、ｘ，ｙ＝０〜Ｎ−１
   （Ｎ≧２）、で表現される２次元の格子点に配置された
   Ｎ² 個のバッファユニットと、 各々前記Ｎ² 個のバッファユニットのうちｘ方向に並ん
   だＮ個のバッファユニットに共通接続されたＮ本の第１
   のデータ転送バスと、 各々前記Ｎ² 個のバッファユニットのうちｙ方向に並ん
   だＮ個のバッファユニットに共通接続されたＮ本の第２
   のデータ転送バスと、 前記第１及び第２のデータ転送バスの各々の端部に接続
   された２Ｎ個のデータ転送制御装置と、 前記２Ｎ個のデータ転送制御装置のうち前記第１のデー
   タ転送バスの端部に接続されたＮ個のデータ転送制御装
   置の中の１つに結線された第１のデータ転送ポートと、
   前記２Ｎ個のデータ転送制御装置のうち前記第２のデー
   タ転送バスの端部に接続されたＮ個のデータ転送制御装
   置の中の１つに結線された第２のデータ転送ポートとを
   それぞれ有するＮ個のプロセッサエレメントとを備え、 前記２Ｎ個のデータ転送制御装置の各々は、 前記Ｎ² 個のバッファユニットのうち該データ転送制御
   装置に共通接続されたＮ個のバッファユニットの中から
   任意の数のバッファユニットを順次選択するためのバッ
   ファユニットアドレスの範囲を指定する第１及び第２の
   アドレスを保持するための記憶手段と、 前記記憶手段から与えられる第１のアドレスを保持し、
   該保持した第１のアドレスを順次更新しながら前記バッ
   ファユニットアドレスとして出力するための更新手段
   と、 前記更新手段から出力されるバッファユニットアドレス
   と前記記憶手段から与えられる第２のアドレスとが一致
   したときに一致信号を出力するための比較手段と、 前記更新手段にアドレス更新を実行させるように該更新
   手段にアドレス更新要求信号を順次与え、かつ前記比較
   手段から一致信号の出力を受けたときには前記記憶手段
   が保持している第１のアドレスを前記更新手段に設定す
   るように該更新手段にアドレス設定信号を与えるための
   制御手段とを備えたことを特徴とするマルチプロセッサ
   システム。
7. 【請求項７】 請求項６記載のマルチプロセッサシステ
   ムにおいて、 前記記憶手段は、前記第１及び第２のアドレスとは異な
   る第３のアドレスを初期アドレスとして更に保持する機
   能を備え、 前記制御手段は、前記記憶手段が保持している初期アド
   レスを前記更新手段へのアドレス更新要求信号の出力に
   先立って該更新手段に設定する機能を更に備えたことを
   特徴とするマルチプロセッサシステム。
8. 【請求項８】 請求項６記載のマルチプロセッサシステ
   ムにおいて、 前記更新手段は、前記保持した第１のアドレスの上位部
   分と下位部分とを独立に更新する機能を備えたことを特
   徴とするマルチプロセッサシステム。
9. 【請求項９】 請求項６記載のマルチプロセッサシステ
   ムにおいて、 前記更新手段は、前記保持した第１のアドレスに増分ア
   ドレスを加算するための手段を備えたことを特徴とする
   マルチプロセッサシステム。
10. 【請求項１０】 請求項６記載のマルチプロセッサシス
    テムにおいて、 前記Ｎ本の第１又は第２のデータ転送バスの各々にＫ個
    （Ｋ≧１）ずつ接続されたＮ×Ｋ個の付加バッファユニ
    ットと、 各々前記Ｎ×Ｋ個の付加バッファユニットのうちｙ方向
    又はｘ方向に並んだＮ個の付加バッファユニットに共通
    接続されたＫ本の第３のデータ転送バスと、 前記第３のデータ転送バスの各々の端部に接続されたＫ
    個の付加データ転送制御装置とを更に備えたことを特徴
    とするマルチプロセッサシステム。
11. 【請求項１１】 請求項１０記載のマルチプロセッサシ
    ステムにおいて、 前記Ｋ個の付加データ転送制御装置に接続された少なく
    とも１個のデータ入出力装置を更に備えたことを特徴と
    するマルチプロセッサシステム。
12. 【請求項１２】 請求項１０記載のマルチプロセッサシ
    ステムにおいて、 前記Ｋ個の付加データ転送制御装置を分割してなるＬ個
    （Ｌ≧２）の付加データ転送制御装置群の各々に接続さ
    れたＬ本の共通バスと、 前記Ｌ本の共通バスの各々に少なくとも１個ずつ接続さ
    れたＭ個（Ｍ≧Ｌ）のデータ入出力装置とを更に備えた
    ことを特徴とするマルチプロセッサシステム。
13. 【請求項１３】 請求項１０記載のマルチプロセッサシ
    ステムにおいて、 前記Ｋ個の付加データ転送制御装置の各々は、 前記Ｎ×Ｋ個の付加バッファユニットのうち該付加デー
    タ転送制御装置に共通接続されたＮ個のバッファユニッ
    トの中から任意の数の付加バッファユニットを順次選択
    するためのバッファユニットアドレスの範囲を指定する
    第１及び第２のアドレスを保持するための付加記憶手段
    と、 前記付加記憶手段から与えられる第１のアドレスを保持
    し、該保持した第１のアドレスを順次更新しながら前記
    バッファユニットアドレスとして出力するための付加更
    新手段と、 前記付加更新手段から出力されるバッファユニットアド
    レスと前記付加記憶手段から与えられる第２のアドレス
    とが一致したときに一致信号を出力するための付加比較
    手段と、 前記付加更新手段にアドレス更新を実行させるように該
    付加更新手段にアドレス更新要求信号を順次与え、かつ
    前記付加比較手段から一致信号の出力を受けたときには
    前記付加記憶手段が保持している第１のアドレスを前記
    付加更新手段に設定するように該付加更新手段にアドレ
    ス設定信号を与えるための付加制御手段とを備えたこと
    を特徴とするマルチプロセッサシステム。
14. 【請求項１４】 請求項１３記載のマルチプロセッサシ
    ステムにおいて、 前記付加記憶手段は、前記第１及び第２のアドレスとは
    異なる第３のアドレスを初期アドレスとして更に保持す
    る機能を備え、 前記付加制御手段は、前記付加記憶手段が保持している
    初期アドレスを前記付加更新手段へのアドレス更新要求
    信号の出力に先立って該付加更新手段に設定する機能を
    更に備えたことを特徴とするマルチプロセッサシステ
    ム。
15. 【請求項１５】 請求項１３記載のマルチプロセッサシ
    ステムにおいて、 前記付加更新手段は、前記保持した第１のアドレスの上
    位部分と下位部分とを独立に更新する機能を備えたこと
    を特徴とするマルチプロセッサシステム。
16. 【請求項１６】 請求項１３記載のマルチプロセッサシ
    ステムにおいて、 前記付加更新手段は、前記保持した第１のアドレスに増
    分アドレスを加算するための手段を備えたことを特徴と
    するマルチプロセッサシステム。
17. 【請求項１７】 請求項１３記載のマルチプロセッサシ
    ステムにおいて、 前記Ｋ個の付加データ転送制御装置の各々は、 少なくとも１個の他の付加データ転送制御装置と少なく
    とも１個のデータ入出力装置とに共通接続される共通バ
    スと前記第３のデータ転送バスのうちの１本との間に介
    在した共通バスインターフェース手段を更に備えたこと
    を特徴とするマルチプロセッサシステム。
18. 【請求項１８】 座標（ｘ，ｙ，ｚ）、ｘ，ｙ，ｚ＝０
    〜Ｎ−１（Ｎ≧２）、で表現される３次元の格子点に配
    置されたＮ³ 個のバッファユニットと、 各々前記Ｎ³ 個のバッファユニットのうちｘ方向に並ん
    だＮ個のバッファユニットに共通接続されたＮ² 本の第
    １のデータ転送バスと、 各々前記Ｎ³ 個のバッファユニットのうちｙ方向に並ん
    だＮ個のバッファユニットに共通接続されたＮ² 本の第
    ２のデータ転送バスと、 前記第１及び第２のデータ転送バスの各々の端部に接続
    された２Ｎ² 個のデータ転送制御装置と、 前記２Ｎ² 個のデータ転送制御装置のうち前記第１のデ
    ータ転送バスの端部に接続されたＮ² 個のデータ転送制
    御装置の中の１つに結線された第１のデータ転送ポート
    と、前記２Ｎ² 個のデータ転送制御装置のうち前記第２
    のデータ転送バスの端部に接続されたＮ² 個のデータ転
    送制御装置の中の１つに結線された第２のデータ転送ポ
    ートとをそれぞれ有するＮ² 個のプロセッサエレメント
    とを備え、 前記２Ｎ² 個のデータ転送制御装置の各々は、 前記Ｎ³ 個のバッファユニットのうち該データ転送制御
    装置に共通接続されたＮ個のバッファユニットの中から
    任意の数のバッファユニットを順次選択するためのバッ
    ファユニットアドレスの範囲を指定する第１及び第２の
    アドレスを保持するための記憶手段と、 前記記憶手段から与えられる第１のアドレスを保持し、
    該保持した第１のアドレスを順次更新しながら前記バッ
    ファユニットアドレスとして出力するための更新手段
    と、 前記更新手段から出力されるバッファユニットアドレス
    と前記記憶手段から与えられる第２のアドレスとが一致
    したときに一致信号を出力するための比較手段と、 前記更新手段にアドレス更新を実行させるように該更新
    手段にアドレス更新要求信号を順次与え、かつ前記比較
    手段から一致信号の出力を受けたときには前記記憶手段
    が保持している第１のアドレスを前記更新手段に設定す
    るように該更新手段にアドレス設定信号を与えるための
    制御手段とを備えたことを特徴とするマルチプロセッサ
    システム。
19. 【請求項１９】 請求項１８記載のマルチプロセッサシ
    ステムにおいて、 前記記憶手段は、前記第１及び第２のアドレスとは異な
    る第３のアドレスを初期アドレスとして更に保持する機
    能を備え、 前記制御手段は、前記記憶手段が保持している初期アド
    レスを前記更新手段へのアドレス更新要求信号の出力に
    先立って該更新手段に設定する機能を更に備えたことを
    特徴とするマルチプロセッサシステム。
20. 【請求項２０】 請求項１８記載のマルチプロセッサシ
    ステムにおいて、 前記更新手段は、前記保持した第１のアドレスの上位部
    分と下位部分とを独立に更新する機能を備えたことを特
    徴とするマルチプロセッサシステム。
21. 【請求項２１】 請求項１８記載のマルチプロセッサシ
    ステムにおいて、 前記更新手段は、前記保持した第１のアドレスに増分ア
    ドレスを加算するための手段を備えたことを特徴とする
    マルチプロセッサシステム。
22. 【請求項２２】 請求項１８記載のマルチプロセッサシ
    ステムにおいて、 前記Ｎ² 本の第１又は第２のデータ転送バスの各々にＫ
    個（Ｋ≧１）ずつ接続されたＮ² ×Ｋ個の付加バッファ
    ユニットと、 各々前記Ｎ² ×Ｋ個の付加バッファユニットのうちｙ方
    向又はｘ方向に並んだＮ個の付加バッファユニットに共
    通接続されたＮ×Ｋ本の第３のデータ転送バスと、 前記第３のデータ転送バスの各々の端部に接続されたＮ
    ×Ｋ個の付加データ転送制御装置とを更に備えたことを
    特徴とするマルチプロセッサシステム。
23. 【請求項２３】 請求項２２記載のマルチプロセッサシ
    ステムにおいて、 前記Ｎ×Ｋ個の付加データ転送制御装置に接続された少
    なくとも１個のデータ入出力装置を更に備えたことを特
    徴とするマルチプロセッサシステム。
24. 【請求項２４】 請求項２２記載のマルチプロセッサシ
    ステムにおいて、 前記Ｎ×Ｋ個の付加データ転送制御装置を分割してなる
    Ｌ個（Ｌ≧２）の付加データ転送制御装置群の各々に接
    続されたＬ本の共通バスと、前記Ｌ本の共通バスの各々
    に少なくとも１個ずつ接続されたＭ個（Ｍ≧Ｌ）のデー
    タ入出力装置とを更に備えたことを特徴とするマルチプ
    ロセッサシステム。
25. 【請求項２５】 請求項２２記載のマルチプロセッサシ
    ステムにおいて、 前記Ｎ×Ｋ個の付加データ転送制御装置の各々は、 前記Ｎ² ×Ｋ個の付加バッファユニットのうち該付加デ
    ータ転送制御装置に共通接続されたＮ個のバッファユニ
    ットの中から任意の数の付加バッファユニットを順次選
    択するためのバッファユニットアドレスの範囲を指定す
    る第１及び第２のアドレスを保持するための付加記憶手
    段と、 前記付加記憶手段から与えられる第１のアドレスを保持
    し、該保持した第１のアドレスを順次更新しながら前記
    バッファユニットアドレスとして出力するための付加更
    新手段と、 前記付加更新手段から出力されるバッファユニットアド
    レスと前記付加記憶手段から与えられる第２のアドレス
    とが一致したときに一致信号を出力するための付加比較
    手段と、 前記付加更新手段にアドレス更新を実行させるように該
    付加更新手段にアドレス更新要求信号を順次与え、かつ
    前記付加比較手段から一致信号の出力を受けたときには
    前記付加記憶手段が保持している第１のアドレスを前記
    付加更新手段に設定するように該付加更新手段にアドレ
    ス設定信号を与えるための付加制御手段とを備えたこと
    を特徴とするマルチプロセッサシステム。
26. 【請求項２６】 請求項２５記載のマルチプロセッサシ
    ステムにおいて、 前記付加記憶手段は、前記第１及び第２のアドレスとは
    異なる第３のアドレスを初期アドレスとして更に保持す
    る機能を備え、 前記付加制御手段は、前記付加記憶手段が保持している
    初期アドレスを前記付加更新手段へのアドレス更新要求
    信号の出力に先立って該付加更新手段に設定する機能を
    更に備えたことを特徴とするマルチプロセッサシステ
    ム。
27. 【請求項２７】 請求項２５記載のマルチプロセッサシ
    ステムにおいて、 前記付加更新手段は、前記保持した第１のアドレスの上
    位部分と下位部分とを独立に更新する機能を備えたこと
    を特徴とするマルチプロセッサシステム。
28. 【請求項２８】 請求項２５記載のマルチプロセッサシ
    ステムにおいて、 前記付加更新手段は、前記保持した第１のアドレスに増
    分アドレスを加算するための手段を備えたことを特徴と
    するマルチプロセッサシステム。
29. 【請求項２９】 請求項２５記載のマルチプロセッサシ
    ステムにおいて、 前記Ｎ×Ｋ個の付加データ転送制御装置の各々は、 少なくとも１個の他の付加データ転送制御装置と少なく
    とも１個のデータ入出力装置とに共通接続される共通バ
    スと前記第３のデータ転送バスのうちの１本との間に介
    在した共通バスインターフェース手段を更に備えたこと
    を特徴とするマルチプロセッサシステム。