JP3228384B2 - 光スイッチアレイ - Google Patents
光スイッチアレイInfo
- Publication number
- JP3228384B2 JP3228384B2 JP32836093A JP32836093A JP3228384B2 JP 3228384 B2 JP3228384 B2 JP 3228384B2 JP 32836093 A JP32836093 A JP 32836093A JP 32836093 A JP32836093 A JP 32836093A JP 3228384 B2 JP3228384 B2 JP 3228384B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- optical switch
- light
- gaas
- switch array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Lasers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、光信号により駆動およ
び制御される光スイッチアレイに関するものである。
び制御される光スイッチアレイに関するものである。
【０００２】
【従来の技術】光スイッチアレイは光信号処理や光情報
処理のキーデバイスとしてその開発が非常に望まれてい
る。従来、この種の素子としては、例えば文献（ＩＥＥ
Ｅ ＰＨＯＴＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＬＥ
ＴＴＥＲＳ １巻、６２頁（１９８９））にみられるよ
うに、フォトダイオードと負荷抵抗および定電圧源から
なる受光部、ＦＥＴからなる増幅部、多重量子井戸（Ｍ
ＱＷ）ｐｉｎ型光変調器からなる光変調部により構成さ
れ、フォトダイオードに入射する弱い入力光で、ＭＱＷ
−ｐｉｎ型光変調器に照射された光の透過光強度を変化
させる機能を持つ「フィールド・エフェクト・トランジ
スタ・シード（ＦＥＴ−ＳＥＥＤ）」と呼ばれる素子が
提案されている。この素子では、量子閉じ込めシュタル
ク効果により、一定強度でバイアスされた光の透過光強
度をそれと同一波長の入力光により制御することができ
る。その構成と特性を図１５を参照して説明する。
処理のキーデバイスとしてその開発が非常に望まれてい
る。従来、この種の素子としては、例えば文献（ＩＥＥ
Ｅ ＰＨＯＴＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＬＥ
ＴＴＥＲＳ １巻、６２頁（１９８９））にみられるよ
うに、フォトダイオードと負荷抵抗および定電圧源から
なる受光部、ＦＥＴからなる増幅部、多重量子井戸（Ｍ
ＱＷ）ｐｉｎ型光変調器からなる光変調部により構成さ
れ、フォトダイオードに入射する弱い入力光で、ＭＱＷ
−ｐｉｎ型光変調器に照射された光の透過光強度を変化
させる機能を持つ「フィールド・エフェクト・トランジ
スタ・シード（ＦＥＴ−ＳＥＥＤ）」と呼ばれる素子が
提案されている。この素子では、量子閉じ込めシュタル
ク効果により、一定強度でバイアスされた光の透過光強
度をそれと同一波長の入力光により制御することができ
る。その構成と特性を図１５を参照して説明する。
【０００３】ｐ−ＧａＡｓ基板上にｐ−ＡｌＧａＡｓ
層、ｉ−ＭＱＷ層、ｎ- −ＧａＡｓ層およびｎ+ −Ｇａ
Ａｓの順に積層されたエピタキシャル基板を図１５
（Ａ）のように加工してある。ＦＥＴは右側のＭＱＷ−
ｐｉｎ構造の内、ｎ- −ＧａＡｓ層をチャネルとして用
いている。いま、左側のＭＱＷ−ｐｉｎ構造に入射され
る光を入力光、右側のＭＱＷ−ｐｉｎ構造に入射される
光をバイアス光、その透過光を出力光とすると、図１５
（Ｂ）に示す特性が現われる。
層、ｉ−ＭＱＷ層、ｎ- −ＧａＡｓ層およびｎ+ −Ｇａ
Ａｓの順に積層されたエピタキシャル基板を図１５
（Ａ）のように加工してある。ＦＥＴは右側のＭＱＷ−
ｐｉｎ構造の内、ｎ- −ＧａＡｓ層をチャネルとして用
いている。いま、左側のＭＱＷ−ｐｉｎ構造に入射され
る光を入力光、右側のＭＱＷ−ｐｉｎ構造に入射される
光をバイアス光、その透過光を出力光とすると、図１５
（Ｂ）に示す特性が現われる。
【０００４】
【発明が解決しようとする課題】ところで、上述の素子
では、次の問題点があった。
では、次の問題点があった。
【０００５】第一に、光変調部としてＭＱＷ−ｐｉｎダ
イオードを用いているため消光比が低く、かつ、損失が
大きい。
イオードを用いているため消光比が低く、かつ、損失が
大きい。
【０００６】第二に、光変調部にはバイアス光を入射す
る必要があるので光学系が複雑になる。
る必要があるので光学系が複雑になる。
【０００７】第三に、光変調部の動作電圧が１０Ｖ程度
と大きいため、応答速度が遅い。
と大きいため、応答速度が遅い。
【０００８】第四に、量子閉じ込めシュタルク効果を用
いた光変調部は動作波長の範囲が数ｎｍに制限され、さ
らに熱等により光変調部の動作波長が変動するためバイ
アス光源への波長の制限が厳しい。
いた光変調部は動作波長の範囲が数ｎｍに制限され、さ
らに熱等により光変調部の動作波長が変動するためバイ
アス光源への波長の制限が厳しい。
【０００９】本発明の目的は、上記の問題点を解決し、
消光比が大きく、高速な応答速度を有する光スイッチア
レイを実現することにある。
消光比が大きく、高速な応答速度を有する光スイッチア
レイを実現することにある。
【００１０】
１）本発明の光スイッチアレイは、入力信号を電気信号
に変換する受光部と、その電気信号を増幅する増幅部
と、その増幅された電気信号により出力光を発振する垂
直共振器型面発光レーザからなる出力部とから成る光ス
イッチが、モノリシックに基板上に構成されていること
を特徴とする。
に変換する受光部と、その電気信号を増幅する増幅部
と、その増幅された電気信号により出力光を発振する垂
直共振器型面発光レーザからなる出力部とから成る光ス
イッチが、モノリシックに基板上に構成されていること
を特徴とする。
【００１１】２）さらに、本発明の光スイッチアレイ
は、上記１）記載の素子において、受光部がＭＳＭ（Ｍ
ｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）
フォトダイオードあるいはフォトコンダクタからなるこ
とを特徴とする。
は、上記１）記載の素子において、受光部がＭＳＭ（Ｍ
ｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）
フォトダイオードあるいはフォトコンダクタからなるこ
とを特徴とする。
【００１２】３）また、本発明の光スイッチアレイは、
上記１）記載の素子において、受光部が複数の受光素子
からなることを特徴とする。
上記１）記載の素子において、受光部が複数の受光素子
からなることを特徴とする。
【００１３】
【作用】上述のような課題を解決するために本発明で
は、前述の問題点が以下のように解決されている。
は、前述の問題点が以下のように解決されている。
【００１４】すなわち、本発明による光スイッチアレイ
では、光変調部として面発光レーザ（ＳＥＬＤ）を用い
ているため高コントラストが得られる。また、動作電圧
も２Ｖ程度で充分であるので高速動作が実現できる。ま
た、本素子にはバイアス光が必要なく、入力用の光源の
みで動作するため、光源の波長に制限が少なく、加えて
光学系が簡単になる。さらに、本素子を多段に構成して
前段からの出力光を入力光とするような光接続を行って
光インターコネクション等の処理を行う場合、ＳＥＬＤ
は、発振波長が膜厚の揺らぎに対して非常に敏感であ
り、制御が難しいが、受光部としてｐｉｎダイオード、
ＭＳＭフォトダイオード等を用いれば１００ｎｍ以上の
広範囲の波長でほぼ均一な光感度を得られるため、前段
のＳＥＬＤの発振波長に制限がなくなり、多段化に有利
であるという特徴も持つ。
では、光変調部として面発光レーザ（ＳＥＬＤ）を用い
ているため高コントラストが得られる。また、動作電圧
も２Ｖ程度で充分であるので高速動作が実現できる。ま
た、本素子にはバイアス光が必要なく、入力用の光源の
みで動作するため、光源の波長に制限が少なく、加えて
光学系が簡単になる。さらに、本素子を多段に構成して
前段からの出力光を入力光とするような光接続を行って
光インターコネクション等の処理を行う場合、ＳＥＬＤ
は、発振波長が膜厚の揺らぎに対して非常に敏感であ
り、制御が難しいが、受光部としてｐｉｎダイオード、
ＭＳＭフォトダイオード等を用いれば１００ｎｍ以上の
広範囲の波長でほぼ均一な光感度を得られるため、前段
のＳＥＬＤの発振波長に制限がなくなり、多段化に有利
であるという特徴も持つ。
【００１５】
【実施例】以下、添付図面を参照しながら本発明を実施
例によりさらに詳細に説明するが、本発明はこれに限定
されないことは勿論である。
例によりさらに詳細に説明するが、本発明はこれに限定
されないことは勿論である。
【００１６】まず、図１を参照して本発明の素子の構造
について述べた後、図２から図８を参照してその動作原
理と特性について説明する。以下では、受光部としてＭ
ＳＭフォトダイオードを、増幅部としてＦＥＴを用いた
例を説明するが、これ以外にも受光部としてはｐｉｎダ
イオード、フォトコンダクタ、増幅部としてはヘテロ接
合トランジスタ等のバイポーラトランジスタを用いても
構成できる。さらに、図９から図１４を用いて、素子の
層構成と光スイッチ特性の具体例を示す。
について述べた後、図２から図８を参照してその動作原
理と特性について説明する。以下では、受光部としてＭ
ＳＭフォトダイオードを、増幅部としてＦＥＴを用いた
例を説明するが、これ以外にも受光部としてはｐｉｎダ
イオード、フォトコンダクタ、増幅部としてはヘテロ接
合トランジスタ等のバイポーラトランジスタを用いても
構成できる。さらに、図９から図１４を用いて、素子の
層構成と光スイッチ特性の具体例を示す。
【００１７】図１は、素子の構成を示したものである。
図１（Ａ）は素子の基本構成を示したもので、光変調部
１０としての面発光レーザ１２と増幅部２０としてのＦ
ＥＴ２２は定電圧源に対して直列に接続される。このと
き、面発光レーザ１２は順バイアスになるように接続さ
れている。２４、２６、２８はそれぞれＦＥＴ２２のソ
ース、ゲート、ドレインである。受光部３０としてのＭ
ＳＭフォトダイオード３２と負荷抵抗３４も定電圧源と
ともに直列に接続され、ＭＳＭフォトダイオード３２と
負荷抵抗３４の接点３６はＦＥＴのゲート２６に接続さ
れる。Ｐin、Ｐout はそれぞれ入力光、出力光である。
入力光ＰinはＭＳＭフォトダイオード３２に入射する。
図１（Ｂ）は受光部を２個のＭＳＭフォトダイオード３
２，３２直列に接続して構成した場合の図である。この
場合、それぞれのＭＳＭフォトダイオードに入力する光
信号をＰA およびＰB とすると、ＰA とＰB 両方が同時
に入力した場合にのみＦＥＴ２２のゲート電圧が変化
し、後述するように、Ｖ1 ＞Ｖ2 のときＮＡＮＤ動作
を、Ｖ1 ＜Ｖ2 のときＡＮＤ動作をする。図１（Ｃ）は
受光部３０を２個のＭＳＭフォトダイオード３２，３２
を並列に接続して構成した場合の図である。それぞれの
ＭＳＭフォトダイオードに入力する光信号をＰAおよび
ＰB とすると、ＰA およびＰB どちらか一方でも入力し
た場合にＦＥＴのゲート電圧が変化し、後述するように
Ｖ1 ＞Ｖ2 のときＮＯＲ動作を、Ｖ1 ＜Ｖ2 のときＯＲ
動作をする。
図１（Ａ）は素子の基本構成を示したもので、光変調部
１０としての面発光レーザ１２と増幅部２０としてのＦ
ＥＴ２２は定電圧源に対して直列に接続される。このと
き、面発光レーザ１２は順バイアスになるように接続さ
れている。２４、２６、２８はそれぞれＦＥＴ２２のソ
ース、ゲート、ドレインである。受光部３０としてのＭ
ＳＭフォトダイオード３２と負荷抵抗３４も定電圧源と
ともに直列に接続され、ＭＳＭフォトダイオード３２と
負荷抵抗３４の接点３６はＦＥＴのゲート２６に接続さ
れる。Ｐin、Ｐout はそれぞれ入力光、出力光である。
入力光ＰinはＭＳＭフォトダイオード３２に入射する。
図１（Ｂ）は受光部を２個のＭＳＭフォトダイオード３
２，３２直列に接続して構成した場合の図である。この
場合、それぞれのＭＳＭフォトダイオードに入力する光
信号をＰA およびＰB とすると、ＰA とＰB 両方が同時
に入力した場合にのみＦＥＴ２２のゲート電圧が変化
し、後述するように、Ｖ1 ＞Ｖ2 のときＮＡＮＤ動作
を、Ｖ1 ＜Ｖ2 のときＡＮＤ動作をする。図１（Ｃ）は
受光部３０を２個のＭＳＭフォトダイオード３２，３２
を並列に接続して構成した場合の図である。それぞれの
ＭＳＭフォトダイオードに入力する光信号をＰAおよび
ＰB とすると、ＰA およびＰB どちらか一方でも入力し
た場合にＦＥＴのゲート電圧が変化し、後述するように
Ｖ1 ＞Ｖ2 のときＮＯＲ動作を、Ｖ1 ＜Ｖ2 のときＯＲ
動作をする。
【００１８】次に、本発明の素子の動作原理を説明す
る。
る。
【００１９】図２は面発光レーザの電流−電圧特性およ
び電流−出力光強度の関係の一例を示している。しきい
値電流は１．５ｍＡ、そのときの電圧は２．２Ｖであ
る。光出力光強度は電圧が増加するにつれて増加する。
例えば、電流が３．１ｍＡのときに出力光強度は１ｍＷ
である。
び電流−出力光強度の関係の一例を示している。しきい
値電流は１．５ｍＡ、そのときの電圧は２．２Ｖであ
る。光出力光強度は電圧が増加するにつれて増加する。
例えば、電流が３．１ｍＡのときに出力光強度は１ｍＷ
である。
【００２０】図３（Ａ）は図１（Ａ）の構成におけるＭ
ＳＭフォトダイオードに入射する入射光強度に対するゲ
ート電圧の変化を示している。ＦＥＴのゲート電圧ＶG
をＶG1からＶG2（ＶG1＜ＶG2）まで入力光により変動さ
せる場合はＶ1 より少し小さく（０．１Ｖ程度）、Ｖ2
をＶG2より大きく（ＭＳＭフォトダイオードの耐圧より
小さければ自由に設定できる）設定する。従って、入力
光強度の増加とともにゲート電圧は増加する。また、Ｆ
ＥＴのドレイン電流のゲート電圧依存性は図３（Ｂ）に
示した。その結果、ドレイン電流の入力光強度依存性は
図３（Ｃ）に示されるようになる。
ＳＭフォトダイオードに入射する入射光強度に対するゲ
ート電圧の変化を示している。ＦＥＴのゲート電圧ＶG
をＶG1からＶG2（ＶG1＜ＶG2）まで入力光により変動さ
せる場合はＶ1 より少し小さく（０．１Ｖ程度）、Ｖ2
をＶG2より大きく（ＭＳＭフォトダイオードの耐圧より
小さければ自由に設定できる）設定する。従って、入力
光強度の増加とともにゲート電圧は増加する。また、Ｆ
ＥＴのドレイン電流のゲート電圧依存性は図３（Ｂ）に
示した。その結果、ドレイン電流の入力光強度依存性は
図３（Ｃ）に示されるようになる。
【００２１】図４は、図１（Ａ）の素子の動作特性を説
明する図である。図３（Ｃ）のドレイン電流の入力光強
度依存性と、面発光レーザの電流−電圧特性を電源電圧
と合わせて考えたときの特性を示している。まず、入力
光がＰ0 の場合は動作点はａにあり、面発光レーザには
ほとんど電流が流れない。従って、図２から出力光強度
はほとんど０である。入力光強度をＰ2 にすると、動作
点はｃに移り、面発光レーザに流れる電流が発振しきい
値になる。入力光強度をさらに増加させると、面発光レ
ーザは発振を開始し、出力光は急激に大きくなる。従っ
て、図５のような出力特性になる。このとき、Ｖb が小
さい場合には入力光を大きくしてもある電流値で飽和す
るため、この場合、図に示されるように出力光強度に飽
和がみられる。
明する図である。図３（Ｃ）のドレイン電流の入力光強
度依存性と、面発光レーザの電流−電圧特性を電源電圧
と合わせて考えたときの特性を示している。まず、入力
光がＰ0 の場合は動作点はａにあり、面発光レーザには
ほとんど電流が流れない。従って、図２から出力光強度
はほとんど０である。入力光強度をＰ2 にすると、動作
点はｃに移り、面発光レーザに流れる電流が発振しきい
値になる。入力光強度をさらに増加させると、面発光レ
ーザは発振を開始し、出力光は急激に大きくなる。従っ
て、図５のような出力特性になる。このとき、Ｖb が小
さい場合には入力光を大きくしてもある電流値で飽和す
るため、この場合、図に示されるように出力光強度に飽
和がみられる。
【００２２】また、この素子では、Ｖ1 、Ｖ2 に印加す
る電圧を反転させると入出力特性を反転させることがで
きる。図６（Ａ）の場合は、Ｖ1 をＶG2より少し大きく
（０．１Ｖ程度）、Ｖ2 をＶG1より小さく、つまりマイ
ナス極性に設定した。従って、この場合は、入力光強度
の増加とともにゲート電圧は減少する。その結果、ドレ
イン電流の入力光強度依存性は図６（Ｂ）に示される。
ドレイン電流は入力光強度の増加に連れて減少する。
る電圧を反転させると入出力特性を反転させることがで
きる。図６（Ａ）の場合は、Ｖ1 をＶG2より少し大きく
（０．１Ｖ程度）、Ｖ2 をＶG1より小さく、つまりマイ
ナス極性に設定した。従って、この場合は、入力光強度
の増加とともにゲート電圧は減少する。その結果、ドレ
イン電流の入力光強度依存性は図６（Ｂ）に示される。
ドレイン電流は入力光強度の増加に連れて減少する。
【００２３】図７は、素子の動作特性を説明する図であ
る。図４の場合と同様にして電流−電圧特性を示す。ま
ず、入力光がＰ0 の場合は動作点はａにあり、面発光レ
ーザに大きな電流が流れているため、大きな出力光強度
が得られる。入力光強度を増加させると、次第に出力光
は小さくなり、入力光強度がＰ3 のときに面発光レーザ
を流れる電流はしきい値と等しくなる。入力光強度をさ
らに増加させると、面発光レーザはもはや発振せずに自
然放出光のみとなる。従って、図８のような入出力特性
になる。このときも、Ｖb が小さな場合はＦＥＴのゲー
ト電圧が小さくなってもあるゲート電圧までは電流値が
減少しないため、入力光強度が小さな領域で、図に示さ
れるように出力光強度が一定の領域がある。
る。図４の場合と同様にして電流−電圧特性を示す。ま
ず、入力光がＰ0 の場合は動作点はａにあり、面発光レ
ーザに大きな電流が流れているため、大きな出力光強度
が得られる。入力光強度を増加させると、次第に出力光
は小さくなり、入力光強度がＰ3 のときに面発光レーザ
を流れる電流はしきい値と等しくなる。入力光強度をさ
らに増加させると、面発光レーザはもはや発振せずに自
然放出光のみとなる。従って、図８のような入出力特性
になる。このときも、Ｖb が小さな場合はＦＥＴのゲー
ト電圧が小さくなってもあるゲート電圧までは電流値が
減少しないため、入力光強度が小さな領域で、図に示さ
れるように出力光強度が一定の領域がある。
【００２４】（具体例）次に、図１に示す本発明の光ス
イッチアレイの具体例を図９に示す。図９はＧａＡｓ／
ＡｌＧａＡｓを用いた場合の素子の断面図である。
イッチアレイの具体例を図９に示す。図９はＧａＡｓ／
ＡｌＧａＡｓを用いた場合の素子の断面図である。
【００２５】半絶縁性ＧａＡｓ基板１０１上に受光部、
増幅部として ｉ−ＧａＡｓ光吸収層１０２（２μｍ） ｎ- −ＧａＡｓチャネル層１０３（０．２μｍ） ｎ+ −ＧａＡｓコンタクト層１０４（０．４μｍ）から
なる層を、また、エッチングストップ層としてＩｎＧａ
Ｐ層１０５（１０ｎｍ） さらに、光変調部として ｎ−ＡｌＡｓ（７１．５ｎｍ）／ｎ−Ａｌ0.15Ｇａ0.85
Ａｓ（６２．９ｎｍ）を交互に３０周期積層した構造か
らなるｎ−ＤＢＲ（ＤｉｓｔｒｉｂｕｔｅｄＢｒａｇｇ
Ｒｅｆｌｅｃｔｏｒ）層１０６，ｉ−ＡｌＧａＡｓ活
性層１０７、ｐ−ＡｌＡｓ（７１．５ｎｍ）／ｐ−Ａｌ
0.15Ｇａ0.85Ａｓ（６２．９ｎｍ）を交互に２５周期積
層した構造からなるｐ−ＤＢＲ層１０８を含む面発光レ
ーザからなる層を分子線エピタキシャル成長法により形
成した。ｐ型、ｎ型ドーパントにはそれぞれＢｅ、Ｓｉ
を用いた。
増幅部として ｉ−ＧａＡｓ光吸収層１０２（２μｍ） ｎ- −ＧａＡｓチャネル層１０３（０．２μｍ） ｎ+ −ＧａＡｓコンタクト層１０４（０．４μｍ）から
なる層を、また、エッチングストップ層としてＩｎＧａ
Ｐ層１０５（１０ｎｍ） さらに、光変調部として ｎ−ＡｌＡｓ（７１．５ｎｍ）／ｎ−Ａｌ0.15Ｇａ0.85
Ａｓ（６２．９ｎｍ）を交互に３０周期積層した構造か
らなるｎ−ＤＢＲ（ＤｉｓｔｒｉｂｕｔｅｄＢｒａｇｇ
Ｒｅｆｌｅｃｔｏｒ）層１０６，ｉ−ＡｌＧａＡｓ活
性層１０７、ｐ−ＡｌＡｓ（７１．５ｎｍ）／ｐ−Ａｌ
0.15Ｇａ0.85Ａｓ（６２．９ｎｍ）を交互に２５周期積
層した構造からなるｐ−ＤＢＲ層１０８を含む面発光レ
ーザからなる層を分子線エピタキシャル成長法により形
成した。ｐ型、ｎ型ドーパントにはそれぞれＢｅ、Ｓｉ
を用いた。
【００２６】この成長ウェハを図９のように加工して光
スイッチを作成した。ｐ型電極１１０としてはＡｕＺｎ
Ｎｉを、ｎ型電極１１１としてはＡｕＧｅＮｉ、ショッ
トキ電極１１２としてはＴｉ／Ｐｔ／Ａｕ、素子間配線
用金属１１３としてはＣｒ／Ａｕを用いた。この場合、
負荷抵抗１１４としてタングステンシリサイド薄膜を用
いたが、これ以外の金属薄膜やＦＥＴを用いたアクティ
ブ抵抗も可能である。さらに、ポリイミド１１５により
段差を埋めている。また、イオン注入法等を行い、メサ
分離を行わずに素子を作成することも可能である。アレ
イ化の場合には、この素子を二次元的に並べればよい。
スイッチを作成した。ｐ型電極１１０としてはＡｕＺｎ
Ｎｉを、ｎ型電極１１１としてはＡｕＧｅＮｉ、ショッ
トキ電極１１２としてはＴｉ／Ｐｔ／Ａｕ、素子間配線
用金属１１３としてはＣｒ／Ａｕを用いた。この場合、
負荷抵抗１１４としてタングステンシリサイド薄膜を用
いたが、これ以外の金属薄膜やＦＥＴを用いたアクティ
ブ抵抗も可能である。さらに、ポリイミド１１５により
段差を埋めている。また、イオン注入法等を行い、メサ
分離を行わずに素子を作成することも可能である。アレ
イ化の場合には、この素子を二次元的に並べればよい。
【００２７】図１０は本実施例の素子特性を示してい
る。図１０（Ａ）はＶb およびＶ2 を３Ｖ、Ｖ1 を−
０．２Ｖに設定した場合である。入力光が１０μＷ以下
のときは出力光は１μＷ以下の自然放出光のみである
が、入力光をさらに増加させると出力光強度は増加し、
入力光強度が１００μＷのときに出力光強度は１ｍＷと
なった。図１０（Ｂ）はＶb を３Ｖ、Ｖ2 を−３Ｖ、Ｖ
1 を０．２Ｖに設定した場合である。入力光がないとき
は出力光は１ｍＷ以上であるが、入力光をさらに増加さ
せると出力光強度は減少し入力光強度が１００μＷのと
きに出力光強度は１μＷ以下となった。また、この素子
の応答速度はどちらの場合でも入力光強度１００μＷの
ときにオン時間、オフ時間とも１ｎｓ以下であった。さ
らに、入力光の波長を７５０ｎｍ〜８７０ｎｍまで変化
させても特性の変化はなかった。
る。図１０（Ａ）はＶb およびＶ2 を３Ｖ、Ｖ1 を−
０．２Ｖに設定した場合である。入力光が１０μＷ以下
のときは出力光は１μＷ以下の自然放出光のみである
が、入力光をさらに増加させると出力光強度は増加し、
入力光強度が１００μＷのときに出力光強度は１ｍＷと
なった。図１０（Ｂ）はＶb を３Ｖ、Ｖ2 を−３Ｖ、Ｖ
1 を０．２Ｖに設定した場合である。入力光がないとき
は出力光は１ｍＷ以上であるが、入力光をさらに増加さ
せると出力光強度は減少し入力光強度が１００μＷのと
きに出力光強度は１μＷ以下となった。また、この素子
の応答速度はどちらの場合でも入力光強度１００μＷの
ときにオン時間、オフ時間とも１ｎｓ以下であった。さ
らに、入力光の波長を７５０ｎｍ〜８７０ｎｍまで変化
させても特性の変化はなかった。
【００２８】図９に示した第一の実施例では、エッチン
グストップ層を挿入することによってＦＥＴ部分のｎ+
−ＧａＡｓコンタクト層（０．４μｍ）の頭だしを行っ
た。これはＦＥＴのゲート部分をエッチングによりリセ
スを形成する際に、ｎ- −ＧａＡｓチャネル層より上に
残っている層の膜厚ムラがあるとｎ- −ＧａＡｓチャネ
ル層の厚さに揺らぎが出てＦＥＴの電流電圧特性に揺ら
ぎが出ることを防ぐためである。この揺らぎをさらに抑
えるためにＨＥＭＴ等を用いてチャネル層厚を均一にす
ることも可能である。
グストップ層を挿入することによってＦＥＴ部分のｎ+
−ＧａＡｓコンタクト層（０．４μｍ）の頭だしを行っ
た。これはＦＥＴのゲート部分をエッチングによりリセ
スを形成する際に、ｎ- −ＧａＡｓチャネル層より上に
残っている層の膜厚ムラがあるとｎ- −ＧａＡｓチャネ
ル層の厚さに揺らぎが出てＦＥＴの電流電圧特性に揺ら
ぎが出ることを防ぐためである。この揺らぎをさらに抑
えるためにＨＥＭＴ等を用いてチャネル層厚を均一にす
ることも可能である。
【００２９】さらに、第二の実施例である、エッチング
ストップ層を用いない方法として、選択成長がある。こ
の場合、面発光レーザ部分の成長法としてはＭＯＣＶＤ
法を用いた。その手順を図１１に示す。まず、第一の実
施例と同様の層構成で受光部、増幅部を成長する。この
際の成長法は分子線エピタキシャル成長法でも、ＭＯＣ
ＶＤ法でもよい。すなわち、ｉ−ＧａＡｓ基板１０１、
ｉ−ＧａＡｓ光吸収層１０２、ｎ- −ＧａＡｓチャネル
層１０３、ｎ+ −ＧａＡｓコンタクト層１０４を順次積
層する（図１１（Ａ））。次に、ＳｉＯ2 等の絶縁膜１
０５ａを蒸着し、その後、面発光レーザを成長するとこ
ろだけエッチングにより絶縁膜を除去する（図１１
（Ｂ））。そして、ＭＯＣＶＤ法により面発光レーザ部
分を成長する（図１１（Ｃ））。最後に、図１２のよう
に加工する。絶縁膜の窓の大きさは１００μｍとし、ｎ
−ＤＢＲ層の抵抗の影響を少なくし、活性層部分だけを
１０μｍとした。この場合、ｐ−ＤＢＲ層を半導体によ
り構成したがＳｉＯ2 ／ＴｉＯ2 等の誘電体多層膜１１
６で構成することも可能である。この例を図１３に示し
た。
ストップ層を用いない方法として、選択成長がある。こ
の場合、面発光レーザ部分の成長法としてはＭＯＣＶＤ
法を用いた。その手順を図１１に示す。まず、第一の実
施例と同様の層構成で受光部、増幅部を成長する。この
際の成長法は分子線エピタキシャル成長法でも、ＭＯＣ
ＶＤ法でもよい。すなわち、ｉ−ＧａＡｓ基板１０１、
ｉ−ＧａＡｓ光吸収層１０２、ｎ- −ＧａＡｓチャネル
層１０３、ｎ+ −ＧａＡｓコンタクト層１０４を順次積
層する（図１１（Ａ））。次に、ＳｉＯ2 等の絶縁膜１
０５ａを蒸着し、その後、面発光レーザを成長するとこ
ろだけエッチングにより絶縁膜を除去する（図１１
（Ｂ））。そして、ＭＯＣＶＤ法により面発光レーザ部
分を成長する（図１１（Ｃ））。最後に、図１２のよう
に加工する。絶縁膜の窓の大きさは１００μｍとし、ｎ
−ＤＢＲ層の抵抗の影響を少なくし、活性層部分だけを
１０μｍとした。この場合、ｐ−ＤＢＲ層を半導体によ
り構成したがＳｉＯ2 ／ＴｉＯ2 等の誘電体多層膜１１
６で構成することも可能である。この例を図１３に示し
た。
【００３０】このほかにエッチングストップ層を用いな
い方法としてイオン注入法によりＦＥＴを形成する方法
もある。
い方法としてイオン注入法によりＦＥＴを形成する方法
もある。
【００３１】この場合は、半絶縁性ＧａＡｓ基板上に受
光部、増幅部として ｉ−ＧａＡｓ光吸収層（２μｍ）からなる層を 光変調部として ｎ−ＡｌＡｓ（７．１５ｎｍ）／ｎ−Ａｌ0.15Ｇａ0.85
Ａｓ（６２．９ｎｍ）を交互に３０周期積層した構造か
らなるｎ−ＤＢＲ（Ｄｉｓｔｒｉｂｕｔｅｄ Ｂｒａｇ
ｇ Ｒｅｆｌｅｃｔｏｒ）層、ｉ−ＡｌＧａＡｓ活性
層、ｐ−ＡｌＡｓ（７１．５ｎｍ）／ｐ−Ａｌ0.15Ｇａ
0.85Ａｓ（６２．９ｎｍ）を交互に２５周期積層した構
造からなるｐ−ＤＢＲ層を含む面発光レーザからなる層
を分子線エピタキシャル成長法により形成した。ｐ型、
ｎ型ドーパントにはそれぞれＢｅ、Ｓｉを用いた。
光部、増幅部として ｉ−ＧａＡｓ光吸収層（２μｍ）からなる層を 光変調部として ｎ−ＡｌＡｓ（７．１５ｎｍ）／ｎ−Ａｌ0.15Ｇａ0.85
Ａｓ（６２．９ｎｍ）を交互に３０周期積層した構造か
らなるｎ−ＤＢＲ（Ｄｉｓｔｒｉｂｕｔｅｄ Ｂｒａｇ
ｇ Ｒｅｆｌｅｃｔｏｒ）層、ｉ−ＡｌＧａＡｓ活性
層、ｐ−ＡｌＡｓ（７１．５ｎｍ）／ｐ−Ａｌ0.15Ｇａ
0.85Ａｓ（６２．９ｎｍ）を交互に２５周期積層した構
造からなるｐ−ＤＢＲ層を含む面発光レーザからなる層
を分子線エピタキシャル成長法により形成した。ｐ型、
ｎ型ドーパントにはそれぞれＢｅ、Ｓｉを用いた。
【００３２】このエピタキシャル基板の光変調部用の層
にメサエッチングを行って面発光レーザを形成したあ
と、表面に露出しているｉ−ＧａＡｓ光吸収層にｎ−チ
ャネル層を形成するためにＳｉイオンを注入してＦＥＴ
を形成する。
にメサエッチングを行って面発光レーザを形成したあ
と、表面に露出しているｉ−ＧａＡｓ光吸収層にｎ−チ
ャネル層を形成するためにＳｉイオンを注入してＦＥＴ
を形成する。
【００３３】これまでの実施例では受光部、増幅部とし
て、ＭＳＭフォトダイオードとＦＥＴを用いたが、ｐｉ
ｎダイオードとＨＢＴ（Ｈｅｔｅｒｏ Ｂｉｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒ）で光スイッチアレイを構成し
た例が図１４である。
て、ＭＳＭフォトダイオードとＦＥＴを用いたが、ｐｉ
ｎダイオードとＨＢＴ（Ｈｅｔｅｒｏ Ｂｉｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒ）で光スイッチアレイを構成し
た例が図１４である。
【００３４】半絶縁性ＧａＡｓ基板１０１上に受光部、
増幅部として ｎ+ −ＧａＡｓコンタクト層１２０（０．５μｍ） ｎ−ＡｌＧａＡｓエミッタ層１２１（０．２μｍ） ｐ−ＧａＡｓベース層１２２（０．１μｍ） ｉ−ＧａＡｓ光吸収層およびコレクタ層１２３（１．０
μｍ） ｎ+ −ＧａＡｓコンタクト層１２４（０．２μｍ）から
なる層を成長した。なお、面発光レーザ部分は第一、第
二の実施例と同様にして素子を構成できる。ただし、こ
の場合は図５と同じく、入力光強度の増加とともに出力
光強度が増加する入出力特性のもののみ実現できる。
増幅部として ｎ+ −ＧａＡｓコンタクト層１２０（０．５μｍ） ｎ−ＡｌＧａＡｓエミッタ層１２１（０．２μｍ） ｐ−ＧａＡｓベース層１２２（０．１μｍ） ｉ−ＧａＡｓ光吸収層およびコレクタ層１２３（１．０
μｍ） ｎ+ −ＧａＡｓコンタクト層１２４（０．２μｍ）から
なる層を成長した。なお、面発光レーザ部分は第一、第
二の実施例と同様にして素子を構成できる。ただし、こ
の場合は図５と同じく、入力光強度の増加とともに出力
光強度が増加する入出力特性のもののみ実現できる。
【００３５】これまでに述べた実施例はＧａＡｓ基板上
に成長したが、同様の素子をＡｌＧａＡｓ基板上に構成
することもできる。この場合、基板が面発光レーザの発
振波長に対して透過であるため、両面から光を入力でき
るという利点を持つ。
に成長したが、同様の素子をＡｌＧａＡｓ基板上に構成
することもできる。この場合、基板が面発光レーザの発
振波長に対して透過であるため、両面から光を入力でき
るという利点を持つ。
【００３６】また、上記実施例ではＧａＡｓ／ＡｌＧａ
Ａｓで光スイッチアレイを構成したが、これに限るもの
ではなく、ＩｎＧａＡｓ／ＩｎＰ、ＩｎＡｌＡｓ／Ｉｎ
ＧａＡｓ、ＧａＡｓ／ＩｎＧａＡｓ等の他の材料系にも
適用できる。
Ａｓで光スイッチアレイを構成したが、これに限るもの
ではなく、ＩｎＧａＡｓ／ＩｎＰ、ＩｎＡｌＡｓ／Ｉｎ
ＧａＡｓ、ＧａＡｓ／ＩｎＧａＡｓ等の他の材料系にも
適用できる。
【００３７】
【発明の効果】以上説明したように、本発明による光ス
イッチアレイによれば、光増幅作用を持ち、消光比が大
きく、低入力強度で高速に動作することが可能になる。
さらに、本発明による光スイッチアレイのうち、ＦＥＴ
を増幅部として用いたものは動作電圧により動作を反転
できるなどの特徴を持つ。これらの特徴により本発明に
よる光スイッチアレイや将来の光情報処理素子として非
常に有望である。
イッチアレイによれば、光増幅作用を持ち、消光比が大
きく、低入力強度で高速に動作することが可能になる。
さらに、本発明による光スイッチアレイのうち、ＦＥＴ
を増幅部として用いたものは動作電圧により動作を反転
できるなどの特徴を持つ。これらの特徴により本発明に
よる光スイッチアレイや将来の光情報処理素子として非
常に有望である。
【図１】（Ａ）、（Ｂ）および（Ｃ）は本発明の素子の
構造を示す回路図である。
構造を示す回路図である。
【図２】面発光レーザの電流−電圧特性および電流−出
力光強度の関係の一例を示す特性図である。
力光強度の関係の一例を示す特性図である。
【図３】（Ａ）はＶ1 をＶG1より少し小さく（０．１Ｖ
程度）、Ｖ2 をＶG2より大きく（ＭＳＭフォトダイオー
ドの耐圧より小さければ自由に設定できる）設定した場
合のＭＳＭフォトダイオードに入射する入射光強度に対
するゲート電圧の変化を示す特性図、（Ｂ）はＦＥＴの
ドレイン電流のゲート電圧依存性を示す特性図、（Ｃ）
はドレイン電流の入力光強度依存性を示す特性図であ
る。
程度）、Ｖ2 をＶG2より大きく（ＭＳＭフォトダイオー
ドの耐圧より小さければ自由に設定できる）設定した場
合のＭＳＭフォトダイオードに入射する入射光強度に対
するゲート電圧の変化を示す特性図、（Ｂ）はＦＥＴの
ドレイン電流のゲート電圧依存性を示す特性図、（Ｃ）
はドレイン電流の入力光強度依存性を示す特性図であ
る。
【図４】図１の素子の動作特性を説明する特性図であ
る。
る。
【図５】図１の素子の入出力特性を説明する特性図であ
る。
る。
【図６】（Ａ）はＶ1 をＶG2より少し大きく（０．１Ｖ
程度）、Ｖ2 をＶG1より小さく、つまりマイナス極性に
設定した場合のゲート電圧の入力光強度依存性を示す特
性図、（Ｂ）は入力光強度が変化した場合のＦＥＴのド
レイン電流に対するドレイン電圧の関係を示す特性図で
ある。
程度）、Ｖ2 をＶG1より小さく、つまりマイナス極性に
設定した場合のゲート電圧の入力光強度依存性を示す特
性図、（Ｂ）は入力光強度が変化した場合のＦＥＴのド
レイン電流に対するドレイン電圧の関係を示す特性図で
ある。
【図７】素子の動作特性を説明する特性図である。
【図８】図７の場合の入出力特性を示す特性図である。
【図９】ＧａＡｓ／ＡｌＧａＡｓを用いた場合の素子の
断面図である。
断面図である。
【図１０】（Ａ）、（Ｂ）はそれぞれ本発明の素子の特
性図である。
性図である。
【図１１】面発光レーザ部分をＭＯＣＶＤ法を用いて選
択成長する場合の手順を示す工程図であり、（Ａ）は受
光部および増幅部成長を示す断面図、（Ｂ）は絶縁膜成
長およびパターニングを示す断面図、（Ｃ）は面発光レ
ーザ部分成長（ＭＯＣＶＤ法による選択成長）を示す断
面図である。
択成長する場合の手順を示す工程図であり、（Ａ）は受
光部および増幅部成長を示す断面図、（Ｂ）は絶縁膜成
長およびパターニングを示す断面図、（Ｃ）は面発光レ
ーザ部分成長（ＭＯＣＶＤ法による選択成長）を示す断
面図である。
【図１２】図１１の場合の素子の構成図である。
【図１３】誘電体多層膜を用いた場合の素子の構成図で
ある。
ある。
【図１４】ＨＢＴとｐｉｎダイオードを用いた素子の構
成を示す断面図である。
成を示す断面図である。
【図１５】（Ａ）は従来例の素子の構成図、（Ｂ）はそ
の特性図である。
の特性図である。
【符号の説明】 １０ 光変調部 １２ 面発光レーザ ２０ 増幅部 ２２ ＦＥＴ ２４ ソース ２６ ゲート ２８ ドレイン ３０ 受光部 ３２ ＭＳＭフォトダイオード ３４ 負荷抵抗 ３６ 接点 １０１ 半絶縁性ＡｌＧａＡｓ基板 １０２ ｉ−ＧａＡｓ層 １０３ ｎ- −ＧａＡｓチャネル層 １０４ ｎ+ −ＧａＡｓコンタクト層 １０５ ＩｎＧａＰ層 １０６ ｎ−ＤＢＲ層 １０７ ｉ−ＡｌＧａＡｓ活性層 １０８ ｐ−ＤＢＲ層 １１０ ｐ型電極 １１１ ｎ型電極 １１２ ショットキ電極 １１３ Ｃｒ／Ａｕ １１４ 負荷抵抗層 １１５ ポリイミド層 １１６ 誘電体多層膜ミラー １２０ ｎ+ −ＧａＡｓコンタクト層 １２１ ｎ−ＡｌＧａＡｓエミッタ層 １２２ ｐ−ＧａＡｓベース層 １２３ ｉ−ＧａＡｓ層光吸収層およびコレクタ層 １２４ ｎ+ −ＧａＡｓコンタクト層 Ｐin 入力光 Ｐout 出力光 ＰA ，ＰB 光信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福島 誠治 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (72)発明者 小濱 剛孝 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (72)発明者 大礒 義孝 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 昭62−14465（ＪＰ，Ａ) 特開 昭60−195985（ＪＰ，Ａ) 特開 平３−268352（ＪＰ，Ａ) 特開 平４−211172（ＪＰ，Ａ) 特開 平５−41509（ＪＰ，Ａ) 特開 平４−163986（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/15 H01S 5/00 - 5/50
Claims (3)
- 【請求項１】 入力信号を電気信号に変換する受光部
と、その電気信号を増幅する増幅部と、その増幅された
電気信号により出力光を発振する垂直共振器型面発光レ
ーザからなる出力部とを備えた光スイッチが、モノリシ
ックに基板上に構成されていることを特徴とする光スイ
ッチアレイ。 - 【請求項２】 受光部がＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）フォトダイオードあ
るいはフォトコンダクタからなることを特徴とする請求
項１記載の光スイッチアレイ。 - 【請求項３】 受光部が複数の受光素子からなることを
特徴とする請求項１記載の光スイッチアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32836093A JP3228384B2 (ja) | 1993-12-24 | 1993-12-24 | 光スイッチアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32836093A JP3228384B2 (ja) | 1993-12-24 | 1993-12-24 | 光スイッチアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183483A JPH07183483A (ja) | 1995-07-21 |
| JP3228384B2 true JP3228384B2 (ja) | 2001-11-12 |
Family
ID=18209381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32836093A Expired - Fee Related JP3228384B2 (ja) | 1993-12-24 | 1993-12-24 | 光スイッチアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3228384B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004235190A (ja) | 2003-01-28 | 2004-08-19 | Sony Corp | 光半導体装置 |
| JP4586350B2 (ja) * | 2003-10-24 | 2010-11-24 | セイコーエプソン株式会社 | 薄膜デバイス及び電子機器 |
-
1993
- 1993-12-24 JP JP32836093A patent/JP3228384B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07183483A (ja) | 1995-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5625636A (en) | Integration of photoactive and electroactive components with vertical cavity surface emitting lasers | |
| EP0737376B1 (en) | Integrated laser power monitor | |
| US6977954B2 (en) | Semiconductor laser array device employing modulation doped quantum well structures | |
| JP3236774B2 (ja) | 半導体集積回路 | |
| US10116115B2 (en) | Integrated circuit implementing a VCSEL array or VCSEL device | |
| US5010374A (en) | Quantum well laser utilizing an inversion layer | |
| US20150318666A1 (en) | Vertical-cavity surface-emitting transistor laser, t-vcsel and method for producing the same | |
| US6236671B1 (en) | System and method for the monolithic integration of a light emitting device and a heterojunction phototransistor for low bias voltage operation | |
| Bar-Chaim et al. | GaAs integrated optoelectronics | |
| US5455429A (en) | Semiconductor devices incorporating p-type and n-type impurity induced layer disordered material | |
| JPS6384186A (ja) | トランスバ−ス・ジャンクション・ストライプ・レ−ザ | |
| US5677552A (en) | Optical control circuit for an optical pnpn thyristor | |
| US5298762A (en) | Quantum well switching device with stimulated emission capabilities | |
| US5323026A (en) | Semiconductor laser with integrated phototransistor for dynamic power stabilization | |
| EP0501246B1 (en) | Opto-electronic switch device | |
| JP3228384B2 (ja) | 光スイッチアレイ | |
| JPH05283809A (ja) | 熱クロストークを減じた被変調固体レーザアレイを動作させる改良型アレイ及び方法 | |
| US5247193A (en) | Semiconductor insulated gate device with four electrodes | |
| US5541443A (en) | Active optical logic device incorporating a surface-emitting laser | |
| JPH07335976A (ja) | 受光素子付き面発光レーザ装置 | |
| US5200605A (en) | Optically functional device with integral resistance layer | |
| Song et al. | Monolithic arrays of surface emitting laser nor logic devices | |
| JP3307695B2 (ja) | 量子井戸型発光素子 | |
| JP3057889B2 (ja) | 光半導体装置 | |
| EP1003255B1 (en) | System for the monolithic integration of a light emitting device and a heterojunction phototransistor for low bias voltage operation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070907 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080907 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080907 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090907 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090907 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |