JP3236156B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、低電源電圧で動作する半導体記憶装置に関す
るものである。
し、特に、低電源電圧で動作する半導体記憶装置に関す
るものである。
【０００２】
【従来の技術】図５は従来の半導体記憶装置のブロック
図を示す。同図において、Ａは第１のメモリブロック、
Ｂ〜Ｎは第２〜第Ｎのメモリブロックであり、互いに共
通の構成である。以下、第１のメモリブロックＡの構成
について説明する。
図を示す。同図において、Ａは第１のメモリブロック、
Ｂ〜Ｎは第２〜第Ｎのメモリブロックであり、互いに共
通の構成である。以下、第１のメモリブロックＡの構成
について説明する。
【０００３】第１のメモリブロックＡにおいて、１はワ
ード線、３はメモリーセル、ＢＩＴ１，ＸＢＩＴ１はビ
ット線、２は前記ビット線ＢＩＴ１，ＸＢＩＴ１とメモ
リーセル３とを接続するトランジスタ、４はセンスアン
プ、５，６はセンスアンプ４内のＮチャンネルセンスト
ランジスタ、７，８はセンスアンプ４内のＰチャンネル
センストランジスタ、９は電流供給能力の大きいＮチャ
ンネルトランジスタ、１０は電流供給能力の大きいＰチ
ャンネルトランジスタ、ＤＡ１，ＸＤＡ１はデータ線、
１１，１２はビット線ＢＩＴ１，ＸＢＩＴ１とデータ線
ＤＡ１，ＸＤＡ１とを接続するトランジスタ、Ｙ１はト
ランジスタ１１，１２を駆動するカラム選択信号、１３
はリードアンプ、１４はライトアンプ、ＳＡＮはＮチャ
ンネルセンストランジスタ５，６を駆動するセンスアン
プドライブ信号、ＳＡＰはＰチャンネルセンストランジ
スタ７，８を駆動するセンスアンプドライブ信号、ＳＥ
Ｎ１はＮチャンネルトランジスタ９を駆動するセンスア
ンプドライバ入力信号、ＳＥＰ２はＰチャンネルトラン
ジスタ１０を駆動するセンスアンプドライバ入力信号、
ＧＯＮはカラム選択信号Ｙ１を発生する制御信号であ
る。
ード線、３はメモリーセル、ＢＩＴ１，ＸＢＩＴ１はビ
ット線、２は前記ビット線ＢＩＴ１，ＸＢＩＴ１とメモ
リーセル３とを接続するトランジスタ、４はセンスアン
プ、５，６はセンスアンプ４内のＮチャンネルセンスト
ランジスタ、７，８はセンスアンプ４内のＰチャンネル
センストランジスタ、９は電流供給能力の大きいＮチャ
ンネルトランジスタ、１０は電流供給能力の大きいＰチ
ャンネルトランジスタ、ＤＡ１，ＸＤＡ１はデータ線、
１１，１２はビット線ＢＩＴ１，ＸＢＩＴ１とデータ線
ＤＡ１，ＸＤＡ１とを接続するトランジスタ、Ｙ１はト
ランジスタ１１，１２を駆動するカラム選択信号、１３
はリードアンプ、１４はライトアンプ、ＳＡＮはＮチャ
ンネルセンストランジスタ５，６を駆動するセンスアン
プドライブ信号、ＳＡＰはＰチャンネルセンストランジ
スタ７，８を駆動するセンスアンプドライブ信号、ＳＥ
Ｎ１はＮチャンネルトランジスタ９を駆動するセンスア
ンプドライバ入力信号、ＳＥＰ２はＰチャンネルトラン
ジスタ１０を駆動するセンスアンプドライバ入力信号、
ＧＯＮはカラム選択信号Ｙ１を発生する制御信号であ
る。
【０００４】上記のような構成の従来の半導体記憶装置
において、以下に動作を説明する。
において、以下に動作を説明する。
【０００５】ワード線１の電位が上昇し、一定レベル以
上の電位になると、トランジスタ２が活性化され、メモ
リーセル３に蓄えられたデータがビット線ＢＩＴ１に転
送され、ビット線ＢＩＴ１とビット線ＸＢＩＴ１に微少
の電位差が生じる。
上の電位になると、トランジスタ２が活性化され、メモ
リーセル３に蓄えられたデータがビット線ＢＩＴ１に転
送され、ビット線ＢＩＴ１とビット線ＸＢＩＴ１に微少
の電位差が生じる。
【０００６】ビット線対ＢＩＴ１，ＸＢＩＴ１の電位差
を、センスアンプ４に接続されたセンスアンプドライブ
信号ＳＡＮ，ＳＡＰによって増幅し、読み出し動作を行
なう。この時、各メモリブロックＡ〜Ｎの複数個のセン
スアンプ４より成るセンスアンプ群が同時に動作するた
め、大きな瞬時電流が生じ、センスアンプドライブ信号
ＳＡＮ，ＳＡＰの配線抵抗によって大きな電圧降下が生
じる。このため、センストランジスタ５〜８のゲート・
ソース間電圧が小さくなり、増幅動作の高速化に悪影響
を与えることになる。この問題に対して、従来では、セ
ンスアンプドライブ信号ＳＡＮ，ＳＡＰの動作タイミン
グの調整により、増幅動作の高速化を図ってきた。
を、センスアンプ４に接続されたセンスアンプドライブ
信号ＳＡＮ，ＳＡＰによって増幅し、読み出し動作を行
なう。この時、各メモリブロックＡ〜Ｎの複数個のセン
スアンプ４より成るセンスアンプ群が同時に動作するた
め、大きな瞬時電流が生じ、センスアンプドライブ信号
ＳＡＮ，ＳＡＰの配線抵抗によって大きな電圧降下が生
じる。このため、センストランジスタ５〜８のゲート・
ソース間電圧が小さくなり、増幅動作の高速化に悪影響
を与えることになる。この問題に対して、従来では、セ
ンスアンプドライブ信号ＳＡＮ，ＳＡＰの動作タイミン
グの調整により、増幅動作の高速化を図ってきた。
【０００７】前記センスアンプドライブ信号の動作タイ
ミングについては、第１に、Ｎチャンネルセンストラン
ジスタ５，６を先に動作させた場合を説明する。
ミングについては、第１に、Ｎチャンネルセンストラン
ジスタ５，６を先に動作させた場合を説明する。
【０００８】図６（ａ）にタイミングチャートを示す。
Ｎチャンネルセンストランジスタ５，６のセンスアンプ
ドライブ信号ＳＡＮを駆動信号ＳＥＮ１で駆動すること
により、低レベル側のビット線の電位を降下させ、その
後、Ｐチャンネルセンストランジスタ７，８のセンスア
ンプドライブ信号ＳＡＰを、駆動信号ＳＥＰ２で駆動す
ることにより、高レベル側のビット線の電位を上昇させ
て、増幅動作を行なってきた。
Ｎチャンネルセンストランジスタ５，６のセンスアンプ
ドライブ信号ＳＡＮを駆動信号ＳＥＮ１で駆動すること
により、低レベル側のビット線の電位を降下させ、その
後、Ｐチャンネルセンストランジスタ７，８のセンスア
ンプドライブ信号ＳＡＰを、駆動信号ＳＥＰ２で駆動す
ることにより、高レベル側のビット線の電位を上昇させ
て、増幅動作を行なってきた。
【０００９】第２に、Ｐチャンネルセンストランジスタ
７，８を先に動作させた場合を説明する。図７（ａ）に
タイミングチャートを示す。Ｐチャンネルセンストラン
ジスタ７，８のセンスアンプドライブ信号ＳＡＰを、駆
動信号ＳＥＰ２で駆動することにより、センストランジ
スタのゲート電位となるビット線対の電位をあらかじめ
上昇させ、その後、Ｎチャンネルセンストランジスタ
５，６のセンスアンプドライブ信号ＳＡＮを駆動信号Ｓ
ＥＮ１で駆動することにより、低レベル側のビット線の
電位を高速に降下させて、増幅動作を行なってきた。
７，８を先に動作させた場合を説明する。図７（ａ）に
タイミングチャートを示す。Ｐチャンネルセンストラン
ジスタ７，８のセンスアンプドライブ信号ＳＡＰを、駆
動信号ＳＥＰ２で駆動することにより、センストランジ
スタのゲート電位となるビット線対の電位をあらかじめ
上昇させ、その後、Ｎチャンネルセンストランジスタ
５，６のセンスアンプドライブ信号ＳＡＮを駆動信号Ｓ
ＥＮ１で駆動することにより、低レベル側のビット線の
電位を高速に降下させて、増幅動作を行なってきた。
【００１０】また、センスアンプ４によって増幅された
ビット線対のデータは、カラム選択信号Ｙ１が高レベル
になることによってデータ線対ＤＡ１，ＸＤＡ１に転送
され、リードアンプ１３で増幅される。カラムデコーダ
出力信号は選択されたカラムアドレスのみ高レベルとな
り、カラム選択信号Ｙ１は、カラムデコーダ出力信号と
制御信号ＧＯＮとにより決定し、リードアンプ１３でデ
ータ線対が増幅されている間も、カラム選択信号Ｙ１は
高レベルであり、ビット線対とデータ線対は、接続され
ている。
ビット線対のデータは、カラム選択信号Ｙ１が高レベル
になることによってデータ線対ＤＡ１，ＸＤＡ１に転送
され、リードアンプ１３で増幅される。カラムデコーダ
出力信号は選択されたカラムアドレスのみ高レベルとな
り、カラム選択信号Ｙ１は、カラムデコーダ出力信号と
制御信号ＧＯＮとにより決定し、リードアンプ１３でデ
ータ線対が増幅されている間も、カラム選択信号Ｙ１は
高レベルであり、ビット線対とデータ線対は、接続され
ている。
【００１１】次に、データ書き込み動作について説明す
る。ライトアンプ１４で増幅されたデータ線対ＤＡ１，
ＸＤＡ１のデータは、カラム選択信号Ｙ１が高レベルに
なることによってビット線対ＢＩＴ１，ＸＢＩＴ１に転
送され、センスアンプ４で増幅される。この時、ワード
線１の電位は既に上昇し、トランジスタ２が活性化され
ているので、ビット線ＢＩＴ１のデータはメモリーセル
３に転送され、データがメモリーセル３に書き込まれ
る。
る。ライトアンプ１４で増幅されたデータ線対ＤＡ１，
ＸＤＡ１のデータは、カラム選択信号Ｙ１が高レベルに
なることによってビット線対ＢＩＴ１，ＸＢＩＴ１に転
送され、センスアンプ４で増幅される。この時、ワード
線１の電位は既に上昇し、トランジスタ２が活性化され
ているので、ビット線ＢＩＴ１のデータはメモリーセル
３に転送され、データがメモリーセル３に書き込まれ
る。
【００１２】
【発明が解決しようとする課題】ところで、近年、シス
テムやセットにおいて低消費電力を実現するために、
３．３Ｖ又はそれ以下の低電源電圧で、高速に動作する
半導体記憶装置の要望が高まっている。
テムやセットにおいて低消費電力を実現するために、
３．３Ｖ又はそれ以下の低電源電圧で、高速に動作する
半導体記憶装置の要望が高まっている。
【００１３】しかしながら、従来から用いられている５
Ｖの電源電圧で高速動作する図５のような従来の半導体
記憶装置を低電圧で動作させると、以下のようになる。
Ｖの電源電圧で高速動作する図５のような従来の半導体
記憶装置を低電圧で動作させると、以下のようになる。
【００１４】第１に、Ｎチャンネルセンストランジスタ
５，６を先に動作させた場合を説明する。図６（ｂ）に
タイミングチャートを示す。センストランジスタのゲー
ト電位となるビット線対の電位が降下し、Ｐチャンネル
センストランジスタ７，８が動作しても、Ｐチャンネル
センストランジスタ７，８はＮチャンネルトランジスタ
５，６に比べ、一般的に、しきい値が高く電流供給能力
も小さいため、低電圧電源化に伴い、高レベル側のビッ
ト線電位を上昇させるのに時間を要し、センスアンプ４
の増幅動作が遅れる。
５，６を先に動作させた場合を説明する。図６（ｂ）に
タイミングチャートを示す。センストランジスタのゲー
ト電位となるビット線対の電位が降下し、Ｐチャンネル
センストランジスタ７，８が動作しても、Ｐチャンネル
センストランジスタ７，８はＮチャンネルトランジスタ
５，６に比べ、一般的に、しきい値が高く電流供給能力
も小さいため、低電圧電源化に伴い、高レベル側のビッ
ト線電位を上昇させるのに時間を要し、センスアンプ４
の増幅動作が遅れる。
【００１５】第２に、Ｐチャンネルセンストランジスタ
７，８を先に動作させた場合を説明する。図７（ｂ）に
タイミングチャートを示す。この場合にも、低電圧電源
化に伴い、高レベル側のビット線電位を上昇させるのに
時間を要するため、Ｎチャンネルセンストランジスタ
５，６の動作開始時間までに高レベル側のビット線電位
を十分に上昇させることができず、そのため、ビット線
対の電位差を増幅するセンスアンプ４の増幅動作が遅れ
る。
７，８を先に動作させた場合を説明する。図７（ｂ）に
タイミングチャートを示す。この場合にも、低電圧電源
化に伴い、高レベル側のビット線電位を上昇させるのに
時間を要するため、Ｎチャンネルセンストランジスタ
５，６の動作開始時間までに高レベル側のビット線電位
を十分に上昇させることができず、そのため、ビット線
対の電位差を増幅するセンスアンプ４の増幅動作が遅れ
る。
【００１６】第３に、Ｎチャンネルセンストランジスタ
５，６とＰチャンネルセンストランジスタ７，８とを同
時に動作させた場合を説明する。この場合には、電源・
グランド間に貫通電流が流れ、グランドの電位が上昇す
るため、低レベル側のビット線電位を降下させるのが遅
れ、センスアンプ４の増幅動作が遅れる。
５，６とＰチャンネルセンストランジスタ７，８とを同
時に動作させた場合を説明する。この場合には、電源・
グランド間に貫通電流が流れ、グランドの電位が上昇す
るため、低レベル側のビット線電位を降下させるのが遅
れ、センスアンプ４の増幅動作が遅れる。
【００１７】以上説明したように、センスアンプの増幅
動作が遅れ、そのため、低電圧時の高速動作に悪影響を
及ぼしていた。
動作が遅れ、そのため、低電圧時の高速動作に悪影響を
及ぼしていた。
【００１８】また、データ読み出し時、ビット線とデー
タ線とが接続されているため、センスアンプ４に接続さ
れた駆動負荷が増加して、データ読み出し時の消費電流
が増加し、低消費電力化、及び高速化の妨げとなってい
た。
タ線とが接続されているため、センスアンプ４に接続さ
れた駆動負荷が増加して、データ読み出し時の消費電流
が増加し、低消費電力化、及び高速化の妨げとなってい
た。
【００１９】更に、低電圧化した場合には、データ書き
込み時に、その低電圧化に伴いデータ線の増幅動作が遅
くなる欠点があった。
込み時に、その低電圧化に伴いデータ線の増幅動作が遅
くなる欠点があった。
【００２０】本発明は、上記の問題に鑑み、その目的
は、低電源電圧で高速動作する半導体記憶装置を提供す
ることにある。
は、低電源電圧で高速動作する半導体記憶装置を提供す
ることにある。
【００２１】
【課題を解決するための手段】この目的を達成するため
に、本発明では、高レベル側のビット線の電位を保持し
つつ低レベル側のビット線の電位を低下させる初期増幅
を行った後、高レベル側のビット線の電位を上昇させる
ことができる構成を採用して、ビット線の増幅動作を高
速に行うこととする。
に、本発明では、高レベル側のビット線の電位を保持し
つつ低レベル側のビット線の電位を低下させる初期増幅
を行った後、高レベル側のビット線の電位を上昇させる
ことができる構成を採用して、ビット線の増幅動作を高
速に行うこととする。
【００２２】即ち、請求項１記載の発明の半導体記憶装
置では、ビット線対の電位差を増幅するＮチャンネルセ
ンスアンプ群及びＰチャンネルセンスアンプ群と、前記
Ｎチャンネルセンスアンプ群を駆動する電流供給能力の
大きいＮチャンネルトランジスタで構成された第１のセ
ンスアンプドライブ信号発生回路と、前記Ｐチャンネル
センスアンプ群を駆動する電流供給能力の小さいＰチャ
ンネルトランジスタで構成された第２のセンスアンプド
ライブ信号発生回路と、電流供給能力の大きいＰチャン
ネルトランジスタで構成された第３のセンスアンプドラ
イブ信号発生回路と、前記第１及び第２のセンスアンプ
ドライブ信号発生回路をほぼ同時に活性化して、ビット
線の電位差を初期増幅した後、前記第３のセンスアンプ
ドライブ信号発生回路を活性化する制御回路とを設ける
構成である。
置では、ビット線対の電位差を増幅するＮチャンネルセ
ンスアンプ群及びＰチャンネルセンスアンプ群と、前記
Ｎチャンネルセンスアンプ群を駆動する電流供給能力の
大きいＮチャンネルトランジスタで構成された第１のセ
ンスアンプドライブ信号発生回路と、前記Ｐチャンネル
センスアンプ群を駆動する電流供給能力の小さいＰチャ
ンネルトランジスタで構成された第２のセンスアンプド
ライブ信号発生回路と、電流供給能力の大きいＰチャン
ネルトランジスタで構成された第３のセンスアンプドラ
イブ信号発生回路と、前記第１及び第２のセンスアンプ
ドライブ信号発生回路をほぼ同時に活性化して、ビット
線の電位差を初期増幅した後、前記第３のセンスアンプ
ドライブ信号発生回路を活性化する制御回路とを設ける
構成である。
【００２３】
【作用】以上の構成により、請求項１記載の発明では、
第１及び第２のセンスアンプドライブ信号発生回路をほ
ぼ同時に活性化することにより、電流供給能力の小さい
ＰチャンネルトランジスタでＰチャンネルセンスアンプ
群を駆動して、高レベル側のビット線の電位を降下しな
いように保持しつつ、電流供給能力の大きいＮチャンネ
ルトランジスタでＮチャンネルセンスアンプ群を駆動し
て、低レベル側のビット線の電位を低下させて、初期増
幅を行う。その後、第３のセンスアンプドライブ信号発
生回路を活性化することにより、電流供給能力の大きい
ＰチャンネルトランジスタでＰチャンネルセンスアンプ
群を駆動して、高レベル側のビット線の電位を上昇させ
る。その結果、センスアンプ動作時の瞬時電流が有効に
抑えられると共に、ビット線の増幅動作が高速に行われ
る。
第１及び第２のセンスアンプドライブ信号発生回路をほ
ぼ同時に活性化することにより、電流供給能力の小さい
ＰチャンネルトランジスタでＰチャンネルセンスアンプ
群を駆動して、高レベル側のビット線の電位を降下しな
いように保持しつつ、電流供給能力の大きいＮチャンネ
ルトランジスタでＮチャンネルセンスアンプ群を駆動し
て、低レベル側のビット線の電位を低下させて、初期増
幅を行う。その後、第３のセンスアンプドライブ信号発
生回路を活性化することにより、電流供給能力の大きい
ＰチャンネルトランジスタでＰチャンネルセンスアンプ
群を駆動して、高レベル側のビット線の電位を上昇させ
る。その結果、センスアンプ動作時の瞬時電流が有効に
抑えられると共に、ビット線の増幅動作が高速に行われ
る。
【００２４】
【実施例】以下、本発明の半導体記憶装置の一実施例に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
【００２５】図１は、本発明の半導体記憶装置のブロッ
ク図を示す。同図において、Ａは第１のメモリブロッ
ク、Ｂ〜Ｎは第２〜第Ｎのメモリブロックであり、互い
に共通の構成である。以下、第１のメモリブロックＡの
構成について説明する。
ク図を示す。同図において、Ａは第１のメモリブロッ
ク、Ｂ〜Ｎは第２〜第Ｎのメモリブロックであり、互い
に共通の構成である。以下、第１のメモリブロックＡの
構成について説明する。
【００２６】前記第１のメモリブロックＡにおいて、１
はワード線、３はメモリーセル、ＢＩＴ１，ＸＢＩＴ１
はビット線、２はビット線ＢＩＴ１，ＸＢＩＴ１とメモ
リーセル３とを接続するトランジスタ、４はセンスアン
プ、５，６はセンスアンプ４内のＮチャンネルセンスト
ランジスタ、７，８はセンスアンプ４内のＰチャンネル
センストランジスタ、ＤＡ１，ＸＤＡ１はデータ線、１
１，１２はビット線ＢＩＴ１，ＸＢＩＴ１とデータ線Ｄ
Ａ１，ＸＤＡ１とを接続するトランジスタ、Ｙ１はトラ
ンジスタ１１，１２を駆動するカラム選択信号、１３は
リードアンプ、１４はライトアンプである。
はワード線、３はメモリーセル、ＢＩＴ１，ＸＢＩＴ１
はビット線、２はビット線ＢＩＴ１，ＸＢＩＴ１とメモ
リーセル３とを接続するトランジスタ、４はセンスアン
プ、５，６はセンスアンプ４内のＮチャンネルセンスト
ランジスタ、７，８はセンスアンプ４内のＰチャンネル
センストランジスタ、ＤＡ１，ＸＤＡ１はデータ線、１
１，１２はビット線ＢＩＴ１，ＸＢＩＴ１とデータ線Ｄ
Ａ１，ＸＤＡ１とを接続するトランジスタ、Ｙ１はトラ
ンジスタ１１，１２を駆動するカラム選択信号、１３は
リードアンプ、１４はライトアンプである。
【００２７】そして、３０は電流供給能力の大きいＮチ
ャンネルトランジスタ９より成る第１のセンスアンプド
ライブ信号発生回路であって、センスアンプドライバ入
力信号ＳＥＮ１により駆動されて、センスアンプドライ
ブ信号ＳＡＮを発生し、センスアンプ４の２個のＮチャ
ンネルセンストランジスタ５，６を駆動する。
ャンネルトランジスタ９より成る第１のセンスアンプド
ライブ信号発生回路であって、センスアンプドライバ入
力信号ＳＥＮ１により駆動されて、センスアンプドライ
ブ信号ＳＡＮを発生し、センスアンプ４の２個のＮチャ
ンネルセンストランジスタ５，６を駆動する。
【００２８】また、３１は電流供給能力の小さいＰチャ
ンネルトランジスタ１５より成る第２のセンスアンプド
ライブ信号発生回路であって、センスアンプドライバ入
力信号ＳＥＰ１により駆動されて、センスアンプドライ
ブ信号ＳＡＰを発生し、センスアンプ４の２個のＰチャ
ンネルセンストランジスタ７，８を駆動する。
ンネルトランジスタ１５より成る第２のセンスアンプド
ライブ信号発生回路であって、センスアンプドライバ入
力信号ＳＥＰ１により駆動されて、センスアンプドライ
ブ信号ＳＡＰを発生し、センスアンプ４の２個のＰチャ
ンネルセンストランジスタ７，８を駆動する。
【００２９】更に、３２は電流供給能力の大きいＰチャ
ンネルトランジスタ１０より成る第３のセンスアンプド
ライブ信号発生回路であって、センスアンプドライバ入
力信号ＳＥＰ２により駆動されて、センスアンプドライ
ブ信号ＳＡＰを発生し、センスアンプ４の２個のＰチャ
ンネルセンストランジスタ７，８を駆動する。
ンネルトランジスタ１０より成る第３のセンスアンプド
ライブ信号発生回路であって、センスアンプドライバ入
力信号ＳＥＰ２により駆動されて、センスアンプドライ
ブ信号ＳＡＰを発生し、センスアンプ４の２個のＰチャ
ンネルセンストランジスタ７，８を駆動する。
【００３０】３５は制御回路であって、前記３種のセン
スアンプドライバ入力信号ＳＥＮ１、ＳＥＰ１及びＳＥ
Ｐ２を発生する機能を有し、具体的には、図３（ａ）に
示すように、センスアンプドライバ入力信号ＳＥＮ１及
びＳＥＰ１を同時に発生して、前記第１及び第２のセン
スアンプドライブ信号発生回路３０、３１をほぼ同時に
活性化し、その後にセンスアンプドライバ入力信号ＳＥ
Ｐ２を発生して、前記第３のセンスアンプドライブ信号
発生回路３２を活性化する機能を有するものである。
スアンプドライバ入力信号ＳＥＮ１、ＳＥＰ１及びＳＥ
Ｐ２を発生する機能を有し、具体的には、図３（ａ）に
示すように、センスアンプドライバ入力信号ＳＥＮ１及
びＳＥＰ１を同時に発生して、前記第１及び第２のセン
スアンプドライブ信号発生回路３０、３１をほぼ同時に
活性化し、その後にセンスアンプドライバ入力信号ＳＥ
Ｐ２を発生して、前記第３のセンスアンプドライブ信号
発生回路３２を活性化する機能を有するものである。
【００３１】ＧＯＮ，ＧＯＦＦはカラム選択信号Ｙ１を
制御する制御信号であって、論理積回路４０に入力され
る。前記論理積回路４０は、図３（ｂ）に示すように、
制御信号ＧＯＮの発生によりカラム選択信号Ｙ１を発生
し、一方、他の制御信号ＧＯＦＦの発生によりカラム選
択信号Ｙ１の発生を停止させる。前記制御信号ＧＯＦＦ
は、リードアンプ１３の増幅動作開始信号に同期して発
生する（高レベルになる）。前記制御信号ＧＯＦＦ及び
論理積回路４０により、前記リードアンプ１３がデータ
線の増幅を開始する時期に同期して、ビット線とデータ
線とを接続するトランジスタ１１，１２を非活性状態に
する制御回路４１を構成している。
制御する制御信号であって、論理積回路４０に入力され
る。前記論理積回路４０は、図３（ｂ）に示すように、
制御信号ＧＯＮの発生によりカラム選択信号Ｙ１を発生
し、一方、他の制御信号ＧＯＦＦの発生によりカラム選
択信号Ｙ１の発生を停止させる。前記制御信号ＧＯＦＦ
は、リードアンプ１３の増幅動作開始信号に同期して発
生する（高レベルになる）。前記制御信号ＧＯＦＦ及び
論理積回路４０により、前記リードアンプ１３がデータ
線の増幅を開始する時期に同期して、ビット線とデータ
線とを接続するトランジスタ１１，１２を非活性状態に
する制御回路４１を構成している。
【００３２】また、１６はデータ線プルアップ回路であ
って、その構成は、例えば図２（ａ）に示すように、デ
ータ線ＤＡ１，ＸＤＡ１に各々配置されたＰチャンネル
トランジスタ２０，２１で構成され、これ等は制御信号
ＰＵＧにより制御される。
って、その構成は、例えば図２（ａ）に示すように、デ
ータ線ＤＡ１，ＸＤＡ１に各々配置されたＰチャンネル
トランジスタ２０，２１で構成され、これ等は制御信号
ＰＵＧにより制御される。
【００３３】前記データ線プルアップ回路１６は、図２
（ｂ）に示すように、同図（ａ）に示す構成に代え、電
源電圧をデータ線ＤＡ１，ＸＤＡ１に供給する２個のＮ
チャンネルトランジスタ２２，２３で構成することが可
能であり、これ等は電源電圧で制御される。
（ｂ）に示すように、同図（ａ）に示す構成に代え、電
源電圧をデータ線ＤＡ１，ＸＤＡ１に供給する２個のＮ
チャンネルトランジスタ２２，２３で構成することが可
能であり、これ等は電源電圧で制御される。
【００３４】更に、１７は低レベル側のデータ線の電位
を降下させるデータ書き込み用センスアンプであって、
データ線ＤＡ１，ＸＤＡ１増幅用の２個のＮチャンネル
トランジスタ２５，２６と、これ等を制御するＮチャン
ネルトランジスタ２４とを備え、前記制御用のトランジ
スタ２４は、センスアンプドライバ入力信号ＳＡＢによ
り制御されて、前記２個のトランジスタ２５，２６を駆
動するセンスアンプドライブ信号ＳＡＢ１を発生する。
を降下させるデータ書き込み用センスアンプであって、
データ線ＤＡ１，ＸＤＡ１増幅用の２個のＮチャンネル
トランジスタ２５，２６と、これ等を制御するＮチャン
ネルトランジスタ２４とを備え、前記制御用のトランジ
スタ２４は、センスアンプドライバ入力信号ＳＡＢによ
り制御されて、前記２個のトランジスタ２５，２６を駆
動するセンスアンプドライブ信号ＳＡＢ１を発生する。
【００３５】図３（ａ）は、本実施例回路における低電
圧時のセンスアンプ動作のタイミングチャートであり、
図３（ｂ）は、本実施例回路におけるカラム選択信号Ｙ
１発生のタイミングチャートである。
圧時のセンスアンプ動作のタイミングチャートであり、
図３（ｂ）は、本実施例回路におけるカラム選択信号Ｙ
１発生のタイミングチャートである。
【００３６】図４は、制御信号ＰＵＧ，ＳＡＢのタイミ
ングチャートである。
ングチャートである。
【００３７】次に、図１の本回路の動作を説明する。
【００３８】ワード線１の電位が上昇し、一定レベル以
上の電位になると、トランジスタ２が活性化され、メモ
リーセル３に蓄えられたデータがビット線ＢＩＴ１に転
送され、ビット線ＢＩＴ１とビット線ＸＢＩＴ１に微少
の電位差が生じる。
上の電位になると、トランジスタ２が活性化され、メモ
リーセル３に蓄えられたデータがビット線ＢＩＴ１に転
送され、ビット線ＢＩＴ１とビット線ＸＢＩＴ１に微少
の電位差が生じる。
【００３９】次いで、ビット線対ＢＩＴ１，ＸＢＩＴ１
の電位差を、センスアンプ４に接続されたセンスアンプ
ドライブ信号ＳＡＮ，ＳＡＰによって増幅し、読み出し
動作を行なう。
の電位差を、センスアンプ４に接続されたセンスアンプ
ドライブ信号ＳＡＮ，ＳＡＰによって増幅し、読み出し
動作を行なう。
【００４０】前記センスアンプドライブ信号ＳＡＮ，Ｓ
ＡＰの動作タイミングについて説明する。図３（ａ）に
示す通り、先ず、第１のセンスアンプドライブ信号発生
回路３０を信号ＳＥＮ１により活性化し、それと同時
に、第２のセンスアンプドライブ信号発生回路３１を信
号ＳＥＰ１により活性化する。電流供給能力の大きいＮ
チャンネルトランジスタ９の活性化により、センスアン
プ４内のＮチャンネルセンストランジスタ５，６のセン
スアンプドライブ信号ＳＡＮが駆動されると同時に、電
流供給能力の小さいＰチャンネルトランジスタ１５の活
性化により、センスアンプ４内のＰチャンネルセンスト
ランジスタ７，８のセンスアンプドライブ信号ＳＡＰが
駆動される。その結果、Ｎチャンネルセンストランジス
タ５，６により低レベル側のビット線の電位が高速に降
下すると共に、電流供給能力の小さいＰチャンネルトラ
ンジスタ１５の駆動により、高レベル側のビット線の電
位は降下しないように保持される。
ＡＰの動作タイミングについて説明する。図３（ａ）に
示す通り、先ず、第１のセンスアンプドライブ信号発生
回路３０を信号ＳＥＮ１により活性化し、それと同時
に、第２のセンスアンプドライブ信号発生回路３１を信
号ＳＥＰ１により活性化する。電流供給能力の大きいＮ
チャンネルトランジスタ９の活性化により、センスアン
プ４内のＮチャンネルセンストランジスタ５，６のセン
スアンプドライブ信号ＳＡＮが駆動されると同時に、電
流供給能力の小さいＰチャンネルトランジスタ１５の活
性化により、センスアンプ４内のＰチャンネルセンスト
ランジスタ７，８のセンスアンプドライブ信号ＳＡＰが
駆動される。その結果、Ｎチャンネルセンストランジス
タ５，６により低レベル側のビット線の電位が高速に降
下すると共に、電流供給能力の小さいＰチャンネルトラ
ンジスタ１５の駆動により、高レベル側のビット線の電
位は降下しないように保持される。
【００４１】その後に、第３のセンスアンプドライブ信
号発生回路３２を構成する電流供給能力の大きいＰチャ
ンネルトランジスタ１０を駆動信号ＳＥＰ２で動作さ
せ、センスアンプ４内のＰチャンネルセンストランジス
タ７，８のセンスアンプドライブ信号ＳＡＰを駆動し、
高レベル側のビット線の電位を高速に上昇させる。
号発生回路３２を構成する電流供給能力の大きいＰチャ
ンネルトランジスタ１０を駆動信号ＳＥＰ２で動作さ
せ、センスアンプ４内のＰチャンネルセンストランジス
タ７，８のセンスアンプドライブ信号ＳＡＰを駆動し、
高レベル側のビット線の電位を高速に上昇させる。
【００４２】以上説明した動作タイミングによると、第
１のセンスアンプドライブ信号発生回路３０と第２のセ
ンスアンプドライブ信号発生回路３１の活性化による初
期増幅時に、高レベル側のビット線の電位が降下しない
ように保持されるため、ビット線対の電位差も大きくな
り、第３のセンスアンプドライブ信号発生回路３２を活
性化した時に、高レベル側のビット線の電位が高速に上
昇するため、低電圧において高速に増幅動作を行なうこ
とが可能になる。
１のセンスアンプドライブ信号発生回路３０と第２のセ
ンスアンプドライブ信号発生回路３１の活性化による初
期増幅時に、高レベル側のビット線の電位が降下しない
ように保持されるため、ビット線対の電位差も大きくな
り、第３のセンスアンプドライブ信号発生回路３２を活
性化した時に、高レベル側のビット線の電位が高速に上
昇するため、低電圧において高速に増幅動作を行なうこ
とが可能になる。
【００４３】次に、第２のセンスアンプドライブ信号発
生回路３１を構成する電流供給能力の小さいＰチャンネ
ルトランジスタ１５について説明する。
生回路３１を構成する電流供給能力の小さいＰチャンネ
ルトランジスタ１５について説明する。
【００４４】本実施例では、電流供給能力の小さいＰチ
ャンネルトランジスタ１５をワード線裏打ち領域（ワー
ド線の抵抗値を減少させるために、ゲートを形成するポ
リシリコン配線と金属配線とを並列にメモリーセルアレ
イ内で数カ所以上接続している領域）に分散配置してい
る。ワード線裏打ち領域に配置することにより、チップ
面積を変化させずにＰチャンネルトランジスタ１５を増
設できると共に、センスアンプ４の近くに分散配置する
ことにより、センスアンプドライブ信号ＳＡＰの信号線
の抵抗を小さくすることができるので、信号ＳＡＰの電
位変動を防ぎ、高レベル側のビット線の電位を保持する
効果がある。
ャンネルトランジスタ１５をワード線裏打ち領域（ワー
ド線の抵抗値を減少させるために、ゲートを形成するポ
リシリコン配線と金属配線とを並列にメモリーセルアレ
イ内で数カ所以上接続している領域）に分散配置してい
る。ワード線裏打ち領域に配置することにより、チップ
面積を変化させずにＰチャンネルトランジスタ１５を増
設できると共に、センスアンプ４の近くに分散配置する
ことにより、センスアンプドライブ信号ＳＡＰの信号線
の抵抗を小さくすることができるので、信号ＳＡＰの電
位変動を防ぎ、高レベル側のビット線の電位を保持する
効果がある。
【００４５】次に、電流供給能力の小さいＰチャンネル
トランジスタ１５と電流供給能力の大きいＰチャンネル
トランジスタ１０との関係について説明する。
トランジスタ１５と電流供給能力の大きいＰチャンネル
トランジスタ１０との関係について説明する。
【００４６】電流供給能力の小さいＰチャンネルトラン
ジスタ１５の電流供給能力が小さ過ぎると、ビット線の
電位を保持できなくなり、一方、電流供給能力が大きす
ぎると、電源・グランド間に貫通電流が流れ、消費電流
が増加する。従って、電流供給能力の小さいＰチャンネ
ルトランジスタ１５のトランジスタサイズをＡ、電流供
給能力の大きいＰチャンネルトランジスタ１０のトラン
ジスタサイズをＢとして、高レベル側のビット線の電位
を保持しつつ貫通電流を流さないようにするためには、
（１／２０）Ｂ≦Ａ≦（１／２）Ｂの関係を有すること
が好ましい。本実施例ではＡ＝（１／１１）Ｂとしてい
る。
ジスタ１５の電流供給能力が小さ過ぎると、ビット線の
電位を保持できなくなり、一方、電流供給能力が大きす
ぎると、電源・グランド間に貫通電流が流れ、消費電流
が増加する。従って、電流供給能力の小さいＰチャンネ
ルトランジスタ１５のトランジスタサイズをＡ、電流供
給能力の大きいＰチャンネルトランジスタ１０のトラン
ジスタサイズをＢとして、高レベル側のビット線の電位
を保持しつつ貫通電流を流さないようにするためには、
（１／２０）Ｂ≦Ａ≦（１／２）Ｂの関係を有すること
が好ましい。本実施例ではＡ＝（１／１１）Ｂとしてい
る。
【００４７】また、センスアンプ４によって増幅された
ビット線対のデータは、カラム選択信号Ｙ１が高レベル
になると、データ線対ＤＡ１，ＸＤＡ１に転送され、リ
ードアンプ１３で増幅される。この時、カラム選択信号
Ｙ１は、制御信号ＧＯＮが低レベルから高レベルに変化
することにより高レベルとなって、ビット線対とデータ
線対が接続される。その後、リードアンプ１３の増幅動
作開始信号に同期した制御信号ＧＯＦＦが高レベルにな
ることにより、カラム選択信号Ｙ１は低レベルとなっ
て、ビット線対とデータ線対が切り離される。この構成
により、本実施例では、データ読み出し時には、リード
アンプがデータ線の増幅を開始する時期に同期してビッ
ト線とデータ線とが非接続となるので、センスアンプの
負荷はビット線のみとなり、従来のようにビット線とデ
ータ線とが負荷として接続されていた場合に比して、デ
ータ読み出し時のセンスアンプ４の駆動負荷が大きく低
減される。
ビット線対のデータは、カラム選択信号Ｙ１が高レベル
になると、データ線対ＤＡ１，ＸＤＡ１に転送され、リ
ードアンプ１３で増幅される。この時、カラム選択信号
Ｙ１は、制御信号ＧＯＮが低レベルから高レベルに変化
することにより高レベルとなって、ビット線対とデータ
線対が接続される。その後、リードアンプ１３の増幅動
作開始信号に同期した制御信号ＧＯＦＦが高レベルにな
ることにより、カラム選択信号Ｙ１は低レベルとなっ
て、ビット線対とデータ線対が切り離される。この構成
により、本実施例では、データ読み出し時には、リード
アンプがデータ線の増幅を開始する時期に同期してビッ
ト線とデータ線とが非接続となるので、センスアンプの
負荷はビット線のみとなり、従来のようにビット線とデ
ータ線とが負荷として接続されていた場合に比して、デ
ータ読み出し時のセンスアンプ４の駆動負荷が大きく低
減される。
【００４８】また、データ線にデータ線プルアップ回路
１６として、図２（ａ）に示す回路を接続した場合を説
明する。図４に示す通り、データ読み出し時には常に、
制御信号ＰＵＧを低レベルにすることにより、Ｐチャン
ネルトランジスタ２０，２１を活性状態にし、データ線
対に電源電圧を供給し、データ線対の電位振幅をリード
アンプ１３のデータ増幅に必要な電位差に留めておく。
従って、その後のデータ線対のプリチャージ動作を高速
化できる。
１６として、図２（ａ）に示す回路を接続した場合を説
明する。図４に示す通り、データ読み出し時には常に、
制御信号ＰＵＧを低レベルにすることにより、Ｐチャン
ネルトランジスタ２０，２１を活性状態にし、データ線
対に電源電圧を供給し、データ線対の電位振幅をリード
アンプ１３のデータ増幅に必要な電位差に留めておく。
従って、その後のデータ線対のプリチャージ動作を高速
化できる。
【００４９】また、データ線プルアップ回路１６とし
て、図２（ｂ）に示す回路を接続した場合を説明する。
データ線の増幅が開始し、低レベル側の電圧が（電源電
圧−Ｎチャンネルトランジスタ２２，２３のしきい値電
圧）以下の電位となると、低レベル側のＮチャンネルト
ランジスタ２２又は２３が活性状態となり、データ線に
（電源電圧−Ｎチャンネルトランジスタ２２，２３のし
きい値電圧）の電位となる一定電圧を供給し、データ線
対の電位振幅をリードアンプ１３のデータ増幅に必要な
電位差に留めておく。従って、データ線対のプリチャー
ジ動作を高速化できる。
て、図２（ｂ）に示す回路を接続した場合を説明する。
データ線の増幅が開始し、低レベル側の電圧が（電源電
圧−Ｎチャンネルトランジスタ２２，２３のしきい値電
圧）以下の電位となると、低レベル側のＮチャンネルト
ランジスタ２２又は２３が活性状態となり、データ線に
（電源電圧−Ｎチャンネルトランジスタ２２，２３のし
きい値電圧）の電位となる一定電圧を供給し、データ線
対の電位振幅をリードアンプ１３のデータ増幅に必要な
電位差に留めておく。従って、データ線対のプリチャー
ジ動作を高速化できる。
【００５０】続いて、データ線にＮチャンネルトランジ
スタ２４，２５，２６のみで構成されたデータ書き込み
用センスアンプ１７を接続した場合を説明する。図４に
示す通り、データ書き込み時に、制御信号ＰＵＧを高レ
ベルとして電源をデータ線ＤＡ１，ＸＤＡ１と切り離す
と共に、制御信号ＳＡＢを高レベルにすることにより、
ＳＡＢ１をグランドに接続し、データ書き込み用センス
アンプ１７を駆動させる。この構成により、低レベル側
のデータ線の電位を高速に降下させることができ、デー
タ線の増幅動作を高速化し、メモリーセル３への書き込
み動作を高速化している。
スタ２４，２５，２６のみで構成されたデータ書き込み
用センスアンプ１７を接続した場合を説明する。図４に
示す通り、データ書き込み時に、制御信号ＰＵＧを高レ
ベルとして電源をデータ線ＤＡ１，ＸＤＡ１と切り離す
と共に、制御信号ＳＡＢを高レベルにすることにより、
ＳＡＢ１をグランドに接続し、データ書き込み用センス
アンプ１７を駆動させる。この構成により、低レベル側
のデータ線の電位を高速に降下させることができ、デー
タ線の増幅動作を高速化し、メモリーセル３への書き込
み動作を高速化している。
【００５１】尚、本実施例では、電流供給能力の小さい
Ｐチャンネルトランジスタ１５を用いて説明を行なった
が、これの替わりに高負荷抵抗を用いても同じ効果が得
られるのは勿論である。
Ｐチャンネルトランジスタ１５を用いて説明を行なった
が、これの替わりに高負荷抵抗を用いても同じ効果が得
られるのは勿論である。
【００５２】
【発明の効果】以上説明したように、請求項１及び請求
項３記載の発明によれば、センスアンプドライブ信号の
動作タイミングの調整により、センスアンプ動作時の瞬
時電流を抑え、ビット線の電位の増幅動作を高速化する
ことができる。
項３記載の発明によれば、センスアンプドライブ信号の
動作タイミングの調整により、センスアンプ動作時の瞬
時電流を抑え、ビット線の電位の増幅動作を高速化する
ことができる。
【００５３】また、請求項２記載の発明によれば、メモ
リセルブロック間のワード線裏打ち領域を利用するの
で、チップ面積の増大を抑えることが可能であると共
に、センスアンプドライブ信号ＳＡＰの電位変動を抑制
して、高レベル側のビット線の電位を一定に保持でき
る。
リセルブロック間のワード線裏打ち領域を利用するの
で、チップ面積の増大を抑えることが可能であると共
に、センスアンプドライブ信号ＳＡＰの電位変動を抑制
して、高レベル側のビット線の電位を一定に保持でき
る。
【００５４】以上、低電圧動作における高速動作が可能
な半導体記憶装置を提供することができ、その効果は大
きい。
な半導体記憶装置を提供することができ、その効果は大
きい。
【図１】本発明における半導体記憶装置のブロック図で
ある。
ある。
【図２】データ線プルアップ回路の内部構成例を示す回
路図である。
路図である。
【図３】本発明におけるセンス動作のタイミングチャー
ト図である。
ト図である。
【図４】本発明における制御信号のタイミングチャート
図である。
図である。
【図５】従来の半導体記憶装置のブロック図である。
【図６】従来回路において通常電源電圧及び低電源電圧
の下で、Ｎチャンネルトランジスタを先に駆動した場合
のセンス動作のタイミングチャート図である。
の下で、Ｎチャンネルトランジスタを先に駆動した場合
のセンス動作のタイミングチャート図である。
【図７】従来回路において通常電源電圧及び低電源電圧
の下で、Ｐチャンネルトランジスタを先に駆動した場合
のセンス動作のタイミングチャート図である。
の下で、Ｐチャンネルトランジスタを先に駆動した場合
のセンス動作のタイミングチャート図である。
１ ワード線 ２ Ｎチャンネルトランジスタ ３ メモリーセル ４ センスアンプ ９ 電流供給能力の大きいＮチャンネ
ルトランジスタ １０ 電流供給能力の大きいＰチャン
ネルトランジスタ １５ 電流供給能力の小さいＰチャン
ネルトランジスタ １６ データ線プルアップ回路 １７ データ書き込み用センスアンプ ＢＩＴ１，ＸＢＩＴ１ ビット線 ＤＡ１，ＸＤＡ１ データ線 ３０ 第１のセンスアンプドライブ信
号発生回路 ３１ 第２のセンスアンプドライブ信
号発生回路 ３２ 第３のセンスアンプドライブ信
号発生回路 ３５ 制御回路
ルトランジスタ １０ 電流供給能力の大きいＰチャン
ネルトランジスタ １５ 電流供給能力の小さいＰチャン
ネルトランジスタ １６ データ線プルアップ回路 １７ データ書き込み用センスアンプ ＢＩＴ１，ＸＢＩＴ１ ビット線 ＤＡ１，ＸＤＡ１ データ線 ３０ 第１のセンスアンプドライブ信
号発生回路 ３１ 第２のセンスアンプドライブ信
号発生回路 ３２ 第３のセンスアンプドライブ信
号発生回路 ３５ 制御回路
フロントページの続き (72)発明者 安部 渉 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (56)参考文献 特開 昭60−136993（ＪＰ，Ａ) 特開 平３−16082（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/4099
Claims (3)
- 【請求項１】 ビット線対の電位差を増幅するＮチャン
ネルセンスアンプ群及びＰチャンネルセンスアンプ群
と、 前記Ｎチャンネルセンスアンプ群を駆動する電流供給能
力の大きいＮチャンネルトランジスタで構成された第１
のセンスアンプドライブ信号発生回路と、 前記Ｐチャンネルセンスアンプ群を駆動する電流供給能
力の小さいＰチャンネルトランジスタで構成された第２
のセンスアンプドライブ信号発生回路と、 電流供給能力の大きいＰチャンネルトランジスタで構成
された第３のセンスアンプドライブ信号発生回路と、 前記第１及び第２のセンスアンプドライブ信号発生回路
をほぼ同時に活性化し、ビット線の電位差を初期増幅し
た後、前記第３のセンスアンプドライブ信号発生回路を
活性化する制御回路とを備えたことを特徴とする半導体
記憶装置。 - 【請求項２】 第２のセンスアンプドライブ信号発生回
路を構成するトランジスタの一部は、メモリーセルブロ
ック間のワード線裏打ち領域に分散配置されることを特
徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 第２のセンスアンプドライブ信号発生回
路を構成する電流供給能力の小さいＰチャンネルトラン
ジスタのトランジスタサイズをＡ、第３のセンスアンプ
ドライブ信号発生回路を構成する電流供給能力の大きい
ＰチャンネルトランジスタのトランジスタサイズをＢと
して、 両サイズＡ及びＢは、（１／２０）Ｂ≦Ａ≦（１／２）
Ｂの関係を有することを特徴とする請求項１又は請求項
２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33712993A JP3236156B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33712993A JP3236156B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07201176A JPH07201176A (ja) | 1995-08-04 |
| JP3236156B2 true JP3236156B2 (ja) | 2001-12-10 |
Family
ID=18305723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33712993A Expired - Fee Related JP3236156B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3236156B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3110348B2 (ja) * | 1997-06-18 | 2000-11-20 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
-
1993
- 1993-12-28 JP JP33712993A patent/JP3236156B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07201176A (ja) | 1995-08-04 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010911 |
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