JP3247242B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。
に関する。
【０００２】
【従来の技術】周知の通り、半導体装置を製造するにあ
たって、基板上へシリコン酸化膜を形成する方法には種
々の形成方法がある。その中で、ＣＶＤ（化学気相成
長）時の低温度化、形成する膜の薄膜化等に対応してＬ
ＰＣＶＤ法（減圧化学気相成長法）によりＴＥＯＳ（テ
トラエトキシシラン）を原料ガスに用いてシリコン酸化
膜を成膜する方法がある。そして、これで形成されるシ
リコン酸化膜を例えばゲート酸化膜や電極を被覆する後
酸化膜等とした半導体装置の製造方法がある。
たって、基板上へシリコン酸化膜を形成する方法には種
々の形成方法がある。その中で、ＣＶＤ（化学気相成
長）時の低温度化、形成する膜の薄膜化等に対応してＬ
ＰＣＶＤ法（減圧化学気相成長法）によりＴＥＯＳ（テ
トラエトキシシラン）を原料ガスに用いてシリコン酸化
膜を成膜する方法がある。そして、これで形成されるシ
リコン酸化膜を例えばゲート酸化膜や電極を被覆する後
酸化膜等とした半導体装置の製造方法がある。
【０００３】以下、従来のＭＯＳトランジスタにおける
ゲート部の形成方法を図１９乃至図２１を参照して説明
する。なお、図１９乃至図２１は形成の各工程を示す断
面図である。
ゲート部の形成方法を図１９乃至図２１を参照して説明
する。なお、図１９乃至図２１は形成の各工程を示す断
面図である。
【０００４】先ず、図１９に示す第１の工程で、Ｓｉ基
板１の表面にＴＥＯＳを原料ガスに用いた６００〜７０
０℃の温度でのＬＰＣＶＤ法により、４〜１０ｎｍの厚
さに酸化シリコンを堆積するようにしてシリコン酸化膜
２を成膜する。
板１の表面にＴＥＯＳを原料ガスに用いた６００〜７０
０℃の温度でのＬＰＣＶＤ法により、４〜１０ｎｍの厚
さに酸化シリコンを堆積するようにしてシリコン酸化膜
２を成膜する。
【０００５】続いて図２０に示した第２の工程におい
て、温度を６００〜７００℃に維持し、モノシラン（Ｓ
ｉＨ4 ）を原料ガスとするＬＰＣＶＤ法により、シリコ
ン酸化膜２上に多結晶シリコンを厚さ４００ｎｍとなる
ように堆積させる。そして、堆積された多結晶シリコン
に不純物としてりん（Ｐ）を約９００℃の温度で熱拡散
し、多結晶シリコン膜３を形成する。
て、温度を６００〜７００℃に維持し、モノシラン（Ｓ
ｉＨ4 ）を原料ガスとするＬＰＣＶＤ法により、シリコ
ン酸化膜２上に多結晶シリコンを厚さ４００ｎｍとなる
ように堆積させる。そして、堆積された多結晶シリコン
に不純物としてりん（Ｐ）を約９００℃の温度で熱拡散
し、多結晶シリコン膜３を形成する。
【０００６】次に図３に示した第３の工程において、多
結晶シリコン膜３上にフォトレジストを塗布し、写真蝕
刻法を用いてパターニングしてフォトマスクを形成す
る。そして形成されたフォトマスクを用いたドライエッ
チング法により、多結晶シリコン膜３及びシリコン酸化
膜２をＳｉ基板１が露出するまでエッチング加工する。
その後、フォトレジストを除去することでＳｉ基板１上
にはシリコン酸化膜２をゲート酸化膜とし、多結晶シリ
コン膜３をゲートとするゲート部４が形成される。
結晶シリコン膜３上にフォトレジストを塗布し、写真蝕
刻法を用いてパターニングしてフォトマスクを形成す
る。そして形成されたフォトマスクを用いたドライエッ
チング法により、多結晶シリコン膜３及びシリコン酸化
膜２をＳｉ基板１が露出するまでエッチング加工する。
その後、フォトレジストを除去することでＳｉ基板１上
にはシリコン酸化膜２をゲート酸化膜とし、多結晶シリ
コン膜３をゲートとするゲート部４が形成される。
【０００７】そして、上記のように例えばＴＥＯＳを用
いたＣＶＤによるシリコン酸化膜２でゲート部４を形成
した場合に、成膜直後のＩ（電流）−Ｖ（電圧）特性で
代表される耐圧リーク特性が、熱酸化法によるシリコン
酸化膜に較べて不安定となる問題があった。
いたＣＶＤによるシリコン酸化膜２でゲート部４を形成
した場合に、成膜直後のＩ（電流）−Ｖ（電圧）特性で
代表される耐圧リーク特性が、熱酸化法によるシリコン
酸化膜に較べて不安定となる問題があった。
【０００８】すなわち、成膜時の条件によって異なると
されている膜密度、有孔率に起因し、低膜密度や高有孔
率状態になると低電界電流リークが大きくシリコン酸化
膜２の絶縁性能が低くなり、さらに低温プロセス化や薄
膜化によって、被堆積物である基板や気相成長装置等に
吸着している銅、アルミニウム、鉄などのメタル不純物
や、堆積プロセス中に侵入したＮａイオンやＣａイオン
等の可動イオンの不純物などの影響でピンホール欠陥を
生じることがあった。
されている膜密度、有孔率に起因し、低膜密度や高有孔
率状態になると低電界電流リークが大きくシリコン酸化
膜２の絶縁性能が低くなり、さらに低温プロセス化や薄
膜化によって、被堆積物である基板や気相成長装置等に
吸着している銅、アルミニウム、鉄などのメタル不純物
や、堆積プロセス中に侵入したＮａイオンやＣａイオン
等の可動イオンの不純物などの影響でピンホール欠陥を
生じることがあった。
【０００９】このため、ＣＶＤ法により成膜したシリコ
ン酸化膜２をゲート部４に有する半導体装置では、その
製造歩留が低いものとなっていた。
ン酸化膜２をゲート部４に有する半導体装置では、その
製造歩留が低いものとなっていた。
【００１０】また、同様にしてメモリセルの電極を被覆
する後酸化膜を形成した場合にも、可動イオンや水分の
侵入が防止できないためにトランジスタのしきい値が変
動するなどの悪影響が出てしまい、良好な特性を得るこ
とができない状況にあった。
する後酸化膜を形成した場合にも、可動イオンや水分の
侵入が防止できないためにトランジスタのしきい値が変
動するなどの悪影響が出てしまい、良好な特性を得るこ
とができない状況にあった。
【００１１】
【発明が解決しようとする課題】上記のようにシリコン
酸化膜を化学気相成長法によって形成したものでは、こ
のシリコン酸化膜の耐圧リーク特性が不安定である等の
ために半導体装置の製造歩留が低いものであった。この
ような状況に鑑みて本発明はなされたもので、その目的
とするところは化学気相成長法によって形成したシリコ
ン酸化膜が良好な特性を有し、製造歩留が向上した半導
体装置の製造方法を提供することにある。
酸化膜を化学気相成長法によって形成したものでは、こ
のシリコン酸化膜の耐圧リーク特性が不安定である等の
ために半導体装置の製造歩留が低いものであった。この
ような状況に鑑みて本発明はなされたもので、その目的
とするところは化学気相成長法によって形成したシリコ
ン酸化膜が良好な特性を有し、製造歩留が向上した半導
体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、多結晶シリコン膜で形成された基板の表面に
化学気相成長によってシリコン酸化膜を成膜する工程
と、シリコン酸化膜が成膜されたシリコン基板を酸素と
塩化水素を含む不活性ガスの混合ガス中で所定時間加熱
処理する工程とを有することを特徴とするものであり、
さらに、加熱処理時の温度が、シリコン酸化膜を成膜す
る際の化学気相成長時の温度より高い温度であることを
特徴とするものである。
造方法は、多結晶シリコン膜で形成された基板の表面に
化学気相成長によってシリコン酸化膜を成膜する工程
と、シリコン酸化膜が成膜されたシリコン基板を酸素と
塩化水素を含む不活性ガスの混合ガス中で所定時間加熱
処理する工程とを有することを特徴とするものであり、
さらに、加熱処理時の温度が、シリコン酸化膜を成膜す
る際の化学気相成長時の温度より高い温度であることを
特徴とするものである。
【００１３】
【作用】上記のように構成された半導体装置の製造方法
は、化学気相成長によってシリコン酸化膜を成膜し、成
膜されたシリコン酸化膜を酸素及び塩素を含む雰囲気中
で所定時間加熱処理するようにしている。このため、加
熱処理時に雰囲気中の酸素によってシリコン酸化膜は膜
密度が高くなり、有孔率が下がり、誘電率が大きいもの
となる。また同じく塩素のゲッター作用によってシリコ
ン酸化膜中に侵入している可動イオンや吸着しているメ
タル不純物などが除去される。その結果、シリコン酸化
膜の特性が良好なものとなり、半導体装置の製造歩留が
向上する。
は、化学気相成長によってシリコン酸化膜を成膜し、成
膜されたシリコン酸化膜を酸素及び塩素を含む雰囲気中
で所定時間加熱処理するようにしている。このため、加
熱処理時に雰囲気中の酸素によってシリコン酸化膜は膜
密度が高くなり、有孔率が下がり、誘電率が大きいもの
となる。また同じく塩素のゲッター作用によってシリコ
ン酸化膜中に侵入している可動イオンや吸着しているメ
タル不純物などが除去される。その結果、シリコン酸化
膜の特性が良好なものとなり、半導体装置の製造歩留が
向上する。
【００１４】
【実施例】以下、本発明の実施例を図面を参照して説明
する。先ず、第１の実施例のＭＯＳトランジスタにおけ
る、本発明の要部であるゲート酸化膜の形成方法につい
て図１乃至図４により説明する。なお、図１乃至図４は
形成の各工程を示す断面図である。
する。先ず、第１の実施例のＭＯＳトランジスタにおけ
る、本発明の要部であるゲート酸化膜の形成方法につい
て図１乃至図４により説明する。なお、図１乃至図４は
形成の各工程を示す断面図である。
【００１５】図１に示す第１の工程において、Ｓｉ（１
００）基板１１の平坦に仕上げられた表面に、ＣＶＤ法
（化学気相成長法）例えば温度を６００〜７００℃の範
囲内の例えば約６００℃に維持し、圧力が０．４〜０．
８Ｔｏｒｒの条件のＬＰＣＶＤ法（減圧化学気相成長
法）により、原料ガスのＴＥＯＳ（テトラエトキシシラ
ン）を５０ｓｃｃｍ、窒素（Ｎ2 ）を２００ｓｃｃｍ流
し、酸化シリコンが１０ｎｍの厚さに堆積するようにし
てシリコン酸化膜１２を成膜する。
００）基板１１の平坦に仕上げられた表面に、ＣＶＤ法
（化学気相成長法）例えば温度を６００〜７００℃の範
囲内の例えば約６００℃に維持し、圧力が０．４〜０．
８Ｔｏｒｒの条件のＬＰＣＶＤ法（減圧化学気相成長
法）により、原料ガスのＴＥＯＳ（テトラエトキシシラ
ン）を５０ｓｃｃｍ、窒素（Ｎ2 ）を２００ｓｃｃｍ流
し、酸化シリコンが１０ｎｍの厚さに堆積するようにし
てシリコン酸化膜１２を成膜する。
【００１６】続いて図２に示した第２の工程において、
シリコン酸化膜１２が成膜されたＳｉ基板１１を、ＣＶ
Ｄでの成膜時の温度より高い温度、例えば８００℃に維
持された酸素（Ｏ2 ）と塩化水素（ＨＣｌ）を含む窒素
の混合ガス雰囲気内に入れる。そして約３０分間加熱処
理してシリコン酸化膜１２の熱アニールを行う。
シリコン酸化膜１２が成膜されたＳｉ基板１１を、ＣＶ
Ｄでの成膜時の温度より高い温度、例えば８００℃に維
持された酸素（Ｏ2 ）と塩化水素（ＨＣｌ）を含む窒素
の混合ガス雰囲気内に入れる。そして約３０分間加熱処
理してシリコン酸化膜１２の熱アニールを行う。
【００１７】次に図３に示した第３の工程において、温
度を６００〜６３０℃に維持し、圧力が０．４〜０．８
Ｔｏｒｒの条件のＬＰＣＶＤ法により、原料ガスのモノ
シラン（ＳｉＨ4 ）を１００ｓｃｃｍ流してシリコン酸
化膜１２上に多結晶シリコンを厚さ４００ｎｍとなるよ
うに堆積させる。そして、堆積された多結晶シリコンに
不純物としてりん（Ｐ）を約９００℃の温度で熱拡散
し、多結晶シリコン膜１３を形成する。
度を６００〜６３０℃に維持し、圧力が０．４〜０．８
Ｔｏｒｒの条件のＬＰＣＶＤ法により、原料ガスのモノ
シラン（ＳｉＨ4 ）を１００ｓｃｃｍ流してシリコン酸
化膜１２上に多結晶シリコンを厚さ４００ｎｍとなるよ
うに堆積させる。そして、堆積された多結晶シリコンに
不純物としてりん（Ｐ）を約９００℃の温度で熱拡散
し、多結晶シリコン膜１３を形成する。
【００１８】次に図４に示した第４の工程において、多
結晶シリコン膜１３上にフォトレジストを塗布し、写真
蝕刻法を用いてパターニングしてフォトマスクを形成す
る。そして形成されたフォトマスクを用いたドライエッ
チング法により、多結晶シリコン膜１３及びシリコン酸
化膜１２をＳｉ基板１１が露出するまでエッチング加工
する。その後、フォトレジストを除去することでＳｉ基
板１１上にはシリコン酸化膜１２をゲート酸化膜とし、
多結晶シリコン膜１３をゲートとするゲート部１４が形
成される。
結晶シリコン膜１３上にフォトレジストを塗布し、写真
蝕刻法を用いてパターニングしてフォトマスクを形成す
る。そして形成されたフォトマスクを用いたドライエッ
チング法により、多結晶シリコン膜１３及びシリコン酸
化膜１２をＳｉ基板１１が露出するまでエッチング加工
する。その後、フォトレジストを除去することでＳｉ基
板１１上にはシリコン酸化膜１２をゲート酸化膜とし、
多結晶シリコン膜１３をゲートとするゲート部１４が形
成される。
【００１９】このような工程を経て形成されたゲート部
１４のシリコン酸化膜１２は、高温度の酸素と塩化水素
を含む混合ガス中での熱アニールにより、酸素によって
膜密度は高くなり、有孔率が下がり、誘電率が大きいも
のとなる。また塩化水素中の塩素のゲッター作用によっ
てシリコン酸化膜１２中に侵入しているナトリウム、カ
ルシウム等の可動イオンや吸着している銅、アルミニウ
ム、鉄等のメタル不純物などが除去される。
１４のシリコン酸化膜１２は、高温度の酸素と塩化水素
を含む混合ガス中での熱アニールにより、酸素によって
膜密度は高くなり、有孔率が下がり、誘電率が大きいも
のとなる。また塩化水素中の塩素のゲッター作用によっ
てシリコン酸化膜１２中に侵入しているナトリウム、カ
ルシウム等の可動イオンや吸着している銅、アルミニウ
ム、鉄等のメタル不純物などが除去される。
【００２０】その結果、ピンホールによる耐圧初期不良
や、低膜密度、高有孔率に起因する低電界電流リークを
低減させるられシリコン酸化膜１２の絶縁性を向上させ
ることができ、耐圧リーク特性の不安定性が解消する。
そしてシリコン酸化膜１２の特性が向上することでＭＯ
Ｓトランジスタの製造歩留も向上したものとなる。
や、低膜密度、高有孔率に起因する低電界電流リークを
低減させるられシリコン酸化膜１２の絶縁性を向上させ
ることができ、耐圧リーク特性の不安定性が解消する。
そしてシリコン酸化膜１２の特性が向上することでＭＯ
Ｓトランジスタの製造歩留も向上したものとなる。
【００２１】なお、塩素のゲッター作用については８０
０℃以下の温度でも可能であるが、酸素によって膜密度
を高くする場合にはＣＶＤによる成膜時の温度より高い
温度が必要で、ゲッター作用と高膜密度化をそれぞれ異
なる温度で行うようにしてもよいが、８００℃以上の温
度にすれば混合ガス中での熱アニールは一度に行うこと
ができる。
０℃以下の温度でも可能であるが、酸素によって膜密度
を高くする場合にはＣＶＤによる成膜時の温度より高い
温度が必要で、ゲッター作用と高膜密度化をそれぞれ異
なる温度で行うようにしてもよいが、８００℃以上の温
度にすれば混合ガス中での熱アニールは一度に行うこと
ができる。
【００２２】次に、第２の実施例である不揮発性メモリ
におけるフローティングゲート上へのゲート酸化膜の形
成方法について、図５乃至図１３により説明する。な
お、図５乃至図１３は形成の各工程を示す断面図であ
る。
におけるフローティングゲート上へのゲート酸化膜の形
成方法について、図５乃至図１３により説明する。な
お、図５乃至図１３は形成の各工程を示す断面図であ
る。
【００２３】図５に示す第１の工程において、Ｓｉ（１
００）基板２１の平坦に仕上げられた表面に、約９００
℃の温度に加熱して行われる通常実施されている熱酸化
法により、２０ｎｍの厚さの第１のシリコン酸化膜２２
を成膜する。
００）基板２１の平坦に仕上げられた表面に、約９００
℃の温度に加熱して行われる通常実施されている熱酸化
法により、２０ｎｍの厚さの第１のシリコン酸化膜２２
を成膜する。
【００２４】続いて図６に示す第２の工程において、第
１のシリコン酸化膜２２上にフォトレジストを塗布し、
写真蝕刻法を用いてパターニングしてフォトマスクを形
成する。そして形成されたフォトマスクを用いたウエッ
トエッチング法により、第１のシリコン酸化膜２２をエ
ッチング加工してＳｉ基板２１のメモリセル形成部側２
３の表面が露出するように加工し、その後、フォトレジ
ストを除去する。なお、セレクトゲート形成部側２４に
ついてはＳｉ基板２１上に第１のシリコン酸化膜２２を
残しておく。
１のシリコン酸化膜２２上にフォトレジストを塗布し、
写真蝕刻法を用いてパターニングしてフォトマスクを形
成する。そして形成されたフォトマスクを用いたウエッ
トエッチング法により、第１のシリコン酸化膜２２をエ
ッチング加工してＳｉ基板２１のメモリセル形成部側２
３の表面が露出するように加工し、その後、フォトレジ
ストを除去する。なお、セレクトゲート形成部側２４に
ついてはＳｉ基板２１上に第１のシリコン酸化膜２２を
残しておく。
【００２５】次に図７に示す第３の工程において、再
度、約９００℃の温度に加熱して行われる熱酸化法によ
り、１０ｎｍの厚さの第２のシリコン酸化膜２５を成膜
する。これにより、第１のシリコン酸化膜２２が除去さ
れたＳｉ基板２１のメモリセル形成部側２３の表面に、
第２のシリコン酸化膜２５による膜厚１０ｎｍのシリコ
ン酸化膜が形成され、第１のシリコン酸化膜２２が除去
されなかったセレクトゲート形成部側２４のＳｉ基板２
１上に、第１のシリコン酸化膜２２と第２のシリコン酸
化膜２５による膜厚３０ｎｍのシリコン酸化膜が形成さ
れる。
度、約９００℃の温度に加熱して行われる熱酸化法によ
り、１０ｎｍの厚さの第２のシリコン酸化膜２５を成膜
する。これにより、第１のシリコン酸化膜２２が除去さ
れたＳｉ基板２１のメモリセル形成部側２３の表面に、
第２のシリコン酸化膜２５による膜厚１０ｎｍのシリコ
ン酸化膜が形成され、第１のシリコン酸化膜２２が除去
されなかったセレクトゲート形成部側２４のＳｉ基板２
１上に、第１のシリコン酸化膜２２と第２のシリコン酸
化膜２５による膜厚３０ｎｍのシリコン酸化膜が形成さ
れる。
【００２６】次に図８に示す第４の工程において、温度
を６００〜６３０℃に維持し、圧力が０．４〜０．８Ｔ
ｏｒｒの条件のＬＰＣＶＤ法により、原料ガスのモノシ
ランを１００ｓｃｃｍ流して第２のシリコン酸化膜２５
上に多結晶シリコンを厚さ２００ｎｍとなるように堆積
させる。そして、堆積された多結晶シリコンに不純物と
してりん（Ｐ）を約９００℃の温度で熱拡散し、第１の
多結晶シリコン膜２６を形成する。
を６００〜６３０℃に維持し、圧力が０．４〜０．８Ｔ
ｏｒｒの条件のＬＰＣＶＤ法により、原料ガスのモノシ
ランを１００ｓｃｃｍ流して第２のシリコン酸化膜２５
上に多結晶シリコンを厚さ２００ｎｍとなるように堆積
させる。そして、堆積された多結晶シリコンに不純物と
してりん（Ｐ）を約９００℃の温度で熱拡散し、第１の
多結晶シリコン膜２６を形成する。
【００２７】次に図９に示した第５の工程において、第
１の多結晶シリコン膜２６の表面に、温度を６００〜７
００℃の範囲内の例えば約６００℃に維持し、圧力が
０．４〜０．８Ｔｏｒｒの条件のＬＰＣＶＤ法により、
原料ガスのＴＥＯＳを５０ｓｃｃｍ、窒素を２００ｓｃ
ｃｍ流し、酸化シリコンが１０ｎｍの厚さに堆積するよ
うにして第３のシリコン酸化膜２７を成膜する。
１の多結晶シリコン膜２６の表面に、温度を６００〜７
００℃の範囲内の例えば約６００℃に維持し、圧力が
０．４〜０．８Ｔｏｒｒの条件のＬＰＣＶＤ法により、
原料ガスのＴＥＯＳを５０ｓｃｃｍ、窒素を２００ｓｃ
ｃｍ流し、酸化シリコンが１０ｎｍの厚さに堆積するよ
うにして第３のシリコン酸化膜２７を成膜する。
【００２８】次に図１０に示した第６の工程において、
第３のシリコン酸化膜２７が成膜されたＳｉ基板２１
を、ＣＶＤでの成膜時の温度より高い温度、例えば８０
０℃に維持された酸素と塩化水素を含む窒素の混合ガス
雰囲気内に入れる。そして約３０分間加熱処理して第３
のシリコン酸化膜２７の熱アニールを行う。
第３のシリコン酸化膜２７が成膜されたＳｉ基板２１
を、ＣＶＤでの成膜時の温度より高い温度、例えば８０
０℃に維持された酸素と塩化水素を含む窒素の混合ガス
雰囲気内に入れる。そして約３０分間加熱処理して第３
のシリコン酸化膜２７の熱アニールを行う。
【００２９】次に図１１に示す第７の工程において、第
３のシリコン酸化膜２７上にフォトレジストを塗布し、
写真蝕刻法を用いてパターニングしてフォトマスクを形
成する。そして形成されたフォトマスクを用いたウエッ
トエッチング法により、第３のシリコン酸化膜２７をエ
ッチング加工して第１の多結晶シリコン膜２６のセレク
トゲート形成部側２４の表面が露出するように加工し、
その後、フォトレジストを除去する。
３のシリコン酸化膜２７上にフォトレジストを塗布し、
写真蝕刻法を用いてパターニングしてフォトマスクを形
成する。そして形成されたフォトマスクを用いたウエッ
トエッチング法により、第３のシリコン酸化膜２７をエ
ッチング加工して第１の多結晶シリコン膜２６のセレク
トゲート形成部側２４の表面が露出するように加工し、
その後、フォトレジストを除去する。
【００３０】次に図１２に示す第８の工程において、温
度を６００〜６３０℃に維持し、圧力が０．４〜０．８
Ｔｏｒｒの条件のＬＰＣＶＤ法により、原料ガスのモノ
シランを１００ｓｃｃｍ流して多結晶シリコンを厚さ４
００ｎｍとなるように堆積させる。そして、堆積された
多結晶シリコンに不純物としてりん（Ｐ）を約９００℃
の温度で熱拡散し、第２の多結晶シリコン膜２８を形成
する。
度を６００〜６３０℃に維持し、圧力が０．４〜０．８
Ｔｏｒｒの条件のＬＰＣＶＤ法により、原料ガスのモノ
シランを１００ｓｃｃｍ流して多結晶シリコンを厚さ４
００ｎｍとなるように堆積させる。そして、堆積された
多結晶シリコンに不純物としてりん（Ｐ）を約９００℃
の温度で熱拡散し、第２の多結晶シリコン膜２８を形成
する。
【００３１】これにより、第３のシリコン酸化膜２７が
除去されたセレクトゲート形成部側２４に第１の多結晶
シリコン膜２６と第２の多結晶シリコン膜２８による膜
厚６００ｎｍの多結晶シリコン膜が第２のシリコン酸化
膜２５上に形成される。なお、第３のシリコン酸化膜２
７が除去されなかったメモリセル形成部側２３には、第
３のシリコン酸化膜２７上に膜厚４００ｎｍの第２の多
結晶シリコン膜２８が形成され、第２のシリコン酸化膜
２５と第３のシリコン酸化膜２７との間に膜厚２００ｎ
ｍの第１の多結晶シリコン膜２６が挟まれた構成とな
る。
除去されたセレクトゲート形成部側２４に第１の多結晶
シリコン膜２６と第２の多結晶シリコン膜２８による膜
厚６００ｎｍの多結晶シリコン膜が第２のシリコン酸化
膜２５上に形成される。なお、第３のシリコン酸化膜２
７が除去されなかったメモリセル形成部側２３には、第
３のシリコン酸化膜２７上に膜厚４００ｎｍの第２の多
結晶シリコン膜２８が形成され、第２のシリコン酸化膜
２５と第３のシリコン酸化膜２７との間に膜厚２００ｎ
ｍの第１の多結晶シリコン膜２６が挟まれた構成とな
る。
【００３２】次に図１３に示した第９の工程において、
第２の多結晶シリコン膜２８上にフォトレジストを塗布
し、写真蝕刻法を用いてパターニングしてフォトマスク
を形成する。そして形成されたフォトマスクを用いたド
ライエッチング法により、第１及び第２の多結晶シリコ
ン膜２６，２８と、第１及び第２さらに第３のシリコン
酸化膜２２，２５，２７をＳｉ基板２１が露出するまで
エッチング加工する。その後、フォトレジストを除去す
ることでＳｉ基板２１上には第１及び第２のシリコン酸
化膜２２，２５をゲート酸化膜とし、第１及び第２の多
結晶シリコン膜２６，２８をゲートとするセレクトゲー
ト部２９が形成される。また、第２のシリコン酸化膜２
５を第１のゲート酸化膜、第１の多結晶シリコン膜２６
をフローティングゲートとし、第３のシリコン酸化膜２
７を第２のゲート酸化膜、第２の多結晶シリコン膜２８
をゲートとするメモリセルのゲート部３０が構成され
る。
第２の多結晶シリコン膜２８上にフォトレジストを塗布
し、写真蝕刻法を用いてパターニングしてフォトマスク
を形成する。そして形成されたフォトマスクを用いたド
ライエッチング法により、第１及び第２の多結晶シリコ
ン膜２６，２８と、第１及び第２さらに第３のシリコン
酸化膜２２，２５，２７をＳｉ基板２１が露出するまで
エッチング加工する。その後、フォトレジストを除去す
ることでＳｉ基板２１上には第１及び第２のシリコン酸
化膜２２，２５をゲート酸化膜とし、第１及び第２の多
結晶シリコン膜２６，２８をゲートとするセレクトゲー
ト部２９が形成される。また、第２のシリコン酸化膜２
５を第１のゲート酸化膜、第１の多結晶シリコン膜２６
をフローティングゲートとし、第３のシリコン酸化膜２
７を第２のゲート酸化膜、第２の多結晶シリコン膜２８
をゲートとするメモリセルのゲート部３０が構成され
る。
【００３３】このような工程を経て形成されたメモリセ
ルのゲート部３０の第３のシリコン酸化膜２７は、高温
度の酸素と塩化水素を含む混合ガス中での熱アニールに
より、第１の実施例と同様に酸素によって膜密度が高
く、有孔率が下がり、誘電率が大きいものとなる。また
塩化水素中の塩素のゲッター作用によって第３のシリコ
ン酸化膜２７中に侵入しているナトリウム、カルシウム
等の可動イオンや吸着している銅、アルミニウム、鉄等
のメタル不純物などが除去される。
ルのゲート部３０の第３のシリコン酸化膜２７は、高温
度の酸素と塩化水素を含む混合ガス中での熱アニールに
より、第１の実施例と同様に酸素によって膜密度が高
く、有孔率が下がり、誘電率が大きいものとなる。また
塩化水素中の塩素のゲッター作用によって第３のシリコ
ン酸化膜２７中に侵入しているナトリウム、カルシウム
等の可動イオンや吸着している銅、アルミニウム、鉄等
のメタル不純物などが除去される。
【００３４】その結果、第１の実施例と同様にゲート部
３０の第３のシリコン酸化膜２７について、その絶縁特
性を向上させることができ、耐圧リーク特性の不安定性
が解消する。そして第３のシリコン酸化膜２７の特性が
向上することで不揮発性メモリの製造歩留も向上したも
のとなる。
３０の第３のシリコン酸化膜２７について、その絶縁特
性を向上させることができ、耐圧リーク特性の不安定性
が解消する。そして第３のシリコン酸化膜２７の特性が
向上することで不揮発性メモリの製造歩留も向上したも
のとなる。
【００３５】次に、第３の実施例であるＭＯＳトランジ
スタの多結晶シリコン電極を構成するゲートへの後酸化
膜の形成方法について、図１４乃至図１８により説明す
る。なお、図１４乃至図１８は形成の各工程を示す断面
図である。
スタの多結晶シリコン電極を構成するゲートへの後酸化
膜の形成方法について、図１４乃至図１８により説明す
る。なお、図１４乃至図１８は形成の各工程を示す断面
図である。
【００３６】図１４に示す第１の工程において、Ｓｉ
（１００）基板３１の平坦に仕上げられた表面に、約９
００℃の温度に加熱して行われる通常実施されている熱
酸化法により、２０ｎｍの厚さの第１のシリコン酸化膜
３２を成膜する。
（１００）基板３１の平坦に仕上げられた表面に、約９
００℃の温度に加熱して行われる通常実施されている熱
酸化法により、２０ｎｍの厚さの第１のシリコン酸化膜
３２を成膜する。
【００３７】続いて図１５に示す第２の工程において、
温度を６００〜６３０℃に維持し、圧力が０．４〜０．
８Ｔｏｒｒの条件のＬＰＣＶＤ法により、原料ガスのモ
ノシランを１００ｓｃｃｍ流してＳｉ基板３１上に多結
晶シリコンを厚さ４００ｎｍとなるように堆積させる。
そして、堆積された多結晶シリコンに不純物としてりん
（Ｐ）を約９００℃の温度で熱拡散し、多結晶シリコン
膜３３を形成する。
温度を６００〜６３０℃に維持し、圧力が０．４〜０．
８Ｔｏｒｒの条件のＬＰＣＶＤ法により、原料ガスのモ
ノシランを１００ｓｃｃｍ流してＳｉ基板３１上に多結
晶シリコンを厚さ４００ｎｍとなるように堆積させる。
そして、堆積された多結晶シリコンに不純物としてりん
（Ｐ）を約９００℃の温度で熱拡散し、多結晶シリコン
膜３３を形成する。
【００３８】次に図１６に示した第３の工程において、
多結晶シリコン膜３３上にフォトレジストを塗布し、写
真蝕刻法を用いてパターニングしてフォトマスクを形成
する。そして形成されたフォトマスクを用いたドライエ
ッチング法により、多結晶シリコン膜３３及び第１のシ
リコン酸化膜３２をＳｉ基板３１が露出するまでエッチ
ング加工する。その後、フォトレジストを除去すること
でＳｉ基板３１上に第１のシリコン酸化膜３２をゲート
酸化膜とし、多結晶シリコン膜３３をゲートとするゲー
ト部３４が形成される。
多結晶シリコン膜３３上にフォトレジストを塗布し、写
真蝕刻法を用いてパターニングしてフォトマスクを形成
する。そして形成されたフォトマスクを用いたドライエ
ッチング法により、多結晶シリコン膜３３及び第１のシ
リコン酸化膜３２をＳｉ基板３１が露出するまでエッチ
ング加工する。その後、フォトレジストを除去すること
でＳｉ基板３１上に第１のシリコン酸化膜３２をゲート
酸化膜とし、多結晶シリコン膜３３をゲートとするゲー
ト部３４が形成される。
【００３９】次に図１７に示した第４の工程において、
ゲート部３４及び露出したＳｉ基板３１上に、温度を６
００〜７００℃の範囲内の例えば約６００℃に維持し、
圧力が０．４〜０．８Ｔｏｒｒの条件のＬＰＣＶＤ法に
より、原料ガスのＴＥＯＳを５０ｓｃｃｍ、窒素を２０
０ｓｃｃｍ流し、酸化シリコンが２０ｎｍの厚さに堆積
するようにして第２のシリコン酸化膜３５を成膜する。
ゲート部３４及び露出したＳｉ基板３１上に、温度を６
００〜７００℃の範囲内の例えば約６００℃に維持し、
圧力が０．４〜０．８Ｔｏｒｒの条件のＬＰＣＶＤ法に
より、原料ガスのＴＥＯＳを５０ｓｃｃｍ、窒素を２０
０ｓｃｃｍ流し、酸化シリコンが２０ｎｍの厚さに堆積
するようにして第２のシリコン酸化膜３５を成膜する。
【００４０】続いて図１８に示した第５の工程におい
て、第２のシリコン酸化膜３５が成膜されたＳｉ基板３
１を、ＣＶＤでの成膜時の温度より高い温度、例えば８
００℃に維持された酸素と塩化水素を含む窒素の混合ガ
ス雰囲気内に入れる。そして約３０分間加熱処理して第
２のシリコン酸化膜３５の熱アニールを行う。
て、第２のシリコン酸化膜３５が成膜されたＳｉ基板３
１を、ＣＶＤでの成膜時の温度より高い温度、例えば８
００℃に維持された酸素と塩化水素を含む窒素の混合ガ
ス雰囲気内に入れる。そして約３０分間加熱処理して第
２のシリコン酸化膜３５の熱アニールを行う。
【００４１】このようにして多結晶シリコン膜３３をゲ
ートとするゲート部３４に第２のシリコン酸化膜３５に
よる後酸化膜が形成される。
ートとするゲート部３４に第２のシリコン酸化膜３５に
よる後酸化膜が形成される。
【００４２】このような工程を経て形成されたゲート部
３４の後酸化膜としての第２のシリコン酸化膜３５は、
高温度の酸素と塩化水素を含む混合ガス中での熱アニー
ルにより、第１の実施例や第２の実施例と同様に酸素に
よって膜密度が高く、有孔率が下がり、誘電率が大きい
ものとなる。また塩化水素中の塩素のゲッター作用によ
って第２のシリコン酸化膜３５中に侵入しているナトリ
ウム、カルシウム等の可動イオンや吸着している銅、ア
ルミニウム、鉄等のメタル不純物などが除去される。
３４の後酸化膜としての第２のシリコン酸化膜３５は、
高温度の酸素と塩化水素を含む混合ガス中での熱アニー
ルにより、第１の実施例や第２の実施例と同様に酸素に
よって膜密度が高く、有孔率が下がり、誘電率が大きい
ものとなる。また塩化水素中の塩素のゲッター作用によ
って第２のシリコン酸化膜３５中に侵入しているナトリ
ウム、カルシウム等の可動イオンや吸着している銅、ア
ルミニウム、鉄等のメタル不純物などが除去される。
【００４３】その結果、第１の実施例や第２の実施例と
同様にゲート部３４の第２のシリコン酸化膜３５につい
て、その絶縁特性を向上させることができ、耐圧リーク
特性の不安定性が解消する。そして第２のシリコン酸化
膜３５の特性が向上することで、多結晶シリコン電極で
構成するゲートに後酸化膜を有するＭＯＳトランジスタ
の製造歩留も向上したものとなる。
同様にゲート部３４の第２のシリコン酸化膜３５につい
て、その絶縁特性を向上させることができ、耐圧リーク
特性の不安定性が解消する。そして第２のシリコン酸化
膜３５の特性が向上することで、多結晶シリコン電極で
構成するゲートに後酸化膜を有するＭＯＳトランジスタ
の製造歩留も向上したものとなる。
【００４４】尚、上記の各実施例においては、ＴＥＯＳ
を原料ガスとしたＬＰＣＶＤ法により形成された各シリ
コン酸化膜１２，２７，３５を塩化水素を含む混合ガス
雰囲気中で加熱処理しているが、塩化水素に替えて同じ
ゲッター作用が得られるガス、例えば塩素を用いても同
様の効果が得られる。また、第２の実施例では第１及び
第２のシリコン酸化膜２２，２５を熱酸化法で形成した
が、第３のシリコン酸化膜２７と同様にＴＥＯＳを原料
ガスとしたＬＰＣＶＤ法により形成し、その後、酸素と
塩素を含むガス雰囲気で加熱処理するようにして形成し
てもよい。さらに、第３の実施例では第１のシリコン酸
化膜３２を熱酸化法で形成したが、第２のシリコン酸化
膜３５と同様にＴＥＯＳを原料ガスとしたＬＰＣＶＤ法
により形成し、その後、酸素と塩素を含むガス雰囲気で
加熱処理するようにして形成してもよい。
を原料ガスとしたＬＰＣＶＤ法により形成された各シリ
コン酸化膜１２，２７，３５を塩化水素を含む混合ガス
雰囲気中で加熱処理しているが、塩化水素に替えて同じ
ゲッター作用が得られるガス、例えば塩素を用いても同
様の効果が得られる。また、第２の実施例では第１及び
第２のシリコン酸化膜２２，２５を熱酸化法で形成した
が、第３のシリコン酸化膜２７と同様にＴＥＯＳを原料
ガスとしたＬＰＣＶＤ法により形成し、その後、酸素と
塩素を含むガス雰囲気で加熱処理するようにして形成し
てもよい。さらに、第３の実施例では第１のシリコン酸
化膜３２を熱酸化法で形成したが、第２のシリコン酸化
膜３５と同様にＴＥＯＳを原料ガスとしたＬＰＣＶＤ法
により形成し、その後、酸素と塩素を含むガス雰囲気で
加熱処理するようにして形成してもよい。
【００４５】
【発明の効果】以上の説明から明らかなように本発明
は、化学気相成長によってシリコン酸化膜を成膜し、成
膜されたシリコン酸化膜を酸素及び塩素を含む雰囲気中
で所定時間加熱処理する構成としたことにより、形成さ
れたシリコン酸化膜の特性が良好なものとなり、製造歩
留が向上する等の効果を奏する。
は、化学気相成長によってシリコン酸化膜を成膜し、成
膜されたシリコン酸化膜を酸素及び塩素を含む雰囲気中
で所定時間加熱処理する構成としたことにより、形成さ
れたシリコン酸化膜の特性が良好なものとなり、製造歩
留が向上する等の効果を奏する。
【図１】本発明の第１の実施例における第１の工程を示
す断面図である。
す断面図である。
【図２】本発明の第１の実施例における第２の工程を示
す断面図である。
す断面図である。
【図３】本発明の第１の実施例における第３の工程を示
す断面図である。
す断面図である。
【図４】本発明の第１の実施例における第４の工程を示
す断面図である。
す断面図である。
【図５】本発明の第２の実施例における第１の工程を示
す断面図である。
す断面図である。
【図６】本発明の第２の実施例における第２の工程を示
す断面図である。
す断面図である。
【図７】本発明の第２の実施例における第３の工程を示
す断面図である。
す断面図である。
【図８】本発明の第２の実施例における第４の工程を示
す断面図である。
す断面図である。
【図９】本発明の第２の実施例における第５の工程を示
す断面図である。
す断面図である。
【図１０】本発明の第２の実施例における第６の工程を
示す断面図である。
示す断面図である。
【図１１】本発明の第２の実施例における第７の工程を
示す断面図である。
示す断面図である。
【図１２】本発明の第２の実施例における第８の工程を
示す断面図である。
示す断面図である。
【図１３】本発明の第２の実施例における第９の工程を
示す断面図である。
示す断面図である。
【図１４】本発明の第３の実施例における第１の工程を
示す断面図である。
示す断面図である。
【図１５】本発明の第３の実施例における第２の工程を
示す断面図である。
示す断面図である。
【図１６】本発明の第３の実施例における第３の工程を
示す断面図である。
示す断面図である。
【図１７】本発明の第３の実施例における第４の工程を
示す断面図である。
示す断面図である。
【図１８】本発明の第３の実施例における第５の工程を
示す断面図である。
示す断面図である。
【図１９】従来例における第１の工程を示す断面図であ
る。
る。
【図２０】従来例における第２の工程を示す断面図であ
る。
る。
【図２１】従来例における第３の工程を示す断面図であ
る。
る。
１１…Ｓｉ基板 １２…シリコン酸化膜
フロントページの続き (56)参考文献 特開 平４−67628（ＪＰ，Ａ) 特開 平３−201435（ＪＰ，Ａ) 特開 平２−109338（ＪＰ，Ａ) 特開 昭50−44778（ＪＰ，Ａ) 特開 平６−48751（ＪＰ，Ａ) 特開 平６−168887（ＪＰ，Ａ) 特表 平３−505145（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/205 H01L 21/316 H01L 29/78
Claims (2)
- 【請求項１】 多結晶シリコン膜で形成された基板の表
面に化学気相成長によってシリコン酸化膜を成膜する工
程と、前記シリコン酸化膜が成膜された前記シリコン基
板を酸素と塩化水素を含む不活性ガスの混合ガス中で所
定時間加熱処理する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項２】 加熱処理時の温度が、シリコン酸化膜を
成膜する際の化学気相成長時の温度より高い温度である
ことを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03401894A JP3247242B2 (ja) | 1994-03-04 | 1994-03-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03401894A JP3247242B2 (ja) | 1994-03-04 | 1994-03-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07245267A JPH07245267A (ja) | 1995-09-19 |
| JP3247242B2 true JP3247242B2 (ja) | 2002-01-15 |
Family
ID=12402656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03401894A Expired - Fee Related JP3247242B2 (ja) | 1994-03-04 | 1994-03-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3247242B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09331033A (ja) * | 1996-06-05 | 1997-12-22 | Taiwan Moseki Denshi Kofun Yugenkoshi | 半導体コンデンサーの製造方法及びその構造 |
| JP3967440B2 (ja) | 1997-12-09 | 2007-08-29 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| US6271153B1 (en) | 1998-07-22 | 2001-08-07 | Micron Technology, Inc. | Semiconductor processing method and trench isolation method |
| JP4867171B2 (ja) * | 2005-01-21 | 2012-02-01 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP4782069B2 (ja) * | 2007-05-09 | 2011-09-28 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| JP4782070B2 (ja) * | 2007-05-09 | 2011-09-28 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置及びその製造方法 |
| JP2011228718A (ja) * | 2011-05-23 | 2011-11-10 | Renesas Electronics Corp | 半導体集積回路装置 |
-
1994
- 1994-03-04 JP JP03401894A patent/JP3247242B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07245267A (ja) | 1995-09-19 |
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