JP3294032B2 - 可変長符号の復号化装置 - Google Patents
可変長符号の復号化装置Info
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- 238000000034 method Methods 0.000 description 35
- 230000004044 response Effects 0.000 description 13
- 230000015654 memory Effects 0.000 description 12
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 5
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 5
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000013144 data compression Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010845 search algorithm Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
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- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
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-
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- H03M7/6017—Methods or arrangements to increase the throughput
- H03M7/6023—Parallelization
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【０００１】
【産業上の利用分野】本発明は可変長符号（ＶＬＣ）復
号化装置に関し、特に２つのチャネルから独立的に供給
される２つの互いに異なるＶＬＣストリームを同時に復
号化し得る可変長符号の復号化装置に関する。
号化装置に関し、特に２つのチャネルから独立的に供給
される２つの互いに異なるＶＬＣストリームを同時に復
号化し得る可変長符号の復号化装置に関する。
【０００２】
【従来の技術】通常、可変長符号化は様々な無損失デー
タ圧縮のために利用される。この可変長符号化は、デー
タの統計値に基づいて固定された長さのデータを可変長
コードワードに変換するもので、情報源データに含まれ
ている各コードワードの発生頻度によって、その頻度が
高いコードワードは短い長さのコードワードに変換し、
発生頻度が少ないコードワードは長さが長いコードワー
ドで表示するようになっている。この場合、平均のワー
ド長は情報源データの平均のワード長よりも短くなるの
で、データの圧縮がなされることになる。
タ圧縮のために利用される。この可変長符号化は、デー
タの統計値に基づいて固定された長さのデータを可変長
コードワードに変換するもので、情報源データに含まれ
ている各コードワードの発生頻度によって、その頻度が
高いコードワードは短い長さのコードワードに変換し、
発生頻度が少ないコードワードは長さが長いコードワー
ドで表示するようになっている。この場合、平均のワー
ド長は情報源データの平均のワード長よりも短くなるの
で、データの圧縮がなされることになる。
【０００３】公知のデータの統計値に対して最小冗長性
を有する可変長符号化を具現させるには、通常ホフマン
（Ｈｕｆｆｍａｎ）コードが利用される。
を有する可変長符号化を具現させるには、通常ホフマン
（Ｈｕｆｆｍａｎ）コードが利用される。
【０００４】一般に、符号化過程は入力データを、表を
アドレシングするのに用いるルックアップテーブルによ
って具現することができ、コードワード及びワード長は
表の内容として記憶される。しかし、復号化過程は甚だ
複雑である。即ち、可変長の特徴によって各コードワー
ドは、受信されたビットストリームから分割された後、
情報源コードワードにデコードされる。それ故、通常、
可変長コードデコーダの設計は可変長エンコードの設計
よりも難しい。
アドレシングするのに用いるルックアップテーブルによ
って具現することができ、コードワード及びワード長は
表の内容として記憶される。しかし、復号化過程は甚だ
複雑である。即ち、可変長の特徴によって各コードワー
ドは、受信されたビットストリームから分割された後、
情報源コードワードにデコードされる。それ故、通常、
可変長コードデコーダの設計は可変長エンコードの設計
よりも難しい。
【０００５】尚、このような可変長コードワードのスト
リームを復号化のために、多様な方法が提案されてい
る、このような方法の一つとして、１９９０年２月６日
にガリーカーン（Ｇａｒｙ Ｋａｈａｎ）に付与された
米国特許第４，８９９，１４９号明細書に開示された、
ツリー検索アルゴリズムを採用するＶＬＣ復号化装置が
ある。この装置に於て、ＶＬＣはコードワードを葉（ま
たはターミナルノードと称する）を有するツリーとして
表現される。復号化処理はコードツリーの筋から始ま
り、受信されたビットストリームに応じて、各々の筋へ
進む。一つの葉に到達すれば、コードワードの最後のビ
ットが検知され、残りのビットストリームから分離され
る。かかる形態の復号化装置はツリーに相応する論理回
路とコードツリーを通過するための論理回路を含む。か
かる接近法は、特に長いコードワードに対しては処理速
度が非常に遅くなり得る。なぜならば、各復号化シンボ
ルを探すためには、コードツリー全体に対してビット単
位の検索が必要であるためである。
リームを復号化のために、多様な方法が提案されてい
る、このような方法の一つとして、１９９０年２月６日
にガリーカーン（Ｇａｒｙ Ｋａｈａｎ）に付与された
米国特許第４，８９９，１４９号明細書に開示された、
ツリー検索アルゴリズムを採用するＶＬＣ復号化装置が
ある。この装置に於て、ＶＬＣはコードワードを葉（ま
たはターミナルノードと称する）を有するツリーとして
表現される。復号化処理はコードツリーの筋から始ま
り、受信されたビットストリームに応じて、各々の筋へ
進む。一つの葉に到達すれば、コードワードの最後のビ
ットが検知され、残りのビットストリームから分離され
る。かかる形態の復号化装置はツリーに相応する論理回
路とコードツリーを通過するための論理回路を含む。か
かる接近法は、特に長いコードワードに対しては処理速
度が非常に遅くなり得る。なぜならば、各復号化シンボ
ルを探すためには、コードツリー全体に対してビット単
位の検索が必要であるためである。
【０００６】ルックアップテーブルに基づくＶＬＣ復号
器は、１９９２年１２月にミンティングサン（Ｍｉｎｇ
−Ｔｉｎｇ Ｓｕｎ）らに与えられた米国特許第５，１
７３，６９７号及び１９９３年９月１４日に与えられた
米国特許第５，２４５，３３８号に開示されている。こ
のような復号器は、最大コードワード長と同一のビット
格納能力を有し、ビットストリームを固定長セグメント
として記憶する入力バッファから供給される連続ビット
を格納する２つの従属結合ラッチ回路と、２つのラッチ
回路と結合されて最大コードワード長と同一長のウイン
ドウ出力を発生するバレルシフトと、コードワードの最
大長をモジュールとして、順次的に復号化された可変長
符号の長さを累算する累算器と、シフト可能な復号化ウ
インドウ出力に含まれた可変長コードワードに相応する
固定長コードワードを出力し、それに相応する可変長コ
ードワードの長さを出力するルックアップテーブルメモ
リとを含む。コードワードが各クロックサイクルごとに
復号化されるにつれて、その長さは累算され、それによ
って復号化ウインドウ出力は次の復号化されるコードワ
ードの第１ビット位置から始まるようにシフトされる。
クロックサイクルの間累算された長さが最大コードワー
ド長を超過する場合、即ち、第２ラッチ回路にラッチさ
れたビットが全て復号化された場合、第１ラッチ回路か
ら第２ラッチ回路へ伝送され、次の固定データセグメン
トが入力バッファメモリから第１ラッチ回路へ読み出さ
れる。
器は、１９９２年１２月にミンティングサン（Ｍｉｎｇ
−Ｔｉｎｇ Ｓｕｎ）らに与えられた米国特許第５，１
７３，６９７号及び１９９３年９月１４日に与えられた
米国特許第５，２４５，３３８号に開示されている。こ
のような復号器は、最大コードワード長と同一のビット
格納能力を有し、ビットストリームを固定長セグメント
として記憶する入力バッファから供給される連続ビット
を格納する２つの従属結合ラッチ回路と、２つのラッチ
回路と結合されて最大コードワード長と同一長のウイン
ドウ出力を発生するバレルシフトと、コードワードの最
大長をモジュールとして、順次的に復号化された可変長
符号の長さを累算する累算器と、シフト可能な復号化ウ
インドウ出力に含まれた可変長コードワードに相応する
固定長コードワードを出力し、それに相応する可変長コ
ードワードの長さを出力するルックアップテーブルメモ
リとを含む。コードワードが各クロックサイクルごとに
復号化されるにつれて、その長さは累算され、それによ
って復号化ウインドウ出力は次の復号化されるコードワ
ードの第１ビット位置から始まるようにシフトされる。
クロックサイクルの間累算された長さが最大コードワー
ド長を超過する場合、即ち、第２ラッチ回路にラッチさ
れたビットが全て復号化された場合、第１ラッチ回路か
ら第２ラッチ回路へ伝送され、次の固定データセグメン
トが入力バッファメモリから第１ラッチ回路へ読み出さ
れる。
【０００７】前述する復号器の構造に於て、動作速度は
ルックアップテーブルメモリ、バレルシフト及び累算器
を含む重要な回路経路によって制限される。特に、累算
器は入力バッファメモリから第１ラッチ回路の読出し動
作を制御するのに用いられる重要な経路であり、全体動
作遅延に重要で実質的な部分を占めるため、高画質テレ
ビジョンのような応用に於ては、できるだけ遅延を減ら
すことが要求されている。
ルックアップテーブルメモリ、バレルシフト及び累算器
を含む重要な回路経路によって制限される。特に、累算
器は入力バッファメモリから第１ラッチ回路の読出し動
作を制御するのに用いられる重要な経路であり、全体動
作遅延に重要で実質的な部分を占めるため、高画質テレ
ビジョンのような応用に於ては、できるだけ遅延を減ら
すことが要求されている。
【０００８】
【発明が解決しようとする課題】上記したような従来技
術の問題点に鑑み、本発明の主な目的は、１つのバレル
シフタ及び１つのＶＬＣテーブルを用いて、２つの分離
されたチャネルから供給される２つの互いに異なるＶＬ
Ｃビットストリームを同時に処理し得るＶＬＣ復号化装
置を供給することにある。
術の問題点に鑑み、本発明の主な目的は、１つのバレル
シフタ及び１つのＶＬＣテーブルを用いて、２つの分離
されたチャネルから供給される２つの互いに異なるＶＬ
Ｃビットストリームを同時に処理し得るＶＬＣ復号化装
置を供給することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明では、各可変長符号（ＶＬＣ）ビットスト
リームに含まれた可変長コードワードの最も長い長さと
同じ長さを有する固定長セグメントに復号化され、入力
ビットストリームを格納する第１入力バッファ及び第２
入力バッファから分離されて供給される２つの互いに異
なるＶＬＣビットストリームを同時に復号化する可変長
符号復号化装置に於て、第１読出し信号に基づいて前記
第１入力バッファからの連続的な２つの固定長セグメン
トを格納する第１格納手段と、第２読出し信号に基づい
て前記第２入力バッファからの連続的な２つの固定長セ
グメントを格納する第２格納手段と、第１選択信号に基
づいて前記第１または２格納手段からの２つの連続的な
固定長セグメントを選択し、第１または第２ウィンドウ
制御信号を選択する第１選択手段と、前記選択されたウ
ィンドウ制御信号に基づいて前記選択された２つの連続
的なセグメント上に復号ウィンドウを形成して、可変長
コードワードの最も長い長さと同じビット長を有する復
号ウィンドウ出力シーケンスを生成するバレルシフタ手
段と、前記復号ウィンドウ出力シーケンスの第１ビット
位置で始まる可変長コードワードに基づいて復号ワード
を生成し、前記復号化された可変長コードワードに相応
するコードワード長出力を生成するメモリ手段と、第２
選択信号に基づいて復号化ワード及びコードワード長出
力を第１復号化ワード及び第１コードワード長または第
２復号化ワード及び第２コードワード長出力で生成する
第２選択手段と、以前に累算された第１コードワード長
出力に第１コードワード長出力を加えて、累算された出
力が前記可変長コードワードの最も長い長さよりも大き
くない場合、累算されたコードワード長出力を表す第１
ウィンドウ制御信号を発生し、累算されたコードワード
長出力を０にセットし、累算されたコードワード長出力
が可変長コードワードの最も長い長さよりも大きい場
合、第１先読出し信号を発生する第１累算器手段と、以
前に累算された第２コードワード長出力に第２コードワ
ード長出力を加えて、累算された出力が、前記可変長コ
ードワードの最も長い長さよりも大きくない場合、累算
されたコードワード長出力を表す第２ウィンドウ制御信
号を発生し、累算されたコードワード長出力を０にセッ
トし、累算されたコードワード長出力が可変長コードワ
ードの最も長い長さより大きい場合、第２先読出し信号
を発生する第２累算器手段と、前記第１及び第２ウィン
ドウ制御信号と前記第１及び第２先読出し信号に基づい
て前記第１及び第２選択信号と前記第１及び第２読出し
信号とを生成して、同時に復号化する前記２つの互いに
異なるＶＬＣビットストリームをイネーブルさせる制御
手段とを含むことを特徴とする可変長符号の復号化装置
を提供する。
めに、本発明では、各可変長符号（ＶＬＣ）ビットスト
リームに含まれた可変長コードワードの最も長い長さと
同じ長さを有する固定長セグメントに復号化され、入力
ビットストリームを格納する第１入力バッファ及び第２
入力バッファから分離されて供給される２つの互いに異
なるＶＬＣビットストリームを同時に復号化する可変長
符号復号化装置に於て、第１読出し信号に基づいて前記
第１入力バッファからの連続的な２つの固定長セグメン
トを格納する第１格納手段と、第２読出し信号に基づい
て前記第２入力バッファからの連続的な２つの固定長セ
グメントを格納する第２格納手段と、第１選択信号に基
づいて前記第１または２格納手段からの２つの連続的な
固定長セグメントを選択し、第１または第２ウィンドウ
制御信号を選択する第１選択手段と、前記選択されたウ
ィンドウ制御信号に基づいて前記選択された２つの連続
的なセグメント上に復号ウィンドウを形成して、可変長
コードワードの最も長い長さと同じビット長を有する復
号ウィンドウ出力シーケンスを生成するバレルシフタ手
段と、前記復号ウィンドウ出力シーケンスの第１ビット
位置で始まる可変長コードワードに基づいて復号ワード
を生成し、前記復号化された可変長コードワードに相応
するコードワード長出力を生成するメモリ手段と、第２
選択信号に基づいて復号化ワード及びコードワード長出
力を第１復号化ワード及び第１コードワード長または第
２復号化ワード及び第２コードワード長出力で生成する
第２選択手段と、以前に累算された第１コードワード長
出力に第１コードワード長出力を加えて、累算された出
力が前記可変長コードワードの最も長い長さよりも大き
くない場合、累算されたコードワード長出力を表す第１
ウィンドウ制御信号を発生し、累算されたコードワード
長出力を０にセットし、累算されたコードワード長出力
が可変長コードワードの最も長い長さよりも大きい場
合、第１先読出し信号を発生する第１累算器手段と、以
前に累算された第２コードワード長出力に第２コードワ
ード長出力を加えて、累算された出力が、前記可変長コ
ードワードの最も長い長さよりも大きくない場合、累算
されたコードワード長出力を表す第２ウィンドウ制御信
号を発生し、累算されたコードワード長出力を０にセッ
トし、累算されたコードワード長出力が可変長コードワ
ードの最も長い長さより大きい場合、第２先読出し信号
を発生する第２累算器手段と、前記第１及び第２ウィン
ドウ制御信号と前記第１及び第２先読出し信号に基づい
て前記第１及び第２選択信号と前記第１及び第２読出し
信号とを生成して、同時に復号化する前記２つの互いに
異なるＶＬＣビットストリームをイネーブルさせる制御
手段とを含むことを特徴とする可変長符号の復号化装置
を提供する。
【００１０】
【実施例】以下、本発明の可変長符号の復号化装置につ
いて図面を参照しながらより詳しく説明する。
いて図面を参照しながらより詳しく説明する。
【００１１】図１には、本発明の好ましい実施例による
ＶＬＣ復号化装置を示す。このＶＬＣ復号化装置は、２
つの互いに異なるＶＬＣビットストリームに含まれた可
変長コードワードを同時に復号化し、その相応する２つ
の復号化されたワードを出力する。この可変長コードワ
ードの最大長は１６ビットである。
ＶＬＣ復号化装置を示す。このＶＬＣ復号化装置は、２
つの互いに異なるＶＬＣビットストリームに含まれた可
変長コードワードを同時に復号化し、その相応する２つ
の復号化されたワードを出力する。この可変長コードワ
ードの最大長は１６ビットである。
【００１２】図１に示されたように、２つの互いに異な
るＶＬＣビットストリームは各チャネル（図示せず）か
ら供給される。リード１０に受信された第１ＶＬＣビッ
トストリームは、第１ＶＬＣビットストリームを格納す
る第１バッファメモリへ入力され、続いて第１バッファ
メモリはタイミング制御ブロック８から出力するリード
１４上の第１読出し信号に応答して、可変長コードワー
ドの最も長い長さと同一の長さを有する固定長セグメン
トをリード１６に出力する。
るＶＬＣビットストリームは各チャネル（図示せず）か
ら供給される。リード１０に受信された第１ＶＬＣビッ
トストリームは、第１ＶＬＣビットストリームを格納す
る第１バッファメモリへ入力され、続いて第１バッファ
メモリはタイミング制御ブロック８から出力するリード
１４上の第１読出し信号に応答して、可変長コードワー
ドの最も長い長さと同一の長さを有する固定長セグメン
トをリード１６に出力する。
【００１３】第１ラッチ回路１８は、第１バッファメモ
リ１２に接続され、リード１４上の第１読出し信号に応
答して、固定長データセグメントを続いて受信する。こ
れは第２ラッチ回路２２に接続され、第１ラッチ回路１
８で予めホールドされた固定長データセグメントを受信
する。新しいデータセグメントが供給される際、第１読
出し信号はリード１４で活性化される。これに応答し
て、第１バッファメモリ１２は次のデータセグメントを
リード１６に供給し、第１ラッチ回路１８では次のデー
タセグメントを受信する。また、第１ラッチ回路１８で
予めホールドされたデータセグメントは、第２ラッチ回
路２２へ伝送される。従って、第２ラッチ回路２２は、
第１ラッチ回路１８に格納されたデータセグメントのう
ちの１つを先行するデータセグメントを含む。第１及び
第２ラッチ回路１８、２２に含まれた２つのデータセグ
メントは、第１ＶＬＣビットストリームの３２ビットシ
ーケンスを含むが、これは可変長コードワードの最大長
の２倍である。第１及び第２ラッチ回路１８、２２の２
つのデータセグメントは、新しい第１読出し信号が活性
化されるまで、並列リード２０、２４を経てスイッチＳ
Ｗ２を通じてバレルシフタ３０へ続いて入力される。
リ１２に接続され、リード１４上の第１読出し信号に応
答して、固定長データセグメントを続いて受信する。こ
れは第２ラッチ回路２２に接続され、第１ラッチ回路１
８で予めホールドされた固定長データセグメントを受信
する。新しいデータセグメントが供給される際、第１読
出し信号はリード１４で活性化される。これに応答し
て、第１バッファメモリ１２は次のデータセグメントを
リード１６に供給し、第１ラッチ回路１８では次のデー
タセグメントを受信する。また、第１ラッチ回路１８で
予めホールドされたデータセグメントは、第２ラッチ回
路２２へ伝送される。従って、第２ラッチ回路２２は、
第１ラッチ回路１８に格納されたデータセグメントのう
ちの１つを先行するデータセグメントを含む。第１及び
第２ラッチ回路１８、２２に含まれた２つのデータセグ
メントは、第１ＶＬＣビットストリームの３２ビットシ
ーケンスを含むが、これは可変長コードワードの最大長
の２倍である。第１及び第２ラッチ回路１８、２２の２
つのデータセグメントは、新しい第１読出し信号が活性
化されるまで、並列リード２０、２４を経てスイッチＳ
Ｗ２を通じてバレルシフタ３０へ続いて入力される。
【００１４】このとき、リード１１に受信された第２Ｖ
ＬＣビットストリームは、第２バッファメモリ１３へ供
給されるが、第２バッファメモリ１３は第２ＶＬＣビッ
トストリームを格納し、タイミング制御ブロック８から
の第２読出し信号に応答して、リード１５を経て、例え
ば、リード１７上の１６−ビットセグメントのような固
定長データセグメントを出力するが、このデータセグメ
ントのビット長は可変長コードワードの最大ビット長と
同一である。
ＬＣビットストリームは、第２バッファメモリ１３へ供
給されるが、第２バッファメモリ１３は第２ＶＬＣビッ
トストリームを格納し、タイミング制御ブロック８から
の第２読出し信号に応答して、リード１５を経て、例え
ば、リード１７上の１６−ビットセグメントのような固
定長データセグメントを出力するが、このデータセグメ
ントのビット長は可変長コードワードの最大ビット長と
同一である。
【００１５】第３ラッチ回路１９は、第２バッファメモ
リ１３に接続され、タイミング制御ブロック８からのリ
ード１５上の第２読出し信号に応答して、固定長データ
セグメントを受信する。第４ラッチ回路２３は第３ラッ
チ回路１９に連結され、第３ラッチ回路１９で予めホー
ルドされた固定長セグメントを受信する。新しいデータ
セグメントが供給される際、第２読出し信号はリード１
５で活性化される。これに応答して、第２バッファメモ
リ１３は次のデータセグメントをリード１７上に供給
し、第３ラッチ回路１９は次のデータセグメントを受信
する。また、第３ラッチ回路１９で予めホールドされた
データセグメントは、リード２１を通じて第４ラッチ回
路２３へ伝送される。第３及び第４ラッチ回路１９、２
３に含まれた２つのデータセグメントは、復号化される
第２ＶＬＣビットストリームの３２−ビットシーケンス
を含むが、これは可変長コードワードの最大長の２倍で
ある。第３及び第４ラッチ回路１９、２３の２つのデー
タセグメントは、リード１５上の次の第２読出し信号が
活性化されるまで、並列リード２１、２５を経てスイッ
チＳＷ２を通じてバレルシフタ３０へ続いて入力され
る。
リ１３に接続され、タイミング制御ブロック８からのリ
ード１５上の第２読出し信号に応答して、固定長データ
セグメントを受信する。第４ラッチ回路２３は第３ラッ
チ回路１９に連結され、第３ラッチ回路１９で予めホー
ルドされた固定長セグメントを受信する。新しいデータ
セグメントが供給される際、第２読出し信号はリード１
５で活性化される。これに応答して、第２バッファメモ
リ１３は次のデータセグメントをリード１７上に供給
し、第３ラッチ回路１９は次のデータセグメントを受信
する。また、第３ラッチ回路１９で予めホールドされた
データセグメントは、リード２１を通じて第４ラッチ回
路２３へ伝送される。第３及び第４ラッチ回路１９、２
３に含まれた２つのデータセグメントは、復号化される
第２ＶＬＣビットストリームの３２−ビットシーケンス
を含むが、これは可変長コードワードの最大長の２倍で
ある。第３及び第４ラッチ回路１９、２３の２つのデー
タセグメントは、リード１５上の次の第２読出し信号が
活性化されるまで、並列リード２１、２５を経てスイッ
チＳＷ２を通じてバレルシフタ３０へ続いて入力され
る。
【００１６】スイッチＳＷ２はタイミング制御ブロック
８から入力される第１選択信号ＳＥＬ１に応答して、２
つの３２ビット固定長セグメントのうちの１つを選択的
にバレルシフタ３０に供給する。
８から入力される第１選択信号ＳＥＬ１に応答して、２
つの３２ビット固定長セグメントのうちの１つを選択的
にバレルシフタ３０に供給する。
【００１７】ＳＷ２から選択された３２ビットは、並列
リード２６、２８を経てバレルシフタ３０へ入力され
る。後述されるように、第２累算器６４により発生され
る、第１累算器６２からのリード５８上の第１ウィンド
ウ制御信号またはリード５９上の第２ウィンドウ制御信
号が、第１選択信号（ＳＥＬ１）により制御されるＳＷ
３に選択的に供給されば、バレルシフタ３０は３２ビッ
ト入力上に１６ビット復号化ウィンドウを形成する。こ
の１６ビット復号化ウィンドウはリード２６、２８上の
３２ビット入力を経てシフトされ、その位置はリード６
１を通じて入力された第１または第２ウィンドウ制御信
号により直接的に決定される。各々のウィンドウ制御信
号は、０と１５との間の復号化ウィンドウのシフトを表
す。ウィンドウ制御信号「０」は復号化ウィンドウがリ
ード２６、２８上の第１ビット〜第１６ビットを含むこ
とを表し、ウィンドウ制御信号「１５」は、復号化ウィ
ンドウが第１６ビット〜第３１ビットを含むことを表
す。復号化ウィンドウの形成後、バレルシフタ３０は復
号化ウィンドウ出力シーケンスをリード３２を経てルッ
クアップテーブル４０に供給する。
リード２６、２８を経てバレルシフタ３０へ入力され
る。後述されるように、第２累算器６４により発生され
る、第１累算器６２からのリード５８上の第１ウィンド
ウ制御信号またはリード５９上の第２ウィンドウ制御信
号が、第１選択信号（ＳＥＬ１）により制御されるＳＷ
３に選択的に供給されば、バレルシフタ３０は３２ビッ
ト入力上に１６ビット復号化ウィンドウを形成する。こ
の１６ビット復号化ウィンドウはリード２６、２８上の
３２ビット入力を経てシフトされ、その位置はリード６
１を通じて入力された第１または第２ウィンドウ制御信
号により直接的に決定される。各々のウィンドウ制御信
号は、０と１５との間の復号化ウィンドウのシフトを表
す。ウィンドウ制御信号「０」は復号化ウィンドウがリ
ード２６、２８上の第１ビット〜第１６ビットを含むこ
とを表し、ウィンドウ制御信号「１５」は、復号化ウィ
ンドウが第１６ビット〜第３１ビットを含むことを表
す。復号化ウィンドウの形成後、バレルシフタ３０は復
号化ウィンドウ出力シーケンスをリード３２を経てルッ
クアップテーブル４０に供給する。
【００１８】本発明の好ましい実施例に於て、ルックア
ップテーブル４０は、プログラム可能論理値（ＰＬＡ）
により具現される。図１に示されたルックアップテーブ
ル４０は、コードワード表ＡＮＤ−プレーン４２、ワー
ド長表ＯＲ−プレーン４４及び復号化ワード表ＯＲ−プ
レーン４６を含む。米国特許第５，１７３，６９５号に
開示されたように、各々のコードワードは可変長コード
ワードパターンのビットによるコードワード表ＡＮＤー
プレーンに於けるエントリーを表す。
ップテーブル４０は、プログラム可能論理値（ＰＬＡ）
により具現される。図１に示されたルックアップテーブ
ル４０は、コードワード表ＡＮＤ−プレーン４２、ワー
ド長表ＯＲ−プレーン４４及び復号化ワード表ＯＲ−プ
レーン４６を含む。米国特許第５，１７３，６９５号に
開示されたように、各々のコードワードは可変長コード
ワードパターンのビットによるコードワード表ＡＮＤー
プレーンに於けるエントリーを表す。
【００１９】可変長コードワードはバレルシフタ３０か
らのシーケンスが、コードワード表ＡＮＤープレーン４
２に格納された１つの可変長ビットパターンとマッチン
グするとき検知される。従って、例えば１つの可変長コ
ードワードビットパターンが、「０１」であり、バレル
シフタ３０からの１６ビットシーケンスのパターンが
「０１１１１１０００００１１１０１」であれば、マッ
チングは１番目の２つのビットから発生する。従って、
１番目の２つのビットは可変長コードワードと認識さ
れ、次のワードは３番目のビットから始まる。
らのシーケンスが、コードワード表ＡＮＤープレーン４
２に格納された１つの可変長ビットパターンとマッチン
グするとき検知される。従って、例えば１つの可変長コ
ードワードビットパターンが、「０１」であり、バレル
シフタ３０からの１６ビットシーケンスのパターンが
「０１１１１１０００００１１１０１」であれば、マッ
チングは１番目の２つのビットから発生する。従って、
１番目の２つのビットは可変長コードワードと認識さ
れ、次のワードは３番目のビットから始まる。
【００２０】リード３２上の復号化ウィンドウ出力シー
ケンスが、コードワード表ＡＮＤ−プレーン４２のエン
トリーとマッチングすれば、ワード長表ＯＲ−プレーン
４４及び復号化ワード表ＯＲ−プレーン４４のエントリ
ーが活性化される。
ケンスが、コードワード表ＡＮＤ−プレーン４２のエン
トリーとマッチングすれば、ワード長表ＯＲ−プレーン
４４及び復号化ワード表ＯＲ−プレーン４４のエントリ
ーが活性化される。
【００２１】ワード長表ＯＲ−プレーン４４は、リード
４８上にワード長信号を発生するが、これはコードワー
ド表４２のマッチングする可変長コードワードの長さを
表す。例えば、ワード長表４２が検知されたワード「０
１」の長さを表す「２」を出力し、しかる後、ワード長
はスイッチＳＷ４へ入力される。
４８上にワード長信号を発生するが、これはコードワー
ド表４２のマッチングする可変長コードワードの長さを
表す。例えば、ワード長表４２が検知されたワード「０
１」の長さを表す「２」を出力し、しかる後、ワード長
はスイッチＳＷ４へ入力される。
【００２２】復号化ワード表ＯＲ−プレーン４６は、コ
ードワード表ＡＮＤ−プレーン４２内のマッチングされ
た可変長コードワードに相応する復号化されたワードを
リード５０へ出力し、リード５０の復号化されたワード
はスイッチＳＷ４へ供給される。
ードワード表ＡＮＤ−プレーン４２内のマッチングされ
た可変長コードワードに相応する復号化されたワードを
リード５０へ出力し、リード５０の復号化されたワード
はスイッチＳＷ４へ供給される。
【００２３】スイッチＳＷ４はタイミング制御ブロック
８からの第２選択信号ＳＥＬ２に応答して、ルックアッ
プテーブル４０からの復号化されたワード及び長さを第
１及び第２ワード及び長さに分類するが、もし復号化さ
れたワードが第１ＶＬＣビットストリームに含まれてい
れば、復号化されたワードは第１復号化ワードとしてリ
ード５２へ出力され、復号化されたワードのコードワー
ド長信号はリード５４を経て第１累算器６２へ供給され
る。もし復号化されたワードが第２ビットストリームの
一部分であれば、第２復号化ワードとしてワード５３へ
出力され、復号化されたワードのコード長信号は第２累
算器６４へ供給される。
８からの第２選択信号ＳＥＬ２に応答して、ルックアッ
プテーブル４０からの復号化されたワード及び長さを第
１及び第２ワード及び長さに分類するが、もし復号化さ
れたワードが第１ＶＬＣビットストリームに含まれてい
れば、復号化されたワードは第１復号化ワードとしてリ
ード５２へ出力され、復号化されたワードのコードワー
ド長信号はリード５４を経て第１累算器６２へ供給され
る。もし復号化されたワードが第２ビットストリームの
一部分であれば、第２復号化ワードとしてワード５３へ
出力され、復号化されたワードのコード長信号は第２累
算器６４へ供給される。
【００２４】各々の第１及び第２累算器６２、６４は、
現在の復号化ワードのコードワード長と以前累算された
長さとを各々の可変長コードワードを検知した後加え
る。もし新しい累算された合が１５を超過しないと、第
１及び第２累算器６２、６４で計算された新しい長さの
値は、第１及び第２ウィンドウ制御信号としてバレルシ
フタ３０へ供給される。第１及び第２ウィンドウ制御信
号に応答して、復号化ウィンドウの位置は０から１５の
間でシフトする。
現在の復号化ワードのコードワード長と以前累算された
長さとを各々の可変長コードワードを検知した後加え
る。もし新しい累算された合が１５を超過しないと、第
１及び第２累算器６２、６４で計算された新しい長さの
値は、第１及び第２ウィンドウ制御信号としてバレルシ
フタ３０へ供給される。第１及び第２ウィンドウ制御信
号に応答して、復号化ウィンドウの位置は０から１５の
間でシフトする。
【００２５】しかし、新しい累算された合が１５を超過
すれば、各々の累算器６２、６４は、先読出し信号をリ
ード５６、５７に活性化（ａｃｔｉｖａｔｅ）させ、以
前に累算されたコードワード長を０にセットする。各先
読出し信号は第２または第４ラッチ回路２２、２３に格
納された全てのビットなどが復号化されたことを表す。
リード５６、５８上の第１及び第２読出し信号は、各々
タイミング制御ブロック８へ供給される。
すれば、各々の累算器６２、６４は、先読出し信号をリ
ード５６、５７に活性化（ａｃｔｉｖａｔｅ）させ、以
前に累算されたコードワード長を０にセットする。各先
読出し信号は第２または第４ラッチ回路２２、２３に格
納された全てのビットなどが復号化されたことを表す。
リード５６、５８上の第１及び第２読出し信号は、各々
タイミング制御ブロック８へ供給される。
【００２６】タイミング制御ブロック８は、第１及び第
２先読出し信号、また第１及び第２ウィンドウ制御信号
に応答して、リード１４、１５への第１及び第２読出し
信号の活性時間を各々決定し、第１及び第２選択信号Ｓ
ＥＬ１、ＳＥＬ２をスイッチＳＷ１、ＳＷ３、ＳＷ４へ
供給して、同時に復号化される２つの互いに異なるＶＬ
Ｃビットストリームをイネーブルさせる。
２先読出し信号、また第１及び第２ウィンドウ制御信号
に応答して、リード１４、１５への第１及び第２読出し
信号の活性時間を各々決定し、第１及び第２選択信号Ｓ
ＥＬ１、ＳＥＬ２をスイッチＳＷ１、ＳＷ３、ＳＷ４へ
供給して、同時に復号化される２つの互いに異なるＶＬ
Ｃビットストリームをイネーブルさせる。
【００２７】図１に示されたこのＶＬＣ復号化装置の動
作は、図２に示された表を参照して理解できる。図２の
第１列の各々のセルは、５つの処理１０、２０、３０、
４０及び５０を表す。
作は、図２に示された表を参照して理解できる。図２の
第１列の各々のセルは、５つの処理１０、２０、３０、
４０及び５０を表す。
【００２８】処理１０は、全体動作の一部分であるが、
リード１４上の第１及び第２読出し信号に応答して、第
１ＶＬＣビットストリームの２つの固定長セグメントを
２つのラッチ１８、２２に格納することを示す。
リード１４上の第１及び第２読出し信号に応答して、第
１ＶＬＣビットストリームの２つの固定長セグメントを
２つのラッチ１８、２２に格納することを示す。
【００２９】処理２０に於ては、リード１５上の第２読
出し信号に応答して、２つのラッチ１９、２３に第２Ｖ
ＬＣビットストリームの２つの固定長セグメントを格納
する。
出し信号に応答して、２つのラッチ１９、２３に第２Ｖ
ＬＣビットストリームの２つの固定長セグメントを格納
する。
【００３０】処理３０は、バレルシフタ３０及びルック
アップテーブル４０の作用である。即ち、リード６１上
のウィンドウ制御信号に応答して、リード２６、２８上
に復号化ウィンドウを形成し、リード３２へ復号化ウィ
ンドウ出力シーケンスを発生し、リード４８、５０に復
号化されたワード及びコードワード長を各々発生する。
アップテーブル４０の作用である。即ち、リード６１上
のウィンドウ制御信号に応答して、リード２６、２８上
に復号化ウィンドウを形成し、リード３２へ復号化ウィ
ンドウ出力シーケンスを発生し、リード４８、５０に復
号化されたワード及びコードワード長を各々発生する。
【００３１】処理４０は、第１累算器６２の動作である
が、第１累算器６２はリード５４上の第２長さと以前累
算された長さとを加えて、リード５８へ第１ウィンドウ
制御信号を発生するか、またはリード５６に第１先読出
し信号を供給する。
が、第１累算器６２はリード５４上の第２長さと以前累
算された長さとを加えて、リード５８へ第１ウィンドウ
制御信号を発生するか、またはリード５６に第１先読出
し信号を供給する。
【００３２】また、処理５０は第２累算器６４の動作で
あるが、第２累算器６４は、リード５５上の第２長さと
以前累算された長さとを加えて、リード５９へ第２ウィ
ンドウ制御信号を発生するか、またはリード５７に第２
先読出し信号を供給する。
あるが、第２累算器６４は、リード５５上の第２長さと
以前累算された長さとを加えて、リード５９へ第２ウィ
ンドウ制御信号を発生するか、またはリード５７に第２
先読出し信号を供給する。
【００３３】同時に、図２の第１行目には、「Ａ」から
「Ｐ」までのシンボルが各々のセルに示されているが、
各々のシンボルは予め定められた処理時間を表す。ま
た、第１ＶＬＣビットストリームのための連続的な復号
化処理は「○」と表現され、各々の第２ＶＬＣビットス
トリームの復号化処理は「×」と表現されるが、各々の
処理時間は同一であると仮定する。
「Ｐ」までのシンボルが各々のセルに示されているが、
各々のシンボルは予め定められた処理時間を表す。ま
た、第１ＶＬＣビットストリームのための連続的な復号
化処理は「○」と表現され、各々の第２ＶＬＣビットス
トリームの復号化処理は「×」と表現されるが、各々の
処理時間は同一であると仮定する。
【００３４】図２の処理時間「Ａ」は、だた１つの処
理、即ち処理１０である。互いに異なる２つのＶＬＣビ
ットストリームの復号化が始まると、第１ＶＬＣビット
ストリーム復号化作用の始まり処理時間は、第２ＶＬＣ
ビットストリーム復号化作用の始まり処理時間より１段
階速い。処理時間「Ａ」に於て、タイミング制御ブロッ
ク８は、リード１４上の第１読出し信号を活性化させ
て、２つのラッチ１８、２２で第１ＶＬＣビットストリ
ームの２つの連続される固定長セグメントを格納するよ
うにする。
理、即ち処理１０である。互いに異なる２つのＶＬＣビ
ットストリームの復号化が始まると、第１ＶＬＣビット
ストリーム復号化作用の始まり処理時間は、第２ＶＬＣ
ビットストリーム復号化作用の始まり処理時間より１段
階速い。処理時間「Ａ」に於て、タイミング制御ブロッ
ク８は、リード１４上の第１読出し信号を活性化させ
て、２つのラッチ１８、２２で第１ＶＬＣビットストリ
ームの２つの連続される固定長セグメントを格納するよ
うにする。
【００３５】処理時間「Ｂ」に於て、第１ビットストリ
ームの次の処理である処理３０が行われる。処理３０を
開示するために、タイミング制御ブロック８は、予め定
められた処理時間、即ち、時間「Ａ」が経た後、第１選
択信号ＳＥＬ１へ第１スイッチＳＷ１を活性化させて、
リード２６、２８のセットとリード２０、２４のセット
を連結する。また、同時にタイミング制御ブロック８は
スイッチＳＷ３を動作させて、第１ウィンドウ制御信号
をバレルシフタ３０へ供給する。
ームの次の処理である処理３０が行われる。処理３０を
開示するために、タイミング制御ブロック８は、予め定
められた処理時間、即ち、時間「Ａ」が経た後、第１選
択信号ＳＥＬ１へ第１スイッチＳＷ１を活性化させて、
リード２６、２８のセットとリード２０、２４のセット
を連結する。また、同時にタイミング制御ブロック８は
スイッチＳＷ３を動作させて、第１ウィンドウ制御信号
をバレルシフタ３０へ供給する。
【００３６】処理時間「Ｂ」に於て、第２ＶＬＣビット
ストリームの第１処理、即ち、処理２０に於て、タイミ
ング制御ブロック８はリード１５上の第２読出し信号を
活性化させて、第２ＶＬＣビットストリームの連続する
２つの固定長セグメントを２つのラッチ１９、２３で格
納するようにする。
ストリームの第１処理、即ち、処理２０に於て、タイミ
ング制御ブロック８はリード１５上の第２読出し信号を
活性化させて、第２ＶＬＣビットストリームの連続する
２つの固定長セグメントを２つのラッチ１９、２３で格
納するようにする。
【００３７】処理時間「Ｃ」に於て、第１ＶＬＣビット
ストリームのために、処理３０が完了されば、第１ＶＬ
Ｃビットストリームのために処理４０が行われる。以前
の処理４０に於て、第２選択信号ＳＥｌ２は予め定めら
れた時間、即ち、時間「Ｂ」の後にＳＷ４へ供給され
る。ＳＥｌ２に応答して、ＳＷ４はリード５０に残って
いる第１復号化ワードをリード５２へ供給し、リード４
８上の第１長をリード５４へ供給する。第２ビットスト
リームのための処理３０に於て、制御ブロック８は時間
「Ｂ」が経たあと、ＳＥＬ１を活性化させてリード２
６、２８のセットとリード２１、２５のセットを連結す
る。また、制御ブロック８はＳＷ３を作動させて、第２
ウィンドウ制御信号をバレルシフタ３０へ供給する。
ストリームのために、処理３０が完了されば、第１ＶＬ
Ｃビットストリームのために処理４０が行われる。以前
の処理４０に於て、第２選択信号ＳＥｌ２は予め定めら
れた時間、即ち、時間「Ｂ」の後にＳＷ４へ供給され
る。ＳＥｌ２に応答して、ＳＷ４はリード５０に残って
いる第１復号化ワードをリード５２へ供給し、リード４
８上の第１長をリード５４へ供給する。第２ビットスト
リームのための処理３０に於て、制御ブロック８は時間
「Ｂ」が経たあと、ＳＥＬ１を活性化させてリード２
６、２８のセットとリード２１、２５のセットを連結す
る。また、制御ブロック８はＳＷ３を作動させて、第２
ウィンドウ制御信号をバレルシフタ３０へ供給する。
【００３８】図２に示されたように、第１ＶＬＣビット
ストリームのための処理４０の後、２つの種類の処理が
準備される。１つは新しい処理３０であり、もう１つは
新しい処理１０である。もし第１累算器１５で新しい累
算された値が１５を超過しないと、処理３０、例えば処
理時間「Ｃ」乃至「Ｄ」、「Ｅ」乃至「Ｆ」または
「Ｊ」乃至「Ｋ」が行われる。しかし、もし１５を超過
すれば、処理１０、例えば処理時間「Ｇ」乃至「Ｈ」、
「Ｌ」乃至「Ｍ」、「Ｏ」乃至「Ｐ」が行われる。
ストリームのための処理４０の後、２つの種類の処理が
準備される。１つは新しい処理３０であり、もう１つは
新しい処理１０である。もし第１累算器１５で新しい累
算された値が１５を超過しないと、処理３０、例えば処
理時間「Ｃ」乃至「Ｄ」、「Ｅ」乃至「Ｆ」または
「Ｊ」乃至「Ｋ」が行われる。しかし、もし１５を超過
すれば、処理１０、例えば処理時間「Ｇ」乃至「Ｈ」、
「Ｌ」乃至「Ｍ」、「Ｏ」乃至「Ｐ」が行われる。
【００３９】処理時間「Ｄ」に於て、第１ＶＬＣビット
ストリームのための処理３０及び第２ＶＬＣビットスト
リームのための処理５０が同時に完了する。処理５０に
於て、ＳＥｌ２は時間「Ｃ」の後にＳＷ４へ供給され
る。このとき、ＳＥＬ２は第２ＶＬＣビットストリーム
のための処理３０のＳＥＬ１と同一である。ＳＥＬ２に
応答して、ＳＷ４はリード４８、５０のセット及びリー
ド５３、５５のセットと連結される。
ストリームのための処理３０及び第２ＶＬＣビットスト
リームのための処理５０が同時に完了する。処理５０に
於て、ＳＥｌ２は時間「Ｃ」の後にＳＷ４へ供給され
る。このとき、ＳＥＬ２は第２ＶＬＣビットストリーム
のための処理３０のＳＥＬ１と同一である。ＳＥＬ２に
応答して、ＳＷ４はリード４８、５０のセット及びリー
ド５３、５５のセットと連結される。
【００４０】処理５０の後に、２つの種類の処理が準備
される。１つは処理２０であり、もう１つは処理３０で
ある。もし第２累算器６４の新しい累算された値が、１
５を超過しないと、処理３０、例えば処理時間「Ｄ」乃
至「Ｅ」が行われ、１５を超過すれば、処理２０、例え
ば処理時間「Ｆ」乃至「Ｇ」が行われる。
される。１つは処理２０であり、もう１つは処理３０で
ある。もし第２累算器６４の新しい累算された値が、１
５を超過しないと、処理３０、例えば処理時間「Ｄ」乃
至「Ｅ」が行われ、１５を超過すれば、処理２０、例え
ば処理時間「Ｆ」乃至「Ｇ」が行われる。
【００４１】図２に示されたように、各々の処理が独立
的に作動するので、２つの互いに異なるＶＬＣビットス
トリームを同時に復号化することが可能である。しか
し、処理２０及び処理４０は、例えば、「Ｊ」で同時に
行われ、または処理１０及び処理５０は「Ｍ」で同時に
行われるので第１及び第２ＶＬＣビットストリームの次
の復号化処理は処理３０で合う。このような場合、タイ
ミング制御ブロックは各々の処理１０、２０、４０及び
５０でリード５６、５７、５８及び５９上の信号を検知
して、第２ＶＬＣビットストリームのための処理２０ま
たは処理５０を遅延させ、処理３０に於ける処理の衝突
を防止する。
的に作動するので、２つの互いに異なるＶＬＣビットス
トリームを同時に復号化することが可能である。しか
し、処理２０及び処理４０は、例えば、「Ｊ」で同時に
行われ、または処理１０及び処理５０は「Ｍ」で同時に
行われるので第１及び第２ＶＬＣビットストリームの次
の復号化処理は処理３０で合う。このような場合、タイ
ミング制御ブロックは各々の処理１０、２０、４０及び
５０でリード５６、５７、５８及び５９上の信号を検知
して、第２ＶＬＣビットストリームのための処理２０ま
たは処理５０を遅延させ、処理３０に於ける処理の衝突
を防止する。
【００４２】本発明は特定の実施例について説明した
が、当業者であれば本発明の範囲を逸脱することなく、
種々の変更をなし得るであろう。
が、当業者であれば本発明の範囲を逸脱することなく、
種々の変更をなし得るであろう。
【００４３】
【発明の効果】本発明によれば、１つのバレルシフタ及
び１つのＶＬＣテーブルを用いて、２つの分離されたチ
ャネルから供給される２つの互いに異なるＶＬＣビット
ストリームを同時に処理し得る。
び１つのＶＬＣテーブルを用いて、２つの分離されたチ
ャネルから供給される２つの互いに異なるＶＬＣビット
ストリームを同時に処理し得る。
【図１】本発明によるＶＬＣ復号化装置の好ましい実施
例を示した図である。
例を示した図である。
【図２】図１に示されたＶＬＣ復号化装置の動作を示し
た図である。
た図である。
８ タイミング制御ユニット １２、１３ バッファ １８、１９、２２、２３ ラッチ ３０ バレルシフタ ４０ ルックアップテーブル ６２、６４ 累算器
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/42
Claims (1)
- 【請求項１】 各可変長符号（ＶＬＣ）ビットストリ
ームに含まれた可変長コードワードの最も長い長さと同
じ長さを有する固定長セグメントに復号化され、入力ビ
ットストリームを格納する第１入力バッファ及び第２入
力バッファから分離されて供給される２つの互いに異な
るＶＬＣビットストリームを同時に復号化する可変長符
号復号化装置に於て、 第１読出し信号に基づいて前記第１入力バッファからの
連続的な２つの固定長セグメントを格納する第１格納手
段と、 第２読出し信号に基づいて前記第２入力バッファからの
連続的な２つの固定長セグメントを格納する第２格納手
段と、 第１選択信号に基づいて前記第１または２格納手段から
の２つの連続的な固定長セグメントを選択し、第１また
は第２ウィンドウ制御信号を選択する第１選択手段と、 前記選択されたウィンドウ制御信号に基づいて前記選択
された２つの連続的なセグメント上に復号ウィンドウを
形成して、可変長コードワードの最も長い長さと同じビ
ット長を有する復号ウィンドウ出力シーケンスを生成す
るバレルシフタ手段と、 前記復号ウィンドウ出力シーケンスの第１ビット位置で
始まる可変長コードワードに基づいて復号ワードを生成
し、前記復号化された可変長コードワードに相応するコ
ードワード長出力を生成するメモリ手段と、 第２選択信号に基づいて復号化ワード及びコードワード
長出力を第１復号化ワード及び第１コードワード長また
は第２復号化ワード及び第２コードワード長出力で生成
する第２選択手段と、 以前に累算された第１コードワード長出力に第１コード
ワード長出力を加えて、累算された出力が前記可変長コ
ードワードの最も長い長さよりも大きくない場合、累算
されたコードワード長出力を表す第１ウィンドウ制御信
号を発生し、累算されたコードワード長出力を０にセッ
トし、累算されたコードワード長出力が可変長コードワ
ードの最も長い長さよりも大きい場合、第１先読出し信
号を発生する第１累算器手段と、 以前に累算された第２コードワード長出力に第２コード
ワード長出力を加えて、累算された出力が、前記可変長
コードワードの最も長い長さよりも大きくない場合、累
算されたコードワード長出力を表す第２ウィンドウ制御
信号を発生し、累算されたコードワード長出力を０にセ
ットし、累算されたコードワード長出力が可変長コード
ワードの最も長い長さより大きい場合、第２先読出し信
号を発生する第２累算器手段と、 前記第１及び第２ウィンドウ制御信号と前記第１及び第
２先読出し信号に基づいて前記第１及び第２選択信号と
前記第１及び第２読出し信号とを生成して、同時に復号
化する前記２つの互いに異なるＶＬＣビットストリーム
をイネーブルさせる制御手段とを含むことを特徴とする
可変長符号の復号化装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994P782 | 1994-01-18 | ||
| KR1019940000782A KR0124191B1 (ko) | 1994-01-18 | 1994-01-18 | 가변길이 코드 디코딩장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08116267A JPH08116267A (ja) | 1996-05-07 |
| JP3294032B2 true JP3294032B2 (ja) | 2002-06-17 |
Family
ID=19375802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33880994A Expired - Lifetime JP3294032B2 (ja) | 1994-01-18 | 1994-12-28 | 可変長符号の復号化装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5650781A (ja) |
| EP (1) | EP0663730B1 (ja) |
| JP (1) | JP3294032B2 (ja) |
| KR (1) | KR0124191B1 (ja) |
| CN (1) | CN1059525C (ja) |
| DE (1) | DE69413512T2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650905A (en) * | 1995-12-28 | 1997-07-22 | Philips Electronics North America Corporation | Variable length decoder with adaptive acceleration in processing of Huffman encoded bit streams |
| US5835035A (en) * | 1995-12-28 | 1998-11-10 | Philips Electronics North America Corporation | High performance variable length decoder with two-word bit stream segmentation and related method |
| KR100292050B1 (ko) * | 1997-11-08 | 2001-06-01 | 김영환 | 가변장복호기의 데이타 가변장치 |
| DE60100416T2 (de) * | 2000-04-28 | 2004-06-09 | Matsushita Electric Industrial Co., Ltd., Kadoma | Dekoder für Kode variabler Länge |
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| FI116813B (fi) | 2002-06-20 | 2006-02-28 | Nokia Corp | Menetelmä ja järjestelmä vaihtuvapituisen koodauksen purkamiseksi, ja koodisanojen paikannuslaite |
| CN1839550B (zh) * | 2003-07-15 | 2011-09-14 | 英特尔公司 | 解码可变长度前缀码的方法和系统 |
| CN1297150C (zh) * | 2004-12-16 | 2007-01-24 | 上海交通大学 | 单时钟周期可变长熵解码装置 |
| CN100356793C (zh) * | 2005-06-09 | 2007-12-19 | 清华大学 | 多变长码并行解码器 |
| US7129862B1 (en) * | 2005-07-29 | 2006-10-31 | Texas Instruments Incorporated | Decoding bit streams encoded according to variable length codes |
| JP4398987B2 (ja) * | 2007-03-19 | 2010-01-13 | 株式会社東芝 | マルチデコーダ装置及び方法 |
| US9848209B2 (en) | 2008-04-02 | 2017-12-19 | Microsoft Technology Licensing, Llc | Adaptive error detection for MPEG-2 error concealment |
| US9788018B2 (en) | 2008-06-30 | 2017-10-10 | Microsoft Technology Licensing, Llc | Error concealment techniques in video decoding |
| US9131241B2 (en) * | 2008-11-25 | 2015-09-08 | Microsoft Technology Licensing, Llc | Adjusting hardware acceleration for video playback based on error detection |
| US8340510B2 (en) | 2009-07-17 | 2012-12-25 | Microsoft Corporation | Implementing channel start and file seek for decoder |
| CN103188485B (zh) * | 2011-12-30 | 2016-06-29 | 安凯(广州)微电子技术有限公司 | 一种码流缓存系统及视频解码器 |
| JP5855777B2 (ja) * | 2015-01-28 | 2016-02-09 | 株式会社情報システム総合研究所 | データ圧縮装置、データ復号装置、データ圧縮方法、データ復号方法およびデータ圧縮および復号システム |
| US10826529B2 (en) | 2019-01-31 | 2020-11-03 | Hong Kong Applied Science And Technology Research Institute Co., Ltd. | Parallel LDPC decoder |
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| US10877729B2 (en) | 2019-01-31 | 2020-12-29 | Hong Kong Applied Science And Technology Research Institute Co., Ltd. | Reconfigurable segmented scalable shifter |
| US11575390B2 (en) | 2021-07-02 | 2023-02-07 | Hong Kong Applied Science and Technology Research Insitute Co., Ltd. | Low-latency segmented quasi-cyclic low-density parity-check (QC-LDPC) decoder |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4899149A (en) * | 1986-02-28 | 1990-02-06 | Gary Kahan | Method of and apparatus for decoding Huffman or variable-length coees |
| US5173695A (en) * | 1990-06-29 | 1992-12-22 | Bell Communications Research, Inc. | High-speed flexible variable-length-code decoder |
| US5345236A (en) * | 1992-12-21 | 1994-09-06 | Harris Corporation | Improved sigma-delta type analog-to-digital converter and method |
| KR960003452B1 (ko) * | 1992-12-31 | 1996-03-13 | 대우전자주식회사 | 가변길이부호 복호장치 |
-
1994
- 1994-01-18 KR KR1019940000782A patent/KR0124191B1/ko not_active Expired - Lifetime
- 1994-12-28 JP JP33880994A patent/JP3294032B2/ja not_active Expired - Lifetime
- 1994-12-30 US US08/367,523 patent/US5650781A/en not_active Expired - Lifetime
- 1994-12-30 DE DE69413512T patent/DE69413512T2/de not_active Expired - Lifetime
- 1994-12-30 EP EP94120943A patent/EP0663730B1/en not_active Expired - Lifetime
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1995
- 1995-01-16 CN CN95101304A patent/CN1059525C/zh not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245338A (en) | 1992-06-04 | 1993-09-14 | Bell Communications Research, Inc. | High-speed variable-length decoder |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69413512D1 (de) | 1998-10-29 |
| US5650781A (en) | 1997-07-22 |
| EP0663730B1 (en) | 1998-09-23 |
| KR0124191B1 (ko) | 1998-10-01 |
| CN1059525C (zh) | 2000-12-13 |
| KR950024069A (ko) | 1995-08-21 |
| JPH08116267A (ja) | 1996-05-07 |
| CN1113055A (zh) | 1995-12-06 |
| DE69413512T2 (de) | 1999-03-04 |
| EP0663730A1 (en) | 1995-07-19 |
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|
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|
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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