JP3294411B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3294411B2 JP3294411B2 JP33753693A JP33753693A JP3294411B2 JP 3294411 B2 JP3294411 B2 JP 3294411B2 JP 33753693 A JP33753693 A JP 33753693A JP 33753693 A JP33753693 A JP 33753693A JP 3294411 B2 JP3294411 B2 JP 3294411B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- electrode
- resist film
- forming
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
- H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/10—Lift-off masking
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
化合物半導体ヘテロ接合を含む電界効果型半導体装置に
関する。
化合物半導体ヘテロ接合を含む電界効果型半導体装置に
関する。
【０００２】
【従来の技術】高電子移動度トランジスタ（ＨＥＭＴ）
に代表される電界効果型化合物半導体装置は、高速動作
に優れた半導体装置であり、マイクロ波通信、衛星通信
等に利用されている。近年、さらに高性能、高信頼性が
求められ、特に効率、利得の高いものが要求されてい
る。
に代表される電界効果型化合物半導体装置は、高速動作
に優れた半導体装置であり、マイクロ波通信、衛星通信
等に利用されている。近年、さらに高性能、高信頼性が
求められ、特に効率、利得の高いものが要求されてい
る。
【０００３】図６（Ａ）は、電界効果型化合物半導体装
置の基本構成（ＭＥＳＦＥＴ）を概略的に示す。下地結
晶層５１の上にｎ型ＧａＡｓで形成された活性層５２が
形成されている。下地結晶層５１は、たとえば半絶縁性
ＧａＡｓ基板の上に半絶縁性ＧａＡｓバッファ層を成長
したものである。
置の基本構成（ＭＥＳＦＥＴ）を概略的に示す。下地結
晶層５１の上にｎ型ＧａＡｓで形成された活性層５２が
形成されている。下地結晶層５１は、たとえば半絶縁性
ＧａＡｓ基板の上に半絶縁性ＧａＡｓバッファ層を成長
したものである。
【０００４】活性層５２に電流を流すために、２つの電
流電極５３ｓ、５３ｄが活性層５２上に形成されてい
る。これらの電流電極５３は、活性層５２とオーミック
接触を形成する。電流電極の１方はソース電極５３ｓ、
他方はドレイン電極５３ｄとなる。
流電極５３ｓ、５３ｄが活性層５２上に形成されてい
る。これらの電流電極５３は、活性層５２とオーミック
接触を形成する。電流電極の１方はソース電極５３ｓ、
他方はドレイン電極５３ｄとなる。
【０００５】電流電極５３ｓ、５３ｄの間を流れる電流
を制御するため、中間の位置にゲート電極５６が形成さ
れている。ゲート電極５６は、活性層５２に対してショ
ットキ接触を形成する。
を制御するため、中間の位置にゲート電極５６が形成さ
れている。ゲート電極５６は、活性層５２に対してショ
ットキ接触を形成する。
【０００６】なお、ゲート電極５６と電流電極５３との
間の活性層５２表面は、シリコン窒化膜５４とシリコン
酸化膜５５の積層によってパッシベーションされてい
る。この絶縁物積層はゲート電極５６を活性層５２から
離す役割も果たす。
間の活性層５２表面は、シリコン窒化膜５４とシリコン
酸化膜５５の積層によってパッシベーションされてい
る。この絶縁物積層はゲート電極５６を活性層５２から
離す役割も果たす。
【０００７】この構成では、ゲート電極５６とドレイン
電極５３ｄとの間に高電圧が印加されると、ゲート電極
５６端部おいて電界集中が生じ、リーク電流が流れる。
また、活性層５２は不純物をドープされているため、不
純物散乱の影響を受ける。
電極５３ｄとの間に高電圧が印加されると、ゲート電極
５６端部おいて電界集中が生じ、リーク電流が流れる。
また、活性層５２は不純物をドープされているため、不
純物散乱の影響を受ける。
【０００８】活性層５２をノンドープでバンドギャップ
の狭い電子走行層とｎ型不純物をドープし、バンドギャ
ップの広い電子供給層との積層で構成すると、ＨＥＭＴ
となる。電子供給層内の電子は電子走行層内に移り、不
純物のないノンドープ結晶中を高速で移動することが可
能となる。さらに、電子供給層と電子走行層との界面に
おけるヘテロ接合において、狭い量子井戸が電子走行層
側に形成され、電子は２次元電子ガスとなって移動す
る。
の狭い電子走行層とｎ型不純物をドープし、バンドギャ
ップの広い電子供給層との積層で構成すると、ＨＥＭＴ
となる。電子供給層内の電子は電子走行層内に移り、不
純物のないノンドープ結晶中を高速で移動することが可
能となる。さらに、電子供給層と電子走行層との界面に
おけるヘテロ接合において、狭い量子井戸が電子走行層
側に形成され、電子は２次元電子ガスとなって移動す
る。
【０００９】また、ゲート電極は電子走行層と離される
ため、ゲート電極端部における電界集中は緩和される。
電子走行層に不純物をドープしても同様の２次元電子ガ
スが得られる。このような構成の半導体装置も電極構造
においては図６（Ａ）に示すＭＥＳＦＥＴと同様である
ため、本発明明細書では電界効果型半導体装置として総
称する。
ため、ゲート電極端部における電界集中は緩和される。
電子走行層に不純物をドープしても同様の２次元電子ガ
スが得られる。このような構成の半導体装置も電極構造
においては図６（Ａ）に示すＭＥＳＦＥＴと同様である
ため、本発明明細書では電界効果型半導体装置として総
称する。
【００１０】ＭＥＳＦＥＴの場合、活性層はチャネルと
なる半導体層であり、ＨＥＭＴの場合、活性層は電子走
行層と電子供給層との積層である。電界効果型化合物半
導体装置の高性能、高信頼性のためには、ゲート電極端
部における電界集中を緩和することが好ましい。また、
高速動作のためには、各電極に付随する容量を低下する
ことが好ましい。また、化合物半導体結晶表面は、結合
の不完全性や金属、酸素等の吸着により表面空乏層が形
成され、内部に影響を与える。動作の安定性のために
は、活性層表面はパッシベーション膜で覆うことが好ま
しい。
なる半導体層であり、ＨＥＭＴの場合、活性層は電子走
行層と電子供給層との積層である。電界効果型化合物半
導体装置の高性能、高信頼性のためには、ゲート電極端
部における電界集中を緩和することが好ましい。また、
高速動作のためには、各電極に付随する容量を低下する
ことが好ましい。また、化合物半導体結晶表面は、結合
の不完全性や金属、酸素等の吸着により表面空乏層が形
成され、内部に影響を与える。動作の安定性のために
は、活性層表面はパッシベーション膜で覆うことが好ま
しい。
【００１１】図６（Ｂ）は、改良された電界効果型化合
物半導体装置の構成を概略的に示す。下地結晶層５１の
上にノンドープＧａＡｓ層またはｎ型ＧａＡｓ層で形成
された電子走行層６０がエピタキシャルに形成され、そ
の上に電子供給層兼電位障壁層となるｎ型ＡｌＧａＡｓ
層６１がエピタキシャルに形成されている。
物半導体装置の構成を概略的に示す。下地結晶層５１の
上にノンドープＧａＡｓ層またはｎ型ＧａＡｓ層で形成
された電子走行層６０がエピタキシャルに形成され、そ
の上に電子供給層兼電位障壁層となるｎ型ＡｌＧａＡｓ
層６１がエピタキシャルに形成されている。
【００１２】この電子供給層６１の上に、さらにノンド
ープのＧａＡｓ層６２が保護（パッシベーション）層と
してエピタキシャルに成長されている。電子走行層６
０、電子供給層６１で構成される活性層の表面は、ノン
ドープＧａＡｓ層で形成された保護層６２によって覆わ
れるため、表面の影響から開放される。
ープのＧａＡｓ層６２が保護（パッシベーション）層と
してエピタキシャルに成長されている。電子走行層６
０、電子供給層６１で構成される活性層の表面は、ノン
ドープＧａＡｓ層で形成された保護層６２によって覆わ
れるため、表面の影響から開放される。
【００１３】保護層６２の上にさらにシリコン窒化膜５
４、シリコン酸化膜５５が積層され、絶縁保護膜を形成
する。シリコン酸化膜５５、シリコン窒化膜５４に開口
が形成され、この開口にならって保護層６２にも開口が
形成される。電子供給層６１表面は、この開口内に露出
される。
４、シリコン酸化膜５５が積層され、絶縁保護膜を形成
する。シリコン酸化膜５５、シリコン窒化膜５４に開口
が形成され、この開口にならって保護層６２にも開口が
形成される。電子供給層６１表面は、この開口内に露出
される。
【００１４】開口内に露出された電子供給層６１、保護
層６２を埋め込むように、ゲート電極５６が形成されて
いる。ゲート電極５６は、電子供給層６１に対しショッ
トキ接触を形成する。
層６２を埋め込むように、ゲート電極５６が形成されて
いる。ゲート電極５６は、電子供給層６１に対しショッ
トキ接触を形成する。
【００１５】また、ゲート電極５６両側において、絶縁
保護層５４、５５は除去され、保護層６２表面にソース
電極５３ｓ、ドレイン電極５３ｄが形成されている。こ
の構成によれば、ゲート電極５６は電子供給層６１によ
って電子走行層６０から隔てられているため、ゲート電
極端部における電界集中は緩和される。さらに、電子供
給層６１表面はノンドープＧａＡｓ層で形成された保護
層６２によって覆われているため、ゲート電極とオーミ
ック電極５３ｓ、５３ｄの間の寄生容量が低減する。ま
た、活性層表面は保護層６２によって覆われているた
め、表面の影響から開放される。
保護層５４、５５は除去され、保護層６２表面にソース
電極５３ｓ、ドレイン電極５３ｄが形成されている。こ
の構成によれば、ゲート電極５６は電子供給層６１によ
って電子走行層６０から隔てられているため、ゲート電
極端部における電界集中は緩和される。さらに、電子供
給層６１表面はノンドープＧａＡｓ層で形成された保護
層６２によって覆われているため、ゲート電極とオーミ
ック電極５３ｓ、５３ｄの間の寄生容量が低減する。ま
た、活性層表面は保護層６２によって覆われているた
め、表面の影響から開放される。
【００１６】しかしながら、この構成によっては、ソー
ス電極５３ｓ、ドレイン電極５３ｄは、保護層６２によ
って活性層６１から隔てられてしまう。このため、良好
なオーミック接触を形成することが困難になる。
ス電極５３ｓ、ドレイン電極５３ｄは、保護層６２によ
って活性層６１から隔てられてしまう。このため、良好
なオーミック接触を形成することが困難になる。
【００１７】図６（Ｃ）は、オーミック電極の特性を改
善することのできる改良され構成を示す。本構成におい
ては、ソース電極５３ｓ、ドレイン５３ｄ下の保護層６
２が除去され、電子供給層６１に直接ソース電極５３
ｓ、ドレイン５３ｄが接触している。ノンドープ半導体
層を介在しないことにより、ソース電極５３ｓ、ドレイ
ン電極５３ｄのオーミック特性は改善される。
善することのできる改良され構成を示す。本構成におい
ては、ソース電極５３ｓ、ドレイン５３ｄ下の保護層６
２が除去され、電子供給層６１に直接ソース電極５３
ｓ、ドレイン５３ｄが接触している。ノンドープ半導体
層を介在しないことにより、ソース電極５３ｓ、ドレイ
ン電極５３ｄのオーミック特性は改善される。
【００１８】図６（Ｂ）の構成同様、電極と接触しない
領域においては、活性層表面はノンドープＧａＡｓの保
護層６２によって覆われいるため、表面の影響が低減す
る。
領域においては、活性層表面はノンドープＧａＡｓの保
護層６２によって覆われいるため、表面の影響が低減す
る。
【００１９】
【発明が解決しようとする課題】図６（Ｃ）の構成にお
いて、オーミック電極５３を形成する際には、オーミッ
ク電極を形成すべき領域に開口を有するレジストマスク
を形成し、オーミック電極層を電子ビーム（ＥＢ）蒸
着、スパッタリング等によって蒸着する。電極層形成
後、ホトレジスト層をアルカリ溶液等によって除去し、
同時にホトレジスト層上の電極層をリフトオフする。
いて、オーミック電極５３を形成する際には、オーミッ
ク電極を形成すべき領域に開口を有するレジストマスク
を形成し、オーミック電極層を電子ビーム（ＥＢ）蒸
着、スパッタリング等によって蒸着する。電極層形成
後、ホトレジスト層をアルカリ溶液等によって除去し、
同時にホトレジスト層上の電極層をリフトオフする。
【００２０】ところが、リストオフ工程における溶液処
理の間に、オーミック電極５３ｓ、５３ｄと保護層６２
との間に形成された狭い間隙部で活性層表面に食い込む
ノッチ６４が形成される。ノッチ６４が形成されると、
電流低下の原因となり、半導体装置の性能が低下する。
理の間に、オーミック電極５３ｓ、５３ｄと保護層６２
との間に形成された狭い間隙部で活性層表面に食い込む
ノッチ６４が形成される。ノッチ６４が形成されると、
電流低下の原因となり、半導体装置の性能が低下する。
【００２１】本発明の目的は、ノンドープ化合物半導体
保護層に開口を形成し、開口内にオーミック電極を形成
する際にも、ノッチ発生を防止することのできる半導体
装置の製造方法を提供することである。
保護層に開口を形成し、開口内にオーミック電極を形成
する際にも、ノッチ発生を防止することのできる半導体
装置の製造方法を提供することである。
【００２２】
【課題を解決するための手段】本発明の一観点によれ
ば、キャリアがその内部を走行する化合物半導体の活性
層を、下地結晶上にエピタキシャル成長する工程と、前
記活性層上に配置され、活性層表面を保護するアンドー
プ化合物半導体層を含む保護層を形成する工程と、前記
保護層上にレジスト膜を形成する工程と、前記レジスト
膜を露光現像して開口部を形成する工程と、前記レジス
ト膜の表面に対して、方向性のあるキュアリングを行う
工程と、前記レジスト膜をマスクとして前記アンドープ
化合物半導体層を異方性エッチングし、前記活性層を露
出する工程と、前記レジスト膜の一部を酸素プラズマで
処理する工程と、前記露出した活性層を埋め込むように
電極層を形成する工程と、前記レジスト膜を除去すると
共にその上の電極層をリフトオフする工程とを含む半導
体装置の製造方法が提供される。
ば、キャリアがその内部を走行する化合物半導体の活性
層を、下地結晶上にエピタキシャル成長する工程と、前
記活性層上に配置され、活性層表面を保護するアンドー
プ化合物半導体層を含む保護層を形成する工程と、前記
保護層上にレジスト膜を形成する工程と、前記レジスト
膜を露光現像して開口部を形成する工程と、前記レジス
ト膜の表面に対して、方向性のあるキュアリングを行う
工程と、前記レジスト膜をマスクとして前記アンドープ
化合物半導体層を異方性エッチングし、前記活性層を露
出する工程と、前記レジスト膜の一部を酸素プラズマで
処理する工程と、前記露出した活性層を埋め込むように
電極層を形成する工程と、前記レジスト膜を除去すると
共にその上の電極層をリフトオフする工程とを含む半導
体装置の製造方法が提供される。
【００２３】
【００２４】
【作用】活性層、保護層を形成した後、レジスト膜を形
成し、レジスト膜をパターニングする。レジストマスク
を形成した後、紫外線等により方向性のあるキュアリン
グをする。キュアリングによって、レジストマスク上面
は硬化が進むが、側面は硬化する程度が少ない。活性層
表面を露出するための保護層のエッチングに続き、ホト
レジストマスクの一部をプラズマ処理する。このプラズ
マ処理によって、硬化が進んでいないレジスト膜側部が
優先的に除去され、保護層上部にオーバハングが形成さ
れる。電極層を堆積すると活性層表面を埋め込む電極
は、保護層のオーバハングレジスト膜下部にまで延在す
る。その後電極層をレジストマスクと共にリフトオフす
れば、保護層上面にまで延在し、保護層との間に間隙を
生じない電極が得られる。
成し、レジスト膜をパターニングする。レジストマスク
を形成した後、紫外線等により方向性のあるキュアリン
グをする。キュアリングによって、レジストマスク上面
は硬化が進むが、側面は硬化する程度が少ない。活性層
表面を露出するための保護層のエッチングに続き、ホト
レジストマスクの一部をプラズマ処理する。このプラズ
マ処理によって、硬化が進んでいないレジスト膜側部が
優先的に除去され、保護層上部にオーバハングが形成さ
れる。電極層を堆積すると活性層表面を埋め込む電極
は、保護層のオーバハングレジスト膜下部にまで延在す
る。その後電極層をレジストマスクと共にリフトオフす
れば、保護層上面にまで延在し、保護層との間に間隙を
生じない電極が得られる。
【００２５】
【実施例】図１は、本発明の実施例による電界効果型化
合物半導体装置の構成を概略的に示す。半絶縁性ＧａＡ
ｓ基板１の表面上にノンドープのＧａＡｓ層を厚さ約３
００ｎｍエピタキシャルに成長し、バッファ層２を形成
する。このバッファ層２の表面上にノンドープのＡｌx
Ｇａ1-x Ａｓ層３（ｘ＝０．３）を厚さ約５００ｎｍ成
長し、その上にＳｉドープのｎ型ＧａＡｓチャネル層４
をキャリア濃度約１．０×１０16〜１．０×１０18ｃｍ
-3、厚さ約２００ｎｍなるように成長する。
合物半導体装置の構成を概略的に示す。半絶縁性ＧａＡ
ｓ基板１の表面上にノンドープのＧａＡｓ層を厚さ約３
００ｎｍエピタキシャルに成長し、バッファ層２を形成
する。このバッファ層２の表面上にノンドープのＡｌx
Ｇａ1-x Ａｓ層３（ｘ＝０．３）を厚さ約５００ｎｍ成
長し、その上にＳｉドープのｎ型ＧａＡｓチャネル層４
をキャリア濃度約１．０×１０16〜１．０×１０18ｃｍ
-3、厚さ約２００ｎｍなるように成長する。
【００２６】チャネル層４の上に、ＳｉドープのＡｌx
Ｇａ1-x Ａｓ層５を（ｘ＝０．２〜０．３）をキャリア
濃度約１×１０18ｃｍ-3、厚さ約５０ｎｍになるように
成長し、さらにノンドープのＧａＡｓ層６を厚さ約２０
０ｎｍエピタキシャルに成長する。
Ｇａ1-x Ａｓ層５を（ｘ＝０．２〜０．３）をキャリア
濃度約１×１０18ｃｍ-3、厚さ約５０ｎｍになるように
成長し、さらにノンドープのＧａＡｓ層６を厚さ約２０
０ｎｍエピタキシャルに成長する。
【００２７】これらエピタキシャル各層の成長は、たと
えば分子線成長（ＭＢＥ）によって行なうことができ
る。なお、有機金属気相成長法（ＭＯＶＰＥ）等他の成
長法を用いてもよい。
えば分子線成長（ＭＢＥ）によって行なうことができ
る。なお、有機金属気相成長法（ＭＯＶＰＥ）等他の成
長法を用いてもよい。
【００２８】ノンドープＧａＡｓ層６の上にさらにＳｉ
x Ｎy （以後、ＳｉＮと称する）層７を厚さ約５０〜１
００ｎｍプラズマＣＶＤによって堆積する。ＳｉＮ層７
およびその下のノンドープＧａＡｓ層６を貫通する開口
を、３箇所形成し、中央の開口部にはＷＳｉ／Ｔｉ／Ａ
ｕ（厚さ１５０ｎｍ／８ｎｍ／１００ｎｍ）の下層ゲー
ト電極１３を蒸着で、その上の厚さ約３００ｎｍのＡｕ
で形成される上層ゲート電極１４をメッキで形成する。
x Ｎy （以後、ＳｉＮと称する）層７を厚さ約５０〜１
００ｎｍプラズマＣＶＤによって堆積する。ＳｉＮ層７
およびその下のノンドープＧａＡｓ層６を貫通する開口
を、３箇所形成し、中央の開口部にはＷＳｉ／Ｔｉ／Ａ
ｕ（厚さ１５０ｎｍ／８ｎｍ／１００ｎｍ）の下層ゲー
ト電極１３を蒸着で、その上の厚さ約３００ｎｍのＡｕ
で形成される上層ゲート電極１４をメッキで形成する。
【００２９】ゲート電極１３、１４を挟む両側の開口に
は、ＡｕＧｅ層／Ｎｉ層／Ａｕ層（厚さ３５ｎｍ／８ｎ
ｍ／３５０ｎｍ）のオーミック電極１２を端部がＳｉＮ
層７に延在するように形成する。すなわち、オーミック
電極１２の端部は保護層７、６とオーバラップする。
は、ＡｕＧｅ層／Ｎｉ層／Ａｕ層（厚さ３５ｎｍ／８ｎ
ｍ／３５０ｎｍ）のオーミック電極１２を端部がＳｉＮ
層７に延在するように形成する。すなわち、オーミック
電極１２の端部は保護層７、６とオーバラップする。
【００３０】ゲート電極とソース電極の間には負極性の
ゲート−ソース間バイアス電圧源Ｖｇｓを接続し、ドレ
イン電極とソース電極の間には正極性のドレイン−ソー
ス間バイアス電圧源Ｖｄｓを接続する。なお、ソース電
極は接地する。
ゲート−ソース間バイアス電圧源Ｖｇｓを接続し、ドレ
イン電極とソース電極の間には正極性のドレイン−ソー
ス間バイアス電圧源Ｖｄｓを接続する。なお、ソース電
極は接地する。
【００３１】この構成においては、ｎ型ＡｌＧａＡｓ層
５中の電子はバンドギャップの狭いｎ型ＧａＡｓチャネ
ル層４に移動し、電子を供給する。したがって、ｎ型Ａ
ｌＧａＡｓ層５は電子供給層となる。ノンドープＧａＡ
ｓ層６は、ｎ型ＡｌＧａＡｓ層５の表面を覆い、表面を
保護する。さらに、ＳｉＮ層７はノンドープＧａＡｓ層
６表面を覆って保護する。
５中の電子はバンドギャップの狭いｎ型ＧａＡｓチャネ
ル層４に移動し、電子を供給する。したがって、ｎ型Ａ
ｌＧａＡｓ層５は電子供給層となる。ノンドープＧａＡ
ｓ層６は、ｎ型ＡｌＧａＡｓ層５の表面を覆い、表面を
保護する。さらに、ＳｉＮ層７はノンドープＧａＡｓ層
６表面を覆って保護する。
【００３２】負電圧を印加されたゲート電極からの電界
によってチャネル層４内の電子は排斥され、空乏層が延
びる。チャネル層４内で空乏層がどの程度延びているか
により、ソース電極１２ｓとドレイン電極１２ｄの間を
流れる電流が制御される。
によってチャネル層４内の電子は排斥され、空乏層が延
びる。チャネル層４内で空乏層がどの程度延びているか
により、ソース電極１２ｓとドレイン電極１２ｄの間を
流れる電流が制御される。
【００３３】なお、増幅動作においてはゲート電極１４
に信号電圧が印加され、ドレイン電極から出力信号が引
き出される。チャネル層４下に配置されたノンドープＡ
ｌＧａＡｓ層３は、チャネル層４よりも広いバンドギャ
ップを有するため、キャリアに対し電位障壁を形成し、
チャネル幅を画定する役割を果たす。
に信号電圧が印加され、ドレイン電極から出力信号が引
き出される。チャネル層４下に配置されたノンドープＡ
ｌＧａＡｓ層３は、チャネル層４よりも広いバンドギャ
ップを有するため、キャリアに対し電位障壁を形成し、
チャネル幅を画定する役割を果たす。
【００３４】本構成においては、オーミック接触を形成
するソース電極１２ｓ、ドレイン電極１２ｄは、ｎ型Ａ
ｌＧａＡｓ層５に接触するのみでなく、側方でノンドー
プＧａＡｓ層６と接し、さらに表面のＳｉＮ層７上に延
在する。このため、ソース電極１２ｓ、ドレイン電極１
２ｄとノンドープＧａＡｓ層６との間に間隙が生じるこ
とがなく、リフトオフ工程等におけるノッチ発生を効率
的に防止することができる。
するソース電極１２ｓ、ドレイン電極１２ｄは、ｎ型Ａ
ｌＧａＡｓ層５に接触するのみでなく、側方でノンドー
プＧａＡｓ層６と接し、さらに表面のＳｉＮ層７上に延
在する。このため、ソース電極１２ｓ、ドレイン電極１
２ｄとノンドープＧａＡｓ層６との間に間隙が生じるこ
とがなく、リフトオフ工程等におけるノッチ発生を効率
的に防止することができる。
【００３５】以下、図２〜図４を参照して電極の製造工
程を説明する。図２（Ａ）は、エピタキシャル成長工程
を示す。バッファ層２の上に、ノンドープＡｌＧａＡｓ
層３、ｎ型ＧａＡｓチャネル層４、ｎ型ＡｌＧａＡｓ電
子供給層５、ノンドープＧａＡｓ保護層６を順次ＭＢＥ
法でエピタキシャル成長し、さらにノンドープＧａＡｓ
層６表面上にＳｉＮ層７をプラズマＣＶＤによって堆積
する。
程を説明する。図２（Ａ）は、エピタキシャル成長工程
を示す。バッファ層２の上に、ノンドープＡｌＧａＡｓ
層３、ｎ型ＧａＡｓチャネル層４、ｎ型ＡｌＧａＡｓ電
子供給層５、ノンドープＧａＡｓ保護層６を順次ＭＢＥ
法でエピタキシャル成長し、さらにノンドープＧａＡｓ
層６表面上にＳｉＮ層７をプラズマＣＶＤによって堆積
する。
【００３６】次に、図２（Ｂ）に示すように、ＳｉＮ層
７表面上にノボラック樹脂のレジスト膜を厚さ１．０〜
２．０μｍ形成し、露光、現像することによってレジス
トマスク８を作成する。レジストマスク８は、オーミッ
ク電極を形成すべき部分に開口９を有する。
７表面上にノボラック樹脂のレジスト膜を厚さ１．０〜
２．０μｍ形成し、露光、現像することによってレジス
トマスク８を作成する。レジストマスク８は、オーミッ
ク電極を形成すべき部分に開口９を有する。
【００３７】次に、図２（Ｃ）に示すように、レジスト
マスク８に上部から波長約３６５ｎｍの紫外線を約５０
０Ｗ、１００〜２００秒間照射し、続いて基板温度約２
００°Ｃで３００秒間のベーキングを行なう。
マスク８に上部から波長約３６５ｎｍの紫外線を約５０
０Ｗ、１００〜２００秒間照射し、続いて基板温度約２
００°Ｃで３００秒間のベーキングを行なう。
【００３８】この紫外線照射とベーキングによって、レ
ジストマスク８は若干フローし、その表面部分は硬化が
進む。レジストマスク８ａの硬化部分は、入射紫外線量
に従って増加する。破線で示すように、硬化部分は、平
坦部ではほぼ一定の厚さを有するが、側部においては照
射する紫外線量が減少するため、その厚さが薄くなる。
ジストマスク８は若干フローし、その表面部分は硬化が
進む。レジストマスク８ａの硬化部分は、入射紫外線量
に従って増加する。破線で示すように、硬化部分は、平
坦部ではほぼ一定の厚さを有するが、側部においては照
射する紫外線量が減少するため、その厚さが薄くなる。
【００３９】図３（Ａ）に示すように、ＵＶキュアした
レジストマスク８ａを作成した後、露出しているＳｉＮ
層７およびその下のノンドープＧａＡｓ層６をリアクテ
ィブイオンエッチング（ＲＩＥ）によってエッチングす
る。
レジストマスク８ａを作成した後、露出しているＳｉＮ
層７およびその下のノンドープＧａＡｓ層６をリアクテ
ィブイオンエッチング（ＲＩＥ）によってエッチングす
る。
【００４０】ＲＩＥは、平行平板型電極を用いた異方性
エッチングによって行なう。ＳｉＮ層７は、弗化炭素系
ガスをエッチャントとして用い、ノンドープＧａＡｓ層
６は、塩素系ガス、不活性ガスの混合ガスをエッチャン
トとして用いてエッチングする。ＲＩＥエッチングの結
果、ＳｉＮ層７、ノンドープＧａＡｓ層６は、レジスト
マスク８ａの形状に整合してエッチングされる。
エッチングによって行なう。ＳｉＮ層７は、弗化炭素系
ガスをエッチャントとして用い、ノンドープＧａＡｓ層
６は、塩素系ガス、不活性ガスの混合ガスをエッチャン
トとして用いてエッチングする。ＲＩＥエッチングの結
果、ＳｉＮ層７、ノンドープＧａＡｓ層６は、レジスト
マスク８ａの形状に整合してエッチングされる。
【００４１】ＲＩＥエッチングに続き、図３（Ｂ）に示
すように、Ｏ2 プラズマ処理を行なう。たとえば、Ｏ2
プラズマ処理は、入力電力２００〜５００Ｗ、ガス圧
０．１ｔｏｒｒで約１０分間行なう。図２（Ｃ）を参照
して説明したように、レジストマスク８ａの表面はＵＶ
キュアされているが、ＵＶキャアされた表面層の厚さは
開口の側壁部において浅くなっている。このため、側壁
部においてはＯプラズマ処理によって他の部分よりも速
くレジスト層の浸食が開始する。
すように、Ｏ2 プラズマ処理を行なう。たとえば、Ｏ2
プラズマ処理は、入力電力２００〜５００Ｗ、ガス圧
０．１ｔｏｒｒで約１０分間行なう。図２（Ｃ）を参照
して説明したように、レジストマスク８ａの表面はＵＶ
キュアされているが、ＵＶキャアされた表面層の厚さは
開口の側壁部において浅くなっている。このため、側壁
部においてはＯプラズマ処理によって他の部分よりも速
くレジスト層の浸食が開始する。
【００４２】このため、開口部側壁においてオーバハン
グ１０が発生する。オーバハング１０の部分においては
ＳｉＮ層７の表面が露出する。オーバハングを形成した
時点で、Ｏ2 プラズマ処理を停止する。
グ１０が発生する。オーバハング１０の部分においては
ＳｉＮ層７の表面が露出する。オーバハングを形成した
時点で、Ｏ2 プラズマ処理を停止する。
【００４３】図４（Ａ）に示すように、オーバハング１
０を形成したレジストマスク８ｂの状態で、オーミック
電極１２の蒸着を行なう。このオーミック電極蒸着は、
自公転（衛星運動）するサセプタ上に半導体基板を保持
し、ＥＢ蒸着源、スパッタリング源等を用いた蒸着で行
なう。基板が自公転するため、基板面内のあらゆる方向
に均等に、かつある角度を持って蒸着物質が入射する。
０を形成したレジストマスク８ｂの状態で、オーミック
電極１２の蒸着を行なう。このオーミック電極蒸着は、
自公転（衛星運動）するサセプタ上に半導体基板を保持
し、ＥＢ蒸着源、スパッタリング源等を用いた蒸着で行
なう。基板が自公転するため、基板面内のあらゆる方向
に均等に、かつある角度を持って蒸着物質が入射する。
【００４４】このため、オーミック電極１２は、露出し
たｎ型ＡｌＧａＡｓ層５表面を覆うと共に側壁部に沿っ
て上昇し、かつＳｉＮ層７の上面をある程度覆うような
形状に形成される。すなわち、オーミック電極１２は、
レジストマスク８ｂと自己整合し、開口内の底面、側面
をすべて覆うと共に、上面にまで延在して形成される。
たｎ型ＡｌＧａＡｓ層５表面を覆うと共に側壁部に沿っ
て上昇し、かつＳｉＮ層７の上面をある程度覆うような
形状に形成される。すなわち、オーミック電極１２は、
レジストマスク８ｂと自己整合し、開口内の底面、側面
をすべて覆うと共に、上面にまで延在して形成される。
【００４５】その後、レジストマスク８ｂの剥離を行な
う。このレジスト膜剥離工程は、たとえば、アルカリ溶
液浸漬、有機溶液浸漬、超音波洗浄またはジェット吹き
付けによって行なうか、有機溶液処理、アルカリ溶液浸
漬、有機溶液洗浄によって行なう。
う。このレジスト膜剥離工程は、たとえば、アルカリ溶
液浸漬、有機溶液浸漬、超音波洗浄またはジェット吹き
付けによって行なうか、有機溶液処理、アルカリ溶液浸
漬、有機溶液洗浄によって行なう。
【００４６】開口部の全表面はオーミック電極１２によ
って覆われているため、ＡｌＧａＡｓ層５表面が剥離液
によって浸食されることはない。なお、レジストマスク
８ｂ表面上に蒸着された電極層１２ｗはレジストマスク
と共にリフトオフされる。
って覆われているため、ＡｌＧａＡｓ層５表面が剥離液
によって浸食されることはない。なお、レジストマスク
８ｂ表面上に蒸着された電極層１２ｗはレジストマスク
と共にリフトオフされる。
【００４７】図４（Ｂ）は、レジストマスク８ｂを除去
した状態を示す。なお、オーミック電極１つを作成する
部分を図示したが、ソース電極、ドレイン電極が同様に
一度に作成できることは自明であろう。
した状態を示す。なお、オーミック電極１つを作成する
部分を図示したが、ソース電極、ドレイン電極が同様に
一度に作成できることは自明であろう。
【００４８】なお、以上説明した電極作成工程はオーミ
ック電極の作成のみに限らない。ゲート電極も同様の工
程で作成することができる。ゲート電極もＷＳｉ／Ｔｉ
／Ａｕに限らず、Ａｌ等で形成してもよい。
ック電極の作成のみに限らない。ゲート電極も同様の工
程で作成することができる。ゲート電極もＷＳｉ／Ｔｉ
／Ａｕに限らず、Ａｌ等で形成してもよい。
【００４９】図５は、ソース電極、ドレイン電極、ゲー
ト電極を全て上述の工程で作成した例を示す。半絶縁性
ＧａＡｓ基板１の上にノンドープＧａＡｓバッファ層
２、ノンドープＡｌＧａＡｓ層３、ｎ型ＧａＡｓチャネ
ル層４、ｎ型ＡｌＧａＡｓ電子供給層５がエピタキシャ
ルに積層されている点は図１の場合と同様である。
ト電極を全て上述の工程で作成した例を示す。半絶縁性
ＧａＡｓ基板１の上にノンドープＧａＡｓバッファ層
２、ノンドープＡｌＧａＡｓ層３、ｎ型ＧａＡｓチャネ
ル層４、ｎ型ＡｌＧａＡｓ電子供給層５がエピタキシャ
ルに積層されている点は図１の場合と同様である。
【００５０】ｎ型ＡｌＧａＡｓ層５の表面上には、ノン
ドープＧａＡｓ保護層６およびＳｉＮ絶縁層７が積層さ
れており、電極形成部分には開口が形成されている。こ
れらの開口部分に保護層６、７上面にまで延在するオー
ミック電極１２ｓ、１２ｄおよびショットキゲート電極
１５が形成されている。なお、ソース電極１２ｓ、ドレ
イン電極１２ｄは同時に作成することができる。
ドープＧａＡｓ保護層６およびＳｉＮ絶縁層７が積層さ
れており、電極形成部分には開口が形成されている。こ
れらの開口部分に保護層６、７上面にまで延在するオー
ミック電極１２ｓ、１２ｄおよびショットキゲート電極
１５が形成されている。なお、ソース電極１２ｓ、ドレ
イン電極１２ｄは同時に作成することができる。
【００５１】以上の実施例によれば、電極金属膜形成の
際、下地半導体層が開口内に露出することがなく、その
後のリフトオフ工程においてノッチ発生を防止すること
ができる。
際、下地半導体層が開口内に露出することがなく、その
後のリフトオフ工程においてノッチ発生を防止すること
ができる。
【００５２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
埋め込み型電極を形成する際に、下層にノッチを発生さ
せることを防止することができる。
埋め込み型電極を形成する際に、下層にノッチを発生さ
せることを防止することができる。
【図１】本発明の実施例による電界効果型半導体装置の
構成を示す断面図である。
構成を示す断面図である。
【図２】本発明の実施例による製造工程を説明するため
の概略断面図である。
の概略断面図である。
【図３】本発明の実施例による製造工程を説明するため
の概略断面図である。
の概略断面図である。
【図４】本発明の実施例による製造工程を説明するため
の概略断面図である。
の概略断面図である。
【図５】本発明の実施例による電界効果型半導体装置の
構成を示す断面図である。
構成を示す断面図である。
【図６】従来技術による電界効果型半導体装置の構成を
示す断面図である。
示す断面図である。
１ ＧａＡｓ基板 ２ ＧａＡｓバッファ層 ３ ノンドープＡｌＧａＡｓ層 ４ ｎ型ＧａＡｓチャネル層 ５ ｎ型ＡｌＧａＡｓ電子供給層 ６ ノンドープＧａＡｓ層 ７ ＳｉＮ層 １２ オーミック電極 １３ 下層ゲート電極 １４ 上層ゲート電極 １５ ゲート電極 Ｖ バイアス電圧源
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−198664（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/778 H01L 29/812
Claims (5)
- 【請求項１】 キャリアがその内部を走行する化合物半
導体の活性層を、下地結晶上にエピタキシャル成長する
工程と、 前記活性層上に配置され、活性層表面を保護するアンド
ープ化合物半導体層を含む保護層を形成する工程と、 前記保護層上にレジスト膜を形成する工程と、 前記レジスト膜を露光現像して開口部を形成する工程
と、 前記レジスト膜の表面に対して、方向性のあるキュアリ
ングを行う工程と、 前記レジスト膜をマスクとして前記アンドープ化合物半
導体層を異方性エッチングし、前記活性層を露出する工
程と、 前記レジスト膜の一部を酸素プラズマで処理する工程
と、 前記露出した活性層を埋め込むように電極層を形成する
工程と、 前記レジスト膜を除去すると共にその上の電極層をリフ
トオフする工程とを含む半導体装置の製造方法。 - 【請求項２】 前記保護層を形成する工程が、 前記アンドープ化合物半導体層をエピタキシャル成長
し、その上に絶縁保護層を形成することを含み、前記異
方性エッチングする工程が前記絶縁保護層も異方性エッ
チングする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記キュアリングを行なう工程が前記レ
ジスト膜上に上方から紫外線を照射することを含む請求
項１または２記載の半導体装置の製造方法。 - 【請求項４】 前記キュアリングを行なう工程が、さら
に前記レジスト膜を加熱することを含む請求項３記載の
半導体装置の製造方法。 - 【請求項５】 前記電極層を形成する工程が、下地結晶
を衛星運動する支持体上に保持して自公転させながら行
なわれる請求項１〜４のいずれか１項に記載の半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33753693A JP3294411B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
| US08/330,583 US5445979A (en) | 1993-12-28 | 1994-10-28 | Method of making field effect compound semiconductor device with eaves electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33753693A JP3294411B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07201888A JPH07201888A (ja) | 1995-08-04 |
| JP3294411B2 true JP3294411B2 (ja) | 2002-06-24 |
Family
ID=18309579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33753693A Expired - Fee Related JP3294411B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5445979A (ja) |
| JP (1) | JP3294411B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2565119B2 (ja) * | 1993-11-30 | 1996-12-18 | 日本電気株式会社 | パターン形成方法 |
| US5693548A (en) * | 1994-12-19 | 1997-12-02 | Electronics And Telecommunications Research Institute | Method for making T-gate of field effect transistor |
| JP3349001B2 (ja) * | 1994-12-29 | 2002-11-20 | ソニー株式会社 | 金属膜の形成方法 |
| JP3360461B2 (ja) * | 1995-01-31 | 2002-12-24 | ソニー株式会社 | メタル成膜工程の前処理方法 |
| JPH08321486A (ja) * | 1995-05-24 | 1996-12-03 | Sony Corp | 金属膜のパターン形成方法 |
| JP3616447B2 (ja) * | 1996-02-27 | 2005-02-02 | 富士通株式会社 | 半導体装置 |
| JP3337622B2 (ja) * | 1997-07-16 | 2002-10-21 | 松下電器産業株式会社 | 選択的エッチング液及びそのエッチング液を用いた半導体装置の製造方法 |
| US6087207A (en) * | 1998-09-29 | 2000-07-11 | Raytheon Company | Method of making pseudomorphic high electron mobility transistors |
| JP2004103656A (ja) * | 2002-09-05 | 2004-04-02 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| US6861376B1 (en) * | 2002-10-10 | 2005-03-01 | Taiwan Semiconductor Manufacturing Co. | Photoresist scum free process for via first dual damascene process |
| US7045404B2 (en) * | 2004-01-16 | 2006-05-16 | Cree, Inc. | Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof |
| EP1612866B1 (en) * | 2004-06-30 | 2014-07-30 | Imec | AlGaN/GaN Hemt Devices |
| JP5248743B2 (ja) * | 2004-06-30 | 2013-07-31 | アイメック | 半導体装置および半導体装置の製造方法 |
| US7547928B2 (en) * | 2004-06-30 | 2009-06-16 | Interuniversitair Microelektronica Centrum (Imec) | AlGaN/GaN high electron mobility transistor devices |
| JP5114947B2 (ja) * | 2006-12-28 | 2013-01-09 | 富士通株式会社 | 窒化物半導体装置とその製造方法 |
| US7713860B2 (en) * | 2007-10-13 | 2010-05-11 | Wan-Ling Yu | Method of forming metallic bump on I/O pad |
| US7947545B2 (en) * | 2007-10-31 | 2011-05-24 | Avago Technologies Wireless Ip (Singapore) Pte. Ltd. | Method for producing a transistor gate with sub-photolithographic dimensions |
| JP2010205829A (ja) * | 2009-03-02 | 2010-09-16 | Mitsubishi Electric Corp | 半導体発光素子及びその製造方法 |
| KR101774933B1 (ko) * | 2010-03-02 | 2017-09-06 | 삼성전자 주식회사 | 듀얼 디플리션을 나타내는 고 전자 이동도 트랜지스터 및 그 제조방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154539A (ja) * | 1984-01-24 | 1985-08-14 | Nec Corp | アルミ配線の形成方法 |
| DE3839770A1 (de) * | 1988-11-25 | 1990-05-31 | Licentia Gmbh | Verfahren zur herstellung von gate-elektroden |
| US5139968A (en) * | 1989-03-03 | 1992-08-18 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a t-shaped gate electrode |
| US5116772A (en) * | 1990-12-26 | 1992-05-26 | Electronics And Telecommunications Research Institute | Method for manufacturing a junction field effect transisor |
| JP3119957B2 (ja) * | 1992-11-30 | 2000-12-25 | 株式会社東芝 | 半導体装置の製造方法 |
| US5288660A (en) * | 1993-02-01 | 1994-02-22 | Avantek, Inc. | Method for forming self-aligned t-shaped transistor electrode |
-
1993
- 1993-12-28 JP JP33753693A patent/JP3294411B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-28 US US08/330,583 patent/US5445979A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5445979A (en) | 1995-08-29 |
| JPH07201888A (ja) | 1995-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6274893B1 (en) | Compound semiconductor device and method of manufacturing the same | |
| JP2930982B2 (ja) | ＧａＡｓ集積回路およびその製造方法 | |
| US5445979A (en) | Method of making field effect compound semiconductor device with eaves electrode | |
| JP3233207B2 (ja) | 電界効果トランジスタの製造方法 | |
| US6144048A (en) | Heterojunction field effect transistor and method of fabricating the same | |
| JP4182376B2 (ja) | 半導体装置 | |
| JP3377022B2 (ja) | ヘテロ接合型電界効果トランジスタの製造方法 | |
| JP3147036B2 (ja) | 化合物半導体装置及びその製造方法 | |
| JP2003086608A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP2001185717A (ja) | 半導体装置及びその製造方法 | |
| US5837570A (en) | Heterostructure semiconductor device and method of fabricating same | |
| JP3077599B2 (ja) | 電界効果トランジスタ | |
| JPH0260222B2 (ja) | ||
| JP3123940B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3434623B2 (ja) | 電界効果トランジスタ | |
| JP4120899B2 (ja) | 化合物半導体電界効果トランジスタ及びその製造方法 | |
| JP2837036B2 (ja) | ゲート電極の形成方法 | |
| EP0805498B1 (en) | High electron mobility transistor and method of manufacturing same | |
| JPH0969611A (ja) | 半導体装置およびその製造方法 | |
| JPH11354542A (ja) | 半導体装置及びその製造方法 | |
| JP2001267554A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP3383057B2 (ja) | 半導体装置 | |
| JPH0574813A (ja) | 化合物半導体装置 | |
| JP3710613B2 (ja) | 半導体装置 | |
| JPS62115781A (ja) | 電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020319 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080405 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090405 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |