JP3296645B2 - ２画面駆動回路 - Google Patents
２画面駆動回路Info
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- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、ＬＣＤやＥＬの様な
ディスプレイの表示画面を電気的に２つに分割し、その
分割した表示画面を並行的に表示駆動させる２画面駆動
回路の改良に関する。
ディスプレイの表示画面を電気的に２つに分割し、その
分割した表示画面を並行的に表示駆動させる２画面駆動
回路の改良に関する。
【０００２】
【従来の技術】従来この種のディスプレイでは、表示画
面を上下に２分割し、上下の画面を並行して駆動するこ
とによって走査スピードを半分に落とし、画面のコント
ラストや明るさを増加させることが一般に行われてい
る。
面を上下に２分割し、上下の画面を並行して駆動するこ
とによって走査スピードを半分に落とし、画面のコント
ラストや明るさを増加させることが一般に行われてい
る。
【０００３】更に、従来の１画面駆動回路との整合性を
とりながら上記した２画面駆動を行なわせるため、１フ
レーム分の画像データを記憶する画像メモリを別に備
え、その画像メモリに対するデータの更新をしながら、
画像メモリ中の必要なデータを順次読み出して、２画面
駆動用の画像データとして利用するものも知られる。
とりながら上記した２画面駆動を行なわせるため、１フ
レーム分の画像データを記憶する画像メモリを別に備
え、その画像メモリに対するデータの更新をしながら、
画像メモリ中の必要なデータを順次読み出して、２画面
駆動用の画像データとして利用するものも知られる。
【０００４】
【発明が解決しようとする課題】しかしながら、ディス
プレイにおける解像度および表示可能色は今後著しく増
加する傾向にあり、それに伴って画像メモリとして使用
されるＲＡＭにもバス幅が広く高速なものが必要となっ
てきている。かかるＲＡＭにおけるデータ転送速度の高
速化、すなわちデータアクセスタイムばかりでなくサイ
クルタイムも短いものの要求に対しては、バス幅を大き
くすることにより、ＲＡＭに対するデータ処理速度の低
減化を図って安価なものを使用可能とすることが考えら
れる。しかし、バス幅を増大すると使用する配線基板の
面積を増大せざるを得ず、新たな不都合となる。
プレイにおける解像度および表示可能色は今後著しく増
加する傾向にあり、それに伴って画像メモリとして使用
されるＲＡＭにもバス幅が広く高速なものが必要となっ
てきている。かかるＲＡＭにおけるデータ転送速度の高
速化、すなわちデータアクセスタイムばかりでなくサイ
クルタイムも短いものの要求に対しては、バス幅を大き
くすることにより、ＲＡＭに対するデータ処理速度の低
減化を図って安価なものを使用可能とすることが考えら
れる。しかし、バス幅を増大すると使用する配線基板の
面積を増大せざるを得ず、新たな不都合となる。
【０００５】本発明は上記した不都合に対してなされた
ものであって、画像メモリに対して要求されるデータの
転送レイトを大幅に減少させることができ、メモリに低
速のものを使用し、あるいはバス幅を縮小してチップの
使用個数の減少を図り、製造コストの低減とコンパクト
化を可能とすることができる２画面駆動回路を提供する
ことを目的とする。
ものであって、画像メモリに対して要求されるデータの
転送レイトを大幅に減少させることができ、メモリに低
速のものを使用し、あるいはバス幅を縮小してチップの
使用個数の減少を図り、製造コストの低減とコンパクト
化を可能とすることができる２画面駆動回路を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】本発明にかかる２画面駆
動回路１０は、図１にその概略的な構成を示す如く、そ
の入力側を例えば従来と略同様な構成のＣＲＴコントロ
ーラ１２の出力側に接続する一方、このＣＲＴコントロ
ーラ１２から図４（ａ）の如く１つの画面表示用として
送られる一連の入力画像データ３０を、図４（ｂ）の様
に上下２つに分割した画面２０ａ・２０ｂの並行した表
示用の第１及び第２の出力画像データ３４ａ・３４ｂに
変換して、ディスプレイ１４に出力可能とするものであ
る。
動回路１０は、図１にその概略的な構成を示す如く、そ
の入力側を例えば従来と略同様な構成のＣＲＴコントロ
ーラ１２の出力側に接続する一方、このＣＲＴコントロ
ーラ１２から図４（ａ）の如く１つの画面表示用として
送られる一連の入力画像データ３０を、図４（ｂ）の様
に上下２つに分割した画面２０ａ・２０ｂの並行した表
示用の第１及び第２の出力画像データ３４ａ・３４ｂに
変換して、ディスプレイ１４に出力可能とするものであ
る。
【０００７】更に図２に示すごとく、入力画像データ３
０を１フレーム分、表示画面２０上における表示座標に
対応させて記憶可能とするとともに、所定ビット幅のデ
ータバス２６を備えた画像メモリ１８と、同期信号の入
力と連動し、前記画像メモリ１８に対してアドレスデー
タ４８と読出信号２２と書込信号２４とを入力可能とす
るアドレス変換部２８と、入力画像データ３０を、画像
メモリ１８のバス幅に対応させてシリアル状態からパラ
レル状態に変換するシリアル／パラレル変換部３２と、
そのシリアル／パラレル変換部３２から出力されるパラ
レル状の画像データと、画像メモリ１８から読み出した
画像データとを２つの入力端に個別に入力し、第１の出
力画像データ３４ａと第２の出力画像データ３４ｂとを
作成可能とするデータ合成部３６とを備えている。
０を１フレーム分、表示画面２０上における表示座標に
対応させて記憶可能とするとともに、所定ビット幅のデ
ータバス２６を備えた画像メモリ１８と、同期信号の入
力と連動し、前記画像メモリ１８に対してアドレスデー
タ４８と読出信号２２と書込信号２４とを入力可能とす
るアドレス変換部２８と、入力画像データ３０を、画像
メモリ１８のバス幅に対応させてシリアル状態からパラ
レル状態に変換するシリアル／パラレル変換部３２と、
そのシリアル／パラレル変換部３２から出力されるパラ
レル状の画像データと、画像メモリ１８から読み出した
画像データとを２つの入力端に個別に入力し、第１の出
力画像データ３４ａと第２の出力画像データ３４ｂとを
作成可能とするデータ合成部３６とを備えている。
【０００８】ここでシリアル／パラレル変換部３２の出
力側は、データ合成部３６の一方の入力端とは直結し、
画像メモリ１８のデータバス２６とは、書込信号２４で
オンオフ状態が規制されるアイソレータ４６を介して接
続し、更に画像メモリ１８のデータバス２６をデータ合
成部３６における他方の入力端に接続したものである。
更に、シリアル／パラレル変換部３２でパラレル変換さ
れるビット数分のシリアルデータが入力される期間を１
回分のデータ処理期間とし、任意のデータ処理期間中
に、前回のデータ処理期間中に入力された入力画像デー
タ３０を画像メモリ１８に対して書き込む一方、画像メ
モリ１８からは、その書き込まれた入力画像データ３０
に対応する他方画面における座標位置のデータを読み出
すとともに、両データをデータ合成部３６に入力すると
同時に、前回のデータ処理期間中に書き込み及び読み出
しがされたデータを、データ合成部３６から第１及び第
２の出力画像データ３４ａ・３４ｂとして上下画面２０
ａ・２０ｂに出力することを特徴とする。
力側は、データ合成部３６の一方の入力端とは直結し、
画像メモリ１８のデータバス２６とは、書込信号２４で
オンオフ状態が規制されるアイソレータ４６を介して接
続し、更に画像メモリ１８のデータバス２６をデータ合
成部３６における他方の入力端に接続したものである。
更に、シリアル／パラレル変換部３２でパラレル変換さ
れるビット数分のシリアルデータが入力される期間を１
回分のデータ処理期間とし、任意のデータ処理期間中
に、前回のデータ処理期間中に入力された入力画像デー
タ３０を画像メモリ１８に対して書き込む一方、画像メ
モリ１８からは、その書き込まれた入力画像データ３０
に対応する他方画面における座標位置のデータを読み出
すとともに、両データをデータ合成部３６に入力すると
同時に、前回のデータ処理期間中に書き込み及び読み出
しがされたデータを、データ合成部３６から第１及び第
２の出力画像データ３４ａ・３４ｂとして上下画面２０
ａ・２０ｂに出力することを特徴とする。
【０００９】
【作用】上記した構成により、バスライン５６を介して
送られるデータをＣＲＴコントローラ１２はビデオＲＡ
Ｍ５４上に展開するとともに、該ビデオＲＡＭ５４上の
画像データを、同期信号とともに２画面駆動回路１０に
対してシリアル状に送り込む。
送られるデータをＣＲＴコントローラ１２はビデオＲＡ
Ｍ５４上に展開するとともに、該ビデオＲＡＭ５４上の
画像データを、同期信号とともに２画面駆動回路１０に
対してシリアル状に送り込む。
【００１０】この入力された画像データ３０は、画像デ
ータ変換部１６を介して画像メモリ１８上の所定アドレ
スに書き込まれると同時に、ディスプレイ１４における
一方の画面における表示用の画像データ３４ｂとして出
力される。ここで入力された画像データ３０が下画面２
０ｂ用である場合、画像データ変換部１６は対応する上
画面２０ａ用の画像データ３４ａを画像メモリ１８から
読み出し、ディスプレイ１４に向けて出力するのであ
る。
ータ変換部１６を介して画像メモリ１８上の所定アドレ
スに書き込まれると同時に、ディスプレイ１４における
一方の画面における表示用の画像データ３４ｂとして出
力される。ここで入力された画像データ３０が下画面２
０ｂ用である場合、画像データ変換部１６は対応する上
画面２０ａ用の画像データ３４ａを画像メモリ１８から
読み出し、ディスプレイ１４に向けて出力するのであ
る。
【００１１】
【発明の効果】本発明は上記の如く、入力画像データ３
０をそのまま表示用の画像データ３４として利用するこ
とにより、画像メモリ１８に読み書きすべき単位時間当
たりのデータ量を減少することができ、データバス２６
のバス幅を広げることなく、画像メモリ１８に低速のＲ
ＡＭが使用できる。
０をそのまま表示用の画像データ３４として利用するこ
とにより、画像メモリ１８に読み書きすべき単位時間当
たりのデータ量を減少することができ、データバス２６
のバス幅を広げることなく、画像メモリ１８に低速のＲ
ＡＭが使用できる。
【００１２】
【実施例】本発明にかかる２画面駆動回路１０は、図１
にその全体的な構成を概略的に示す如く、パーソナルコ
ンピュータに使用されることが多いＣＲＴコントローラ
１２の出力側と、ＳＴＮ型の様な液晶やエレクトロルミ
ネッセンスなどの各種表示画面２０に対して２画面駆動
を可能とするディスプレイ１４との間に介装されて、入
力される１画面用の画像データを２画面用の画像データ
に変換するものであって、画像データ変換部１６と画像
メモリ１８とから構成される。
にその全体的な構成を概略的に示す如く、パーソナルコ
ンピュータに使用されることが多いＣＲＴコントローラ
１２の出力側と、ＳＴＮ型の様な液晶やエレクトロルミ
ネッセンスなどの各種表示画面２０に対して２画面駆動
を可能とするディスプレイ１４との間に介装されて、入
力される１画面用の画像データを２画面用の画像データ
に変換するものであって、画像データ変換部１６と画像
メモリ１８とから構成される。
【００１３】画像メモリ１８は図２に例示する如く、表
示画面２０上における各ドット毎の画像データを少なく
とも１フレーム分、表示画面２０上の表示座標に対応さ
せて格納可能としたものであって、アドレスを指定して
読出信号２２あるいは書込信号２４を印加することによ
り、任意のデータにアクセスできる様にしている。
示画面２０上における各ドット毎の画像データを少なく
とも１フレーム分、表示画面２０上の表示座標に対応さ
せて格納可能としたものであって、アドレスを指定して
読出信号２２あるいは書込信号２４を印加することによ
り、任意のデータにアクセスできる様にしている。
【００１４】例えば図３に示す如く、ディスプレイ１４
における表示画面２０の解像度を、縦４８０ドット、横
６４０ドットで、各ドットを１ビットで表現すると仮定
すると、画像メモリ１８には少なくとも、４８０×６４
０ビット分のメモリ容量を備え、データバス２６のバス
幅（本実施例では４ビット）に対応したビット数のデー
タが一度に読み書きされる。
における表示画面２０の解像度を、縦４８０ドット、横
６４０ドットで、各ドットを１ビットで表現すると仮定
すると、画像メモリ１８には少なくとも、４８０×６４
０ビット分のメモリ容量を備え、データバス２６のバス
幅（本実施例では４ビット）に対応したビット数のデー
タが一度に読み書きされる。
【００１５】画像データ変換部１６は、上記した画像メ
モリ１８に対してアクセスするための各種信号を形成す
るアドレス変換部２８と、入力画像データ３０をシリア
ル状態からパラレル状態に変換するシリアル／パラレル
変換部３２と、ディスプレイ１４に送る画像データ３４
を作成するデータ合成部３６とを備えている。
モリ１８に対してアクセスするための各種信号を形成す
るアドレス変換部２８と、入力画像データ３０をシリア
ル状態からパラレル状態に変換するシリアル／パラレル
変換部３２と、ディスプレイ１４に送る画像データ３４
を作成するデータ合成部３６とを備えている。
【００１６】ところでＣＲＴコントローラ１２から送ら
れる各種の信号は、図４（ａ）および図５（ｂ）に例示
する如く、２つの水平同期信号３８の間に、データイネ
ーブル信号４０で有効な入力画像データ３０の位置を特
定し且つクロック信号４２で同期をとりながら、表示画
面２０の左上隅の座標（１・１）から右上隅（１・６４
０）まで１行分のデータを１ビットずつシリアル状態で
送出する。更に図５（ａ）の如く、２つの垂直同期信号
４４の間に、４８０行分の走査を終えて右下隅の座標
（４８０・６４０）まで達すると、１フレーム分の入力
画像データ３０の送出を終了する様に構成されている。
れる各種の信号は、図４（ａ）および図５（ｂ）に例示
する如く、２つの水平同期信号３８の間に、データイネ
ーブル信号４０で有効な入力画像データ３０の位置を特
定し且つクロック信号４２で同期をとりながら、表示画
面２０の左上隅の座標（１・１）から右上隅（１・６４
０）まで１行分のデータを１ビットずつシリアル状態で
送出する。更に図５（ａ）の如く、２つの垂直同期信号
４４の間に、４８０行分の走査を終えて右下隅の座標
（４８０・６４０）まで達すると、１フレーム分の入力
画像データ３０の送出を終了する様に構成されている。
【００１７】シリアル／パラレル変換部３２は、上記の
様にしてシリアル状態で送られて来た画像データ３０を
入力とし、出力端５０と画像メモリ１８とをアイソレー
タ４６を介してデータバス２６で接続したものであり、
データバス２６のバス幅に対応させて、４ビットの画像
データ３０の入力毎にパラレル状態でデータを出力可能
とする。
様にしてシリアル状態で送られて来た画像データ３０を
入力とし、出力端５０と画像メモリ１８とをアイソレー
タ４６を介してデータバス２６で接続したものであり、
データバス２６のバス幅に対応させて、４ビットの画像
データ３０の入力毎にパラレル状態でデータを出力可能
とする。
【００１８】アドレス変換部２８は、上記した垂直同期
信号４４、データイネーブル信号４０およびクロック信
号４２を入力として、入力画像データ３０の表示画面２
０上における各座標位置を特定することにより、対応す
る画像メモリ１８上のアドレス、読出信号２２および書
込信号２４を作成する。
信号４４、データイネーブル信号４０およびクロック信
号４２を入力として、入力画像データ３０の表示画面２
０上における各座標位置を特定することにより、対応す
る画像メモリ１８上のアドレス、読出信号２２および書
込信号２４を作成する。
【００１９】例えば、図６の時刻ｔ１に入力画像データ
３０の送出が始まり、時刻ｔ２に座標（１・１）〜（１
・４）の４ビット分のデータがシリアル／パラレル変換
部３２から出力されると、書込信号２４を画像メモリ１
８とアイソレータ４６に送り、シリアル／パラレル変換
部３２と画像メモリ１８間のデータバス２６を開く。そ
れと同時に、アドレスバス４８を介して上記座標位置に
対応する画像メモリ１８上のアドレスを指定することに
より、該当のアドレスに画像データ３０が上書きされて
更新される。
３０の送出が始まり、時刻ｔ２に座標（１・１）〜（１
・４）の４ビット分のデータがシリアル／パラレル変換
部３２から出力されると、書込信号２４を画像メモリ１
８とアイソレータ４６に送り、シリアル／パラレル変換
部３２と画像メモリ１８間のデータバス２６を開く。そ
れと同時に、アドレスバス４８を介して上記座標位置に
対応する画像メモリ１８上のアドレスを指定することに
より、該当のアドレスに画像データ３０が上書きされて
更新される。
【００２０】ところでディスプレイ１４の表示画面２０
は、図３に示す如く、２４０行目と２４１行目との間で
上画面２０ａと下画面２０ｂとに２つに分割され、図４
（ｂ）の如く、両画面２０ａ・２０ｂが同時に並行して
走査される様に構成されている。すなわち、上記した上
画面２０ａにおける座標（１・１）〜（１・４）の走査
中は、下画面２０ｂにおける対応する座標（２４１・
１）〜（２４１・４）が走査される。
は、図３に示す如く、２４０行目と２４１行目との間で
上画面２０ａと下画面２０ｂとに２つに分割され、図４
（ｂ）の如く、両画面２０ａ・２０ｂが同時に並行して
走査される様に構成されている。すなわち、上記した上
画面２０ａにおける座標（１・１）〜（１・４）の走査
中は、下画面２０ｂにおける対応する座標（２４１・
１）〜（２４１・４）が走査される。
【００２１】そこでデータ合成部３６は、そのデータ入
力側が、シリアル／パラレル変換部３２の出力端５０お
よび画像メモリ１８のデータバス２６とに各々接続さ
れ、両者から送られるデータを利用して、上画面用と下
画面用の出力画像データ３４ａ・３４ｂとを並列してデ
ィスプレイ１４に送る。
力側が、シリアル／パラレル変換部３２の出力端５０お
よび画像メモリ１８のデータバス２６とに各々接続さ
れ、両者から送られるデータを利用して、上画面用と下
画面用の出力画像データ３４ａ・３４ｂとを並列してデ
ィスプレイ１４に送る。
【００２２】例えば、図６の時刻ｔ２にシリアル／パラ
レル変換部３２から出力されるデータは上画面２０ａ用
の画像データ３４ａであるから、時刻ｔ３〜ｔ４の間に
アドレス変換部２８から読出信号２２を画像メモリ１８
に送ると同時に、対応する下画面２０ｂの座標（２４１
・１）〜（２４１・４）のアドレスを指定して、データ
合成部３６に読み込む。そこでデータ合成部３６では、
次の時刻ｔ５までの間に、入力データとしてＣＲＴコン
トローラ１２から取り込んだ座標（１・１）〜（１・
４）のデータをそのまま上画面２０ａ用の画像データ３
４ａとして、画像メモリ１８から読み出した座標（２４
１・１）〜（２４１・４）のデータを下画面２０ｂ用の
画像データ３４ｂとして出力する。
レル変換部３２から出力されるデータは上画面２０ａ用
の画像データ３４ａであるから、時刻ｔ３〜ｔ４の間に
アドレス変換部２８から読出信号２２を画像メモリ１８
に送ると同時に、対応する下画面２０ｂの座標（２４１
・１）〜（２４１・４）のアドレスを指定して、データ
合成部３６に読み込む。そこでデータ合成部３６では、
次の時刻ｔ５までの間に、入力データとしてＣＲＴコン
トローラ１２から取り込んだ座標（１・１）〜（１・
４）のデータをそのまま上画面２０ａ用の画像データ３
４ａとして、画像メモリ１８から読み出した座標（２４
１・１）〜（２４１・４）のデータを下画面２０ｂ用の
画像データ３４ｂとして出力する。
【００２３】逆に入力された画像データ３０が下画面２
０ｂ用であれば、対応する上画面２０ａ用のデータが画
像メモリ１８から読み出され、上記と同様にデータ合成
部３６からディスプレイ１４に画像データ３４ａとして
出力される。すると、画像データ変換部１６から同時に
ディスプレイ１４に送られる垂直同期信号４４、水平同
期信号３８および表示用クロック信号５２により同期を
とりながら、上画面２０ａおよび下画面２０ｂともに４
ビットのデータを単位として図４（ｂ）の様に走査し、
画像を表示するのである。
０ｂ用であれば、対応する上画面２０ａ用のデータが画
像メモリ１８から読み出され、上記と同様にデータ合成
部３６からディスプレイ１４に画像データ３４ａとして
出力される。すると、画像データ変換部１６から同時に
ディスプレイ１４に送られる垂直同期信号４４、水平同
期信号３８および表示用クロック信号５２により同期を
とりながら、上画面２０ａおよび下画面２０ｂともに４
ビットのデータを単位として図４（ｂ）の様に走査し、
画像を表示するのである。
【００２４】なお上記した実施例においては、簡単のた
めに画像を２値表示する例を示したが、複数段階あるい
はカラー表示する場合においても略同様に実施できるこ
とは勿論である。また、データバス２６のバス幅も、適
宜増減して実施できる。
めに画像を２値表示する例を示したが、複数段階あるい
はカラー表示する場合においても略同様に実施できるこ
とは勿論である。また、データバス２６のバス幅も、適
宜増減して実施できる。
【図１】本発明の基本的な構成を示す概略図である。
【図２】本発明の実施例を示す説明図である。
【図３】表示画面上における座標位置の関係を示す説明
図である。
図である。
【図４】表示画面の走査手順を示す説明図であって、
（ａ）は１画面用の走査手順を、（ｂ）は２画面用の走
査手順を各々示す。
（ａ）は１画面用の走査手順を、（ｂ）は２画面用の走
査手順を各々示す。
【図５】画像データ変換部に対する各種入力信号の波形
図であって、（ａ）は１フレーム分の信号の関係、
（ｂ）は１走査ライン分の各種信号の関係を各々示す。
図であって、（ａ）は１フレーム分の信号の関係、
（ｂ）は１走査ライン分の各種信号の関係を各々示す。
【図６】画像データ変換部の内部における各種信号の関
係を示す波形図であって、（ａ）は入力信号を、（ｂ）
は画像メモリに対する出力信号を、（ｃ）はディスプレ
イに対する出力信号を各々示す。
係を示す波形図であって、（ａ）は入力信号を、（ｂ）
は画像メモリに対する出力信号を、（ｃ）はディスプレ
イに対する出力信号を各々示す。
１０ ２画面駆動回路 １２ ＣＲＴコントローラ １４ ディスプレイ １６ 画像データ変換部 １８ 画像メモリ ２０ 表示画面 ２２ 読出信号 ２４ 書込信号 ２６ データバス ２８ アドレス変換部 ３０ データ信号 ３２ シリアル／パラレル変換部 ３４ 画像データ ３６ データ合成部 ３８ 水平同期信号 ４０ データイネーブル信号 ４２ クロック信号 ４４ 垂直同期信号 ４６ アイソレータ ４８ アドレスバス ５０ 出力端 ５２ 表示用クロック信号 ５４ ビデオＲＡＭ ５６ バスライン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/36 G02F 1/133 505 G09G 3/20
Claims (1)
- 【請求項１】 ディスプレイ（１４）に対する１つの画
面表示用として同期信号とともにシリアル状態で送られ
る一連の入力画像データ（３０）を、上下２つに分割し
た上画面（２０ａ）と下画面（２０ｂ）における並行し
た表示を可能とする第１出力画像データ（３４ａ）及び
第２出力画像データ（３４ｂ）に変換する２画面駆動回
路であって、前記 入力画像データ（３０）を１フレーム分、表示画面
（２０）上における表示座標に対応させて記憶可能とす
るとともに、所定ビット幅のデータバス（２６）を備え
た画像メモリ（１８）と、前記同期信号の入力と連動し、前記画像メモリ（１８）
に対してアドレスデータ（４８）と読出信号（２２）と
書込信号（２４）とを入力可能とするアドレス変換部
（２８）と、 前記入力画像データ（３０）を、前記画像メモリ（１
８）のバス幅に対応させてシリアル状態からパラレル状
態に変換するシリアル／パラレル変換部（３２）と、 該シリアル／パラレル変換部（３２）から出力されるパ
ラレル状の画像データと、前記画像メモリ（１８）から
読み出した画像データとを２つの入力端に個別に入力
し、前記第１の出力画像データ（３４ａ）と第２の出力
画像データ（３４ｂ）とを作成可能とするデータ合成部
（３６）とを備えるとともに、 前記シリアル／パラレル変換部（３２）の出力側は、前
記データ合成部（３６）の一方の入力端とは直結し、前
記画像メモリ（１８）のデータバス（２６）とは、前記
書込信号（２４）でオンオフ状態が規制されるアイソレ
ータ（４６）を介して接続し、 更に前記画像メモリ（１８）のデータバス（２６）を前
記データ合成部（３６）における他方の入力端に接続し
たものであって、 前記シリアル／パラレル変換部（３２）でパラレル変換
されるビット数分のシリアルデータが入力される期間を
１回分のデータ処理期間とし、 任意のデータ処理期間中に、 前回のデータ処理期間中に入力された入力画像データ
（３０）を画像メモリ（ １８）に対して書き込む一方、
画像メモリ（１８）から、その書き込まれた入力画像デ
ータ（３０）に対応する他方画面における座標位置のデ
ータを読み出すとともに、両データをデータ合成部（３
６）に入力すると同時に、 前回のデータ処理期間中に書き込み及び読み出しがされ
たデータを、前記データ合成部（３６）から前記第１及
び第２の出力画像データ（３４ａ）（３４ｂ）として上
下画面（２０ａ）・（２０ｂ）に出力する ことを特徴と
する２画面駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29731793A JP3296645B2 (ja) | 1993-11-02 | 1993-11-02 | ２画面駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29731793A JP3296645B2 (ja) | 1993-11-02 | 1993-11-02 | ２画面駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07129131A JPH07129131A (ja) | 1995-05-19 |
| JP3296645B2 true JP3296645B2 (ja) | 2002-07-02 |
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ID=17844949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29731793A Expired - Fee Related JP3296645B2 (ja) | 1993-11-02 | 1993-11-02 | ２画面駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3296645B2 (ja) |
-
1993
- 1993-11-02 JP JP29731793A patent/JP3296645B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07129131A (ja) | 1995-05-19 |
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