JP3297773B2 - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ論理回路に関
し、特に複数のＣＭＯＳゲートからなる機能ブロックを
有するＣＭＯＳ論理回路に関する。
し、特に複数のＣＭＯＳゲートからなる機能ブロックを
有するＣＭＯＳ論理回路に関する。
【０００２】
【従来の技術】１つのチップ内でｎチャネルＭＯＳトラ
ンジスタ（以下、ｎＭＯＳトランジスタと称する）とｐ
ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと称
する）を組み合わせた構造のＣＭＯＳを用いたＩＣは、
論理回路の定常状態では電流が流れず、電位が高いか低
いかの状態が変わるときにだけ電流が過渡的に流れるの
で、電力消費が極めて少ないという特長を持っている。
ンジスタ（以下、ｎＭＯＳトランジスタと称する）とｐ
ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと称
する）を組み合わせた構造のＣＭＯＳを用いたＩＣは、
論理回路の定常状態では電流が流れず、電位が高いか低
いかの状態が変わるときにだけ電流が過渡的に流れるの
で、電力消費が極めて少ないという特長を持っている。
【０００３】ところが、近年、ＬＳＩを構成する微細ト
ランジスタの信頼性の低下や、ＬＳＩの大規模化に伴う
消費電力の増大の問題が顕在化し、動作電源電圧の低
下、即ち低電源電圧化への指向が強まってきている。
ランジスタの信頼性の低下や、ＬＳＩの大規模化に伴う
消費電力の増大の問題が顕在化し、動作電源電圧の低
下、即ち低電源電圧化への指向が強まってきている。
【０００４】
【発明が解決しようとする課題】しかしながら、他のＩ
Ｃとの互換性を考えると、動作電源電圧を簡単には変え
ることはできない。したがって、動作電源電圧を変えず
に低消費電力化を図るためには、回路内部に降圧回路を
組み込む必要があり、回路構成が複雑化するとともに、
コスト高となってしまう。
Ｃとの互換性を考えると、動作電源電圧を簡単には変え
ることはできない。したがって、動作電源電圧を変えず
に低消費電力化を図るためには、回路内部に降圧回路を
組み込む必要があり、回路構成が複雑化するとともに、
コスト高となってしまう。
【０００５】また、低電源電圧化を進めていった場合で
も、回路の高速動作は確保する必要があるため、ＭＯＳ
トランジスタの閾値電圧Ｖthを低く設定する必要があ
る。しかしながら、ＭＯＳトランジスタのゲートスウィ
ング値Ｓには理論的限界があり（例えば、Ｓ≧６０ｍＶ
／ｄｅｃ；室温にて）、図５に示すＭＯＳトランジスタ
のＶg ‐Ｉd 特性から明らかなように、低Ｖth化によっ
て非導通時のリーク電流が増えるため、消費電力の増大
につながるという問題があった。
も、回路の高速動作は確保する必要があるため、ＭＯＳ
トランジスタの閾値電圧Ｖthを低く設定する必要があ
る。しかしながら、ＭＯＳトランジスタのゲートスウィ
ング値Ｓには理論的限界があり（例えば、Ｓ≧６０ｍＶ
／ｄｅｃ；室温にて）、図５に示すＭＯＳトランジスタ
のＶg ‐Ｉd 特性から明らかなように、低Ｖth化によっ
て非導通時のリーク電流が増えるため、消費電力の増大
につながるという問題があった。
【０００６】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、回路内部に降圧回路
を組み込むことなく回路動作時の消費電力の低減が図れ
るとともに、低Ｖth化によって回路動作の高速化が可能
なＣＭＯＳ論理回路を提供することにある。
であり、その目的とするところは、回路内部に降圧回路
を組み込むことなく回路動作時の消費電力の低減が図れ
るとともに、低Ｖth化によって回路動作の高速化が可能
なＣＭＯＳ論理回路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるＣＭＯＳ論理回路は、複数のＣＭＯＳ
ゲートからなる機能ブロックを、各ＣＭＯＳゲートの電
源ライン同士およびグランドライン同士を共通接続した
状態で設けるとともに、機能ブロックの共通電源ライン
と外部電源との間にｎＭＯＳトランジスタを、機能ブロ
ックの共通グランドラインとグランドとの間にｐＭＯＳ
トランジスタをそれぞれ接続し、機能ブロックの動作時
にｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを
導通状態にし、加えて機能ブロックの後段に出力バッフ
ァを設け、機能ブロックから出力される信号の振幅を外
部電源の電源電圧の振幅に変換して出力するとともに、
ｎチャネルＭＯＳトランジスタおよびｐＭＯＳトランジ
スタが互いに逆相の制御クロックによって導通／非導通
の制御がなされ、出力バッファが当該制御クロックによ
って導通／非導通の制御がなされる構成となっている。
に、本発明によるＣＭＯＳ論理回路は、複数のＣＭＯＳ
ゲートからなる機能ブロックを、各ＣＭＯＳゲートの電
源ライン同士およびグランドライン同士を共通接続した
状態で設けるとともに、機能ブロックの共通電源ライン
と外部電源との間にｎＭＯＳトランジスタを、機能ブロ
ックの共通グランドラインとグランドとの間にｐＭＯＳ
トランジスタをそれぞれ接続し、機能ブロックの動作時
にｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを
導通状態にし、加えて機能ブロックの後段に出力バッフ
ァを設け、機能ブロックから出力される信号の振幅を外
部電源の電源電圧の振幅に変換して出力するとともに、
ｎチャネルＭＯＳトランジスタおよびｐＭＯＳトランジ
スタが互いに逆相の制御クロックによって導通／非導通
の制御がなされ、出力バッファが当該制御クロックによ
って導通／非導通の制御がなされる構成となっている。
【０００８】
【作用】上記構成のＣＭＯＳ論理回路において、機能ブ
ロックの動作時には、ｎＭＯＳトランジスタおよびｐＭ
ＯＳトランジスタが導通状態になる。すると、外部電源
電圧がｎＭＯＳトランジスタを介して機能ブロックの共
通電源ラインに印加されるとともに、機能ブロックの共
通グランドラインがｐＭＯＳトランジスタを介して接地
される。
ロックの動作時には、ｎＭＯＳトランジスタおよびｐＭ
ＯＳトランジスタが導通状態になる。すると、外部電源
電圧がｎＭＯＳトランジスタを介して機能ブロックの共
通電源ラインに印加されるとともに、機能ブロックの共
通グランドラインがｐＭＯＳトランジスタを介して接地
される。
【０００９】これにより、機能ブロックには実際に、外
部電源の電圧レベルよりもｎＭＯＳトランジスタおよび
ｐＭＯＳトランジスタの各閾値電圧分だけ低い電圧が動
作電源電圧として印加される。すなわち、見掛け上、機
能ブロック内部での低電源電圧化が達成される。また、
この低電源電圧化により、機能ブロックから出力される
信号の振幅が小さくなっても、出力バッファの作用によ
り、この信号が外部に出力される前に元の振幅に戻され
る。しかも、出力バッファの導通／非導通の制御が、ｎ
ＭＯＳトランジスタおよびｐＭＯＳトランジスタの導通
／非導通に同期してなされるため、機能ブロックの非動
作時に当該出力バッファで電力が消費されることもな
い。
部電源の電圧レベルよりもｎＭＯＳトランジスタおよび
ｐＭＯＳトランジスタの各閾値電圧分だけ低い電圧が動
作電源電圧として印加される。すなわち、見掛け上、機
能ブロック内部での低電源電圧化が達成される。また、
この低電源電圧化により、機能ブロックから出力される
信号の振幅が小さくなっても、出力バッファの作用によ
り、この信号が外部に出力される前に元の振幅に戻され
る。しかも、出力バッファの導通／非導通の制御が、ｎ
ＭＯＳトランジスタおよびｐＭＯＳトランジスタの導通
／非導通に同期してなされるため、機能ブロックの非動
作時に当該出力バッファで電力が消費されることもな
い。
【００１０】一方、機能ブロックの非動作時には、ｎＭ
ＯＳトランジスタおよびｐＭＯＳトランジスタが非導通
状態になり、機能ブロックへの電源供給が断たれる。し
たがって、機能ブロック内のＭＯＳトランジスタの閾値
電圧が低く設定されていても、非動作時の機能ブロック
での消費電力はｎＭＯＳトランジスタおよびｐＭＯＳト
ランジスタによって抑制される。
ＯＳトランジスタおよびｐＭＯＳトランジスタが非導通
状態になり、機能ブロックへの電源供給が断たれる。し
たがって、機能ブロック内のＭＯＳトランジスタの閾値
電圧が低く設定されていても、非動作時の機能ブロック
での消費電力はｎＭＯＳトランジスタおよびｐＭＯＳト
ランジスタによって抑制される。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明によるＣＭＯＳ論理回路の
一実施例を示す構成図である。図１において、複数のＣ
ＭＯＳゲートからなる例えばレジスタの如き一定の機能
を持つ機能ブロック１が設けられている。なお、この機
能ブロック１としては、単に複数のＣＭＯＳゲートの集
合からなる回路構成のものであっても良い。
に説明する。図１は、本発明によるＣＭＯＳ論理回路の
一実施例を示す構成図である。図１において、複数のＣ
ＭＯＳゲートからなる例えばレジスタの如き一定の機能
を持つ機能ブロック１が設けられている。なお、この機
能ブロック１としては、単に複数のＣＭＯＳゲートの集
合からなる回路構成のものであっても良い。
【００１２】この機能ブロック１内部のＭＯＳトランジ
スタの閾値電圧Ｖthは、高速動作を考慮して従来よりも
低い値に設定される。機能ブロック１において、複数の
ＣＭＯＳゲートの各電源ラインは共通に接続されてい
る。そして、この共通電源ライン２は、ｎＭＯＳトラン
ジスタ３を介して外部電源（Ｖdd）に接続されている。
スタの閾値電圧Ｖthは、高速動作を考慮して従来よりも
低い値に設定される。機能ブロック１において、複数の
ＣＭＯＳゲートの各電源ラインは共通に接続されてい
る。そして、この共通電源ライン２は、ｎＭＯＳトラン
ジスタ３を介して外部電源（Ｖdd）に接続されている。
【００１３】また、複数のＣＭＯＳゲートの各グランド
ラインも共通に接続されている。そして、この共通グラ
ンドライン４は、ｐＭＯＳトランジスタ５を介して選択
的に接地される。ｎＭＯＳトランジスタ３およびｐＭＯ
Ｓトランジスタ５の閾値電圧Ｖthは、機能ブロック１内
部のＭＯＳトランジスタの閾値電圧Ｖthよりも絶対値の
大きな値に設定される。
ラインも共通に接続されている。そして、この共通グラ
ンドライン４は、ｐＭＯＳトランジスタ５を介して選択
的に接地される。ｎＭＯＳトランジスタ３およびｐＭＯ
Ｓトランジスタ５の閾値電圧Ｖthは、機能ブロック１内
部のＭＯＳトランジスタの閾値電圧Ｖthよりも絶対値の
大きな値に設定される。
【００１４】ｎＭＯＳトランジスタ３のゲートには、外
部から供給される制御クロックφが印加される。一方、
ｐＭＯＳトランジスタ５のゲートには、制御クロックφ
がインバータ６で反転されて印加される。すなわち、ｎ
ＭＯＳトランジスタ３およびｐＭＯＳトランジスタ５
は、互いに逆相の制御クロックφ，φN によって導通／
非導通の制御が行われる。
部から供給される制御クロックφが印加される。一方、
ｐＭＯＳトランジスタ５のゲートには、制御クロックφ
がインバータ６で反転されて印加される。すなわち、ｎ
ＭＯＳトランジスタ３およびｐＭＯＳトランジスタ５
は、互いに逆相の制御クロックφ，φN によって導通／
非導通の制御が行われる。
【００１５】機能ブロック１の出力側には、この機能ブ
ロック１の出力信号の振幅を外部電源の電源電圧Ｖddに
基づく振幅（０〜Ｖdd）に変換して出力する出力バッフ
ァ７が設けられている。この出力バッファ７は、コンプ
リメンタリ接続されたｐＭＯＳトランジスタ８およびｎ
ＭＯＳトランジスタ９からなるＣＭＯＳインバータを基
本構成とし、機能ブロック１の出力信号を両トランジス
タ８，９のゲート入力とし、両トランジスタ８，９のド
レイン共通接続点から振幅（０〜Ｖdd）の出力信号を導
出する構成となっている。
ロック１の出力信号の振幅を外部電源の電源電圧Ｖddに
基づく振幅（０〜Ｖdd）に変換して出力する出力バッフ
ァ７が設けられている。この出力バッファ７は、コンプ
リメンタリ接続されたｐＭＯＳトランジスタ８およびｎ
ＭＯＳトランジスタ９からなるＣＭＯＳインバータを基
本構成とし、機能ブロック１の出力信号を両トランジス
タ８，９のゲート入力とし、両トランジスタ８，９のド
レイン共通接続点から振幅（０〜Ｖdd）の出力信号を導
出する構成となっている。
【００１６】また、出力バッファ７において、ｐＭＯＳ
トランジスタ８のソースと外部電源（Ｖdd）間にｐＭＯ
Ｓトランジスタ１０が接続され、ｎＭＯＳトランジスタ
９のソースとグランド間にｎＭＯＳトランジスタ１１が
接続されている。ｐＭＯＳトランジスタ８のゲートに
は、制御クロックφがインバータ１２で反転されて印加
される。一方、ｎＭＯＳトランジスタ１１のゲートに
は、制御クロックφNがインバータ１３で反転されて印
加される。
トランジスタ８のソースと外部電源（Ｖdd）間にｐＭＯ
Ｓトランジスタ１０が接続され、ｎＭＯＳトランジスタ
９のソースとグランド間にｎＭＯＳトランジスタ１１が
接続されている。ｐＭＯＳトランジスタ８のゲートに
は、制御クロックφがインバータ１２で反転されて印加
される。一方、ｎＭＯＳトランジスタ１１のゲートに
は、制御クロックφNがインバータ１３で反転されて印
加される。
【００１７】次に、上記構成の回路動作について説明す
る。機能ブロック１の動作時では、制御クロックφは
“Ｈ”レベル（＝Ｖdd）に設定され、これに伴ってｎＭ
ＯＳトランジスタ３およびｐＭＯＳトランジスタ５が導
通状態となり、パスゲートとして働く。その結果、機能
ブロック１の共通グランドライン４がｐＭＯＳトランジ
スタ５を介して接地されるとともに、外部電源（Ｖdd）
から共通電源ライン２に対してｎＭＯＳトランジスタ３
を介して電源供給がなされる。
る。機能ブロック１の動作時では、制御クロックφは
“Ｈ”レベル（＝Ｖdd）に設定され、これに伴ってｎＭ
ＯＳトランジスタ３およびｐＭＯＳトランジスタ５が導
通状態となり、パスゲートとして働く。その結果、機能
ブロック１の共通グランドライン４がｐＭＯＳトランジ
スタ５を介して接地されるとともに、外部電源（Ｖdd）
から共通電源ライン２に対してｎＭＯＳトランジスタ３
を介して電源供給がなされる。
【００１８】このとき、ｎＭＯＳトランジスタ３の閾値
電圧ＶthをＶthn とすると、機能ブロック１の共通電源
ライン２に実際に印加される電源電位Ｖdd′は、
電圧ＶthをＶthn とすると、機能ブロック１の共通電源
ライン２に実際に印加される電源電位Ｖdd′は、
【数１】Ｖdd′＝Ｖdd−Ｖthn となる。
【００１９】また、ｐＭＯＳトランジスタ５の閾値電圧
ＶthをＶthp とすると、グランドライン４の実際のグラ
ンド電位Ｖss′は、
ＶthをＶthp とすると、グランドライン４の実際のグラ
ンド電位Ｖss′は、
【数２】Ｖss′＝−Ｖthp となる。
【００２０】すなわち、実質上、機能ブロック１に印加
される電源電圧は、Ｖdd−（Ｖthn＋Ｖthp ）となる。
このことは、見掛け上、機能ブロック１内部での低電源
電圧化が達成されたことを意味する。この低電源電圧化
により、機能ブロック１内部においては、信号レベルの
振幅は、（−Ｖthp ）〜（Ｖdd−Ｖthn ）となる。この
機能ブロック１の出力信号は出力バッファ７に供給され
る。
される電源電圧は、Ｖdd−（Ｖthn＋Ｖthp ）となる。
このことは、見掛け上、機能ブロック１内部での低電源
電圧化が達成されたことを意味する。この低電源電圧化
により、機能ブロック１内部においては、信号レベルの
振幅は、（−Ｖthp ）〜（Ｖdd−Ｖthn ）となる。この
機能ブロック１の出力信号は出力バッファ７に供給され
る。
【００２１】機能ブロック１の動作時には、制御クロッ
クφが“Ｈ”レベルであることにより、出力バッファ７
のｐＭＯＳトランジスタ１０およびｎＭＯＳトランジス
タ１１が導通状態となり、ｐＭＯＳトランジスタ８およ
びｎＭＯＳトランジスタ９からなるＣＭＯＳインバータ
に外部電源（Ｖdd）を供給する。
クφが“Ｈ”レベルであることにより、出力バッファ７
のｐＭＯＳトランジスタ１０およびｎＭＯＳトランジス
タ１１が導通状態となり、ｐＭＯＳトランジスタ８およ
びｎＭＯＳトランジスタ９からなるＣＭＯＳインバータ
に外部電源（Ｖdd）を供給する。
【００２２】このとき、ｐＭＯＳトランジスタ１０のソ
ースが外部電源（Ｖdd）に、ｎＭＯＳトランジスタ１１
のソースがグランドにそれぞれ接続されていることか
ら、ｐＭＯＳトランジスタ１０およびｎＭＯＳトランジ
スタ１１で電圧降下は生じないため、上記ＣＭＯＳイン
バータにはほぼＶddレベルの電源電圧が印加される。
ースが外部電源（Ｖdd）に、ｎＭＯＳトランジスタ１１
のソースがグランドにそれぞれ接続されていることか
ら、ｐＭＯＳトランジスタ１０およびｎＭＯＳトランジ
スタ１１で電圧降下は生じないため、上記ＣＭＯＳイン
バータにはほぼＶddレベルの電源電圧が印加される。
【００２３】これにより、機能ブロック１から振幅（−
Ｖthp ）〜（Ｖdd−Ｖthn ）の信号が出力されても、出
力バッファ７において、振幅がほぼ０〜Ｖddの信号に変
換される。すなわち、機能ブロック１内部の低電源電圧
化により、機能ブロック１から出力される信号の振幅が
小さくなっても、この信号を外部に出力する前に、出力
バッファ７によって元の振幅０〜Ｖddに戻すことができ
るのである。
Ｖthp ）〜（Ｖdd−Ｖthn ）の信号が出力されても、出
力バッファ７において、振幅がほぼ０〜Ｖddの信号に変
換される。すなわち、機能ブロック１内部の低電源電圧
化により、機能ブロック１から出力される信号の振幅が
小さくなっても、この信号を外部に出力する前に、出力
バッファ７によって元の振幅０〜Ｖddに戻すことができ
るのである。
【００２４】一方、機能ブロック１の非動作時において
は、制御クロックφは“Ｌ”レベル（＝グランドレベ
ル）に設定され、これに伴ってｎＭＯＳトランジスタ３
およびｐＭＯＳトランジスタ５が非導通状態となり、機
能ブロック１への電源供給が断たれる。
は、制御クロックφは“Ｌ”レベル（＝グランドレベ
ル）に設定され、これに伴ってｎＭＯＳトランジスタ３
およびｐＭＯＳトランジスタ５が非導通状態となり、機
能ブロック１への電源供給が断たれる。
【００２５】このため、機能ブロック１内部のＭＯＳト
ランジスタの閾値電圧Ｖthが十分に低く設定されていて
も、非動作時の消費電力はｎＭＯＳトランジスタ３およ
びｐＭＯＳトランジスタ５によって抑制される。また、
出力バッファ７においても、ｐＭＯＳトランジスタ１０
およびｎＭＯＳトランジスタ１１が非導通状態になるた
め、機能ブロック１の非動作時に出力バッファ７で電力
が消費されることもない。
ランジスタの閾値電圧Ｖthが十分に低く設定されていて
も、非動作時の消費電力はｎＭＯＳトランジスタ３およ
びｐＭＯＳトランジスタ５によって抑制される。また、
出力バッファ７においても、ｐＭＯＳトランジスタ１０
およびｎＭＯＳトランジスタ１１が非導通状態になるた
め、機能ブロック１の非動作時に出力バッファ７で電力
が消費されることもない。
【００２６】上述したように、各ＣＭＯＳゲートの電源
ライン同士およびグランドライン同士を共通接続した状
態で機能ブロック１を設けるとともに、共通電源ライン
２と外部電源（Ｖdd）との間にｎＭＯＳトランジスタ３
を、機能ブロック１の共通グランドライン４とグランド
との間にｐＭＯＳトランジスタ５をそれぞれ接続し、機
能ブロック１の動作時にｎＭＯＳトランジスタ３および
ｐＭＯＳトランジスタ５を導通状態にするようにしたの
で、機能ブロック１の実質上の電源電圧は外部電源電圧
よりもｎＭＯＳトランジスタ３およびｐＭＯＳトランジ
スタ５の各Ｖth分だけ低い電圧となる。
ライン同士およびグランドライン同士を共通接続した状
態で機能ブロック１を設けるとともに、共通電源ライン
２と外部電源（Ｖdd）との間にｎＭＯＳトランジスタ３
を、機能ブロック１の共通グランドライン４とグランド
との間にｐＭＯＳトランジスタ５をそれぞれ接続し、機
能ブロック１の動作時にｎＭＯＳトランジスタ３および
ｐＭＯＳトランジスタ５を導通状態にするようにしたの
で、機能ブロック１の実質上の電源電圧は外部電源電圧
よりもｎＭＯＳトランジスタ３およびｐＭＯＳトランジ
スタ５の各Ｖth分だけ低い電圧となる。
【００２７】これにより、見掛け上、機能ブロック１の
動作電源電圧の低電圧化が達成される。その結果、機能
ブロック１内部での消費電力を低減できることになる。
また、ｎＭＯＳトランジスタ３およびｐＭＯＳトランジ
スタ５の各Ｖthが、機能ブロック１内部のＭＯＳトラン
ジスタのＶthよりも絶対値の大きな値に設定されている
ことにより、非動作時に機能ブロック１に流れる電流は
十分に小さいため、非動作時の消費電力は極く僅かなも
のとなる。
動作電源電圧の低電圧化が達成される。その結果、機能
ブロック１内部での消費電力を低減できることになる。
また、ｎＭＯＳトランジスタ３およびｐＭＯＳトランジ
スタ５の各Ｖthが、機能ブロック１内部のＭＯＳトラン
ジスタのＶthよりも絶対値の大きな値に設定されている
ことにより、非動作時に機能ブロック１に流れる電流は
十分に小さいため、非動作時の消費電力は極く僅かなも
のとなる。
【００２８】さらに、非動作状態での機能ブロック１へ
の電源供給がｎＭＯＳトランジスタ３およびｐＭＯＳト
ランジスタ５によって停止されることにより、非動作時
の消費電力を気にすることなく、機能ブロック１内部の
ＭＯＳトランジスタの閾値電圧Ｖthを十分に低く設定で
きるので、低Ｖth化による回路動作の高速化が図れるこ
とにもなる。また、ｎＭＯＳトランジスタ３およびｐＭ
ＯＳトランジスタ５の導通／非導通の制御を互いに逆相
の制御クロックφ，φN で行うようにしたことにより、
ｎＭＯＳトランジスタ３およびｐＭＯＳトランジスタ５
を常に同じタイミングで制御できるので、上述した一連
の動作を確実に行えることになる。
の電源供給がｎＭＯＳトランジスタ３およびｐＭＯＳト
ランジスタ５によって停止されることにより、非動作時
の消費電力を気にすることなく、機能ブロック１内部の
ＭＯＳトランジスタの閾値電圧Ｖthを十分に低く設定で
きるので、低Ｖth化による回路動作の高速化が図れるこ
とにもなる。また、ｎＭＯＳトランジスタ３およびｐＭ
ＯＳトランジスタ５の導通／非導通の制御を互いに逆相
の制御クロックφ，φN で行うようにしたことにより、
ｎＭＯＳトランジスタ３およびｐＭＯＳトランジスタ５
を常に同じタイミングで制御できるので、上述した一連
の動作を確実に行えることになる。
【００２９】ところで、機能ブロック１内部のＭＯＳト
ランジスタの動作を考えた場合、ＭＯＳトランジスタと
して通常のバルクＭＯＳＦＥＴ（電界効果型トランジス
タ）を使用すると、ソースと基板の間に逆バイアスを加
えたときに生ずる基板バイアス効果による性能低下は避
けられない。すなわち、例えば、機能ブロック１内部の
ｎＭＯＳトランジスタについて考えると、ソース電位は
Ｖss′＝−Ｖthp （＞０）であり、かつ基板電位は０Ｖ
であるから、Ｖthp （＜０）だけの負の基板バイアス効
果で閾値電圧Ｖthが上昇し、駆動能力の低下が起こる。
ランジスタの動作を考えた場合、ＭＯＳトランジスタと
して通常のバルクＭＯＳＦＥＴ（電界効果型トランジス
タ）を使用すると、ソースと基板の間に逆バイアスを加
えたときに生ずる基板バイアス効果による性能低下は避
けられない。すなわち、例えば、機能ブロック１内部の
ｎＭＯＳトランジスタについて考えると、ソース電位は
Ｖss′＝−Ｖthp （＞０）であり、かつ基板電位は０Ｖ
であるから、Ｖthp （＜０）だけの負の基板バイアス効
果で閾値電圧Ｖthが上昇し、駆動能力の低下が起こる。
【００３０】したがって、これをあらかじめ考慮した上
で、機能ブロック１内部のＭＯＳトランジスタの閾値電
圧Ｖthを設定することが要求される。ところが、機能ブ
ロック１内部のＭＯＳトランジスタとして、ＳＯＩ(Sil
iconon Insulator)・ＭＯＳＦＥＴを使用することによ
り、ＳＯＩ ＭＯＳＦＥＴは元々基板バイアス効果が小
さいため、基板バイアス効果による性能低下を未然に防
止できることになる。
で、機能ブロック１内部のＭＯＳトランジスタの閾値電
圧Ｖthを設定することが要求される。ところが、機能ブ
ロック１内部のＭＯＳトランジスタとして、ＳＯＩ(Sil
iconon Insulator)・ＭＯＳＦＥＴを使用することによ
り、ＳＯＩ ＭＯＳＦＥＴは元々基板バイアス効果が小
さいため、基板バイアス効果による性能低下を未然に防
止できることになる。
【００３１】なお、上記実施例では、機能ブロック１の
電源側およびグランド側にそれぞれｎＭＯＳトランジス
タおよびｐＭＯＳトランジスタを１個ずつ配置し、それ
らの閾値電圧Ｖthn ，Ｖthp を適当に設定することによ
って機能ブロック１の動作電源電圧を決定するとした
が、機能ブロック１の電源側およびグランド側にそれぞ
れｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを
複数個ずつ直列接続した状態で配置し、複数個分の閾値
電圧Ｖthによって機能ブロック１の動作電源電圧を決定
するようにしても良い。これにより、機能ブロック１内
部でのより低電源電圧化が図れることになる。
電源側およびグランド側にそれぞれｎＭＯＳトランジス
タおよびｐＭＯＳトランジスタを１個ずつ配置し、それ
らの閾値電圧Ｖthn ，Ｖthp を適当に設定することによ
って機能ブロック１の動作電源電圧を決定するとした
が、機能ブロック１の電源側およびグランド側にそれぞ
れｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを
複数個ずつ直列接続した状態で配置し、複数個分の閾値
電圧Ｖthによって機能ブロック１の動作電源電圧を決定
するようにしても良い。これにより、機能ブロック１内
部でのより低電源電圧化が図れることになる。
【００３２】上述した機能ブロック１は、大規模なＬＳ
Ｉの場合、複数個存在するのが一般的である。一例とし
て、図２に示すように、２個の機能ブロック２１，２２
が縦続接続され、その最終段に出力バッファ２３が配置
された場合において、機能ブロック２１，２２間の信号
伝達における信号の振幅は、機能ブロック２１，２２内
部の信号の振幅（−Ｖthp ）〜（Ｖdd−Ｖthn ）に保た
れる。
Ｉの場合、複数個存在するのが一般的である。一例とし
て、図２に示すように、２個の機能ブロック２１，２２
が縦続接続され、その最終段に出力バッファ２３が配置
された場合において、機能ブロック２１，２２間の信号
伝達における信号の振幅は、機能ブロック２１，２２内
部の信号の振幅（−Ｖthp ）〜（Ｖdd−Ｖthn ）に保た
れる。
【００３３】また、機能ブロック２１，２２および出力
バッファ２３は、信号処理時にのみ動作状態となるよう
に、外部から互いに独立した制御クロックφ
1 （φ1N），φ2 （φ2N）およびφ3 （φ3N）が異なる
タイミングで供給されることによって動作制御が行われ
る構成となっている。
バッファ２３は、信号処理時にのみ動作状態となるよう
に、外部から互いに独立した制御クロックφ
1 （φ1N），φ2 （φ2N）およびφ3 （φ3N）が異なる
タイミングで供給されることによって動作制御が行われ
る構成となっている。
【００３４】図３は、機能ブロック２１、機能ブロック
２２、出力バッファ２３の各入力信号Ｄ0 ，Ｄ1 ，Ｄ2
および出力バッファ２３の出力信号Ｄ3 、並びに機能ブ
ロック２１、機能ブロック２２、出力バッファ２３の各
制御クロックφ1 ，φ2 ，φ3 の関係を示すタイミング
チャートである。
２２、出力バッファ２３の各入力信号Ｄ0 ，Ｄ1 ，Ｄ2
および出力バッファ２３の出力信号Ｄ3 、並びに機能ブ
ロック２１、機能ブロック２２、出力バッファ２３の各
制御クロックφ1 ，φ2 ，φ3 の関係を示すタイミング
チャートである。
【００３５】このタイミングチャートを参照しつつ図２
の回路動作を説明するならば、制御クロックφ
1 （φ1N）によって機能ブロック２１が動作状態にある
とき、入力信号Ｄ0 が外部から供給される。機能ブロッ
ク２１は、その動作期間において、入力信号Ｄ0 に対し
て所定の機能に基づく信号処理を行った後、信号Ｄ1 と
して出力する。
の回路動作を説明するならば、制御クロックφ
1 （φ1N）によって機能ブロック２１が動作状態にある
とき、入力信号Ｄ0 が外部から供給される。機能ブロッ
ク２１は、その動作期間において、入力信号Ｄ0 に対し
て所定の機能に基づく信号処理を行った後、信号Ｄ1 と
して出力する。
【００３６】この信号Ｄ1 は、次段の機能ブロック２２
の入力信号Ｄ1 となる。この入力信号Ｄ1 が供給される
前に、機能ブロック２２は制御クロックφ2 （φ2N）に
よって動作状態となり、その動作期間において、入力信
号Ｄ1 に対して所定の機能に基づく信号処理を行った
後、信号Ｄ2 として出力する。
の入力信号Ｄ1 となる。この入力信号Ｄ1 が供給される
前に、機能ブロック２２は制御クロックφ2 （φ2N）に
よって動作状態となり、その動作期間において、入力信
号Ｄ1 に対して所定の機能に基づく信号処理を行った
後、信号Ｄ2 として出力する。
【００３７】この信号Ｄ2 は、次段の出力バッファ２３
の入力信号Ｄ2 となる。この入力信号Ｄ2 が供給される
前に、出力バッファ２３は制御クロックφ3 （φ3N）に
よって動作状態となり、その動作期間において、機能ブ
ロック２２の動作電源電圧に基づく振幅（−Ｖthp ）〜
（Ｖdd−Ｖthn ）の信号Ｄ2 を、外部電源電圧に基づく
振幅０〜Ｖddの信号Ｄ3 に変換して出力する。
の入力信号Ｄ2 となる。この入力信号Ｄ2 が供給される
前に、出力バッファ２３は制御クロックφ3 （φ3N）に
よって動作状態となり、その動作期間において、機能ブ
ロック２２の動作電源電圧に基づく振幅（−Ｖthp ）〜
（Ｖdd−Ｖthn ）の信号Ｄ2 を、外部電源電圧に基づく
振幅０〜Ｖddの信号Ｄ3 に変換して出力する。
【００３８】このように、複数個（本例では、２個）の
機能ブロックが縦続接続された場合において、各機能ブ
ロックが信号処理時にのみ動作するように各々独立した
制御クロックによって異なるタイミングで制御する構成
としたことにより、各機能ブロックでの消費電力を最低
限に抑えることができるため、回路全体としての低消費
電力化が図れることになる。機能ブロック２１，２２の
みならず、出力バッファ２３についても、制御クロック
によって信号処理時にのみ動作するようにしたので、回
路全体の消費電力をより低減できることになる。
機能ブロックが縦続接続された場合において、各機能ブ
ロックが信号処理時にのみ動作するように各々独立した
制御クロックによって異なるタイミングで制御する構成
としたことにより、各機能ブロックでの消費電力を最低
限に抑えることができるため、回路全体としての低消費
電力化が図れることになる。機能ブロック２１，２２の
みならず、出力バッファ２３についても、制御クロック
によって信号処理時にのみ動作するようにしたので、回
路全体の消費電力をより低減できることになる。
【００３９】また、上述したように制御クロックによっ
て電源の供給／遮断が制御される機能ブロックにおいて
は、電源遮断状態では機能ブロックの出力側が高抵抗状
態となる。ここで、図４に示すように、制御クロックφ
1 の支配を受ける機能ブロック４１の後段に、制御クロ
ックの支配を受けない機能ブロック４２を配置した構成
を考えた場合、電源遮断状態では機能ブロック４１の出
力側が高抵抗状態となることから、例えば僅かな電流が
流れることによって出力電位が変化し、これが不要な信
号として次段の機能ブロック４２に供給され、誤動作を
招く虞れがある。
て電源の供給／遮断が制御される機能ブロックにおいて
は、電源遮断状態では機能ブロックの出力側が高抵抗状
態となる。ここで、図４に示すように、制御クロックφ
1 の支配を受ける機能ブロック４１の後段に、制御クロ
ックの支配を受けない機能ブロック４２を配置した構成
を考えた場合、電源遮断状態では機能ブロック４１の出
力側が高抵抗状態となることから、例えば僅かな電流が
流れることによって出力電位が変化し、これが不要な信
号として次段の機能ブロック４２に供給され、誤動作を
招く虞れがある。
【００４０】このような場合には、機能ブロック４１と
機能ブロック４２との間にトランスファゲート４３を配
置し、制御クロックφ2 （φ2N）によって機能ブロック
４１から機能ブロック４２へ信号を伝達する必要がある
期間のみ、トランスファゲート４３を導通状態とするよ
うに構成すれば良い。
機能ブロック４２との間にトランスファゲート４３を配
置し、制御クロックφ2 （φ2N）によって機能ブロック
４１から機能ブロック４２へ信号を伝達する必要がある
期間のみ、トランスファゲート４３を導通状態とするよ
うに構成すれば良い。
【００４１】これにより、トランスファゲート４３の非
導通状態では、前段の機能ブロック４１が電源遮断状態
にあるときにその出力電位の変動などによって不要な信
号が発生したとしても、それをトランスファゲート４３
によって確実に遮断できるので、後段の機能ブロック４
２の誤動作を未然に防止できることになる。
導通状態では、前段の機能ブロック４１が電源遮断状態
にあるときにその出力電位の変動などによって不要な信
号が発生したとしても、それをトランスファゲート４３
によって確実に遮断できるので、後段の機能ブロック４
２の誤動作を未然に防止できることになる。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
複数のＣＭＯＳゲートからなる機能ブロックを、各ＣＭ
ＯＳゲートの電源ライン同士およびグランドライン同士
を共通接続した状態で設けるとともに、機能ブロックの
共通電源ラインと外部電源との間にｎＭＯＳトランジス
タを、機能ブロックの共通グランドラインとグランドと
の間にｐＭＯＳトランジスタをそれぞれ接続し、機能ブ
ロックの動作時にｎＭＯＳトランジスタおよびｐＭＯＳ
トランジスタを導通状態にし、加えて機能ブロックの後
段に出力バッファを設け、機能ブロックから出力される
信号の振幅を外部電源の電源電圧の振幅に変換して出力
する構成としたことにより、機能ブロック内部に降圧回
路を組み込まなくても外部電源電圧を維持しつつ機能ブ
ロック内部での低電源電圧化が図れるので、機能ブロッ
クの動作時の消費電力を低減でき、またこの低電源電圧
化により機能ブロックから出力される信号の振幅が小さ
くなっても、出力バッファの作用により、この信号を外
部に出力する前に元の振幅に戻することができることに
なる。しかも、出力バッファの導通／非導通の制御がｎ
ＭＯＳトランジスタおよびｐＭＯＳトランジスタの導通
／非導通に同期してなされるようになっているため、機
能ブロックの非動作時に当該出力バッファで電力が消費
されることもない。
複数のＣＭＯＳゲートからなる機能ブロックを、各ＣＭ
ＯＳゲートの電源ライン同士およびグランドライン同士
を共通接続した状態で設けるとともに、機能ブロックの
共通電源ラインと外部電源との間にｎＭＯＳトランジス
タを、機能ブロックの共通グランドラインとグランドと
の間にｐＭＯＳトランジスタをそれぞれ接続し、機能ブ
ロックの動作時にｎＭＯＳトランジスタおよびｐＭＯＳ
トランジスタを導通状態にし、加えて機能ブロックの後
段に出力バッファを設け、機能ブロックから出力される
信号の振幅を外部電源の電源電圧の振幅に変換して出力
する構成としたことにより、機能ブロック内部に降圧回
路を組み込まなくても外部電源電圧を維持しつつ機能ブ
ロック内部での低電源電圧化が図れるので、機能ブロッ
クの動作時の消費電力を低減でき、またこの低電源電圧
化により機能ブロックから出力される信号の振幅が小さ
くなっても、出力バッファの作用により、この信号を外
部に出力する前に元の振幅に戻することができることに
なる。しかも、出力バッファの導通／非導通の制御がｎ
ＭＯＳトランジスタおよびｐＭＯＳトランジスタの導通
／非導通に同期してなされるようになっているため、機
能ブロックの非動作時に当該出力バッファで電力が消費
されることもない。
【００４３】また、非動作時の機能ブロックへの電源の
供給を停止するようにしたことにより、機能ブロック内
部のＭＯＳトランジスタの閾値電圧Ｖthを、非動作時の
消費電力を考慮せずに十分に低く設定できるため、低Ｖ
th化による回路動作の高速化と低消費電力化が両立でき
ることになる。
供給を停止するようにしたことにより、機能ブロック内
部のＭＯＳトランジスタの閾値電圧Ｖthを、非動作時の
消費電力を考慮せずに十分に低く設定できるため、低Ｖ
th化による回路動作の高速化と低消費電力化が両立でき
ることになる。
【図１】本発明によるＣＭＯＳ論理回路の一実施例を示
す構成図である。
す構成図である。
【図２】本発明の一応用例を示す構成図である。
【図３】図２の回路動作を説明するためのタイミングチ
ャートである。
ャートである。
【図４】本発明の他の応用例を示す構成図である。
【図５】ＭＯＳトランジスタのＶg ‐Ｉd 特性図であ
る。
る。
１，２１，２２，４１，４２ 機能ブロック ２ 共通電源ライン ３，９，１１ ｎＭＯＳトランジスタ ４ 共通グランドライン ５，８，１０ ｐＭＯＳトランジスタ ７，２３ 出力バッファ ４３ トランスファゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82
Claims (3)
- 【請求項１】 複数のＣＭＯＳゲートからなりかつ各Ｃ
ＭＯＳゲートの電源ライン同士およびグランドライン同
士が共通接続された機能ブロックと、 前記機能ブロックの共通電源ラインと外部電源との間に
接続されかつ前記機能ブロックの動作時に導通状態とな
るｎチャネルＭＯＳトランジスタと、 前記機能ブロックの共通グランドラインとグランドとの
間に接続されかつ前記機能ブロックの動作時に導通状態
となるｐチャネルＭＯＳトランジスタと、 前記機能ブロックの後段に設けられ、当該機能ブロック
から出力される信号の振幅を前記外部電源の電源電圧の
振幅に変換して出力する出力バッファとを具備し、 前記ｎチャネルＭＯＳトランジスタおよび前記ｐＭＯＳ
トランジスタは、互いに逆相の制御クロックによって導
通／非導通の制御がなされ、 前記出力バッファは、前記制御クロックによって導通／
非導通の制御がなされる ことを特徴とするＣＭＯＳ論理
回路。 - 【請求項２】 複数のＣＭＯＳゲートからなりかつ各Ｃ
ＭＯＳゲートの電源ライン同士およびグランドライン同
士が共通接続された機能ブロックと、 前記機能ブロックの共通電源ラインと外部電源との間に
接続されかつ前記機能ブロックの動作時に導通状態とな
るｎチャネルＭＯＳトランジスタと、 前記機能ブロックの共通グランドラインとグランドとの
間に接続されかつ前記機能ブロックの動作時に導通状態
となるｐチャネルＭＯＳトランジスタと、 前記機能ブロックの後段に設けられ、当該機能ブロック
から出力される信号の振幅を前記外部電源の電源電圧の
振幅に変換して出力する出力バッファとを具備し、 前記ｎチャネルＭＯＳトランジスタおよび前記ｐＭＯＳ
トランジスタは、互いに逆相の制御クロックによって導
通／非導通の制御がなされ、 前記機能ブロックは複数個縦続接続されており、各々が
互いに独立した制御クロックによって異なるタイミング
で導通／非導通の制御がなされることを特徴とするＣＭ
ＯＳ論理回路。 - 【請求項３】 複数のＣＭＯＳゲートからなりかつ各Ｃ
ＭＯＳゲートの電源 ライン同士およびグランドライン同
士が共通接続された機能ブロックと、 前記機能ブロックの共通電源ラインと外部電源との間に
接続されかつ前記機能ブロックの動作時に導通状態とな
るｎチャネルＭＯＳトランジスタと、 前記機能ブロックの共通グランドラインとグランドとの
間に接続されかつ前記機能ブロックの動作時に導通状態
となるｐチャネルＭＯＳトランジスタと、 前記機能ブロックの後段に設けられ、当該機能ブロック
から出力される信号の振幅を前記外部電源の電源電圧の
振幅に変換して出力する出力バッファとを具備し、 前記ｎチャネルＭＯＳトランジスタおよび前記ｐＭＯＳ
トランジスタは、互いに逆相の制御クロックによって導
通／非導通の制御がなされ、 前記機能ブロックが複数個縦続接続され、かつ後段側に
前記制御クロックの支配を受けない機能ブロックが配置
され、 前記制御クロックの支配を受けない機能ブロックの前段
に、選択的に導通状態となるトランスファゲートを有す
ることを特徴とするＣＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06777694A JP3297773B2 (ja) | 1994-03-10 | 1994-03-10 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06777694A JP3297773B2 (ja) | 1994-03-10 | 1994-03-10 | Ｃｍｏｓ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07249686A JPH07249686A (ja) | 1995-09-26 |
| JP3297773B2 true JP3297773B2 (ja) | 2002-07-02 |
Family
ID=13354700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06777694A Expired - Fee Related JP3297773B2 (ja) | 1994-03-10 | 1994-03-10 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3297773B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7936249B2 (en) | 2001-11-26 | 2011-05-03 | Inventio Ag | System for security control and/or transportation of persons with an elevator installation, method of operating this system, and method of retrofitting an elevator installation with this system |
-
1994
- 1994-03-10 JP JP06777694A patent/JP3297773B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7936249B2 (en) | 2001-11-26 | 2011-05-03 | Inventio Ag | System for security control and/or transportation of persons with an elevator installation, method of operating this system, and method of retrofitting an elevator installation with this system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07249686A (ja) | 1995-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |