JP3303673B2 - 論理回路の試験装置及び論理回路の試験方法 - Google Patents
論理回路の試験装置及び論理回路の試験方法Info
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- JP3303673B2 JP3303673B2 JP17419696A JP17419696A JP3303673B2 JP 3303673 B2 JP3303673 B2 JP 3303673B2 JP 17419696 A JP17419696 A JP 17419696A JP 17419696 A JP17419696 A JP 17419696A JP 3303673 B2 JP3303673 B2 JP 3303673B2
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Description
【０００１】
【発明の属する技術分野】本発明は、論理回路の試験装
置及び論理回路の試験方法に関し、特に、デコーダの試
験に適用して好適な論理回路の試験装置及び試験方法に
関する。
置及び論理回路の試験方法に関し、特に、デコーダの試
験に適用して好適な論理回路の試験装置及び試験方法に
関する。
【０００２】
【従来の技術】読み出し専用メモリ（Read Only Memor
y；以下「ＲＯＭ」という）を内蔵した半導体集積回路
（以下「ＩＣ」という）におけるＲＯＭのデコーダの試
験は、従来、ＲＯＭの内容を全て読み出し、読み出した
内容が期待値と等しいか、異なるかを比較判定して行っ
ていた。この従来のデコーダの試験方法を図面を参照し
て以下に説明する。
y；以下「ＲＯＭ」という）を内蔵した半導体集積回路
（以下「ＩＣ」という）におけるＲＯＭのデコーダの試
験は、従来、ＲＯＭの内容を全て読み出し、読み出した
内容が期待値と等しいか、異なるかを比較判定して行っ
ていた。この従来のデコーダの試験方法を図面を参照し
て以下に説明する。
【０００３】図９は、従来のＲＯＭの読み出し方法をブ
ロック図にて示したものである（「従来技術１」とい
う）。プログラムカウンタ（Program Counter;以下「Ｐ
Ｃ」という）１の出力はデコーダ３に入力され、デコー
ダ３の出力はＲＯＭ４に入力され、デコーダ３にて選択
されたアドレスのＲＯＭ４の内容が読み出され、内部バ
ス５を介してＩＣの外部へ出力する。この時、ＰＣ１は
単純なインクリメント（又は、ディクリメント）動作を
行い、ＲＯＭ４先頭アドレスから最終アドレス迄の全て
のアドレスを読み出す。
ロック図にて示したものである（「従来技術１」とい
う）。プログラムカウンタ（Program Counter;以下「Ｐ
Ｃ」という）１の出力はデコーダ３に入力され、デコー
ダ３の出力はＲＯＭ４に入力され、デコーダ３にて選択
されたアドレスのＲＯＭ４の内容が読み出され、内部バ
ス５を介してＩＣの外部へ出力する。この時、ＰＣ１は
単純なインクリメント（又は、ディクリメント）動作を
行い、ＲＯＭ４先頭アドレスから最終アドレス迄の全て
のアドレスを読み出す。
【０００４】図１０は、外部よりＲＯＭのアドレスを指
定してＲＯＭの内容を読み出す、従来の方法をブロック
図にて示したものである（「従来技術２という」）。図
１０を参照して、この従来技術２は、図９に示した従来
技術１に加え、内部バス５２を介して、外部よりアドレ
スを入力することができる。そして外部より入力された
アドレスと、ＰＣ１の出力を任意に選択し、デコーダ３
に入力する機能手段を備えている。
定してＲＯＭの内容を読み出す、従来の方法をブロック
図にて示したものである（「従来技術２という」）。図
１０を参照して、この従来技術２は、図９に示した従来
技術１に加え、内部バス５２を介して、外部よりアドレ
スを入力することができる。そして外部より入力された
アドレスと、ＰＣ１の出力を任意に選択し、デコーダ３
に入力する機能手段を備えている。
【０００５】例えば、実際の動作時には、ＰＣ１の出力
を選択し、デコーダ３の試験時には、外部より入力され
たアドレスを選択するなどの方法を取っている。この従
来技術２においては、外部よりアドレスを入力すること
ができるので、アドレスの組合せを自由に選ぶことが可
能である。
を選択し、デコーダ３の試験時には、外部より入力され
たアドレスを選択するなどの方法を取っている。この従
来技術２においては、外部よりアドレスを入力すること
ができるので、アドレスの組合せを自由に選ぶことが可
能である。
【０００６】図１１は、デコーダ出力の多重選択、無選
択を検出してデコーダを試験する従来の方法をブロック
図にて示したものである（「従来技術３」という）。
択を検出してデコーダを試験する従来の方法をブロック
図にて示したものである（「従来技術３」という）。
【０００７】多重選択・無選択検出回路６は、ＲＯＭ４
の読み出し動作中に、デコーダ３の出力を監視し、多重
選択、無選択を検出して検出信号７を出力する。
の読み出し動作中に、デコーダ３の出力を監視し、多重
選択、無選択を検出して検出信号７を出力する。
【０００８】この多重選択・無選択検出回路６として
は、例えば特開平１−３０５５５６号公報、特開平２−
１４３９９０号公報等の記載が参照される。特開平１−
３０５５５６号公報には、各デコーダ出力にカウンタを
設け、このカウンタに接続されているデコーダ出力が選
択された場合、カウンタがインクリメントされるような
構成が提案されており、この回路に、デコーダの出力が
それぞれ１回ずつ選択されるようなテストパタンを入力
し最後にカウンタの内容をチェックして全カウンタの内
容が“１”であれば正常、“２”以上であれば多重選択
不良発生、“０”であれば無選択不良発生と判断し、こ
れにより多重選択、無選択を検出している。
は、例えば特開平１−３０５５５６号公報、特開平２−
１４３９９０号公報等の記載が参照される。特開平１−
３０５５５６号公報には、各デコーダ出力にカウンタを
設け、このカウンタに接続されているデコーダ出力が選
択された場合、カウンタがインクリメントされるような
構成が提案されており、この回路に、デコーダの出力が
それぞれ１回ずつ選択されるようなテストパタンを入力
し最後にカウンタの内容をチェックして全カウンタの内
容が“１”であれば正常、“２”以上であれば多重選択
不良発生、“０”であれば無選択不良発生と判断し、こ
れにより多重選択、無選択を検出している。
【０００９】一方、特開平２−１４３９９０号公報に提
案される検出回路は、デコーダ出力を順次スキャンして
カウンタに入力する構成とされており、このカウンタ
は、デコーダ出力が選択されているレベルにあるとき、
カウントを行い、１アドレスに対し、全デコーダ出力を
スキャンして、このカウンタの値が“１”であれば正
常、“２”以上であれば多重選択不良発生、“０”であ
れば無選択不良発生と判断し、多重選択、無選択を検出
している。
案される検出回路は、デコーダ出力を順次スキャンして
カウンタに入力する構成とされており、このカウンタ
は、デコーダ出力が選択されているレベルにあるとき、
カウントを行い、１アドレスに対し、全デコーダ出力を
スキャンして、このカウンタの値が“１”であれば正
常、“２”以上であれば多重選択不良発生、“０”であ
れば無選択不良発生と判断し、多重選択、無選択を検出
している。
【００１０】さらに、特開平５−２２５７９７号公報に
は、アドレスデコーダ回路の障害を装置に搭載したまま
で容易に検出可能とする方法として、通常のメモリセル
に加えて、アドレス信号に対応したパリティ値を格納し
ておくメモリセルを備え、デコーダ試験の際にパリティ
値も読み出し、アドレス信号と読み出したパリティ値で
パリティチェックを行うことによりデコーダ回路の障害
を検出する構成が提案されている。
は、アドレスデコーダ回路の障害を装置に搭載したまま
で容易に検出可能とする方法として、通常のメモリセル
に加えて、アドレス信号に対応したパリティ値を格納し
ておくメモリセルを備え、デコーダ試験の際にパリティ
値も読み出し、アドレス信号と読み出したパリティ値で
パリティチェックを行うことによりデコーダ回路の障害
を検出する構成が提案されている。
【００１１】
【発明が解決しようとする課題】ところで、ＲＯＭのデ
コーダの多重選択不良には、ＲＯＭにアクセスする順番
に依存する場合がある。例えば、不具合によってデコー
ダ出力がハイインピーダンス状態（以下「Ｈｉ−Ｚ」と
いう）になる場合がある。
コーダの多重選択不良には、ＲＯＭにアクセスする順番
に依存する場合がある。例えば、不具合によってデコー
ダ出力がハイインピーダンス状態（以下「Ｈｉ−Ｚ」と
いう）になる場合がある。
【００１２】デコーダ出力がＨｉ−Ｚになると、デコー
ダ出力配線は、その前の状態を保持する。そして、アド
レス入力が、選択から非選択（又は、非選択から選択）
状態に変化した時、デコーダ出力がＨｉ−Ｚになった場
合には、ＲＯＭの出力に期待値との相違が生じ、ＲＯＭ
の読み出しにて不良が検出できる。
ダ出力配線は、その前の状態を保持する。そして、アド
レス入力が、選択から非選択（又は、非選択から選択）
状態に変化した時、デコーダ出力がＨｉ−Ｚになった場
合には、ＲＯＭの出力に期待値との相違が生じ、ＲＯＭ
の読み出しにて不良が検出できる。
【００１３】しかし、デコーダ出力がＨｉ−Ｚになる前
後で、選択のまま、若しくは非選択のままである場合、
ＲＯＭ出力は正常のままであり、デコーダ出力がＨｉ−
Ｚとなった不良は検出できない。
後で、選択のまま、若しくは非選択のままである場合、
ＲＯＭ出力は正常のままであり、デコーダ出力がＨｉ−
Ｚとなった不良は検出できない。
【００１４】そして、上記従来技術１のように、ＰＣの
インクリメント（又は、ディクリメント）のみでは、ア
ドレスの変化は一通りなので、全てのアドレスの変化の
組合せには対応できず、ＲＯＭにアクセスする順番に依
存する不良を除去することは困難であった。
インクリメント（又は、ディクリメント）のみでは、ア
ドレスの変化は一通りなので、全てのアドレスの変化の
組合せには対応できず、ＲＯＭにアクセスする順番に依
存する不良を除去することは困難であった。
【００１５】また、上記従来技術２のように、外部から
アドレスを入力する方法では、全てのアドレスの組合せ
を実現することは可能であるが、テストパタン、テスト
時間共に倍増するなどの問題があった。
アドレスを入力する方法では、全てのアドレスの組合せ
を実現することは可能であるが、テストパタン、テスト
時間共に倍増するなどの問題があった。
【００１６】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、ＲＯＭへのアクセスの
順番に依存するアドレスデコーダの不良を容易に検出す
るための論理回路の試験装置及び試験方法を提供するこ
とにある。
れたものであって、その目的は、ＲＯＭへのアクセスの
順番に依存するアドレスデコーダの不良を容易に検出す
るための論理回路の試験装置及び試験方法を提供するこ
とにある。
【００１７】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、カウンタの２Ｎビット（ただし、Ｎは１
以上の正整数）出力を入力とする論理回路及び前記論理
回路の出力を入力とする検出回路を備え、前記検出回路
が、前記論理回路の出力の正否を検出してその結果を出
力する、論理回路の試験装置において、前記カウンタの
２Ｎビット出力の上位Ｎビットと下位Ｎビットとを入れ
換えることにより、前記論理回路の入力ビットの上位Ｎ
ビット及び下位Ｎビットのそれぞれの論理値の変化の組
合せを網羅し、前記論理回路の不良の有無を判定可能と
したことを特徴とする論理回路の試験装置を提供する。
め、本発明は、カウンタの２Ｎビット（ただし、Ｎは１
以上の正整数）出力を入力とする論理回路及び前記論理
回路の出力を入力とする検出回路を備え、前記検出回路
が、前記論理回路の出力の正否を検出してその結果を出
力する、論理回路の試験装置において、前記カウンタの
２Ｎビット出力の上位Ｎビットと下位Ｎビットとを入れ
換えることにより、前記論理回路の入力ビットの上位Ｎ
ビット及び下位Ｎビットのそれぞれの論理値の変化の組
合せを網羅し、前記論理回路の不良の有無を判定可能と
したことを特徴とする論理回路の試験装置を提供する。
【００１８】また、本発明は、カウンタの２Ｎビット
（ただし、Ｎは１以上の正整数）出力の上位Ｎビットと
下位Ｎビットとを入れ換えて論理回路に入力する手段
と、前記論理回路の出力を監視し多重選択及び無選択の
不良を検出した際に検出信号を出力する手段と、を備
え、テストモード時に、前記カウンタを一方向へのカウ
ント状態に固定し、カウント動作の間で前記カウンタの
２Ｎビット出力に対して上位Ｎビットと下位Ｎビットと
を入れ換え、前記論理回路の入力ビットの上位Ｎビット
及び下位Ｎビットのそれぞれの論理値の変化の組合せを
網羅するようにしたことを特徴とする論理回路の試験方
法を提供する。
（ただし、Ｎは１以上の正整数）出力の上位Ｎビットと
下位Ｎビットとを入れ換えて論理回路に入力する手段
と、前記論理回路の出力を監視し多重選択及び無選択の
不良を検出した際に検出信号を出力する手段と、を備
え、テストモード時に、前記カウンタを一方向へのカウ
ント状態に固定し、カウント動作の間で前記カウンタの
２Ｎビット出力に対して上位Ｎビットと下位Ｎビットと
を入れ換え、前記論理回路の入力ビットの上位Ｎビット
及び下位Ｎビットのそれぞれの論理値の変化の組合せを
網羅するようにしたことを特徴とする論理回路の試験方
法を提供する。
【００１９】本発明の論理回路の試験装置は、カウンタ
の２Ｎビット（ただし、Ｎは１以上の正整数）出力の上
位Ｎビットと下位Ｎビットとを入れ換え論理回路に入力
する手段を備え、前記手段の出力を入力とする前記論理
回路がデコーダよりなり、 前記デコーダの出力を入力し
多重選択及び無選択を検出した際に検出信号を出力する
検出手段を備え、前記カウンタを単純インクリメント状
態に固定し、インクリメントとインクリメントとの間の
タイミングにて、前記カウンタの２Ｎビット出力に対し
て上位Ｎビットと下位Ｎビットを入れ換え、前記デコー
ダの入力ビットの上位Ｎビット及び下位Ｎビットのそれ
ぞれの論理値の変化の組合せを網羅し、各々のタイミン
グで前記デコーダの出力の多重選択及び無選択を検出
し、前記デコーダの不良の有無を判定可能としたことを
特徴とする。
の２Ｎビット（ただし、Ｎは１以上の正整数）出力の上
位Ｎビットと下位Ｎビットとを入れ換え論理回路に入力
する手段を備え、前記手段の出力を入力とする前記論理
回路がデコーダよりなり、 前記デコーダの出力を入力し
多重選択及び無選択を検出した際に検出信号を出力する
検出手段を備え、前記カウンタを単純インクリメント状
態に固定し、インクリメントとインクリメントとの間の
タイミングにて、前記カウンタの２Ｎビット出力に対し
て上位Ｎビットと下位Ｎビットを入れ換え、前記デコー
ダの入力ビットの上位Ｎビット及び下位Ｎビットのそれ
ぞれの論理値の変化の組合せを網羅し、各々のタイミン
グで前記デコーダの出力の多重選択及び無選択を検出
し、前記デコーダの不良の有無を判定可能としたことを
特徴とする。
【００２０】このように、本発明によれば、デコーダの
入力値の変化の組合せを網羅して、デコーダの出力の多
重選択・無選択を検出するようにしたものであり、デコ
ーダの入力順に依存する不具合を除去することが困難で
あるという、上記従来技術の問題点を解決している。
入力値の変化の組合せを網羅して、デコーダの出力の多
重選択・無選択を検出するようにしたものであり、デコ
ーダの入力順に依存する不具合を除去することが困難で
あるという、上記従来技術の問題点を解決している。
【００２１】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は、本発明の第１の実
施の形態の構成をブロック図にて示したものである。図
１を参照すると、本発明の第１の実施の形態は、プログ
ラムカウンタ（「ＰＣ」という）１と、マルチプレクサ
２と、デコーダ３と、ＲＯＭ４と、内部バス５と、多重
選択・無選択検出回路６と、を備えて構成されており、
ＰＣ１の出力はマルチプレクサ２に入力され、マルチプ
レクサ２の出力はデコーダ３へ入力され、デコーダ３の
出力はＲＯＭ４へ入力され、デコーダ３で選択されたア
ドレスに格納されている値がＲＯＭ４から出力されて内
部バス５上に出力される。
を参照して以下に説明する。図１は、本発明の第１の実
施の形態の構成をブロック図にて示したものである。図
１を参照すると、本発明の第１の実施の形態は、プログ
ラムカウンタ（「ＰＣ」という）１と、マルチプレクサ
２と、デコーダ３と、ＲＯＭ４と、内部バス５と、多重
選択・無選択検出回路６と、を備えて構成されており、
ＰＣ１の出力はマルチプレクサ２に入力され、マルチプ
レクサ２の出力はデコーダ３へ入力され、デコーダ３の
出力はＲＯＭ４へ入力され、デコーダ３で選択されたア
ドレスに格納されている値がＲＯＭ４から出力されて内
部バス５上に出力される。
【００２２】ＲＯＭ読み出しの試験時には、内部バス５
にのったＲＯＭ４の出力データを、ＩＣ外部に出力す
る。デコーダ３の出力は、多重選択・無選択検出回路６
へ入力される。多重選択・無選択検出回路６は、デコー
ダ３の出力の多重選択、無選択の有無を判定し、検出信
号７として出力する。
にのったＲＯＭ４の出力データを、ＩＣ外部に出力す
る。デコーダ３の出力は、多重選択・無選択検出回路６
へ入力される。多重選択・無選択検出回路６は、デコー
ダ３の出力の多重選択、無選択の有無を判定し、検出信
号７として出力する。
【００２３】また、マルチプレクサ２は制御信号８の値
に応じてＰＣ１の出力を入れ換えるものである。
に応じてＰＣ１の出力を入れ換えるものである。
【００２４】図２は、マルチプレクサ２の回路構成の一
例を示す図である。ここでは、簡単のため、ＰＣ１の出
力を８ビットとし、上位４ビットと下位４ビットとを入
れ換える場合を考える。図２を参照すると、ＰＣ１の下
位ビット０〜３はそれぞれトランスファゲート１０〜１
３、及び上位４ビット側のトランスファゲート２２〜２
５に接続され、上位ビット４〜７はそれぞれトランスフ
ァゲート１４〜１７、及び下位ビット側のトランスファ
ゲート１８〜２１に接続され、１つの出力に接続された
２つのトランスファゲート例えば１０、１８はいずれか
一方が導通状態となるように制御信号により制御され
る。
例を示す図である。ここでは、簡単のため、ＰＣ１の出
力を８ビットとし、上位４ビットと下位４ビットとを入
れ換える場合を考える。図２を参照すると、ＰＣ１の下
位ビット０〜３はそれぞれトランスファゲート１０〜１
３、及び上位４ビット側のトランスファゲート２２〜２
５に接続され、上位ビット４〜７はそれぞれトランスフ
ァゲート１４〜１７、及び下位ビット側のトランスファ
ゲート１８〜２１に接続され、１つの出力に接続された
２つのトランスファゲート例えば１０、１８はいずれか
一方が導通状態となるように制御信号により制御され
る。
【００２５】制御信号８が“０”の場合、インバータ９
の出力が“１”となるので、インバータ９の出力をゲー
ト入力とするトランスファゲート１０〜１７がオンし、
制御信号８をゲート入力とするトランスファゲート１８
〜２５はオフし、ＰＣ１の出力がそのままマルチプレク
サ２の出力となる。
の出力が“１”となるので、インバータ９の出力をゲー
ト入力とするトランスファゲート１０〜１７がオンし、
制御信号８をゲート入力とするトランスファゲート１８
〜２５はオフし、ＰＣ１の出力がそのままマルチプレク
サ２の出力となる。
【００２６】一方、制御信号８が“１”の場合、インバ
ータ９の出力が“０”となるので、トランスファゲート
１０〜１７がオフ、トランスファゲート１８〜２５がオ
ンし、ＰＣ１の上位４ビットがマルチプレクサ２の下位
４ビットに、ＰＣ１の下位４ビットがマルチプレクサ２
の上位４ビットとなって出力される。
ータ９の出力が“０”となるので、トランスファゲート
１０〜１７がオフ、トランスファゲート１８〜２５がオ
ンし、ＰＣ１の上位４ビットがマルチプレクサ２の下位
４ビットに、ＰＣ１の下位４ビットがマルチプレクサ２
の上位４ビットとなって出力される。
【００２７】マルチプレクサ２のビットの入れ換えは、
ＰＣ１の出力の変化と変化の間に実行するようにする。
例えば、ＰＣ１がインクリメントされ次のタイミングで
出力される場合、ＰＣ１のインクリメントのタイミング
で上位４ビットと下位４ビットを入れ換える。
ＰＣ１の出力の変化と変化の間に実行するようにする。
例えば、ＰＣ１がインクリメントされ次のタイミングで
出力される場合、ＰＣ１のインクリメントのタイミング
で上位４ビットと下位４ビットを入れ換える。
【００２８】図３は、ＰＣ１及びマルチプレクサ２の動
作を示すタイミング図である。テストモードに入ると、
ＰＣ１は、単純インクリメント動作に固定される。図３
を参照すると、テストモード信号が“１”に立上がる
と、ＰＣインクリメント信号が周期的に“１”になる。
作を示すタイミング図である。テストモードに入ると、
ＰＣ１は、単純インクリメント動作に固定される。図３
を参照すると、テストモード信号が“１”に立上がる
と、ＰＣインクリメント信号が周期的に“１”になる。
【００２９】ＰＣ１内のカウンタ（不図示）は、ＰＣイ
ンクリメント信号の立上りに同期してカウンタ値を１つ
ずつインクリメントする。ＰＣ１のインクリメントの次
のタイミングで、ＰＣ出力ラッチ信号が“１”になりカ
ウンタ値がラッチされ、ＰＣ１の出力はカウンタ値とな
る。
ンクリメント信号の立上りに同期してカウンタ値を１つ
ずつインクリメントする。ＰＣ１のインクリメントの次
のタイミングで、ＰＣ出力ラッチ信号が“１”になりカ
ウンタ値がラッチされ、ＰＣ１の出力はカウンタ値とな
る。
【００３０】制御信号８は、テストモード信号とＰＣイ
ンクリメント信号のＡＮＤ論理をとって変化し、制御信
号８が“０”のタイミングでは、ＰＣ１の出力がマルチ
プレクサ２の出力に、制御信号８が“１”のタイミング
では、ＰＣ１の出力の上位４ビットと下位４ビットとを
入れ換えた値がマルチプレクサ２の出力となる。
ンクリメント信号のＡＮＤ論理をとって変化し、制御信
号８が“０”のタイミングでは、ＰＣ１の出力がマルチ
プレクサ２の出力に、制御信号８が“１”のタイミング
では、ＰＣ１の出力の上位４ビットと下位４ビットとを
入れ換えた値がマルチプレクサ２の出力となる。
【００３１】このように、マルチプレクサ２の出力は、
テストモード時、００Ｈ（ヘキサデシマル表示）→０１
Ｈ→１０Ｈ→０２Ｈ→２０Ｈ→・・、と変化して、デコ
ーダ３に入力される。
テストモード時、００Ｈ（ヘキサデシマル表示）→０１
Ｈ→１０Ｈ→０２Ｈ→２０Ｈ→・・、と変化して、デコ
ーダ３に入力される。
【００３２】ここで、デコーダ３の下位４ビットの入力
（ヘキサデシマル値）を考えるとその動作は、表１に示
すように変化する。
（ヘキサデシマル値）を考えるとその動作は、表１に示
すように変化する。
【００３３】
【表１】
【００３４】このように、下位４ビットの０〜Ｆの値に
対して、それぞれ０〜Ｆ迄の変化の組合せを網羅してお
り、また上位４ビットの入力についてもその動作は表１
と同様に変化し、下位４ビットの０〜Ｆの値に対して、
それぞれ０〜Ｆ迄の変化の組合せを網羅し、上位４ビッ
ト、下位４ビットでそれぞれすべての変化の組合せを網
羅して入力することになる。
対して、それぞれ０〜Ｆ迄の変化の組合せを網羅してお
り、また上位４ビットの入力についてもその動作は表１
と同様に変化し、下位４ビットの０〜Ｆの値に対して、
それぞれ０〜Ｆ迄の変化の組合せを網羅し、上位４ビッ
ト、下位４ビットでそれぞれすべての変化の組合せを網
羅して入力することになる。
【００３５】図４は、多重選択・無選択検出回路６の構
成の一例を示す図である。ここでは、簡単のため、デコ
ーダ３の出力が８本の場合を考える。
成の一例を示す図である。ここでは、簡単のため、デコ
ーダ３の出力が８本の場合を考える。
【００３６】デコーダ３の出力ビットをＤ０〜Ｄ７とす
る。また、以下ではデコーダ３は、選択された出力のみ
“１”、非選択の出力は“０”を出力する場合を考え
る。
る。また、以下ではデコーダ３は、選択された出力のみ
“１”、非選択の出力は“０”を出力する場合を考え
る。
【００３７】Ｄ７、Ｄ６が同時選択されてしまった場
合、ＡＮＤゲート２６の出力は“１”となり、Ｄ７、Ｄ
６の多重選択が検出できる。同様にＤ５、Ｄ４に対して
は、ＡＮＤゲート２７、Ｄ３、Ｄ２に対しては、ＡＮＤ
ゲート２８、Ｄ１、Ｄ０に対しては、ＡＮＤゲート２９
の出力が、それぞれ“１”となり、各々の組合せの多重
選択が検出できる。
合、ＡＮＤゲート２６の出力は“１”となり、Ｄ７、Ｄ
６の多重選択が検出できる。同様にＤ５、Ｄ４に対して
は、ＡＮＤゲート２７、Ｄ３、Ｄ２に対しては、ＡＮＤ
ゲート２８、Ｄ１、Ｄ０に対しては、ＡＮＤゲート２９
の出力が、それぞれ“１”となり、各々の組合せの多重
選択が検出できる。
【００３８】次に、Ｄ７、Ｄ６のいずれかが選択された
場合、ＯＲゲート３０の出力が“１”となり、Ｄ５、Ｄ
４のいずれかが選択された場合、ＯＲゲート３１の出力
が“１”となる。
場合、ＯＲゲート３０の出力が“１”となり、Ｄ５、Ｄ
４のいずれかが選択された場合、ＯＲゲート３１の出力
が“１”となる。
【００３９】この２つの状態が同時に発生した場合、Ａ
ＮＤゲート３２の出力が“１”となり、Ｄ７又はＤ６
と、Ｄ５又はＤ４との多重選択が検出できる。
ＮＤゲート３２の出力が“１”となり、Ｄ７又はＤ６
と、Ｄ５又はＤ４との多重選択が検出できる。
【００４０】同様にして、Ｄ３、Ｄ２のいずれかとＤ
１、Ｄ０のいずれかが同時に選択された場合、それぞれ
ＯＲゲート３３、ＯＲゲート３４の出力が“１”とな
り、ＡＮＤゲート３５の出力も“１”となってＤ３又は
Ｄ２と、Ｄ１又はＤ０との多重選択が検出できる。
１、Ｄ０のいずれかが同時に選択された場合、それぞれ
ＯＲゲート３３、ＯＲゲート３４の出力が“１”とな
り、ＡＮＤゲート３５の出力も“１”となってＤ３又は
Ｄ２と、Ｄ１又はＤ０との多重選択が検出できる。
【００４１】また、Ｄ７〜Ｄ４のいずれかが選択された
場合、ＯＲゲート３０又は、ＯＲゲート３１の少なくと
もいずれか一方の出力が“１”となりＯＲゲート３６の
出力も“１”となる。
場合、ＯＲゲート３０又は、ＯＲゲート３１の少なくと
もいずれか一方の出力が“１”となりＯＲゲート３６の
出力も“１”となる。
【００４２】同様に、Ｄ３〜Ｄ０のいずれかが選択され
た場合、ＯＲゲート３３又は、ＯＲゲート３４の少なく
ともいずれか一方の出力が“１”となりＯＲゲート３７
の出力も“１”となる。
た場合、ＯＲゲート３３又は、ＯＲゲート３４の少なく
ともいずれか一方の出力が“１”となりＯＲゲート３７
の出力も“１”となる。
【００４３】この２つの状態が同時発生した場合、ＥＮ
ＯＲ（排他的否定論理和）ゲート３８の入力が“１”、
“１”となり、出力が“１”となって多重選択を検出す
る。
ＯＲ（排他的否定論理和）ゲート３８の入力が“１”、
“１”となり、出力が“１”となって多重選択を検出す
る。
【００４４】最後に無選択の場合、ＯＲゲート３０、Ｏ
Ｒゲート３１、ＯＲゲート３３、ＯＲゲート３４の出力
が全て“０”、ＯＲゲート３６、ＯＲゲート３７の出力
も“０”となり、ＥＮＯＲゲート３８の入力が“０”、
“０”となるので、出力が“１”となって、無選択を検
出する。
Ｒゲート３１、ＯＲゲート３３、ＯＲゲート３４の出力
が全て“０”、ＯＲゲート３６、ＯＲゲート３７の出力
も“０”となり、ＥＮＯＲゲート３８の入力が“０”、
“０”となるので、出力が“１”となって、無選択を検
出する。
【００４５】これらＡＮＤゲート２６〜２９、３２、３
５の出力と、ＥＮＯＲゲート３８の出力のＯＲ論理をと
ることにより、全ての多重選択・無選択を検出すること
が可能であり、これらの不具合を検出した場合ＯＲゲー
ト３９が検出信号７として“１”を出力する。
５の出力と、ＥＮＯＲゲート３８の出力のＯＲ論理をと
ることにより、全ての多重選択・無選択を検出すること
が可能であり、これらの不具合を検出した場合ＯＲゲー
ト３９が検出信号７として“１”を出力する。
【００４６】ここでは、理解を容易とするため、ＰＣの
上位４ビットと下位４ビットとに分けて入れ換える場合
を例示したが、実際には、Ｘデコーダ入力とＹデコーダ
入力とに分けることが望ましい。
上位４ビットと下位４ビットとに分けて入れ換える場合
を例示したが、実際には、Ｘデコーダ入力とＹデコーダ
入力とに分けることが望ましい。
【００４７】このように、第１の実施の形態に係るデコ
ーダの試験方法では、ＰＣを単純にインクリメントする
だけでデコーダの入力の全ての変化の組合せを網羅する
ことができる。この時のデコーダの出力の多重選択、無
選択を多重選択・無選択検出回路で検出することによ
り、ＲＯＭへアクセスするアドレスの順番に依存するデ
コーダの不具合を検出することが可能となる。
ーダの試験方法では、ＰＣを単純にインクリメントする
だけでデコーダの入力の全ての変化の組合せを網羅する
ことができる。この時のデコーダの出力の多重選択、無
選択を多重選択・無選択検出回路で検出することによ
り、ＲＯＭへアクセスするアドレスの順番に依存するデ
コーダの不具合を検出することが可能となる。
【００４８】図５は、本発明の第２の実施の形態の構成
をブロック図にて示したものである。
をブロック図にて示したものである。
【００４９】図５において、図１に示した要素と同等の
要素には同一の参照符号が付されている。この第２の実
施の形態においては、前第１の実施の形態に加え、多重
選択・無選択検出回路６の出力は、フラグ４０へ入力さ
れており、フラグ４０の内容は、内部バス４１、汎用ポ
ート４２を介して外部へ出力される。
要素には同一の参照符号が付されている。この第２の実
施の形態においては、前第１の実施の形態に加え、多重
選択・無選択検出回路６の出力は、フラグ４０へ入力さ
れており、フラグ４０の内容は、内部バス４１、汎用ポ
ート４２を介して外部へ出力される。
【００５０】また、リセット信号４３がフラグ４０へ入
力され、システムリセット時にフラグ４０の内容はクリ
アされる。
力され、システムリセット時にフラグ４０の内容はクリ
アされる。
【００５１】図６は、この第２の実施の形態におけるフ
ラグ４０の回路構成の一例を示す図である。システムリ
セット時、リセット信号４３は“１”、リセット解除後
“０”となるものとする。
ラグ４０の回路構成の一例を示す図である。システムリ
セット時、リセット信号４３は“１”、リセット解除後
“０”となるものとする。
【００５２】システムリセット時、リセット信号４３に
よって、ＲＳフリップフロップを構成するＮＯＲゲート
４４の出力は“０”となり、フラグ４０がクリアされ
る。システムリセット解除後、デコーダ３の試験を行
い、デコーダ３の多重選択、無選択を検出すると検出信
号７が“１”となり、ＮＯＲゲート４５の出力が
“０”、リセット信号４３も“０”であるため、ＮＯＲ
ゲート４４の出力が“１”となり、フラグ４０がセット
される。
よって、ＲＳフリップフロップを構成するＮＯＲゲート
４４の出力は“０”となり、フラグ４０がクリアされ
る。システムリセット解除後、デコーダ３の試験を行
い、デコーダ３の多重選択、無選択を検出すると検出信
号７が“１”となり、ＮＯＲゲート４５の出力が
“０”、リセット信号４３も“０”であるため、ＮＯＲ
ゲート４４の出力が“１”となり、フラグ４０がセット
される。
【００５３】このフラグ４０にはアドレスを割付けてお
き、その番地のリードするとＡＮＤゲート４６の出力が
“１”となり、バッファ４７が開いて、フラグ４０の内
容が内部バス４１に出力される。
き、その番地のリードするとＡＮＤゲート４６の出力が
“１”となり、バッファ４７が開いて、フラグ４０の内
容が内部バス４１に出力される。
【００５４】この第２の実施の形態は、デコーダ出力の
多重選択・無選択の不具合検出の結果を汎用ポートに出
力できることから、前記第１の実施の形態の場合に比
べ、検出信号をモニタするための専用端子を必要とせず
にデコーダの試験が可能となる。
多重選択・無選択の不具合検出の結果を汎用ポートに出
力できることから、前記第１の実施の形態の場合に比
べ、検出信号をモニタするための専用端子を必要とせず
にデコーダの試験が可能となる。
【００５５】図７は、本発明の第３の実施の形態の構成
をブロック図にて示したものである。図７において、図
５に示した要素と同等の要素には同一の参照符号が付さ
れている。
をブロック図にて示したものである。図７において、図
５に示した要素と同等の要素には同一の参照符号が付さ
れている。
【００５６】この第３の実施の形態は、前記第２の実施
の形態のフラグ４０から、リセット信号４３によるクリ
ア機能を取除き、外部からの読書きを可能にしたもので
ある。
の形態のフラグ４０から、リセット信号４３によるクリ
ア機能を取除き、外部からの読書きを可能にしたもので
ある。
【００５７】図８は、この第３の実施の形態におけるフ
ラグ４０の回路構成の一例を示す図である。このフラグ
４０にアドレスを割付けておき、当該番地をアクセスす
ると、テストモード信号及びアドレスデコード信号を入
力とするＡＮＤゲート４８の出力が“１”となる。
ラグ４０の回路構成の一例を示す図である。このフラグ
４０にアドレスを割付けておき、当該番地をアクセスす
ると、テストモード信号及びアドレスデコード信号を入
力とするＡＮＤゲート４８の出力が“１”となる。
【００５８】フラグ４０にデータを書込みにいくと、Ａ
ＮＤゲート４８の出力と、ライト許可信号が“１”とな
り、ＡＮＤゲート４９の出力も“１”となる。
ＮＤゲート４８の出力と、ライト許可信号が“１”とな
り、ＡＮＤゲート４９の出力も“１”となる。
【００５９】書込みデータが“０”の場合、ＡＮＤゲー
ト５０の出力も“０”となって、ＮＯＲゲート４４の出
力に変化は無いが、書込みデータが“１”の場合には、
ＡＮＤゲート５０の出力が“１”となり、ＮＯＲゲート
４４の出力が“０となって、フラグ４０の内容がクリア
される。
ト５０の出力も“０”となって、ＮＯＲゲート４４の出
力に変化は無いが、書込みデータが“１”の場合には、
ＡＮＤゲート５０の出力が“１”となり、ＮＯＲゲート
４４の出力が“０となって、フラグ４０の内容がクリア
される。
【００６０】この後デコーダ３の試験を行い、デコーダ
３の多重選択、無選択を検出すると検出信号７が“１”
となり、ＮＯＲゲート４５の出力が“０”、フラグ４０
にアクセスしていない場合、ＡＮＤゲート４８の出力が
“０”、ＡＮＤゲート４９の出力が“０”、ＡＮＤゲー
ト５０の出力も“０”であるため、ＮＯＲゲート４４の
出力が“１”となり、フラグ４０がセットされる。
３の多重選択、無選択を検出すると検出信号７が“１”
となり、ＮＯＲゲート４５の出力が“０”、フラグ４０
にアクセスしていない場合、ＡＮＤゲート４８の出力が
“０”、ＡＮＤゲート４９の出力が“０”、ＡＮＤゲー
ト５０の出力も“０”であるため、ＮＯＲゲート４４の
出力が“１”となり、フラグ４０がセットされる。
【００６１】このフラグ４０をリードすると、ＡＮＤゲ
ート４８の出力が“１”、リード許可信号が“１”とな
り、ＡＮＤゲート５１の出力が“１”となり、バッファ
４７が開いてフラグ４０の内容が内部バス４１に出力さ
れる。
ート４８の出力が“１”、リード許可信号が“１”とな
り、ＡＮＤゲート５１の出力が“１”となり、バッファ
４７が開いてフラグ４０の内容が内部バス４１に出力さ
れる。
【００６２】このように、この第３の実施の形態では、
リセットによるフラグのクリア機能を取除き、外部から
のリード／ライトを可能としたことにより、通電してい
ればシステムリセットをかけても、不具合を検出した情
報を記憶し続けることができるという利点を有する。
リセットによるフラグのクリア機能を取除き、外部から
のリード／ライトを可能としたことにより、通電してい
ればシステムリセットをかけても、不具合を検出した情
報を記憶し続けることができるという利点を有する。
【００６３】
【発明の効果】以上説明したように、ＲＯＭのアドレス
順の組合せを考えて試験を行おうとした場合、上記従来
技術１ではアドレス順の組合せは不可能とされ、また上
記従来技術２では、その組合せを考慮したテストパタン
を全て外部から印加する必要があるため、膨大なテスト
パタンとされていたのに対し、本発明によれば、内蔵さ
れているＰＣを単純インクリメントするのみで、Ｘデコ
ーダ、Ｙデコーダの全てのアドレスの組合せを網羅する
ことができると共に、デコーダの出力をモニタして、多
重選択、無選択の不具合を検出し、検出信号を外部に伝
えることができるので、テストモードに入れさえすれば
よく、初期状態の設定後は、同じテストパタンを、ＰＣ
がオーバーフローするまで繰り返すだけですむ。
順の組合せを考えて試験を行おうとした場合、上記従来
技術１ではアドレス順の組合せは不可能とされ、また上
記従来技術２では、その組合せを考慮したテストパタン
を全て外部から印加する必要があるため、膨大なテスト
パタンとされていたのに対し、本発明によれば、内蔵さ
れているＰＣを単純インクリメントするのみで、Ｘデコ
ーダ、Ｙデコーダの全てのアドレスの組合せを網羅する
ことができると共に、デコーダの出力をモニタして、多
重選択、無選択の不具合を検出し、検出信号を外部に伝
えることができるので、テストモードに入れさえすれば
よく、初期状態の設定後は、同じテストパタンを、ＰＣ
がオーバーフローするまで繰り返すだけですむ。
【００６４】特に、シングルチップマイコンの場合にお
いては、出荷検査時の試験では、ＲＯＭに関係する試験
以外はＰＣを使用しなくても試験可能であり、これらの
試験時に、本発明のデコーダの試験方法を組合わせて使
用することによって、他の試験と平行して、デコーダの
チェックを行うことが可能となり、テストパタンもテス
ト時間も増やすことなく、デコーダの試験が可能となる
という利点を有している。
いては、出荷検査時の試験では、ＲＯＭに関係する試験
以外はＰＣを使用しなくても試験可能であり、これらの
試験時に、本発明のデコーダの試験方法を組合わせて使
用することによって、他の試験と平行して、デコーダの
チェックを行うことが可能となり、テストパタンもテス
ト時間も増やすことなく、デコーダの試験が可能となる
という利点を有している。
【図１】本発明の第１の実施の形態を説明するためのブ
ロック図である。
ロック図である。
【図２】本発明の第１の実施の形態におけるマルチプレ
クサ部の回路構成の一例を示す図である。
クサ部の回路構成の一例を示す図である。
【図３】本発明の第１の実施の形態におけるＰＣ及びマ
ルチプレクサの動作を示すタイミング図である。
ルチプレクサの動作を示すタイミング図である。
【図４】本発明の第１の実施の形態における多重選択・
無選択検出回路の回路構成の一例を示す図である。
無選択検出回路の回路構成の一例を示す図である。
【図５】本発明の第２の実施の形態を説明するためのブ
ロック図である。
ロック図である。
【図６】本発明の第２の実施の形態におけるのフラグの
回路構成の一例を示す図である。
回路構成の一例を示す図である。
【図７】本発明の第３の実施の形態を説明するためのブ
ロック図である。
ロック図である。
【図８】本発明の第３の実施の形態におけるフラグの回
路構成の一例を示す図である。
路構成の一例を示す図である。
【図９】第１の従来技術の構成を示すブロック図であ
る。
る。
【図１０】第２の従来技術の構成を示すブロック図であ
る。
る。
【図１１】第２の従来技術の構成を示すブロック図であ
る。
る。
１ ＰＣ（プログラムカウンタ） ２ マルチプレクサ ３ デコーダ ４ ＲＯＭ（読出し専用メモリ） ５、４１、５２ 内部バス ６ 多重選択・無選択検出回路 ７ 検出信号 ８ 制御信号 ９〜２５ トランスファゲート ２６〜２９、３２、３５、４６、４８〜５１ ＡＮＤゲ
ート ３０、３１、３３、３４、３６、３７、３９ ＯＲゲー
ト ３８ ＥＮＯＲゲート ４０ フラグ ４２ 汎用ポート ４３ リセット信号 ４４、４５ ＮＯＲゲート ４７ バッファ
ート ３０、３１、３３、３４、３６、３７、３９ ＯＲゲー
ト ３８ ＥＮＯＲゲート ４０ フラグ ４２ 汎用ポート ４３ リセット信号 ４４、４５ ＮＯＲゲート ４７ バッファ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ１１Ｃ 29/00 Ｇ１１Ｃ 11/34 ３０２Ｚ ３４１Ａ
Claims (3)
- 【請求項１】論理回路の試験装置が、カウンタの２Ｎビ
ット（ただし、Ｎは１以上の正整数）出力の上位Ｎビッ
トと下位Ｎビットとを入れ換えて前記論理回路に入力す
る手段と、 前記論理回路の出力を監視し多重選択及び無選択の不良
を検出した際に検出信号を出力する手段と、を備えてお
り、 前記論理回路の試験装置を用いた論理回路の試験方法で
あって、 テストモード時に、前記カウンタを一方向へのカウント
状態に固定し、カウント動作の間で前記カウンタの２Ｎ
ビット出力に対して上位Ｎビットと下位Ｎビットとを入
れ換え、前記論理回路の入力ビットの上位Ｎビット及び
下位Ｎビットのそれぞれの論理値の変化の組合せを網羅
するようにしたことを特徴とする論理回路の試験方法。 - 【請求項２】２Ｎビット（ただし、Ｎは１以上の正整
数）出力のカウンタと、前記 カウンタの２Ｎビット出力の上位Ｎビットと下位Ｎ
ビットとを入れ換えて論理回路に入力する手段を備え、 前記手段の出力を入力とする前記論理回路がデコーダよ
りなり、 前記デコーダの出力を入力し多重選択及び無選択を検出
した際に検出信号を出力する検出手段を備え、 前記カウンタを単純インクリメント状態に固定し、イン
クリメントとインクリメントとの間のタイミングにて、
前記カウンタの２Ｎビット出力に対して上位Ｎビットと
下位Ｎビットを入れ換え、前記デコーダの入力ビットの
上位Ｎビット及び下位Ｎビットのそれぞれの論理値の変
化の組合せを網羅し、各々のタイミングで前記デコーダ
の出力の多重選択及び無選択を検出し、前記デコーダの
不良の有無を判定可能としたことを特徴とする論理回路
の試験装置。 - 【請求項３】前記検出手段の出力情報を格納保持するフ
ラグを備えたことを特徴とする請求項２記載の論理回路
の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17419696A JP3303673B2 (ja) | 1996-06-13 | 1996-06-13 | 論理回路の試験装置及び論理回路の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17419696A JP3303673B2 (ja) | 1996-06-13 | 1996-06-13 | 論理回路の試験装置及び論理回路の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH102940A JPH102940A (ja) | 1998-01-06 |
| JP3303673B2 true JP3303673B2 (ja) | 2002-07-22 |
Family
ID=15974412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17419696A Expired - Fee Related JP3303673B2 (ja) | 1996-06-13 | 1996-06-13 | 論理回路の試験装置及び論理回路の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3303673B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011134410A (ja) * | 2009-12-25 | 2011-07-07 | Toshiba Corp | 不揮発性半導体記憶装置及びその試験方法 |
-
1996
- 1996-06-13 JP JP17419696A patent/JP3303673B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH102940A (ja) | 1998-01-06 |
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