JP3325760B2

JP3325760B2 - アナログ演算装置のオフセット電圧補償方法およびアナログ演算装置

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Publication number: JP3325760B2
Application number: JP02277996A
Authority: JP
Inventors: 邦彦飯塚
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-02-08
Filing date: 1996-02-08
Publication date: 2002-09-17
Anticipated expiration: 2016-02-08
Also published as: DE69715696D1; EP0789312A1; EP0789312B1; JPH09218909A; DE69715696T2

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力キャパシタお
よびアンプを備え、乗算回路やサンプルホールド回路な
どとして好適に実施されるアナログ演算装置のオフセッ
ト電圧を補償するための方法、およびオフセット電圧補
償機能を備えるアナログ演算装置に関する。

【０００２】

【従来の技術】アナログ入力信号を演算処理することに
よって、該信号の圧縮やフィルタリングを行い、アナロ
グまたはデジタル出力を得るようにしたアナログ演算装
置に、近年さまざまな応用が考えられている。このよう
なアナログ演算装置を用いることによって、該アナログ
演算装置の出力に対して行われるデジタル演算処理の飛
躍的な削減などを可能とすることができる。

【０００３】このため、前記アナログ演算装置は、たと
えば本件出願人が特願平７−１６２６８７号で提案した
ような、イメージセンサからのアナログ出力電圧に所定
の係数を乗算する乗算回路などとして好適に用いられて
いる。上述のようなアナログ演算装置は、入力キャパシ
タおよびアンプを備える構成を基本とし、たとえば前記
乗算回路として用いられた例が特開平６−２１５１６４
号公報で示されている。

【０００４】図８は、典型的な従来技術のアナログ演算
装置１の構成を示すブロック図である。このアナログ演
算装置１は、演算処理のためのアンプＡ、入力キャパシ
タＣｉおよび帰還キャパシタＣｆと、後述するオフセッ
ト電圧補償のためのスイッチＳ１〜Ｓ３および制御回路
２とを備えて構成されている。前記アンプＡは、ＣＭＯ
Ｓインバータなどで実現される。以下、アンプＡをこの
ＣＭＯＳインバータで構成した反転アンプとして説明す
る。

【０００５】前記アンプＡへの入力電圧をＶｉとし、ア
ンプＡからの出力電圧をＶｏとし、アンプＡのゲインを
Ｇとするとき、該アンプＡの入出力特性は、Ｖｏ−Ｖｒ＝−Ｇ（Ｖｉ−Ｖｒ） …（１）で表される。ただし、Ｖｒは、アンプＡの動作点電圧、
すなわちＶｏ＝Ｖｉが成立するときの入力電圧である。

【０００６】上述のように構成されるアナログ演算装置
１において、アンプＡの入力端のノードＰ１について考
えると、該ノードＰ１と、入力ライン３との間には入力
キャパシタＣｉが介在されており、出力ライン４との間
には帰還キャパシタＣｆが介在されており、さらにアン
プＡの入力がＭＯＳＦＥＴのゲートであるときには、該
ノードＰ１はフローティングとなってしまう。このた
め、製造された時点で、および演算処理に伴って該ノー
ドＰ１に蓄積される電荷によって、オフセット電圧が発
生してしまう。また、前記オフセット電圧は、デバイス
物性の経年変化および温度等によっても変化する。

【０００７】このため、前記電荷を除去してオフセット
電圧補償を行うために、前記スイッチＳ１〜Ｓ３および
制御回路２が設けられている。前記スイッチＳ１，Ｓ２
は、制御回路２からの図９（ａ）で示す制御信号ＣＴＬ
１によって切換制御され、スイッチＳ３は、制御回路２
からの図９（ｂ）で示す制御信号ＣＴＬ２によって導通
／遮断制御される。

【０００８】図９において時刻ｔ１より以前で示すよう
に、通常の演算処理時には、制御回路２は、前記制御信
号ＣＴＬ１，ＣＴＬ２を、ともにローレベルとしてい
る。これによって、スイッチＳ１は入力キャパシタＣｉ
に接続される共通接点Ｓ１ａを前記入力ライン３に接続
される個別接点Ｓ１ｂに導通しており、スイッチＳ２は
前記帰還キャパシタＣｆに接続される共通接点Ｓ２ａを
前記出力ライン４およびアンプＡの出力端のノードＰ２
に接続される個別接点Ｓ２ｂに導通しており、スイッチ
Ｓ３は遮断している。こうして、アンプＡの入力段に入
力キャパシタＣｉが介在され、また入出力間に帰還キャ
パシタＣｆが介在されている。

【０００９】これに対して、オフセット電圧の補償動作
時には、制御回路２は、時刻ｔ１で示すように、前記制
御信号ＣＴＬ１，ＣＴＬ２をハイレベルとする。これに
よって、スイッチＳ３が導通し、アンプＡの入出力端間
がホロア結合となって、前記ノードＰ１に蓄積されてい
た電荷は出力ライン４に流出して除去される。

【００１０】また、スイッチＳ１，Ｓ２は、制御回路２
から予め定める基準電圧Ｖｒｅｆが与えられる個別接点
Ｓ１ｃ，Ｓ２ｃにそれぞれ導通する。前記基準電圧Ｖｒ
ｅｆは、所望とする動作点電圧に選ばれ、たとえばアン
プＡへの電源電圧をＶｄｄとするとき、Ｖｄｄ／２に選
ばれる。したがって、このときのアンプＡの入出力は、Ｖｏｕｔ＝Ｖｒｅｆ＋Ｖｏｓｔ …（２）で表される。ただし、Ｖｏｕｔは該アナログ演算装置１
の出力電圧であり、Ｖｏｓｔはオフセット電圧である。

【００１１】したがって、キャパシタＣｉ，Ｃｆの一端
にはそれぞれ前記基準電圧Ｖｒｅｆが印加され、キャパ
シタＣｉ，Ｃｆの他端にはそれぞれ電圧Ｖｒｅｆ＋Ｖｏ
ｓｔが印加され、該キャパシタＣｉ，Ｃｆにはオフセッ
ト電圧Ｖｏｓｔに対応した電荷、すなわちオフセット電
圧Ｖｏｓｔを補償することができる電荷が蓄積される。

【００１２】その後、制御回路２は、時刻ｔ２で示され
るように、制御信号ＣＴＬ２をローレベルとし、これに
よってスイッチＳ３を遮断して、前記ノードＰ１をフロ
ーティング状態とした後、時刻ｔ３において、制御信号
ＣＴＬ１をローレベルとし、スイッチＳ１，Ｓ２をそれ
ぞれ個別接点Ｓ１ｂ，Ｓ２ｂに導通して演算処理の可能
な状態として、オフセット電圧の補償動作を終了する。

【００１３】こうしてオフセット電圧の補償が終了した
後のアナログ演算装置１の入出力特性は、入力電圧をＶ
ｉｎとするとき、Ｖｏｕｔ−Ｖｒｅｆ＝−（Ｃｉ／Ｃｆ）（Ｖｉｎ−Ｖｒｅｆ） …（３）となる。ただし、アンプＡのゲインＧは、充分大きいと
し、入力インピーダンスは無限大とする。

【００１４】

【発明が解決しようとする課題】上述のように構成され
たアナログ演算装置１において、該アナログ演算装置１
が集積回路に形成される場合、前記スイッチＳ３は、た
とえば図１０で示されるように、ＣＭＯＳ構造の一対の
トランジスタＱ１，Ｑ２と、反転バッファＢ１とを備え
て構成されている。

【００１５】したがって、前記制御信号ＣＴＬ２がロー
レベルとなって遮断すべき状態であっても、暗電流等の
微少なリーク電流が該スイッチＳ３を介して流れ、ノー
ドＰ１の電荷量を、長期間に亘ってオフセット電圧を補
償することができる値に保つことが不可能であるという
問題がある。そのため、頻繁に上述のようなオフセット
電圧の補償動作を行う必要があり、演算速度の低下や、
制御回路２の回路構成の煩雑化を招くという問題があ
る。

【００１６】この点、ノードＰ１における電荷量を厳密
に規定して製造し、スイッチＳ３を設けないようにする
ことが考えられる。しかしながらこのような構成では、
上述のようなスイッチＳ３による不具合を防止すること
はできるけれども、集積回路で形成するにあたって、そ
のような電荷量の厳密な制御は非常に困難である。

【００１７】さらにまた、製造上のばらつき等によっ
て、前記基準電圧Ｖｒｅｆに所望とする設計値Ｖｒｅｆ
０からずれが生じる。このずれによる入力オフセット電
圧Ｖｏｓｔを、Ｖｏｓｔ＝Ｖｒｅｆ−Ｖｒｅｆ０ …（４）と定義すると、上述のようなオフセット電圧補償後のノ
ードＰ１の電荷総量Ｑを、Ｑ＝Ｃｉ・Ｖｏｓｔ …（５）と表すことができる。したがって、この電荷総量Ｑを考
慮すると、前記式３で示す入出力特性は、Ｖｏｕｔ−Ｖｒｅｆ＝−（Ｃｉ／Ｃｆ）（Ｖｉｎ−Ｖｒｅｆ）＋（Ｃｉ／Ｃｆ）Ｖｏｓｔ …（６）と表すことができ、（Ｃｉ／Ｃｆ）Ｖｏｓｔが演算誤差
となって、演算精度の劣化を招くという問題もある。

【００１８】本発明の目的は、演算速度および演算精度
を向上することができるアナログ演算装置のオフセット
電圧補償方法およびアナログ演算装置を提供することで
ある。

【００１９】

【課題を解決するための手段】請求項１の発明に係るア
ナログ演算装置のオフセット電圧補償方法は、入力キャ
パシタおよびアンプを備え、前記アンプの入力端がフロ
ーティングゲートとなるアナログ演算装置のオフセット
電圧補償方法において、前記フローティングゲートに存
在し、オフセット電圧の要因となる電荷の量を、ホット
キャリアの注入、またはトンネル効果による電荷の引抜
きの少なくともいずれか一方を用いて制御することを特
徴とする。

【００２０】上記の構成によれば、予め定める入力に対
する演算結果などに基づいて、アンプの入力端における
電荷量を推定し、ホットキャリアの注入またはトンネル
効果による電荷の引抜きの少なくともいずれか一方を行
うことによって、オフセット電圧を補償することができ
る所望とする電荷量に制御する。このようにして電荷量
を制御すると、ホロア結合用のスイッチなどが設けられ
ていないフローティングゲートである該入力端の電荷
は、長期間に亘って安定に保持される。

【００２１】したがって、頻繁に上述のようなオフセッ
ト電圧の補償動作を行う必要はなく、演算速度を向上す
ることができるとともに、演算精度を向上することもで
きる。

【００２２】また請求項２の発明に係るアナログ演算装
置のオフセット電圧補償方法は、入力キャパシタおよび
アンプを備え、前記アンプの入力端がフローティングゲ
ートとなるアナログ演算装置のオフセット電圧補償方法
において、前記フローティングゲートに存在し、オフセ
ット電圧の要因となる電荷の量を判定し、その判定結果
に応答して、ホットキャリアの前記フローティングゲー
トへの注入、またはトンネル効果による前記フローティ
ングゲートからの電荷の引抜きの少なくともいずれか一
方を行うことを特徴とする。

【００２３】上記の構成によれば、入力キャパシタを介
して予め定める基準電圧などの所定の電圧を印加し、そ
れに応答したアンプの出力に基づいて、オフセット電圧
が補償されるまで電荷の注入または引抜きが行われる。

【００２４】したがって、前記入力端における電荷を所
望とする電荷量に高精度に制御することができる。

【００２５】さらにまた請求項３の発明に係るアナログ
演算装置のオフセット電圧補償方法は、それぞれ入力キ
ャパシタおよびアンプを備え、前記アンプの入力端がフ
ローティングゲートとなる複数チャネル構成のアナログ
演算装置のオフセット電圧補償方法において、前記各ア
ンプのフローティングゲートに存在し、オフセット電圧
の要因となる電荷の量を、ホットキャリアの注入を用い
て、相互に等しくなるように制御することを特徴とす
る。

【００２６】上記の構成によれば、複数チャネル構成の
アナログ演算装置の各アンプに対して、予め定める入力
を与え、それに応答した演算結果などに基づいて、各ア
ンプの入力端における電荷量を推定し、ホットキャリア
の注入によって、各アンプの入力端における電荷量を相
互に等しく、すなわち各アンプのオフセット電圧を相互
に等しくする。

【００２７】したがって、最も電荷量の多いチャネルの
アンプに対応して、残余のアンプの注入動作を行うだけ
で、全てのチャネルのアンプの演算精度を等しくするこ
とができ、簡単にオフセット電圧補償を行うことができ
る。

【００２８】また請求項４の発明に係るアナログ演算装
置のオフセット電圧補償方法は、それぞれ入力キャパシ
タおよびアンプを備え、前記アンプの入力端がフローテ
ィングゲートとなる複数チャネル構成のアナログ演算装
置のオフセット電圧補償方法において、前記各アンプの
フローティングゲートに存在し、オフセット電圧の要因
となる電荷の量を判定し、その判定結果に応答して、各
アンプのオフセット電圧が相互に等しくなるように、ホ
ットキャリアの前記フローティングゲートへの注入を行
うことを特徴とする。

【００２９】上記の構成によれば、予め定める基準電圧
などの所定の電圧を印加し、それに応答したアンプの出
力に基づいて、各アンプ間のオフセット電圧が相互に等
しくなるまでホットキャリアの注入が行われる。

【００３０】したがって、最も電荷量の多いチャネルの
アンプに対応して、残余のアンプの注入動作を行うだけ
で、全てのチャネルのアンプの演算精度を高精度に等し
くすることができ、簡単にオフセット電圧補償を行うこ
とができる。

【００３１】さらにまた請求項５の発明に係るアナログ
演算装置のオフセット電圧補償方法は、それぞれ入力キ
ャパシタおよびアンプを備え、前記アンプの入力端がフ
ローティングゲートとなる複数チャネル構成のアナログ
演算装置のオフセット電圧補償方法において、前記各ア
ンプのフローティングゲートに存在し、オフセット電圧
の要因となる電荷の量を、トンネル効果による電荷の引
抜きを用いて、相互に等しくなるように制御することを
特徴とする。

【００３２】上記の構成によれば、複数チャネル構成の
アナログ演算装置の各アンプに対して、予め定める入力
を与え、それに応答した演算結果などに基づいて、各ア
ンプの入力端における電荷量を推定し、トンネル効果に
よる電荷の引抜によって、各アンプの入力端における電
荷量を相互に等しく、すなわち各アンプのオフセット電
圧を相互に等しくする。

【００３３】したがって、最も電荷量の少いチャネルの
アンプに対応して、残余のアンプの引抜動作を行うだけ
で、全てのチャネルのアンプの演算精度を等しくするこ
とができ、簡単にオフセット電圧補償を行うことができ
る。

【００３４】また請求項６の発明に係るアナログ演算装
置のオフセット電圧補償方法は、それぞれ入力キャパシ
タおよびアンプを備え、前記アンプの入力端がフローテ
ィングゲートとなる複数チャネル構成のアナログ演算装
置のオフセット電圧補償方法において、前記各アンプの
フローティングゲートに存在し、オフセット電圧の要因
となる電荷の量を判定し、その判定結果に応答して、各
アンプのオフセット電圧が相互に等しくなるように、ト
ンネル効果による前記フローティングゲートからの電荷
の引抜きを行うことを特徴とする。

【００３５】上記の構成によれば、予め定める基準電圧
などの所定の電圧を印加し、それに応答したアンプの出
力に基づいて、各アンプ間のオフセット電圧が相互に等
しくなるまで電荷の引抜きが行われる。

【００３６】したがって、最も電荷量の少いチャネルの
アンプに対応して、残余のアンプの引抜動作を行うだけ
で、全てのチャネルのアンプの演算精度を高精度に等し
くすることができ、簡単にオフセット電圧補償を行うこ
とができる。

【００３７】さらにまた請求項７の発明に係るアナログ
演算装置のオフセット電圧補償方法では、前記アナログ
演算装置は、さらに帰還キャパシタを備え、乗算器とし
て用いられることを特徴とする。

【００３８】上記の構成によれば、前記入力キャパシタ
およびアンプを備えるコンパレータなどの構成だけでな
く、さらに帰還キャパシタを備える乗算器にも本発明を
好適に実施することができる。

【００３９】また請求項８の発明に係るアナログ演算装
置のオフセット電圧補償方法は、前記オフセット電圧が
補償されたか否かを判定するために、スイッチドキャパ
シタ回路によって入力オフセット電圧を補償した差動増
幅アンプを用いることを特徴とする。

【００４０】上記の構成によれば、補償判定用の差動増
幅アンプも、その入力端に設けられるキャパシタの電荷
が、スイッチングによって予めリセットされている。

【００４１】したがって、アンプのオフセット電圧が補
償されたか否かを高精度に判定することができる。

【００４２】さらにまた請求項９の発明に係るアナログ
演算装置は、入力キャパシタおよびアンプを備え、前記
アンプの入力端がフローティングゲートとなるアナログ
演算装置において、前記アンプに関連して設けられ、該
アンプのフローティングゲートに接続されるフローティ
ングゲートを有し、前記アンプのフローティングゲート
に存在し、オフセット電圧の要因となる電荷に対して、
該アンプのフローティングゲートへのホットキャリアの
注入、または該フローティングゲートからのトンネル効
果による電荷の引抜きの少なくともいずれか一方を行う
ことができる電荷入出力手段と、前記オフセット電圧が
０となるように、前記電荷入出力手段による注入量また
は引抜量を制御する制御手段とを含むことを特徴とす
る。

【００４３】上記の構成によれば、予め定める入力に対
する演算結果などに基づいて、アンプの入力端における
電荷量を推定し、ホットキャリアの注入またはトンネル
効果による電荷の引抜きの少なくともいずれか一方を行
うことによって、オフセット電圧を補償することができ
る所望とする電荷量に制御する。このようにして電荷量
を制御すると、ホロア結合用のスイッチなどが設けられ
ていないフローティングゲートである該入力端の電荷
は、長期間に亘って安定に保持される。

【００４４】したがって、頻繁に上述のようなオフセッ
ト電圧の補償動作を行う必要はなく、演算速度を向上す
ることができるとともに、演算精度を向上することもで
きる。

【００４５】また請求項１０の発明に係るアナログ演算
装置は、入力キャパシタおよびアンプを備え、前記アン
プの入力端がフローティングゲートとなるアナログ演算
装置において、前記アンプに関連して設けられ、該アン
プのフローティングゲートに接続されるフローティング
ゲートを有し、前記アンプのフローティングゲートに存
在し、オフセット電圧の要因となる電荷に対して、該ア
ンプのフローティングゲートへのホットキャリアの注
入、または前記フローティングゲートからのトンネル効
果による電荷の引抜きの少なくともいずれか一方を行う
ことができる電荷入出力手段と、前記アンプのフローテ
ィングゲートに存在する電荷の量を判定することができ
る判定手段と、前記判定手段の判定結果に応答して、前
記オフセット電圧が０となるように、前記電荷入出力手
段による注入量または引抜量を制御する制御手段とを含
むことを特徴とする。

【００４６】上記の構成によれば、入力キャパシタを介
して予め定める基準電圧などの所定の電圧を印加し、そ
れに応答したアンプの出力に基づいて、オフセット電圧
が補償されるまで電荷の注入または引抜きが行われる。

【００４７】したがって、前記入力端における電荷を所
望とする電荷量に高精度に制御することができる。

【００４８】さらにまた請求項１１の発明に係るアナロ
グ演算装置は、それぞれ入力キャパシタおよびアンプを
備え、前記アンプの入力端がフローティングゲートとな
る複数チャネル構成のアナログ演算装置において、前記
各アンプに関連して設けられ、該アンプのフローティン
グゲートに接続されるフローティングゲートを有し、前
記アンプのフローティングゲートに存在し、オフセット
電圧の要因となる電荷に対して、該アンプのフローティ
ングゲートへのホットキャリアの注入を行うことができ
る電荷入力手段と、前記各アンプのオフセット電圧が相
互に等しくなるように、前記電荷入力手段による注入量
を制御する制御手段とを含むことを特徴とする。

【００４９】上記の構成によれば、複数チャネル構成の
アナログ演算装置の各アンプに対して、予め定める入力
を与え、それに応答した演算結果などに基づいて、各ア
ンプの入力端における電荷量を推定し、ホットキャリア
の注入によって、各アンプの入力端における電荷量を相
互に等しく、すなわち各アンプのオフセット電圧を相互
に等しくする。

【００５０】したがって、最も電荷量の多いチャネルの
アンプに対応して、残余のアンプの注入動作を行うだけ
で、全てのチャネルのアンプの演算精度を等しくするこ
とができ、簡単にオフセット電圧補償を行うことができ
る。

【００５１】また請求項１２の発明に係るアナログ演算
装置は、それぞれ入力キャパシタおよびアンプを備え、
前記アンプの入力端がフローティングゲートとなる複数
チャネル構成のアナログ演算装置において、前記各アン
プに関連して設けられ、該アンプのフローティングゲー
トに接続されるフローティングゲートを有し、前記アン
プのフローティングゲートに存在し、オフセット電圧の
要因となる電荷に対して、該アンプのフローティングゲ
ートへのホットキャリアの注入を行うことができる電荷
入力手段と、前記各アンプのフローティングゲートに存
在する電荷の量を判定することができる判定手段と、前
記判定手段の判定結果に応答して、前記各アンプのオフ
セット電圧が相互に等しくなるように、前記電荷入力手
段による注入量を制御する制御手段とを含むことを特徴
とする。

【００５２】上記の構成によれば、予め定める基準電圧
などの所定の電圧を印加し、それに応答したアンプの出
力に基づいて、各アンプ間のオフセット電圧が相互に等
しくなるまで電荷の注入が行われる。

【００５３】したがって、最も電荷量の多いチャネルの
アンプに対応して、残余のアンプの注入動作を行うだけ
で、全てのチャネルのアンプの演算精度を高精度に等し
くすることができ、簡単にオフセット電圧補償を行うこ
とができる。

【００５４】さらにまた請求項１３の発明に係るアナロ
グ演算装置は、それぞれ入力キャパシタおよびアンプを
備え、前記アンプの入力端がフローティングゲートとな
る複数チャネル構成のアナログ演算装置において、前記
各アンプに関連して設けられ、該アンプのフローティン
グゲートに接続されるフローティングゲートを有し、前
記アンプのフローティングゲートに存在し、オフセット
電圧の要因となる電荷に対して、該アンプのフローティ
ングゲートからのトンネル効果による電荷の引抜きを行
うことができる電荷出力手段と、前記各アンプのオフセ
ット電圧が相互に等しくなるように、前記電荷出力手段
による引抜量を制御する制御手段とを含むことを特徴と
する。

【００５５】上記の構成によれば、複数チャネル構成の
アナログ演算装置の各アンプに対して、予め定める入力
を与え、それに応答した演算結果などに基づいて、各ア
ンプの入力端における電荷量を推定し、トンネル効果に
よる電荷の引抜によって、各アンプの入力端における電
荷量を相互に等しく、すなわち各アンプのオフセット電
圧を相互に等しくする。

【００５６】したがって、最も電荷量の少いチャネルの
アンプに対応して、残余のアンプの引抜動作を行うだけ
で、全てのチャネルのアンプの演算精度を等しくするこ
とができ、簡単にオフセット電圧補償を行うことができ
る。

【００５７】また請求項１４の発明に係るアナログ演算
装置は、それぞれ入力キャパシタおよびアンプを備え、
前記アンプの入力端がフローティングゲートとなる複数
チャネル構成のアナログ演算装置において、前記各アン
プに関連して設けられ、該アンプのフローティングゲー
トに接続されるフローティングゲートを有し、前記アン
プのフローティングゲートに存在し、オフセット電圧の
要因となる電荷に対して、該アンプのフローティングゲ
ートからのトンネル効果による電荷の引抜きを行うこと
ができる電荷出力手段と、前記各アンプのフローティン
グゲートに存在する電荷の量を判定することができる判
定手段と、前記判定手段の判定結果に応答して、前記各
アンプのオフセット電圧が相互に等しくなるように、前
記電荷出力手段による引抜量を制御する制御手段とを含
むことを特徴とする。

【００５８】上記の構成によれば、予め定める基準電圧
などの所定の電圧を印加し、それに応答したアンプの出
力に基づいて、各アンプ間のオフセット電圧が相互に等
しくなるまで電荷の引抜きが行われる。

【００５９】したがって、最も電荷量の少いチャネルの
アンプに対応して、残余のアンプの引抜動作を行うだけ
で、全てのチャネルのアンプの演算精度を高精度に等し
くすることができ、簡単にオフセット電圧補償を行うこ
とができる。

【００６０】さらにまた請求項１５の発明に係るアナロ
グ演算装置は、帰還キャパシタをさらに備え、乗算器と
して用いられることを特徴とする。

【００６１】上記の構成によれば、前記入力キャパシタ
およびアンプを備えるコンパレータなどの構成だけでな
く、さらに帰還キャパシタを備える乗算器にも本発明を
好適に実施することができる。

【００６２】また請求項１６の発明に係るアナログ演算
装置は、前記オフセット電圧が補償されたか否かを判定
するために、スイッチドキャパシタ回路によって入力オ
フセット電圧を補償した差動増幅アンプを用いることを
特徴とする。

【００６３】上記の構成によれば、補償判定用の差動増
幅アンプも、その入力端に設けられるキャパシタの電荷
が、スイッチングによって予めリセットされている。

【００６４】したがって、アンプのオフセット電圧が補
償されたか否かを高精度に判定することができる。

【００６５】さらにまた請求項１７の発明に係るアナロ
グ演算装置は、前記入力キャパシタおよびアンプととも
に前記電荷入出力手段を集積回路として一体で形成し、
前記制御手段が該集積回路に接続された状態で前記オフ
セット電圧補償が行われ、オフセット電圧補償後に前記
集積回路をパッケージにアセンブルすることを特徴とす
る。

【００６６】上記の構成によれば、本発明に係るアナロ
グ演算装置は長期間に亘ってアンプの入力端の電荷を安
定して保持することができることを利用して、オフセッ
ト電圧補償を行った後、アンプおよび入力キャパシタ等
を集積回路パッケージにアセンブルする。

【００６７】したがって、集積回路チップに演算処理に
関りのない制御回路等を形成する必要はなく、集積回路
の小型化および低コスト化を図ることができる。

【００６８】また請求項１８の発明に係るアナログ演算
装置は、電源投入を検知したときには、前記制御手段を
起動して、オフセット電圧補償動作を行わせる起動手段
を備えることを特徴とする。

【００６９】上記の構成によれば、演算処理の開始時に
は常にオフセット電圧の補償が行われており、正確な演
算動作を行うことができるとともに、制御手段に、たと
えば予め定める時間毎にオフセット電圧補償動作を起動
するためのタイミング発生回路等の煩雑な構成を設ける
必要がなくなり、制御手段の構成を簡略化することがで
きる。

【００７０】さらにまた請求項１９の発明に係るアナロ
グ演算装置では、前記電荷入出力手段、電荷入力手段ま
たは電荷出力手段は、フローティングゲートＭＯＳで実
現されることを特徴とする。

【００７１】

【発明の実施の形態】本発明の実施の一形態を、図１〜
図５に基づいて説明すれば以下のとおりである。

【００７２】図１は、本発明の実施の一形態のアナログ
演算装置１１のオフセット電圧補償動作を説明するため
のブロック図である。このアナログ演算装置１１は、演
算処理のためのアンプＡ、入力キャパシタＣｉおよび帰
還キャパシタＣｆを備える乗算器であり、後述するオフ
セット電圧補償のためのスイッチＳ１，Ｓ２，Ｓ３、フ
ローティングゲートＭＯＳ１２、判定回路１３、制御回
路１４および起動回路１７をさらに備えて構成されてい
る。

【００７３】前記アンプＡは、ＣＭＯＳインバータなど
で実現される。したがって、前記キャパシタＣｉ，Ｃｆ
およびＣＭＯＳインバータのフローティングゲートに接
続されるノードＰ１は、フローティングノードとなる。
以下、アンプＡをこのＣＭＯＳインバータで構成した反
転アンプとして説明する。

【００７４】アンプＡの入力端であるノードＰ１には、
入力ライン１５への入力電圧Ｖｉｎが、スイッチＳ３，
Ｓ１および入力キャパシタＣｉを介して与えられる。ま
たこのアンプＡの出力電圧Ｖｏｕｔは、出力ライン１６
へ導出されるとともに、スイッチＳ２および帰還キャパ
シタＣｆを介して前記ノードＰ１に帰還される。

【００７５】このため、通常の演算処理時には、図２で
示すように、制御回路１４によって、スイッチＳ１で
は、入力キャパシタＣｉに接続される共通接点Ｓ１ａが
入力ライン１５側の個別接点Ｓ１ｂに導通されており、
またスイッチＳ２では、前記帰還キャパシタＣｆに接続
される共通接点Ｓ２ａがアンプＡの出力端であるノード
Ｐ２に接続される個別接点Ｓ２ｂに導通されている。さ
らにまた、入力選択用のスイッチＳ３では、前記個別接
点Ｓ１ｂに接続される共通接点Ｓ３ａと、前記入力ライ
ン１５に接続される個別接点Ｓ３ｃとが導通されてい
る。このようにして、アンプＡの入力電圧をＶｉとし、
出力電圧ＶｏｕｔをＶｏとし、ゲインをＧとし、動作点
電圧をＶｒとするとき、前記式１で示すような入出力特
性を備える帰還アンプが構成されている。

【００７６】スイッチＳ１，Ｓ２，Ｓ３は、前記オフセ
ット電圧補償のために設けられており、図１（ａ）で示
す後述するキャパシタＣｉ，Ｃｆの電荷制御動作時に
は、前記制御回路１４からの制御信号ＣＴＬ１がハイレ
ベルとなり、該制御回路１４から予め定める引込電圧Ｖ
ｆが印加される個別接点Ｓ１ｃ，Ｓ２ｃにそれぞれ導通
される。

【００７７】これに対して、図１（ｂ）で示す後述する
判定動作時には、前記制御信号ＣＴＬ１はローレベルと
なり、スイッチＳ１，Ｓ２は、図２と同様に、個別接点
Ｓ１ｂ，Ｓ２ｂにそれぞれ導通される。また、判定動作
時には、制御回路１４からの後述する制御信号ＣＴＬ１
１がハイレベルとなり、スイッチＳ３は制御回路１４か
ら動作点電圧である基準電圧Ｖｒｅｆが与えられている
個別接点Ｓ３ｂに導通する。これによって、入力キャパ
シタＣｉには前記基準電圧Ｖｒｅｆが印加される。

【００７８】このように構成されるアンプＡの構成に関
連して、本発明では、前記式２で示すオフセット電圧Ｖ
ｏｓｔの発生要因であるノードＰ１の電荷を、該ノード
Ｐ１をフローティング状態のままで制御可能とするため
に、後述するフローティングゲートＭＯＳ１２を設けて
いる。また、このフローティングゲートＭＯＳ１２を制
御するための制御回路１４を設けている。フローティン
グゲートＭＯＳ１２のフローティングノードＮｆは前記
ノードＰ１に接続され、ノードＮｄ，Ｎｔは前記制御回
路１４に接続され、ノードＮｓは接地されている。な
お、以下の説明では、「電荷」という語は、特に明記し
ない限り、負電荷を表すものとする。したがって、請求
の範囲における「ホットキャリア」という語は、以下の
説明では、ホットエレクトロンを表すものとする。

【００７９】図２で示す演算処理時におけるアナログ演
算装置１１の入出力特性は、Ｖｏｕｔ−Ｖｒｅｆ＝−（１／Ｃｆ）｛Ｃｉ（Ｖｉｎ−Ｖｒｅｆ）＋Ｑ−（Ｃｉ＋Ｃｆ）Ｖｏｓｔ｝ …（７）で与えられる。ここで、ＱはノードＰ１に蓄えられてい
る電荷量であり、Ｖｏｓｔは、アンプＡの入力オフセッ
トで、動作点電圧をＶｒとすると、Ｖｏｓｔ＝Ｖｒ−Ｖｒｅｆ …（８）で定義される。したがって、Ｑ＝（Ｃｉ＋Ｃｆ）Ｖｏｓｔ …（９）とすることによって、ノードＰ１にオフセット電圧Ｖｏ
ｓｔを補償することができる電荷が蓄積され、正確な演
算動作が可能となることが理解される。本発明では、こ
の考え方を適用する。

【００８０】図３は、前記フローティングゲートＭＯＳ
１２の一構造例を模式的に示す断面図である。このフロ
ーティングゲートＭＯＳ１２は、大略的に、ｐ基板２１
上のｐ−ｂａｓｅ領域２２にホットエレクトロン注入用
のフローティングゲート２３が設けられ、またｎ−ｗｅ
ｌｌ領域２４にトンネル効果による電荷引抜用のフロー
ティングゲート２５が配置されて構成されている。前記
フローティングゲート２３，２５は、接続線２６によっ
て、相互に電気的に接続されている。

【００８１】前記ｐ−ｂａｓｅ領域２２には、接地され
るノードＮｓに接続されるｎ⁺領域３１と、前記ホット
エレクトロンの注入量を制御するために前記制御回路１
４に接続されるノードＮｄが接続されるｎ⁺領域３２と
が相互に離間して形成されており、これらのｎ⁺領域３
１，３２間のチャネル領域上に、ゲート酸化膜３３を介
して前記フローティングゲート２３が形成されている。
またこのフローティングゲート２３上には、前記入力キ
ャパシタＣｉ，および帰還キャパシタＣｆにそれぞれ接
続されているコントロールゲート３４，３５が容量性結
合されている。

【００８２】さらにまた、前記ｎ−ｗｅｌｌ領域２４に
は、ゲート酸化膜３６を介して、前記フローティングゲ
ート２５が形成されるとともに、このフローティングゲ
ート２５に隣接して、ｎ⁺領域３７が形成されている。
また前記フローティングゲート２５上には、フローティ
ングゲートである前記アンプＡの入力端に接続されるコ
ントロールゲート３８が容量性結合されている。前記ｎ
⁺領域３７は、耐圧向上のために、ｎ−ｗｅｌｌ領域２
４を介してｐ基板２１に形成されており、このｎ⁺領域
３７には、前記制御回路１４に接続され、トンネル電流
を制御するためのノードＮｔが接続される。

【００８３】上述のように構成されたフローティングゲ
ートＭＯＳ１２において、制御回路１４は、後述する判
定回路１３の判定結果を参照しつつ、以下のようにして
フローティングゲート２３，２５の電荷制御動作を行
う。前記ｐ−ｂａｓｅ領域２２は、不純物ノードが、た
とえば１０¹⁷／ｃｍ³程度のｐ型半導体から成り、また
ゲート酸化膜３３，３６の膜厚は、たとえば１００Å程
度に選ばれる。これによって、該フローティングゲート
ＭＯＳ１２の閾値電圧は６Ｖ程度となっている。

【００８４】制御回路１４は、フローティングゲート２
３へホットエレクトロンを注入するときには、ノードＮ
ｄを５Ｖとする。また、このとき、前述のようにスイッ
チＳ１，Ｓ２は、それぞれ個別接点Ｓ１ｃ，Ｓ２ｃに導
通しており、したがって、キャパシタＣｉ，Ｃｆからコ
ントロールゲート３４，３５をそれぞれ介して、ノード
Ｎｆ１，Ｎｆ２にそれぞれ前記引込電圧Ｖｆ、たとえば
６Ｖの電圧が印加されている。したがって、前記ノード
Ｎｄに印加された電圧によって引出されたホットエレク
トロンは、ゲート酸化膜３３を通過して、前記ノードＮ
ｆ１，Ｎｆ２から印加される引込電圧Ｖｆによって、フ
ローティングゲート２３に注入される。

【００８５】これに対して、フローティングゲート２５
からの電荷の引抜時には、制御回路１４は、ノードＮｔ
の電位を前記フローティングゲート２５の電位よりも３
０〜４０Ｖ程度高くする。これによって、フローティン
グゲート２５からゲート酸化膜３６を通過して、ｎ⁺領
域３７へトンネル効果による電流が流れる。このように
して、フローティングゲート２３，２５の電荷量が所望
とする値となるように、制御可能となる。

【００８６】一方、前記判定回路１３は、上述のような
電荷制御動作によるオフセット電圧の補償効果を判定す
るために設けられており、アナログ演算装置１１の出力
電圧Ｖｏｕｔ、すなわち前記ノードＰ２の電圧と、予め
定める基準電圧Ｖｒｅｆとを比較する。

【００８７】この判定回路１３は、差動増幅器１８と、
入力キャパシタＣｃと、スイッチＳ１１，Ｓ１２とを備
えて構成されている。差動増幅器１８の反転入力端子に
は、入力キャパシタＣｃおよびスイッチＳ１１を介し
て、前記アンプＡの出力電圧Ｖｏｕｔまたは制御回路１
４からの前記基準電圧Ｖｒｅｆが選択的に入力されるよ
うになっている。

【００８８】したがって、スイッチＳ１１は、入力キャ
パシタＣｃに接続される共通接点Ｓ１１ａと、前記ノー
ドＰ２に接続される個別接点Ｓ１１ｂと、前記基準電圧
Ｖｒｅｆが与えられる個別接点Ｓ１１ｃとを備えて構成
されている。このスイッチＳ１１は、前記制御信号ＣＴ
Ｌ１１が、ローレベルであるときには個別接点Ｓ１１ｃ
に導通しており、ハイレベルとなると個別接点Ｓ１１ｂ
に導通する。なお、前記基準電圧Ｖｒｅｆは、差動増幅
器１８の非反転入力端子にも入力されている。

【００８９】また、スイッチＳ１２は、差動増幅器１８
の反転入力端子と出力端子との間に介在されており、前
記制御信号ＣＴＬ１がローレベルであるときには遮断し
ており、ハイレベルとなると導通する。したがって、入
力キャパシタＣｃはスイッチドキャパシタとなる。

【００９０】判定回路１３は、自己のオフセット電圧を
補償するために、前記図１（ａ）で示す電荷制御動作時
には、スイッチＳ１１を前記ノードＰ２から切離し、自
己補償モードとなっている。このとき、前記入力キャパ
シタＣｃにおいて、その一方の端子には、差動増幅器１
８の反転入力端子とともに、該差動増幅器１８の出力が
帰還して与えられており、他方の端子には、差動増幅器
１８の非反転入力端子とともに、基準電圧Ｖｒｅｆが印
加される。したがって、この自己補償モードでは、ノー
ドＰ３、すなわち差動増幅器１８の反転入力端子の電圧
は、差動増幅器１８の入力オフセット電圧をＶｏｓｔａ
とするとき、Ｖｒｅｆ＋Ｖｏｓｔａとなる。

【００９１】この状態で、図１（ｂ）で示すように、ス
イッチＳ１２が遮断されると、前記ノードＰ３には、差
動増幅器１８の入力オフセット電圧Ｖｏｓｔａに対応し
たＶｏｓｔａ・Ｃｃの電荷が残ることになる。

【００９２】このようにして、オフセット補償が行われ
た状態で、図１（ｂ）で示す判定動作時には、差動増幅
器１８の反転入力端子の入力電圧は、Ｖｏｕｔ＋Ｖｏｓ
ｔａとなり、アンプＡの出力電圧Ｖｏｕｔは、前記入力
キャパシタＣｃによって、該差動増幅器１８のオフセッ
ト電圧Ｖｏｓｔａが補償されて入力されることになる。
したがって、差動増幅器１８は、前記出力電圧Ｖｏｕｔ
が基準電圧Ｖｒｅｆ以上であるか否かを正確に判定する
ことができ、基準電圧Ｖｒｅｆ以上であるときには制御
回路１４への出力Ｖｃをハイレベルとし、基準電圧Ｖｒ
ｅｆ未満であるときには出力Ｖｃをローレベルとする。

【００９３】制御回路１４は、たとえばＣＭＯＳ素子か
ら成る論理回路で構成されている。該制御回路１４は、
差動増幅器１８からの出力Ｖｃが反転した時点で、アン
プＡのオフセット電圧を補償することができる所望とす
る電荷がキャパシタＣｉ，Ｃｆに蓄積されたものと判定
して、図１（ａ）で示す電荷制御動作および図１（ｂ）
で示す判定動作を終了し、図２で示す通常の演算処理状
態に移る。

【００９４】また、制御回路１４に関連して、起動回路
１７が設けられている。この起動回路１７は、該アナロ
グ演算装置１１の電源投入を検知すると、制御回路１４
に、上述のような電荷制御動作および判定動作から成る
オフセット電圧補償動作を行わせる。

【００９５】図４は、制御回路１４によるオフセット電
圧補償動作を説明するためのタイミングチャートであ
る。図４（ａ）で示されるように、時刻ｔ１１において
電源が投入されると、制御回路１４は、起動回路１７に
よって起動され、まず図４（ｂ）で示される制御信号Ｃ
ＴＬ１をローレベルとしてスイッチＳ１，Ｓ２をそれぞ
れ個別接点Ｓ１ｂ，Ｓ２ｂに導通するとともに、スイッ
チＳ１２を遮断し、かつ図４（ｃ）で示される制御信号
ＣＴＬ１１をハイレベルとしてスイッチＳ３，Ｓ１１を
それぞれ個別接点Ｓ３ｂ，Ｓ１１ｂに導通して、図１
（ｂ）で示される判定動作を行う。

【００９６】次に、その判定結果から、前記ホットエレ
クトロンの注入または電荷の引抜きのいずれの電荷制御
動作を行うかを決定し、時刻ｔ１２において、制御信号
ＣＴＬ１をハイレベルとして、スイッチＳ１，Ｓ２をそ
れぞれ個別接点Ｓ１ｃ，Ｓ２ｃに導通するとともに、ス
イッチＳ１２を導通し、さらに制御信号ＣＴＬ１１をロ
ーレベルとしてスイッチＳ１１を個別接点Ｓ１１ｃに導
通して、図１（ａ）で示される電荷制御動作を行う。時
刻ｔ１３において、所定の注入量、または引抜量に対応
した予め定める回数だけ、前記ノードＮｄ，Ｎｔへパル
スが出力されてノードＰ１に対する電荷制御が行われる
と、制御回路１４は再び判定動作を行う。その判定結果
から、電荷の注入または引抜きが不充分であるときに
は、さらに時刻ｔ１４以降で示されるように、前記時刻
ｔ１２〜ｔ１４で行われた電荷制御動作および判定動作
と同様の動作が繰返される。

【００９７】こうしてノードＰ１の電荷量が所望とする
オフセット電圧を補償することができる電荷量となる
と、その時刻ｔ１５において、制御回路１４は、制御信
号ＣＴＬ１，ＣＴＬ１１をともにローレベルとして、図
２で示すような通常の演算処理動作が可能な状態とす
る。

【００９８】図５は、上述のようなオフセット電圧補償
動作を説明するためのフローチャートである。該アナロ
グ演算装置１１の電源が投入されると、起動回路１７に
よって制御回路１４が起動され、ステップｍ１に移る。
ステップｍ１では、前記時刻ｔ１１で示されるように、
制御信号ＣＴＬ１はローレベルとされ、制御信号ＣＴＬ
１１がハイレベルとされて判定動作が行われ、ノードＰ
１の電荷が不足しているか否かが判定される。前記電荷
が不足しているときには、前記ノードＰ１の電位、すな
わちアンプＡの入力電圧Ｖｉは高くなって、該アンプＡ
の出力電圧Ｖｏが低くなり、差動増幅器１８の反転入力
側が非反転入力側よりも低くなって、該差動増幅器１８
は、出力Ｖｃをハイレベルとする。

【００９９】前記ステップｍ１において、電荷が不足し
ていると判定されると、ステップｍ２に移り、フローテ
ィングゲートＭＯＳ１２によって、前記時刻ｔ１２で示
されるように、ホットエレクトロンの注入動作が行われ
る。その後、ステップｍ３で、前記時刻ｔ１３で示され
るように、電荷の不足が解消されたか否かが判断され、
不足状態が継続しているときには、前記ステップｍ２に
戻って、前記時刻ｔ１４で示されるように、ホットエレ
クトロンの注入動作が繰返され、解消されているときに
は、ステップｍ４に移って、前記時刻ｔ１５で示される
通常の演算処理に移る。

【０１００】これに対して、前記ステップｍ１におい
て、電荷が不足していないときには、ステップｍ５に移
り、前記時刻ｔ１２で示される電荷制御動作によって、
フローティングゲートＭＯＳ１２による電荷の引抜きが
行われる。その後、ステップｍ６では、前記時刻ｔ１３
で示されるように、ステップｍ５における電荷制御動作
の結果が判定され、電荷が過多であるときには、前記時
刻ｔ１４で示されるように、引続き前記ステップｍ５に
戻って電荷の引抜きが繰返され、電荷が不足していると
判定されたときには、前記時刻ｔ１５で示されるよう
に、電荷制御動作を終了して、前記ステップｍ４に移
る。

【０１０１】このようにして、本発明に従うアナログ演
算装置１１は、フローティングゲートとなるアンプＡへ
の入力端であるノードＰ１の電荷量を制御するので、製
造上のばらつきなどによって該ノードＰ１に蓄積された
電荷および前記製造上のばらつきなどによる基準電圧Ｖ
ｒｅｆのずれに起因するオフセット電圧Ｖｏｓｔを正確
に補償することができる。

【０１０２】また、ノードＰ１の電荷量を制御するにあ
たって、前記図１０で示すスイッチＳ３のようなリーク
電流の発生する構成ではなく、フローティングゲートＭ
ＯＳ１２を用いるので、前記ノードＰ１の電荷量を、前
記オフセット電圧Ｖｏｓｔを補償することができる値に
長期間に亘って保持することができ、オフセット電圧Ｖ
ｏｓｔの補償動作を頻繁に行う必要がなくなり、演算速
度を向上することができるとともに、制御回路１４の回
路構成を簡略化することができる。

【０１０３】さらにまた、オフセット電圧の補償動作
は、起動回路１７によって、電源投入が検知された時点
で行われるので、演算処理動作の開始時点からオフセッ
ト電圧の補償された状態で高精度に演算処理を行うこと
ができるとともに、演算処理を中断する必要もなく、さ
らにまた所定周期毎にオフセット電圧の補償動作を起動
する構成に比べて、起動のための構成を簡略化すること
ができる。

【０１０４】本発明の実施の他の形態について、図６に
基づいて説明すれば以下のとおりである。

【０１０５】図６は、本発明の実施の他の形態のアナロ
グ演算装置４１の構成を示すブロック図である。このア
ナログ演算装置４１は、前述のアナログ演算装置１１に
類似し、対応する部分には同一の参照符号を付して、そ
の説明を省略する。

【０１０６】注目すべきは、このアナログ演算装置４１
では、前記アンプＡは、キャパシタＣｉ，Ｃｆ、スイッ
チＳ１，Ｓ２，Ｓ３、フローティングゲートＭＯＳ１２
および判定回路１３とともに、集積回路４２に形成され
ており、制御回路４３はこの集積回路４２に外付け可能
となっていることである。集積回路４２には、その作成
後に制御回路４３が接続されて、前述のようなオフセッ
ト電圧の補償のための電荷制御動作および判定動作が行
われた後、この制御回路４３は取外され、集積回路４２
はリードフレームに搭載され、さらに樹脂などで封止さ
れてパッケージにアセンブルされる。

【０１０７】前記ゲート酸化膜３３，３６の厚み制御な
どによって、フローティングゲート２３，２５に蓄積さ
れた電荷を、製造後長期間に亘って一定に保持すること
ができる場合には、このように制御回路４３を集積回路
４２のチップから切離すことによって、回路面積および
チップコストを縮小することができる。

【０１０８】本発明の実施のさらに他の形態について、
図７に基づいて説明すれば以下のとおりである。

【０１０９】図７は、本発明の実施のさらに他の形態の
アナログ演算装置５１の構成を示すブロック図である。
このアナログ演算装置５１は、前述のアナログ演算装置
１１，４１に類似し、対応する部分には同一の参照符号
を付して、その説明を省略する。

【０１１０】注目すべきは、このアナログ演算装置５１
では、アンプＡに関して、前記帰還キャパシタＣｆが設
けられておらず、このアナログ演算装置５１は、コンパ
レータとして動作することである。制御回路１４は、オ
フセット電圧補償時には、スイッチＳ１を個別接点Ｓ１
ｂに導通して、入力キャパシタＣｉを介して、フローテ
ィングゲートＭＯＳ１２のノードＮｆに前記引込電圧Ｖ
ｆを印加してホットエレクトロンの注入を行い、または
ノードＮｔの電位を高くして、前記トンネル効果によっ
て電荷の引抜きを行う。

【０１１１】また、判定動作時には、制御回路１４は、
スイッチＳ１を個別接点Ｓ１ｂに導通するとともに、ス
イッチＳ３を個別接点Ｓ３ｂに導通して、入力キャパシ
タＣｉに基準電圧Ｖｒｅｆを印加するとともに、その状
態での判定回路１３からの出力Ｖｃをモニタする。制御
回路１４は、判定回路１３からの出力Ｖｃが変化するま
で、上述のようなオフセット電圧補償動作および電荷制
御動作を行い、オフセット電圧補償が終了すると、前記
ノードＰ１の電荷量は０となる。

【０１１２】このようにして、オフセット電圧補償が行
われたアナログ演算装置５１は、入力電圧Ｖｉｎが前記
基準電圧Ｖｒｅｆ以上であるか否かを正確に判定するこ
とができ、Ｖｒｅｆ以上であるときには出力電圧Ｖｏｕ
ｔをローレベルとし、Ｖｒｅｆ未満であるときには出力
電圧Ｖｏｕｔをハイレベルとする。

【０１１３】このように本発明は、アンプＡの入力端が
フローティングゲートとなる構成に関して好適に用いる
ことができる。また、本発明は、上述のようなアナログ
演算装置１１，４１，５１が複数チャネル並列に用いら
れる場合に特に好適に実施することができ、この場合に
は、いわゆるマルチプレクサを用いて、前記制御回路１
４，４３および判定回路１３を共用することもできる。

【０１１４】またこの場合、ノードＰ１の電荷量を必ず
しも０にする必要はなく、各チャネルのアナログ演算装
置間で相互に等しい電荷量、すなわちオフセット電圧Ｖ
ｏｓｔが相互に等しくなっていればよい。このように構
成する場合には、たとえば最も電荷量の多いまたは少な
いアナログ演算装置に対応して、残余のアナログ演算装
置にホットエレクトロンの注入または電荷の引抜きを行
えばよく、ホットエレクトロンの注入または電荷の引抜
きのいずれか一方のみを行うだけで、各アナログ演算装
置間のオフセット電圧を補償することができ、オフセッ
ト電圧補償を簡単に行うことができる。

【０１１５】なお、アンプＡは、上述のような反転アン
プに限らず、入力端がフローティングゲートとなるもの
であれば、差動アンプ等の他のアンプであってもよい。
また、判定回路１３は、出力電圧Ｖｏｕｔが基準電圧Ｖ
ｒｅｆ以上であるか否かのみを判定したけれども、両者
の差分に対応した出力を導出するように構成し、これに
対応して、制御回路１４も、差動増幅器１８からの出力
レベルに対応した回数だけ、ホットエレクトロンの注
入、またはトンネル効果による電荷の引抜きを行うよう
にしてもよい。

【０１１６】また、判定回路１３は、上述のように差動
増幅器１８からの出力Ｖｃが反転した時点で、ノードＰ
１の電荷量が適正となったことを検知したけれども、該
判定回路１３を、たとえば２つの基準電圧Ｖｒｅｆ＋Δ
Ｖ，Ｖｒｅｆ−ΔＶがそれぞれ入力される２つの差動増
幅器を備える、いわゆるウインドコンパレータによって
構成し、出力電圧Ｖｏｕｔが前記基準電圧Ｖｒｅｆ＋Δ
Ｖ〜Ｖｒｅｆ−ΔＶ間に収束することによって、制御回
路が電荷制御の終了を判定するようにしてもよい。

【０１１７】さらにまた、フローティングゲートＭＯＳ
１２は、図３とは逆極性の導電形式に形成されていても
よく、この場合には、フローティングゲート２３にはホ
ットキャリアとしてホットホールが注入されることにな
り、フローティングゲート２５からは正電荷が引抜かれ
ることになる。

【０１１８】

【発明の効果】請求項１の発明に係るアナログ演算装置
のオフセット電圧補償方法は、以上のように、フローテ
ィングゲートとなるアンプの入力端に、ホットキャリア
の注入、またはトンネル効果による電荷の引抜きの少な
くともいずれか一方を行うことによって、オフセット電
圧の要因となる電荷の量を制御する。

【０１１９】それゆえ、ホロア結合用のスイッチなどが
設けられていないフローティングゲートである該入力端
の電荷は、長期間に亘って安定に保持され、頻繁にオフ
セット電圧の補償動作を行う必要はなく、演算速度を向
上することができるとともに、演算精度を向上すること
もできる。

【０１２０】また請求項２の発明に係るアナログ演算装
置のオフセット電圧補償方法は、以上のように、フロー
ティングゲートとなるアンプの入力端に存在し、オフセ
ット電圧の要因となる電荷の量を判定し、その判定結果
に応答して、ホットキャリアの前記フローティングゲー
トへの注入、またはトンネル効果による前記フローティ
ングゲートからの電荷の引抜きの少なくともいずれか一
方を行う。

【０１２１】それゆえ、前記入力端における電荷を所望
とする電荷量に高精度に制御することができる。

【０１２２】さらにまた請求項３の発明に係るアナログ
演算装置のオフセット電圧補償方法は、以上のように、
複数チャネル構成のアナログ演算装置の各アンプに対し
て、ホットキャリアの注入によって、各アンプの入力端
における電荷量を相互に等しく、すなわち各アンプのオ
フセット電圧を相互に等しくする。

【０１２３】それゆえ、最も電荷量の多いチャネルのア
ンプに対応して、残余のアンプの注入動作を行うだけ
で、全てのチャネルのアンプの演算精度を等しくするこ
とができ、簡単にオフセット電圧補償を行うことができ
る。

【０１２４】また請求項４の発明に係るアナログ演算装
置のオフセット電圧補償方法は、以上のように、複数チ
ャネル構成のアナログ演算装置の各アンプのフローティ
ングゲートの電荷量を判定し、その判定結果に応答し
て、各アンプのオフセット電圧が相互に等しくなるよう
に、ホットキャリアの前記フローティングゲートへの注
入を行う。

【０１２５】それゆえ、最も電荷量の多いチャネルのア
ンプに対応して、残余のアンプの注入動作を行うだけ
で、全てのチャネルのアンプの演算精度を高精度に等し
くすることができ、簡単にオフセット電圧補償を行うこ
とができる。

【０１２６】さらにまた請求項５の発明に係るアナログ
演算装置のオフセット電圧補償方法は、以上のように、
複数チャネル構成のアナログ演算装置の各アンプに対し
て、トンネル効果による電荷の引抜によって、各アンプ
の入力端における電荷量を相互に等しく、すなわち各ア
ンプのオフセット電圧を相互に等しくする。

【０１２７】それゆえ、最も電荷量の少いチャネルのア
ンプに対応して、残余のアンプの引抜動作を行うだけ
で、全てのチャネルのアンプの演算精度を等しくするこ
とができ、簡単にオフセット電圧補償を行うことができ
る。

【０１２８】また請求項６の発明に係るアナログ演算装
置のオフセット電圧補償方法は、以上のように、複数チ
ャネル構成のアナログ演算装置の各アンプのフローティ
ングゲートの電荷量を判定し、その判定結果に応答し
て、各アンプのオフセット電圧が相互に等しくなるよう
に、トンネル効果による前記フローティングゲートから
の電荷の引抜きを行う。

【０１２９】それゆえ、最も電荷量の少いチャネルのア
ンプに対応して、残余のアンプの引抜動作を行うだけ
で、全てのチャネルのアンプの演算精度を高精度に等し
くすることができ、簡単にオフセット電圧補償を行うこ
とができる。

【０１３０】さらにまた請求項７の発明に係るアナログ
演算装置のオフセット電圧補償方法は、以上のように、
前記アナログ演算装置が、さらに帰還キャパシタを備
え、乗算器として用いられることを特徴とする。

【０１３１】それゆえ、前記入力キャパシタおよびアン
プを備えるコンパレータなどの構成だけでなく、さらに
帰還キャパシタを備える乗算器にも本発明を好適に実施
することができる。

【０１３２】また請求項８の発明に係るアナログ演算装
置のオフセット電圧補償方法は、以上のように、補償判
定用の差動増幅アンプに、スイッチドキャパシタ回路に
よって入力オフセット電圧を補償した差動増幅アンプを
用いる。

【０１３３】それゆえ、アンプのオフセット電圧が補償
されたか否かを高精度に判定することができる。

【０１３４】さらにまた請求項９の発明に係るアナログ
演算装置は、以上のように、フローティングゲートとな
るアナログアンプの入力端に、電荷入出力手段によって
ホットキャリアの注入、または該フローティングゲート
からのトンネル効果による電荷の引抜きの少なくともい
ずれか一方を行い、オフセット電圧の要因となる電荷の
量を制御する。

【０１３５】それゆえ、ホロア結合用のスイッチなどが
設けられていないフローティングゲートである該入力端
の電荷は、長期間に亘って安定に保持され、頻繁にオフ
セット電圧の補償動作を行う必要はなく、演算速度を向
上することができるとともに、演算精度を向上すること
もできる。

【０１３６】また請求項１０の発明に係るアナログ演算
装置は、以上のように、フローティングゲートとなるア
ンプの入力端に存在し、オフセット電圧の要因となる電
荷の量を判定手段で判定し、その判定結果に応答して、
制御手段が、電荷入出力手段によるホットキャリアの注
入量または電荷の引抜量を制御する。

【０１３７】それゆえ、前記入力端における電荷を所望
とする電荷量に高精度に制御することができる。

【０１３８】さらにまた請求項１１の発明に係るアナロ
グ演算装置は、以上のように、複数チャネル構成のアナ
ログ演算装置の各アンプのフローティングゲートへ、各
アンプのオフセット電圧が相互に等しくなるように、ホ
ットキャリアの注入を行う。

【０１３９】それゆえ、最も電荷量の多いチャネルのア
ンプに対応して、残余のアンプの注入動作を行うだけ
で、全てのチャネルのアンプの演算精度を等しくするこ
とができ、簡単にオフセット電圧補償を行うことができ
る。

【０１４０】また請求項１２の発明に係るアナログ演算
装置は、以上のように、複数チャネル構成のアナログ演
算装置の各アンプのフローティングゲートに存在する電
荷量を判定手段で判定し、その判定結果に応答して、前
記各アンプのオフセット電圧が相互に等しくなるよう
に、ホットキャリアを注入する。

【０１４１】それゆえ、最も電荷量の多いチャネルのア
ンプに対応して、残余のアンプの注入動作を行うだけ
で、全てのチャネルのアンプの演算精度を高精度に等し
くすることができ、簡単にオフセット電圧補償を行うこ
とができる。

【０１４２】さらにまた請求項１３の発明に係るアナロ
グ演算装置は、以上のように、複数チャネル構成のアナ
ログ演算装置の各アンプのフローティングゲートから、
各アンプのオフセット電圧が相互に等しくなるように、
トンネル効果による電荷の引抜きを行う。

【０１４３】それゆえ、最も電荷量の少いチャネルのア
ンプに対応して、残余のアンプの引抜動作を行うだけ
で、全てのチャネルのアンプの演算精度を等しくするこ
とができ、簡単にオフセット電圧補償を行うことができ
る。

【０１４４】また請求項１４の発明に係るアナログ演算
装置は、以上のように、複数チャネル構成のアナログ演
算装置の各アンプのフローティングゲートに存在する電
荷量を判定手段で判定し、その判定結果に応答して、ト
ンネル効果による電荷の引抜きを行う。

【０１４５】それゆえ、最も電荷量の少いチャネルのア
ンプに対応して、残余のアンプの引抜動作を行うだけ
で、全てのチャネルのアンプの演算精度を高精度に等し
くすることができ、簡単にオフセット電圧補償を行うこ
とができる。

【０１４６】さらにまた請求項１５の発明に係るアナロ
グ演算装置は、帰還キャパシタをさらに備え、乗算器と
して用いられることを特徴とする。

【０１４７】それゆえ、前記入力キャパシタおよびアン
プを備えるコンパレータなどの構成だけでなく、さらに
帰還キャパシタを備える乗算器にも本発明を好適に実施
することができる。

【０１４８】また請求項１６の発明に係るアナログ演算
装置は、以上のように、補償判定用の差動増幅アンプ
に、スイッチドキャパシタ回路によって入力オフセット
電圧を補償した差動増幅アンプを用いる。

【０１４９】それゆえ、アンプのオフセット電圧が補償
されたか否かを高精度に判定することができる。

【０１５０】さらにまた請求項１７の発明に係るアナロ
グ演算装置は、以上のように、前記入力キャパシタおよ
びアンプとともに前記電荷入出力手段を集積回路として
一体で形成し、オフセット電圧補償後に前記集積回路を
パッケージにアセンブルする。

【０１５１】それゆえ、集積回路チップに演算処理に関
りのない制御回路等を形成する必要はなく、集積回路の
小型化および低コスト化を図ることができる。

【０１５２】また請求項１８の発明に係るアナログ演算
装置は、以上のように、電源投入の検知によって前記制
御手段を起動する起動手段を備える。

【０１５３】それゆえ、演算処理の開始時には常にオフ
セット電圧の補償が行われており、正確な演算動作を行
うことができるとともに、制御手段に、たとえば予め定
める時間毎にオフセット電圧補償動作を起動するための
タイミング発生回路等の煩雑な構成を設ける必要がなく
なり、制御手段の構成を簡略化することができる。

【０１５４】さらにまた請求項１９の発明に係るアナロ
グ演算装置では、以上のように、前記電荷入出力手段、
電荷入力手段または電荷出力手段は、フローティングゲ
ートＭＯＳで実現される。

【図面の簡単な説明】

【図１】本発明の実施の一形態のアナログ演算装置のオ
フセット電圧補償動作を説明するためのブロック図であ
る。

【図２】前記図１で示すアナログ演算装置の演算処理時
における構成を示すブロック図である。

【図３】前記アナログ演算装置におけるフローティング
ゲートＭＯＳの一構造例を模式的に示す断面図である。

【図４】前記アナログ演算装置におけるオフセット電圧
補償動作を説明するためのタインミングチャートであ
る。

【図５】前記アナログ演算装置におけるオフセット電圧
補償動作を説明するためのフローチャートである。

【図６】本発明の実施の他の形態のアナログ演算装置の
構成を示すブロック図である。

【図７】本発明の実施のさらに他の形態のアナログ演算
装置の構成を示すブロック図である。

【図８】典型的な従来技術のアナログ演算装置の構成を
示すブロック図である。

【図９】前記図８で示すアナログ演算装置のオフセット
電圧補償動作を説明するためのタイミングチャートであ
る。

【図１０】図８で示すアナログ演算装置において、オフ
セット電圧補償のために設けられているスイッチの構成
を示す電気回路図である。

【符号の説明】

１１アナログ演算装置１２フローティングゲートＭＯＳ（電荷入出力手
段）１３判定回路（判定手段）１４制御回路（制御手段）１７起動回路１８差動増幅器２３フローティングゲート２５フローティングゲート４１アナログ演算装置４２集積回路４３制御回路（制御手段）５１アナログ演算装置ＡアンプＣｉ入力キャパシタＣｆ帰還キャパシタＣｃ入力キャパシタＳ１スイッチＳ２スイッチＳ３スイッチＳ１１スイッチＳ１２スイッチ

Claims

(57)【特許請求の範囲】

【請求項１】入力キャパシタおよびアンプを備え、前記
アンプの入力端がフローティングゲートとなるアナログ
演算装置のオフセット電圧補償方法において、前記フローティングゲートに存在し、オフセット電圧の
要因となる電荷の量を、ホットキャリアの注入、または
トンネル効果による電荷の引抜きの少なくともいずれか
一方を用いて制御することを特徴とするアナログ演算装
置のオフセット電圧補償方法。
【請求項２】入力キャパシタおよびアンプを備え、前記
アンプの入力端がフローティングゲートとなるアナログ
演算装置のオフセット電圧補償方法において、前記フローティングゲートに存在し、オフセット電圧の
要因となる電荷の量を判定し、その判定結果に応答して、前記オフセット電圧が０とな
るように、ホットキャリアの前記フローティングゲート
への注入、またはトンネル効果による前記フローティン
グゲートからの電荷の引抜きの少なくともいずれか一方
を行うことを特徴とするアナログ演算装置のオフセット
電圧補償方法。
【請求項３】それぞれ入力キャパシタおよびアンプを備
え、前記アンプの入力端がフローティングゲートとなる
複数チャネル構成のアナログ演算装置のオフセット電圧
補償方法において、前記各アンプのフローティングゲートに存在し、オフセ
ット電圧の要因となる電荷の量を、ホットキャリアの注
入を用いて、相互に等しくなるように制御することを特
徴とするアナログ演算装置のオフセット電圧補償方法。
【請求項４】それぞれ入力キャパシタおよびアンプを備
え、前記アンプの入力端がフローティングゲートとなる
複数チャネル構成のアナログ演算装置のオフセット電圧
補償方法において、前記各アンプのフローティングゲートに存在し、オフセ
ット電圧の要因となる電荷の量を判定し、その判定結果に応答して、各アンプのオフセット電圧が
相互に等しくなるように、ホットキャリアの前記フロー
ティングゲートへの注入を行うことを特徴とするアナロ
グ演算装置のオフセット電圧補償方法。
【請求項５】それぞれ入力キャパシタおよびアンプを備
え、前記アンプの入力端がフローティングゲートとなる
複数チャネル構成のアナログ演算装置のオフセット電圧
補償方法において、前記各アンプのフローティングゲートに存在し、オフセ
ット電圧の要因となる電荷の量を、トンネル効果による
電荷の引抜きを用いて、相互に等しくなるように制御す
ることを特徴とするアナログ演算装置のオフセット電圧
補償方法。
【請求項６】それぞれ入力キャパシタおよびアンプを備
え、前記アンプの入力端がフローティングゲートとなる
複数チャネル構成のアナログ演算装置のオフセット電圧
補償方法において、前記各アンプのフローティングゲートに存在し、オフセ
ット電圧の要因となる電荷の量を判定し、その判定結果に応答して、各アンプのオフセット電圧が
相互に等しくなるように、トンネル効果による前記フロ
ーティングゲートからの電荷の引抜きを行うことを特徴
とするアナログ演算装置のオフセット電圧補償方法。
【請求項７】前記アナログ演算装置は、さらに帰還キャ
パシタを備え、乗算器として用いられることを特徴とす
る請求項１〜６のいずれかに記載のアナログ演算装置の
オフセット電圧補償方法。
【請求項８】前記オフセット電圧が補償されたか否かを
判定するために、スイッチドキャパシタ回路によって入
力オフセット電圧を補償した差動増幅アンプを用いるこ
とを特徴とする請求項１〜７のいずれかに記載のアナロ
グ演算装置のオフセット電圧補償方法。
【請求項９】入力キャパシタおよびアンプを備え、前記
アンプの入力端がフローティングゲートとなるアナログ
演算装置において、前記アンプに関連して設けられ、該アンプのフローティ
ングゲートに接続されるフローティングゲートを有し、
前記アンプのフローティングゲートに存在し、オフセッ
ト電圧の要因となる電荷に対して、該アンプのフローテ
ィングゲートへのホットキャリアの注入、または該フロ
ーティングゲートからのトンネル効果による電荷の引抜
きの少なくともいずれか一方を行うことができる電荷入
出力手段と、前記オフセット電圧が０となるように、前記電荷入出力
手段による注入量または引抜量を制御する制御手段とを
含むことを特徴とするアナログ演算装置。
【請求項１０】入力キャパシタおよびアンプを備え、前
記アンプの入力端がフローティングゲートとなるアナロ
グ演算装置において、前記アンプに関連して設けられ、該アンプのフローティ
ングゲートに接続されるフローティングゲートを有し、
前記アンプのフローティングゲートに存在し、オフセッ
ト電圧の要因となる電荷に対して、該アンプのフローテ
ィングゲートへのホットキャリアの注入、または前記フ
ローティングゲートからのトンネル効果による電荷の引
抜きの少なくともいずれか一方を行うことができる電荷
入出力手段と、前記アンプのフローティングゲートに存在する電荷の量
を判定することができる判定手段と、前記判定手段の判定結果に応答して、前記オフセット電
圧が０となるように、前記電荷入出力手段による注入量
または引抜量を制御する制御手段とを含むことを特徴と
するアナログ演算装置。
【請求項１１】それぞれ入力キャパシタおよびアンプを
備え、前記アンプの入力端がフローティングゲートとな
る複数チャネル構成のアナログ演算装置において、前記各アンプに関連して設けられ、該アンプのフローテ
ィングゲートに接続されるフローティングゲートを有
し、前記アンプのフローティングゲートに存在し、オフ
セット電圧の要因となる電荷に対して、該アンプのフロ
ーティングゲートへのホットキャリアの注入を行うこと
ができる電荷入力手段と、前記各アンプのオフセット電圧が相互に等しくなるよう
に、前記電荷入力手段による注入量を制御する制御手段
とを含むことを特徴とするアナログ演算装置。
【請求項１２】それぞれ入力キャパシタおよびアンプを
備え、前記アンプの入力端がフローティングゲートとな
る複数チャネル構成のアナログ演算装置において、前記各アンプに関連して設けられ、該アンプのフローテ
ィングゲートに接続されるフローティングゲートを有
し、前記アンプのフローティングゲートに存在し、オフ
セット電圧の要因となる電荷に対して、該アンプのフロ
ーティングゲートへのホットキャリアの注入を行うこと
ができる電荷入力手段と、前記各アンプのフローティングゲートに存在する電荷の
量を判定することができる判定手段と、前記判定手段の判定結果に応答して、前記各アンプのオ
フセット電圧が相互に等しくなるように、前記電荷入力
手段による注入量を制御する制御手段とを含むことを特
徴とするアナログ演算装置。
【請求項１３】それぞれ入力キャパシタおよびアンプを
備え、前記アンプの入力端がフローティングゲートとな
る複数チャネル構成のアナログ演算装置において、前記各アンプに関連して設けられ、該アンプのフローテ
ィングゲートに接続されるフローティングゲートを有
し、前記アンプのフローティングゲートに存在し、オフ
セット電圧の要因となる電荷に対して、該アンプのフロ
ーティングゲートからのトンネル効果による電荷の引抜
きを行うことができる電荷出力手段と、前記各アンプのオフセット電圧が相互に等しくなるよう
に、前記電荷出力手段による引抜量を制御する制御手段
とを含むことを特徴とするアナログ演算装置。
【請求項１４】それぞれ入力キャパシタおよびアンプを
備え、前記アンプの入力端がフローティングゲートとな
る複数チャネル構成のアナログ演算装置において、前記各アンプに関連して設けられ、該アンプのフローテ
ィングゲートに接続されるフローティングゲートを有
し、前記アンプのフローティングゲートに存在し、オフ
セット電圧の要因となる電荷に対して、該アンプのフロ
ーティングゲートからのトンネル効果による電荷の引抜
きを行うことができる電荷出力手段と、前記各アンプのフローティングゲートに存在する電荷の
量を判定することができる判定手段と、前記判定手段の判定結果に応答して、前記各アンプのオ
フセット電圧が相互に等しくなるように、前記電荷出力
手段による引抜量を制御する制御手段とを含むことを特
徴とするアナログ演算装置。
【請求項１５】帰還キャパシタをさらに備え、乗算器と
して用いられることを特徴とする請求項９〜１４のいず
れかに記載のアナログ演算装置。
【請求項１６】前記オフセット電圧が補償されたか否か
を判定するために、スイッチドキャパシタ回路によって
入力オフセット電圧を補償した差動増幅アンプを用いる
ことを特徴とする請求項９〜１５のいずれかに記載のア
ナログ演算装置。
【請求項１７】前記入力キャパシタおよびアンプととも
に前記電荷入出力手段を集積回路として一体で形成し、
前記制御手段が該集積回路に接続された状態で前記オフ
セット電圧補償が行われ、オフセット電圧補償後に前記
集積回路がパッケージにアセンブルされることを特徴と
する請求項９〜１５のいずれかに記載のアナログ演算装
置。
【請求項１８】電源投入を検知したときには、前記制御
手段を起動して、オフセット電圧補償動作を行わせる起
動手段を備えることを特徴とする請求項９〜１６のいず
れかに記載のアナログ演算装置。
【請求項１９】前記電荷入出力手段、電荷入力手段また
は電荷出力手段は、フローティングゲートＭＯＳで実現
されることを特徴とする請求項９〜１８のいずれかに記
載のアナログ演算装置。