JP3348610B2 - プラズマディスプレイパネルの駆動方法及び装置 - Google Patents
プラズマディスプレイパネルの駆動方法及び装置Info
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- G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
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- G09G2310/06—Details of flat display driving waveforms
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Description
【０００１】
【発明の属する技術分野】本願発明は、メモリ機能を有
する表示素子である放電セルの集合によって構成された
表示パネルを駆動する技術に係わり、特に、ＡＣ（交
流）型プラズマディスプレイパネル(Plasma Display Pa
nel:PDP)の駆動方法に関する。ＡＣ型ＰＤＰは、一対の
維持電極に交互に電圧パルスを印加することで放電を持
続し、発光表示を行うものである。一回の放電自体は、
電圧パルス印加直後、１μｓから数μｓで終了する。し
かしながら放電によって発生した正電荷であるイオン
は、負の電圧が印加されている電極上の絶縁層の表面に
蓄積される。また、同時に発生した負電荷である電子
は、正の電圧が印加されている電極上の絶縁層の表面に
蓄積される。これらの蓄積された正負の電荷は、壁電荷
と呼ばれる。
する表示素子である放電セルの集合によって構成された
表示パネルを駆動する技術に係わり、特に、ＡＣ（交
流）型プラズマディスプレイパネル(Plasma Display Pa
nel:PDP)の駆動方法に関する。ＡＣ型ＰＤＰは、一対の
維持電極に交互に電圧パルスを印加することで放電を持
続し、発光表示を行うものである。一回の放電自体は、
電圧パルス印加直後、１μｓから数μｓで終了する。し
かしながら放電によって発生した正電荷であるイオン
は、負の電圧が印加されている電極上の絶縁層の表面に
蓄積される。また、同時に発生した負電荷である電子
は、正の電圧が印加されている電極上の絶縁層の表面に
蓄積される。これらの蓄積された正負の電荷は、壁電荷
と呼ばれる。
【０００２】従って、高い電圧パルス（書き込みパル
ス）の印加により放電を生じさせ、一旦上記壁電荷を生
成すれば、それ以降は前回よりも低い電圧パルス（維持
放電パルス）を蓄積した壁電荷に重畳するよう印加する
だけで、放電電圧の閾値を越えて放電を開始する。つま
り一度書き込み放電を行い壁電荷を生成した放電セル
は、その後維持放電パルスを交互に逆極性で印加するだ
けで、放電を持続するという特徴がある。これをメモリ
効果、またはメモリ機能と呼んでいる。一般にＡＣ型Ｐ
ＤＰは、このメモリ効果を利用して表示を行うものであ
る。そして初期のＡＣ型ＰＤＰは、２本の電極のみで書
き込み放電（アドレス放電）および維持放電を行う２電
極型が主流であった。
ス）の印加により放電を生じさせ、一旦上記壁電荷を生
成すれば、それ以降は前回よりも低い電圧パルス（維持
放電パルス）を蓄積した壁電荷に重畳するよう印加する
だけで、放電電圧の閾値を越えて放電を開始する。つま
り一度書き込み放電を行い壁電荷を生成した放電セル
は、その後維持放電パルスを交互に逆極性で印加するだ
けで、放電を持続するという特徴がある。これをメモリ
効果、またはメモリ機能と呼んでいる。一般にＡＣ型Ｐ
ＤＰは、このメモリ効果を利用して表示を行うものであ
る。そして初期のＡＣ型ＰＤＰは、２本の電極のみで書
き込み放電（アドレス放電）および維持放電を行う２電
極型が主流であった。
【０００３】ところでカラー表示を行うＰＤＰは、放電
により発生する紫外線によって放電セル内に形成した蛍
光体を励起していることが多いが、この蛍光体は一般的
に放電と同時に発生する正電荷（イオン）による衝撃に
対して脆弱であった。上記の２電極型ＰＤＰは、蛍光体
がイオンに直接当たるような構成になっているため、蛍
光体の寿命低下を招くという欠点があった。
により発生する紫外線によって放電セル内に形成した蛍
光体を励起していることが多いが、この蛍光体は一般的
に放電と同時に発生する正電荷（イオン）による衝撃に
対して脆弱であった。上記の２電極型ＰＤＰは、蛍光体
がイオンに直接当たるような構成になっているため、蛍
光体の寿命低下を招くという欠点があった。
【０００４】これを回避するために、アドレス放電を行
うための電極と維持放電を行うための電極とを分離し、
表面に蛍光体を形成した対向基板を維持放電に使用しな
いようにした面放電型の３電極構造が開発されている。
更にこの３電極型においても、第３の電極を維持放電を
行う第１と第２の電極が配置されている基板に形成する
場合と、対向するもう一つの基板に配置する場合があ
る。また同一基板に前記第３の電極を形成する場合で
も、維持放電を行う２本の電極の上に第３の電極を配置
する場合と、その下に第３の電極を配置する場合があ
る。
うための電極と維持放電を行うための電極とを分離し、
表面に蛍光体を形成した対向基板を維持放電に使用しな
いようにした面放電型の３電極構造が開発されている。
更にこの３電極型においても、第３の電極を維持放電を
行う第１と第２の電極が配置されている基板に形成する
場合と、対向するもう一つの基板に配置する場合があ
る。また同一基板に前記第３の電極を形成する場合で
も、維持放電を行う２本の電極の上に第３の電極を配置
する場合と、その下に第３の電極を配置する場合があ
る。
【０００５】本願発明は、上記種々のＰＤＰのうち、３
電極・面放電・ＡＣ型のＰＤＰにおいて特に効果を有す
るものである。
電極・面放電・ＡＣ型のＰＤＰにおいて特に効果を有す
るものである。
【０００６】
【従来の技術】図９は、３電極・面放電・ＡＣ型ＰＤＰ
を駆動するための周辺回路を示す概略的ブロック図であ
る。アドレス電極Ａj はそれぞれアドレスドライバ５に
接続され、アドレスドライバ５によって個別に駆動され
る。また走査電極Ｙi （ｉ＝１〜Ｎ）も、それぞれＹス
キャンドライバ３に接続され、Ｙスキャンドライバ３に
よって個別に駆動される。更にＹスキャンドライバ３
は、Ｙ共通ドライバ４に接続されている。入力信号に応
じた書き込みを行うためのアドレス放電の際には、各走
査電極Ｙi へ印加するスキャンパルス（−Ｖｙ）をＹス
キャンドライバ３から個別に供給し、上記書き込みに基
づいた表示を行うための維持放電の際は、各走査電極Ｙ
i へ印加する維持パルス（Ｖｓ）をＹ共通ドライバ４か
らＹスキャンドライバ３を経由して各走査電極Ｙi に共
通に供給する。一方維持電極Ｘi は、一端を共通に接続
されているため共通電極とも呼ばれており、Ｘ共通ドラ
イバ２に接続されている。Ｘ共通ドライバ２は、リセッ
ト放電のための全面書き込みパルス（Ｖｓ＋Ｖｗ）や維
持放電パルス（Ｖｓ）等を、維持電極Ｘi に共通に供給
する。
を駆動するための周辺回路を示す概略的ブロック図であ
る。アドレス電極Ａj はそれぞれアドレスドライバ５に
接続され、アドレスドライバ５によって個別に駆動され
る。また走査電極Ｙi （ｉ＝１〜Ｎ）も、それぞれＹス
キャンドライバ３に接続され、Ｙスキャンドライバ３に
よって個別に駆動される。更にＹスキャンドライバ３
は、Ｙ共通ドライバ４に接続されている。入力信号に応
じた書き込みを行うためのアドレス放電の際には、各走
査電極Ｙi へ印加するスキャンパルス（−Ｖｙ）をＹス
キャンドライバ３から個別に供給し、上記書き込みに基
づいた表示を行うための維持放電の際は、各走査電極Ｙ
i へ印加する維持パルス（Ｖｓ）をＹ共通ドライバ４か
らＹスキャンドライバ３を経由して各走査電極Ｙi に共
通に供給する。一方維持電極Ｘi は、一端を共通に接続
されているため共通電極とも呼ばれており、Ｘ共通ドラ
イバ２に接続されている。Ｘ共通ドライバ２は、リセッ
ト放電のための全面書き込みパルス（Ｖｓ＋Ｖｗ）や維
持放電パルス（Ｖｓ）等を、維持電極Ｘi に共通に供給
する。
【０００７】制御回路６は、これら各ドライバを制御す
るものであり、大まかに述べれば、表示データ制御部７
とパネル駆動制御部８とからなっている。表示データ制
御部７は、外部から供給される表示データ信号（Ｄａｔ
ａ）をフレーム単位で一旦記憶するフレームメモリ７を
備え、アドレスドライバ５を制御するものである。また
パネル駆動制御部８は、外部から供給される垂直同期信
号（Ｖｓｙｎｃ）や水平同期信号（Ｈｓｙｎｃ）に応じ
て動作するスキャンドライバ制御部８１及び共通ドライ
バ制御部８２とを備えている。スキャンドライバ制御部
８１はＹスキャンドライバ３を制御し、共通ドライバ制
御部８２はＹ共通ドライバ４及びＸ共通ドライバ２を制
御する。
るものであり、大まかに述べれば、表示データ制御部７
とパネル駆動制御部８とからなっている。表示データ制
御部７は、外部から供給される表示データ信号（Ｄａｔ
ａ）をフレーム単位で一旦記憶するフレームメモリ７を
備え、アドレスドライバ５を制御するものである。また
パネル駆動制御部８は、外部から供給される垂直同期信
号（Ｖｓｙｎｃ）や水平同期信号（Ｈｓｙｎｃ）に応じ
て動作するスキャンドライバ制御部８１及び共通ドライ
バ制御部８２とを備えている。スキャンドライバ制御部
８１はＹスキャンドライバ３を制御し、共通ドライバ制
御部８２はＹ共通ドライバ４及びＸ共通ドライバ２を制
御する。
【０００８】図１０は、この３電極・面放電・ＡＣ型Ｐ
ＤＰの概略的平面図である。平行に設けられた各走査電
極Ｙi と各維持電極Ｘi とはそれぞれ対をなし、１表示
ラインを構成する。一方各アドレス電極Ａj は、走査電
極Ｙi 及び維持電極Ｘi と直交するよう配置され、各交
差領域にて放電セル１０１を形成する。放電セル１０１
は、障壁１９（リブ、或いはバリア等とも呼ばれる）に
よって隣接する放電セルとの空間的な結合が断ち切られ
ている。この障壁１９は、各放電セル１０１を取り囲む
ように四方に設けて各放電セル１０１を完全に密封する
よう形成する場合もあるが、図９のように一方向のみに
設け、他方向は電極間のギャップ（距離）の適正化によ
って空間的な結合を切るよう構成する場合もある。
ＤＰの概略的平面図である。平行に設けられた各走査電
極Ｙi と各維持電極Ｘi とはそれぞれ対をなし、１表示
ラインを構成する。一方各アドレス電極Ａj は、走査電
極Ｙi 及び維持電極Ｘi と直交するよう配置され、各交
差領域にて放電セル１０１を形成する。放電セル１０１
は、障壁１９（リブ、或いはバリア等とも呼ばれる）に
よって隣接する放電セルとの空間的な結合が断ち切られ
ている。この障壁１９は、各放電セル１０１を取り囲む
ように四方に設けて各放電セル１０１を完全に密封する
よう形成する場合もあるが、図９のように一方向のみに
設け、他方向は電極間のギャップ（距離）の適正化によ
って空間的な結合を切るよう構成する場合もある。
【０００９】また図１１は、３電極・面放電・ＡＣ型Ｐ
ＤＰの概略的断面図・１であり、図１０のアドレス電極
Ａj に沿った断面図を示している。同じく図１２は、３
電極・面放電・ＡＣ型ＰＤＰの概略的断面図・２であ
り、図１０の走査電極Ｙi ／維持電極Ｘi に沿った断面
図を示している。放電空間１０は、対向する２枚のガラ
ス基板１１，１４によって構成されている。前面ガラス
基板１４には、走査電極Ｙi 及び維持電極Ｘi とが平行
に設けられており、これらの電極は、それぞれ透明電極
１５とバス電極１６とによって構成されている。透明電
極１５はＩＴＯ(Indium Tin Oxide)などから形成され、
蛍光体１３からの反射光が透過できるようになってい
る。一方バス電極１６は、一般的な配線用の金属に対し
て比較的抵抗の大きな透明電極１５による電圧ドロップ
を防ぐために、透明電極１５に積層するように設けられ
ている。このバス電極１６は不透明であるため、表示領
域を狭めることのないよう細幅にて形成する必要があ
る。これらの電極は誘電体層１７にて覆われており、更
にその表面には保護膜としてＭｇＯ（酸化マグネシュー
ム）膜１８が形成されている。
ＤＰの概略的断面図・１であり、図１０のアドレス電極
Ａj に沿った断面図を示している。同じく図１２は、３
電極・面放電・ＡＣ型ＰＤＰの概略的断面図・２であ
り、図１０の走査電極Ｙi ／維持電極Ｘi に沿った断面
図を示している。放電空間１０は、対向する２枚のガラ
ス基板１１，１４によって構成されている。前面ガラス
基板１４には、走査電極Ｙi 及び維持電極Ｘi とが平行
に設けられており、これらの電極は、それぞれ透明電極
１５とバス電極１６とによって構成されている。透明電
極１５はＩＴＯ(Indium Tin Oxide)などから形成され、
蛍光体１３からの反射光が透過できるようになってい
る。一方バス電極１６は、一般的な配線用の金属に対し
て比較的抵抗の大きな透明電極１５による電圧ドロップ
を防ぐために、透明電極１５に積層するように設けられ
ている。このバス電極１６は不透明であるため、表示領
域を狭めることのないよう細幅にて形成する必要があ
る。これらの電極は誘電体層１７にて覆われており、更
にその表面には保護膜としてＭｇＯ（酸化マグネシュー
ム）膜１８が形成されている。
【００１０】一方前面ガラス基板１４と対向するよう配
置される背面ガラス基板１１には、アドレス電極Ａ
j が、走査電極Ｙi 及び維持電極Ｘi と直交するように
設けられている。アドレス電極Ａj も、走査電極Ｙi 及
び維持電極Ｘi と同様に、誘電体層１２にて覆われてい
る。そして前述の障壁１９が各アドレス電極Ａj 間を空
間的に分離するように設けられており、その障壁１９の
間には、アドレス電極を覆う形で赤，緑，青の発光特性
を持つ蛍光体１３が形成されている。２枚のガラス基板
１１、１４は、障壁１９の尾根とＭｇＯ膜１８とが密着
する形で組立てられている。
置される背面ガラス基板１１には、アドレス電極Ａ
j が、走査電極Ｙi 及び維持電極Ｘi と直交するように
設けられている。アドレス電極Ａj も、走査電極Ｙi 及
び維持電極Ｘi と同様に、誘電体層１２にて覆われてい
る。そして前述の障壁１９が各アドレス電極Ａj 間を空
間的に分離するように設けられており、その障壁１９の
間には、アドレス電極を覆う形で赤，緑，青の発光特性
を持つ蛍光体１３が形成されている。２枚のガラス基板
１１、１４は、障壁１９の尾根とＭｇＯ膜１８とが密着
する形で組立てられている。
【００１１】なお、蛍光体１３から発せられた可視光を
背面ガラス基板１１側から見る構造を透過型と呼び、そ
れに対して蛍光体１３からの反射光を前面ガラス基板１
４側から見る構造を反射型と呼ぶ。図１１及び図１２で
は、上記のうちの反射型を示している。図１３は従来技
術を示す駆動波形図であり、本願発明者が発明した従来
のＰＤＰの駆動方法（特願平５−３１０９３７）を示し
ている。この駆動方法は、表示データに応じて書き込み
を行うアドレス期間と、書き込んだデータに基づいて表
示を行う維持放電期間とを時間的に分離した、いわゆる
「アドレス／維持放電期間分離型」を前提としたもので
あり、またアドレス期間においては発光させるべき放電
セルにおいて選択的に書き込みを行う書き込みアドレス
法を採用している。なお(a)はアドレス電極Ａj 駆動波
形、平成８年１１月１２日(b)は維持電極Ｘ i 駆動波
形、(c)〜(e)はそれぞれ走査電極Ｙ1 〜ＹN 駆動波形で
ある。なお、各維持電極Ｘi はその一端にて共通に接続
されているため、実際には同電圧が印加される。
背面ガラス基板１１側から見る構造を透過型と呼び、そ
れに対して蛍光体１３からの反射光を前面ガラス基板１
４側から見る構造を反射型と呼ぶ。図１１及び図１２で
は、上記のうちの反射型を示している。図１３は従来技
術を示す駆動波形図であり、本願発明者が発明した従来
のＰＤＰの駆動方法（特願平５−３１０９３７）を示し
ている。この駆動方法は、表示データに応じて書き込み
を行うアドレス期間と、書き込んだデータに基づいて表
示を行う維持放電期間とを時間的に分離した、いわゆる
「アドレス／維持放電期間分離型」を前提としたもので
あり、またアドレス期間においては発光させるべき放電
セルにおいて選択的に書き込みを行う書き込みアドレス
法を採用している。なお(a)はアドレス電極Ａj 駆動波
形、平成８年１１月１２日(b)は維持電極Ｘ i 駆動波
形、(c)〜(e)はそれぞれ走査電極Ｙ1 〜ＹN 駆動波形で
ある。なお、各維持電極Ｘi はその一端にて共通に接続
されているため、実際には同電圧が印加される。
【００１２】各図は後述する１サブフィールド期間内に
おける波形図を示しており、各サブフィールドはリセッ
ト期間、アドレス期間及び維持放電期間とに分離され
る。リセット期間においては、まず全ての走査電極Ｙi
（ｉ＝１〜Ｎ）が接地電位とされ、同時に維持電極Ｘi
に電圧Ｖｓ＋Ｖｗ（約３００Ｖ）からなる全面書き込み
パルスが印加される。この結果、以前の表示状態とは無
関係に、全表示ラインの全放電セルで書き込み放電が行
われる。このとき全アドレス電極Ａj には、共通に電圧
Ｖａｗ（約１００Ｖ）が印加されている。次に維持電極
Ｘi と全アドレス電極Ａj の電位を０Ｖとすると、先の
全面書き込み放電によって蓄積された壁電荷自身の電位
差により、全放電セルにて自己消去放電が開始される。
この放電は、電極間の電位差が無いために、空間電荷を
自己中和して終息する。この自己消去放電によって、パ
ネル内の全放電セルの電荷分布状態が壁電荷の無い均一
な状態にリセットされる。すなわち放電セルの初期化で
ある。このリセット期間を実施することによって、続く
アドレス期間における書き込み放電を安定して行うこと
ができる。
おける波形図を示しており、各サブフィールドはリセッ
ト期間、アドレス期間及び維持放電期間とに分離され
る。リセット期間においては、まず全ての走査電極Ｙi
（ｉ＝１〜Ｎ）が接地電位とされ、同時に維持電極Ｘi
に電圧Ｖｓ＋Ｖｗ（約３００Ｖ）からなる全面書き込み
パルスが印加される。この結果、以前の表示状態とは無
関係に、全表示ラインの全放電セルで書き込み放電が行
われる。このとき全アドレス電極Ａj には、共通に電圧
Ｖａｗ（約１００Ｖ）が印加されている。次に維持電極
Ｘi と全アドレス電極Ａj の電位を０Ｖとすると、先の
全面書き込み放電によって蓄積された壁電荷自身の電位
差により、全放電セルにて自己消去放電が開始される。
この放電は、電極間の電位差が無いために、空間電荷を
自己中和して終息する。この自己消去放電によって、パ
ネル内の全放電セルの電荷分布状態が壁電荷の無い均一
な状態にリセットされる。すなわち放電セルの初期化で
ある。このリセット期間を実施することによって、続く
アドレス期間における書き込み放電を安定して行うこと
ができる。
【００１３】アドレス期間では、各走査電極Ｙi の電位
を一旦−Ｖｓｃ（−５０Ｖ）とした後、各走査電極Ｙi
に順次スキャンパルス−Ｖｙ（約−１５０Ｖ）を印加す
る。その際に表示を行わせる放電セルに対応するアドレ
ス電極Ａj にアドレスパルスＶａ（約５０Ｖ）が選択的
に印加され、アドレス放電の第１段階であるアドレス電
極Ａj と走査電極Ｙi 間の放電が行われる。この時維持
電極Ｘi には電圧Ｖｘ（約５０Ｖ）が印加されており、
即アドレス放電の第２段階である維持電極Ｘiと走査電
極Ｙi 間の放電に移行する。これによって、続く維持放
電期間において維持放電を実施可能とする壁電荷が形成
される。なお、アドレス放電が上記のように二段階に分
かれるのは、Ａj −Ｙi 間とＸi −Ｙi 間の放電開始電
圧の相違によるものである。他の表示ラインについても
同様の動作が行われ、全表示ラインにおいて選択的な表
示データの書き込み（壁電荷の形成）が行われる。上記
のように表示を行うべき放電セルに対して選択的に書き
込み放電を行う方式を一般的に「書き込みアドレス法」
と呼ぶが、その一方で一旦全放電セルに対して書き込み
を行い、表示を行うべき放電セルを除いて選択的に消去
放電を行う方式も存在し、これは一般的に「消去アドレ
ス法」と呼ばれている。
を一旦−Ｖｓｃ（−５０Ｖ）とした後、各走査電極Ｙi
に順次スキャンパルス−Ｖｙ（約−１５０Ｖ）を印加す
る。その際に表示を行わせる放電セルに対応するアドレ
ス電極Ａj にアドレスパルスＶａ（約５０Ｖ）が選択的
に印加され、アドレス放電の第１段階であるアドレス電
極Ａj と走査電極Ｙi 間の放電が行われる。この時維持
電極Ｘi には電圧Ｖｘ（約５０Ｖ）が印加されており、
即アドレス放電の第２段階である維持電極Ｘiと走査電
極Ｙi 間の放電に移行する。これによって、続く維持放
電期間において維持放電を実施可能とする壁電荷が形成
される。なお、アドレス放電が上記のように二段階に分
かれるのは、Ａj −Ｙi 間とＸi −Ｙi 間の放電開始電
圧の相違によるものである。他の表示ラインについても
同様の動作が行われ、全表示ラインにおいて選択的な表
示データの書き込み（壁電荷の形成）が行われる。上記
のように表示を行うべき放電セルに対して選択的に書き
込み放電を行う方式を一般的に「書き込みアドレス法」
と呼ぶが、その一方で一旦全放電セルに対して書き込み
を行い、表示を行うべき放電セルを除いて選択的に消去
放電を行う方式も存在し、これは一般的に「消去アドレ
ス法」と呼ばれている。
【００１４】維持放電期間では、全走査電極Ｙi と維持
電極Ｘi に交互に維持放電パルスＶｓ（約１８０Ｖ）が
印加される。この結果、前述のアドレス期間にて書き込
みが行われた（壁電荷が形成された）放電セルは、壁電
荷の電位に維持放電パルスＶｓが重畳されることで放電
開始電圧を越えることになり、維持放電が行われる。一
方アドレス期間にて書き込みが行われなかった（壁電荷
が形成されなかった）放電セルでは、維持パルスＶｓの
印加のみでは放電開始電圧を越えないため、維持放電は
行われない。従って維持放電工程では、アドレス工程に
て書き込みを行った放電セルにおいてのみ、維持放電に
よる発光表示が行われることになる。
電極Ｘi に交互に維持放電パルスＶｓ（約１８０Ｖ）が
印加される。この結果、前述のアドレス期間にて書き込
みが行われた（壁電荷が形成された）放電セルは、壁電
荷の電位に維持放電パルスＶｓが重畳されることで放電
開始電圧を越えることになり、維持放電が行われる。一
方アドレス期間にて書き込みが行われなかった（壁電荷
が形成されなかった）放電セルでは、維持パルスＶｓの
印加のみでは放電開始電圧を越えないため、維持放電は
行われない。従って維持放電工程では、アドレス工程に
て書き込みを行った放電セルにおいてのみ、維持放電に
よる発光表示が行われることになる。
【００１５】上述のリセット期間，アドレス期間，維持
放電期間の３期間により１つのサイクルが構成される訳
であるが、現実にフルカラー表示を行うためには階調表
示が必要である。従って、上記の１サイクルを１サブフ
ィールド（サブフレームと呼ばれることもある）とし、
１画面分の映像（１フレーム）をそれぞれ輝度の異なる
複数のサブフィールドで構成する方法が開発されてい
る。（ＡＤＳサブフィールド法、特願平２−３３１５８
９）この方法では、各サブフィールドにおける輝度の相
違を維持放電期間の長さ、つまり維持パルスの印加回数
によって規定している。
放電期間の３期間により１つのサイクルが構成される訳
であるが、現実にフルカラー表示を行うためには階調表
示が必要である。従って、上記の１サイクルを１サブフ
ィールド（サブフレームと呼ばれることもある）とし、
１画面分の映像（１フレーム）をそれぞれ輝度の異なる
複数のサブフィールドで構成する方法が開発されてい
る。（ＡＤＳサブフィールド法、特願平２−３３１５８
９）この方法では、各サブフィールドにおける輝度の相
違を維持放電期間の長さ、つまり維持パルスの印加回数
によって規定している。
【００１６】図１４は、ＡＤＳサブフィールド法を示す
説明図である。ここでは多階調表示の一例として、２５
６階調表示を行う場合の駆動方法を示している。この例
では、１フレームは８個のサブフィールド（ＳＦ１、Ｓ
Ｆ２、ＳＦ３、ＳＦ４、ＳＦ５、ＳＦ６、ＳＦ７、ＳＦ
８）に区分されている。これらのサブフィールド，ＳＦ
１〜ＳＦ８においては、リセット期間とアドレス期間は
基本的に全て同一の長さであるが、維持放電期間の長さ
はそれぞれ１：２：４：８: 16 : 32 : 64 : 128の比率
とされている。従って、１フレーム内で点灯させるサブ
フィールドを適宜選択することで、０から２５５までの
２５６段階の輝度の違い（階調）を実現できる。なお、
図１４の例では維持放電期間の長さを上記比率とした
が、これは任意に変更することが可能であり、同じ輝度
を有するサブフィールドを一部含める方法も開発されて
いる。またサブフィールドの順番も、必ずしも昇順又は
降順とする必要はない。
説明図である。ここでは多階調表示の一例として、２５
６階調表示を行う場合の駆動方法を示している。この例
では、１フレームは８個のサブフィールド（ＳＦ１、Ｓ
Ｆ２、ＳＦ３、ＳＦ４、ＳＦ５、ＳＦ６、ＳＦ７、ＳＦ
８）に区分されている。これらのサブフィールド，ＳＦ
１〜ＳＦ８においては、リセット期間とアドレス期間は
基本的に全て同一の長さであるが、維持放電期間の長さ
はそれぞれ１：２：４：８: 16 : 32 : 64 : 128の比率
とされている。従って、１フレーム内で点灯させるサブ
フィールドを適宜選択することで、０から２５５までの
２５６段階の輝度の違い（階調）を実現できる。なお、
図１４の例では維持放電期間の長さを上記比率とした
が、これは任意に変更することが可能であり、同じ輝度
を有するサブフィールドを一部含める方法も開発されて
いる。またサブフィールドの順番も、必ずしも昇順又は
降順とする必要はない。
【００１７】実際の時間配分の１例は次のようになる。
日本のテレビ画像における１画面の書き換え周波数は６
０Ｈｚであるから、１フレームは１６．６ｍｓ（１／６
０Ｈｚ）となる。１フレーム内の維持放電パルス（サス
テインパルス）の回数を５１０回とすれば、各サブフィ
ールドの維持放電パルスはそれぞれＳＦ１が２パルス、
ＳＦ２が４パルス、ＳＦ３が８パルス、ＳＦ４が１６パ
ルス、ＳＦ５が３２パルス、ＳＦ６が６４パルス、ＳＦ
７が１２８パルス、ＳＦ８が２５６パルスとなる。従っ
て１維持放電パルスの時間を８μｓとすれば、１フレー
ムでの合計は４．０８ｍｓとなり、残りの約１２ｍｓが
８回のリセット期間とアドレス期間に割り当てられるこ
とになる。この結果、各サブフィールドのリセット期間
とアドレス期間は約１．５ｍｓ（１２ｍｓ／８＝１．５
ｍｓ）となり、各アドレス期間のリセット期間に５０μ
ｓ程度必要であるとすれば、５００ラインのパネルを駆
動するためには各ラインの書き込み時間は約３μｓ
（（１．５ｍｓ−５０μｓ）／５００＝２．９μｓ）と
なる。
日本のテレビ画像における１画面の書き換え周波数は６
０Ｈｚであるから、１フレームは１６．６ｍｓ（１／６
０Ｈｚ）となる。１フレーム内の維持放電パルス（サス
テインパルス）の回数を５１０回とすれば、各サブフィ
ールドの維持放電パルスはそれぞれＳＦ１が２パルス、
ＳＦ２が４パルス、ＳＦ３が８パルス、ＳＦ４が１６パ
ルス、ＳＦ５が３２パルス、ＳＦ６が６４パルス、ＳＦ
７が１２８パルス、ＳＦ８が２５６パルスとなる。従っ
て１維持放電パルスの時間を８μｓとすれば、１フレー
ムでの合計は４．０８ｍｓとなり、残りの約１２ｍｓが
８回のリセット期間とアドレス期間に割り当てられるこ
とになる。この結果、各サブフィールドのリセット期間
とアドレス期間は約１．５ｍｓ（１２ｍｓ／８＝１．５
ｍｓ）となり、各アドレス期間のリセット期間に５０μ
ｓ程度必要であるとすれば、５００ラインのパネルを駆
動するためには各ラインの書き込み時間は約３μｓ
（（１．５ｍｓ−５０μｓ）／５００＝２．９μｓ）と
なる。
【００１８】
【発明が解決しようとする課題】図１３の駆動波形図に
示したように、従来の駆動方法においては、リセット期
間における全面書き込みパルスＶｓ＋Ｖｗ（約３００
Ｖ）を維持電極Ｘi 側から印加している。しかしながら
維持電極Ｘi 側から上記全面書き込みパルスを印加する
という従来の方法は、アドレス期間における書き込み工
程を不安定にする可能性があるということが判明した。
示したように、従来の駆動方法においては、リセット期
間における全面書き込みパルスＶｓ＋Ｖｗ（約３００
Ｖ）を維持電極Ｘi 側から印加している。しかしながら
維持電極Ｘi 側から上記全面書き込みパルスを印加する
という従来の方法は、アドレス期間における書き込み工
程を不安定にする可能性があるということが判明した。
【００１９】図１５は、従来技術の問題点を示す波形図
であり、(a)アドレス電極Ａj ，(b)維持電極Ｘi ，(c)
走査電極Ｙi は、先の図１３と同じ波形を示している。
そして(d)Ｘi −Ｙi 電極間電位差は、Ｘi −Ｙi 電極
間の電位差の変動を表したものであり、同じく(e)Ａj
−Ｙi 電極間電位差は、Ａj −Ｙi 電極間の電位差の変
動を表したものである。なお網かけした部分は、その電
位差にて放電が生じていることを示している。
であり、(a)アドレス電極Ａj ，(b)維持電極Ｘi ，(c)
走査電極Ｙi は、先の図１３と同じ波形を示している。
そして(d)Ｘi −Ｙi 電極間電位差は、Ｘi −Ｙi 電極
間の電位差の変動を表したものであり、同じく(e)Ａj
−Ｙi 電極間電位差は、Ａj −Ｙi 電極間の電位差の変
動を表したものである。なお網かけした部分は、その電
位差にて放電が生じていることを示している。
【００２０】ここでまず(d)Ｘi −Ｙi 電極間電位差に
着目すると、リセット期間における全面書き込み時の極
性とアドレス期間におけるアドレス放電時の極性が同じ
であることがわかる。このため従来の駆動方法では、全
面書き込み放電によって形成された壁電荷を、続く自己
消去放電で消去しきれなかった場合、残留した壁電荷が
アドレス放電の発生を妨げるように作用していた。これ
が第一の問題点である。
着目すると、リセット期間における全面書き込み時の極
性とアドレス期間におけるアドレス放電時の極性が同じ
であることがわかる。このため従来の駆動方法では、全
面書き込み放電によって形成された壁電荷を、続く自己
消去放電で消去しきれなかった場合、残留した壁電荷が
アドレス放電の発生を妨げるように作用していた。これ
が第一の問題点である。
【００２１】さらに(e)Ａj −Ｙi 電極間電位差に着目
すると、やはりリセット期間における全面書き込み時の
極性とアドレス期間におけるアドレス放電時の極性が同
じであることがわかる。元来３電極・面放電型のＰＤＰ
では、維持放電は一方の基板上に設けられたＸi −Ｙi
電極間にて行われるため、アドレス電極Ａj 上に形成さ
れた壁電荷は消去されにくいという傾向がある。このた
めアドレス放電によってアドレス電極Ａj 上に形成され
た壁電荷は、その一部が維持放電工程を終了しても残留
することになる。しかも上述のように、リセット工程に
おける全面書き込み時の極性がアドレス期間のときと同
じであるため、残留した壁電荷はリセット工程を経ても
消去しきれずに一部残留し、次のアドレス放電の発生を
妨げるように作用していた。これが第二の問題点であ
る。次に、この第一、第二の問題点を詳細に説明するこ
ととする。
すると、やはりリセット期間における全面書き込み時の
極性とアドレス期間におけるアドレス放電時の極性が同
じであることがわかる。元来３電極・面放電型のＰＤＰ
では、維持放電は一方の基板上に設けられたＸi −Ｙi
電極間にて行われるため、アドレス電極Ａj 上に形成さ
れた壁電荷は消去されにくいという傾向がある。このた
めアドレス放電によってアドレス電極Ａj 上に形成され
た壁電荷は、その一部が維持放電工程を終了しても残留
することになる。しかも上述のように、リセット工程に
おける全面書き込み時の極性がアドレス期間のときと同
じであるため、残留した壁電荷はリセット工程を経ても
消去しきれずに一部残留し、次のアドレス放電の発生を
妨げるように作用していた。これが第二の問題点であ
る。次に、この第一、第二の問題点を詳細に説明するこ
ととする。
【００２２】図１６は、前記従来技術の第一の問題点を
示すモデル図である。まず(a)全面書き込み工程では、
維持電極Ｘi から約３００Ｖの全面書き込みパルスＶｓ
＋Ｖｗが印加される。その時の他の電極の電圧は、例え
ば走査電極Ｙi が０Ｖ、アドレス電極Ａj が１００Ｖ
（Ｖａｗ）である。よって、維持電極Ｘi と走査電極Ｙ
i 間の放電と共に維持電極Ｘi とアドレス電極Ａj 間の
放電も併発し、各電極上に印加電圧に応じて正負の壁電
荷が蓄積される。
示すモデル図である。まず(a)全面書き込み工程では、
維持電極Ｘi から約３００Ｖの全面書き込みパルスＶｓ
＋Ｖｗが印加される。その時の他の電極の電圧は、例え
ば走査電極Ｙi が０Ｖ、アドレス電極Ａj が１００Ｖ
（Ｖａｗ）である。よって、維持電極Ｘi と走査電極Ｙ
i 間の放電と共に維持電極Ｘi とアドレス電極Ａj 間の
放電も併発し、各電極上に印加電圧に応じて正負の壁電
荷が蓄積される。
【００２３】次の(b)全面自己消去工程では、(a)工程の
全面書き込みパルスを取り去った後に各電極を同電位，
具体的には０Ｖにすることで、(a)工程にて蓄積した正
負の壁電荷間の電位差自体により自己消去放電が開始さ
れる。この工程により、蓄積されている壁電荷は中和さ
れ、消去される。ところが放電を行わない側の電極間
（例えばＸ1 電極とＹ2 電極間のギャップなど、逆スリ
ットとも呼ぶ）付近の壁電荷は、中和されずに一部残留
してしまう。
全面書き込みパルスを取り去った後に各電極を同電位，
具体的には０Ｖにすることで、(a)工程にて蓄積した正
負の壁電荷間の電位差自体により自己消去放電が開始さ
れる。この工程により、蓄積されている壁電荷は中和さ
れ、消去される。ところが放電を行わない側の電極間
（例えばＸ1 電極とＹ2 電極間のギャップなど、逆スリ
ットとも呼ぶ）付近の壁電荷は、中和されずに一部残留
してしまう。
【００２４】(c)は、前述の残留した壁電荷を持ったま
まアドレス工程を実施した状態を示している。この状態
でアドレス放電が行われると、走査電極Ｙi 側に蓄積し
たプラスの壁電荷がアドレス電極Ａj と走査電極Ｙi 間
に印加される電圧を引き下げる方向に作用し、アドレス
放電を妨げてしまう。次に図１７は、前記従来技術の第
二の問題点を示すモデル図である。(a)アドレス工程で
は、例えば維持電極Ｘi の電位を５０Ｖ（Ｖｘ）とした
状態で走査電極Ｙi に−１５０Ｖのスキャンパルス−Ｖ
ｙを順次印加し、同時に表示データに応じてアドレス電
極Ａj に選択的に５０ＶのアドレスパルスＶａを印加し
てアドレス放電を実行する。その結果データを書き込む
べき放電セルにおいて、維持電極Ｘi 及び走査電極Ｙi
上に壁電荷が蓄積される。この壁電荷が後のＸi −Ｙi
間の維持放電の際に有効に作用するわけであるが、放電
セルの選択に使用したアドレス電極Ａj 上においても、
必然的にマイナスの壁電荷が蓄積されてしまう。特に図
１０にて説明したようなパネルでは、隣接放電セルとの
空間的な結合を断ち切るための障壁１９がアドレス電極
Ａj に沿ってのみ形成されているため、アドレス放電に
よって生成された壁電荷はアドレス電極Ａj に沿って広
がることになる。
まアドレス工程を実施した状態を示している。この状態
でアドレス放電が行われると、走査電極Ｙi 側に蓄積し
たプラスの壁電荷がアドレス電極Ａj と走査電極Ｙi 間
に印加される電圧を引き下げる方向に作用し、アドレス
放電を妨げてしまう。次に図１７は、前記従来技術の第
二の問題点を示すモデル図である。(a)アドレス工程で
は、例えば維持電極Ｘi の電位を５０Ｖ（Ｖｘ）とした
状態で走査電極Ｙi に−１５０Ｖのスキャンパルス−Ｖ
ｙを順次印加し、同時に表示データに応じてアドレス電
極Ａj に選択的に５０ＶのアドレスパルスＶａを印加し
てアドレス放電を実行する。その結果データを書き込む
べき放電セルにおいて、維持電極Ｘi 及び走査電極Ｙi
上に壁電荷が蓄積される。この壁電荷が後のＸi −Ｙi
間の維持放電の際に有効に作用するわけであるが、放電
セルの選択に使用したアドレス電極Ａj 上においても、
必然的にマイナスの壁電荷が蓄積されてしまう。特に図
１０にて説明したようなパネルでは、隣接放電セルとの
空間的な結合を断ち切るための障壁１９がアドレス電極
Ａj に沿ってのみ形成されているため、アドレス放電に
よって生成された壁電荷はアドレス電極Ａj に沿って広
がることになる。
【００２５】(b)維持放電工程では、(a)工程にて維持電
極Ｘi 及び走査電極Ｙi 上に蓄積した壁電荷に重畳する
ように維持放電パルスを印加する。従って維持放電は、
Ｘi−Ｙi 電極間，すなわち一方の基板側のみにて行わ
れ、アドレス電極Ａj 側に形成された壁電荷は中和され
難い。特にアドレス電極Ａj 側の逆スリット付近に形成
された壁電荷は、Ｘi −Ｙi 電極間による放電空間から
離れていることもあって、維持放電工程終了後も残留し
やすい。
極Ｘi 及び走査電極Ｙi 上に蓄積した壁電荷に重畳する
ように維持放電パルスを印加する。従って維持放電は、
Ｘi−Ｙi 電極間，すなわち一方の基板側のみにて行わ
れ、アドレス電極Ａj 側に形成された壁電荷は中和され
難い。特にアドレス電極Ａj 側の逆スリット付近に形成
された壁電荷は、Ｘi −Ｙi 電極間による放電空間から
離れていることもあって、維持放電工程終了後も残留し
やすい。
【００２６】次のサブフィールドにおける(c)全面書き
込み工程及び(d)全面自己消去工程を経ても、このアド
レス電極Ａj 側・逆スリット付近の壁電荷は残留する。
これはＡj −Ｙi 電極間電位差の極性が、全面書き込み
工程の際とアドレス工程の際とで同じであることが原因
である。まず、ある電圧極性による放電で形成された壁
電荷は、本質的に逆極性の同程度の電圧による放電を実
施しなければ完全に中和はできない。(c)工程にて(a)工
程と同極性による電圧を印加しても、アドレス電極Ａj
上に残留しているマイナスの壁電荷はこのＡj −Ｙi 間
の印加電圧を引き下げるように作用する。特に本例で
は、Ａj −Ｙi 間の印加電圧が１００Ｖ程度ともともと
低いことも相まって、Ａj −Ｙi 間では放電自体生じな
い。この場合、同図に示すように高電圧を印加している
Ａj −Ｘi 間にてもっぱら放電が生じることになるが、
アドレス電極Ａj 側・逆スリット付近に残留している壁
電荷は、Ａj −Ｘi 間による放電空間からは遠すぎるの
である。結果として、このアドレス電極Ａj 側・逆スリ
ット付近の壁電荷は、(c)工程及び(d)工程を経ても完全
には中和されずに残留してしまう。
込み工程及び(d)全面自己消去工程を経ても、このアド
レス電極Ａj 側・逆スリット付近の壁電荷は残留する。
これはＡj −Ｙi 電極間電位差の極性が、全面書き込み
工程の際とアドレス工程の際とで同じであることが原因
である。まず、ある電圧極性による放電で形成された壁
電荷は、本質的に逆極性の同程度の電圧による放電を実
施しなければ完全に中和はできない。(c)工程にて(a)工
程と同極性による電圧を印加しても、アドレス電極Ａj
上に残留しているマイナスの壁電荷はこのＡj −Ｙi 間
の印加電圧を引き下げるように作用する。特に本例で
は、Ａj −Ｙi 間の印加電圧が１００Ｖ程度ともともと
低いことも相まって、Ａj −Ｙi 間では放電自体生じな
い。この場合、同図に示すように高電圧を印加している
Ａj −Ｘi 間にてもっぱら放電が生じることになるが、
アドレス電極Ａj 側・逆スリット付近に残留している壁
電荷は、Ａj −Ｘi 間による放電空間からは遠すぎるの
である。結果として、このアドレス電極Ａj 側・逆スリ
ット付近の壁電荷は、(c)工程及び(d)工程を経ても完全
には中和されずに残留してしまう。
【００２７】次の(e)アドレス工程では、再びアドレス
電極Ａj に選択的に５０ＶのアドレスパルスＶａが印加
されるわけであるが、前記アドレス電極Ａj 側に残留し
たマイナスの壁電荷は、この(e)工程でＡj −Ｙi 間に
印加される電圧を引き下げるように作用する。この結
果、一部の放電セルではアドレス放電を開始できない事
態が生じる。
電極Ａj に選択的に５０ＶのアドレスパルスＶａが印加
されるわけであるが、前記アドレス電極Ａj 側に残留し
たマイナスの壁電荷は、この(e)工程でＡj −Ｙi 間に
印加される電圧を引き下げるように作用する。この結
果、一部の放電セルではアドレス放電を開始できない事
態が生じる。
【００２８】これら残留電荷は、本来印加されるべき電
圧を１０Ｖ程度引き下げることが確認されており、放電
を予定より小規模にするばかりか、電極間に印加された
電圧がその放電セルの放電開始電圧を下回り、放電自体
開始できないこともある。すなわち従来の駆動方法で
は、安定したアドレス放電を行うことが困難であり、書
き込みミス等によって正しい表示が行えないという問題
が生じていた。残留電荷の影響を予め考慮した大きな電
圧を印加するという対策も考えられるが、この方法が消
費電力の増加につながることは勿論である。
圧を１０Ｖ程度引き下げることが確認されており、放電
を予定より小規模にするばかりか、電極間に印加された
電圧がその放電セルの放電開始電圧を下回り、放電自体
開始できないこともある。すなわち従来の駆動方法で
は、安定したアドレス放電を行うことが困難であり、書
き込みミス等によって正しい表示が行えないという問題
が生じていた。残留電荷の影響を予め考慮した大きな電
圧を印加するという対策も考えられるが、この方法が消
費電力の増加につながることは勿論である。
【００２９】本発明は、上記のような残留電荷の発生を
防止し、消費電力の増加を伴うことなく安定したアドレ
ス放電を可能とするＰＤＰの駆動方法を提供することを
目的とする。
防止し、消費電力の増加を伴うことなく安定したアドレ
ス放電を可能とするＰＤＰの駆動方法を提供することを
目的とする。
【００３０】
【課題を解決するための手段】請求項１による発明で
は、第１の基板上に複数の第１（Ｘi ）および第２（Ｙ
i ）の電極を表示ラインごとに並行に配置すると共に、
該第１の基板または該第１の基板と対向する第２の基板
上に、該第１（Ｘi ）および第２（Ｙi ）の電極とは電
気的に離間した複数の第３（Ａj ）の電極を該第１（Ｘ
i ）及び第２（Ｙi ）の電極と交差するように配置し、
各交差領域にそれぞれ放電セルを形成したプラズマディ
スプレイパネルの駆動方法であって、各該放電セル間の
電荷分布を均一にするために該第１（Ｘi ），第２（Ｙ
i ）及び第３（Ａj ）の電極に所定の電圧を印加して複
数の該放電セル内にてそれぞれリセット放電を実施し、
次いで該リセット放電によって蓄積された壁電荷自身の
電位差により自己消去放電を生じさせるリセット期間
と、該第２（Ｙi ）及び第３（Ａj ）の電極にて選択し
た放電セルにおいて放電を実施し、表示データに応じた
選択的な書き込みを行うアドレス期間と、該アドレス期
間にて書き込みを行った放電セルにおける放電発光を行
うために、該第１（Ｘi ）及び第２（Ｙi ）の電極間に
維持放電パルスを印加する維持放電期間とを有し、前記
リセット放電の際の該第１（Ｘi ）及び第２（Ｙi ）の
電極間の電位差を、該アドレス期間の該第２（Ｙi ）及
び第３（Ａj ）の電極による選択的な放電の際の該第１
（Ｘi ）及び第２（Ｙi ）の電極間の電位差に対して逆
極性となるようにする。
は、第１の基板上に複数の第１（Ｘi ）および第２（Ｙ
i ）の電極を表示ラインごとに並行に配置すると共に、
該第１の基板または該第１の基板と対向する第２の基板
上に、該第１（Ｘi ）および第２（Ｙi ）の電極とは電
気的に離間した複数の第３（Ａj ）の電極を該第１（Ｘ
i ）及び第２（Ｙi ）の電極と交差するように配置し、
各交差領域にそれぞれ放電セルを形成したプラズマディ
スプレイパネルの駆動方法であって、各該放電セル間の
電荷分布を均一にするために該第１（Ｘi ），第２（Ｙ
i ）及び第３（Ａj ）の電極に所定の電圧を印加して複
数の該放電セル内にてそれぞれリセット放電を実施し、
次いで該リセット放電によって蓄積された壁電荷自身の
電位差により自己消去放電を生じさせるリセット期間
と、該第２（Ｙi ）及び第３（Ａj ）の電極にて選択し
た放電セルにおいて放電を実施し、表示データに応じた
選択的な書き込みを行うアドレス期間と、該アドレス期
間にて書き込みを行った放電セルにおける放電発光を行
うために、該第１（Ｘi ）及び第２（Ｙi ）の電極間に
維持放電パルスを印加する維持放電期間とを有し、前記
リセット放電の際の該第１（Ｘi ）及び第２（Ｙi ）の
電極間の電位差を、該アドレス期間の該第２（Ｙi ）及
び第３（Ａj ）の電極による選択的な放電の際の該第１
（Ｘi ）及び第２（Ｙi ）の電極間の電位差に対して逆
極性となるようにする。
【００３１】請求項２による発明では、前記リセット放
電の際の該第２（Ｙi ）及び第３（Ａj ）の電極間の電
位差を、該アドレス期間の該第２（Ｙi ）及び第３（Ａ
j ）の電極による選択的な放電の際の該第２（Ｙi ）及
び第３（Ａj ）の電極間の電位差に対して逆極性となる
ようにする。図１は本発明の原理を示す説明図であり、
(a)〜(c)にはそれぞれ各電極間の電位差を示した。(a)
はＸi −Ｙi 電極間電位差を表すものであり、(b)はＡ
j −Ｘ i 電極間電位差を表すもの、(c)はＡj −Ｙi 電
極間電位差を表すものである。
電の際の該第２（Ｙi ）及び第３（Ａj ）の電極間の電
位差を、該アドレス期間の該第２（Ｙi ）及び第３（Ａ
j ）の電極による選択的な放電の際の該第２（Ｙi ）及
び第３（Ａj ）の電極間の電位差に対して逆極性となる
ようにする。図１は本発明の原理を示す説明図であり、
(a)〜(c)にはそれぞれ各電極間の電位差を示した。(a)
はＸi −Ｙi 電極間電位差を表すものであり、(b)はＡ
j −Ｘ i 電極間電位差を表すもの、(c)はＡj −Ｙi 電
極間電位差を表すものである。
【００３２】請求項１に係わる本発明では、(a)に示す
Ｘi −Ｙi 電極間電位差に注目したとき、リセット期間
における全面書き込み時の極性とアドレス期間における
アドレス放電時の極性とが逆となるようにしている。ま
た請求項２に係わる本発明では、(c)に示すＡj −Ｙi
電極間電位差に注目したとき、リセット期間における全
面書き込み時の極性とアドレス期間におけるアドレス放
電時の極性とが逆となるようにしている。
Ｘi −Ｙi 電極間電位差に注目したとき、リセット期間
における全面書き込み時の極性とアドレス期間における
アドレス放電時の極性とが逆となるようにしている。ま
た請求項２に係わる本発明では、(c)に示すＡj −Ｙi
電極間電位差に注目したとき、リセット期間における全
面書き込み時の極性とアドレス期間におけるアドレス放
電時の極性とが逆となるようにしている。
【００３３】先に述べたように、アドレス放電の不安定
さは、リセット期間における全面書き込み時の電極間極
性とアドレス期間におけるアドレス放電時の電極間極性
とが同じであったことが原因である。従って、上記本願
発明の手法を採用することにより先に述べた問題点を解
決することができ、残留電荷の発生を防止し、消費電力
を増加させることなく安定したアドレス放電が可能とな
る。
さは、リセット期間における全面書き込み時の電極間極
性とアドレス期間におけるアドレス放電時の電極間極性
とが同じであったことが原因である。従って、上記本願
発明の手法を採用することにより先に述べた問題点を解
決することができ、残留電荷の発生を防止し、消費電力
を増加させることなく安定したアドレス放電が可能とな
る。
【００３４】請求項３による発明では、請求項１乃至２
の発明において、前記第１（Ｘi ）の電極に印加される
第１の極性の第１のパルスと、前記第２（Ｙi ）の電極
に印加される第２の極性の第２のパルスとにより、前記
リセット放電を実施する。請求項４による発明では、請
求項３の発明において、前記第１及び第２のパルスの一
方が、前記維持放電パルスに等しい大きさを有するよう
にする。
の発明において、前記第１（Ｘi ）の電極に印加される
第１の極性の第１のパルスと、前記第２（Ｙi ）の電極
に印加される第２の極性の第２のパルスとにより、前記
リセット放電を実施する。請求項４による発明では、請
求項３の発明において、前記第１及び第２のパルスの一
方が、前記維持放電パルスに等しい大きさを有するよう
にする。
【００３５】請求項５による発明では、請求項３の発明
において、前記第１及び第２のパルスの幅を、共に５μ
ｓ以上かつ１０μｓ以下とする。請求項６による発明で
は、請求項３の発明において、前記リセット放電を行う
直前に、前記第１（Ｘi ）及び第２（Ｙi ）の電極の一
方に緩やかに立ち上がる消去パルスを印加する。
において、前記第１及び第２のパルスの幅を、共に５μ
ｓ以上かつ１０μｓ以下とする。請求項６による発明で
は、請求項３の発明において、前記リセット放電を行う
直前に、前記第１（Ｘi ）及び第２（Ｙi ）の電極の一
方に緩やかに立ち上がる消去パルスを印加する。
【００３６】請求項７による発明では、請求項６の発明
において、前記消去パルスが前記第１又は第２のパルス
の一方と一体であり、該その一方のパルスと等しい大き
さまで緩やかに立ち上がるようにする。請求項８による
発明では、請求項３の発明において、前記リセット放電
の際、前記第３（Ａj ）の電極を接地電位とする。
において、前記消去パルスが前記第１又は第２のパルス
の一方と一体であり、該その一方のパルスと等しい大き
さまで緩やかに立ち上がるようにする。請求項８による
発明では、請求項３の発明において、前記リセット放電
の際、前記第３（Ａj ）の電極を接地電位とする。
【００３７】請求項９による発明では、請求項１乃至２
の発明において、前記リセット放電の際の前記第１（Ｘ
i ）及び第３（Ａj ）の電極間の電位差を、該アドレス
期間の前記第２（Ｙi ）及び第３（Ａj ）の電極による
選択的な放電の際の該第１（Ｘi ）及び第３（Ａj ）の
電極間の電位差に対して逆極性となるようにする。請求
項１０による発明では、請求項１乃至２の発明におい
て、前記自己消去放電終了後、かつ前記アドレス期間に
おける前記第２（Ｙi ）及び第３（Ａj ）の電極による
選択的な放電の前に、前記第１（Ｘi ）又は第２
（Ｙi ）の電極に対して、前記維持放電パルスと等しい
大きさの第１の補助パルスを印加する。
の発明において、前記リセット放電の際の前記第１（Ｘ
i ）及び第３（Ａj ）の電極間の電位差を、該アドレス
期間の前記第２（Ｙi ）及び第３（Ａj ）の電極による
選択的な放電の際の該第１（Ｘi ）及び第３（Ａj ）の
電極間の電位差に対して逆極性となるようにする。請求
項１０による発明では、請求項１乃至２の発明におい
て、前記自己消去放電終了後、かつ前記アドレス期間に
おける前記第２（Ｙi ）及び第３（Ａj ）の電極による
選択的な放電の前に、前記第１（Ｘi ）又は第２
（Ｙi ）の電極に対して、前記維持放電パルスと等しい
大きさの第１の補助パルスを印加する。
【００３８】請求項１１による発明では、請求項１０の
発明において、前記第２（Ｙi ）の電極を接地電位と
し、前記第３（Ａj ）の電極に前記維持放電パルスより
低い正のパルスを印加すると共に、前記第１（Ｘi ）の
電極に正のパルスを印加することで、前記第１の補助パ
ルスを実現する。請求項１２による発明では、請求項１
０の発明において、前記第１の補助パルスの印加後、か
つ前記アドレス期間における前記第２（Ｙi ）及び第３
（Ａj ）の電極による選択的な放電の前に、前記第２
（Ｙi ）又は第１（Ｘi ）の電極に対して緩やかに立ち
上がる補助消去パルスを印加する。
発明において、前記第２（Ｙi ）の電極を接地電位と
し、前記第３（Ａj ）の電極に前記維持放電パルスより
低い正のパルスを印加すると共に、前記第１（Ｘi ）の
電極に正のパルスを印加することで、前記第１の補助パ
ルスを実現する。請求項１２による発明では、請求項１
０の発明において、前記第１の補助パルスの印加後、か
つ前記アドレス期間における前記第２（Ｙi ）及び第３
（Ａj ）の電極による選択的な放電の前に、前記第２
（Ｙi ）又は第１（Ｘi ）の電極に対して緩やかに立ち
上がる補助消去パルスを印加する。
【００３９】請求項１３による発明では、請求項１乃至
２の発明において、前記自己消去放電終了後、かつ前記
アドレス期間における前記第２（Ｙi ）及び第３
（Ａj ）の電極による選択的な放電の前に、前記第２
（Ｙi ）又は第１（Ｘi ）の電極に対して、該アドレス
期間における該第２（Ｙi ）及び第３（Ａj ）の電極に
よる選択的な放電の際に該第２（Ｙi ）の電極に印加さ
れるパルスと等しい大きさの第２の補助パルスを印加す
る。
２の発明において、前記自己消去放電終了後、かつ前記
アドレス期間における前記第２（Ｙi ）及び第３
（Ａj ）の電極による選択的な放電の前に、前記第２
（Ｙi ）又は第１（Ｘi ）の電極に対して、該アドレス
期間における該第２（Ｙi ）及び第３（Ａj ）の電極に
よる選択的な放電の際に該第２（Ｙi ）の電極に印加さ
れるパルスと等しい大きさの第２の補助パルスを印加す
る。
【００４０】請求項１４による発明では、請求項１３の
発明において、前記第３（Ａj ）の電極を接地電位と
し、前記第１（Ｘi ）の電極を接地電位又は前記アドレ
ス期間における前記第２（Ｙi ）及び第３（Ａj ）の電
極による選択的な放電の際の該第１（Ｘi ）の電極電位
と等しい電位とすると共に、前記第２（Ｙi ）の電極に
負のパルスを印加することで、前記第２の補助パルスを
実現する。
発明において、前記第３（Ａj ）の電極を接地電位と
し、前記第１（Ｘi ）の電極を接地電位又は前記アドレ
ス期間における前記第２（Ｙi ）及び第３（Ａj ）の電
極による選択的な放電の際の該第１（Ｘi ）の電極電位
と等しい電位とすると共に、前記第２（Ｙi ）の電極に
負のパルスを印加することで、前記第２の補助パルスを
実現する。
【００４１】請求項１５による発明では、請求項１３の
発明において、前記第２の補助パルスの印加後、かつ前
記アドレス期間における前記第２（Ｙi ）及び第３（Ａ
j ）の電極による選択的な放電の前に、前記第２（Ｙi
）又は第１（Ｘi ）の電極に対して緩やかに立ち上が
る補助消去パルスを印加する。請求項１６による発明で
は、第１の基板上に複数の第１（Ｘi ）および第２（Ｙ
i ）の電極が表示ラインごとに並行に配置される共に、
該第１の基板または該第１の基板と対向する第２の基板
上に、該第１（Ｘi ）および第２（Ｙi ）の電極とは電
気的に離間した複数の第３（Ａj ）の電極が該第１（Ｘ
i ）及び第２（Ｙi ）の電極と交差するように配置さ
れ、各交差領域にはそれぞれ放電セルが形成されてな
り、複数の該放電セル間の電荷分布を均一にするため
に、該第１（Ｘi ），第２（Ｙi ）及び第３（Ａj ）の
電極に所定の電圧を印加して複数の該放電セル内にてそ
れぞれリセット放電を実施し、次いで該リセット放電に
よって蓄積された壁電荷自身の電位差により自己消去放
電を生じさせるリセット期間と、該第２（Ｙi ）及び第
３（Ａj ）の電極にて選択した放電セルにおいて放電を
実施し、表示データに応じた選択的な書き込みを行うア
ドレス期間と、該アドレス期間にて書き込みを行った放
電セルにおける放電発光を行うために、該第１（Ｘi ）
及び第２（Ｙi ）の電極間に維持放電パルスを印加する
維持放電期間とを繰り返し実行するプラズマディスプレ
イパネルであって、該第１（Ｘi ），第２（Ｙi ）及び
第３（Ａj ）の電極の駆動回路は、該リセット放電にお
ける該第１（Ｘi ）及び第２（Ｙi ）の電極間の電位差
が、該アドレス期間の該第２（Ｙi ）および第３（Ａj
）の電極による選択的な放電の際の該第１（Ｘi ）及
び第２（Ｙi ）の電極間の電位差に対して逆極性となる
ように、該第１（Ｘi ），第２（Ｙi ）及び第３（Ａj
）の電極電位を制御するものである。
発明において、前記第２の補助パルスの印加後、かつ前
記アドレス期間における前記第２（Ｙi ）及び第３（Ａ
j ）の電極による選択的な放電の前に、前記第２（Ｙi
）又は第１（Ｘi ）の電極に対して緩やかに立ち上が
る補助消去パルスを印加する。請求項１６による発明で
は、第１の基板上に複数の第１（Ｘi ）および第２（Ｙ
i ）の電極が表示ラインごとに並行に配置される共に、
該第１の基板または該第１の基板と対向する第２の基板
上に、該第１（Ｘi ）および第２（Ｙi ）の電極とは電
気的に離間した複数の第３（Ａj ）の電極が該第１（Ｘ
i ）及び第２（Ｙi ）の電極と交差するように配置さ
れ、各交差領域にはそれぞれ放電セルが形成されてな
り、複数の該放電セル間の電荷分布を均一にするため
に、該第１（Ｘi ），第２（Ｙi ）及び第３（Ａj ）の
電極に所定の電圧を印加して複数の該放電セル内にてそ
れぞれリセット放電を実施し、次いで該リセット放電に
よって蓄積された壁電荷自身の電位差により自己消去放
電を生じさせるリセット期間と、該第２（Ｙi ）及び第
３（Ａj ）の電極にて選択した放電セルにおいて放電を
実施し、表示データに応じた選択的な書き込みを行うア
ドレス期間と、該アドレス期間にて書き込みを行った放
電セルにおける放電発光を行うために、該第１（Ｘi ）
及び第２（Ｙi ）の電極間に維持放電パルスを印加する
維持放電期間とを繰り返し実行するプラズマディスプレ
イパネルであって、該第１（Ｘi ），第２（Ｙi ）及び
第３（Ａj ）の電極の駆動回路は、該リセット放電にお
ける該第１（Ｘi ）及び第２（Ｙi ）の電極間の電位差
が、該アドレス期間の該第２（Ｙi ）および第３（Ａj
）の電極による選択的な放電の際の該第１（Ｘi ）及
び第２（Ｙi ）の電極間の電位差に対して逆極性となる
ように、該第１（Ｘi ），第２（Ｙi ）及び第３（Ａj
）の電極電位を制御するものである。
【００４２】請求項１７による発明では、前記第１（Ｘ
i ），第２（Ｙi ）及び第３（Ａj）の電極の駆動回路
として、該リセット放電における該第２（Ｘi ）及び第
３（Ｙi ）の電極間の電位差が、該アドレス期間の該第
２（Ｙi ）および第３（Ａj）の電極による選択的な放
電の際の該第２（Ｘi ）及び第３（Ｙi ）の電極間の電
位差に対して逆極性となるように、該第１（Ｘi ），第
２（Ｙi ）及び第３（Ａj ）の電極電位を制御するもの
である。
i ），第２（Ｙi ）及び第３（Ａj）の電極の駆動回路
として、該リセット放電における該第２（Ｘi ）及び第
３（Ｙi ）の電極間の電位差が、該アドレス期間の該第
２（Ｙi ）および第３（Ａj）の電極による選択的な放
電の際の該第２（Ｘi ）及び第３（Ｙi ）の電極間の電
位差に対して逆極性となるように、該第１（Ｘi ），第
２（Ｙi ）及び第３（Ａj ）の電極電位を制御するもの
である。
【００４３】請求項１６及び１７に係わる本発明では、
残留電荷の発生を防止し、消費電力を増加させることな
く安定したアドレス放電が可能なプラズマディスプレイ
パネルを実現できる。請求項１８による発明では、請求
項１６乃至１７の発明において、前記第１（Ｘi ）の電
極を駆動する回路は、前記維持放電パルスを生成するプ
ッシュプル型の第１のスイッチング素子対と、前記アド
レス期間における印加電圧を供給するプッシュプル型の
第２のスイッチング素子対と、前記リセット放電におけ
る前記所定の電圧を供給する第３のスイッチング素子と
を有する。
残留電荷の発生を防止し、消費電力を増加させることな
く安定したアドレス放電が可能なプラズマディスプレイ
パネルを実現できる。請求項１８による発明では、請求
項１６乃至１７の発明において、前記第１（Ｘi ）の電
極を駆動する回路は、前記維持放電パルスを生成するプ
ッシュプル型の第１のスイッチング素子対と、前記アド
レス期間における印加電圧を供給するプッシュプル型の
第２のスイッチング素子対と、前記リセット放電におけ
る前記所定の電圧を供給する第３のスイッチング素子と
を有する。
【００４４】請求項１９による発明では、請求項１８の
発明において、前記第１及び第２のスイッチング素子対
が、第４のスイッチング素子を介して前記第１（Ｘi ）
の電極及び前記第３のスイッチング素子に接続される。
発明において、前記第１及び第２のスイッチング素子対
が、第４のスイッチング素子を介して前記第１（Ｘi ）
の電極及び前記第３のスイッチング素子に接続される。
【００４５】
【発明の実施の形態】図２は本発明の第一の実施例を示
す波形図である。(a)はアドレス電極Ａj の印加電圧波
形を、(b)は維持電極Ｘi の印加電圧波形を、そして(c)
は走査電極Ｙ i の印加電圧波形を示している。この実施
例では、図９にて説明したように維持電極Ｘi は全て共
通に接続されているため、全維持電極Ｘi の印加電圧は
常に同一である。なおプラズマディスプレイパネルの中
には、維持電極Ｘi をブロック毎に接続し、全維持電極
を共通としない構成もあるが、本発明はこれらを排除す
るものではない。
す波形図である。(a)はアドレス電極Ａj の印加電圧波
形を、(b)は維持電極Ｘi の印加電圧波形を、そして(c)
は走査電極Ｙ i の印加電圧波形を示している。この実施
例では、図９にて説明したように維持電極Ｘi は全て共
通に接続されているため、全維持電極Ｘi の印加電圧は
常に同一である。なおプラズマディスプレイパネルの中
には、維持電極Ｘi をブロック毎に接続し、全維持電極
を共通としない構成もあるが、本発明はこれらを排除す
るものではない。
【００４６】本実施例において、まずリセット期間で
は、全面書き込みパルスとして、例えば全アドレス電極
を０Ｖに維持した状態で、全維持電極Ｘi に−１２０
Ｖ、全走査電極Ｙi には＋１８０Ｖを印加する。この結
果、全維持電極Ｘi と全走査電極Ｙi 間には実質的に３
００Ｖの電圧が印加される。この電圧値は図１５にて説
明した従来の書き込み電圧と同一であるが、その極性が
逆となっている。すなわち図１５の従来例では、走査電
極Ｙi に対して維持電極Ｘi に＋３００Ｖの電圧が印加
されていたが、本発明では走査電極Ｙi に対して維持電
極Ｘi に−３００Ｖの電圧が印加されているのである。
また従来では、走査電極Ｙi に対してアドレス電極Ａj
には＋１００Ｖの電圧が印加されていたが、本発明では
−１８０Ｖの電圧が印加されている。この印加電圧によ
り、全電極への全面書き込み放電が実施され、各電極上
には過剰な壁電荷が蓄積される。
は、全面書き込みパルスとして、例えば全アドレス電極
を０Ｖに維持した状態で、全維持電極Ｘi に−１２０
Ｖ、全走査電極Ｙi には＋１８０Ｖを印加する。この結
果、全維持電極Ｘi と全走査電極Ｙi 間には実質的に３
００Ｖの電圧が印加される。この電圧値は図１５にて説
明した従来の書き込み電圧と同一であるが、その極性が
逆となっている。すなわち図１５の従来例では、走査電
極Ｙi に対して維持電極Ｘi に＋３００Ｖの電圧が印加
されていたが、本発明では走査電極Ｙi に対して維持電
極Ｘi に−３００Ｖの電圧が印加されているのである。
また従来では、走査電極Ｙi に対してアドレス電極Ａj
には＋１００Ｖの電圧が印加されていたが、本発明では
−１８０Ｖの電圧が印加されている。この印加電圧によ
り、全電極への全面書き込み放電が実施され、各電極上
には過剰な壁電荷が蓄積される。
【００４７】なお、ここで維持電極Ｘi への印加電圧を
単純に−３００Ｖとしていないのは、主に次の２つの理
由による。第一は、走査電極Ｙi から＋１８０Ｖという
維持放電パルスと同電圧の印加電圧を供給することで、
走査電極Ｙi へ維持放電パルスを供給するための駆動回
路をそのまま利用できるためである。仮に維持電極Ｘi
側から−３００Ｖを供給するのであれば、維持電極Ｘi
側に、新たに−３００Ｖという大電圧を供給するための
駆動回路を設けなければならない。一方本実施例では、
維持電極Ｘi 側に新たに設ける必要があるのは、−１２
０Ｖを供給する回路のみである。
単純に−３００Ｖとしていないのは、主に次の２つの理
由による。第一は、走査電極Ｙi から＋１８０Ｖという
維持放電パルスと同電圧の印加電圧を供給することで、
走査電極Ｙi へ維持放電パルスを供給するための駆動回
路をそのまま利用できるためである。仮に維持電極Ｘi
側から−３００Ｖを供給するのであれば、維持電極Ｘi
側に、新たに−３００Ｖという大電圧を供給するための
駆動回路を設けなければならない。一方本実施例では、
維持電極Ｘi 側に新たに設ける必要があるのは、−１２
０Ｖを供給する回路のみである。
【００４８】第二は、維持電極Ｘi と走査電極Ｙi との
間の電圧極性及び、アドレス電極Ａ j と走査電極Ｙi と
の間の電圧極性の双方を、従来と逆にするためである。
維持電極Ｘi 側から−３００Ｖを供給する場合、前者は
従来と逆になるが、後者は従来と変わらない。もちろん
維持電極Ｘi と走査電極Ｙi との間の電圧極性のみ、或
いはその逆にアドレス電極Ａj と走査電極Ｙi との間の
電圧極性のみを逆としても、先に述べた従来の問題点の
うち一方は解決できるのであるから効果はあるが、双方
の問題点を同時に解決することが望ましい。本実施例の
構成では、回路規模の増大を最小限に抑えつつ、従来の
問題点の双方を解決することができる。
間の電圧極性及び、アドレス電極Ａ j と走査電極Ｙi と
の間の電圧極性の双方を、従来と逆にするためである。
維持電極Ｘi 側から−３００Ｖを供給する場合、前者は
従来と逆になるが、後者は従来と変わらない。もちろん
維持電極Ｘi と走査電極Ｙi との間の電圧極性のみ、或
いはその逆にアドレス電極Ａj と走査電極Ｙi との間の
電圧極性のみを逆としても、先に述べた従来の問題点の
うち一方は解決できるのであるから効果はあるが、双方
の問題点を同時に解決することが望ましい。本実施例の
構成では、回路規模の増大を最小限に抑えつつ、従来の
問題点の双方を解決することができる。
【００４９】なお、走査電極Ｙi へ＋１８０Ｖの電圧を
印加することに伴い、アドレス電極Ａj は接地電位とな
る。すなわち従来から、Ａj −Ｙi 電極間電位差は、Ｘ
i −Ｙi 電極間電位差の中間程度の電位差としていた。
これは、Ａj −Ｙi 電極間電位差が大きすぎるか又は小
さすぎると、アドレス放電を行うための電圧マージンが
小さくなるためである。（すなわち良好なアドレス放電
を可能とする電圧範囲が狭くなる）これは実験の結果と
して得られた知見であるため、その理由などの詳細は明
らかではない。またＡj −Ｘi 電極間電位差が大きすぎ
ると、放電セルが破壊される可能性もあった。一方本実
施例では、走査電極Ｙi へ＋１８０Ｖの電圧を印加する
ようにしているため、アドレス電極Ａj を接地電位に維
持するだけで、Ａj −Ｙi 電極間電位差をＸi −Ｙi 電
極間電位差の中間程度に保つことができる。
印加することに伴い、アドレス電極Ａj は接地電位とな
る。すなわち従来から、Ａj −Ｙi 電極間電位差は、Ｘ
i −Ｙi 電極間電位差の中間程度の電位差としていた。
これは、Ａj −Ｙi 電極間電位差が大きすぎるか又は小
さすぎると、アドレス放電を行うための電圧マージンが
小さくなるためである。（すなわち良好なアドレス放電
を可能とする電圧範囲が狭くなる）これは実験の結果と
して得られた知見であるため、その理由などの詳細は明
らかではない。またＡj −Ｘi 電極間電位差が大きすぎ
ると、放電セルが破壊される可能性もあった。一方本実
施例では、走査電極Ｙi へ＋１８０Ｖの電圧を印加する
ようにしているため、アドレス電極Ａj を接地電位に維
持するだけで、Ａj −Ｙi 電極間電位差をＸi −Ｙi 電
極間電位差の中間程度に保つことができる。
【００５０】更に本発明では、維持電極Ｘi 及び走査電
極Ｙi から印加する両パルスの幅は、共に５μｓ以上１
０μｓ以下とすることが望ましい。これは、この範囲を
越えた場合、全放電セルにおける十分なリセットが難し
くなるからである。これも実験によって得られた知見で
あることからその詳細な理由は明らかではないが、パル
ス幅が短すぎると全放電セルにて放電を十分に起こすこ
とができず、逆に長すぎると壁電荷が多量に広範囲に形
成されてしまい、壁電荷の十分な中和が難しくなるから
であると推測されている。
極Ｙi から印加する両パルスの幅は、共に５μｓ以上１
０μｓ以下とすることが望ましい。これは、この範囲を
越えた場合、全放電セルにおける十分なリセットが難し
くなるからである。これも実験によって得られた知見で
あることからその詳細な理由は明らかではないが、パル
ス幅が短すぎると全放電セルにて放電を十分に起こすこ
とができず、逆に長すぎると壁電荷が多量に広範囲に形
成されてしまい、壁電荷の十分な中和が難しくなるから
であると推測されている。
【００５１】次いで書き込み電圧の印加後に、各電極は
同電位、具体的には接地電位（０Ｖ）とされる。この結
果、各電極間に蓄積された過剰な壁電荷自身の電位差が
電極間の放電開始電圧を越えて、放電を開始する。この
放電により蓄積された壁電荷はほぼ中和され、全放電セ
ルにおける電荷分布は均一となる。いわゆる自己消去放
電であり、この工程により各放電セルのリセットが行わ
れる。
同電位、具体的には接地電位（０Ｖ）とされる。この結
果、各電極間に蓄積された過剰な壁電荷自身の電位差が
電極間の放電開始電圧を越えて、放電を開始する。この
放電により蓄積された壁電荷はほぼ中和され、全放電セ
ルにおける電荷分布は均一となる。いわゆる自己消去放
電であり、この工程により各放電セルのリセットが行わ
れる。
【００５２】次にアドレス期間では、入力されてくる表
示データに応じてデータの書き込みが行われる。すなわ
ち維持電極Ｘi を例えば５０Ｖに維持した状態で、各走
査電極Ｙi に順次スキャンパルス−Ｖｙを印加する。こ
こではスキャンパルス−Ｖｙは−１５０Ｖである。スキ
ャンパルス−Ｖｙによりライン選択がなされた状態で、
前記表示データに基づき、各アドレス電極Ａj から選択
的にアドレスパルスＶａが印加される。ここではアドレ
スパルスは５０Ｖである。この結果、走査電極Ｙi とア
ドレス電極Ａj とにより選択された放電セルにのみ書き
込み放電が行われ、壁電荷が蓄積される。
示データに応じてデータの書き込みが行われる。すなわ
ち維持電極Ｘi を例えば５０Ｖに維持した状態で、各走
査電極Ｙi に順次スキャンパルス−Ｖｙを印加する。こ
こではスキャンパルス−Ｖｙは−１５０Ｖである。スキ
ャンパルス−Ｖｙによりライン選択がなされた状態で、
前記表示データに基づき、各アドレス電極Ａj から選択
的にアドレスパルスＶａが印加される。ここではアドレ
スパルスは５０Ｖである。この結果、走査電極Ｙi とア
ドレス電極Ａj とにより選択された放電セルにのみ書き
込み放電が行われ、壁電荷が蓄積される。
【００５３】ここでは、走査電極Ｙi に対して維持電極
Ｘi に＋２００Ｖの電圧が印加されており（スキャンパ
ルス印加時）、また走査電極Ｙi に対してアドレス電極
Ａjにも＋２００Ｖの電圧が印加されている。（スキャ
ンパルス及びアドレスパルス印加時）従って本実施例で
は、リセット放電とアドレス放電との間で、走査電極Ｙ
i と維持電極Ｘi との間に印加される電圧及び、走査電
極Ｙi とアドレス電極Ａj との間に印加される電圧の極
性が、共に逆となっている。またここでは、維持電極Ｘ
i とアドレス電極Ａj との間の電圧についても、リセッ
ト期間とアドレス期間とでは逆電位となる。（アドレス
電極Ａj はアドレスパルスの無印加時）なお本実施例で
は、選択すべき放電セルにのみ書き込み放電を行う書き
込みアドレス法を採用しているが、全放電セルに一旦書
き込みを行った後に不要な放電セルに蓄積された壁電荷
を消去していく、いわゆる消去アドレス法であっても構
わない。
Ｘi に＋２００Ｖの電圧が印加されており（スキャンパ
ルス印加時）、また走査電極Ｙi に対してアドレス電極
Ａjにも＋２００Ｖの電圧が印加されている。（スキャ
ンパルス及びアドレスパルス印加時）従って本実施例で
は、リセット放電とアドレス放電との間で、走査電極Ｙ
i と維持電極Ｘi との間に印加される電圧及び、走査電
極Ｙi とアドレス電極Ａj との間に印加される電圧の極
性が、共に逆となっている。またここでは、維持電極Ｘ
i とアドレス電極Ａj との間の電圧についても、リセッ
ト期間とアドレス期間とでは逆電位となる。（アドレス
電極Ａj はアドレスパルスの無印加時）なお本実施例で
は、選択すべき放電セルにのみ書き込み放電を行う書き
込みアドレス法を採用しているが、全放電セルに一旦書
き込みを行った後に不要な放電セルに蓄積された壁電荷
を消去していく、いわゆる消去アドレス法であっても構
わない。
【００５４】次の維持放電期間では、全維持電極Ｘi 及
び全走査電極Ｙi に交互に維持放電パルスＶｓを印加す
る。印加電圧は例えば１８０Ｖである。この結果、アド
レス期間においてデータの書き込み（壁電荷の蓄積）が
行われた放電セルは放電開始電圧を越え、維持放電パル
スＶｓの印加に応じて維持放電が繰り返し行われる。次
に本実施例による作用を、モデル図を用いて説明する。
び全走査電極Ｙi に交互に維持放電パルスＶｓを印加す
る。印加電圧は例えば１８０Ｖである。この結果、アド
レス期間においてデータの書き込み（壁電荷の蓄積）が
行われた放電セルは放電開始電圧を越え、維持放電パル
スＶｓの印加に応じて維持放電が繰り返し行われる。次
に本実施例による作用を、モデル図を用いて説明する。
【００５５】図３は本発明の第一の作用を示すモデル図
である。(a)全面書き込み工程では、維持電極Ｘi に例
えば−１２０Ｖの電圧を、走査電極Ｙi には１８０Ｖの
電圧を、それぞれ印加する。この結果各電極上には、そ
れぞれ壁電荷が形成される。 (b)全面自己消去工程を終了した際には、特に維持電極
Ｘi 及び走査電極Ｙiの逆スリット付近において壁電荷
が残留する。この点自体は従来と同様である。しかしな
がら、注目すべきは残留壁電荷の極性である。すなわち
(a)全面書き込み工程における電圧の印加極性を従来と
は逆にしているため、維持電極Ｘi 及び走査電極Ｙi 上
に蓄積される壁電荷はそれぞれ従来とは逆の極性となっ
ている。
である。(a)全面書き込み工程では、維持電極Ｘi に例
えば−１２０Ｖの電圧を、走査電極Ｙi には１８０Ｖの
電圧を、それぞれ印加する。この結果各電極上には、そ
れぞれ壁電荷が形成される。 (b)全面自己消去工程を終了した際には、特に維持電極
Ｘi 及び走査電極Ｙiの逆スリット付近において壁電荷
が残留する。この点自体は従来と同様である。しかしな
がら、注目すべきは残留壁電荷の極性である。すなわち
(a)全面書き込み工程における電圧の印加極性を従来と
は逆にしているため、維持電極Ｘi 及び走査電極Ｙi 上
に蓄積される壁電荷はそれぞれ従来とは逆の極性となっ
ている。
【００５６】(c)アドレス工程では、従来と同様に、維
持電極Ｘi には例えば５０Ｖの電圧を、選択した走査電
極Ｙi には−１５０Ｖの電圧を、選択したアドレス電極
Ａjには５０Ｖの電圧を、それぞれ印加する。しかしな
がら本発明における残留壁電荷は、Ａj −Ｙi 電極間に
印加するアドレス電圧に対して加算される極性となって
いる。従って本発明では、Ａj −Ｙi 電極間に印加する
電圧が残留電荷の影響で引き下げられるようなことはな
く、アドレス放電に対して特に高い印加電圧を用いなく
ともアドレス放電を安定して実行することが可能であ
る。
持電極Ｘi には例えば５０Ｖの電圧を、選択した走査電
極Ｙi には−１５０Ｖの電圧を、選択したアドレス電極
Ａjには５０Ｖの電圧を、それぞれ印加する。しかしな
がら本発明における残留壁電荷は、Ａj −Ｙi 電極間に
印加するアドレス電圧に対して加算される極性となって
いる。従って本発明では、Ａj −Ｙi 電極間に印加する
電圧が残留電荷の影響で引き下げられるようなことはな
く、アドレス放電に対して特に高い印加電圧を用いなく
ともアドレス放電を安定して実行することが可能であ
る。
【００５７】次に図４は、本発明の第二の作用を示すモ
デル図である。(a)アドレス工程では従来と同様に、維
持電極Ｘi には例えば５０Ｖの電圧を、選択した走査電
極Ｙ i には−１５０Ｖの電圧を、選択したアドレス電極
Ａj には５０Ｖの電圧を、それぞれ印加する。この結果
生じるアドレス放電によって、各電極上には壁電荷が蓄
積される。特にアドレス電極Ａj 上では、アドレス電極
Ａj に沿って壁電荷が逆スリット付近にまで広がってい
る。
デル図である。(a)アドレス工程では従来と同様に、維
持電極Ｘi には例えば５０Ｖの電圧を、選択した走査電
極Ｙ i には−１５０Ｖの電圧を、選択したアドレス電極
Ａj には５０Ｖの電圧を、それぞれ印加する。この結果
生じるアドレス放電によって、各電極上には壁電荷が蓄
積される。特にアドレス電極Ａj 上では、アドレス電極
Ａj に沿って壁電荷が逆スリット付近にまで広がってい
る。
【００５８】(b)維持放電工程では、(a)工程にて蓄積さ
れた壁電荷に重畳するように維持パルスが印加され、維
持放電が行われる。しかしながらアドレス電極Ａj 上の
特に逆スリット付近にまで広がった壁電荷は、(b)維持
放電工程の終了後も一部残留する。この例では、アドレ
ス電極Ａj 上にはマイナスの電荷が残留している。ここ
までは従来と同様である。
れた壁電荷に重畳するように維持パルスが印加され、維
持放電が行われる。しかしながらアドレス電極Ａj 上の
特に逆スリット付近にまで広がった壁電荷は、(b)維持
放電工程の終了後も一部残留する。この例では、アドレ
ス電極Ａj 上にはマイナスの電荷が残留している。ここ
までは従来と同様である。
【００５９】(c)全面書き込み工程では、維持電極Ｘi
に例えば−１２０Ｖの電圧を、走査電極Ｙi には１８０
Ｖの電圧を、アドレス電極Ａj には０Ｖの電圧を、それ
ぞれ印加する。この工程で注目すべきは、アドレス放電
時の極性とは逆となる電圧がアドレス電極Ａj と走査電
極Ｙi 間に印加される点である。すなわちアドレス電極
Ａj に印加される電圧０Ｖは、走査電極Ｙi に印加され
る電圧１８０Ｖに対して負であり、マイナスの残留電荷
と同じ極性である。このためこのマイナスの残留電荷
は、従来とは逆に、この工程における放電をより強力に
するよう作用する。従って本発明では、残留した壁電荷
はより強力な全面書き込み放電により完全に中和され
る。
に例えば−１２０Ｖの電圧を、走査電極Ｙi には１８０
Ｖの電圧を、アドレス電極Ａj には０Ｖの電圧を、それ
ぞれ印加する。この工程で注目すべきは、アドレス放電
時の極性とは逆となる電圧がアドレス電極Ａj と走査電
極Ｙi 間に印加される点である。すなわちアドレス電極
Ａj に印加される電圧０Ｖは、走査電極Ｙi に印加され
る電圧１８０Ｖに対して負であり、マイナスの残留電荷
と同じ極性である。このためこのマイナスの残留電荷
は、従来とは逆に、この工程における放電をより強力に
するよう作用する。従って本発明では、残留した壁電荷
はより強力な全面書き込み放電により完全に中和され
る。
【００６０】続いて(d)全面自己消去工程、及び次の(e)
アドレス工程が実施されるが、アドレス電極Ａj 上の残
留電荷は(c)工程にて中和されているため、影響が及ぶ
ことはない。従って本発明では、アドレス放電に対して
特に高い印加電圧を用いなくとも、アドレス放電を安定
して実行することが可能である。
アドレス工程が実施されるが、アドレス電極Ａj 上の残
留電荷は(c)工程にて中和されているため、影響が及ぶ
ことはない。従って本発明では、アドレス放電に対して
特に高い印加電圧を用いなくとも、アドレス放電を安定
して実行することが可能である。
【００６１】図５は、本発明の第二の実施例を示す波形
図である。本実施例は、前述の第一の実施例に対して幾
つかの消去パルスを加え、より安定な動作を求めたもの
である。まず本実施例では、リセット期間における全面
書き込みパルスを印加する前に、走査電極Ｙi に立ち上
がりが緩やかな消去パルスを印加している。この消去パ
ルスは、全面書き込み放電の際の走査電極Ｙi への印加
電圧である１８０Ｖまで立ち上がっており、そのまま全
面書き込み放電へと移行するものである。
図である。本実施例は、前述の第一の実施例に対して幾
つかの消去パルスを加え、より安定な動作を求めたもの
である。まず本実施例では、リセット期間における全面
書き込みパルスを印加する前に、走査電極Ｙi に立ち上
がりが緩やかな消去パルスを印加している。この消去パ
ルスは、全面書き込み放電の際の走査電極Ｙi への印加
電圧である１８０Ｖまで立ち上がっており、そのまま全
面書き込み放電へと移行するものである。
【００６２】このパルスは、前のサブフィールで点灯し
ていた放電セル内に残留する壁電荷を消去する機能があ
る。すなわち各放電セル内に存在する壁電荷の量はそれ
ぞれ異なっており、それに伴って放電開示電圧もそれぞ
れ異なる。放電空間に実際に印加される電圧は、電極に
印加される電圧と放電セル内に蓄積される壁電荷の電位
との合計によって決まるからである。従って、立ち上が
りのゆるやかな消去パルスを印加すれば、残存している
壁電荷と印加電圧との和が放電開始電圧を越えた放電セ
ルから順次放電を開始することになり、しかもどの放電
セルにとっても放電開始電圧にほぼ等しい電圧にて放電
を実施したことになるため、基本的に放電後に余剰な壁
電荷が残らないのである。本実施例によれば、放電セル
の状態には無関係に、放電セルのリセットを実施でき
る。
ていた放電セル内に残留する壁電荷を消去する機能があ
る。すなわち各放電セル内に存在する壁電荷の量はそれ
ぞれ異なっており、それに伴って放電開示電圧もそれぞ
れ異なる。放電空間に実際に印加される電圧は、電極に
印加される電圧と放電セル内に蓄積される壁電荷の電位
との合計によって決まるからである。従って、立ち上が
りのゆるやかな消去パルスを印加すれば、残存している
壁電荷と印加電圧との和が放電開始電圧を越えた放電セ
ルから順次放電を開始することになり、しかもどの放電
セルにとっても放電開始電圧にほぼ等しい電圧にて放電
を実施したことになるため、基本的に放電後に余剰な壁
電荷が残らないのである。本実施例によれば、放電セル
の状態には無関係に、放電セルのリセットを実施でき
る。
【００６３】続いて行われる全面書き込み放電では、維
持電極Ｘi への印加電圧を、第一の実施例の際の−１２
０Ｖから−１８０Ｖへと変更している。これは、−１８
０Ｖとした方が、リセット工程終了時に残留する電荷が
少ないことが実験的に明らかとなったからである。また
第一の実施例では、維持電極Ｘi と走査電極Ｙi から印
加される全面書き込みパルスは略同じタイミングで印加
する必要があるが、本実施例では、消去放電を行ってい
るためタイミングの制御が緩和される。続く自己消去放
電については、第一の実施例と同様である。
持電極Ｘi への印加電圧を、第一の実施例の際の−１２
０Ｖから−１８０Ｖへと変更している。これは、−１８
０Ｖとした方が、リセット工程終了時に残留する電荷が
少ないことが実験的に明らかとなったからである。また
第一の実施例では、維持電極Ｘi と走査電極Ｙi から印
加される全面書き込みパルスは略同じタイミングで印加
する必要があるが、本実施例では、消去放電を行ってい
るためタイミングの制御が緩和される。続く自己消去放
電については、第一の実施例と同様である。
【００６４】次に本実施例においては、構造上の欠陥を
有する放電セルや、全面自己消去放電後に何らかの理由
により電荷が過剰に残留してしまった放電セルにおい
て、選択していないにも係わらず、アドレス放電もしく
は維持放電が行われてしまうことを防ぐため、第１、第
２の各補助パルス及びそれに続く補助消去パルスの印加
を実施している。
有する放電セルや、全面自己消去放電後に何らかの理由
により電荷が過剰に残留してしまった放電セルにおい
て、選択していないにも係わらず、アドレス放電もしく
は維持放電が行われてしまうことを防ぐため、第１、第
２の各補助パルス及びそれに続く補助消去パルスの印加
を実施している。
【００６５】第一に、全面書き込み放電によって蓄積さ
れた壁電荷がそのままの極性で残留してしまった場合の
ために、維持放電と同じ条件で、維持電極Ｘi に第１の
補助パルスを印加している。すなわち維持放電期間と同
様にアドレス電極Ａj には１００Ｖの電圧を印加した状
態で、維持電極Ｘi に維持放電パルスと同様の１８０Ｖ
を印加している。このパルスの印加により、リセット期
間終了時に何らかの理由によって、維持放電パルスによ
って放電できるだけの（アドレス期間で選択的に蓄積す
る壁電荷と同等量）壁電荷が残存する放電セルが存在し
た場合、その放電セルにて放電が行われる。そしてそれ
に続く補助消去パルスにより、これらの残存壁電荷は消
去される。ここでの第１の補助パルスの役割は、不要な
壁電荷が存在する放電セルを検出し、その後の補助消去
パルスによって消去しやすいよう壁電荷量を増幅するこ
とである。この第１の補助パルスと補助消去パルスとに
よって、アドレス期間でアドレスパルスが印加されてい
ないにも係わらず、維持放電が行われてしまうことを防
止しているのである。ここでの補助消去パルスは、前述
のリセット期間における立ち上がりの緩やかな消去パル
スと同じ性質を有するものである。
れた壁電荷がそのままの極性で残留してしまった場合の
ために、維持放電と同じ条件で、維持電極Ｘi に第１の
補助パルスを印加している。すなわち維持放電期間と同
様にアドレス電極Ａj には１００Ｖの電圧を印加した状
態で、維持電極Ｘi に維持放電パルスと同様の１８０Ｖ
を印加している。このパルスの印加により、リセット期
間終了時に何らかの理由によって、維持放電パルスによ
って放電できるだけの（アドレス期間で選択的に蓄積す
る壁電荷と同等量）壁電荷が残存する放電セルが存在し
た場合、その放電セルにて放電が行われる。そしてそれ
に続く補助消去パルスにより、これらの残存壁電荷は消
去される。ここでの第１の補助パルスの役割は、不要な
壁電荷が存在する放電セルを検出し、その後の補助消去
パルスによって消去しやすいよう壁電荷量を増幅するこ
とである。この第１の補助パルスと補助消去パルスとに
よって、アドレス期間でアドレスパルスが印加されてい
ないにも係わらず、維持放電が行われてしまうことを防
止しているのである。ここでの補助消去パルスは、前述
のリセット期間における立ち上がりの緩やかな消去パル
スと同じ性質を有するものである。
【００６６】第二に、構造上の欠陥等によりアドレス電
極Ａj と走査電極Ｙi 間の放電開始電圧が極端に低く、
アドレスパルスが印加されていないにも係わらず、スキ
ャンパルスなどの印加だけでアドレス放電に至ってしま
う放電セルの存在を考慮し、アドレス放電と同じ条件
で、走査電極Ｙi に第２の補助パルスを印加している。
すなわちアドレス期間と同様に維持電極Ｘi に５０Ｖの
パルスを印加すると共に、走査電極Ｙi にスキャンパル
スと同様の−１５０Ｖの電圧を印加している。このパル
スの印加により、放電開始電圧が他の放電セルに比べて
低く、アドレスパルスの印加をしていないにも係わらず
アドレス放電を実施してしまう放電セルにおいてのみ、
放電が実施される。続く補助消去パルスにより消去放電
が行われるわけであるが、この際走査電極Ｙi 側には、
本来アドレス放電によって蓄積されるべき壁電荷とは逆
極性であるプラスの壁電荷が多少残留し、後のアドレス
期間においてその放電セルに印加される電圧を引き下げ
るように作用する。結果として、この放電セルの放電開
始電圧が引き下げられたことになり、アドレスパルスが
印加されないにも係わらず、アドレス放電が行われてし
まうという現象を防止することができる。なお、第２の
補助パルスと共に維持電極Ｘi 側に印加している電圧
（５０Ｖ）は、必ずしも必要ではないことが実験により
確認されている。この場合、維持電極Ｘi は接地電位と
することになる。
極Ａj と走査電極Ｙi 間の放電開始電圧が極端に低く、
アドレスパルスが印加されていないにも係わらず、スキ
ャンパルスなどの印加だけでアドレス放電に至ってしま
う放電セルの存在を考慮し、アドレス放電と同じ条件
で、走査電極Ｙi に第２の補助パルスを印加している。
すなわちアドレス期間と同様に維持電極Ｘi に５０Ｖの
パルスを印加すると共に、走査電極Ｙi にスキャンパル
スと同様の−１５０Ｖの電圧を印加している。このパル
スの印加により、放電開始電圧が他の放電セルに比べて
低く、アドレスパルスの印加をしていないにも係わらず
アドレス放電を実施してしまう放電セルにおいてのみ、
放電が実施される。続く補助消去パルスにより消去放電
が行われるわけであるが、この際走査電極Ｙi 側には、
本来アドレス放電によって蓄積されるべき壁電荷とは逆
極性であるプラスの壁電荷が多少残留し、後のアドレス
期間においてその放電セルに印加される電圧を引き下げ
るように作用する。結果として、この放電セルの放電開
始電圧が引き下げられたことになり、アドレスパルスが
印加されないにも係わらず、アドレス放電が行われてし
まうという現象を防止することができる。なお、第２の
補助パルスと共に維持電極Ｘi 側に印加している電圧
（５０Ｖ）は、必ずしも必要ではないことが実験により
確認されている。この場合、維持電極Ｘi は接地電位と
することになる。
【００６７】続くアドレス期間及び維持放電期間につい
ては、第一の実施例と同様である。次に図６は、本発明
の実施例であるＰＤＰの駆動回路を示す概略的ブロック
図である。図９に示した従来の構成とその多くは同一で
あるが、Ｘ共通ドライバ２及びＸ電極（維持電極）に接
続するＸ書き込み回路２１が付加されている。なお、図
９と同じものは同じ符号にて表すこととした。
ては、第一の実施例と同様である。次に図６は、本発明
の実施例であるＰＤＰの駆動回路を示す概略的ブロック
図である。図９に示した従来の構成とその多くは同一で
あるが、Ｘ共通ドライバ２及びＸ電極（維持電極）に接
続するＸ書き込み回路２１が付加されている。なお、図
９と同じものは同じ符号にて表すこととした。
【００６８】図７は本発明の実施例を示す回路図であ
り、図６におけるＸ共通ドライバ２、Ｘ書き込み回路２
１、Ｙスキャンドライバ３、Ｙ共通ドライバ４、アドレ
スドライバ５の具体的な回路例である。まずアドレスド
ライバ５は、電位Ｖａの電源配線がダイオードＤ１のア
ノード及び抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端
がツェナーダイオードＤ２のカソード、コンデンサＣ１
の一端及びスイッチ素子ＳＷ１の一端に接続されてい
る。スイッチ素子ＳＷ１の他端はスイッチ素子ＳＷ２の
一端及びコンデンサＣ２の一端に接続され、コンデンサ
Ｃ２の他端はダイオードＤ１のカソードに接続されてい
る。ツェナーダイオードＤ２のアノード、コンデンサＣ
１の他端及びスイッチ素子ＳＷ２の他端は、接地配線に
接続されている。
り、図６におけるＸ共通ドライバ２、Ｘ書き込み回路２
１、Ｙスキャンドライバ３、Ｙ共通ドライバ４、アドレ
スドライバ５の具体的な回路例である。まずアドレスド
ライバ５は、電位Ｖａの電源配線がダイオードＤ１のア
ノード及び抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端
がツェナーダイオードＤ２のカソード、コンデンサＣ１
の一端及びスイッチ素子ＳＷ１の一端に接続されてい
る。スイッチ素子ＳＷ１の他端はスイッチ素子ＳＷ２の
一端及びコンデンサＣ２の一端に接続され、コンデンサ
Ｃ２の他端はダイオードＤ１のカソードに接続されてい
る。ツェナーダイオードＤ２のアノード、コンデンサＣ
１の他端及びスイッチ素子ＳＷ２の他端は、接地配線に
接続されている。
【００６９】コンデンサＣ１の端子間電圧は、ツェナー
ダイオードＤ２の降伏電圧Ｖａｓに等しい。ダイオード
Ｄ１のカソード及びコンデンサＣ２の他端の接続点の電
位は、アドレス期間では、スイッチ素子ＳＷ１がオフに
されスイッチ素子ＳＷ２がオンにされて電位Ｖａとな
り、維持放電期間及び第１の補助パルス印加時は、スイ
ッチ素子ＳＷ２がオフにされた後スイッチ素子ＳＷ１が
オンにされて、コンデンサＣ１の電圧Ｖａｓにコンデン
サＣ２の電圧Ｖａが上乗せられ、Ｖａｗ＝Ｖａ＋Ｖａｓ
となる。
ダイオードＤ２の降伏電圧Ｖａｓに等しい。ダイオード
Ｄ１のカソード及びコンデンサＣ２の他端の接続点の電
位は、アドレス期間では、スイッチ素子ＳＷ１がオフに
されスイッチ素子ＳＷ２がオンにされて電位Ｖａとな
り、維持放電期間及び第１の補助パルス印加時は、スイ
ッチ素子ＳＷ２がオフにされた後スイッチ素子ＳＷ１が
オンにされて、コンデンサＣ１の電圧Ｖａｓにコンデン
サＣ２の電圧Ｖａが上乗せられ、Ｖａｗ＝Ｖａ＋Ｖａｓ
となる。
【００７０】更に、ダイオードＤ３のアノード、ダイオ
ードＤ４のカソード、スイッチ素子ＳＷ３の一端及びス
イッチ素子ＳＷ４の一端が共に対応するアドレス電極Ａ
j に接続され、ダイオードＤ３のカソード及びスイッチ
素子ＳＷ３の他端が前記ダイオードＤ１のカソード及び
コンデンサＣ２の他端の接続点に接続され、ダイオード
Ｄ４のアノード及びスイッチ素子ＳＷ４の他端が接地配
線に接続されている。
ードＤ４のカソード、スイッチ素子ＳＷ３の一端及びス
イッチ素子ＳＷ４の一端が共に対応するアドレス電極Ａ
j に接続され、ダイオードＤ３のカソード及びスイッチ
素子ＳＷ３の他端が前記ダイオードＤ１のカソード及び
コンデンサＣ２の他端の接続点に接続され、ダイオード
Ｄ４のアノード及びスイッチ素子ＳＷ４の他端が接地配
線に接続されている。
【００７１】スイッチ素子ＳＷ３をオンにし、スイッチ
素子ＳＷ４をオフにすると、アドレス電極Ａj に前記出
力電位Ｖａ又はＶａｗが印加され、また、スイッチ素子
ＳＷ３をオフにし、スイッチ素子ＳＷ４をオンにする
と、アドレス電極Ａj が０Ｖになる。走査電極Ｙi の駆
動回路は、各走査電極Ｙi を共通に駆動するＹ共通ドラ
イバ４と、各走査電極Ｙi を個別に駆動するＹスキャン
ドライバ３とを有する。Ｙスキャンドライバ３の出力端
が走査電極Ｙi （ｉ＝１〜Ｎ）の各々に個別に接続され
るのに対し、１つのＹ共通ドライバ４の出力端は、上記
Ｙスキャンドライバ３の各入力端に共通に接続される。
素子ＳＷ４をオフにすると、アドレス電極Ａj に前記出
力電位Ｖａ又はＶａｗが印加され、また、スイッチ素子
ＳＷ３をオフにし、スイッチ素子ＳＷ４をオンにする
と、アドレス電極Ａj が０Ｖになる。走査電極Ｙi の駆
動回路は、各走査電極Ｙi を共通に駆動するＹ共通ドラ
イバ４と、各走査電極Ｙi を個別に駆動するＹスキャン
ドライバ３とを有する。Ｙスキャンドライバ３の出力端
が走査電極Ｙi （ｉ＝１〜Ｎ）の各々に個別に接続され
るのに対し、１つのＹ共通ドライバ４の出力端は、上記
Ｙスキャンドライバ３の各入力端に共通に接続される。
【００７２】Ｙ共通ドライバ４は、スイッチ素子ＳＷ５
の一端が接地配線に接続され、スイッチ素子ＳＷ６の一
端が電位Ｖｓの電源配線に接続されている。スイッチ素
子ＳＷ５の他端は、一方ではダイオードＤ５のアノード
からカソードを通って電位Ｖｓの電源配線に接続され、
他方ではダイオードＤ６のカソードからアノードを通っ
て配線ＦＶＨに接続されている。配線ＦＶＨは、一方で
はダイオードＤ７のカソードからアノードを通りスイッ
チ素子ＳＷ７を介して電位−Ｖｓｃの電源配線に接続さ
れ、他方ではスイッチ素子ＳＷ８を介して電位−Ｖｙの
電源配線に接続されている。スイッチ素子ＳＷ６の他端
は、一方ではダイオードＤ８のカソードからアノードを
通って接地配線に接続され、他方ではスイッチ素子ＳＷ
１０を介して配線ＦＬＧに接続されている。配線ＦＬＧ
は、一方では抵抗Ｒ２及びスイッチ素子ＳＷ９を介して
電位Ｖｓの電源配線に接続され、他方ではスイッチ素子
ＳＷ１１を介して電位−Ｖｙの電源配線に接続されてい
る。
の一端が接地配線に接続され、スイッチ素子ＳＷ６の一
端が電位Ｖｓの電源配線に接続されている。スイッチ素
子ＳＷ５の他端は、一方ではダイオードＤ５のアノード
からカソードを通って電位Ｖｓの電源配線に接続され、
他方ではダイオードＤ６のカソードからアノードを通っ
て配線ＦＶＨに接続されている。配線ＦＶＨは、一方で
はダイオードＤ７のカソードからアノードを通りスイッ
チ素子ＳＷ７を介して電位−Ｖｓｃの電源配線に接続さ
れ、他方ではスイッチ素子ＳＷ８を介して電位−Ｖｙの
電源配線に接続されている。スイッチ素子ＳＷ６の他端
は、一方ではダイオードＤ８のカソードからアノードを
通って接地配線に接続され、他方ではスイッチ素子ＳＷ
１０を介して配線ＦＬＧに接続されている。配線ＦＬＧ
は、一方では抵抗Ｒ２及びスイッチ素子ＳＷ９を介して
電位Ｖｓの電源配線に接続され、他方ではスイッチ素子
ＳＷ１１を介して電位−Ｖｙの電源配線に接続されてい
る。
【００７３】Ｙスキャンドライバ３は、ダイオードＤ９
のアノード、ダイオードＤ１０のカソード、スイッチ素
子ＳＷ１２の一端及びスイッチ素子ＳＷ１３の一端が共
に対応する走査電極Ｙi に接続され、ダイオードＤ９の
カソード及びスイッチ素子ＳＷ１２の他端が配線ＦＶＨ
に接続され、ダイオードＤ１０のアノード及びスイッチ
素子ＳＷ１３の他端が配線ＦＬＧに接続されている。
のアノード、ダイオードＤ１０のカソード、スイッチ素
子ＳＷ１２の一端及びスイッチ素子ＳＷ１３の一端が共
に対応する走査電極Ｙi に接続され、ダイオードＤ９の
カソード及びスイッチ素子ＳＷ１２の他端が配線ＦＶＨ
に接続され、ダイオードＤ１０のアノード及びスイッチ
素子ＳＷ１３の他端が配線ＦＬＧに接続されている。
【００７４】リセット期間においては、スイッチ素子Ｓ
Ｗ８をオンにし、その他のスイッチ素子をオフにするこ
とにより、走査電極Ｙi からダイオードＤ９、配線ＦＶ
Ｈ及びスイッチ素子ＳＷ８を通って電流が流れ、走査電
極Ｙi に第２の補助パルスである−Ｖｙを印加すること
ができる。また、スイッチ素子ＳＷ９をオンにし、その
他のスイッチ素子をオフにすることにより、抵抗Ｒ２及
びダイオードＤ１０を通って、立ち上がりが緩やかな補
助消去パルス用の電位Ｖｓが走査電極Ｙi に印加され
る。この立ち上がりの傾斜は、抵抗Ｒ２と電極間静電容
量とによって決定される。
Ｗ８をオンにし、その他のスイッチ素子をオフにするこ
とにより、走査電極Ｙi からダイオードＤ９、配線ＦＶ
Ｈ及びスイッチ素子ＳＷ８を通って電流が流れ、走査電
極Ｙi に第２の補助パルスである−Ｖｙを印加すること
ができる。また、スイッチ素子ＳＷ９をオンにし、その
他のスイッチ素子をオフにすることにより、抵抗Ｒ２及
びダイオードＤ１０を通って、立ち上がりが緩やかな補
助消去パルス用の電位Ｖｓが走査電極Ｙi に印加され
る。この立ち上がりの傾斜は、抵抗Ｒ２と電極間静電容
量とによって決定される。
【００７５】維持放電期間及び消去パルスを用いない場
合のリセット期間での維持パルス用の電位Ｖｓは、スイ
ッチ素子ＳＷ６及びＳＷ１０をオンにし、その他のスイ
ッチ素子をオフにすることにより、スイッチ素子ＳＷ
６、ＳＷ１０及びダイオードＤ１０を通って走査電極Ｙ
i に印加される。前記消去パルスを用いる場合は、前記
補助消去パルスと同様に、スイッチ素子ＳＷ９をオンに
し、その他のスイッチ素子をオフにすることにより、抵
抗Ｒ２及び電極間静電容量とによる立ち上がりが緩やか
なパルスを生成すればよい。
合のリセット期間での維持パルス用の電位Ｖｓは、スイ
ッチ素子ＳＷ６及びＳＷ１０をオンにし、その他のスイ
ッチ素子をオフにすることにより、スイッチ素子ＳＷ
６、ＳＷ１０及びダイオードＤ１０を通って走査電極Ｙ
i に印加される。前記消去パルスを用いる場合は、前記
補助消去パルスと同様に、スイッチ素子ＳＷ９をオンに
し、その他のスイッチ素子をオフにすることにより、抵
抗Ｒ２及び電極間静電容量とによる立ち上がりが緩やか
なパルスを生成すればよい。
【００７６】アドレス期間においては、スイッチ素子Ｓ
Ｗ７とＳＷ１１をオンにし、その他のスイッチ素子をオ
フにすることにより、非選択電位である−Ｖｓｃと選択
電位である−Ｖｙとが走査電極Ｙi に印加される。この
際スイッチ素子ＳＷ１０をオフにすることにより、ダイ
オードＤ８を通って電位−Ｖｙの電源配線へ電流が流れ
込むのを阻止している。この状態で、スイッチ素子ＳＷ
１３をオンにすることによりスキャンパルス用の電位−
Ｖｙが走査電極Ｙi に印加され、スイッチ素子ＳＷ１２
をオンにすることにより非選択電位である−Ｖｓｃが走
査電極Ｙi に印加される。この動作は、各走査電極Ｙi
（ｉ＝１〜ｎ）について順次行われる。
Ｗ７とＳＷ１１をオンにし、その他のスイッチ素子をオ
フにすることにより、非選択電位である−Ｖｓｃと選択
電位である−Ｖｙとが走査電極Ｙi に印加される。この
際スイッチ素子ＳＷ１０をオフにすることにより、ダイ
オードＤ８を通って電位−Ｖｙの電源配線へ電流が流れ
込むのを阻止している。この状態で、スイッチ素子ＳＷ
１３をオンにすることによりスキャンパルス用の電位−
Ｖｙが走査電極Ｙi に印加され、スイッチ素子ＳＷ１２
をオンにすることにより非選択電位である−Ｖｓｃが走
査電極Ｙi に印加される。この動作は、各走査電極Ｙi
（ｉ＝１〜ｎ）について順次行われる。
【００７７】正電位の走査電極Ｙi を０Ｖに低下させる
場合には、スイッチ素子ＳＷ５をオンにし、その他のス
イッチ素子をオフにする。これにより、走査電極Ｙi か
らダイオードＤ９、Ｄ６及びスイッチ素子ＳＷ５を通っ
て、走査電極Ｙi を０Ｖにするための電流が流れる。負
電位の走査電極Ｙi を０Ｖに上昇させる場合には、スイ
ッチ素子ＳＷ１０をオンにし、その他のスイッチ素子を
オフにする。これにより、ダイオードＤ８からスイッチ
素子ＳＷ１０及びダイオードＤ１０を通って、走査電極
Ｙi を０Ｖにするための電流が流れる。
場合には、スイッチ素子ＳＷ５をオンにし、その他のス
イッチ素子をオフにする。これにより、走査電極Ｙi か
らダイオードＤ９、Ｄ６及びスイッチ素子ＳＷ５を通っ
て、走査電極Ｙi を０Ｖにするための電流が流れる。負
電位の走査電極Ｙi を０Ｖに上昇させる場合には、スイ
ッチ素子ＳＷ１０をオンにし、その他のスイッチ素子を
オフにする。これにより、ダイオードＤ８からスイッチ
素子ＳＷ１０及びダイオードＤ１０を通って、走査電極
Ｙi を０Ｖにするための電流が流れる。
【００７８】Ｘ共通ドライバ２は、電位Ｖｓの電源配線
と接地配線との間にスイッチ素子ＳＷ１４とスイッチ素
子ＳＷ１５とが直列に接続され、スイッチ素子ＳＷ１４
にはダイオードＤ１１が、スイッチ素子ＳＷ１５にはダ
イオードＤ１２が並列に接続されている。スイッチ素子
ＳＷ１６の一端には電位Ｖｘの電源配線が接続され、他
端にはダイオードＤ１５のアノードが接続されている。
またスイッチ素子ＳＷ１７の一端にも電位Ｖｘの電源配
線が接続され、他端にはダイオードＤ１６のカソードが
接続されている。スイッチング素子ＳＷ１６にはダイオ
ードＤ１３が、スイッチ素子ＳＷ１７にはダイオードＤ
１４が並列に接続されている。ダイオードＤ１５のカソ
ード及びダイオードＤ１６のアノードとが接続され、ス
イッチング素子ＳＷ１４及びスイッチング素子ＳＷ１５
の接続点に共通に接続されて、Ｘ共通ドライバ２の出力
となっている。
と接地配線との間にスイッチ素子ＳＷ１４とスイッチ素
子ＳＷ１５とが直列に接続され、スイッチ素子ＳＷ１４
にはダイオードＤ１１が、スイッチ素子ＳＷ１５にはダ
イオードＤ１２が並列に接続されている。スイッチ素子
ＳＷ１６の一端には電位Ｖｘの電源配線が接続され、他
端にはダイオードＤ１５のアノードが接続されている。
またスイッチ素子ＳＷ１７の一端にも電位Ｖｘの電源配
線が接続され、他端にはダイオードＤ１６のカソードが
接続されている。スイッチング素子ＳＷ１６にはダイオ
ードＤ１３が、スイッチ素子ＳＷ１７にはダイオードＤ
１４が並列に接続されている。ダイオードＤ１５のカソ
ード及びダイオードＤ１６のアノードとが接続され、ス
イッチング素子ＳＷ１４及びスイッチング素子ＳＷ１５
の接続点に共通に接続されて、Ｘ共通ドライバ２の出力
となっている。
【００７９】Ｘ書き込み回路２１は、−Ｖｗの電源配線
に一端が接続されたスイッチング素子ＳＷ１８と、スイ
ッチング素子ＳＷ１８に並列に接続されたダイオードＤ
１７とから構成されている。Ｘ共通ドライバ２の出力
は、スイッチング素子ＳＷ１９の一端に接続され、スイ
ッチング素子ＳＷ１９の他端はＸ書き込み回路２１にお
けるスイッチング素子ＳＷ１８の他端と全維持電極Ｘと
に共通に接続されている。スイッチング素子ＳＷ１９に
は、ダイオードＤ１８が並列に接続されている。
に一端が接続されたスイッチング素子ＳＷ１８と、スイ
ッチング素子ＳＷ１８に並列に接続されたダイオードＤ
１７とから構成されている。Ｘ共通ドライバ２の出力
は、スイッチング素子ＳＷ１９の一端に接続され、スイ
ッチング素子ＳＷ１９の他端はＸ書き込み回路２１にお
けるスイッチング素子ＳＷ１８の他端と全維持電極Ｘと
に共通に接続されている。スイッチング素子ＳＷ１９に
は、ダイオードＤ１８が並列に接続されている。
【００８０】なお本実施例では、各スイッチング素子と
して、大電力を供給可能なパワーＦＥＴであるＤ−ＦＥ
Ｔを使用している。（Ｘ共通ドライバ２及びＸ書き込み
回路２１のみモデル図にて図示）Ｄ−ＦＥＴは基本的に
ソース、ドレインが固定であるため電流を一方向にしか
流さないが、同時に逆方向の寄生ダイオードを有してい
るため、Ｄ−ＦＥＴの使用によって各素子に並列に接続
するダイオードを省略することができる。
して、大電力を供給可能なパワーＦＥＴであるＤ−ＦＥ
Ｔを使用している。（Ｘ共通ドライバ２及びＸ書き込み
回路２１のみモデル図にて図示）Ｄ−ＦＥＴは基本的に
ソース、ドレインが固定であるため電流を一方向にしか
流さないが、同時に逆方向の寄生ダイオードを有してい
るため、Ｄ−ＦＥＴの使用によって各素子に並列に接続
するダイオードを省略することができる。
【００８１】図８は、本発明における回路動作を説明す
るタイミングチャートであり、特にＸ共通ドライバ２及
びＸ書き込み回路２１の動作タイミングを示している。
(a)は維持電極Ｘi の印加電位であり、(b)はスイッチン
グ素子ＳＷ１４の制御信号、(c)はスイッチング素子Ｓ
Ｗ１５の制御信号、(d)はスイッチング素子ＳＷ１６の
制御信号、(e)はスイッチング素子ＳＷ１７の制御信
号、(f)はスイッチング素子ＳＷ１９の制御信号、(g)は
スイッチング素子ＳＷ１８の制御信号を示している。
るタイミングチャートであり、特にＸ共通ドライバ２及
びＸ書き込み回路２１の動作タイミングを示している。
(a)は維持電極Ｘi の印加電位であり、(b)はスイッチン
グ素子ＳＷ１４の制御信号、(c)はスイッチング素子Ｓ
Ｗ１５の制御信号、(d)はスイッチング素子ＳＷ１６の
制御信号、(e)はスイッチング素子ＳＷ１７の制御信
号、(f)はスイッチング素子ＳＷ１９の制御信号、(g)は
スイッチング素子ＳＷ１８の制御信号を示している。
【００８２】リセット期間においては、制御信号ＸＷの
みが「Ｈ」であり、他の制御信号は全て「Ｌ」である。
このためスイッチング素子ＳＷ１８のみがオンとなり、
維持電極Ｘi の電位は、スイッチング素子ＳＷ１８を介
して書き込み電圧−Ｖｗへ引き下げられる。この際維持
電極Ｘi の電位が書き込み電圧−Ｖｗより下がってしま
い、アンダーシュートを起こす可能性があるが、その際
にはダイオードＤ１７を介して超過分の電圧を維持電極
Ｘi に戻すことができるため、アンダーシュートは収束
する。
みが「Ｈ」であり、他の制御信号は全て「Ｌ」である。
このためスイッチング素子ＳＷ１８のみがオンとなり、
維持電極Ｘi の電位は、スイッチング素子ＳＷ１８を介
して書き込み電圧−Ｖｗへ引き下げられる。この際維持
電極Ｘi の電位が書き込み電圧−Ｖｗより下がってしま
い、アンダーシュートを起こす可能性があるが、その際
にはダイオードＤ１７を介して超過分の電圧を維持電極
Ｘi に戻すことができるため、アンダーシュートは収束
する。
【００８３】第２の補助パルス及びアドレス期間におけ
る電圧Ｖｘの供給の際には、制御信号ＡＵ、ＡＤ、ＳＳ
が「Ｈ」となり、他の信号は「Ｌ」となる。このためス
イッチング素子ＳＷ１６及び１７がオンとなり、スイッ
チング素子ＳＷ１９を介して維持電極Ｘi へ電圧Ｖｘが
供給される。ここで電位Ｖｘの供給に２つのスイッチン
グ素子ＳＷ１６、１７を用いているのは、一方だけであ
ると、アドレス電極Ａ j へのアドレスパルスＶａの印加
に伴い、電極間静電容量を介して維持電極Ｘiの電位が
変動してしまうことが分かったからである。電源配線Ｖ
ｘに接続した２つのスイッチング素子ＳＷ１６、１７の
接続点から出力を取り出すことにより、維持電極Ｘi の
電位の変動を防止することができる。
る電圧Ｖｘの供給の際には、制御信号ＡＵ、ＡＤ、ＳＳ
が「Ｈ」となり、他の信号は「Ｌ」となる。このためス
イッチング素子ＳＷ１６及び１７がオンとなり、スイッ
チング素子ＳＷ１９を介して維持電極Ｘi へ電圧Ｖｘが
供給される。ここで電位Ｖｘの供給に２つのスイッチン
グ素子ＳＷ１６、１７を用いているのは、一方だけであ
ると、アドレス電極Ａ j へのアドレスパルスＶａの印加
に伴い、電極間静電容量を介して維持電極Ｘiの電位が
変動してしまうことが分かったからである。電源配線Ｖ
ｘに接続した２つのスイッチング素子ＳＷ１６、１７の
接続点から出力を取り出すことにより、維持電極Ｘi の
電位の変動を防止することができる。
【００８４】第１の補助パルス及び維持放電期間におけ
る電位Ｖｓの供給の際には、制御信号ＳＵ、ＳＳが
「Ｈ」となり、他の信号は「Ｌ」となる。このためスイ
ッチング素子ＳＷ１４がオンとなり、スイッチング素子
ＳＷ１９を介して維持電極Ｘi へ電圧Ｖｓが供給され
る。この際維持電極Ｘi の電位がＶｓより上がってしま
い、オーバーシュートを起こす可能性があるが、その際
にはダイオードＤ１１を介して超過分の電圧を維持電極
Ｘi から引き抜くことができるため、オーバーシュート
は収束する。
る電位Ｖｓの供給の際には、制御信号ＳＵ、ＳＳが
「Ｈ」となり、他の信号は「Ｌ」となる。このためスイ
ッチング素子ＳＷ１４がオンとなり、スイッチング素子
ＳＷ１９を介して維持電極Ｘi へ電圧Ｖｓが供給され
る。この際維持電極Ｘi の電位がＶｓより上がってしま
い、オーバーシュートを起こす可能性があるが、その際
にはダイオードＤ１１を介して超過分の電圧を維持電極
Ｘi から引き抜くことができるため、オーバーシュート
は収束する。
【００８５】維持電極Ｘi の電位を接地電位とする場合
は、引き上げるか引き下げるかで多少動作が異なる。例
えば維持電極Ｘi が書き込み電圧−Ｖｗを供給されてい
る状態から接地電位に引き上げる際には、制御信号ＳＳ
のみが「Ｈ」となり、他の信号は「Ｌ」となる。このた
めダイオードＤ１２及びスイッチング素子ＳＷ１９を介
して維持電極Ｘi へ接地電位が供給される。一方例えば
維持電極Ｘi が電位Ｖｓを供給されている状態から接地
電位に引き下げる際には、制御信号ＳＤのみが「Ｈ」と
なり、他の信号は「Ｌ」となる。このためスイッチング
素子ＳＷ１５がオンとなり、ダイオードＤ１８及びスイ
ッチング素子ＳＷ１５を介して維持電極Ｘi の電位が接
地電位に引き下げられる。
は、引き上げるか引き下げるかで多少動作が異なる。例
えば維持電極Ｘi が書き込み電圧−Ｖｗを供給されてい
る状態から接地電位に引き上げる際には、制御信号ＳＳ
のみが「Ｈ」となり、他の信号は「Ｌ」となる。このた
めダイオードＤ１２及びスイッチング素子ＳＷ１９を介
して維持電極Ｘi へ接地電位が供給される。一方例えば
維持電極Ｘi が電位Ｖｓを供給されている状態から接地
電位に引き下げる際には、制御信号ＳＤのみが「Ｈ」と
なり、他の信号は「Ｌ」となる。このためスイッチング
素子ＳＷ１５がオンとなり、ダイオードＤ１８及びスイ
ッチング素子ＳＷ１５を介して維持電極Ｘi の電位が接
地電位に引き下げられる。
【００８６】しかしながら実際には、維持電極Ｘi へ接
地電位を供給する際に、維持電極Ｘ i の電位が接地電位
より上がってしまい、オーバーシュートを起こす可能性
があるため、本実施例では、スイッチング素子ＳＷ１５
をオン状態としておくことで超過分の電圧を維持電極Ｘ
i から引き抜くことができるようにしている。また維持
電極Ｘi を接地電位に引き下げる際には、前記動作の場
合、維持放電パルスＶｓを維持電極Ｘi に印加する度に
スイッチング素子ＳＷ１９をオン／オフすることにな
り、消費電力も増加するため、本実施例ではスイッチン
グ素子ＳＷ１９をオン状態に維持するようにしている。
地電位を供給する際に、維持電極Ｘ i の電位が接地電位
より上がってしまい、オーバーシュートを起こす可能性
があるため、本実施例では、スイッチング素子ＳＷ１５
をオン状態としておくことで超過分の電圧を維持電極Ｘ
i から引き抜くことができるようにしている。また維持
電極Ｘi を接地電位に引き下げる際には、前記動作の場
合、維持放電パルスＶｓを維持電極Ｘi に印加する度に
スイッチング素子ＳＷ１９をオン／オフすることにな
り、消費電力も増加するため、本実施例ではスイッチン
グ素子ＳＷ１９をオン状態に維持するようにしている。
【００８７】なおダイオードＤ１２は、走査電極Ｙi の
電位を引き下げた際に維持電極Ｘiの電位が変動しない
ように、維持電極Ｘi に接地電位を供給する作用も有し
ている。またＸ書き込み回路２１は、スイッチング素子
ＳＷ１９によってＸ共通ドライバ２と分離されている。
これはスイッチング素子ＳＷ１８がオンする際に、ダイ
オードＤ１２及びスイッチング素子ＳＷ１８を介して接
地電位から−Ｖｗの電源配線へと貫通電流が流れること
を防止するためである。このため本実施例では、Ｘ共通
ドライバ２とＸ書き込み回路２１との間にスイッチング
素子ＳＷ１９を設け、Ｘ書き込み回路２１が動作する際
にはスイッチング素子ＳＷ１９をオフするようにしてい
る。
電位を引き下げた際に維持電極Ｘiの電位が変動しない
ように、維持電極Ｘi に接地電位を供給する作用も有し
ている。またＸ書き込み回路２１は、スイッチング素子
ＳＷ１９によってＸ共通ドライバ２と分離されている。
これはスイッチング素子ＳＷ１８がオンする際に、ダイ
オードＤ１２及びスイッチング素子ＳＷ１８を介して接
地電位から−Ｖｗの電源配線へと貫通電流が流れること
を防止するためである。このため本実施例では、Ｘ共通
ドライバ２とＸ書き込み回路２１との間にスイッチング
素子ＳＷ１９を設け、Ｘ書き込み回路２１が動作する際
にはスイッチング素子ＳＷ１９をオフするようにしてい
る。
【００８８】
【発明の効果】本発明によれば、全面書き込み放電によ
って蓄積した壁電荷が自己消去放電後に残留した場合で
も、正常なアドレス放電が可能となる。またアドレス放
電によって蓄積された壁電荷が残留した場合でも、次の
リセット期間で残留壁電荷を中和できるため、正常なア
ドレス放電が可能となる。
って蓄積した壁電荷が自己消去放電後に残留した場合で
も、正常なアドレス放電が可能となる。またアドレス放
電によって蓄積された壁電荷が残留した場合でも、次の
リセット期間で残留壁電荷を中和できるため、正常なア
ドレス放電が可能となる。
【図１】本発明の原理を示す説明図である。
【図２】本発明の第一の実施例を示す波形図である。
【図３】本発明の第一の作用を示すモデル図である。
【図４】本発明の第二の作用を示すモデル図である。
【図５】本発明の第二の実施例を示す波形図である。
【図６】本発明の実施例であるＰＤＰの駆動回路を示す
概略的ブロック図である。
概略的ブロック図である。
【図７】本発明の実施例を示す回路図である。
【図８】本発明における回路動作を説明するタイミング
チャートである。
チャートである。
【図９】３電極・面放電・ＡＣ型ＰＤＰを駆動するため
の周辺回路を示す概略的ブロック図である。
の周辺回路を示す概略的ブロック図である。
【図１０】３電極・面放電・ＡＣ型ＰＤＰの概略的平面
図である。
図である。
【図１１】３電極・面放電・ＡＣ型ＰＤＰの概略的断面
図・１である。
図・１である。
【図１２】３電極・面放電・ＡＣ型ＰＤＰの概略的断面
図・２である。
図・２である。
【図１３】従来技術を示す駆動波形図である。
【図１４】ＡＤＳサブフィールド法を示す説明図であ
る。
る。
【図１５】従来技術の問題点を示す波形図である。
【図１６】従来技術の第一の問題点を示すモデル図であ
る。
る。
【図１７】従来技術の第二の問題点を示すモデル図であ
る。
る。
【符号の説明】 １ パネル １０ 放電空間 １１ 背面ガラス基板 １２ 誘電体 １３ 蛍光体 １４ 前面ガラス基板 １５ 透明電極 １６ バス電極 １７ 誘電体層 １８ ＭｇＯ膜 １９ 障壁 １０１ 放電セル ２ Ｘ共通ドライバ ３ Ｙスキャンドライバ ４ Ｙ共通ドライバ ５ アドレスドライバ ６ 制御回路 ７ 表示データ制御部 ７１ フレームメモリ ８ パネル駆動制御部 ８１ スキャンドライバ制御部 ８２ 共通ドライバ制御部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/28 H04N 5/66 101
Claims (19)
- 【請求項１】 第１の基板上に複数の第１および第２の
電極を表示ラインごとに並行に配置すると共に、該第１
の基板または該第１の基板と対向する第２の基板上に、
該第１および第２の電極とは電気的に離間した複数の第
３の電極を該第１及び第２の電極と交差するように配置
し、各交差領域にそれぞれ放電セルを形成したプラズマ
ディスプレイパネルの駆動方法であって、複数の該放電セル間の電荷分布を均一にするために該第
１，第２及び第３の電極に所定の電圧を印加して複数の
該放電セル内にてそれぞれリセット放電を実施し、 次い
で該リセット放電によって蓄積された壁電荷自身の電位
差により自己消去放電を生じさせるリセット期間と、 該第２及び第３の電極にて選択した放電セルにおいて放
電を実施し、表示データに応じた選択的な書き込みを行
うアドレス期間と、 該アドレス期間にて書き込みを行った放電セルにおける
放電発光を行うために、該第１及び第２の電極間に維持
放電パルスを印加する維持放電期間とを有し、前記リセ
ット放電において、該第１及び第２の電極間の電位差
を、該アドレス期間の該第２及び第３の電極による選択
的な放電の際の該第１及び第２の電極間の電位差に対し
て逆極性とすることを特徴とするプラズマディスプレイ
パネルの駆動方法。 - 【請求項２】 第１の基板上に複数の第１および第２の
電極を表示ラインごとに並行に配置すると共に、該第１
の基板または該第１の基板と対向する第２の基板上に、
該第１および第２の電極とは電気的に離間した複数の第
３の電極を該第１及び第２の電極と交差するように配置
し、各交差領域にそれぞれ放電セルを形成したプラズマ
ディスプレイパネルの駆動方法であって、複数の該放電セル間の電荷分布を均一にするために該第
１，第２及び第３の電極に所定の電圧を印加して複数の
該放電セル内にてそれぞれリセット放電を実施し、 次い
で該リセット放電によって蓄積された壁電荷自身の電位
差により自己消去放電を生じさせるリセット期間と、 該第２及び第３の電極にて選択した放電セルにおいて放
電を実施し、表示データに応じた選択的な書き込みを行
うアドレス期間と、 該アドレス期間にて書き込みを行った放電セルにおける
放電発光を行うために、該第１及び第２の電極間に維持
放電パルスを印加する維持放電期間とを有し、 前記リセット放電において、該第２及び第３の電極間の
電位差を、該アドレス期間の該第２及び第３の電極によ
る選択的な放電の際の該第２及び第３の電極間の電位差
に対して逆極性とすることを特徴とするプラズマディス
プレイパネルの駆動方法。 - 【請求項３】 前記リセット放電は、前記第１の電極に
印加される第１の極性の第１のパルスと、前記第２の電
極に印加される第２の極性の第２のパルスとにより実施
することを特徴とする請求項１乃至２記載のプラズマデ
ィスプレイパネルの駆動方法。 - 【請求項４】 前記第１及び第２のパルスの一方は、前
記維持放電パルスに等しい大きさを有することを特徴と
する請求項３記載のプラズマディスプレイパネルの駆動
方法。 - 【請求項５】 前記第１及び第２のパルスの幅を、共に
５μｓ以上かつ１０μｓ以下とすることを特徴とする請
求項３記載のプラズマディスプレイパネルの駆動方法。 - 【請求項６】 前記リセット放電を行う直前に、前記第
１及び第２の電極の一方に緩やかに立ち上がる消去パル
スを印加することを特徴とする請求項３に示すプラズマ
ディスプレイパネルの駆動方法。 - 【請求項７】 前記消去パルスは前記第１又は第２のパ
ルスの一方と一体であり、該その一方のパルスと等しい
大きさまで緩やかに立ち上がることを特徴とする請求項
６記載のプラズマディスプレイパネルの駆動方法。 - 【請求項８】 前記リセット放電の際、前記第３の電極
を接地電位とすることを特徴とする請求項３記載のプラ
ズマディスプレイパネルの駆動方法。 - 【請求項９】 前記リセット放電において、前記第１及
び第３の電極間の電位差を、該アドレス期間の前記第２
及び第３の電極による選択的な放電の際の該第１及び第
３の電極間の電位差に対して逆極性とすることを特徴と
する請求項１乃至２記載のプラズマディスプレイパネル
の駆動方法。 - 【請求項１０】 前記自己消去放電終了後、かつ前記ア
ドレス期間における前記第２及び第３の電極による選択
的な放電の前に、前記第１又は第２の電極に対して、前
記維持放電パルスと等しい大きさの第１の補助パルスを
印加することを特徴とする請求項１乃至２記載のプラズ
マディスプレイパネルの駆動方法。 - 【請求項１１】 前記第１の補助パルスは、前記第２の
電極を接地電位とし、前記第３の電極に前記維持放電パ
ルスより低い正のパルスを印加すると共に、前記第１の
電極に印加される正のパルスであることを特徴とする請
求項１０記載のプラズマディスプレイパネルの駆動方
法。 - 【請求項１２】 前記第１の補助パルスの印加後、かつ
前記アドレス期間における前記第２及び第３の電極によ
る選択的な放電の前に、前記第２又は第１の電極に対し
て緩やかに立ち上がる補助消去パルスを印加することを
特徴とする請求項１０記載のプラズマディスプレイパネ
ルの駆動方法。 - 【請求項１３】 前記自己消去放電終了後、かつ前記ア
ドレス期間における前記第２及び第３の電極による選択
的な放電の前に、前記第２又は第１の電極に対して、該
アドレス期間における該第２及び第３の電極による選択
的な放電の際に該第２の電極に印加されるパルスと等し
い大きさの第２の補助パルスを印加することを特徴とす
る請求項１乃至２記載のプラズマディスプレイパネルの
駆動方法。 - 【請求項１４】 前記第２の補助パルスは、前記第３の
電極を接地電位とし、前記第１の電極を接地電位又は前
記アドレス期間における前記第２及び第３の電極による
選択的な放電の際の該第１の電極電位と等しい電位とす
ると共に、前記第２の電極に印加される負のパルスであ
ることを特徴とする請求項１３記載のプラズマディスプ
レイパネルの駆動方法。 - 【請求項１５】 前記第２の補助パルスの印加後、かつ
前記アドレス期間における前記第２及び第３の電極によ
る選択的な放電の前に、前記第２又は第１の電極に対し
て緩やかに立ち上がる補助消去パルスを印加することを
特徴とする請求項１３記載のプラズマディスプレイパネ
ルの駆動方法。 - 【請求項１６】 第１の基板上に複数の第１および第２
の電極が表示ラインごとに並行に配置される共に、該第
１の基板または該第１の基板と対向する第２の基板上
に、該第１および第２の電極とは電気的に離間した複数
の第３の電極が該第１及び第２の電極と交差するように
配置され、各交差領域にはそれぞれ放電セルが形成され
てなり、複数の該放電セル間の電荷分布を均一にするために、該
第１，第２及び第３の電極に所定の電圧を印加して複数
の該放電セル内にてそれぞれリセット放電を実施し、 次
いで該リセット放電によって蓄積された壁電荷自身の電
位差により自己消去放電を生じさせるリセット期間と、
該第２及び第３の電極にて選択した放電セルにおいて放
電を実施し、表示データに応じた選択的な書き込みを行
うアドレス期間と、該アドレス期間にて書き込みを行っ
た放電セルにおける放電発光を行うために、該第１及び
第２の電極間に維持放電パルスを印加する維持放電期間
とを繰り返し実行するプラズマディスプレイパネルであ
って、 該第１，第２及び第３の電極の駆動回路は、該リセット
放電における該第１及び第２の電極間の電位差が、該ア
ドレス期間の該第２および第３の電極による選択的な放
電の際の該第１及び第２の電極間の電位差に対して逆極
性となるように、該第１，第２及び第３の電極電位を制
御することを特徴とするプラズマディスプレイパネル。 - 【請求項１７】 第１の基板上に複数の第１および第２
の電極が表示ラインごとに並行に配置される共に、該第
１の基板または該第１の基板と対向する第２の基板上
に、該第１および第２の電極とは電気的に離間した複数
の第３の電極が該第１及び第２の電極と交差するように
配置され、各交差領域にはそれぞれ放電セルが形成され
てなり、複数の該放電セル間の電荷分布を均一にするために、該
第１，第２及び第３の電極に所定の電圧を印加して複数
の該放電セル内にてそれぞれリセット放電を実施し、 次
いで該リセット放電によって蓄積された壁電荷自身の電
位差により自己消去放電を生じさせるリセット期間と、
該第２及び第３の電極にて選択した放電セルにおいて放
電を実施し、表示データに応じた選択的な書き込みを行
うアドレス期間と、該アドレス期間にて書き込みを行っ
た放電セルにおける放電発光を行うために、該第１及び
第２の電極間に維持放電パルスを印加する維持放電期間
とを繰り返し実行するプラズマディスプレイパネルであ
って、 該第１，第２及び第３の電極の駆動回路は、該リセット
放電における該第２及び第３の電極間の電位差が、該ア
ドレス期間の該第２および第３の電極による選択的な放
電の際の該第２及び第３の電極間の電位差に対して逆極
性となるように、該第１，第２及び第３の電極電位を制
御することを特徴とするプラズマディスプレイパネル。 - 【請求項１８】 前記第１の電極を駆動する回路は、前
記維持放電パルスを生成するプッシュプル型の第１のス
イッチング素子対と、前記アドレス期間における印加電
圧を供給するプッシュプル型の第２のスイッチング素子
対と、前記リセット放電における前記所定の電圧を供給
する第３のスイッチング素子とを有することを特徴とす
る請求項１６乃至１７記載のプラズマディスプレイパネ
ル。 - 【請求項１９】 前記第１及び第２のスイッチング素子
対は、第４のスイッチング素子を介して前記第１の電極
及び前記第３のスイッチング素子に接続されてなること
を特徴とする請求項１８記載のプラズマディスプレイパ
ネル。
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