JP3353473B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3353473B2 JP3353473B2 JP17430994A JP17430994A JP3353473B2 JP 3353473 B2 JP3353473 B2 JP 3353473B2 JP 17430994 A JP17430994 A JP 17430994A JP 17430994 A JP17430994 A JP 17430994A JP 3353473 B2 JP3353473 B2 JP 3353473B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- wiring layer
- wiring
- resist
- antireflection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Drying Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、さらに詳しくは、微細パターンの配線層の形成
が可能であり、しかも平坦化処理に際し、配線層の表面
が露出せず、ボイドなどがなく平坦性に優れた層間絶縁
膜を有する半導体装置を製造する方法に関する。
に係り、さらに詳しくは、微細パターンの配線層の形成
が可能であり、しかも平坦化処理に際し、配線層の表面
が露出せず、ボイドなどがなく平坦性に優れた層間絶縁
膜を有する半導体装置を製造する方法に関する。
【０００２】
【従来の技術】近年、超ＬＳＩの集積化に伴い、ロジッ
ク系デバイスでは、特に、配線構造の微細化および多層
化が進んでいる。現在の半導体集積回路のデバイス開発
においては、サブハーフミクロン領域のデザインルール
が要求されており、それに伴って、配線の微細加工技術
が要求されている。所望のデザインルールを実現するに
は、その製造工程において、最先端のフォトリソグラフ
ィー技術が必須となる。現在使用されている最先端のス
テッパー（縮小投影露光機）は、ＫｒＦエキシマレーザ
ー光（２４８ｎｍ）を光源として用い、０．３７〜０．
５０程度のＮＡのレンズを搭載している。
ク系デバイスでは、特に、配線構造の微細化および多層
化が進んでいる。現在の半導体集積回路のデバイス開発
においては、サブハーフミクロン領域のデザインルール
が要求されており、それに伴って、配線の微細加工技術
が要求されている。所望のデザインルールを実現するに
は、その製造工程において、最先端のフォトリソグラフ
ィー技術が必須となる。現在使用されている最先端のス
テッパー（縮小投影露光機）は、ＫｒＦエキシマレーザ
ー光（２４８ｎｍ）を光源として用い、０．３７〜０．
５０程度のＮＡのレンズを搭載している。
【０００３】ステッパーは、単一波長の光を露光光源に
用いている。単一波長で露光を行う場合には、定在波効
果と呼ばれる現象が発生することが広く知られている。
その結果として、レジストに吸収される光量がレジスト
膜厚に依存して変化する。かかる吸収光量が、レジスト
を光反応させるエネルギーとなるものである。また、そ
の吸収光量変化の度合いは、下地基板の種類により異な
る。すなわち、下地の光学定数（ｎ，ｋ）およびレジス
トの光学定数（ｎ，ｋ）により定まる多重干渉を考慮し
た複素振幅反射率（Ｒ）により、吸収光量の変化の度合
いは定まる（Ｒは実数部と虚数部とを持つベクトル量で
あることを示す）。
用いている。単一波長で露光を行う場合には、定在波効
果と呼ばれる現象が発生することが広く知られている。
その結果として、レジストに吸収される光量がレジスト
膜厚に依存して変化する。かかる吸収光量が、レジスト
を光反応させるエネルギーとなるものである。また、そ
の吸収光量変化の度合いは、下地基板の種類により異な
る。すなわち、下地の光学定数（ｎ，ｋ）およびレジス
トの光学定数（ｎ，ｋ）により定まる多重干渉を考慮し
た複素振幅反射率（Ｒ）により、吸収光量の変化の度合
いは定まる（Ｒは実数部と虚数部とを持つベクトル量で
あることを示す）。
【０００４】この定在波効果による吸収光量の変化を抑
えるために、加工しようとする下地材料の上に、ＳｉX
ＯY ＮZ あるいはＳｉX ＮY 膜などの反射防止膜を形成
し、その反射防止膜上に、フォトレジストを回転塗布
し、エキシマステッパーにより露光して、レジストパタ
ーンを形成するレジストパターニング技術が用いられて
いる。
えるために、加工しようとする下地材料の上に、ＳｉX
ＯY ＮZ あるいはＳｉX ＮY 膜などの反射防止膜を形成
し、その反射防止膜上に、フォトレジストを回転塗布
し、エキシマステッパーにより露光して、レジストパタ
ーンを形成するレジストパターニング技術が用いられて
いる。
【０００５】このレジストパターニング技術は、加工す
べき下地が金属配線材料、例えばＡｌ，Ａｌ−Ｓｉ，Ａ
ｌ−Ｓｉ−Ｃｕ，Ａｌ−Ｃｕ等であっても適用でき、そ
の技術を用いることにより、サブハーフミクロン領域の
配線デザインルールのパターニングを可能にすることが
できる。
べき下地が金属配線材料、例えばＡｌ，Ａｌ−Ｓｉ，Ａ
ｌ−Ｓｉ−Ｃｕ，Ａｌ−Ｃｕ等であっても適用でき、そ
の技術を用いることにより、サブハーフミクロン領域の
配線デザインルールのパターニングを可能にすることが
できる。
【０００６】また、金属配線の多層化においては、下地
の平坦化技術が必須となる。特に上層部の配線は、下地
段差の影響を直接反映し、完全に平坦化されていない部
分においては、金属配線の段切れ、ボイド等の不良発生
が生じる。これらを回避するために、種々の平坦化技術
が提案されており、レジストエッチバック法もその１つ
である。
の平坦化技術が必須となる。特に上層部の配線は、下地
段差の影響を直接反映し、完全に平坦化されていない部
分においては、金属配線の段切れ、ボイド等の不良発生
が生じる。これらを回避するために、種々の平坦化技術
が提案されており、レジストエッチバック法もその１つ
である。
【０００７】以下に、このレジストエッチバック法を用
いた配線層間平坦化プロセスを、図１５ないし図１６を
用いて説明する。まず、図１５（Ａ）に示すように、下
層配線１を、設計に基づいてパターニングする。次に、
この下層配線１の上に、第１プラズマ（Plasma）ＴＥＯ
Ｓ（TetraethyloxysilaneまたはTetraethylorthosilica
te）膜２を、ＣＶＤ（化学気相成長）法により、約３０
０ｎｍ形成する。これは、バッファ層として機能し、こ
の後に形成するＯ3 −ＴＥＯＳによる酸化シリコン膜
（以下、Ｏ3 −ＴＥＯＳ／ＮＳＧ膜と称する）を、さら
に、その後に形成するコンタクトホールの側壁に残さな
いためと、吸湿性の高いＯ3 −ＴＥＯＳ／ＮＳＧ膜のＡ
ｌ配線への影響（コロージョン等）を防ぐためと、そし
てまた、Ｏ3 −ＴＥＯＳ／ＮＳＧ成膜の下地依存性を緩
和するためである。
いた配線層間平坦化プロセスを、図１５ないし図１６を
用いて説明する。まず、図１５（Ａ）に示すように、下
層配線１を、設計に基づいてパターニングする。次に、
この下層配線１の上に、第１プラズマ（Plasma）ＴＥＯ
Ｓ（TetraethyloxysilaneまたはTetraethylorthosilica
te）膜２を、ＣＶＤ（化学気相成長）法により、約３０
０ｎｍ形成する。これは、バッファ層として機能し、こ
の後に形成するＯ3 −ＴＥＯＳによる酸化シリコン膜
（以下、Ｏ3 −ＴＥＯＳ／ＮＳＧ膜と称する）を、さら
に、その後に形成するコンタクトホールの側壁に残さな
いためと、吸湿性の高いＯ3 −ＴＥＯＳ／ＮＳＧ膜のＡ
ｌ配線への影響（コロージョン等）を防ぐためと、そし
てまた、Ｏ3 −ＴＥＯＳ／ＮＳＧ成膜の下地依存性を緩
和するためである。
【０００８】次に、第１プラズマＴＥＯＳ膜２の上に、
Ｏ3 −ＴＥＯＳ／ＮＳＧ膜３をＣＶＤにて約５００ｎｍ
形成する。これは、狭い配線間スペースを、ボイドの発
生なく埋め込むために用いられる。さらにまた、このＯ
3 −ＴＥＯＳ／ＮＳＧ膜３を用いることによって、局所
的のみならず、グローバルな平坦化を可能にすることが
できる。
Ｏ3 −ＴＥＯＳ／ＮＳＧ膜３をＣＶＤにて約５００ｎｍ
形成する。これは、狭い配線間スペースを、ボイドの発
生なく埋め込むために用いられる。さらにまた、このＯ
3 −ＴＥＯＳ／ＮＳＧ膜３を用いることによって、局所
的のみならず、グローバルな平坦化を可能にすることが
できる。
【０００９】次に、フォトレジスト４を塗布し、続いて
エッチバックを行う。すると、図１５（Ｂ）に示すよう
に、エッチバックされたフォトレジスト４は、Ｏ3 −Ｔ
ＥＯＳ／ＮＳＧ膜３の段差の厳しい部分にのみ残り、Ｏ
3 −ＴＥＯＳ／ＮＳＧ膜３の局所的な段差を緩和してい
る。次に、図１５（Ｂ）において、ダミー配線用のレジ
ストパターニング５を形成する。これが、グローバル平
坦化のために必須となるダミーパターンの絶縁層を後で
形成するために用いられる。
エッチバックを行う。すると、図１５（Ｂ）に示すよう
に、エッチバックされたフォトレジスト４は、Ｏ3 −Ｔ
ＥＯＳ／ＮＳＧ膜３の段差の厳しい部分にのみ残り、Ｏ
3 −ＴＥＯＳ／ＮＳＧ膜３の局所的な段差を緩和してい
る。次に、図１５（Ｂ）において、ダミー配線用のレジ
ストパターニング５を形成する。これが、グローバル平
坦化のために必須となるダミーパターンの絶縁層を後で
形成するために用いられる。
【００１０】続いて、このパターニングされたフォトレ
ジスト５をマスクとして、Ｏ3 −ＴＥＯＳ／ＮＳＧ膜３
をＲＩＥ（Reactive Ion Etching）にて除去する。こ
のときのＲＩＥ量は、配線膜厚と等しく設定されること
によって、図１６（Ｃ）に示すように、発生したダミー
パターンの絶縁層６（Ｏ3 −ＴＥＯＳ／ＮＳＧ）とデバ
イス表面の高さが揃うことになる。
ジスト５をマスクとして、Ｏ3 −ＴＥＯＳ／ＮＳＧ膜３
をＲＩＥ（Reactive Ion Etching）にて除去する。こ
のときのＲＩＥ量は、配線膜厚と等しく設定されること
によって、図１６（Ｃ）に示すように、発生したダミー
パターンの絶縁層６（Ｏ3 −ＴＥＯＳ／ＮＳＧ）とデバ
イス表面の高さが揃うことになる。
【００１１】次に、図１６（Ｄ）に示すように、第２プ
ラズマＴＥＯＳ膜７をＣＶＤし、続いて、ＳＯＧ（スピ
ンオンガラス）膜８をコーティングする。この第２プラ
ズマＴＥＯＳ膜７は、この後に行われるＳＯＧのエッチ
バックの際のストッパーとして機能し、また、ＳＯＧ膜
８と下地のＯ3 −ＴＥＯＳ／ＮＳＧ膜２との密着性を改
善する役割を有する。
ラズマＴＥＯＳ膜７をＣＶＤし、続いて、ＳＯＧ（スピ
ンオンガラス）膜８をコーティングする。この第２プラ
ズマＴＥＯＳ膜７は、この後に行われるＳＯＧのエッチ
バックの際のストッパーとして機能し、また、ＳＯＧ膜
８と下地のＯ3 −ＴＥＯＳ／ＮＳＧ膜２との密着性を改
善する役割を有する。
【００１２】最後に、図１６（Ｅ）に示すように、第３
プラズマＴＥＯＳ膜９をＣＶＤすることにより、完全な
平坦化がなされる。この後コンタクトホールが形成さ
れ、さらに、この上に上層配線が形成されることにな
る。この第３プラズマＴＥＯＳ膜９は、配線層間耐圧の
確保と、ＳＯＧ膜８と上層配線との密着性の改善のため
に必要となる。
プラズマＴＥＯＳ膜９をＣＶＤすることにより、完全な
平坦化がなされる。この後コンタクトホールが形成さ
れ、さらに、この上に上層配線が形成されることにな
る。この第３プラズマＴＥＯＳ膜９は、配線層間耐圧の
確保と、ＳＯＧ膜８と上層配線との密着性の改善のため
に必要となる。
【００１３】
【発明が解決しようとする課題】以上のプロセスにおい
て、特に重要なのは、図１５（Ｂ）に示すＯ3 −ＴＥＯ
Ｓ／ＮＳＧ膜３のエッチバックであるが、このエッチバ
ック量が多いと、配線１の上端が露出され、配線１内部
に電荷が貯められてしまう。これが、さらに下層にある
トランジスタのゲート電極に、コンタクトを通して抜け
てしまうと、ゲート電極が固定電荷を持っていることに
なるので、トランジスタの酸化膜容量値、ひいてはドレ
イン電流値、またトランジスタのしきい値電圧等に影響
を及ぼす。従って、層間膜のエッチバックは、下層配線
１の上端が決して露出されないように、エッチバック
量、あるいは第１プラズマＴＥＯＳ膜２やＯ3 −ＴＥＯ
Ｓ／ＮＳＧ膜３の膜厚が最適値になるように、調整され
なければならない。
て、特に重要なのは、図１５（Ｂ）に示すＯ3 −ＴＥＯ
Ｓ／ＮＳＧ膜３のエッチバックであるが、このエッチバ
ック量が多いと、配線１の上端が露出され、配線１内部
に電荷が貯められてしまう。これが、さらに下層にある
トランジスタのゲート電極に、コンタクトを通して抜け
てしまうと、ゲート電極が固定電荷を持っていることに
なるので、トランジスタの酸化膜容量値、ひいてはドレ
イン電流値、またトランジスタのしきい値電圧等に影響
を及ぼす。従って、層間膜のエッチバックは、下層配線
１の上端が決して露出されないように、エッチバック
量、あるいは第１プラズマＴＥＯＳ膜２やＯ3 −ＴＥＯ
Ｓ／ＮＳＧ膜３の膜厚が最適値になるように、調整され
なければならない。
【００１４】しかし、以上述べてきたプロセスにおい
て、Ｏ3 −ＴＥＯＳ／ＮＳＧ膜３と、第１プラズマＴＥ
ＯＳ膜２のエッチレートは同程度であり、第１プラズマ
ＴＥＯＳ膜２は、エッチバックにおけるストッパーの役
割は果たさない。下地の第１プラズマＴＥＯＳ膜２をス
トッパーとして用いるためには、ＲＩＥのばらつきを考
慮した、充分な膜厚が必要になってくる。
て、Ｏ3 −ＴＥＯＳ／ＮＳＧ膜３と、第１プラズマＴＥ
ＯＳ膜２のエッチレートは同程度であり、第１プラズマ
ＴＥＯＳ膜２は、エッチバックにおけるストッパーの役
割は果たさない。下地の第１プラズマＴＥＯＳ膜２をス
トッパーとして用いるためには、ＲＩＥのばらつきを考
慮した、充分な膜厚が必要になってくる。
【００１５】しかし、あまりこれらの膜が厚くなり過ぎ
ると、配線間スペースにボイドが発生したり、Ｏ3 −Ｔ
ＥＯＳ／ＮＳＧ膜３で配線間スペースを埋め込めなくな
るおそれが出てくる。また、Ｏ3 −ＴＥＯＳ／ＮＳＧ膜
３のエッチバック後の膜厚ばらつきは、各膜のＣＶＤで
のばらつき、ＲＩＥでのばらつきが累積された形で算出
され、かなり大きな値となる。
ると、配線間スペースにボイドが発生したり、Ｏ3 −Ｔ
ＥＯＳ／ＮＳＧ膜３で配線間スペースを埋め込めなくな
るおそれが出てくる。また、Ｏ3 −ＴＥＯＳ／ＮＳＧ膜
３のエッチバック後の膜厚ばらつきは、各膜のＣＶＤで
のばらつき、ＲＩＥでのばらつきが累積された形で算出
され、かなり大きな値となる。
【００１６】具体的には、第１プラズマＴＥＯＳ膜２を
３００ｎｍ、Ｏ3 −ＴＥＯＳ／ＮＳＧ膜３を５００ｎｍ
ＣＶＤした場合、計８００ｎｍのＳｉＯ2 膜が形成され
ているが、Ｏ3 −ＴＥＯＳ／ＮＳＧ膜３のエッチバック
において、配線膜厚と等しく６５０ｎｍをＲＩＥする
と、単純に残りの膜の厚さは、８００−６５０＝１５０
ｎｍであり、その残膜膜厚のばらつきは、±１３０ｎｍ
程度もある。よって、この平坦化プロセスにおいては、
残りの２０（１５０−１３０）ｎｍ分のマージンしか確
保できないという問題点が残される。
３００ｎｍ、Ｏ3 −ＴＥＯＳ／ＮＳＧ膜３を５００ｎｍ
ＣＶＤした場合、計８００ｎｍのＳｉＯ2 膜が形成され
ているが、Ｏ3 −ＴＥＯＳ／ＮＳＧ膜３のエッチバック
において、配線膜厚と等しく６５０ｎｍをＲＩＥする
と、単純に残りの膜の厚さは、８００−６５０＝１５０
ｎｍであり、その残膜膜厚のばらつきは、±１３０ｎｍ
程度もある。よって、この平坦化プロセスにおいては、
残りの２０（１５０−１３０）ｎｍ分のマージンしか確
保できないという問題点が残される。
【００１７】本発明は、このような実状に鑑みてなさ
れ、微細パターンの配線層の形成が可能であり、しかも
平坦化処理に際し、配線層の表面の露出を防止し、ボイ
ドなどがなく平坦性に優れた層間絶縁膜を有する半導体
装置を製造する方法を提供することを目的とする。
れ、微細パターンの配線層の形成が可能であり、しかも
平坦化処理に際し、配線層の表面の露出を防止し、ボイ
ドなどがなく平坦性に優れた層間絶縁膜を有する半導体
装置を製造する方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置の製造方法は、配線層の上
に、反射防止膜を成膜する工程と、反射防止膜の上に、
レジスト膜を成膜する工程と、前記レジスト膜を所定パ
ターンにフォトリソグラフィー加工する工程と、前記所
定パターンにフォトリソグラフィー加工されたレジスト
膜をマスクとして、前記配線層をエッチング加工する工
程と、前記レジスト膜を除去し、前記反射防止膜を残し
たままで、前記配線層の上に、平坦化用絶縁膜を成膜
し、表面の平坦化処理を行う工程とを有し、前記反射防
止膜の膜厚および光学定数が、前記レジスト膜のフォト
リソグラフィー加工時の定在波効果を抑制するように設
定してあり、前記平坦化処理のエッチングにおいて、前
記反射防止膜をエッチングストッパーとして機能させ
る。
に、本発明に係る半導体装置の製造方法は、配線層の上
に、反射防止膜を成膜する工程と、反射防止膜の上に、
レジスト膜を成膜する工程と、前記レジスト膜を所定パ
ターンにフォトリソグラフィー加工する工程と、前記所
定パターンにフォトリソグラフィー加工されたレジスト
膜をマスクとして、前記配線層をエッチング加工する工
程と、前記レジスト膜を除去し、前記反射防止膜を残し
たままで、前記配線層の上に、平坦化用絶縁膜を成膜
し、表面の平坦化処理を行う工程とを有し、前記反射防
止膜の膜厚および光学定数が、前記レジスト膜のフォト
リソグラフィー加工時の定在波効果を抑制するように設
定してあり、前記平坦化処理のエッチングにおいて、前
記反射防止膜をエッチングストッパーとして機能させ
る。
【００１９】上記において、前記平坦化用絶縁膜は、前
記配線層における所定間隔以上の配線不存在パターン部
分上に、ダミーパターンの絶縁層が残るようにエッチン
グ加工される。 または、前記配線層における所定間隔以
上の配線不存在パターン部分に、ダミーパターンの配線
層が残るように、前記反射防止膜を用いたフォトリソグ
ラフィー加工される。
記配線層における所定間隔以上の配線不存在パターン部
分上に、ダミーパターンの絶縁層が残るようにエッチン
グ加工される。 または、前記配線層における所定間隔以
上の配線不存在パターン部分に、ダミーパターンの配線
層が残るように、前記反射防止膜を用いたフォトリソグ
ラフィー加工される。
【００２０】前記配線層は、たとえばＡｌ、Ａｌ−Ｓ
ｉ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕなどで構成される。
前記反射防止膜が、Ｓｉx Ｏy Ｎz （水素を含むことか
ら「Ｓｉx Ｏy Ｎz ：Ｈ」とも言う）またはＳｉx Ｎy
（水素を含むことから「Ｓｉx Ｎy ：Ｈ」とも言う）な
どで構成される。
ｉ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕなどで構成される。
前記反射防止膜が、Ｓｉx Ｏy Ｎz （水素を含むことか
ら「Ｓｉx Ｏy Ｎz ：Ｈ」とも言う）またはＳｉx Ｎy
（水素を含むことから「Ｓｉx Ｎy ：Ｈ」とも言う）な
どで構成される。
【００２１】前記反射防止膜が形成された配線層の上
を、バッファ用絶縁膜を介して前記平坦化用絶縁膜で覆
うことが好ましい。前記バッファ膜が、ＴＥＯＳを用い
たプラズマ化学気相成長法により形成された酸化シリコ
ン膜（プラズマＴＥＯＳ膜）で構成され、前記平坦化用
絶縁膜が、オゾンおよびＴＥＯＳを用いた常圧ＣＶＤ法
により形成された酸化シリコン膜（Ｏ3 −ＴＥＯＳ／Ｎ
ＳＧ膜）で構成され、前記平坦化用絶縁膜が、エッチン
グ加工されることにより平坦化が図られることが好まし
い。
を、バッファ用絶縁膜を介して前記平坦化用絶縁膜で覆
うことが好ましい。前記バッファ膜が、ＴＥＯＳを用い
たプラズマ化学気相成長法により形成された酸化シリコ
ン膜（プラズマＴＥＯＳ膜）で構成され、前記平坦化用
絶縁膜が、オゾンおよびＴＥＯＳを用いた常圧ＣＶＤ法
により形成された酸化シリコン膜（Ｏ3 −ＴＥＯＳ／Ｎ
ＳＧ膜）で構成され、前記平坦化用絶縁膜が、エッチン
グ加工されることにより平坦化が図られることが好まし
い。
【００２２】
【作用】本発明に係る半導体装置の製造方法では、下層
配線の微細加工のために、フォトレジストパターニング
において、ＳｉX ＯY ＮZ あるいはＳｉX ＮY 膜などの
反射防止膜を用い、下層配線をＲＩＥなどでパターン加
工した後、これら反射防止膜を除去せずに、残しておく
ことによって、後のプロセスである平坦化処理のエッチ
ングストッパーとして機能させる。
配線の微細加工のために、フォトレジストパターニング
において、ＳｉX ＯY ＮZ あるいはＳｉX ＮY 膜などの
反射防止膜を用い、下層配線をＲＩＥなどでパターン加
工した後、これら反射防止膜を除去せずに、残しておく
ことによって、後のプロセスである平坦化処理のエッチ
ングストッパーとして機能させる。
【００２３】本発明では、反射防止膜を用いて下層配線
のフォトリソグラフィー加工を行うため、定在波効果を
抑制し、下層配線の微細パターン化が可能である。ま
た、ＳｉX ＯY ＮZ あるいはＳｉX ＮY 膜などの反射防
止膜を、Ｏ3 −ＴＥＯＳ／ＮＳＧ膜などの平坦化用絶縁
膜のエッチバック時のストッパーとして用いることによ
って、平坦化用絶縁膜のエッチバック時のマージンを充
分確保することができる。ＳｉX ＯY ＮZ 膜あるいはＳ
ｉX ＮY 膜のＳｉＯ2 に対する選択比は、どちらも、そ
の組成比を調整することによって、２０〜５０程度にな
る。すなわち、反射防止膜としてｘｎｍのＳｉX ＯY Ｎ
Z 膜、あるいはｘｎｍのＳｉXＮY 膜を用いた場合、Ｒ
ＩＥ時には、この反射防止膜が形成されている部分につ
いては、厚さ２０・ｘ〜５０・ｘｎｍのＳｉＯ2 膜が形
成されている場合と同程度であるとみなすことができ
る。
のフォトリソグラフィー加工を行うため、定在波効果を
抑制し、下層配線の微細パターン化が可能である。ま
た、ＳｉX ＯY ＮZ あるいはＳｉX ＮY 膜などの反射防
止膜を、Ｏ3 −ＴＥＯＳ／ＮＳＧ膜などの平坦化用絶縁
膜のエッチバック時のストッパーとして用いることによ
って、平坦化用絶縁膜のエッチバック時のマージンを充
分確保することができる。ＳｉX ＯY ＮZ 膜あるいはＳ
ｉX ＮY 膜のＳｉＯ2 に対する選択比は、どちらも、そ
の組成比を調整することによって、２０〜５０程度にな
る。すなわち、反射防止膜としてｘｎｍのＳｉX ＯY Ｎ
Z 膜、あるいはｘｎｍのＳｉXＮY 膜を用いた場合、Ｒ
ＩＥ時には、この反射防止膜が形成されている部分につ
いては、厚さ２０・ｘ〜５０・ｘｎｍのＳｉＯ2 膜が形
成されている場合と同程度であるとみなすことができ
る。
【００２４】図１５，１６に示す先の例に適用すると、
残膜のマージンは、（２０＋２０・ｘ）〜（２０＋５０
・ｘ）ｎｍに増加する。したがって、平坦化処理に際
し、配線層の表面が露出することはない。また、この反
射防止膜のみでも充分マージンを確保することができる
ので、先に形成する第１プラズマＴＥＯＳ膜などのバッ
ファ層やＯ3 −ＴＥＯＳ／ＮＳＧ膜などの平坦化膜の膜
厚を減らすことも可能である。従って、これらの膜の厚
膜化によって生じるボイドに対しても、さらにマージン
を見込んで膜厚を設定できる。
残膜のマージンは、（２０＋２０・ｘ）〜（２０＋５０
・ｘ）ｎｍに増加する。したがって、平坦化処理に際
し、配線層の表面が露出することはない。また、この反
射防止膜のみでも充分マージンを確保することができる
ので、先に形成する第１プラズマＴＥＯＳ膜などのバッ
ファ層やＯ3 −ＴＥＯＳ／ＮＳＧ膜などの平坦化膜の膜
厚を減らすことも可能である。従って、これらの膜の厚
膜化によって生じるボイドに対しても、さらにマージン
を見込んで膜厚を設定できる。
【００２５】
【実施例】以下、本発明に係る半導体装置の製造方法
を、図面に示す実施例に基づき、詳細に説明する。第１実施例 図１（Ａ）に示すように、下層配線層１０の上に、反射
防止膜２０、レジスト膜２２を成膜する。下層配線層１
０は、ＣＶＤ法によるＡｌ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−
Ｃｕ、Ａｌ−Ｃｕなどで構成される。反射防止膜は、た
とえば、ＳｉXＯY ＮZ あるいはＳｉX ＮY で構成さ
れ、ＳｉＨ4 、Ｎ2 Ｏ、Ｎ2 、ＮＨ3 等を用いて、たと
えばＣＶＤ法または反応性スパッタ法、または、ＥＣＲ
プラズマＣＶＤあるいはバイアスＥＣＲプラズマＣＶＤ
などのプラズマＣＶＤ法により成膜される。
を、図面に示す実施例に基づき、詳細に説明する。第１実施例 図１（Ａ）に示すように、下層配線層１０の上に、反射
防止膜２０、レジスト膜２２を成膜する。下層配線層１
０は、ＣＶＤ法によるＡｌ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−
Ｃｕ、Ａｌ−Ｃｕなどで構成される。反射防止膜は、た
とえば、ＳｉXＯY ＮZ あるいはＳｉX ＮY で構成さ
れ、ＳｉＨ4 、Ｎ2 Ｏ、Ｎ2 、ＮＨ3 等を用いて、たと
えばＣＶＤ法または反応性スパッタ法、または、ＥＣＲ
プラズマＣＶＤあるいはバイアスＥＣＲプラズマＣＶＤ
などのプラズマＣＶＤ法により成膜される。
【００２６】Ｓｉx Ｏy Ｎz は、図３，４に示すよう
に、成膜条件（特にＳｉＨ4 の流量比）を変えることに
より、波長２４８ｎｍあるいはその他の波長においての
光学定数のｎ（屈折率の実数部）、ｋ（屈折率の虚部）
を大きく変化させることができる。このため、下地膜の
種類に応じて光学定数および膜厚を変化させることで、
最適な反射防止層として好ましく用いることができる。
なお、図３中、横軸はｎ、縦軸はｋであり、成膜条件
（ガス流量比Ratio 、圧力Pressure、出力Power ）に応
じて、ｎ，ｋが変化することが確認された。また、図４
中、横軸は、成膜時におけるＳｉＨ4 とＮ2 Ｏとの流量
比であり、縦軸は、ｎ（図中○），ｋ（図中●）の値で
ある。但し、図４では、堆積時間が、５秒であり、膜厚
（ｄ）に換算すると、約５０ｎｍになる。後述するよう
に、実施例で用いる反射防止膜の最適値の膜厚は、２３
ｎｍ、３０ｎｍまたは２５ｎｍであるため、それらの膜
厚の場合には、ｎ，ｋの値は、図４に示すグラフよりも
小さい値を示す。たとえばｄ＝２３ｎｍでは、堆積時間
が、２．６５秒に相当し、図４に示す５秒の条件よりも
小さい。ＳｉＨ4 とＮ2 Ｏとの流量比を変化させると、
得られるＳｉx Ｏy Ｎzの組成も、図５に示すように変
化する。
に、成膜条件（特にＳｉＨ4 の流量比）を変えることに
より、波長２４８ｎｍあるいはその他の波長においての
光学定数のｎ（屈折率の実数部）、ｋ（屈折率の虚部）
を大きく変化させることができる。このため、下地膜の
種類に応じて光学定数および膜厚を変化させることで、
最適な反射防止層として好ましく用いることができる。
なお、図３中、横軸はｎ、縦軸はｋであり、成膜条件
（ガス流量比Ratio 、圧力Pressure、出力Power ）に応
じて、ｎ，ｋが変化することが確認された。また、図４
中、横軸は、成膜時におけるＳｉＨ4 とＮ2 Ｏとの流量
比であり、縦軸は、ｎ（図中○），ｋ（図中●）の値で
ある。但し、図４では、堆積時間が、５秒であり、膜厚
（ｄ）に換算すると、約５０ｎｍになる。後述するよう
に、実施例で用いる反射防止膜の最適値の膜厚は、２３
ｎｍ、３０ｎｍまたは２５ｎｍであるため、それらの膜
厚の場合には、ｎ，ｋの値は、図４に示すグラフよりも
小さい値を示す。たとえばｄ＝２３ｎｍでは、堆積時間
が、２．６５秒に相当し、図４に示す５秒の条件よりも
小さい。ＳｉＨ4 とＮ2 Ｏとの流量比を変化させると、
得られるＳｉx Ｏy Ｎzの組成も、図５に示すように変
化する。
【００２７】Ｓｉx Ｏy Ｎz 膜を反射防止膜として用い
る場合には、以下のようにして、反射防止機能が最大に
なるように、その膜厚および光学定数を決定する。 （１）反射防止膜２０がない状態で、Ａｌ−Ｓｉ製配線
層１０上に、レジスト膜２２（たとえばＸＰ８８４３
（シプレイマイクロエレクトロニクス社製））を成膜
し、波長２４８ｎｍのＫｒＦエキシマレーザによる露光
を行うと仮定し、定在波効果のシミュレーション結果を
図６に示す。図６に示すように、定在波効果は、約±２
９．６％である。
る場合には、以下のようにして、反射防止機能が最大に
なるように、その膜厚および光学定数を決定する。 （１）反射防止膜２０がない状態で、Ａｌ−Ｓｉ製配線
層１０上に、レジスト膜２２（たとえばＸＰ８８４３
（シプレイマイクロエレクトロニクス社製））を成膜
し、波長２４８ｎｍのＫｒＦエキシマレーザによる露光
を行うと仮定し、定在波効果のシミュレーション結果を
図６に示す。図６に示すように、定在波効果は、約±２
９．６％である。
【００２８】（２）図６において、定在波効果の極大値
は、レジスト膜厚が９８２ｎｍの時にある。レジスト膜
厚９８２ｎｍに着目し、かつ反射防止層の膜厚を３０ｎ
ｍとし、反射防止層の光学定数ｎarl ，ｋarl の変化に
対するレジスト膜の吸収光量の等高線のシミュレーショ
ン結果を図７に示す。
は、レジスト膜厚が９８２ｎｍの時にある。レジスト膜
厚９８２ｎｍに着目し、かつ反射防止層の膜厚を３０ｎ
ｍとし、反射防止層の光学定数ｎarl ，ｋarl の変化に
対するレジスト膜の吸収光量の等高線のシミュレーショ
ン結果を図７に示す。
【００２９】（３）レジスト膜厚１０００ｎｍ、１０１
８ｎｍ、１０３５ｎｍのそれぞれに対して、上記（２）
のシミュレーションを行った結果を、図８，９，１０に
示す。 （４）図８〜１０に示す吸収光量が最小限になる共通領
域のｎarl ，ｋarl を求めた結果、 ｎarl ＝４．８，ｋarl ＝０．４５（VALUE１） またはｎarl ＝２．０，ｋarl ＝０．８（VALUE２）と
なる。
８ｎｍ、１０３５ｎｍのそれぞれに対して、上記（２）
のシミュレーションを行った結果を、図８，９，１０に
示す。 （４）図８〜１０に示す吸収光量が最小限になる共通領
域のｎarl ，ｋarl を求めた結果、 ｎarl ＝４．８，ｋarl ＝０．４５（VALUE１） またはｎarl ＝２．０，ｋarl ＝０．８（VALUE２）と
なる。
【００３０】すなわち、反射防止層の膜厚を３０ｎｍと
した場合に、最適な反射防止層の光学定数は、ｎarl ＝
４．８，ｋarl ＝０．４５ またはｎarl ＝２．０，ｋarl ＝０．８となる。
した場合に、最適な反射防止層の光学定数は、ｎarl ＝
４．８，ｋarl ＝０．４５ またはｎarl ＝２．０，ｋarl ＝０．８となる。
【００３１】このような条件の反射防止膜をＡｌ−Ｓｉ
膜の上に成膜し、その上にレジスト膜を成膜した場合の
定在波効果を求めると、図１１および図１２に示す結果
が得られる。図１１，１２に示すように、定在波効果は
いずれも小さく、いずれの場合でも、約１％以下であ
る。反射防止膜がない場合に比較し、１／６０程度に定
在波効果を抑制することができる。
膜の上に成膜し、その上にレジスト膜を成膜した場合の
定在波効果を求めると、図１１および図１２に示す結果
が得られる。図１１，１２に示すように、定在波効果は
いずれも小さく、いずれの場合でも、約１％以下であ
る。反射防止膜がない場合に比較し、１／６０程度に定
在波効果を抑制することができる。
【００３２】（５）上記（２）〜（４）の手順は、反射
防止層の膜厚を３０ｎｍとした場合であるが、他の異な
る反射防止層（｛ＡＲＬ｝とも言う）の膜厚に対して
も、上記（２）〜（４）を繰り返し行うことで、反射防
止層の膜厚に応じた最適な反射防止層の光学定数が定ま
る。求めた結果を図１３（Ａ），（Ｂ）に示す。
防止層の膜厚を３０ｎｍとした場合であるが、他の異な
る反射防止層（｛ＡＲＬ｝とも言う）の膜厚に対して
も、上記（２）〜（４）を繰り返し行うことで、反射防
止層の膜厚に応じた最適な反射防止層の光学定数が定ま
る。求めた結果を図１３（Ａ），（Ｂ）に示す。
【００３３】（６）上記（５）で求めた反射防止層の満
たすべき条件を満足する膜種が存在するか否かを、分光
エリプソメータ（ＳＯＰＲＡ社製）を用いて調べたとこ
ろ、Ｓｉx Ｏy Ｎz 膜は、図３，４に示すように、その
成膜条件に応じてその光学定数（ｎ，ｋ）が変化するこ
とから、最適であることが見い出された。すなわち、図
３に示すＡで示す条件で成膜されたＳｉx Ｏy Ｎz は、
図１３（Ａ），（Ｂ）の条件を満足する。したがって、
ｎ＝２．０８およびｋ＝０．８５のＳｉx Ｎy膜（Ｓｉ
Ｈ4 ／Ｎ2 Ｏ＝０．８３）を２５ｎｍの厚さで、Ａｌ−
Ｓｉ製配線層上に反射防止層として成膜した場合に、図
１４の曲線Ａで示すように、定在波効果を±０．５％程
度に抑制することが可能になる。反射防止膜がない場合
の定在波効果（図１４の曲線Ｂ）に比較し、定在波効果
を約１／６０程度に削減することができる。
たすべき条件を満足する膜種が存在するか否かを、分光
エリプソメータ（ＳＯＰＲＡ社製）を用いて調べたとこ
ろ、Ｓｉx Ｏy Ｎz 膜は、図３，４に示すように、その
成膜条件に応じてその光学定数（ｎ，ｋ）が変化するこ
とから、最適であることが見い出された。すなわち、図
３に示すＡで示す条件で成膜されたＳｉx Ｏy Ｎz は、
図１３（Ａ），（Ｂ）の条件を満足する。したがって、
ｎ＝２．０８およびｋ＝０．８５のＳｉx Ｎy膜（Ｓｉ
Ｈ4 ／Ｎ2 Ｏ＝０．８３）を２５ｎｍの厚さで、Ａｌ−
Ｓｉ製配線層上に反射防止層として成膜した場合に、図
１４の曲線Ａで示すように、定在波効果を±０．５％程
度に抑制することが可能になる。反射防止膜がない場合
の定在波効果（図１４の曲線Ｂ）に比較し、定在波効果
を約１／６０程度に削減することができる。
【００３４】また、同様なシミュレーションにより、ｎ
＝２．１６およびｋ＝０．８７５のＳｉx Ｏy Ｎz 膜
（ＳｉＨ4 ／Ｎ2 Ｏ＝２．０）を２３ｎｍの厚さで、Ａ
ｌ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−ＣｕまたはＡｌ−Ｃｕ製
配線層上に反射防止膜として成膜した場合にも、最適な
反射防止効果が得られることが分かっている。
＝２．１６およびｋ＝０．８７５のＳｉx Ｏy Ｎz 膜
（ＳｉＨ4 ／Ｎ2 Ｏ＝２．０）を２３ｎｍの厚さで、Ａ
ｌ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−ＣｕまたはＡｌ−Ｃｕ製
配線層上に反射防止膜として成膜した場合にも、最適な
反射防止効果が得られることが分かっている。
【００３５】上述のようにして最適化された反射防止膜
２０を、図１（Ａ）に示すように、下地配線層１０の上
に成膜する。そして、その上に成膜されるレジスト膜２
２のフォトリソグラフィー加工を行えば、定在波効果を
抑制して、レジスト膜２２の微細パターンを形成するこ
とができ、その線幅変動も少ない。したがって、そのレ
ジスト膜２２を用いて、下地配線層１０をＲＩＥなどで
エッチング加工すれば、図１（Ｂ）に示すように、線幅
変動が少ない微細な配線パターン１０ａを得ることがで
きる。
２０を、図１（Ａ）に示すように、下地配線層１０の上
に成膜する。そして、その上に成膜されるレジスト膜２
２のフォトリソグラフィー加工を行えば、定在波効果を
抑制して、レジスト膜２２の微細パターンを形成するこ
とができ、その線幅変動も少ない。したがって、そのレ
ジスト膜２２を用いて、下地配線層１０をＲＩＥなどで
エッチング加工すれば、図１（Ｂ）に示すように、線幅
変動が少ない微細な配線パターン１０ａを得ることがで
きる。
【００３６】次に、レジスト膜２２を除去し、反射防止
膜２０は残したままで、反射防止膜２０が形成された配
線パターン１０ａの上に、バッファ層１２を形成する。
バッファ層１２は、たとえばＴＥＯＳを用いたプラズマ
化学気相成長（ＣＶＤ）法により形成された酸化シリコ
ン膜（プラズマＴＥＯＳ膜）で構成され、その膜厚は、
数百ｎｍ、たとえば約３００ｎｍである。バッファ層１
２は、この後に形成するＯ3 −ＴＥＯＳによる酸化シリ
コン膜（以下、Ｏ3 −ＴＥＯＳ／ＮＳＧ膜とも称する）
を、さらに、その後に形成するコンタクトホールの側壁
に残さないためと、吸湿性の高いＯ3 −ＴＥＯＳ／ＮＳ
Ｇ膜のＡｌ配線への影響（コロージョン等）を防ぐため
と、そしてまた、Ｏ3 −ＴＥＯＳ／ＮＳＧ成膜の下地依
存性を緩和するためである。
膜２０は残したままで、反射防止膜２０が形成された配
線パターン１０ａの上に、バッファ層１２を形成する。
バッファ層１２は、たとえばＴＥＯＳを用いたプラズマ
化学気相成長（ＣＶＤ）法により形成された酸化シリコ
ン膜（プラズマＴＥＯＳ膜）で構成され、その膜厚は、
数百ｎｍ、たとえば約３００ｎｍである。バッファ層１
２は、この後に形成するＯ3 −ＴＥＯＳによる酸化シリ
コン膜（以下、Ｏ3 −ＴＥＯＳ／ＮＳＧ膜とも称する）
を、さらに、その後に形成するコンタクトホールの側壁
に残さないためと、吸湿性の高いＯ3 −ＴＥＯＳ／ＮＳ
Ｇ膜のＡｌ配線への影響（コロージョン等）を防ぐため
と、そしてまた、Ｏ3 −ＴＥＯＳ／ＮＳＧ成膜の下地依
存性を緩和するためである。
【００３７】次に、図１（Ｂ）に示すように、バッファ
膜１２の上に、第１平坦化膜１３を成膜する。第１平坦
化膜１３は、たとえばＯ3 −ＴＥＯＳ／ＮＳＧ膜で構成
される。この第１平坦化膜１３の膜厚は、数百ｎｍ、た
とえば約５００ｎｍである。Ｏ3 −ＴＥＯＳ／ＮＳＧ膜
は、段差埋め込み特性に優れ、凹凸のあるバッファ膜１
２の上部に、一定膜厚で成膜することができる。第１平
坦化膜１３としては、段差埋め込み特性に優れ、一定膜
厚で成膜することができる膜であれば、特に限定され
ず、たとえばバイアスパッタ法により得られる酸化シリ
コン膜で構成することもできる。
膜１２の上に、第１平坦化膜１３を成膜する。第１平坦
化膜１３は、たとえばＯ3 −ＴＥＯＳ／ＮＳＧ膜で構成
される。この第１平坦化膜１３の膜厚は、数百ｎｍ、た
とえば約５００ｎｍである。Ｏ3 −ＴＥＯＳ／ＮＳＧ膜
は、段差埋め込み特性に優れ、凹凸のあるバッファ膜１
２の上部に、一定膜厚で成膜することができる。第１平
坦化膜１３としては、段差埋め込み特性に優れ、一定膜
厚で成膜することができる膜であれば、特に限定され
ず、たとえばバイアスパッタ法により得られる酸化シリ
コン膜で構成することもできる。
【００３８】この第１平坦化膜１３の全面に、第１レジ
スト膜を形成し、この第１レジスト膜の全面をエッチバ
ック加工することにより、第１平坦化膜１３の表面に形
成された段差部分に、段差埋め込み用レジストパターン
１４を部分的に残す。次に、段差埋め込み用レジストパ
ターン１４が形成された第１平坦化膜１３の上に、さら
に第２レジスト膜を成膜し、この第２レジスト膜を配線
パターン１０ａの反転パターンでホトリソグラフィ加工
する。第２レジスト膜を、配線パターン１０ａの反転パ
ターンでホトリソグラフィ加工すれば、配線パターン１
０ａにおける所定間隔以上の配線不存在パターン部分
に、レジストパターン１５が残り、所定間隔以下の配線
不存在パターン部分では、レジストパターンは消えてし
まう。
スト膜を形成し、この第１レジスト膜の全面をエッチバ
ック加工することにより、第１平坦化膜１３の表面に形
成された段差部分に、段差埋め込み用レジストパターン
１４を部分的に残す。次に、段差埋め込み用レジストパ
ターン１４が形成された第１平坦化膜１３の上に、さら
に第２レジスト膜を成膜し、この第２レジスト膜を配線
パターン１０ａの反転パターンでホトリソグラフィ加工
する。第２レジスト膜を、配線パターン１０ａの反転パ
ターンでホトリソグラフィ加工すれば、配線パターン１
０ａにおける所定間隔以上の配線不存在パターン部分
に、レジストパターン１５が残り、所定間隔以下の配線
不存在パターン部分では、レジストパターンは消えてし
まう。
【００３９】次に、図１（Ｃ）に示すように、レジスト
パターン１４，１５をマスクとして、ＲＩＥなどの異方
性エッチング処理を行い、第１平坦化膜１３を加工す
る。異方性エッチング量を第１平坦化膜１３の膜厚と同
程度にすることで、レジストパターン１５により形成さ
れるダミーパターンの絶縁層１６の高さは、配線１０ａ
のパターンの上に形成してあるバッファ膜１２の高さと
ほぼ同じになる。また、第１平坦化膜１３の異方性エッ
チングにより、バッファ膜１２上の段差部分には、第１
平坦化膜１３で構成される埋め込み部１３ａ，１３ｂが
残される。
パターン１４，１５をマスクとして、ＲＩＥなどの異方
性エッチング処理を行い、第１平坦化膜１３を加工す
る。異方性エッチング量を第１平坦化膜１３の膜厚と同
程度にすることで、レジストパターン１５により形成さ
れるダミーパターンの絶縁層１６の高さは、配線１０ａ
のパターンの上に形成してあるバッファ膜１２の高さと
ほぼ同じになる。また、第１平坦化膜１３の異方性エッ
チングにより、バッファ膜１２上の段差部分には、第１
平坦化膜１３で構成される埋め込み部１３ａ，１３ｂが
残される。
【００４０】本実施例では、このエッチングに際し、反
射防止膜２０が、エッチングストッパーとして機能し、
下層配線１０ａの上端を露出させないＲＩＥ条件に対し
て、より大きいマージンを確保することができる。次
に、図１（Ｃ）に示すように、プラズマＴＥＯＳ−ＣＶ
Ｄ膜などで構成される中間平坦化膜１７を成膜する。中
間平坦化膜１７は、たとえば数百ｎｍ程度の酸化シリコ
ン膜である。この中間平坦化膜１７の上に、第２平坦化
膜１８を成膜する。第２平坦化膜１８は、局所段差の埋
め込み特性に優れた膜であれば、特に限定されないが、
好ましくは、ＳＯＧ法により成膜されるＳＯＧ膜で構成
される。第２平坦化膜１８の膜厚は、数百ｎｍである。
射防止膜２０が、エッチングストッパーとして機能し、
下層配線１０ａの上端を露出させないＲＩＥ条件に対し
て、より大きいマージンを確保することができる。次
に、図１（Ｃ）に示すように、プラズマＴＥＯＳ−ＣＶ
Ｄ膜などで構成される中間平坦化膜１７を成膜する。中
間平坦化膜１７は、たとえば数百ｎｍ程度の酸化シリコ
ン膜である。この中間平坦化膜１７の上に、第２平坦化
膜１８を成膜する。第２平坦化膜１８は、局所段差の埋
め込み特性に優れた膜であれば、特に限定されないが、
好ましくは、ＳＯＧ法により成膜されるＳＯＧ膜で構成
される。第２平坦化膜１８の膜厚は、数百ｎｍである。
【００４１】第２平坦化膜３０を成膜することで、配線
１０ａによる局所段差を平坦化することができる。ま
た、配線１０ａによる比較的広域の段差は、第１平坦化
膜で構成されるダミーパターンの絶縁層１６により解消
されている。本発明では、この中間平坦化膜１７は、必
ずしも必要ではないが、第１平坦化膜１３が、Ｏ3 −Ｔ
ＥＯＳ／ＮＳＧ膜であり、第２平坦化膜１８がＳＯＧ膜
である場合には、これらを直接接触させないように、中
間平坦化膜１７が形成されていることが好ましい。
１０ａによる局所段差を平坦化することができる。ま
た、配線１０ａによる比較的広域の段差は、第１平坦化
膜で構成されるダミーパターンの絶縁層１６により解消
されている。本発明では、この中間平坦化膜１７は、必
ずしも必要ではないが、第１平坦化膜１３が、Ｏ3 −Ｔ
ＥＯＳ／ＮＳＧ膜であり、第２平坦化膜１８がＳＯＧ膜
である場合には、これらを直接接触させないように、中
間平坦化膜１７が形成されていることが好ましい。
【００４２】次に、第２平坦化膜１８の全面を、異方性
エッチング処理し、中間平坦化膜１７の表面を露出さ
せ、この中間平坦化膜１７を所定量エッチングすること
で、表面の平坦化を図る。次に、中間平坦化膜１７の表
面に、膜厚調整膜１９を成膜する。膜厚調整膜１９は、
配線１０ａの上に積層される平坦化された層間絶縁膜３
０の総膜厚を調整するためのもので、たとえばプラズマ
ＴＥＯＳ膜で構成される。この膜厚調整膜１９の膜厚
は、数百ｎｍである。
エッチング処理し、中間平坦化膜１７の表面を露出さ
せ、この中間平坦化膜１７を所定量エッチングすること
で、表面の平坦化を図る。次に、中間平坦化膜１７の表
面に、膜厚調整膜１９を成膜する。膜厚調整膜１９は、
配線１０ａの上に積層される平坦化された層間絶縁膜３
０の総膜厚を調整するためのもので、たとえばプラズマ
ＴＥＯＳ膜で構成される。この膜厚調整膜１９の膜厚
は、数百ｎｍである。
【００４３】本実施例に係る金属配線パターニング方法
および配線層間の層間絶縁膜の平坦化方法によれば、金
属配線の微細加工を可能にするために、金属配線材料の
上にＳｉX ＯY ＮZ あるいはＳｉX ＮY 膜をＣＶＤし
て、配線にパターニングのためのフォトリソグラフィー
工程において、反射防止膜として用いることによって、
サブハーフミクロン領域の高精度なパターニングを可能
する。しかも、ここで用いた反射防止膜を除去せずに、
残しておくことによって、これを配線層間平坦化におけ
るエッチバック時のストッパーとして用いることがで
き、下層配線の上端を露出させないＲＩＥ条件に対し
て、より大きいマージンを確保することができる。
および配線層間の層間絶縁膜の平坦化方法によれば、金
属配線の微細加工を可能にするために、金属配線材料の
上にＳｉX ＯY ＮZ あるいはＳｉX ＮY 膜をＣＶＤし
て、配線にパターニングのためのフォトリソグラフィー
工程において、反射防止膜として用いることによって、
サブハーフミクロン領域の高精度なパターニングを可能
する。しかも、ここで用いた反射防止膜を除去せずに、
残しておくことによって、これを配線層間平坦化におけ
るエッチバック時のストッパーとして用いることがで
き、下層配線の上端を露出させないＲＩＥ条件に対し
て、より大きいマージンを確保することができる。
【００４４】第２実施例 次に、本発明のその他の実施例について説明する。この
実施例では、前記第１実施例と共通する部材には、共通
する符号を付し、その説明は省略する。また、前記第１
実施例と共通するプロセスおよびその条件の説明は省略
する。
実施例では、前記第１実施例と共通する部材には、共通
する符号を付し、その説明は省略する。また、前記第１
実施例と共通するプロセスおよびその条件の説明は省略
する。
【００４５】本実施例では、図２（Ａ）に示すように、
下層配線層１０の上に、前記第１実施例と同様にして最
適化された反射防止膜２０を成膜し、レジスト膜のフォ
トリソグラフィー加工を行う。その際に、前記第１実施
例と異なり、本来配線のパターンとならない部分であっ
て、配線における所定間隔以上の配線不存在パターン部
分に、ダミーパターンの配線層１０ｂが残るように、ダ
ミーのレジストパターン２２ｂを配線用レジストパター
ン２２ａと共に形成する。
下層配線層１０の上に、前記第１実施例と同様にして最
適化された反射防止膜２０を成膜し、レジスト膜のフォ
トリソグラフィー加工を行う。その際に、前記第１実施
例と異なり、本来配線のパターンとならない部分であっ
て、配線における所定間隔以上の配線不存在パターン部
分に、ダミーパターンの配線層１０ｂが残るように、ダ
ミーのレジストパターン２２ｂを配線用レジストパター
ン２２ａと共に形成する。
【００４６】その後、このパターン２２ａ，２２ｂのレ
ジスト膜をマスクとして、配線層１０のエッチング加工
を行い、図２（Ｂ）に示すように、ダミーパターンの配
線層１０ｂを、本来の配線層パターン１０ａと共に形成
する。このダミーパターンの配線層１０ｂは、図１に示
すダミーパターンの絶縁層１６と同様に、比較的広域の
段差を平坦化する。
ジスト膜をマスクとして、配線層１０のエッチング加工
を行い、図２（Ｂ）に示すように、ダミーパターンの配
線層１０ｂを、本来の配線層パターン１０ａと共に形成
する。このダミーパターンの配線層１０ｂは、図１に示
すダミーパターンの絶縁層１６と同様に、比較的広域の
段差を平坦化する。
【００４７】その後は、図１（Ｂ）に示す第２レジスト
膜１５を用いない以外は、第１実施例と同様にして平坦
化処理を行う。本実施例の製造方法も、前記第１実施例
と同様な作用を有する。なお、本発明は、上述した実施
例に限定されるものではなく、本発明の範囲内で種々に
改変することができる。
膜１５を用いない以外は、第１実施例と同様にして平坦
化処理を行う。本実施例の製造方法も、前記第１実施例
と同様な作用を有する。なお、本発明は、上述した実施
例に限定されるものではなく、本発明の範囲内で種々に
改変することができる。
【００４８】
【発明の効果】以上説明してきたように、本発明によれ
ば、微細パターンの配線層の形成が可能であり、しかも
平坦化処理に際し、配線層の表面の露出を有効に防止す
ることができ、層間絶縁膜の膜厚を必要以上に厚くする
必要もなく、ボイドなどがなく平坦性に優れた層間絶縁
膜を形成することができる。したがって、本発明の方法
は、微細化された多層配線に特に適している。
ば、微細パターンの配線層の形成が可能であり、しかも
平坦化処理に際し、配線層の表面の露出を有効に防止す
ることができ、層間絶縁膜の膜厚を必要以上に厚くする
必要もなく、ボイドなどがなく平坦性に優れた層間絶縁
膜を形成することができる。したがって、本発明の方法
は、微細化された多層配線に特に適している。
【図１】図１（Ａ）〜（Ｃ）は本発明の一実施例に係る
半導体装置の製造過程を示す概略断面図である。
半導体装置の製造過程を示す概略断面図である。
【図２】図２（Ａ）〜（Ｃ）は本発明の他の実施例に係
る半導体装置の製造過程を示す概略断面図である。
る半導体装置の製造過程を示す概略断面図である。
【図３】図３は反射防止膜の製造条件と光学定数との関
係を示すグラフである。
係を示すグラフである。
【図４】図４は反射防止膜の製造条件と光学定数との関
係を示すグラフである。
係を示すグラフである。
【図５】図５は反射防止膜の製造条件と組成との関係を
示すグラフである。
示すグラフである。
【図６】図６は反射防止膜がない場合のＡｌ−Ｓｉ配線
上のレジスト膜の定在波効果を示すグラフである。
上のレジスト膜の定在波効果を示すグラフである。
【図７】図７はレジスト膜厚９８２ｎｍにおいて、反射
防止膜の光学定数を変化させた場合に、レジスト膜の吸
収光量の変化の軌跡を示すグラフである。
防止膜の光学定数を変化させた場合に、レジスト膜の吸
収光量の変化の軌跡を示すグラフである。
【図８】図８はレジスト膜厚１０００ｎｍにおいて、反
射防止膜の光学定数を変化させた場合に、レジスト膜の
吸収光量の変化の軌跡を示すグラフである。
射防止膜の光学定数を変化させた場合に、レジスト膜の
吸収光量の変化の軌跡を示すグラフである。
【図９】図９はレジスト膜厚１０１８ｎｍにおいて、反
射防止膜の光学定数を変化させた場合に、レジスト膜の
吸収光量の変化の軌跡を示すグラフである。
射防止膜の光学定数を変化させた場合に、レジスト膜の
吸収光量の変化の軌跡を示すグラフである。
【図１０】図１０はレジスト膜厚１０３５ｎｍにおい
て、反射防止膜の光学定数を変化させた場合に、レジス
ト膜の吸収光量の変化の軌跡を示すグラフである。
て、反射防止膜の光学定数を変化させた場合に、レジス
ト膜の吸収光量の変化の軌跡を示すグラフである。
【図１１】図１１は最適化された反射防止膜の定在波効
果を示すグラフである。
果を示すグラフである。
【図１２】図１２は最適化された反射防止膜の定在波効
果を示すグラフである。
果を示すグラフである。
【図１３】図１３（Ａ），（Ｂ）は反射防止膜の膜厚と
ｋおよびｎの関係を示すグラフ出ある。
ｋおよびｎの関係を示すグラフ出ある。
【図１４】図１４はＡｌ−Ｓｉ膜上に、ＳｉＯx Ｎy ：
Ｈ膜を成膜した場合とそうでない場合の定在波効果の差
異を示すグラフである。
Ｈ膜を成膜した場合とそうでない場合の定在波効果の差
異を示すグラフである。
【図１５】図１５（Ａ），（Ｂ）は従来例に係る平坦化
方法を示す概略断面図である。
方法を示す概略断面図である。
【図１６】図１６（Ｃ）〜（Ｅ）は図１５の続きの過程
を示す概略断面図である。
を示す概略断面図である。
１０… 配線層 １０ａ… 配線パターン １０ｂ… ダミーパターンの配線層 １２… バッファ膜 １３… 第１平坦化膜 １６… ダミーパターンの絶縁層 １４，１５… レジストパターン １７… 中間平坦化膜 １８… 第２平坦化膜 １９… 膜厚調整膜 ２０… 反射防止膜 ３０… 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 H01L 21/318 H01L 21/3205
Claims (6)
- 【請求項１】 配線層の上に、反射防止膜を成膜する工
程と、 反射防止膜の上に、レジスト膜を成膜する工程と、 前記レジスト膜を所定パターンにフォトリソグラフィー
加工する工程と、 前記所定パターンにフォトリソグラフィー加工されたレ
ジスト膜をマスクとして、前記配線層をエッチング加工
する工程と、 前記レジスト膜を除去し、前記反射防止膜を残したまま
で、前記配線層の上に、平坦化用絶縁膜を成膜し、表面
の平坦化処理を行う工程とを有し、 前記反射防止膜の膜厚および光学定数が、前記レジスト
膜のフォトリソグラフィー加工時の定在波効果を抑制す
るように設定してあり、 前記平坦化処理のエッチングにおいて、前記反射防止膜
をエッチングストッパーとして機能させ、 前記平坦化用絶縁膜が、前記配線層における所定間隔以
上の配線不存在パターン部分上に、ダミーパターンの絶
縁層が残るようにエッチング加工される 半導体装置の製
造方法。 - 【請求項２】 配線層の上に、反射防止膜を成膜する工
程と、 反射防止膜の上に、レジスト膜を成膜する工程と、 前記レジスト膜を所定パターンにフォトリソグラフィー
加工する工程と、 前記所定パターンにフォトリソグラフィー加工されたレ
ジスト膜をマスクとして、前記配線層をエッチング加工
する工程と、 前記レジスト膜を除去し、前記反射防止膜を残したまま
で、前記配線層の上に、平坦化用絶縁膜を成膜し、表面
の平坦化処理を行う工程とを有し、 前記反射防止膜の膜厚および光学定数が、前記レジスト
膜のフォトリソグラフィー加工時の定在波効果を抑制す
るように設定してあり、 前記平坦化処理のエッチングにおいて、前記反射防止膜
をエッチングストッパーとして機能させ、 前記配線層における所定間隔以上の配線不存在パターン
部分に、ダミーパターンの配線層が残るように、前記反
射防止膜を用いたフォトリソグラフィー加工が行われる
半導体装置の製造方法。 - 【請求項３】 前記配線層が、Ａｌ、Ａｌ−Ｓｉ、Ａｌ
−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕのうちのいずれかである請求
項１または２に記載の半導体装置の製造方法。 - 【請求項４】 前記反射防止膜が、Ｓｉx Ｏy Ｎz およ
びＳｉx Ｎy のうちのいずれかである請求項１〜３のい
ずれかに記載の半導体装置の製造方法。 - 【請求項５】 前記反射防止膜が形成された配線層の上
を、バッファ用絶縁膜を介して前記平坦化用絶縁膜で覆
う請求項１〜４のいずれかに記載の半導体装置の製造方
法。 - 【請求項６】 前記バッファ膜が、ＴＥＯＳを用いたプ
ラズマ化学気相成長法により形成された酸化シリコン膜
で構成され、前記平坦化用絶縁膜が、オゾンおよびＴＥ
ＯＳを用いた常圧ＣＶＤ法により形成された酸化シリコ
ン膜で構成され、前記平坦化用絶縁膜が、エッチング加
工されることにより平坦化が図られる請求項５に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17430994A JP3353473B2 (ja) | 1994-07-26 | 1994-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17430994A JP3353473B2 (ja) | 1994-07-26 | 1994-07-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0845901A JPH0845901A (ja) | 1996-02-16 |
| JP3353473B2 true JP3353473B2 (ja) | 2002-12-03 |
Family
ID=15976408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17430994A Expired - Fee Related JP3353473B2 (ja) | 1994-07-26 | 1994-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3353473B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127262A (en) * | 1996-06-28 | 2000-10-03 | Applied Materials, Inc. | Method and apparatus for depositing an etch stop layer |
| US6268907B1 (en) | 1998-05-13 | 2001-07-31 | International Business Machines Corporation | Elimination of standing waves in photoresist |
| JP2005191182A (ja) * | 2003-12-25 | 2005-07-14 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2006156729A (ja) * | 2004-11-30 | 2006-06-15 | Mitsubishi Electric Corp | コーティング膜の膜厚設計方法及び半導体光装置 |
-
1994
- 1994-07-26 JP JP17430994A patent/JP3353473B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0845901A (ja) | 1996-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6319821B1 (en) | Dual damascene approach for small geometry dimension | |
| US6136679A (en) | Gate micro-patterning process | |
| US6337172B1 (en) | Method for reducing photolithographic steps in a semiconductor interconnect process | |
| US7589015B2 (en) | Fabrication of semiconductor devices using anti-reflective coatings | |
| US6242344B1 (en) | Tri-layer resist method for dual damascene process | |
| US6458689B2 (en) | Use of PE-SiON or PE-Oxide for contact or via photo and for defect reduction with oxide and w chemical-mechanical polish | |
| US5677111A (en) | Process for production of micropattern utilizing antireflection film | |
| JP2000150644A (ja) | 半導体デバイスの製造方法 | |
| JPH08255752A (ja) | 反射防止被膜を有する半導体素子およびその製造方法 | |
| JP4532768B2 (ja) | デュアルダマシン配線の形成方法 | |
| JP2867964B2 (ja) | レジスト膜パターンの形成方法 | |
| US5643833A (en) | Method of making a contact hole in a semiconductor device | |
| JP4058327B2 (ja) | 半導体装置の製造方法 | |
| US6664177B1 (en) | Dielectric ARC scheme to improve photo window in dual damascene process | |
| US6051369A (en) | Lithography process using one or more anti-reflective coating films and fabrication process using the lithography process | |
| JP4481902B2 (ja) | 多層レジスト法によるパターン形成方法 | |
| JP3353473B2 (ja) | 半導体装置の製造方法 | |
| US6214721B1 (en) | Method and structure for suppressing light reflections during photolithography exposure steps in processing integrated circuit structures | |
| JP3248353B2 (ja) | 反射防止膜の設計方法 | |
| JP3339156B2 (ja) | 微細パターンの製造方法と半導体装置の製造方法 | |
| JP2993003B2 (ja) | パターン形成方法 | |
| JPH0855791A (ja) | レジストパターン形成方法および反射防止膜形成方法 | |
| KR100269330B1 (ko) | 반사 방지 캡 및 스페이서를 구비하는 반도체장치, 이의 제조방법 및 이를 이용한 포토레지스트 패턴의 제조방법 | |
| JP3608978B2 (ja) | 半導体装置の製造方法 | |
| JPH0737799A (ja) | 半導体装置の微細パターン形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080927 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080927 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090927 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |