JP3356748B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジス
タ、特に、逆スタガードチャネルエッチ型薄膜トランジ
スタアレイの製造方法に関し、Ｖｇｏｆｆ時の表示ムラ
を改善する製造方法に関する。
タ、特に、逆スタガードチャネルエッチ型薄膜トランジ
スタアレイの製造方法に関し、Ｖｇｏｆｆ時の表示ムラ
を改善する製造方法に関する。
【０００２】
【従来の技術】従来、この種のアモルファスシリコン
（以下、ａ−Ｓｉと略記する）を用いた逆スタガードチ
ャネルエッチ型薄膜トランジスタアレイの製造方法にお
いては、電荷の移動はフロントチャネルで制御してお
り、移動度向上の為、アモルファスシリコンの低パワー
成膜等が実施されている。
（以下、ａ−Ｓｉと略記する）を用いた逆スタガードチ
ャネルエッチ型薄膜トランジスタアレイの製造方法にお
いては、電荷の移動はフロントチャネルで制御してお
り、移動度向上の為、アモルファスシリコンの低パワー
成膜等が実施されている。
【０００３】
【発明が解決しようとする課題】しかしながら、移動度
向上の為にアモルファスシリコンを低パワーで成膜する
と、フロントチャネルが制御され過ぎて、ホール電流も
悪化するという現象が生じ、中間調表示でＶｇｏｆｆに
依存する表示ムラが発生するという欠点があった。
向上の為にアモルファスシリコンを低パワーで成膜する
と、フロントチャネルが制御され過ぎて、ホール電流も
悪化するという現象が生じ、中間調表示でＶｇｏｆｆに
依存する表示ムラが発生するという欠点があった。
【０００４】本発明の目的は、薄膜トランジスタにおけ
る電荷の移動度向上を、Ｖｇｏｆｆ特性の悪化を招くこ
となく実現させる薄膜トランジスタの製造方法を提供す
ることにある。
る電荷の移動度向上を、Ｖｇｏｆｆ特性の悪化を招くこ
となく実現させる薄膜トランジスタの製造方法を提供す
ることにある。
【０００５】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、基板上にゲート電極及びゲート配線を
形成し、前記ゲート電極及びゲート配線を含む前記基板
上に絶縁膜、半導体膜、オーミックコンタクト用半導体
膜を順次堆積する薄膜トランジスタの製造方法であっ
て、前記絶縁膜を堆積する工程と前記半導体膜を堆積す
る工程との間にあって、前記絶縁膜の堆積を開始した後
に、前記絶縁膜の表面をフッ素系のエッチングガスでエ
ッチング処理して前記絶縁膜の表面に凹凸を付けること
を特徴とし、前記エッチング処理を、前記絶縁膜の堆積
が終了した後に行う化、或いは、前記絶縁膜の堆積の中
途に挿入する、というものである。
タの製造方法は、基板上にゲート電極及びゲート配線を
形成し、前記ゲート電極及びゲート配線を含む前記基板
上に絶縁膜、半導体膜、オーミックコンタクト用半導体
膜を順次堆積する薄膜トランジスタの製造方法であっ
て、前記絶縁膜を堆積する工程と前記半導体膜を堆積す
る工程との間にあって、前記絶縁膜の堆積を開始した後
に、前記絶縁膜の表面をフッ素系のエッチングガスでエ
ッチング処理して前記絶縁膜の表面に凹凸を付けること
を特徴とし、前記エッチング処理を、前記絶縁膜の堆積
が終了した後に行う化、或いは、前記絶縁膜の堆積の中
途に挿入する、というものである。
【０００６】又、上記薄膜トランジスタの製造方法にお
いて、前記絶縁膜は、酸化シリコン膜又は窒化シリコン
膜（ＳｉＮｘ）であり、前記フッ素系のエッチングガス
は、ＳＦ6又はＮＦ3からなるエッチングガスであり、前
記エッチング処理は、前記フッ素系のエッチングガスが
ＮＦ3であるとき、ＲＦパワー１０００〜２０００Ｗ、
圧力４５〜５５Ｐａ、電極間距離２８〜３２ｍｍのエッ
チング条件にて行われる、というものである。
いて、前記絶縁膜は、酸化シリコン膜又は窒化シリコン
膜（ＳｉＮｘ）であり、前記フッ素系のエッチングガス
は、ＳＦ6又はＮＦ3からなるエッチングガスであり、前
記エッチング処理は、前記フッ素系のエッチングガスが
ＮＦ3であるとき、ＲＦパワー１０００〜２０００Ｗ、
圧力４５〜５５Ｐａ、電極間距離２８〜３２ｍｍのエッ
チング条件にて行われる、というものである。
【０００７】さらに、上記薄膜トランジスタの製造方法
において、前記凹凸を０．５〜１．０ｎｍの範囲に形成
し、前記絶縁膜を堆積する工程から前記半導体膜を堆積
する工程までは、少なくとも同一チャンバー内にて連続
して行われる、というものである。
において、前記凹凸を０．５〜１．０ｎｍの範囲に形成
し、前記絶縁膜を堆積する工程から前記半導体膜を堆積
する工程までは、少なくとも同一チャンバー内にて連続
して行われる、というものである。
【０００８】
【発明の実施の形態】本発明の薄膜トランジスタの製造
方法は、逆スタガードチャネルエッチ型ＴＦＴをつくる
過程で、ゲ−ト配線形成後のゲート絶縁膜、ａ−Ｓｉ
膜、ｎ+型ａ−Ｓｉ膜の３層膜成膜時に、ゲート絶縁膜
の膜表面をフッ素系のガスでプラズマエッチングして膜
表面に凹凸をつけ、その後にａ−Ｓｉ膜、ｎ+型ａ−Ｓ
ｉ膜を連続成膜することを特徴としている。
方法は、逆スタガードチャネルエッチ型ＴＦＴをつくる
過程で、ゲ−ト配線形成後のゲート絶縁膜、ａ−Ｓｉ
膜、ｎ+型ａ−Ｓｉ膜の３層膜成膜時に、ゲート絶縁膜
の膜表面をフッ素系のガスでプラズマエッチングして膜
表面に凹凸をつけ、その後にａ−Ｓｉ膜、ｎ+型ａ−Ｓ
ｉ膜を連続成膜することを特徴としている。
【０００９】次に、本発明の実施形態として、逆スタガ
ードチャネルエッチ型ＴＦＴをつくる場合について、図
１を参照して説明する。
ードチャネルエッチ型ＴＦＴをつくる場合について、図
１を参照して説明する。
【００１０】まず、ガラス基板１をアルカリ洗浄液によ
り洗浄した後、Ｃｒ、Ａｌ、Ｍｏ等の金属膜をアルゴン
スパッタ法により成膜し、フォトリソグラフィー技術に
よりにより金属膜をパターニングしてゲート配線２を形
成する。
り洗浄した後、Ｃｒ、Ａｌ、Ｍｏ等の金属膜をアルゴン
スパッタ法により成膜し、フォトリソグラフィー技術に
よりにより金属膜をパターニングしてゲート配線２を形
成する。
【００１１】次に、酸化シリコン膜３（又はＳｉＮｘ
膜）をアルゴンスパッタ法又は熱分解法で形成し、その
後、ＳｉＮｘ膜４、ａ−Ｓｉ膜５、ｎ+型ａ−Ｓｉ膜６
（以下、３層成膜と略記する。）をプラズマＣＶＤ法で
連続で成膜する。
膜）をアルゴンスパッタ法又は熱分解法で形成し、その
後、ＳｉＮｘ膜４、ａ−Ｓｉ膜５、ｎ+型ａ−Ｓｉ膜６
（以下、３層成膜と略記する。）をプラズマＣＶＤ法で
連続で成膜する。
【００１２】次に、３層成膜を実施した後、フォトリソ
グラフィー技術によりＦ系ガスでｎ +型ａ−Ｓｉ膜６、
ａ−Ｓｉ膜５をエッチング後、フォトレジストの剥離を
行い、薄膜トランジスタ部を形成する。
グラフィー技術によりＦ系ガスでｎ +型ａ−Ｓｉ膜６、
ａ−Ｓｉ膜５をエッチング後、フォトレジストの剥離を
行い、薄膜トランジスタ部を形成する。
【００１３】次に、金属膜を成膜し、フォトリソグラフ
ィー技術によりソース・ドレイン配線７を形成する。
ィー技術によりソース・ドレイン配線７を形成する。
【００１４】次に、ソース・ドレイン配線７をマスクと
して、ａ−Ｓｉ膜５上のｎ+型ａ−Ｓｉ膜６をＦ系ガス
でエッチングすることで、チャネル８を形成し、保護絶
縁膜としてＳｉＮｘ膜９を成膜し、ＳｉＮｘ膜９にコン
タクトホール１０を開口する。
して、ａ−Ｓｉ膜５上のｎ+型ａ−Ｓｉ膜６をＦ系ガス
でエッチングすることで、チャネル８を形成し、保護絶
縁膜としてＳｉＮｘ膜９を成膜し、ＳｉＮｘ膜９にコン
タクトホール１０を開口する。
【００１５】最後に、透明電極となるＩＴＯ膜を成膜
し、フォトリソグラフィー技術により画素電極１１を形
成し、コンタクトホール１０を介して画素電極１１とソ
ース・ドレイン配線７との接続を行う。以上の工程によ
り薄膜トランジスタを作成した。
し、フォトリソグラフィー技術により画素電極１１を形
成し、コンタクトホール１０を介して画素電極１１とソ
ース・ドレイン配線７との接続を行う。以上の工程によ
り薄膜トランジスタを作成した。
【００１６】上記の薄膜トランジスタを作る過程におい
て、３層成膜でＳｉＮｘ膜形成後、Ｆ系ガス（ＳＦ6、
ＮＦ3等）でＳｉＮｘ膜表面をプラズマエッチングした
後、半導体層であるａ−Ｓｉ膜５の成膜を同一チャンバ
ーで行い、且つ、ｎ+型ａ−Ｓｉ膜６（オーミックコン
タクト層）を成膜した。
て、３層成膜でＳｉＮｘ膜形成後、Ｆ系ガス（ＳＦ6、
ＮＦ3等）でＳｉＮｘ膜表面をプラズマエッチングした
後、半導体層であるａ−Ｓｉ膜５の成膜を同一チャンバ
ーで行い、且つ、ｎ+型ａ−Ｓｉ膜６（オーミックコン
タクト層）を成膜した。
【００１７】この際、ｎ+型ａ−Ｓｉ膜６（オーミック
コンタクト層）は他チャンバーに移動して成膜すること
も可能である。
コンタクト層）は他チャンバーに移動して成膜すること
も可能である。
【００１８】本発明の特徴は、以下のようにまとめるこ
とができる。 連続成膜なので半導体膜を成膜する際、下地の影響を
受けない。 同一チャンバーでエッチングと成膜両方を実施可能で
ある。
とができる。 連続成膜なので半導体膜を成膜する際、下地の影響を
受けない。 同一チャンバーでエッチングと成膜両方を実施可能で
ある。
【００１９】３層成膜過程での成膜方法をさらに詳細に
説明する。尚、本成膜は枚葉型ＣＶＤ装置を用いて実施
した。
説明する。尚、本成膜は枚葉型ＣＶＤ装置を用いて実施
した。
【００２０】まず、ガラス基板１をカセットからロード
ロックチャンバーに移載し、真空引きする。チャンバー
が真空状態になった後、ガラス基板１はヒートチャンバ
ーに移動し、そこで保持加熱後、プロセスチャンバーに
移動する。
ロックチャンバーに移載し、真空引きする。チャンバー
が真空状態になった後、ガラス基板１はヒートチャンバ
ーに移動し、そこで保持加熱後、プロセスチャンバーに
移動する。
【００２１】ガラス基板１がプロセスチャンバー内に入
ったら、ＳｉＨ4、ＮＨ3、Ｎ2ガスを導入し、圧力安定
を確認した後、ＲＦを印加し、ＳｉＮｘ膜を成膜する。
ったら、ＳｉＨ4、ＮＨ3、Ｎ2ガスを導入し、圧力安定
を確認した後、ＲＦを印加し、ＳｉＮｘ膜を成膜する。
【００２２】ＳｉＮｘ膜の成膜が完了したら、ＲＦを停
止し、ガス排気を行う。ガスの排気が完了したら、ＮＦ
3ガスを導入し、圧力安定を確認した後、ＲＦを印加
し、フ゜ラズマエッチングを行う。
止し、ガス排気を行う。ガスの排気が完了したら、ＮＦ
3ガスを導入し、圧力安定を確認した後、ＲＦを印加
し、フ゜ラズマエッチングを行う。
【００２３】プラズマエッチングが完了したら、ＲＦを
停止し、ガスの排気を実施する。ガスの排気が完了した
ら、ＳｉＨ4、Ｈ2ガスを導入し、圧力安定を確認した
後、ＲＦを印加し、ａ−Ｓｉ膜の成膜を行う。
停止し、ガスの排気を実施する。ガスの排気が完了した
ら、ＳｉＨ4、Ｈ2ガスを導入し、圧力安定を確認した
後、ＲＦを印加し、ａ−Ｓｉ膜の成膜を行う。
【００２４】ａ−Ｓｉ膜の成膜が完了したら、ＰＨ3ガ
スを導入し、ＳｉＨ4／Ｈ2流量と圧力を調整し、ＲＦ印
加状態のままでｎ+型ａ−Ｓｉ膜を連続成膜する。
スを導入し、ＳｉＨ4／Ｈ2流量と圧力を調整し、ＲＦ印
加状態のままでｎ+型ａ−Ｓｉ膜を連続成膜する。
【００２５】ｎ+型ａ−Ｓｉ膜成膜完了したら、ＲＦを
停止し、ガスの排気を実施する。
停止し、ガスの排気を実施する。
【００２６】３層成膜が完了したらガラス基板１をロー
ドロックチャンバーに移載しカセットに戻す。
ドロックチャンバーに移載しカセットに戻す。
【００２７】尚、上記のプラズマエッチングの条件は、
下記の通りである。 ・ＮＦ3：５００〜１５００ＳＣＣＭ ・ＲＦ：１０００〜２０００Ｗ ・電極間距離：２８〜３２ｍｍ ・圧力：４５〜５５Ｐａ 上記のエッチング条件の下で、エッチング時間を選定す
ることで、或いは、上記エッチング条件のガス種を変更
することでＳｉＮｘ膜表面の凹凸形状は変更可能であ
る。
下記の通りである。 ・ＮＦ3：５００〜１５００ＳＣＣＭ ・ＲＦ：１０００〜２０００Ｗ ・電極間距離：２８〜３２ｍｍ ・圧力：４５〜５５Ｐａ 上記のエッチング条件の下で、エッチング時間を選定す
ることで、或いは、上記エッチング条件のガス種を変更
することでＳｉＮｘ膜表面の凹凸形状は変更可能であ
る。
【００２８】以上の方法でゲート絶縁膜を形成すること
により、ＳｉＮｘ膜とａ−Ｓｉ膜との界面に凹凸を形成
することでホール電流を抑えることが出来、図２のよう
に、光照射時、暗時共にＮＦ3処理を施さない従来品よ
りもＶｇｏｆｆを深くした際のリーク電流を低くでき、
表示ムラを抑えることができる。
により、ＳｉＮｘ膜とａ−Ｓｉ膜との界面に凹凸を形成
することでホール電流を抑えることが出来、図２のよう
に、光照射時、暗時共にＮＦ3処理を施さない従来品よ
りもＶｇｏｆｆを深くした際のリーク電流を低くでき、
表示ムラを抑えることができる。
【００２９】尚、凹凸は、平均値をＲａとすると、Ｒａ
＝０．５〜０．７ｎｍ、標準偏差をＲｍｓとすると、Ｒ
ｍｓ＝０．５〜１．０ｎｍの範囲の値に制御することが
できる。
＝０．５〜０．７ｎｍ、標準偏差をＲｍｓとすると、Ｒ
ｍｓ＝０．５〜１．０ｎｍの範囲の値に制御することが
できる。
【００３０】尚、本発明は、３層成膜時のＳｉＮｘ膜表
面のプラズマ処理を記しているが、酸化シリコン膜及び
ＳｉＮｘ膜の成膜途中でも同様の効果が得られる。
面のプラズマ処理を記しているが、酸化シリコン膜及び
ＳｉＮｘ膜の成膜途中でも同様の効果が得られる。
【００３１】又、ガス種に関しては、上記においては、
ＮＦ3を用いて説明したが、ＳＦ6等のフッ素系ガスであ
れば他のガスを用いても、本発明と同様の効果が得られ
ることは言うまでもない。
ＮＦ3を用いて説明したが、ＳＦ6等のフッ素系ガスであ
れば他のガスを用いても、本発明と同様の効果が得られ
ることは言うまでもない。
【００３２】
【発明の効果】上述のように、本発明の薄膜トランジス
タの製造方法によれば、ゲート配線形成後のＳｉＮｘ
膜、ａ−Ｓｉ膜、ｎ+型ａ−Ｓｉ膜の３層膜成膜時に、
ＳｉＮｘ膜の膜表面をフッ素系のガスでプラズマエッチ
ングし、その後にａ−Ｓｉ膜、ｎ +型ａ−Ｓｉ膜を連続
成膜することにより、ＳｉＮｘ膜とａ−Ｓｉ膜との界面
に凹凸を形成してホール電流を抑えることができ、フッ
素系ガスによる表面処理を施さない従来品よりもＶｇｏ
ｆｆを深くした際のリーク電流を低くでき、表示ムラを
抑えることができる、という効果が得られる。
タの製造方法によれば、ゲート配線形成後のＳｉＮｘ
膜、ａ−Ｓｉ膜、ｎ+型ａ−Ｓｉ膜の３層膜成膜時に、
ＳｉＮｘ膜の膜表面をフッ素系のガスでプラズマエッチ
ングし、その後にａ−Ｓｉ膜、ｎ +型ａ−Ｓｉ膜を連続
成膜することにより、ＳｉＮｘ膜とａ−Ｓｉ膜との界面
に凹凸を形成してホール電流を抑えることができ、フッ
素系ガスによる表面処理を施さない従来品よりもＶｇｏ
ｆｆを深くした際のリーク電流を低くでき、表示ムラを
抑えることができる、という効果が得られる。
【図１】本発明の実施形態の薄膜トランジスタの製造方
法により得られる薄膜トランジスタの断面図である。
法により得られる薄膜トランジスタの断面図である。
【図２】本発明の実施形態の薄膜トランジスタの製造方
法により得られる薄膜トランジスタが示すドレイン電流
の対Ｖｇｏｆｆ特性を示すグラフである。
法により得られる薄膜トランジスタが示すドレイン電流
の対Ｖｇｏｆｆ特性を示すグラフである。
１ ガラス基板 ２ ゲート配線 ３ 酸化シリコン膜 ４、９ ＳｉＮｘ膜 ５ ａ−Ｓｉ膜 ６ ｎ+型ａ−Ｓｉ膜 ７ ソース・ドレイン配線 ８ チャネル １０ コンタクトホール １１ 画素電極
Claims (8)
- 【請求項１】 基板上にゲート電極及びゲート配線を形
成し、前記ゲート電極及びゲート配線を含む前記基板上
に絶縁膜、半導体膜、オーミックコンタクト用半導体膜
を順次堆積する薄膜トランジスタの製造方法であって、
前記絶縁膜を堆積する工程と前記半導体膜を堆積する工
程との間にあって、前記絶縁膜の堆積を開始した後に、
前記絶縁膜の表面をフッ素系のエッチングガスでエッチ
ング処理して前記絶縁膜の表面に凹凸を付けることを特
徴とする薄膜トランジスタの製造方法。 - 【請求項２】 前記エッチング処理を、前記絶縁膜の堆
積が終了した後に行う請求項１記載の薄膜トランジスタ
の製造方法。 - 【請求項３】 前記エッチング処理を、前記絶縁膜の堆
積の中途に挿入する請求項１記載の薄膜トランジスタの
製造方法。 - 【請求項４】 前記絶縁膜は、酸化シリコン膜又は窒化
シリコン膜（ＳｉＮｘ）である請求項１、２又は３記載
の薄膜トランジスタの製造方法。 - 【請求項５】 前記フッ素系のエッチングガスは、ＳＦ
6又はＮＦ3からなるエッチングガスである請求項１、
２、３又は４記載の薄膜トランジスタの製造方法。 - 【請求項６】 前記エッチング処理は、前記フッ素系の
エッチングガスがＮＦ3であるとき、ＲＦパワー１００
０〜２０００Ｗ、圧力４５〜５５Ｐａ、電極間距離２８
〜３２ｍｍのエッチング条件にて行われる請求項５記載
の薄膜トランジスタの製造方法。 - 【請求項７】 前記凹凸を０．５〜１．０ｎｍの範囲に
形成する請求項１、２、３、４、５又は６記載の薄膜ト
ランジスタの製造方法。 - 【請求項８】 前記絶縁膜を堆積する工程から前記半導
体膜を堆積する工程までは、少なくとも同一チャンバー
内にて連続して行われる請求項１、２、３、４、５、６
又は７記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000013427A JP3356748B2 (ja) | 2000-01-21 | 2000-01-21 | 薄膜トランジスタの製造方法 |
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|---|---|
| JP2001203359A JP2001203359A (ja) | 2001-07-27 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8569760B2 (en) | 2009-11-30 | 2013-10-29 | Samsung Display Co., Ltd. | Thin film transistor having oxide semiconductor layer as ohmic contact layer and method of fabricating the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI521712B (zh) * | 2007-12-03 | 2016-02-11 | 半導體能源研究所股份有限公司 | 薄膜電晶體，包括該薄膜電晶體的顯示裝置，和其製造方法 |
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