JP3360735B2

JP3360735B2 - 電荷結合素子およびその駆動方法

Info

Publication number: JP3360735B2
Application number: JP05339292A
Authority: JP
Inventors: 則夫村上
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-03-12
Filing date: 1992-03-12
Publication date: 2002-12-24
Anticipated expiration: 2017-12-24
Also published as: JPH05259197A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電荷結合素子および
その駆動方法に関する。

【０００２】

【従来の技術】従来、電荷結合素子（ＣｈａｒｇｅＣ
ｏｕｐｌｅｄＤｅｖｉｃｅ：ＣＣＤ）は、固体撮像素
子、アナログ信号処理素子（ＣＣＤフィルタ、ディレイ
ラインなど）およびディジタルメモリなどに使用されて
いる。図３および図４は従来の埋込みチャネル型の典型
的な電荷結合素子における、主として電荷転送部を示す
要部平面図および要部断面図である。

【０００３】図３は２相駆動方式で、２層ゲート電極構
造の電荷転送素子の電荷転送部における断面図で、図４
のＩＩ−ＩＩ切断線における断面を示す。これらの図に
おいて、１０はＰ型半導体基板、１２は埋込型チャネル
層のＮ^- 型不純物層、１４は２相駆動におけるポテンシ
ャルバリアを設けるためのＮ^--型不純物層、１６は第１
ゲート電極の絶縁膜であるシリコン酸化膜、１８は第１
ゲート電極であるポリシリコン膜、２０は第２ゲート電
極の絶縁膜であるシリコン酸化膜、２２は第２ゲート電
極であるポリシリコン膜、そして３０は電荷の転送を行
わせるための２相のパルス電圧入力端子、φ₁ 、φ₂ は
それぞれ駆動パルスとしてのパルス電圧を示す。

【０００４】なお、ゲート電極のことを転送電極とも称
する。また、Ｐ型半導体基板１０は、Ｐウエルであって
もよい。そして、これら、Ｐ型基板またはＰ型ウエル１
０、Ｎ^-型不純物層１２およびＮ^--型不純物層はシリコ
ンを用いて形成されている。

【０００５】電圧パルスφ₁、φ₂を印加すると、Ｐ型
基板あるいはＰウエル上に設けたＮ^-型不純物層によっ
て形成されるシリコン基板中に、チャネルポテンシャル
が形成される。

【０００６】次に、その動作について以下に述べる。電
荷結合素子の入力部に入力された信号電荷は、図３中の
φ₁、φ₂の２相のパルス電圧によりシリコン基板表面
に形成されるチャネルポテンシャルに従い順次一方向に
転送される。信号電荷の入力方法については、撮像素子
においては光電変換により発生した信号を入力する方法
が、また、信号処理においては電気的に注入する方法が
一般的に行われている。

【０００７】ところで、ＣＣＤ構造は、埋込チャネル型
にすることにより、シリコン（Ｓｉ）と酸化シリコン
（ＳｉＯ₂）の界面の電荷トラップの影響を受けにくく
なることから、素子の電荷転送効率が向上するので、こ
の構造が一般的に採用されている。

【０００８】さらに、図３中のＮ^-型不純物層１２中に
設けられたＮ^--型不純物層１４は、２相駆動での電荷転
送方向をきめるポテンシャルバリアを作るものである。

【０００９】なお、通常Ｎ^-型不純物層１２はシリコン
にリンまたはヒ素のイオン注入により、また、Ｎ^--型不
純物層１４は第１ゲート電極１８の形成材料であるポリ
シリコンをマスクとしてボロンイオンの注入によりセル
フアラインで形成する。

【００１０】従って、以上のように形成された図３のＣ
ＣＤ素子における電荷の転送方向は図の紙面中において
左から右側となる。

【００１１】図４は、図３の電荷転送部の平面図であ
り、この図はアナログ信号処理用素子で一般に使用され
る折り返しチャネルを有する電荷転送部について図示し
てある。

【００１２】図４において、電荷を転送する順方向（矢
印ａで示す方向）電荷転送領域をＡ、ａと正反対の方向
（矢印ｃで示す）に電荷を転送する逆方向電荷転送領域
をＢで示す。また、両転送領域ＡおよびＢは、図中ｂで
示すような回転方向で折り返すことを示している。な
お、折り返し部の詳細はこの図では省略してある。

【００１３】既に説明したように、電荷の転送は、それ
ぞれポリシリコン膜で形成された第１ゲート電極１８と
第２ゲート電極２２にパルス電圧φ₁およびφ₂が順次
に印加されて行われる。そして、この構造の場合の転送
方向ａおよび転送方向ｃは、電荷転送領域ＡおよびＢを
互いに電気的に分離するフィールド領域Ｄ上で、第１お
よび第２ゲート電極、１８および２２を交差させて、チ
ャネルポテンシャルのできる方向を変えることで達成す
るのが一般的である。このように、両ゲート電極１８お
よび２２をフィールド領域Ｄ上で交差させる代表として
交差の一部分に斜線を施して示してある。理由は、順お
よび逆方向電荷転送領域間のゲートへの配線をゲート材
と同じポリシリコン膜で構成することでフィールド領域
Ｄの幅、すなわち両電荷転送領域１８および２２間の分
離幅を狭くできるためである。

【００１４】ところで、近年、電子機器の高速化が進む
に従い、半導体素子の高速化が求められており、電荷結
合素子においても、より高速駆動が望まれている。

【００１５】電荷結合素子においては、高速化の阻害要
因として電荷転送領域での寄生抵抗、および寄生容量が
挙げられる。これらは素子を駆動する駆動パルスのパル
ス波形をなまらせてしまうため、電荷の転送が駆動パル
スのタイミングよりも遅れてしまう。このため、これら
寄生抵抗、および寄生容量が大であると電荷転送効率を
高めることができない。

【００１６】電荷転送領域での寄生抵抗は、転送電極
（ゲート電極）を構成するポリシリコン膜に起因する。
この寄生抵抗は、通常、シート抵抗で３０〜５０Ω／□
程度である。

【００１７】一方、寄生容量は、主として第１ゲート電
極１８と第２ゲート電極２２の重なり部分に起因する
（図３、図４中に代表してＸで示す部分およびフィール
ド領域でＤ上での交差部）。この寄生容量は、ゲート絶
縁膜１６および２０を薄膜化することで、また、素子の
転送段数が多い場合に大きくなる。

【００１８】最近、ゲート電極の寄生抵抗値の低減化の
方策として、ゲート電極の形成材料にポリシリコンと高
融点金属（タングステン、チタン等）との積層膜である
ポリサイド膜を使用する手法が提案されている。この手
法は、電荷結合素子以外では実用化が進んで来ており、
このポリサイド化によりゲート電極の寄生抵抗はポリシ
リコンゲート電極の場合の約１／１０に低減できる。

【００１９】

【発明が解決しようとする課題】しかしながら、電荷結
合素子におけるゲート電極のポリサイド化は、まだ実現
されていない。それは以下の理由による。

【００２０】図３に示すような多層ゲート電極構造の場
合、第１ゲート電極１８と第２ゲート電極２２とをポリ
サイド化し、両者間にゲート絶縁膜２０を介在させる必
要がある。しかし、ポリサイド膜上には信頼性の高いゲ
ート絶縁膜（熱酸化膜）２０を形成することは困難であ
り、このため、形成されたゲート絶縁膜は、絶縁耐性や
リーク電流の面で著しく劣ることから、第１ゲート電極
と第２ゲート電極の重なり構造部分での絶縁特性は信頼
性に乏しいこととなる。特に、図３および図４に示すよ
うな多層のゲート電極が複雑な重なりを持つ電荷結合素
子においてはポリサイド膜をゲート電極に用いることは
できない状況であった。

【００２１】また、別の方法として第１ゲート電極１８
をポリシリコン膜で、第２ゲート電極２２をポリサイド
膜で構成すれば、上述したような絶縁耐性およびリーク
電流の問題の解決を図れる。しかし、第１ゲート電極１
８および第２ゲート電極２２の使用材料が異なるため、
これらゲート電極に高速パルス電圧φ₁またはφ₂が印
加された場合、各ゲート電極間でその抵抗差により応答
時間に差が生じ、電荷の転送がスムーズに行えないため
実用的でなかった。

【００２２】この発明は、上述した従来の埋め込みチャ
ネル型電荷結合素子が有する問題点の解決を図るために
なされたものである。

【００２３】従って、この発明の第１の目的は、少なく
とも寄生容量を従来よりも低減させて高速動作を可能と
した構造の電荷結合素子を提供することにある。

【００２４】また、この発明の第２の目的は、この発明
の電荷結合素子の構造と相俟って従来よりも高速動作を
可能とした電荷結合素子の駆動方法を提供することにあ
る。

【００２５】

【課題を解決するための手段】この目的の達成を図るた
め、この発明の電荷結合素子によれば、フィールド領域
と、このフィールド領域を挟んで設けられた順方向電荷
転送領域および逆方向電荷転送領域と、これら両電荷転
送領域上にゲート絶縁膜を介して複数対設けられた、第
１および第２ゲート電極とを含む電荷結合素子におい
て、（ａ）これら両転送領域中の表面側に、電荷転送方
向に沿って交互に離間してそれぞれ設けられた、これら
転送領域と同一導電型のポテンシャルバリア領域および
反対導電型の仮想ゲート電極領域と、（ｂ）前述のポテ
ンシャルバリア領域は、前述の第２ゲート電極の下側で
あって前述の第１ゲート電極側の領域に位置しており、
（ｃ）前述の仮想ゲート電極は、隣り合う一方の対の第
１ゲート電極と他方の対の第２ゲート電極との間にそれ
ぞれ位置しており、（ｄ）前述の第１ゲート電極をポリ
シリコン膜で形成してあり、（ｅ）前述の第２ゲート電
極をポリサイド膜で形成してあり、および（ｆ）前述の
第１および第２ゲート電極は、前述の順方向電荷転送領
域および逆方向電荷転送領域に亙って、前述のフィール
ド領域上で互いに交差せずに、それぞれ設けてあること
を特徴とする。

【００２６】また、電荷転送領域上にゲート酸化膜を介
して、一方向に複数対設けられた、第１および第２ゲー
ト電極とを含む電荷結合素子の構造としてもよい。

【００２７】さらに、これらの発明の実施に当たり、好
ましくは第１ゲート電極は直線形状とし、第２ゲート電
極の形状は、フィールド領域上に屈曲部を有する屈曲形
状とするのがよい。

【００２８】また、これらの発明の好適実施例によれ
ば、第２ゲート電極は、逆方向電荷転送領域上では、順
方向電荷転送領域上で対を形成している第１ゲート電極
と隣り合う別の第１ゲート電極と対を形成し、第１ゲー
ト電極には、直流電圧端子を結合してあり、第２ゲート
電極には、駆動パルス用端子を結合してある。

【００２９】また、これらの発明の実施に当たり、第１
ゲート電極と第２ゲート電極は、順方向および逆方向電
荷転送領域上で、部分的に重なり合うように構成するの
が好適である。

【００３０】また、これらの発明の駆動方法によれば、
上述した構造の電荷結合素子を駆動するにあたり、
（ａ）第１ゲート電極に、駆動パルスの振幅の上下レベ
ルのほぼ中間の直流電圧を印加し、および（ｂ）第２ゲ
ート電極に駆動パルスを印加することを特徴とする。

【００３１】

【作用】上述したこの発明の電荷結合素子によれば、第
１ゲート電極をポリシリコン膜で形成し、第２ゲート電
極をポリサイド膜で形成してあるので、その間に絶縁耐
性の優れ、かつ、実質的にリーク電流のない熱酸化膜を
形成できる。

【００３２】また、第２ゲート電極をポリサイド膜で形
成しているので、第２ゲート電極の寄生抵抗も従来より
小さくできる。

【００３３】また、電荷転送領域内に、これとは反対導
電型の仮想ゲート電極領域を設けてあるので、第１およ
び第２ゲート電極の重なり部分の面積を減少できる。こ
のため、両ゲート電極間での寄生容量を低減できる。

【００３４】また、順、逆の往復の構造をとる場合は、
第１および第２ゲート電極は、フィールド領域上では互
いに交差していないため、両ゲート電極間の寄生容量を
低減できると共に、これら第１および第２ゲート電極を
単純な形状のパターンとなし得るので、製造歩留まりの
向上が図れる。

【００３５】また、上述したこの発明の電荷結合素子の
駆動方法によれば、第１ゲート電極には常に一定の直流
電圧を印加するので、この第１ゲート電極の抵抗が大で
あっても、電荷結合素子の動作速度には何ら影響を与え
ない。

【００３６】また、第２ゲート電極をポリシリコンより
も抵抗が１桁小さいポリサイドで形成してあるので、こ
の電極に駆動パルスを印加しても寄生抵抗による遅延が
著しく小さくなる。このため、電荷結合素子の高速動作
を達成できる。

【００３７】また、駆動時に第１ゲート電極に印加する
直流電圧を第２ゲート電極に印加する駆動パルスの大き
さの、ほぼ中間のレベルに設定することができるので、
両電極間の電位差を従来よりも小さくでき、絶縁膜への
電界を弱めることができる。

【００３８】従って、両電極間の絶縁膜を従来よりも薄
くできることとなり、その結果、電荷結合素子の単位面
積当たりのＭＯＳ容量の増大、従って、電荷結合素子の
単位面積当たりの取り扱い電荷量の増大を図ることがで
きる。

【００３９】

【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１の（Ａ）は、図３と同様、主として電荷
転送部を示す要部の断面図で、断面は、図２のＩーＩ線
に沿って示してある。図２は、図４と同様、主として電
荷転送部の要部平面図である。また、図１の（Ｂ）は図
１の（Ａ）の要部転送領域におけるチャネルポテンシャ
ル状態を説明するための図である。なお、これらの図は
この発明が理解できる程度に概略的に示してあるにすぎ
ない。

【００４０】以下、説明する実施例においては、図３お
よび図４に示した構成成分と同様な構成成分については
同一符号を付し、特に言及する場合を除き、その詳細な
説明を省略するが、この発明の主要構成成分であって、
図３および図４に示した構成成分とは形状その他が異な
るものについては、別の符号を付して説明する。

【００４１】この発明の電荷結合素子は、埋込みチャネ
ル型であって、その電荷転送部は少なくとも１対の往復
チャネルを備える構造の素子である。従って、従来構造
と同様に、一方の導電型半導体基板１０上に反対導電型
のチャネルが形成される不純物層１２を備えている。

【００４２】この実施例では、基板１０を、例えば、Ｐ
型のシリコン（Ｓｉ）基板とし、不純物層１２を、例え
ば、Ｎ^-型の不純物層（通常、リン、またはヒ素をイオ
ン注入して形成する。）とするが、これらに何ら限定さ
れるものではないことを当業者には明らかである。そし
て、この基板１０と不純物層１２とからなる基板本体５
０の設計に応じた任意適当な個所にフィールド領域Ｄを
設けてある。このフィールド領域Ｄは、少なくとも２つ
のチャネルを互いに電気的に分離するように設けてある
（図２）。

【００４３】そのため、このフィールド領域Ｄの一方に
順方向電荷転送領域Ａを設け、また、この領域Ｄの他方
には逆方向電荷転送領域Ｂを領域Ａと平行に設けてある
（図２）。そして、これら領域ＡおよびＢ中に、駆動時
にチャネルが形成される。従来と同様、これら、領域Ａ
およびＢ上には、第１および第２ゲート電極、１８およ
び２２が互いに対となって、複数対電荷転送方向（図中
矢印ａおよびｃで示す。）に沿って設けられている。そ
して、これらゲート電極１８および２２は、従来と同
様、ゲート絶縁膜例えば、熱酸化膜１６および２０を介
して、それぞれ設けられている（図１の（Ａ））。

【００４４】この発明の電荷結合素子においては、これ
ら両電荷転送領域ＡおよびＢ中の表面側に、電荷転送方
向ａおよびｃに沿って、交互に離間してポテンシャルバ
リア領域５２および仮想ゲート電極領域５４とを設けて
ある（図１の（Ａ）および（図２））。

【００４５】この実施例では、ポテンシャルバリア領域
５２を電荷転送領域１２と同一導電型のＮ型とし、かつ
Ｎ^--型不純物層として形成してある（図中、点線で示し
てある）。そして、このＮ^--型不純物層５２を第２ゲー
ト電極２２の下側であって、第１ゲート電極１８側に位
置させ、かつ、Ｎ^-型不純物層１２の表面から、その接
合深さの一部分にわたる深さまで設けてある。また、こ
のＮ^--型不純物層５２の、電荷転送方向に沿う方向の幅
は、第２ゲート電極２２のゲート長よりも短い設計に応
じた任意の幅とする。

【００４６】また、このＮ^--型不純物層５２は電荷の転
送方向を決めるポテンシャルバリアを形成する作用を有
する。そして、このＮ^--型不純物層は、例えば、Ｎ^-型
不純物層１２にボロン（Ｂ）等の適当なイオンを注入し
て形成する。

【００４７】さらに、この実施例では、仮想ゲート電極
領域５４を、ポテンシャルバリア領域５２とは反対導電
型のＰ⁺ 型不純物層として形成してある（図１の（Ａ）
および（Ｂ））。図中、このＰ⁺ 型不純物層５４を斜線
を施して示してある。このＰ⁺ 型不純物層５４を、第１
および第２ゲート電極１８および２２をマスクとして用
い、Ｎ^- 型不純物層１２に、例えばボロン（Ｂ）をイオ
ン注入してセルフアラインで形成する。従って、このＰ
⁺ 型不純物層５４は、隣り合う２つの対の一方の対の第
１ゲート電極１８と他方の対の第２ゲート電極２２との
間に、それぞれ位置する。このＰ⁺ 型不純物領域の深さ
は、Ｎ^- 型不純物領域１２の表面から、その接合深さの
一部分にわたる深さとする。また、Ｐ⁺ 型不純物層５４
の電荷転送方向に沿った方向の幅は、隣接する第１およ
び第２ゲート電極１８および２２の間隔を設計に応じた
適切な間隔とすることにより、実質的に決まる。

【００４８】この発明では、第１ゲート電極１８をＮ^-
型不純物層１２上に、ゲート絶縁膜１６を介して、ポリ
シリコン膜で形成するが、第２ゲート電極２２は、ポリ
サイド膜をもって形成する。この実施例では、このポリ
サイド膜は、下層２４をポリシリコン膜とし、上層２６
を高融点金属膜のシリサイド膜として形成し、この上層
２６を例えばタングステン（Ｗ）、チタン（Ｔｉ）、モ
リブデン（Ｍｏ）およびその他の高融点金属のシリサイ
ド膜から選ばれた１種以上をもって構成するのが好適で
ある。

【００４９】この第２ゲート電極２２は、Ｎ^-型不純物
層１２およびポテンシャルバリア領域（Ｎ^--不純物層）
５２上にゲート絶縁膜２０を介して、主として形成され
ていて、その一部分が第１ゲート電極１８上にゲート絶
縁膜２０を介して重なり合うようにして形成してある。

【００５０】さらに、この実施例では、第１および第２
ゲート電極１８および２２を、順方向電荷転送領域Ａお
よび逆方向電荷転送領域Ｂにわたって設けるが、その場
合、両領域ＡおよびＢをフィールド領域Ｄ上では、互い
に交差させないで設ける（図２）。そして、この実施例
では、好ましくは、第１ゲート電極１８を直線形状、例
えば長方形状とし、また、好ましくは第２ゲート電極２
２をフィールド領域Ｄ上で、クランク状に直角に屈曲し
た屈曲形状とする（図２）。そして、後者の第２ゲート
電極２２は、逆方向電荷転送領域Ｂ上では、順方向電荷
転送領域Ａ上で、対を形成している第１ゲート電極１８
と隣り合う別の第１ゲート電極１８と対を形成するよう
に設けてある。

【００５１】次に、この第１ゲート電極１８に直流電圧
Ｖ_DC用端子３０を結合し、および第２ゲート電極２２に
は駆動パルス用端子３２を設けてある。

【００５２】次に、この発明の電荷結合素子の動作につ
いて説明する。先ずチャネル内でのポテンシャルの変化
につき図１の（Ｂ）を参照して説明する。第１ゲート電
極１８に直流電圧Ｖ_DCを印加すると、電荷転送領域Ａお
よびＢの第１ゲート電極下にポテンシャルＶ₁が形成さ
れる。

【００５３】仮想ゲート電極領域５４の下のチャネルの
ポテンシャルは、ポテンシャルＶ₁よりも０．５〜２Ｖ
程度低いポテンシャルＶ₂とする。このような直流電圧
Ｖ_DCの以下の状態で、第２ゲート電極２２に、高（Ｈｉ
ｇｈ：以下“Ｈ”で示す）および低（Ｌｏｗ：以下
“Ｌ”で示す）レベルの２値の電圧状態をもつ駆動パル
スφを印加する。

【００５４】駆動パルスφの電圧が“Ｌ”の状態である
と、第２ゲート電極２２の下側であるポテンシャルバリ
ア領域５２の下側ではポテンシャルＶ_4Lとなり、また、
ポテンシャルバリア領域５２と仮想ゲート電極５４との
中間のＮ^-型不純物層１２の部分ではポテンシャルはＶ
_3Lとなる。

【００５５】駆動パルスφの電圧が“Ｈ”の状態である
と、第２ゲート電極２２の下側であるポテンシャルバリ
ア領域５２の下側ではポテンシャルＶ_4Hとなり、また、
ポテンシャルバリア領域５２と仮想ゲート電極５４との
中間のＮ^-型不純物層１２の部分では、ポテンシャルは
Ｖ_3Hとなる。

【００５６】また、直流電圧Ｖ_DCの値は、駆動パルスφ
の電圧レベル“Ｈ”、“Ｌ”のほぼ中間のレベルに設定
するのが望ましいが、場合によっては、それ以外でもよ
い。

【００５７】駆動パルスφの電圧が“Ｌ”の状態のとき
に生ずるポテンシャルＶ_4Lは、バリアポテンシャルと称
され、好ましくはポテンシャルＶ_4LをＮ^--型不純物層
（ポテンシャルバリア領域）５２によりＶ_3Lよりも０．
５〜２Ｖ程度低く設定するようにする。このように設定
するためには、あらかじめポテンシャルバリア領域５２
の形成時にイオンの打ち込み濃度を調整すればよい。駆
動パルスφを継続して印加することにより、これらのポ
テンシャル状態をＶ_4LおよびＶ_3Lの状態からＶ_4Hおよび
Ｖ_3Hの状態へとサイクリックに繰り返し変化させること
によって電荷ｅ^-矢印のように転送を行わせることがで
きる（図１の（Ｂ））。

【００５８】このように、順次に転送される電子ｅ
^-は、図２の平面図に示すように、その実施例では順方
向電荷転送領域Ａ側を矢印ａで示す方向に転送され、図
４で既に説明したと同様に折り返しチャネル部ｂを経て
逆方向電荷転送領域Ｂに送られて矢印ｃで示す方向に順
次転送される。

【００５９】この場合、チャネルのポテンシャル状態
は、図１の（Ｂ）に示した状態と同じにした場合、まず
領域Ａのチャネルにおいては方向ａに対して順次に並ん
でいる第１ゲート電極１８、第２ゲート電極２２下のバ
リアポテンシャル部（Ｎ^--型不純物層）５２、第２ゲー
ト電極２２、仮想ゲート電極領域５４等々の下側のＮ^-
不純物層１２中をａの方向に電荷を転送する。

【００６０】一方、領域Ｂのチャネルにおいては、ｃ方
向に向かって順次に並んでいる第１ゲート電極１８、第
２ゲート電極２２下のバリアポテンシャル部（Ｎ^--型不
純物層）５２、第２ゲート電極２２、仮想ゲート電極領
域５４等々の下側のＮ^-型不純物層１２中をｃ方向に電
荷を転送する。

【００６１】この発明は、上述した実施例にのみ限定さ
れるものはでなく、多くの変形または変更を行い得るこ
とは明らかである。例えば、基板本体の構成や、仮想ゲ
ート電極領域等の形状、大きさ、および配置関係を設計
に応じて変えてもよい。また、第１および第２ゲート電
極の形状や大きさを設計に応じて変えてもよい。この場
合、第１および第２ゲート電極はフィールド領域上で
は、非交差型の組み合わせとする必要がある。また、チ
ャネルに形成するＶ₁，Ｖ₂，Ｖ_3L，Ｖ_4L，Ｖ_3H，Ｖ_4H
間のレベルの大きさは、Ｎ^-型、Ｎ^--型およびＰ⁺型の
各不純物層における不純物濃度分布によって、設計に応
じた関係に設定できる。また各領域の導電型を反対導電
型としてもよい。

【００６２】また、上述した実施例では、順および逆方
向電荷転送領域を備えた電荷結合素子に関して説明した
が、一方向のみの電荷転送領域を備えた電荷結合素子に
も、この発明は適用できることは言うまでもない。

【００６３】さらには、順および逆方向電荷転送領域は
一対に限らず、複数対でもこの発明は適用できる。

【００６４】

【発明の効果】上述した説明から明らかなように、この
発明の電荷転送素子によれば、次のような作用効果を達
成できる。

【００６５】Ｎ^-型不純物層中にＰ⁺拡散層による仮
想ゲートを設けたことにより、従来構造と異なり、ＭＯ
Ｓゲート同志の重なり部の面積が減少することから、そ
こで発生する寄生容量が低減でき、高速駆動が可能とな
る。

【００６６】第１層ゲート電極がポリシリコン膜で構
成されていることから、ポリシリコン上には絶縁耐性が
高く、かつリーク電流の少ない熱酸化膜が形成できるた
め、第１ゲート電極と第２ゲート電極の重なり部におい
て絶縁性の優れた素子ができる。

【００６７】フィールド領域上でのゲート電極間同志
の交差部がなくなり、かつパターンも単純な並行パター
ンとなることから、フィールド部上での寄生容量が低下
し、素子の高速化、単純パターン化による歩留まりの向
上が期待できる。

【００６８】第２ゲート電極がポリサイド膜により形
成されていることから、その抵抗はポリシリコン膜より
ほぼ１桁小さい３〜５Ω／□程度となるためパルス電圧
を印加しても寄生抵抗による遅延が生じにくく、高速動
作ができる。

【００６９】また、第１ゲート電極には一定の直流電
圧が印加されることから、その抵抗が３０〜５０Ω／□
と高くても素子の動作速度には影響を与えず高速動作に
対応できる。

【００７０】第１ゲート電極の直流電圧Ｖ_DCを第２ゲ
ート電極に与えるパルス電圧φの“Ｈ”、“Ｌ”レベル
のほぼ中間点位に選ぶことにより、第１ゲート電極と第
２ゲート電極間に印加される最大電圧を緩和できること
から、ゲート絶縁膜の信頼性を向上できる。

【００７１】ゲート絶縁膜が薄くできることは、素子
の単位面積当たりのＭＯＳ容量を増やせることになるた
め、素子の単位面積当たりの取り扱い電荷量が増加し、
Ｓ／Ｎ比を上げることができる。また素子の微細化が図
れるため、集積度の向上が可能となる。

【図面の簡単な説明】

【図１】（Ａ）および（Ｂ）は、この発明の電荷結合素
子の電荷転送部の要部を示す図であって、図２のＩ−Ｉ
線上にとって示した断面図および電荷転送の説明図であ
る。

【図２】この発明の電荷結合素子の電荷転送部の要部の
平面図である。

【図３】従来の電荷結合素子の電荷転送部の要部を示す
図であって、図４のＩＩ−ＩＩ線上にとって示した断面
図である。

【図４】従来の電荷結合素子の電荷転送部の要部の平面
図である。

【符号の説明】

１０：Ｐ型半導体基板１２：Ｎ^-型不純物層１４：ポテンシャルバリア（Ｎ^--型不純物層）１６：ゲート絶縁膜１８：第１ゲート電極（ポリシリコン膜）２０：ゲート絶縁膜２２：第２ゲート電極（ポリサイド膜）２４：ポリシリコン膜２６：高融点金属膜３０：直流電圧（Ｖ_DC）入力端子３２：パルス電圧入力端子５２：ポテンシャルバリア（Ｎ^--型不純物層）５４：仮想ゲート電極（Ｐ⁺型不純物層）Ａ：順方向転送領域Ｂ：逆方向転送領域Ｄ：フィールド領域ａ，ｂ，ｃ：信号電荷の移動方向 φ：パルス電圧Ｖ_DC：直流電圧ｅ^-：電子

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/339 H01L 27/148 H01L 29/762 H04N 5/335

Claims

(57)【特許請求の範囲】

【請求項１】フィールド領域と、このフィールド領域
を挟んで設けられた順方向電荷転送領域および逆方向電
荷転送領域と、これら両電荷転送領域上にゲート酸化膜
を介して複数対設けられた、第１および第２ゲート電極
とを含む電荷結合素子において、（ａ）これら両電荷転送領域中の表面側に、電荷転送方
向に沿って交互に離間してそれぞれ設けられた、これら
電荷転送領域と同一導電型のポテンシャルバリア領域お
よび反対導電型の仮想ゲート電極領域と、（ｂ）前記ポテンシャルバリア領域は、前記第２ゲート
電極の下側であって前記第１ゲート電極側に位置してお
り、（ｃ）前記仮想ゲート電極は、隣り合う一方の対の第１
ゲート電極と他方の対の第２ゲート電極との間にそれぞ
れ位置しており、（ｄ）前記第１ゲート電極をポリシリコン膜で形成して
あり、（ｅ）前記第２ゲート電極をポリサイド膜で形成してあ
り、および（ｆ）前記第１および第２ゲート電極は、前記順方向電
荷転送領域および逆方向電荷転送領域に亙って、前記フ
ィールド領域上で互いに交差せずに、それぞれ設けてあ
ることを特徴とする電荷結合素子。
【請求項２】請求項１に記載の電荷結合素子におい
て、第１ゲート電極は、直線形状とすることを特徴とす
る電荷結合素子。
【請求項３】請求項１に記載の電荷結合素子におい
て、第２ゲート電極の形状は、前記フィールド領域上に
屈曲部を有する屈曲形状とすることを特徴とする電荷結
合素子。
【請求項４】請求項１に記載の電荷結合素子におい
て、第２ゲート電極は、前記逆方向電荷転送領域上で
は、前記順方向電荷転送領域上で対を形成している第１
ゲート電極と隣り合う別の第１ゲート電極と対を形成し
ていることを特徴とする電荷結合素子。
【請求項５】請求項１に記載の電荷結合素子におい
て、第１ゲート電荷には、直流電圧端子を結合してあ
り、第２ゲート電極には、駆動パルス用端子を結合して
あることを特徴とする電荷結合素子。
【請求項６】請求項１に記載の電荷結合素子におい
て、第１ゲート電極と第２ゲート電極は、前記順方向お
よび逆方向電荷転送領域上で、部分的に重なり合ってい
ることを特徴とする電荷結合素子。
【請求項７】請求項１に記載の電荷結合素子を駆動す
るにあたり、（ａ）第１ゲート電極に、駆動パルスの振幅の上下レベ
ルの中間の値の直流電圧を印加し、および（ｂ）第２ゲート電極に駆動パルスを印加することを特
徴とする電荷結合素子の駆動方法。