JP3380308B2 - 光半導体リレー装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、光半導体リレー装
置、特に、光結合素子を用いたスイッチングトランジス
タの駆動装置及びその駆動方法に関するものである。

【０００２】

【従来の技術】従来の光半導体リレー装置として、受光
素子が発光素子から発光する光を受光し、この受光した
光を電力に変換してスイッチイングトランジスタを駆動
する方式のものがある（例えば、特願昭６３−１６２２
２７。以下、文献Ｉと称する。）。

【０００３】図１０は、従来の文献Ｉに開示されている
光半導体リレー装置の回路構成を示す。

【０００４】この装置は、大別すると発光素子６０部
と、受光素子６２部と、放電回路７２部及びスイッチイ
ングトランジスタ（ＭＯＳＦＥＴとも称する）６４部と
から構成されている。

【０００５】次に、図１０を参照して従来の光半導体リ
レー装置の駆動方法につき簡単に説明する。

【０００６】発光素子６０側から入力電流Ｉ_f を流した
とき発光素子６０によって発生する光を受光素子６２が
受光する。受光素子６２は、複数個の受光ダイオードは
直列に接続されて受光すると受光素子６２のアノード側
（Ｒ）及びカソード側（Ｓ）間に電力が発生する。この
とき発生した電力によってＭＯＳＦＥＴ６４を駆動して
光半導体リレー装置はオン（ＯＮ）状態になる。

【０００７】また、オフ（ＯＦＦ）状態にするときは、
発光素子６０の入力電流Ｉ_f を停止する。このとき、発
光素子６０からの発光はなくなり、受光素子６２の電力
も発生しない。しかし、ＭＯＳＦＥＴ６４中に蓄積され
ている電荷があるため、ＭＯＳＦＥＴ６４がすぐにはオ
フ状態にならない。そのため、光半導体リレー装置にＭ
ＯＳＦＥＴ６４中に蓄積されている電荷を強制的に放電
させるための放電回路７２を具えている。

【０００８】この放電回路７２は、抵抗体６６とフォト
タイオード６８とＮＰＮ型トランジスタ７０とから主と
して構成されている。そして、抵抗体６６の一方の端子
は第１配線６７に接続され、抵抗体６６の他方の端子は
トランジスタ７０のゲート電極側及びフォトダイオード
６８のカソード側に接続されている。また、フォトダイ
オード６８のアノード側は第２配線６９に接続されてい
る。また、ＮＰＮ型トランジスタ７０のコレクタ側は、
第１配線６７と接続され、エミッタ側は第２配線６９と
接続されている。

【０００９】このような放電回路７２を用いてＭＯＳＦ
ＥＴ６４中に蓄積されている電荷を強制的に放電させる
ことができる。

【００１０】次に、放電回路７２を用いて光半導体リレ
ー装置をオフする場合につき説明する。

【００１１】ＭＯＳＦＥＴ６４には、電荷が蓄積されて
いるため、ＭＯＳＦＥＴ６４はすぐにはオフ状態ろなら
ない。従って、ＭＯＳＦＥＴ６４の蓄積電荷によって生
じた電流は、抵抗体６６を流れてトランジスタ７０のゲ
ート側からエミッタ側に流れる。このようにして第１配
線６７のＴ点と第２配線６９のＵ点との間が短絡される
ため、ＭＯＳＦＥＴ６４中に蓄積されている電荷を強制
的に放電させることができる。このとき、ＭＯＳＦＥＴ
６４はオフ状態になる。

【００１２】

【発明が解決しようとする課題】しかしながら、上述し
た従来の光半導体リレー装置の駆動動作特性を測定する
と入力電流（Ｉ_f ）の増加に伴って動作時間Ｔ_ON及び立
ち上がり時間Ｔ_r の応答速度が急に速くなる（図１１参
照）。これに対して復帰時間Ｔ_OFF 及び立ち下り時間Ｔ
_f は、入力電流Ｉ_f が増加しても応答速度の変化は、少
ない（図１１参照）。

【００１３】このように従来の動作時間Ｔ_ON及び立ち上
り時間Ｔ_r が入力電流Ｉ_f の増加によって急速に変化す
ると、ＭＯＳＦＥＴ６４側の出力側にノイズ（特に、ス
パイクノイズ）が発生するという問題があった。

【００１４】この発明は、上述した問題点に鑑み行われ
たものであり、すなわち、この発明の目的は、ＭＯＳＦ
ＥＴの出力側に発生するスパイクノイズを除去して安定
な動作を可能にした光半導体リレー装置及びその駆動方
法を提供することにある。

【００１５】

【課題を解決するための手段】この発明は、発光素子
と、発光素子から受光された光を電流に変換する受光素
子と、一端が受光素子の一端に接続され且つ他端が受光
素子の他端に接続された放電回路と、第１主電極が放電
回路の一端に接続され第２主電極が電源ラインに接続さ
れ且つ制御電極が放電回路の他端に接続されたスイッチ
ングトランジスタとを備える光半導体リレー装置に関す
る。そして、受光素子の一端と放電回路の一端との間ま
たは受光素子の他端と放電回路の他端との間に設けられ
た定電流回路をさらに備える。

【００１６】この発明において、定電流回路は、一端が
受光素子の一端に接続された第１抵抗素子と、第１主電
極が第１抵抗素子の他端に接続され、第２主電極が放電
回路の一端に接続され且つ制御電極が放電回路の他端に
接続された第１トランジスタと、第１主電極が受光素子
の一端に接続され、第２主電極が第１トランジスタの制
御電極に接続され且つ制御電極が第１抵抗素子の他端に
接続された第２トランジスタとを備えることが望まし
い。

【００１７】この発明において、定電流回路は、一端が
放電回路の他端に接続された第２抵抗素子と、第１主電
極が第２抵抗素子の他端に接続され、第２主電極が受光
素子の他端に接続された第３トランジスタと、第１主電
極が放電回路の他端に接続され、第２主電極が第１トラ
ンジスタの制御電極に接続され且つ制御電極が第２抵抗
素子の他端に接続された第４トランジスタと、一端が第
３トランジスタの第２主電極に接続され、他端が第３ト
ランジスタの制御電極に接続された電流制御用受光素子
と、放電制御用受光素子の放電制御用の光を照射する電
流制御用発光素子とを備えることが望ましい。

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【作用】発光素子が発光すると、受光素子の一端から流
出した電流が、定電流回路および放電回路を経て受光素
子の他端に流入する。このとき、放電回路の一端の電位
がスイッチングトランジスタの第１主電極に印加され且
つ放電回路の他端の電位がスイッチングトランジスタの
制御電極に印加されるので、放電回路内で生じる電圧降
下がそのままスイッチングトランジスタの制御電極−第
１主電極間電圧となる。これにより、スイッチングトラ
ンジスタがオンする。ここで、定電流回路が設けられて
ない場合、受光素子および放電回路を含む電流経路を流
れる電流は、受光光量に依存する。また、この電流経路
を流れる電流の値が大きいほど、発光素子の入力電流変
化に対するスイッチングトランジスタの応答速度が速く
なる。そして、スイッチングトランジスタの応答速度が
速いほど、かかる入力電流が変化したときにスイッチン
グトランジスタの出力側でスパイクノイズが発生し易く
なる。これに対して、この発明では、この電流経路内
（すなわち、受光素子の一端と放電回路の一端との間ま
たは放電回路の他端と受光素子の他端との間）に定電流
回路が設けられている。このため、発光素子の入力電流
が変化しても、電流経路を流れる電流は変化しにくい。
このため、スイッチングトランジスタの応答速度が遅く
なるので、スパイクノイズが発生しにくい。

【００２４】一方、発光素子が消光すると、受光素子、
定電流回路および放電回路を含む電流経路には電流が流
れなくなる。このとき、スイッチングトランジスタの制
御電極には、電荷が蓄積されている。この蓄積電荷は、
放電回路を経て、スイッチングトランジスタの第１主電
極側に放電される。これにより、制御電極−第１主電極
間電圧が下降するので、スイッチングトランジスタがオ
フする。ここで、この発明の定電流回路は、受光素子の
一端と放電回路の一端との間または放電回路の他端と受
光素子の他端との間に設けられる。すなわち、スイッチ
ングトランジスタの制御電極から第１主電極側に流出す
る電流は、定電流回路を通過しない。このため、かかる
流出電流の電流値は、この発明の定電流回路によって抑
制されることがない。したがって、この発明によれば、
スイッチングトランジスタの制御電極に蓄積された電荷
を高速で放電することができるので、スイッチングトラ
ンジスタのオフ動作を高速化できる。

【００２５】

【実施例】以下、各図面を参照してこの発明の実施例に
つき説明する。尚、各図面は、この発明が理解できる程
度に各構成成分及び配置関係を概略的に示してあるにす
ぎない。

【００２６】図１及び図２は、この発明の光半導体リレ
ー装置の第１実施例の構成を説明するための回路構成図
である。

【００２７】この発明の第１実施例の回路構成は、大別
すると発光素子１０部、受光素子１２、定電流回路１
４、放電回路１６及びスイッチングトランジスタ１８か
らなっている。発光素子１０には、外部電源により任意
の入力電流Ｉ_f が流れるように構成してある。この入力
電流Ｉ_f によって先ず発光素子１０は発光する。

【００２８】この発光素子１０の光を受光する受光素子
１２を具えている。尚、受光素子１２は、複数個のダイ
オードを直列に接続してある。また、受光素子１２のア
ノード側は、スイッチングトランジスタ（以下、ＭＯＳ
ＦＥＴと称する。）１８の制御電極側（以下、ゲート電
極と称する。）と接続してある。一方、受光素子１２の
カソード側とＭＯＳＦＥＴ１８の第２主電極（以下、ソ
ース電極と称する。）側間に定電流回路１４が接続して
ある。そして、受光素子１２のアノード端子とＭＯＳＦ
ＥＴ１８のゲート電極側及び受光素子のカソード端子と
ＭＯＳＦＥＴ１８のソース電極側間に放電回路１６を接
続してある。尚、ここでは、発光素子１０、定電流回路
１４、放電回路１６及びスイッチングトランジスタ１８
を総称して光半導体リレー装置と称する。

【００２９】次に、図２を参照してこの発明の第１実施
例に用いる定電流回路の構成につき説明する。

【００３０】この定電流回路１４は、第１抵抗体２０、
第１導電型の第１トランジスタ２２及び第２導電型の第
２トランジスタから構成されている。そして、第１抵抗
体２０の一方の端子側及び第１トランジスタの第２主電
極（以下、エミッタ電極と称する。）は、第１接続点
（以下、Ｂ点と称する。）２１に接続してある。尚、こ
こでは第１抵抗体２０の抵抗値を例えば５００ＫΩと
し、第１トランジスタ２２としてＮＰＮ型トランジスタ
を用いる。

【００３１】また、第１抵抗体２０の他方の端子は、第
１トランジスタ２２の制御電極（以下、ベース電極と称
する。）側及び第２トランジスタ２４の第２主電極（以
下、ソース電極と称する。）側に接続してある。尚、こ
こでは第２トランジスタ２４を電界効果型のトランジス
タ（ＭＯＳＦＥＴ）とする。

【００３２】また、第２トランジスタ２４の第１主電極
（以下、ドレイン電極と称する。）側に第２接続点（以
下、Ｄ点と称する。）２３を接続してある。また、第１
トランジスタ２２の第１主電極（以下、コレクタ電極と
称する。）及び第２トランジスタ２４の制御電極（以
下、ゲート電極と称する。）側は、第３接続点（以下、
Ｉ点と称する。）２５と接続してある。

【００３３】次に、この第１実施例に用いる放電回路１
６につき簡単に説明する。

【００３４】放電回路１６の構成は、ＰＮＰ型トランジ
スタ２６、ダイオード２８、ＮＰＮ型トランジスタ３
０、抵抗体３２及びフォトダイオード３４からなってい
る。そして、ＰＮＰ型トランジスタ２６のエミッタ電極
側をＭＯＳＦＥＴ１８のゲート電極に接続し、一方、Ｐ
ＮＰ型トランジスタ３０のコレクタ側をＮＰＮ型トラン
ジスタ３０のベース電極側及びフォトダイオード３４の
カソード側に接続してある。また、ダイオード２８のカ
ソード側をＰＮＰ型トランジスタ２６のエミッタ電極側
に接続し、アノード側を受光素子１２のアノード側及び
ＰＮＰ型トランジスタ２６のベース側に接続してある。
更に、ＮＰＮ型トランジスタ３０のコレクタ電極側をＰ
ＮＰ型トランジスタ２６のベース電極側に接続し、一
方、エミッタ電極側を抵抗体３２の一方に端子に接続し
てある。また、抵抗体３２の他方の端子をＤ点２３に接
続してある。また、フォトダイオード３４のアノード側
をＤ点２３とＦ点間に接続してある。なお、このとき、
抵抗体３２の抵抗を例えば５１０ＫΩとする。

【００３５】次に、光半導体リレー装置の駆動方法の説
明に先立ち、図１及び図２を参照して先ず、定電流回路
１４の動作につき説明する。

【００３６】この定電流回路１４の電流の方向は、Ｄ点
２３からＢ点２１へ流れる。従って、Ｄ点２３はＢ点２
１の電位より高くなるように構成してある。このため、
受光素子１２からの供給電力（この場合は電流）が５μ
Ａ（マイクロアンペア）を越えると定電流回路１４が動
作を開始する。この電流値が５μＡを越えたとき抵抗体
２０の電圧降下は０．６Ｖ（設定値）より大きくなる。
このとき、電圧降下が大きくなることによって第１トラ
ンジスタ２２がオン状態となる。従って、第２トランジ
スタ２４のゲート電極側に蓄積されている電荷は第１ト
ランジスタ２２を通って電流として流れる。このとき第
２トランジスタ２４のゲート電極とソース電極間がショ
ートされるため、第２トランジスタ２４中に蓄積されて
いた電荷が放電される。従って、第２トランジスタ２４
がオフ状態に移行する。このとき、第１抵抗体２０の電
圧は、０．６Ｖ以下となり、第１トランジスタ２２はオ
フ状態に復帰する。このため、再度、第２トランジスタ
２４のゲート電極側に電荷が供給されて第２トランジス
タ２４は、オン状態に移行する。

【００３７】上述したような一連の動作を繰り返すこと
によって定電流回路中で電流値を例えば５μＡに制御で
きる。

【００３８】次に、この発明の第１実施例の光半導体リ
レー装置のオン動作の駆動方法につき説明する。

【００３９】ＭＯＳＦＥＴ１８をオン状態にするには、
発光素子１０の入力電流Ｉ_f によって発光した光を受光
素子１２が受光してこのとき受光素子１２のアノード側
及びカソード側間に発生した電力をＭＯＳＦＥＴ１８の
ゲート電極側に電圧として供給する。従って、ＭＯＳＦ
ＥＴ１８は、ゲート−ソース電極間がオン状態となり定
電流回路１４のＤ点２３からＢ点２１へ電流が流れる。
このとき、受光素子１２のアノード側、ＭＯＳＦＥＴ１
８のゲート電極側、ＭＯＳＦＥＴ１８のソース電極側及
び受光素子１２のカソード側を結合するループ経路が形
成される。そして、電流値が設定値５μＡを越えると定
電流回路が動作し始め、ＭＯＳＦＥＴ１８はオン状態と
なる。従って、光半導体リレー装置の動作時間Ｔ_ON及び
立ち上り時間Ｔ_r の応答速度を発光素子の入力電流Ｉ_f
の増減にかかわらずほぼ一定の安定領域に近づけること
ができる（図５）。

【００４０】次に、この発明の第１実施例の光半導体リ
レー装置のオフ動作状態につき説明する。

【００４１】発光素子１０の入力電流Ｉ_f をオフにする
と入力光がなくなり、受光素子１２の電力が発生しなく
なる。しかし、ＭＯＳＦＥＴ１８中に蓄積されている電
荷があるため、ＭＯＳＦＥＴ１８がすぐにオフ状態とは
ならない。従って、ＭＯＳＦＥＴ１８のゲート電極側が
受光素子１２のアノード側の電位よりも高い電位とな
る。このため、ＭＯＳＦＥＴ１８のゲート電極側から受
光素子のアノード側に電流が流れる。このとき放電回路
１６のダイオード２８が逆バイアス状態にあるため、電
流はダイオード２８側には流れずにＰＮＰ型トランジス
タ２６のエミッタ側に流れる。このときＰＮＰ型トラン
ジスタ２６はオン状態となる。従って、電流は、ＰＮＰ
型トランジスタ２６のコレクタ側に流れるが、フォトダ
イオード３４が逆バイアス状態であるため、ＮＰＮ型の
トランジスタ３０のベース電極側に流れる。このときＮ
ＰＮ型のトランジスタ３０がオン状態となる。従って、
ＭＯＳＦＥＴ１８のゲート電極側から流れてきた電流
は、ＮＰＮ型のトランジスタ３０のエミッタ側を通って
抵抗体３２に流れる。この結果、接続点Ｅと接続点Ｆ間
がショートされてＭＯＳＦＥＴ１８中の電荷は放電され
る。そして、光半導体リレー装置はオフ状態となる。

【００４２】次に、図３を参照して第１実施例で用いた
定電流回路１４を受光素子１２のアノード側とＭＯＳＦ
ＥＴ１８のゲート電極側に接続した回路構成及び駆動方
法につき説明する。この場合は、第２トランジスタ２４
を駆動するための発光素子３６と受光素子３８が新たに
必要になる。ただし、発光素子３６は発光素子１０を代
用することも可能である。この他の光半導体リレー装置
のオン及びオフ状態の動作は第１実施例のときと同様で
あるため、駆動方法の説明を省略する。尚、定電流回路
１４をＣ点とＥ点間或はＤ点とＦ点間に設けても良い。
このとき、放電回路１６は、Ａ点とＣ点及びＢ点とＤ点
間に設ける。

【００４３】次に、第１実施例の光半導体リレー装置を
用いてＭＯＳＦＥＴ１８の端子側Ｇ及びＨ間の応答速度
を測定した結果を図５に示す。尚、横軸に入力電流（ｍ
Ａ）を取り、縦軸に応答速度（μｓ）を取って表してい
る。また、図中、点線で表した曲線は、Ｔ_ON曲線とＴ_r
曲線の差を取ってプロットしてある。

【００４４】図５の説明に先立ち、図４の（Ａ）及び
（Ｂ）を参照して応答速度特性の測定回路及び測定方法
につき簡単に説明する。

【００４５】図４の（Ａ）は、光半導体リレー装置の発
光素子７４部とＭＯＳＦＥＴ７６部を表し、中間部は省
略して示してある。ＭＯＳＦＥＴ７６側の一方の端子に
抵抗体７８が接続されており、この抵抗体（Ｒ_L ）７８
は大地にアース８０されている。また、このとき、ＭＯ
ＳＦＥＴ７６に流すドレイン電流（Ｉ_D ）を１００ｍＡ
とし、抵抗体７８（Ｒ_L ）の値を１００Ωとする。そし
て、ＭＯＳＦＥＴ７６側の出力電圧（Ｖ_OUT ）及び入力
電流（Ｉ_f ）を例えばシンクロスコープを用いて測定す
る。

【００４６】図４の（Ｂ）は、シンクロスコープに現れ
る入力電流Ｉ_f 及び出力電圧Ｖ_OUT波形をそれぞれ模式
的に示してある。図中、出力電圧の１０％レベル及び９
０％レベルを取り、入力電流波形の立ち上り開始時から
電圧波形の９０％レベルまでの期間を動作時間Ｔ_ONとす
る。また、出力電圧波形の１０％レベルから９０％レベ
ルまでの期間を立ち上り時間Ｔ_r とする。

【００４７】また、入力電流波形の立ち下り時点から出
力電圧の１０％レベルまでの期間を復帰時間Ｔ_OFF と
し、電圧波形の終了時点の９０％レベルから出力電圧の
１０％レベルまでの期間を立ち下り時間Ｔ_f とする。

【００４８】図５から理解できるように、入力電流が約
１２ｍＡ以上になると動作時間Ｔ_ONと立ち上り時間Ｔ_f
はほぼ一定の飽和曲線を示す。また、３ｍＡ〜１２ｍＡ
内のＴ_ON曲線、Ｔ_r 曲線とも従来のものに比べて曲線の
勾配が緩やかになる。一方、復帰時間のＴ_OFF 曲線は、
入力電流が減少するとわずかに応答速度は速くなり、立
ち下り時間のＴ_f 曲線は、入力電流の値にかかわらず一
定の値となる。

【００４９】次に、図６を参照してこの発明の第２実施
例の構造及び駆動方法につき説明する。

【００５０】第２実施例の構造は、主に定電流回路の構
成が第１実施例と異なっている。第２実施例の定電流回
路４８は、第２及び第３抵抗体４０、４６と第１導電型
の第３及び第４トランジスタ４２、４４とからなってい
る。ここでは、第１導電型の第３及び第４トランジスタ
４２、４４としてＮＰＮ型トランジスタを用いる。

【００５１】また、第４及び第５接続点４１、４７を具
えている。以下、第４接続点４１をＬ点、第５接続点４
７をＮ点と称する。そして、Ｌ点４１は、第２抵抗体の
４０の一方の端子に接続され、かつ、第３トランジスタ
４２の第１主電極（以下、コレクタ電極と称する。）に
も接続されている。また、第２抵抗体４０の他方の端子
は、第３トランジスタ４２の制御電極（以下、ベース電
極と称する。）側に接続され、かつ、第４トランジスタ
４４の第１主電極（以下、コレクタ電極と称する。）側
に接続されている。また、第２実施例の放電回路４８は
文献Ｉに開示されているものと同一であるため、ここで
は詳細な説明を省略する。

【００５２】Ｎ点４７は、第３抵抗体４６の一方の端子
に接続され、かつ、第４トランジスタ４４の第２主電極
（以下、エミッタ電極と称する。）側に接続されてい
る。また、第３抵抗体４６の他方の端子は、第４トラン
ジスタ４４の制御電極（以下、ベース電極と称する。）
に接続され、かつ、第３トランジスタ４２の第２主電極
（以下、エミッタ電極と称する。）側に接続されてい
る。

【００５３】次に、第２実施例の駆動方法を説明するの
に先立ち、図７を参照して定電流回路４８の駆動方法に
つき説明する。

【００５４】定電流回路４８に流れる電流は、Ｌ点４１
からＮ点４７の方向へ流れる。従って、Ｌ点４１の電位
は、常に、Ｎ点４７の電位より高くなる。例えば、一例
としてこの定電流回路４８で５μＡの一定電流値を得よ
うとする場合、第３抵抗体４６の抵抗値を１２０ＫΩと
する。また、第２抵抗体４０は、定電流回路として直接
動作自体には影響を与えないが、第３抵抗体４６の経路
として必要になり、この第２抵抗体４０の抵抗値を例え
ば８２０ＫΩとする。

【００５５】先ず、Ｌ点４１からＮ点４７へ向かって流
れる電流は、第３トランジスタ４２がオフ状態になって
いるため、第２抵抗体４０通って第４トランジスタ４４
のコレクタ側に流れる。このとき、第４トランジスタ４
４がオフ状態であるから第３トランジスタ４２のベース
電極側に流れる。従って、第３トランジスタ４２がオン
状態となる。このため、Ｌ点４１からＮ点４７に流れる
電流は、第３トランジスタ４２を通り、第３抵抗体４６
へ流れてＮ点４７に至る。

【００５６】上述した経路を通って流れた電流は、目標
値が５μＡのとき第３抵抗体４６の電圧降下が０．６Ｖ
になるように設定してある。この電圧降下０．６Ｖを越
えると第３抵抗体４６に流れていた電流は第４トランジ
スタ４４のベース電極側に流れ、第４トランジスタ４４
がオン状態になる。そして、第３トランジスタ４２のベ
ース電極側に流れていた電流は、第４トランジスタ４４
のコレクタ電極側からエミッタ電極側に流れるため、第
３トランジスタ４２はオフ状態になる。

【００５７】このため、第３抵抗体４６の電圧降下は
０．６Ｖより低くなる。この結果、第４トランジスタ４
４はオフ状態に戻る。このような一連の動作を繰り返す
ことによってＮ点４７から流れる電流を一定にすること
ができる。

【００５８】次に、定電流回路４８を受光素子１２のア
ノード側とＭＯＳＦＥＴ１８のゲート電極側に接続した
ときの光半導体リレー装置のオン及びオフ状態の駆動方
法につき図６を参照して説明する。

【００５９】入力電流Ｉ_f を発光素子１０に与えて光を
発光させる。この光を受光して受光素子１２のアノード
及びカソード間に電力を発生する。この電力によって発
生した電流は、受光素子１２のアノード側のＪ点から定
電流回路４８を通ってＭＯＳＦＥＴ１８のゲート電極側
に流れ、更に、ＭＯＳＦＥＴ１８のソース電極側に流れ
る。そして、受光素子１２のカソード側にあるＫ点に達
する。こうして、Ｊ点、Ｎ点、Ｏ点、Ｋ点及びＪ点に至
るループが形成される。そして、定電流回路４８の電流
が５μＡを越えると定電流回路４８が動作しはじめ、Ｍ
ＯＳＦＥＴ１８をオン状態にする。

【００６０】次に、光半導体リレー装置をオフ状態にす
る場合につき説明する。

【００６１】先ず、入力電流Ｉ_f をオフ状態にして、受
光素子１２側に発生する電力をなくする。しかし、ＭＯ
ＳＦＥＴ１８中に蓄積されている電荷があるため、Ｎ点
４７の電位がＬ点４１の電位よりも高くなり、電流の流
れる方向は、第３抵抗体４６を通って第４トランジスタ
４４のベース電極側に流れる。そして、第４トランジス
タ４４のコレクタ電極を経て第２抵抗体４０へ流れる。
その後、第２抵抗体４０へ流れた電流は、放電回路５６
の抵抗体５０を経てＮＰＮ型トランジスタ５４のベース
電極側に流れる。

【００６２】このとき、ＮＰＮ型トランジスタ５４をオ
ン状態にする。このため、電流は、トランジスタ５４の
エミッタ電極側を経て受光素子１２のカソード側Ｋ点と
Ｍ点間との接続点に流れる。このため、Ｌ点及びＭ点間
がショートされてＭＯＳＦＥＴ１８中に蓄積されている
電荷を放電する。このような一連の動作によって光半導
体リレー装置はオフ状態になる。

【００６３】次に、この第２実施例の入力電流−応答速
度特性をプロットした結果を図９に示す。

【００６４】図９から理解できるように入力電流に対す
る応答速度の依存性は、入力電流が約５ｍＡ〜約２０ｍ
Ａの領域にあるとき動作時間のＴ_ON曲線及び立ち上り時
間のＴ_r 曲線はほぼ一定の飽和曲線に近づく。また、復
帰時間のＴ_OFF 曲線と立ち下り時間のＴ_f 曲線とは、一
定の応答速度になる。

【００６５】次に、第２実施例の定電流回路４８を受光
素子１２のカソード側とＭＯＳＦＥＴ１８のソース電極
側の間に結合した例を図８に示す。図８のようにＫ点と
Ｍ点間に定電流回路４８を直列に接続させても図９と同
様な入力電流−応答速度特性の結果が得られた。

【００６６】上述した図５及び図９の入力電流−応答速
度曲線の結果からも理解できるように、第１及び第２実
施例の定電流回路を用いた場合、入力電流の増減にかか
わらず広い領域でＴ_ON及びＴ_r の応答速度曲線の勾配を
小さくできる。このように動作時間Ｔ_ON及び立ち上り時
間Ｔ_r を安定することによってＭＯＳＦＥＴ１８側の出
力に発生するスパイクノイズは抑制されて負荷リレー回
路の動作は安定する。

【００６７】また、上述した第２実施例は、定電流回路
４８をＬ点とＮ点間或はＫ点とＭ点間とに設けたが、何
らこれに限定されるものではなく、例えば定電流回路４
８をＪ点とＬ点間或はＭ点とＯ点間に設けても良い。ま
た、この発明の第１実施例で用いた放電回路１６の代わ
りに第２実施例の放電回路５６を用いても良い。

【００６８】また、この発明の第１及び第２実施例の定
電流回路の抵抗体または放電回路の抵抗体の数値は、一
例にすぎず入力電流に対する応答速度の依存性を小さく
できる範囲であれば、かならずしもこれに限定されるも
のではない。

【００６９】

【発明の効果】上述した説明からも明らかなように、こ
の発明によれば、定電流回路を受光素子の一端と放電回
路の一端との間または放電回路の他端と受光素子の他端
との間に設けたので、スイッチングトランジスタがオン
する時にスパイクノイズが発生しにくく且つスイッチン
グトランジスタが高速でオフする光半導体リレー装置を
提供することができる。

【００７０】

【図面の簡単な説明】

【図１】この発明の第１実施例（その１）の光半導体リ
レー装置の回路構成を説明するための構成図である。

【図２】この発明の第１実施例に供する定電流回路を説
明するための構成図である。

【図３】この発明の第１実施例（その２）の光半導体リ
レー装置の回路構成を説明するための構成図である。

【図４】（Ａ）〜（Ｂ）は、入力電流に対する応答速度
を測定するための測定回路図及び動作特性図である。

【図５】この発明の第１実施例の装置を用いたときの入
力電流−応答速度特性図である。

【図６】この発明の第２実施例（その１）の光半導体リ
レー装置の回路構成を説明するための構成図である。

【図７】この発明の第２実施例に供する定電流回路を説
明するための構成図である。

【図８】この発明の第２実施例（その２）の光半導体リ
レー装置の回路構成を説明するための構成図である。

【図９】この発明の第２実施例に対する入力電流−応答
速度特性図である。

【図１０】従来の光半導体リレー装置の構成を説明する
ための構成図である。

【図１１】従来の光半導体リレー装置によって得られた
入力電流−応答速度特性図である。

【符号の説明】

１０：発光素子 １２：受光素子 １４：定電流回路 １６：放電回路 １８：スイッチングトランジスタ ２０：第１抵抗体 ２１：第１接続点（Ｂ点） ２２：第１トランジスタ ２３：第２接続点（Ｄ点） ２４：第２トランジスタ ２５：第３接続点（Ｉ点） ２６：ＰＮＰ型トランジスタ ２８：ダイオード ３０：ＮＰＮ型トランジスタ ３２：抵抗体 ３４：フォトダイオード ４０：第２抵抗体 ４１：第４接続点（Ｌ点） ４２：第３トランジスタ ４４：第４トランジスタ ４６：第３抵抗体 ４７：第５接続点（Ｎ点） ４８：定電流回路 ５０：抵抗体 ５２：フォトダイオード ５４：ＮＰＮ型トランジスタ ５６：放電回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 17/00

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 発光素子と、前記発光素子から受光され
   た光を電流に変換する受光素子と、一端が前記受光素子
   の一端に接続され且つ他端が前記受光素子の他端に接続
   された放電回路と、第１主電極が前記放電回路の前記一
   端に接続され第２主電極が電源ラインに接続され且つ制
   御電極が前記放電回路の前記他端に接続されたスイッチ
   ングトランジスタとを備える光半導体リレー装置であっ
   て、 前記受光素子の前記一端と前記放電回路の前記一端との
   間または前記受光素子の前記他端と前記放電回路の前記
   他端との間に設けられた定電流回路をさらに備えること
   を特徴とする光半導体リレー装置。
2. 【請求項２】 前記定電流回路が、 一端が前記受光素子の前記一端に接続された第１抵抗素
   子と、 第１主電極が前記第１抵抗素子の他端に接続され、第２
   主電極が前記放電回路の前記一端に接続され且つ制御電
   極が前記放電回路の前記他端に接続された第１トランジ
   スタと、 第１主電極が前記受光素子の前記一端に接続され、第２
   主電極が前記第１トランジスタの前記制御電極に接続さ
   れ且つ制御電極が前記第１抵抗素子の前記他端に接続さ
   れた第２トランジスタと、 を備えることを特徴とする請求項１に記載の光半導体リ
   レー装置。
3. 【請求項３】 前記定電流回路が、 一端が前記放電回路の前記他端に接続された第２抵抗素
   子と、 第１主電極が前記第２抵抗素子の他端に接続され、第２
   主電極が前記受光素子の前記他端に接続された第３トラ
   ンジスタと、 第１主電極が前記放電回路の前記他端に接続され、第２
   主電極が前記第１トランジスタの制御電極に接続され且
   つ制御電極が前記第２抵抗素子の前記他端に接続された
   第４トランジスタと、 一端が前記第３トランジスタの前記第２主電極に接続さ
   れ、他端が前記第３トランジスタの前記制御電極に接続
   された電流制御用受光素子と、 前記放電制御用受光素子の放電制御用の光を照射する電
   流制御用発光素子と、 を備えることを特徴とする請求項１に記載の光半導体リ
   レー装置。