JP3401334B2 - 画像信号入出力装置 - Google Patents
画像信号入出力装置Info
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Landscapes
- Picture Signal Circuits (AREA)
- Television Signal Processing For Recording (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、磁気ディスク等の記録
媒体に画像信号を記録もしくは再生する際に、画像信号
を一旦メモリに格納した後、ブランキング期間を付加し
て出力する画像入出力装置に関する。
媒体に画像信号を記録もしくは再生する際に、画像信号
を一旦メモリに格納した後、ブランキング期間を付加し
て出力する画像入出力装置に関する。
【０００２】
【従来の技術】スチルビデオ装置において、磁気ディス
ク等の記録媒体に画像信号を記録する場合、あるいは記
録媒体に記録された画像信号を再生する場合、画像信号
は一旦Ａ／Ｄ変換されてメモリに格納され、メモリから
読み出されてＤ／Ａ変換され、記録または再生される。
メモリには水平および垂直ブランキング期間は格納され
ておらず、メモリからの読み出し時、画像信号には水平
および垂直ブランキング期間が付加され、ペデスタルレ
ベルが設定される。
ク等の記録媒体に画像信号を記録する場合、あるいは記
録媒体に記録された画像信号を再生する場合、画像信号
は一旦Ａ／Ｄ変換されてメモリに格納され、メモリから
読み出されてＤ／Ａ変換され、記録または再生される。
メモリには水平および垂直ブランキング期間は格納され
ておらず、メモリからの読み出し時、画像信号には水平
および垂直ブランキング期間が付加され、ペデスタルレ
ベルが設定される。
【０００３】図５は、イメージセンサ等から入力された
画像信号に水平および垂直ブランキング期間を付加して
ペデスタルレベルを設定するための回路の従来例を示し
ている。この図において、入力画像信号はＡ／Ｄ変換器
１１によってデジタルデータに変換され、メモリ１２に
格納される。この画像信号はメモリ１２から読み出され
た後、アンド回路１３を介してＤ／Ａ変換器１４に入力
され、アナログ信号に変換されて記録媒体に記録され
る。アンド回路１３は画像信号にブランキング期間を付
加してペデスタルレベルを設定するために設けられてお
り、すなわちブランキング期間は、アンド回路１３の作
用によって、メモリ１２からの出力信号がＤ／Ａ変換器
１４に転送されるのを阻止することにより形成される。
画像信号に水平および垂直ブランキング期間を付加して
ペデスタルレベルを設定するための回路の従来例を示し
ている。この図において、入力画像信号はＡ／Ｄ変換器
１１によってデジタルデータに変換され、メモリ１２に
格納される。この画像信号はメモリ１２から読み出され
た後、アンド回路１３を介してＤ／Ａ変換器１４に入力
され、アナログ信号に変換されて記録媒体に記録され
る。アンド回路１３は画像信号にブランキング期間を付
加してペデスタルレベルを設定するために設けられてお
り、すなわちブランキング期間は、アンド回路１３の作
用によって、メモリ１２からの出力信号がＤ／Ａ変換器
１４に転送されるのを阻止することにより形成される。
【０００４】
【発明が解決しようとする課題】このように従来の画像
信号入出力装置は、ブランキング期間を形成するための
アンド回路１３が設けられているため、大形かつ複雑な
構成を有しており、このアンド回路１３は、スチルビデ
オ装置のコンパクト化を妨げる原因となっていた。本発
明は、水平および垂直ブランキング期間を形成してペデ
スタルレベルを設定するために、特別な回路を設ける必
要がなく、小形で簡単な構成を有する画像信号入出力装
置を提供することを目的としている。
信号入出力装置は、ブランキング期間を形成するための
アンド回路１３が設けられているため、大形かつ複雑な
構成を有しており、このアンド回路１３は、スチルビデ
オ装置のコンパクト化を妨げる原因となっていた。本発
明は、水平および垂直ブランキング期間を形成してペデ
スタルレベルを設定するために、特別な回路を設ける必
要がなく、小形で簡単な構成を有する画像信号入出力装
置を提供することを目的としている。
【０００５】
【課題を解決するための手段】請求項１に記載の画像信
号入出力装置は、デジタルの画像信号を格納するメモリ
と、Ｄ／Ａ変換器に接続され、複数の信号線を有するメ
モリのデータバスの所定の信号線に接続されたプルアッ
プ抵抗と、データバスによる画像信号の出力を制御する
手段とを備え、制御手段が画像信号の出力を停止させる
ことによりブランキング期間が形成され、かつブランキ
ング期間の形成の際にデータバスからペデスタルレベル
が出力されるように、所定の信号線がペデスタルレベル
のデジタル値を示すビットに対応していることを特徴と
している。また、請求項４に記載の画像信号入出力装置
は、デジタルの画像信号を格納するメモリと、Ｄ／Ａ変
換器に接続され、メモリの複数の信号線を有するデータ
バスの各々に接続された抵抗と、データバスによる画像
信号の出力を制御する手段とを備え、制御手段が画像信
号の出力を停止させることによりブランキング期間が形
成されるとともに抵抗がプルアップ抵抗を含み、ブラン
キング期間の形成の際にデータバスからペデスタルレベ
ルが出力されるように、信号線がプルアップ抵抗に対応
する信号線を除いてプルダウン抵抗を介して接地されて
いることを特徴としている。
号入出力装置は、デジタルの画像信号を格納するメモリ
と、Ｄ／Ａ変換器に接続され、複数の信号線を有するメ
モリのデータバスの所定の信号線に接続されたプルアッ
プ抵抗と、データバスによる画像信号の出力を制御する
手段とを備え、制御手段が画像信号の出力を停止させる
ことによりブランキング期間が形成され、かつブランキ
ング期間の形成の際にデータバスからペデスタルレベル
が出力されるように、所定の信号線がペデスタルレベル
のデジタル値を示すビットに対応していることを特徴と
している。また、請求項４に記載の画像信号入出力装置
は、デジタルの画像信号を格納するメモリと、Ｄ／Ａ変
換器に接続され、メモリの複数の信号線を有するデータ
バスの各々に接続された抵抗と、データバスによる画像
信号の出力を制御する手段とを備え、制御手段が画像信
号の出力を停止させることによりブランキング期間が形
成されるとともに抵抗がプルアップ抵抗を含み、ブラン
キング期間の形成の際にデータバスからペデスタルレベ
ルが出力されるように、信号線がプルアップ抵抗に対応
する信号線を除いてプルダウン抵抗を介して接地されて
いることを特徴としている。
【０００６】
【実施例】以下図示実施例に基づいて本発明を説明す
る。図１は本発明の一実施例である画像信号入出力装置
のブロック図である。
る。図１は本発明の一実施例である画像信号入出力装置
のブロック図である。
【０００７】システムコントロール回路２０はマイクロ
コンピュータであり、この画像信号入出力装置全体の処
理を行う。このシステムコントロール回路２０には操作
部２１が接続されており、操作部２１を操作することに
より、画像信号の記録等の処理が実行される。
コンピュータであり、この画像信号入出力装置全体の処
理を行う。このシステムコントロール回路２０には操作
部２１が接続されており、操作部２１を操作することに
より、画像信号の記録等の処理が実行される。
【０００８】例えばＮＴＳＣ方式等に従って生成された
輝度信号（Ｙ＋Ｓ）および色差信号（Ｒ−Ｙ、Ｂ−Ｙ）
は、図示しない外部入出力端子を介して入力される。輝
度信号（Ｙ＋Ｓ）はＡ／Ｄ変換器２３と同期信号分離・
クロック発生回路２２に入力される。輝度信号（Ｙ＋
Ｓ）はＡ／Ｄ変換器２３によってデジタル信号に変換さ
れ、Ｙメモリ２６とＤ／Ａ変換器３１に出力される。色
差信号（Ｒ−Ｙ）はＡ／Ｄ変換器２４に入力され、デジ
タル信号に変換されてＲメモリ２７とＤ／Ａ変換器３２
に出力される。色差信号（Ｂ−Ｙ）はＡ／Ｄ変換器２５
に入力され、デジタル信号に変換されてＢメモリ２８と
Ｄ／Ａ変換器３３に出力される。
輝度信号（Ｙ＋Ｓ）および色差信号（Ｒ−Ｙ、Ｂ−Ｙ）
は、図示しない外部入出力端子を介して入力される。輝
度信号（Ｙ＋Ｓ）はＡ／Ｄ変換器２３と同期信号分離・
クロック発生回路２２に入力される。輝度信号（Ｙ＋
Ｓ）はＡ／Ｄ変換器２３によってデジタル信号に変換さ
れ、Ｙメモリ２６とＤ／Ａ変換器３１に出力される。色
差信号（Ｒ−Ｙ）はＡ／Ｄ変換器２４に入力され、デジ
タル信号に変換されてＲメモリ２７とＤ／Ａ変換器３２
に出力される。色差信号（Ｂ−Ｙ）はＡ／Ｄ変換器２５
に入力され、デジタル信号に変換されてＢメモリ２８と
Ｄ／Ａ変換器３３に出力される。
【０００９】同期信号分離・クロック発生回路２２は輝
度信号（Ｙ＋Ｓ）から同期信号を分離し、この同期信号
に同期したクロック信号ｆS1およびブランキング信号／
ＢＬＫ４を発生してメモリコントロール回路２９および
システムコントロール回路２０に出力する。メモリコン
トロール回路２９は、これらクロック信号ｆS1およびブ
ランキング信号／ＢＬＫ４に基づいてクロック信号ＣＬ
Ｋとアドレス信号ＡＤＤＲを生成する。クロック信号Ｃ
ＬＫはＡ／Ｄ変換器２３、２４、２５およびメモリ２
６、２７、２８に入力され、これによってＡ／Ｄ変換お
よびメモリへのデータ書込みタイミングが制御される。
アドレス信号ＡＤＤＲはＹメモリ２６、Ｒメモリ２７お
よびＢメモリ２８に入力され、これによってメモリの書
き込みアドレスが制御される。また、ブランキング信号
／ＢＬＫ４に基づいてブランキング／ＢＬＫ１が生成さ
れる。
度信号（Ｙ＋Ｓ）から同期信号を分離し、この同期信号
に同期したクロック信号ｆS1およびブランキング信号／
ＢＬＫ４を発生してメモリコントロール回路２９および
システムコントロール回路２０に出力する。メモリコン
トロール回路２９は、これらクロック信号ｆS1およびブ
ランキング信号／ＢＬＫ４に基づいてクロック信号ＣＬ
Ｋとアドレス信号ＡＤＤＲを生成する。クロック信号Ｃ
ＬＫはＡ／Ｄ変換器２３、２４、２５およびメモリ２
６、２７、２８に入力され、これによってＡ／Ｄ変換お
よびメモリへのデータ書込みタイミングが制御される。
アドレス信号ＡＤＤＲはＹメモリ２６、Ｒメモリ２７お
よびＢメモリ２８に入力され、これによってメモリの書
き込みアドレスが制御される。また、ブランキング信号
／ＢＬＫ４に基づいてブランキング／ＢＬＫ１が生成さ
れる。
【００１０】Ｙメモリ２６、Ｒメモリ２７およびＢメモ
リ２８に格納された輝度信号および色差信号は、これら
のメモリから読み出され、Ｄ／Ａ変換器３１、３２、３
３によってアナログ信号に変換される。後述するよう
に、輝度信号および色差信号が各メモリ２６、２７、２
８から読み出されてＤ／Ａ変換器３１、３２、３３に入
力される動作において、各水平走査線の間にブランキン
グ期間が形成される。輝度信号および色差信号の各メモ
リからの読み出し動作およびＤ／Ａ変換は、メモリコン
トロール回路２９により制御される。
リ２８に格納された輝度信号および色差信号は、これら
のメモリから読み出され、Ｄ／Ａ変換器３１、３２、３
３によってアナログ信号に変換される。後述するよう
に、輝度信号および色差信号が各メモリ２６、２７、２
８から読み出されてＤ／Ａ変換器３１、３２、３３に入
力される動作において、各水平走査線の間にブランキン
グ期間が形成される。輝度信号および色差信号の各メモ
リからの読み出し動作およびＤ／Ａ変換は、メモリコン
トロール回路２９により制御される。
【００１１】Ｙメモリ２６から読み出された輝度信号は
Ｄ／Ａ変換器３１においてアナログ信号に変換され、加
算器３９に入力される。加算器３９に入力された輝度信
号には、同期信号発生回路３４において生成された同期
信号／ＳＹＮＣ（「／」は負論理信号を表す）が付加さ
れて、図示しない磁気ディスク記録装置またはディスプ
レイ装置等に出力される。Ｒメモリ２７から読み出され
た色差信号はＤ／Ａ変換器３２においてアナログ信号に
変換され、磁気ディスク記録装置等に出力される。Ｂメ
モリ２８から読み出された色差信号も同様にＤ／Ａ変換
器３３においてアナログ信号に変換され、磁気ディスク
記録装置等に出力される。
Ｄ／Ａ変換器３１においてアナログ信号に変換され、加
算器３９に入力される。加算器３９に入力された輝度信
号には、同期信号発生回路３４において生成された同期
信号／ＳＹＮＣ（「／」は負論理信号を表す）が付加さ
れて、図示しない磁気ディスク記録装置またはディスプ
レイ装置等に出力される。Ｒメモリ２７から読み出され
た色差信号はＤ／Ａ変換器３２においてアナログ信号に
変換され、磁気ディスク記録装置等に出力される。Ｂメ
モリ２８から読み出された色差信号も同様にＤ／Ａ変換
器３３においてアナログ信号に変換され、磁気ディスク
記録装置等に出力される。
【００１２】同期信号発生回路３４は、同期信号／ＳＹ
ＮＣの他、ブランキング信号／ＢＬＫ２とクロック信号
ｆS2を生成する。ブランキング信号／ＢＬＫ２とクロッ
ク信号ｆS2はメモリコントロール回路２９に入力され
る。メモリコントロール回路２９では、ブランキング信
号／ＢＬＫ２に基づいて、ブランキング信号／ＢＬＫ３
が生成される。ブランキング信号／ＢＬＫ１とブランキ
ング信号／ＢＬＫ３はそれぞれ、Ａ／Ｄ変換器２３、２
４、２５の各出力イネーブル端子とメモリ２６、２７、
２８の各出力イネーブル端子に入力される。またメモリ
コントロール回路２９では、クロック信号ｆS2に基づい
てクロック信号ＣＬＫとアドレス信号ＡＤＤＲが生成さ
れる。アドレス信号ＡＤＤＲはメモリ２６、２７、２８
に入力され、これによってメモリの読み出しアドレスが
制御される。クロック信号ＣＬＫはＤ／Ａ変換器３１、
３２、３３に入力され、これによってＤ／Ａ変換のタイ
ミングが制御される。
ＮＣの他、ブランキング信号／ＢＬＫ２とクロック信号
ｆS2を生成する。ブランキング信号／ＢＬＫ２とクロッ
ク信号ｆS2はメモリコントロール回路２９に入力され
る。メモリコントロール回路２９では、ブランキング信
号／ＢＬＫ２に基づいて、ブランキング信号／ＢＬＫ３
が生成される。ブランキング信号／ＢＬＫ１とブランキ
ング信号／ＢＬＫ３はそれぞれ、Ａ／Ｄ変換器２３、２
４、２５の各出力イネーブル端子とメモリ２６、２７、
２８の各出力イネーブル端子に入力される。またメモリ
コントロール回路２９では、クロック信号ｆS2に基づい
てクロック信号ＣＬＫとアドレス信号ＡＤＤＲが生成さ
れる。アドレス信号ＡＤＤＲはメモリ２６、２７、２８
に入力され、これによってメモリの読み出しアドレスが
制御される。クロック信号ＣＬＫはＤ／Ａ変換器３１、
３２、３３に入力され、これによってＤ／Ａ変換のタイ
ミングが制御される。
【００１３】図２はメモリコントロール回路２９内にお
いてブランキング信号／ＢＬＫ１および／ＢＬＫ３を生
成するための論理回路を示す図である。この図に示すよ
うに、同期信号発生回路３４から入力されるブランキン
グ信号／ＢＬＫ２（負論理信号）と、システムコントロ
ール回路２０から入力されるメモリ／ライト・リード切
り替え信号との論理和がアンド回路３６によって求めら
れ、また同期分離回路２２から入力されるブランキング
信号／ＢＬＫ４（負論理信号）とメモリ／ライト・リー
ド信号との論理和がアンド回路６６によって求められ
る。メモリ／ライト・リード切り替え信号は、ローレベ
ルであるときメモリへのデータ書き込み命令を示し、ハ
イレベルであるときメモリデータの読み出し命令を示し
ている。アンド回路６６の出力は、ブランキング信号／
ＢＬＫ１としてＡ／Ｄ変換器２３、２４、２５に入力さ
れ、アンド回路３６の出力はブランキング信号／ＢＬＫ
３としてメモリ２６、２７、２８に入力される。
いてブランキング信号／ＢＬＫ１および／ＢＬＫ３を生
成するための論理回路を示す図である。この図に示すよ
うに、同期信号発生回路３４から入力されるブランキン
グ信号／ＢＬＫ２（負論理信号）と、システムコントロ
ール回路２０から入力されるメモリ／ライト・リード切
り替え信号との論理和がアンド回路３６によって求めら
れ、また同期分離回路２２から入力されるブランキング
信号／ＢＬＫ４（負論理信号）とメモリ／ライト・リー
ド信号との論理和がアンド回路６６によって求められ
る。メモリ／ライト・リード切り替え信号は、ローレベ
ルであるときメモリへのデータ書き込み命令を示し、ハ
イレベルであるときメモリデータの読み出し命令を示し
ている。アンド回路６６の出力は、ブランキング信号／
ＢＬＫ１としてＡ／Ｄ変換器２３、２４、２５に入力さ
れ、アンド回路３６の出力はブランキング信号／ＢＬＫ
３としてメモリ２６、２７、２８に入力される。
【００１４】再び図１を参照すると、Ｙメモリ２６、Ｒ
メモリ２７およびＢメモリ２８には、それぞれターミネ
ータ４１、４２、４３が接続されている。これらのター
ミネータ４１、４２、４３は後述するように、メモリ２
６、２７、２８から出力される画像信号に水平および垂
直ブランキング期間を付加する際、ペデスタルレベルを
設定するために設けられている。
メモリ２７およびＢメモリ２８には、それぞれターミネ
ータ４１、４２、４３が接続されている。これらのター
ミネータ４１、４２、４３は後述するように、メモリ２
６、２７、２８から出力される画像信号に水平および垂
直ブランキング期間を付加する際、ペデスタルレベルを
設定するために設けられている。
【００１５】図３は、Ｙメモリ２６に接続されたターミ
ネータ４１の構成を示している。この図に示すように、
メモリ２６およびＡ／Ｄ変換器２３のデータバスは、そ
れぞれ８ビットの信号線から成り、これらの信号線はＤ
／Ａ変換器３１の入力端子に接続されている。またメモ
リ２６の各信号線は、Ａ／Ｄ変換器２３の対応する信号
線に接続されている。
ネータ４１の構成を示している。この図に示すように、
メモリ２６およびＡ／Ｄ変換器２３のデータバスは、そ
れぞれ８ビットの信号線から成り、これらの信号線はＤ
／Ａ変換器３１の入力端子に接続されている。またメモ
リ２６の各信号線は、Ａ／Ｄ変換器２３の対応する信号
線に接続されている。
【００１６】Ｙメモリ２６のデータバスにおいて、下位
から５ビット目の信号線Ｄ４はプルアップ抵抗ＲＡを介
して電源Ｖccに接続され、その他の信号線はプルダウン
抵抗ＲＤを介して接地されている。またＡ／Ｄ変換器２
３の各信号線もプルダウン抵抗ＲＤを介して接地されて
いる。プルアップ抵抗ＲＡおよびプルダウン抵抗ＲＤの
値は、メモリ２６から画像信号（輝度信号）が出力され
る時、この画像信号が乱れないような大きさを有するこ
とが必要であり、プルアップ抵抗ＲＡは例えば１００Ｋ
Ω、プルダウン抵抗ＲＤは例えば１０ＫΩである。
から５ビット目の信号線Ｄ４はプルアップ抵抗ＲＡを介
して電源Ｖccに接続され、その他の信号線はプルダウン
抵抗ＲＤを介して接地されている。またＡ／Ｄ変換器２
３の各信号線もプルダウン抵抗ＲＤを介して接地されて
いる。プルアップ抵抗ＲＡおよびプルダウン抵抗ＲＤの
値は、メモリ２６から画像信号（輝度信号）が出力され
る時、この画像信号が乱れないような大きさを有するこ
とが必要であり、プルアップ抵抗ＲＡは例えば１００Ｋ
Ω、プルダウン抵抗ＲＤは例えば１０ＫΩである。
【００１７】Ｙメモリ２６の出力イネーブル端子には、
メモリコントロール回路２９からブランキング信号／Ｂ
ＬＫ３が入力される。ブランキング信号／ＢＬＫ３がハ
イレベルのとき、Ｙメモリ２６に格納された画像信号が
読み出され、ローレベルのとき、Ｙメモリ２６の出力端
子はハイインピーダンスに設定される。一方、Ａ／Ｄ変
換器２３の出力イネーブル端子には、メモリコントロー
ル回路２９からブランキング信号／ＢＬＫ１が入力され
る。ブランキング信号／ＢＬＫ１がハイレベルのとき、
Ａ／Ｄ変換器２３により画像信号がＡ／Ｄ変換され、ロ
ーレベルのとき、Ａ／Ｄ変換器２３の出力端子はハイイ
ンピーダンスに設定される。
メモリコントロール回路２９からブランキング信号／Ｂ
ＬＫ３が入力される。ブランキング信号／ＢＬＫ３がハ
イレベルのとき、Ｙメモリ２６に格納された画像信号が
読み出され、ローレベルのとき、Ｙメモリ２６の出力端
子はハイインピーダンスに設定される。一方、Ａ／Ｄ変
換器２３の出力イネーブル端子には、メモリコントロー
ル回路２９からブランキング信号／ＢＬＫ１が入力され
る。ブランキング信号／ＢＬＫ１がハイレベルのとき、
Ａ／Ｄ変換器２３により画像信号がＡ／Ｄ変換され、ロ
ーレベルのとき、Ａ／Ｄ変換器２３の出力端子はハイイ
ンピーダンスに設定される。
【００１８】したがって、ブランキング信号／ＢＬＫ１
とブランキング信号／ＢＬＫ３が共にローレベルのと
き、Ｙメモリ２６の下位から５ビット目の信号線Ｄ４を
除いて、Ｙメモリ２６とＡ／Ｄ変換器２３の全ての出力
端子はハイインピーダンスとなるとともに抵抗ＲＤを介
して接地されているので、信号線Ｄ４のみが「Ｈ」とな
り、Ｄ／Ａ変換器３１には１６／２５５のデータが入力
される。このデータは、ＣＣＩＲ（国際無線諮問委員
会）のＲｅｃ−６０１号勧告において定められている、
輝度信号を８ビットで量子化した場合のペデスタルレベ
ルである。すなわちプルアップ抵抗ＲＡが設けられた信
号線Ｄ４は、ペデスタルレベルの２進のデジタル値の１
を示すビットに対応している。
とブランキング信号／ＢＬＫ３が共にローレベルのと
き、Ｙメモリ２６の下位から５ビット目の信号線Ｄ４を
除いて、Ｙメモリ２６とＡ／Ｄ変換器２３の全ての出力
端子はハイインピーダンスとなるとともに抵抗ＲＤを介
して接地されているので、信号線Ｄ４のみが「Ｈ」とな
り、Ｄ／Ａ変換器３１には１６／２５５のデータが入力
される。このデータは、ＣＣＩＲ（国際無線諮問委員
会）のＲｅｃ−６０１号勧告において定められている、
輝度信号を８ビットで量子化した場合のペデスタルレベ
ルである。すなわちプルアップ抵抗ＲＡが設けられた信
号線Ｄ４は、ペデスタルレベルの２進のデジタル値の１
を示すビットに対応している。
【００１９】Ｒメモリ２７に接続されたターミネータ４
２およびＢメモリ２８に接続されたターミネータ４３
も、ターミネータ４１と同様な構成を有するが、プルア
ップ抵抗が下位から５ビット目の信号線ではなく最上位
のビットの信号線Ｄ７に接続される点が異なる。
２およびＢメモリ２８に接続されたターミネータ４３
も、ターミネータ４１と同様な構成を有するが、プルア
ップ抵抗が下位から５ビット目の信号線ではなく最上位
のビットの信号線Ｄ７に接続される点が異なる。
【００２０】次に本実施例装置の動作を説明する。同期
信号分離・クロック発生回路２２では、輝度信号（Ｙ＋
Ｓ）に含まれる同期信号が分離され、この同期信号に位
相を一致させたクロック信号ｆS1が生成される。このク
ロック信号ｆS1はメモリコントロール回路２９に入力さ
れ、これによりメモリコントロール回路２９では、クロ
ック信号ＣＬＫとアドレス信号ＡＤＤＲが生成される。
クロック信号ＣＬＫはＡ／Ｄ変換器２３、２４、２５お
よびメモリ２６、２７、２８に入力され、Ａ／Ｄ変換器
２３、２４、２５では、このクロック信号ＣＬＫに従っ
て輝度信号と色差信号（Ｒ−Ｙ、Ｂ−Ｙ）がデジタル信
号に変換される。各メモリ２６、２７、２８への信号の
格納時、システムコントロール回路２０からはメモリ／
ライト・リード切り替え信号がローレベル（Ｌ）（すな
わち書き込み命令）として入力されるので、このときブ
ランキング信号／ＢＬＫ１は／ＢＬＫ４と同期して入力
映像信号の有効期間ハイレベルとなり、ブランキング信
号／ＢＬＫ３は常にローレベルを保つ。これらの輝度信
号と色差信号は、それぞれＹメモリ２６、Ｒメモリ２７
およびＢメモリ２８に入力され、アドレス信号ＡＤＤＲ
に従って所定のアドレスに格納される。
信号分離・クロック発生回路２２では、輝度信号（Ｙ＋
Ｓ）に含まれる同期信号が分離され、この同期信号に位
相を一致させたクロック信号ｆS1が生成される。このク
ロック信号ｆS1はメモリコントロール回路２９に入力さ
れ、これによりメモリコントロール回路２９では、クロ
ック信号ＣＬＫとアドレス信号ＡＤＤＲが生成される。
クロック信号ＣＬＫはＡ／Ｄ変換器２３、２４、２５お
よびメモリ２６、２７、２８に入力され、Ａ／Ｄ変換器
２３、２４、２５では、このクロック信号ＣＬＫに従っ
て輝度信号と色差信号（Ｒ−Ｙ、Ｂ−Ｙ）がデジタル信
号に変換される。各メモリ２６、２７、２８への信号の
格納時、システムコントロール回路２０からはメモリ／
ライト・リード切り替え信号がローレベル（Ｌ）（すな
わち書き込み命令）として入力されるので、このときブ
ランキング信号／ＢＬＫ１は／ＢＬＫ４と同期して入力
映像信号の有効期間ハイレベルとなり、ブランキング信
号／ＢＬＫ３は常にローレベルを保つ。これらの輝度信
号と色差信号は、それぞれＹメモリ２６、Ｒメモリ２７
およびＢメモリ２８に入力され、アドレス信号ＡＤＤＲ
に従って所定のアドレスに格納される。
【００２１】Ｙメモリ２６、Ｒメモリ２７およびＢメモ
リ２８に１フレーム分または１フィールド分の画像信号
の格納が完了すると、この動作完了を示す信号がメモリ
コントロール回路２９からシステムコントロール回路２
０に出力される。これに応じてシステムコントロール回
路２０は、各メモリに格納された画像信号を例えば磁気
ディスクに記録すべく、各メモリ２６、２７、２８から
画像信号を読み出すためのコマンド、すなわちメモリ／
リード・ライト切り替え信号をハイレベル（Ｈ）として
メモリコントロール回路２９に出力する。
リ２８に１フレーム分または１フィールド分の画像信号
の格納が完了すると、この動作完了を示す信号がメモリ
コントロール回路２９からシステムコントロール回路２
０に出力される。これに応じてシステムコントロール回
路２０は、各メモリに格納された画像信号を例えば磁気
ディスクに記録すべく、各メモリ２６、２７、２８から
画像信号を読み出すためのコマンド、すなわちメモリ／
リード・ライト切り替え信号をハイレベル（Ｈ）として
メモリコントロール回路２９に出力する。
【００２２】このコマンドに応じてメモリコントロール
回路２９は、ブランキング信号／ＢＬＫ１をローレベル
にし、ブランキング信号／ＢＬＫ３をハイレベルに設定
するとともに、クロック信号ｆS2に同期してアドレス信
号ＡＤＤＲとクロック信号ＣＬＫを生成し、各メモリ２
６、２７、２８とＤ／Ａ変換器３１、３２、３３にそれ
ぞれ出力する。これにより画像信号を構成する１つの水
平走査線がメモリ２６、２７、２８から読み出され、Ｄ
／Ａ変換器３１、３２、３３においてアナログ信号に変
換され磁気ディスク等に出力される。
回路２９は、ブランキング信号／ＢＬＫ１をローレベル
にし、ブランキング信号／ＢＬＫ３をハイレベルに設定
するとともに、クロック信号ｆS2に同期してアドレス信
号ＡＤＤＲとクロック信号ＣＬＫを生成し、各メモリ２
６、２７、２８とＤ／Ａ変換器３１、３２、３３にそれ
ぞれ出力する。これにより画像信号を構成する１つの水
平走査線がメモリ２６、２７、２８から読み出され、Ｄ
／Ａ変換器３１、３２、３３においてアナログ信号に変
換され磁気ディスク等に出力される。
【００２３】この水平走査線の出力が完了し、すなわち
ブランキング期間に入ると、ブランキング信号／ＢＬＫ
２はローレベル（Ｌ）となるので、メモリコントロール
回路２９は、ブランキング信号／ＢＬＫ３をローレベル
に設定する。これにより、各メモリ２６、２７、２８の
データバスにペデスタルレベルの信号が発生し、Ｄ／Ａ
変換器３１、３２、３３に対して出力される。このペデ
スタルレベルの信号はＤ／Ａ変換器３１、３２、３３に
おいてアナログ信号に変換され、磁気ディスク等に出力
される。
ブランキング期間に入ると、ブランキング信号／ＢＬＫ
２はローレベル（Ｌ）となるので、メモリコントロール
回路２９は、ブランキング信号／ＢＬＫ３をローレベル
に設定する。これにより、各メモリ２６、２７、２８の
データバスにペデスタルレベルの信号が発生し、Ｄ／Ａ
変換器３１、３２、３３に対して出力される。このペデ
スタルレベルの信号はＤ／Ａ変換器３１、３２、３３に
おいてアナログ信号に変換され、磁気ディスク等に出力
される。
【００２４】ブランキング期間が終了すると、メモリコ
ントロール回路２９は再びブランキング信号／ＢＬＫ３
をハイレベルに設定するとともにアドレス信号ＡＤＤＲ
とクロック信号ＣＬＫを生成し、各メモリ２６、２７、
２８とＤ／Ａ変換器３１、３２、３３にそれぞれ出力す
る。これにより次の水平走査線がメモリ２６、２７、２
８から読み出され、Ｄ／Ａ変換器３１、３２、３３にお
いてアナログ信号に変換され磁気ディスク等に出力され
る。
ントロール回路２９は再びブランキング信号／ＢＬＫ３
をハイレベルに設定するとともにアドレス信号ＡＤＤＲ
とクロック信号ＣＬＫを生成し、各メモリ２６、２７、
２８とＤ／Ａ変換器３１、３２、３３にそれぞれ出力す
る。これにより次の水平走査線がメモリ２６、２７、２
８から読み出され、Ｄ／Ａ変換器３１、３２、３３にお
いてアナログ信号に変換され磁気ディスク等に出力され
る。
【００２５】このような動作を繰り返すことにより、各
水平走査線の間に水平あるいは垂直ブランキング期間が
形成され、１フィールドまたは１フレームの画像信号が
磁気ディスク等に記録される。
水平走査線の間に水平あるいは垂直ブランキング期間が
形成され、１フィールドまたは１フレームの画像信号が
磁気ディスク等に記録される。
【００２６】図４は、Ｄ／Ａ変換器３１から出力される
輝度信号と同期信号発生回路３４から出力される同期信
号／ＳＹＮＣとを示している。この図に示すように、ブ
ランキング期間Ｓ１はブランキング信号／ＢＬＫ３がロ
ーレベルに定められる期間に一致している。またブラン
キング期間Ｓ１は、各バスのレベルの状態すなわちペデ
スタルレベルを示す信号がＤ／Ａ変換器３１（図１）に
おいてＤ／Ａ変換され、画像有効期間Ｓ２においては、
Ｙメモリ２６から出力されたデータがＤ／Ａ変換されて
いる。なおブランキング期間Ｓ１において、ペデスタル
レベルの信号に同期信号／ＳＹＮＣが付加されている。
輝度信号と同期信号発生回路３４から出力される同期信
号／ＳＹＮＣとを示している。この図に示すように、ブ
ランキング期間Ｓ１はブランキング信号／ＢＬＫ３がロ
ーレベルに定められる期間に一致している。またブラン
キング期間Ｓ１は、各バスのレベルの状態すなわちペデ
スタルレベルを示す信号がＤ／Ａ変換器３１（図１）に
おいてＤ／Ａ変換され、画像有効期間Ｓ２においては、
Ｙメモリ２６から出力されたデータがＤ／Ａ変換されて
いる。なおブランキング期間Ｓ１において、ペデスタル
レベルの信号に同期信号／ＳＹＮＣが付加されている。
【００２７】以上のように本実施例によれば、従来のよ
うにブランキング期間のペデスタルレベルを形成するた
めの専用回路を設ける必要がなく、したがって画像信号
入出力装置の回路構成をより簡略することができる。
うにブランキング期間のペデスタルレベルを形成するた
めの専用回路を設ける必要がなく、したがって画像信号
入出力装置の回路構成をより簡略することができる。
【００２８】なお、本発明は静止画像を記録するスチル
ビデオ装置において、ＮＴＳＣ方式、ＰＡＬ方式または
ハイビジョン信号等の画像信号をスチルビデオ装置に記
録する際に、信号フォーマットを変換する装置として用
いることができる。また、動画像を記録したビデオテー
プレコーダあるいは光ディスク装置等において１こまの
静止画をディスプレイ等に表示させる際に、ビデオテー
プ等から読み出した画像信号を１こま分メモリに格納し
てディスプレイに表示させる装置に用いることができ
る。
ビデオ装置において、ＮＴＳＣ方式、ＰＡＬ方式または
ハイビジョン信号等の画像信号をスチルビデオ装置に記
録する際に、信号フォーマットを変換する装置として用
いることができる。また、動画像を記録したビデオテー
プレコーダあるいは光ディスク装置等において１こまの
静止画をディスプレイ等に表示させる際に、ビデオテー
プ等から読み出した画像信号を１こま分メモリに格納し
てディスプレイに表示させる装置に用いることができ
る。
【００２９】
【発明の効果】以上のように本発明によれば、水平およ
び垂直ブランキング期間を形成してペデスタルレベルを
設定するために、特別な回路を設ける必要がなく、小形
で簡単な構成を有する画像信号入出力装置が得られる。
び垂直ブランキング期間を形成してペデスタルレベルを
設定するために、特別な回路を設ける必要がなく、小形
で簡単な構成を有する画像信号入出力装置が得られる。
【図１】本発明の一実施例に係る画像入出力装置を示す
ブロック図である。
ブロック図である。
【図２】メモリコントロール回路内においてブランキン
グ信号／ＢＬＫ１を生成するための論理回路を示す図で
ある。
グ信号／ＢＬＫ１を生成するための論理回路を示す図で
ある。
【図３】Ｙメモリに接続されたターミネータの構成を示
す図である。
す図である。
【図４】Ｄ／Ａ変換器から出力される輝度信号と同期信
号発生回路から出力される同期信号とを示す図である。
号発生回路から出力される同期信号とを示す図である。
【図５】ブラキンキング期間を形成する従来装置の例を
示す図である。
示す図である。
２６ Ｙメモリ
２７ Ｒメモリ
２８ Ｂメモリ
ＲＡ、ＲＤ 抵抗
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 5/91,5/16
Claims (4)
- 【請求項１】 デジタルの画像信号を格納するメモリ
と、Ｄ／Ａ変換器に接続され、複数の信号線を有する前記 メ
モリのデータバスの所定の信号線に接続されたプルアッ
プ抵抗と、 前記データバスによる画像信号の出力を制御する手段と
を備え、 前記制御手段が画像信号の出力を停止させることにより
ブランキング期間が形成され、かつ前記ブランキング期
間の形成の際に前記データバスからペデスタルレベルが
出力されるように、前記所定の信号線が前記ペデスタル
レベルのデジタル値を示すビットに対応していることを
特徴とする画像信号入出力装置。 - 【請求項２】 前記抵抗の値は、メモリから画像信号が
出力される時、この画像信号が乱れないような大きさを
有することを特徴とする請求項１に記載の画像信号入出
力装置。 - 【請求項３】 前記所定の信号線を除く前記複数の信号
線が、プルダウン抵抗を介して接地されていることを特
徴とする請求項１に記載の画像信号入出力装置。 - 【請求項４】 デジタルの画像信号を格納するメモリ
と、 Ｄ／Ａ変換器に接続され、複数の信号線を有する前記メ
モリのデータバスの各々に接続された抵抗と、 前記データバスによる画像信号の出力を制御する手段と
を備え、 前記制御手段が画像信号の出力を停止させることにより
ブランキング期間が形成されるとともに前記抵抗がプル
アップ抵抗を含み、前記ブランキング期間の形成の際に
前記データバスからペデスタルレベルが出力されるよう
に、前記信号線が前記プルアップ抵抗に対応する信号線
を除いてプルダウン抵抗を介して接地されている ことを
特徴とする画像信号入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22572094A JP3401334B2 (ja) | 1993-09-02 | 1994-08-26 | 画像信号入出力装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-240276 | 1993-09-02 | ||
| JP24027693 | 1993-09-02 | ||
| JP22572094A JP3401334B2 (ja) | 1993-09-02 | 1994-08-26 | 画像信号入出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07123353A JPH07123353A (ja) | 1995-05-12 |
| JP3401334B2 true JP3401334B2 (ja) | 2003-04-28 |
Family
ID=26526796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22572094A Expired - Fee Related JP3401334B2 (ja) | 1993-09-02 | 1994-08-26 | 画像信号入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3401334B2 (ja) |
-
1994
- 1994-08-26 JP JP22572094A patent/JP3401334B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07123353A (ja) | 1995-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |