JP3415516B2 - Ｐｌｌ回路及び半導体集積回路 - Google Patents
Ｐｌｌ回路及び半導体集積回路Info
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
クロック制御回路に関し、特にＰＬＬ回路の位相比較器
の位相誤差の自動補正を行う回路に関する。
クロック制御回路に関し、特にＰＬＬ回路の位相比較器
の位相誤差の自動補正を行う回路に関する。
【０００２】
【従来の技術】外部から供給されるクロックと内部クロ
ックの位相を同期させるためのクロック同期回路の一つ
としてＰＬＬ（Phase Locked Loop；位相同期ルー
プ）回路が用いられる。図３は、半導体集積回路に設け
られた従来のＰＬＬ回路の構成を模式的に示す図であ
る。図３を参照すると、各ＬＳＩ内部のＰＬＬ回路３０
２がＬＳＩ３０１外部からのクロックと、ＬＳＩ３０１
内部のクロックツリーシンセシス（Clock Tree Synth
esis、以下「ＣＴＳ」と略記する）に連なるフリップフ
ロップ３１３〜３１５等のクロックの位相の同期をとる
ことで、不図示のボード等に配設される複数のＬＳＩ間
でのクロックの同期が実現されている。
ックの位相を同期させるためのクロック同期回路の一つ
としてＰＬＬ（Phase Locked Loop；位相同期ルー
プ）回路が用いられる。図３は、半導体集積回路に設け
られた従来のＰＬＬ回路の構成を模式的に示す図であ
る。図３を参照すると、各ＬＳＩ内部のＰＬＬ回路３０
２がＬＳＩ３０１外部からのクロックと、ＬＳＩ３０１
内部のクロックツリーシンセシス（Clock Tree Synth
esis、以下「ＣＴＳ」と略記する）に連なるフリップフ
ロップ３１３〜３１５等のクロックの位相の同期をとる
ことで、不図示のボード等に配設される複数のＬＳＩ間
でのクロックの同期が実現されている。
【０００３】ＬＳＩ３０１内のフリップフロップ３１５
のクロック入力端子ＦＦＣＬＫに供給される内部クロッ
クと、ＬＳＩ３０１外部のクロックの位相が同期してい
るか否かの判断は、ＰＬＬ回路３０２の位相比較器３０
３で、外部クロックと内部クロックの位相を比較するこ
とで行い、位相比較器３０３の後段に設けられたループ
フィルタを介し電圧制御発振器（ＶＣＯ）から出力され
る内部クロックを位相比較器３０３に帰還入力すること
で、位相同期の動作を行う。
のクロック入力端子ＦＦＣＬＫに供給される内部クロッ
クと、ＬＳＩ３０１外部のクロックの位相が同期してい
るか否かの判断は、ＰＬＬ回路３０２の位相比較器３０
３で、外部クロックと内部クロックの位相を比較するこ
とで行い、位相比較器３０３の後段に設けられたループ
フィルタを介し電圧制御発振器（ＶＣＯ）から出力され
る内部クロックを位相比較器３０３に帰還入力すること
で、位相同期の動作を行う。
【０００４】ところで、位相比較の判断が正確に行われ
るためには、位相比較器３０３までの２つの経路、すな
わちＬＳＩ３０１の外部入力端子ＲＣＬＫからインタフ
ェース（Ｉ／Ｆ）バッファ３０４を通ってＰＬＬ３０２
内の位相比較器３０３の第１の入力端に達する基準クロ
ックの経路１と、ＰＬＬ３０２の入力端子ＣＬＫＩから
ＰＬＬ３０２の位相比較器３０３の第２の入力端までの
帰還クロックの経路２の遅延時間が同一であることが前
提とされ、ＰＬＬ回路設計時に、互いに同一となるよう
にあわせ込みが行われる。
るためには、位相比較器３０３までの２つの経路、すな
わちＬＳＩ３０１の外部入力端子ＲＣＬＫからインタフ
ェース（Ｉ／Ｆ）バッファ３０４を通ってＰＬＬ３０２
内の位相比較器３０３の第１の入力端に達する基準クロ
ックの経路１と、ＰＬＬ３０２の入力端子ＣＬＫＩから
ＰＬＬ３０２の位相比較器３０３の第２の入力端までの
帰還クロックの経路２の遅延時間が同一であることが前
提とされ、ＰＬＬ回路設計時に、互いに同一となるよう
にあわせ込みが行われる。
【０００５】
【発明が解決しようとする課題】しかしながら、この２
つの経路１、２の遅延値のあわせ込みは、ＰＬＬ設計時
のものであるため、ＬＳＩの量産時の製造バラツキ等に
より、経路１、２の遅延が、同一値から外れる場合があ
る。
つの経路１、２の遅延値のあわせ込みは、ＰＬＬ設計時
のものであるため、ＬＳＩの量産時の製造バラツキ等に
より、経路１、２の遅延が、同一値から外れる場合があ
る。
【０００６】またＬＳＩのチップレベルでの設計時にお
いて、ＬＳＩ３０１の配線状況により、ＬＳＩ３０１の
外部から位相比較器３０３までの遅延値が変動する場合
がある。
いて、ＬＳＩ３０１の配線状況により、ＬＳＩ３０１の
外部から位相比較器３０３までの遅延値が変動する場合
がある。
【０００７】現在のところ、ＰＬＬの位相比較器の入力
経路に、ＬＳＩ個々の製造バラツキ及び、ＬＳＩ内部の
配線状況に由来する遅延値のズレを補正するための対策
は講じられていないというのが実情である。このため、
電気機器の誤動作、故障を発生させる一因ともなってい
る。
経路に、ＬＳＩ個々の製造バラツキ及び、ＬＳＩ内部の
配線状況に由来する遅延値のズレを補正するための対策
は講じられていないというのが実情である。このため、
電気機器の誤動作、故障を発生させる一因ともなってい
る。
【０００８】ＰＬＬ回路の従来技術として、例えば特開
平１０−０９３４２９号公報には、ＰＬＬ内の遅延回路
を制御して内部クロックと外部クロックが一致する場合
の位相誤差を小さくする回路構成が提案されている。図
４は、特開平１０−０９３４２９号公報に記載されてい
るＰＬＬ回路の構成を示す図である。図４を参照する
と、外部クロックＣＬＫＳＹＳは遅延回路２１及びクロ
ックバッファ２２を経由して内部クロックＣＬＫＢとな
り、位相比較器２３は、両クロックの位相差を検出す
る。カウンタ２４は、位相比較器２３の比較結果に基づ
いて、カウント値を変化させ、カウント値の最下位ビッ
トはトランスミッションゲート２７−０、２７−１のオ
ン・オフを制御し、カウント値の最下位以外のビットは
デコーダ２５に入力され、デコーダ２５の出力は、トラ
ンスミッションゲート２６−０〜２６−（Ｎ−１）のオ
ン、オフを制御する。
平１０−０９３４２９号公報には、ＰＬＬ内の遅延回路
を制御して内部クロックと外部クロックが一致する場合
の位相誤差を小さくする回路構成が提案されている。図
４は、特開平１０−０９３４２９号公報に記載されてい
るＰＬＬ回路の構成を示す図である。図４を参照する
と、外部クロックＣＬＫＳＹＳは遅延回路２１及びクロ
ックバッファ２２を経由して内部クロックＣＬＫＢとな
り、位相比較器２３は、両クロックの位相差を検出す
る。カウンタ２４は、位相比較器２３の比較結果に基づ
いて、カウント値を変化させ、カウント値の最下位ビッ
トはトランスミッションゲート２７−０、２７−１のオ
ン・オフを制御し、カウント値の最下位以外のビットは
デコーダ２５に入力され、デコーダ２５の出力は、トラ
ンスミッションゲート２６−０〜２６−（Ｎ−１）のオ
ン、オフを制御する。
【０００９】図４に示した構成と、図３に示した回路構
成とを比較すると、外部端子ＣＬＫＳＹＳから位相比較
器２３までが経路１に相当し、端子ＣＬＫＩから位相比
較器２３までが経路２に相当する。経路１と経路２に関
して、ＬＳＩ個々の製造バラツキ、及び、ＬＳＩ内部の
配線状況等に由来する遅延値のズレの補正の手段は講じ
られていない。
成とを比較すると、外部端子ＣＬＫＳＹＳから位相比較
器２３までが経路１に相当し、端子ＣＬＫＩから位相比
較器２３までが経路２に相当する。経路１と経路２に関
して、ＬＳＩ個々の製造バラツキ、及び、ＬＳＩ内部の
配線状況等に由来する遅延値のズレの補正の手段は講じ
られていない。
【００１０】そして、ＰＬＬ設計時に、この２つの経路
の遅延値をあわせ込むには、シミュレーション資源の確
保等、莫大なエネルギーを必要とし設計コストの増大に
つながっている。
の遅延値をあわせ込むには、シミュレーション資源の確
保等、莫大なエネルギーを必要とし設計コストの増大に
つながっている。
【００１１】また例えば特開平２−１０５９１０号公報
には、クロック発生源から供給される周波数情報と位相
情報に基づいて互いに一致したクロックを形成する複数
のクロック調整手段を備え、クロック調整手段は、クロ
ック発生源からの位相情報を有する比較クロック（ＲＥ
Ｆ）とフィードバック信号（ＦＢ）との位相差を検出す
る位相比較手段と、その位相差に応じてクロック（ＭＣ
Ｋ）を遅延させる可変遅延手段を備えた構成が開示され
ている。この特開平２−１０５９１０号公報において
も、位相比較手段に入力される比較クロック（ＲＥＦ）
とフィードバック信号（ＦＢ）との間の遅延時間の調整
についてはいっさい考慮されていない。
には、クロック発生源から供給される周波数情報と位相
情報に基づいて互いに一致したクロックを形成する複数
のクロック調整手段を備え、クロック調整手段は、クロ
ック発生源からの位相情報を有する比較クロック（ＲＥ
Ｆ）とフィードバック信号（ＦＢ）との位相差を検出す
る位相比較手段と、その位相差に応じてクロック（ＭＣ
Ｋ）を遅延させる可変遅延手段を備えた構成が開示され
ている。この特開平２−１０５９１０号公報において
も、位相比較手段に入力される比較クロック（ＲＥＦ）
とフィードバック信号（ＦＢ）との間の遅延時間の調整
についてはいっさい考慮されていない。
【００１２】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、ＰＬＬの位相同期
の精度を向上し、製造バラツキ、及びＬＳＩ内部の配線
状況に由来する位相比較精度の低下を抑止するＰＬＬ回
路及び該ＰＬＬ回路を含む半導体集積回路装置を提供す
ることにある。
なされたものであって、その目的は、ＰＬＬの位相同期
の精度を向上し、製造バラツキ、及びＬＳＩ内部の配線
状況に由来する位相比較精度の低下を抑止するＰＬＬ回
路及び該ＰＬＬ回路を含む半導体集積回路装置を提供す
ることにある。
【００１３】
【課題を解決するための手段】前記目的を達成する本発
明は、基準クロック入力端子からＰＬＬ回路の位相比較
器の第１の入力端までの第１の経路と、前記ＰＬＬ回路
から出力されるクロックを帰還入力するための前記ＰＬ
Ｌ回路の入力端から前記位相比較器の第２の入力端まで
の第２の経路に、それぞれ、遅延時間が可変に設定可能
な第１及び第２の可変遅延素子を挿入し、前記第１及び
第２の経路とそれぞれ等価な経路を含む遅延時間測定用
の第３、及び第４の経路における遅延時間の差の測定結
果に基づき、前記第１及び第２の可変遅延素子の遅延時
間を設定し、前記第１の経路と第２の経路の遅延時間を
互いに等しくする位相誤差自動補正手段を備える。
明は、基準クロック入力端子からＰＬＬ回路の位相比較
器の第１の入力端までの第１の経路と、前記ＰＬＬ回路
から出力されるクロックを帰還入力するための前記ＰＬ
Ｌ回路の入力端から前記位相比較器の第２の入力端まで
の第２の経路に、それぞれ、遅延時間が可変に設定可能
な第１及び第２の可変遅延素子を挿入し、前記第１及び
第２の経路とそれぞれ等価な経路を含む遅延時間測定用
の第３、及び第４の経路における遅延時間の差の測定結
果に基づき、前記第１及び第２の可変遅延素子の遅延時
間を設定し、前記第１の経路と第２の経路の遅延時間を
互いに等しくする位相誤差自動補正手段を備える。
【００１４】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、その好ましい一実施の形態において、
外部端子から入力される基準クロックを入力とするＰＬ
Ｌ回路で内部クロックを生成する半導体集積回路装置に
おいて、前記基準クロックを入力する前記外部端子から
前記ＰＬＬ回路の位相比較器の第１の入力端までの第１
の経路と、前記ＰＬＬ回路から出力されるクロックを帰
還クロック（フィードバック信号）として入力する前記
ＰＬＬ回路の入力端から前記位相比較器の第２の入力端
までの第２の経路に、それぞれ、遅延時間が可変に設定
可能な第１、第２の可変遅延素子を挿入し、前記第１及
び第２の経路にそれぞれ等価な経路を含む遅延時間測定
用の第３、第４の経路における遅延時間の差の測定結果
に基づき、前記第１、第２の可変遅延素子の遅延時間を
設定し、前記第１、第２の経路の遅延時間を等しくする
位相誤差自動補正手段を備える。位相誤差自動補正手段
は、前記外部端子から入力される前記基準クロックを逓
倍したクロックを生成する逓倍クロック発生器と、前記
逓倍クロック発生器から出力される逓倍クロックにより
前記第３の経路の遅延時間と前記第４の経路の遅延時間
の差をカウントするカウンタと、を備え、前記カウンタ
のカウント値に基づき、前記第１、第２の可変遅延素子
の遅延時間を設定し、前記第１、第２の経路の遅延時間
を等しくする。
する。本発明は、その好ましい一実施の形態において、
外部端子から入力される基準クロックを入力とするＰＬ
Ｌ回路で内部クロックを生成する半導体集積回路装置に
おいて、前記基準クロックを入力する前記外部端子から
前記ＰＬＬ回路の位相比較器の第１の入力端までの第１
の経路と、前記ＰＬＬ回路から出力されるクロックを帰
還クロック（フィードバック信号）として入力する前記
ＰＬＬ回路の入力端から前記位相比較器の第２の入力端
までの第２の経路に、それぞれ、遅延時間が可変に設定
可能な第１、第２の可変遅延素子を挿入し、前記第１及
び第２の経路にそれぞれ等価な経路を含む遅延時間測定
用の第３、第４の経路における遅延時間の差の測定結果
に基づき、前記第１、第２の可変遅延素子の遅延時間を
設定し、前記第１、第２の経路の遅延時間を等しくする
位相誤差自動補正手段を備える。位相誤差自動補正手段
は、前記外部端子から入力される前記基準クロックを逓
倍したクロックを生成する逓倍クロック発生器と、前記
逓倍クロック発生器から出力される逓倍クロックにより
前記第３の経路の遅延時間と前記第４の経路の遅延時間
の差をカウントするカウンタと、を備え、前記カウンタ
のカウント値に基づき、前記第１、第２の可変遅延素子
の遅延時間を設定し、前記第１、第２の経路の遅延時間
を等しくする。
【００１５】本発明は、その一実施の形態において、前
記第１の経路において、前記基準クロック入力端子はイ
ンタフェースバッファ、及び前記第１の可変遅延素子を
介して前記ＰＬＬ回路の位相比較器の第１の入力端に接
続され、前記第２の経路において、前記ＰＬＬ回路から
出力されるクロックを帰還入力するための前記ＰＬＬ回
路の入力端が前記第２の可変遅延素子を介して、前記位
相比較器の第２の入力端に接続されており、前記第３の
経路が、前記逓倍クロック発生器から出力されるクロッ
クを、第１の遅延素子、第１のインタフェースバッファ
から半導体集積回路装置外部に出力する送出路と、前記
出力されたクロックを折り返して、第２のインタフェー
スバッファを介して半導体集積回路装置内部に取り込
み、さらに第２の遅延素子を介して前記逓倍クロック発
生器に入力する帰還路よりなり、前記第４の経路が、前
記逓倍クロック発生器から出力されるクロックを、第３
の遅延素子を介してＰＬＬ回路の端部まで配線された送
出路と、前記端部で折り返し第４の遅延素子を介して前
記逓倍クロック発生器に入力する帰還路よりなり、前記
第３の経路と前記第４の経路に前記逓倍クロック発生器
から出力されるクロックを供給し、前記第３の経路と前
記第４の経路の帰還路に戻ったクロックの時間差に基づ
き、前記第３、第４の経路の遅延時間の差を前記カウン
タで測定し、前記前記カウンタのカウント値に基づき、
前記第１、第２の可変遅延素子の遅延時間を設定する。
記第１の経路において、前記基準クロック入力端子はイ
ンタフェースバッファ、及び前記第１の可変遅延素子を
介して前記ＰＬＬ回路の位相比較器の第１の入力端に接
続され、前記第２の経路において、前記ＰＬＬ回路から
出力されるクロックを帰還入力するための前記ＰＬＬ回
路の入力端が前記第２の可変遅延素子を介して、前記位
相比較器の第２の入力端に接続されており、前記第３の
経路が、前記逓倍クロック発生器から出力されるクロッ
クを、第１の遅延素子、第１のインタフェースバッファ
から半導体集積回路装置外部に出力する送出路と、前記
出力されたクロックを折り返して、第２のインタフェー
スバッファを介して半導体集積回路装置内部に取り込
み、さらに第２の遅延素子を介して前記逓倍クロック発
生器に入力する帰還路よりなり、前記第４の経路が、前
記逓倍クロック発生器から出力されるクロックを、第３
の遅延素子を介してＰＬＬ回路の端部まで配線された送
出路と、前記端部で折り返し第４の遅延素子を介して前
記逓倍クロック発生器に入力する帰還路よりなり、前記
第３の経路と前記第４の経路に前記逓倍クロック発生器
から出力されるクロックを供給し、前記第３の経路と前
記第４の経路の帰還路に戻ったクロックの時間差に基づ
き、前記第３、第４の経路の遅延時間の差を前記カウン
タで測定し、前記前記カウンタのカウント値に基づき、
前記第１、第２の可変遅延素子の遅延時間を設定する。
【００１６】本発明は、その一実施の形態において、前
記位相誤差自動補正手段が、電源投入時もしくはリセッ
ト時に、前記第１の経路と前記第２の経路の遅延時間の
測定結果に基づき、前記第１、第２の経路の遅延時間を
等しくする補正処理を行う。
記位相誤差自動補正手段が、電源投入時もしくはリセッ
ト時に、前記第１の経路と前記第２の経路の遅延時間の
測定結果に基づき、前記第１、第２の経路の遅延時間を
等しくする補正処理を行う。
【００１７】
【実施例】本発明の実施例について図面を参照して以下
に説明する。図１は、本発明の一実施例の構成を示す図
である。本発明は、製造バラツキ、及びＬＳＩ内部の配
線状況に由来する位相比較精度の低下を抑えるものであ
る。
に説明する。図１は、本発明の一実施例の構成を示す図
である。本発明は、製造バラツキ、及びＬＳＩ内部の配
線状況に由来する位相比較精度の低下を抑えるものであ
る。
【００１８】図１を参照すると、ＬＳＩ１０１の電源投
入時またはリセット実行時に、ＰＬＬ１０２内部の逓倍
クロック発生器１０５で逓倍されたクロックによって、
位相比較器１０３までの２つの経路、すなわちＬＳＩ１
０２の外部入力端子ＲＣＬＫからＩ／Ｆバッファ１１２
を通ってＰＬＬ１０２内の位相比較器１０３に達する基
準クロックの経路１と、ＰＬＬ１０２の入力端子ＣＬＫ
Ｉからの位相比較器１０３までの帰還クロックの経路２
の遅延値の差に対応する、経路３と経路４の遅延時間の
差をＰＬＬ１０２のカウンタ１０４でカウントすること
によって測定し、その測定結果によって、経路１及び経
路２上の可変遅延素子１０６，１０７を制御して、経路
１及び経路２の遅延値を同じとする。
入時またはリセット実行時に、ＰＬＬ１０２内部の逓倍
クロック発生器１０５で逓倍されたクロックによって、
位相比較器１０３までの２つの経路、すなわちＬＳＩ１
０２の外部入力端子ＲＣＬＫからＩ／Ｆバッファ１１２
を通ってＰＬＬ１０２内の位相比較器１０３に達する基
準クロックの経路１と、ＰＬＬ１０２の入力端子ＣＬＫ
Ｉからの位相比較器１０３までの帰還クロックの経路２
の遅延値の差に対応する、経路３と経路４の遅延時間の
差をＰＬＬ１０２のカウンタ１０４でカウントすること
によって測定し、その測定結果によって、経路１及び経
路２上の可変遅延素子１０６，１０７を制御して、経路
１及び経路２の遅延値を同じとする。
【００１９】ＬＳＩ１０１は、インタフェースバッファ
１１２、１１３、１１４と、ＰＬＬ１０２と、クロック
の遅延を均等化させるためのツリー状に配置・配線され
るバッファ群１２１〜１２７よりなるＣＴＳ（クロック
ツリーシンセシス）バッファ１２０と、フリップフリッ
プ１２８、１２９、１３０を備えている。ＰＬＬ１０２
は、端子ＲＣＬＫからの基準クロックと端子ＣＬＫＩか
らの内部クロックとを入力する位相比較器１０３と、イ
ンタフェースバッファ１１２及び端子ＣＬＫＩと位相比
較器１０３の入力端との間にそれぞれ挿入された第１、
第２の可変遅延素子１０６、１０７と、基準クロックを
入力とし逓倍クロックを発生する逓倍クロック発生器１
０５と、カウンタ１０４と、第１〜第４の遅延素子１０
８〜１１１とを備えている。なお、ＰＬＬ回路における
位相比較器の出力を受けるローパスフィルタ、ローパス
フィルタの出力電圧を制御電圧として入力し内部クロッ
クを出力する電圧制御発振器（ＶＣＯ）は図示されてい
ない。
１１２、１１３、１１４と、ＰＬＬ１０２と、クロック
の遅延を均等化させるためのツリー状に配置・配線され
るバッファ群１２１〜１２７よりなるＣＴＳ（クロック
ツリーシンセシス）バッファ１２０と、フリップフリッ
プ１２８、１２９、１３０を備えている。ＰＬＬ１０２
は、端子ＲＣＬＫからの基準クロックと端子ＣＬＫＩか
らの内部クロックとを入力する位相比較器１０３と、イ
ンタフェースバッファ１１２及び端子ＣＬＫＩと位相比
較器１０３の入力端との間にそれぞれ挿入された第１、
第２の可変遅延素子１０６、１０７と、基準クロックを
入力とし逓倍クロックを発生する逓倍クロック発生器１
０５と、カウンタ１０４と、第１〜第４の遅延素子１０
８〜１１１とを備えている。なお、ＰＬＬ回路における
位相比較器の出力を受けるローパスフィルタ、ローパス
フィルタの出力電圧を制御電圧として入力し内部クロッ
クを出力する電圧制御発振器（ＶＣＯ）は図示されてい
ない。
【００２０】経路１は、基準クロック入力端子ＲＣＬＫ
からＩ／Ｆバッファ１１２、第１の可変遅延素子１０６
を経て位相比較器１０３の第１の入力端までの基準クロ
ックの経路であり、経路２は、ＰＬＬ１０２の入力端子
ＣＬＫＩから第２の可変遅延素子１０７を通って位相比
較器１０３の第２の入力端までの帰還クロックの経路で
ある。
からＩ／Ｆバッファ１１２、第１の可変遅延素子１０６
を経て位相比較器１０３の第１の入力端までの基準クロ
ックの経路であり、経路２は、ＰＬＬ１０２の入力端子
ＣＬＫＩから第２の可変遅延素子１０７を通って位相比
較器１０３の第２の入力端までの帰還クロックの経路で
ある。
【００２１】経路３は、逓倍クロック発生器１０５か
ら、第１の遅延素子１０８、Ｉ／Ｆバッファ１１３の出
力端を介してＩ／Ｆバッファ１１４の入力端に折り返さ
れ、第２の遅延素子１０９を通って再び逓倍クロック発
生器１０５に帰還する経路である。
ら、第１の遅延素子１０８、Ｉ／Ｆバッファ１１３の出
力端を介してＩ／Ｆバッファ１１４の入力端に折り返さ
れ、第２の遅延素子１０９を通って再び逓倍クロック発
生器１０５に帰還する経路である。
【００２２】経路４は、逓倍クロック発生器１０５から
第３の遅延素子１１０を通ってＰＬＬ１０２の端まで達
し、再び、第４の遅延素子１１１を介して逓倍クロック
１０５に帰還する経路である。
第３の遅延素子１１０を通ってＰＬＬ１０２の端まで達
し、再び、第４の遅延素子１１１を介して逓倍クロック
１０５に帰還する経路である。
【００２３】経路３と経路４の遅延値を逓倍クロック発
生器１０５の逓倍クロックでカウンタ１０４にてそれぞ
れカウントし、カウント値に基とづき、第１、第２の可
変遅延素子１０６、１０７の遅延時間を制御する。
生器１０５の逓倍クロックでカウンタ１０４にてそれぞ
れカウントし、カウント値に基とづき、第１、第２の可
変遅延素子１０６、１０７の遅延時間を制御する。
【００２４】本発明の一実施例の動作について説明す
る。
る。
【００２５】ＬＳＩ１０１の電源投入時またはリセット
実行時に、ＬＳＩ１０１の外部入力端子ＲＣＬＫから入
力された基準クロックを入力として逓倍クロック発生器
１０５から逓倍クロックを発生し、経路３と経路４のク
ロックの遅延値を、カウンタ１０４で測定し、その測定
結果によって、第１、第２の可変遅延素子１０６、１０
７の遅延量を制御して、経路１と経路２の遅延値を同じ
にする。
実行時に、ＬＳＩ１０１の外部入力端子ＲＣＬＫから入
力された基準クロックを入力として逓倍クロック発生器
１０５から逓倍クロックを発生し、経路３と経路４のク
ロックの遅延値を、カウンタ１０４で測定し、その測定
結果によって、第１、第２の可変遅延素子１０６、１０
７の遅延量を制御して、経路１と経路２の遅延値を同じ
にする。
【００２６】経路３と経路４の遅延時間測定の際に、逓
倍クロック発生器１０５から、経路３の遅延素子１０
８、及び、経路４の遅延回路１１０に対して同時にクロ
ックパルスを出力し、例えば経路４の遅延回路１１１か
らクロックパルスが帰還入力された時点で、カウンタ１
０４をスタートさせ、経路３の遅延回路１０９からクロ
ックパルスが帰還入力された時点で、カウンタ１０４を
ストップさせる。カウンタ１０４のカウント値には、経
路３と経路４の遅延量が設定される。なお、経路４の方
が経路３よりも遅延時間は小さいものとする。
倍クロック発生器１０５から、経路３の遅延素子１０
８、及び、経路４の遅延回路１１０に対して同時にクロ
ックパルスを出力し、例えば経路４の遅延回路１１１か
らクロックパルスが帰還入力された時点で、カウンタ１
０４をスタートさせ、経路３の遅延回路１０９からクロ
ックパルスが帰還入力された時点で、カウンタ１０４を
ストップさせる。カウンタ１０４のカウント値には、経
路３と経路４の遅延量が設定される。なお、経路４の方
が経路３よりも遅延時間は小さいものとする。
【００２７】第１、第２の遅延素子１０８、１０９、及
び第３、第４の遅延素子１１０、１１１の遅延時間を等
しくし、Ｉ／Ｆバッファ１１３、１１４の遅延特性をＩ
／Ｆバッファ１１２と等しくすると、カウンタ１０４の
カウント値としては、経路３と経路４の遅延時間の差
は、経路１と経路２の遅延時間の差を２倍したものと等
価となる。
び第３、第４の遅延素子１１０、１１１の遅延時間を等
しくし、Ｉ／Ｆバッファ１１３、１１４の遅延特性をＩ
／Ｆバッファ１１２と等しくすると、カウンタ１０４の
カウント値としては、経路３と経路４の遅延時間の差
は、経路１と経路２の遅延時間の差を２倍したものと等
価となる。
【００２８】よって、第２の可変遅延素子１０７の遅延
時間を、第１の可変遅延素子１０６の遅延時間に対し
て、カウンタ１０４のカウント値の１／２に相当する遅
延量分多く設定するか、第１の可変遅延素子１０６の遅
延時間を、第２の可変遅延素子１０７の遅延時間に対し
て、カウンタ１０４のカウント値の１／２に相当する遅
延量分小さく設定することで、経路１と経路２の遅延時
間が一致し、製造バラツキやＬＳＩ内部の配線状況が変
わっても、常に精度の高い位相比較ができる。
時間を、第１の可変遅延素子１０６の遅延時間に対し
て、カウンタ１０４のカウント値の１／２に相当する遅
延量分多く設定するか、第１の可変遅延素子１０６の遅
延時間を、第２の可変遅延素子１０７の遅延時間に対し
て、カウンタ１０４のカウント値の１／２に相当する遅
延量分小さく設定することで、経路１と経路２の遅延時
間が一致し、製造バラツキやＬＳＩ内部の配線状況が変
わっても、常に精度の高い位相比較ができる。
【００２９】なお、第１、第２の可変遅延素子１０６、
１０７は、例えばＣＭＯＳインバータを構成するＰチャ
ネルＭＯＳトランジスタのソースと高電位電源間に並列
に接続されたＰチャネルＭＯＳトランジスタ群と、ＣＭ
ＯＳインバータを構成するＮチャネルＭＯＳトランジス
タのソースと低電位電源間に並列に接続されたＮチャネ
ルＭＯＳトランジスタ群とを備えたインバータを単位遅
延回路として備え、ＮチャネルＭＯＳトランジスタ群の
ゲートとＰチャネルＭＯＳトランジスタ群のゲートに、
カウンタ１０４のカウント出力とその反転信号をそれぞ
れ接続することで電流駆動能力を可変させることで、遅
延量を可変に設定する構成としてもよい。
１０７は、例えばＣＭＯＳインバータを構成するＰチャ
ネルＭＯＳトランジスタのソースと高電位電源間に並列
に接続されたＰチャネルＭＯＳトランジスタ群と、ＣＭ
ＯＳインバータを構成するＮチャネルＭＯＳトランジス
タのソースと低電位電源間に並列に接続されたＮチャネ
ルＭＯＳトランジスタ群とを備えたインバータを単位遅
延回路として備え、ＮチャネルＭＯＳトランジスタ群の
ゲートとＰチャネルＭＯＳトランジスタ群のゲートに、
カウンタ１０４のカウント出力とその反転信号をそれぞ
れ接続することで電流駆動能力を可変させることで、遅
延量を可変に設定する構成としてもよい。
【００３０】図２は、本発明の第２の実施例の構成を示
す図である。図２を参照すると、補本発明の第２の実施
例においては、図１に示した前記実施例と相違して、カ
ウンタ１０４Ａが、初期値がロードされるカウンタとし
て構成され、該初期値を設定する端子１１５を備えてい
る。
す図である。図２を参照すると、補本発明の第２の実施
例においては、図１に示した前記実施例と相違して、カ
ウンタ１０４Ａが、初期値がロードされるカウンタとし
て構成され、該初期値を設定する端子１１５を備えてい
る。
【００３１】端子１１５からカウンタ１０４の初期値の
変更を行うことにより、ＬＳＩ１０１の基準クロック端
子ＲＣＬＫから位相比較器１０２の入力端の間の経路１
と経路２の間に任意の遅延時間の差（位相差）を与える
ことができる。
変更を行うことにより、ＬＳＩ１０１の基準クロック端
子ＲＣＬＫから位相比較器１０２の入力端の間の経路１
と経路２の間に任意の遅延時間の差（位相差）を与える
ことができる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００３３】本発明の第１の効果は、ＰＬＬの位相同期
の精度を向上することができる、ということである。
の精度を向上することができる、ということである。
【００３４】その理由は、本発明においては、ＰＬＬ内
の位相比較器で位相が比較される２つの経路の遅延値
を、自動で補正する構成としているためである。
の位相比較器で位相が比較される２つの経路の遅延値
を、自動で補正する構成としているためである。
【００３５】本発明によれば、製造バラツキやＬＳＩ内
部の配線状況がが変わっても、常に精度の高い位相比較
を行うことができる。
部の配線状況がが変わっても、常に精度の高い位相比較
を行うことができる。
【００３６】本発明の第２の効果は、ＰＬＬによる位相
同期の精度が向上したことにより、ＬＳＩの回路動作の
安定性を向上する、ということである。
同期の精度が向上したことにより、ＬＳＩの回路動作の
安定性を向上する、ということである。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の構成を示す図である。
【図３】従来の回路構成の一例を示す図である。
【図４】従来の回路構成の別の例を示す図である。
２１、２９ 遅延素子
２２ バッファ
２４ アップダウンカウンタ
２５ デコーダ
２６、２７ トランスファゲート
１０１、２０１、３０１ ＬＳＩ
１０２ ＰＬＬ
２３、１０３、３０２ 位相比較器
１０４ カウンタ
１０５ 逓信クロック発生器
１０６、１０７ 可変遅延素子
１０８、１０９、１１０、１１１ 遅延素子
１１２、１１３、１１４、２１２、３０４ インタフェ
ースバッファ １２０ ＣＴＳバッファ １２１〜１２７、３０６〜３１２ バッファ １２８〜１３０、３１３〜３１５ フリップフロップ
ースバッファ １２０ ＣＴＳバッファ １２１〜１２７、３０６〜３１２ バッファ １２８〜１３０、３１３〜３１５ フリップフロップ
Claims (10)
- 【請求項１】基準クロック入力端子からＰＬＬ回路の位
相比較器の第１の入力端までの第１の経路と、前記ＰＬ
Ｌ回路から出力されるクロックを帰還クロックとして入
力する前記ＰＬＬ回路の入力端から前記位相比較器の第
２の入力端までの第２の経路に、それぞれ挿入され、遅
延時間が可変に設定可能な第１及び第２の可変遅延素子
と、 前記第１及び第２の経路とそれぞれ等価な経路を含む遅
延時間測定用の第３及び第４の経路における遅延時間の
差の測定結果に基づき、前記第１及び第２の可変遅延素
子の遅延時間を設定し、前記第１の経路と第２の経路の
遅延時間を互いに等しくする位相誤差自動補正手段と、 を備えたことを特徴とするＰＬＬ回路。 - 【請求項２】前記位相誤差自動補正手段が、入力された
基準クロックを逓倍したクロックを生成する逓倍クロッ
ク発生器と、 前記逓倍クロック発生器から出力される逓倍クロックに
より、前記第３の経路と前記第４の経路の遅延時間の差
を計数するカウンタと、 を備え、前記カウンタのカウント値に基づき、前記第
１、第２の可変遅延素子の遅延時間を設定し、前記第１
の経路と前記第２の経路の遅延時間を等しくしたことを
特徴とする請求項１記載のＰＬＬ回路。 - 【請求項３】前記第１の経路において、前記基準クロッ
ク入力端子から入力された基準クロックはインタフェー
スバッファ、及び前記第１の可変遅延素子を介して前記
ＰＬＬ回路の位相比較器の第１の入力端に入力され、 前記第２の経路において、前記ＰＬＬ回路の入力端から
入力された前記帰還クロックは前記第２の可変遅延素子
を介して、前記ＰＬＬ回路の位相比較器の第２の入力端
に入力されており、 前記第３の経路は、前記逓倍クロック発生器から出力さ
れるクロックが第１の遅延素子及び第１のインタフェー
スバッファを介して出力端子から出力された後に折り返
されて入力端子に入力され第２のインタフェースバッフ
ァ、及び第２の遅延素子を介して前記逓倍クロック発生
器に帰還入力される経路よりなり、 前記第４の経路は、前記逓倍クロック発生器から出力さ
れるクロックが第３の遅延素子を介してＰＬＬ回路の領
域端部まで送出されて折り返され第４の遅延素子を介し
て前記逓倍クロック発生器に帰還入力される経路よりな
り、 前記逓倍クロック発生器から前記第３の経路と前記第４
の経路に送出したクロックが前記逓倍クロック発生器に
戻るまでの遅延時間の差を前記カウンタで測定し、 前記カウンタのカウント値に基づき、前記第１及び第２
の可変遅延素子の遅延時間を設定する、ことを特徴とす
る請求項２記載のＰＬＬ回路。 - 【請求項４】電源投入時もしくはリセット時に、前記位
相誤差自動補正手段が、前記第３の経路と前記第４の経
路の遅延時間の測定結果に基づき、前記第１の経路と前
記第２の経路の遅延時間を等しくする調整処理を行う、
ことを特徴とする請求項１乃至３のいずれか一に記載の
ＰＬＬ回路。 - 【請求項５】前記カウンタの初期値が外部から設定自在
とされている、ことを特徴とする請求項２又は３に記載
のＰＬＬ回路。 - 【請求項６】外部端子から入力した基準クロックから内
部クロックを生成出力するＰＬＬ回路を備えた半導体集
積回路装置において、 前記基準クロックを入力する前記外部端子から前記ＰＬ
Ｌ回路の位相比較器の第１の入力端までの第１の経路
と、前記ＰＬＬ回路から供給される前記半導体集積回路
の内部回路に内部クロックを帰還クロックとして入力す
る前記ＰＬＬ回路の入力端から前記位相比較器の第２の
入力端までの第２の経路に、それぞれ、遅延時間が可変
に設定可能な第１、第２の可変遅延素子を挿入し、 前記第１及び第２の経路とそれぞれ等価な経路を含む遅
延時間測定用の第３、第４の経路における遅延時間の差
の測定結果に基づき、前記第１、第２の可変遅延素子の
遅延時間を設定し、前記第１の経路と前記第２の経路の
遅延時間を等しくする位相誤差自動補正手段を備えたこ
とを特徴とする半導体集積回路装置。 - 【請求項７】前記位相誤差自動補正手段が、前記外部端
子から入力される前記基準クロックを逓倍したクロック
を生成する逓倍クロック発生器と、 前記逓倍クロック発生器から出力される逓倍クロックに
より前記第３の経路の遅延時間と前記第４の経路の遅延
時間の差をカウントするカウンタと、を備え、 前記カウンタのカウント値に基づき、前記第１、第２の
可変遅延素子の遅延時間を設定し、前記第１の経路と前
記第２の経路の遅延時間を等しくしたことを特徴とする
請求項６記載の半導体集積回路装置。 - 【請求項８】前記第１の経路において、前記基準クロッ
ク入力端子から入力された基準クロックはインタフェー
スバッファ、及び前記第１の可変遅延素子を介して前記
ＰＬＬ回路の前記位相比較器の第１の入力端に入力さ
れ、 前記第２の経路において、前記ＰＬＬ回路の入力端から
入力された前記帰還クロックは前記第２の可変遅延素子
を介して、前記位相比較器の第２の入力端に入力されて
おり、 前記第３の経路が、前記逓倍クロック発生器から出力さ
れるクロックを、第１の遅延素子、及び第１のインタフ
ェースバッファを介して前記半導体集積回路装置外部に
出力する送出路と、前記出力されたクロックをそのまま
折り返し第２のインタフェースバッファを介して前記半
導体集積回路装置内部に取り込み、さらに第２の遅延素
子を介して前記逓倍クロック発生器に入力する帰還路よ
りなり、 前記第４の経路が、前記逓倍クロック発生器から出力さ
れるクロックを、第３の遅延素子を介して前記ＰＬＬ回
路の端部まで送出する送出路と、前記端部まで送出され
たクロックを折り返し第４の遅延素子を介して前記逓倍
クロック発生器に入力する帰還路よりなり、 前記逓倍クロック発生器から前記第３の経路と前記第４
の経路に送出したクロックが前記逓倍クロック発生器に
戻るまでの遅延時間の差を前記カウンタで測定し、 前記カウンタのカウント値に基づき、前記第１、第２の
可変遅延素子の遅延時間を設定する、ことを特徴とする
請求項７記載の半導体集積回路装置。 - 【請求項９】前記位相誤差自動補正手段が、電源投入時
もしくはリセット時に、前記第３の経路と前記第４の経
路の遅延時間の測定結果に基づき、前記第１の経路と前
記第２の経路の遅延時間を等しくする補正処理を行う、
ことを特徴とする請求項６乃至８のいずれか一に記載の
半導体集積回路装置。 - 【請求項１０】前記カウンタの初期値が外部端子から設
定自在とされている、ことを特徴とする請求項７又は８
に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28792899A JP3415516B2 (ja) | 1999-10-08 | 1999-10-08 | Ｐｌｌ回路及び半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28792899A JP3415516B2 (ja) | 1999-10-08 | 1999-10-08 | Ｐｌｌ回路及び半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001111415A JP2001111415A (ja) | 2001-04-20 |
| JP3415516B2 true JP3415516B2 (ja) | 2003-06-09 |
Family
ID=17723554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28792899A Expired - Fee Related JP3415516B2 (ja) | 1999-10-08 | 1999-10-08 | Ｐｌｌ回路及び半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3415516B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003188720A (ja) | 2001-12-21 | 2003-07-04 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
| JP4079733B2 (ja) | 2002-09-26 | 2008-04-23 | Ｎｅｃエレクトロニクス株式会社 | 位相同期ループ回路 |
| KR100825718B1 (ko) | 2005-12-08 | 2008-04-29 | 한국전자통신연구원 | 위상 고정 검출 장치 |
-
1999
- 1999-10-08 JP JP28792899A patent/JP3415516B2/ja not_active Expired - Fee Related
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|---|---|
| JP2001111415A (ja) | 2001-04-20 |
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