JP3415545B2 - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
- Publication number
- JP3415545B2 JP3415545B2 JP2000041768A JP2000041768A JP3415545B2 JP 3415545 B2 JP3415545 B2 JP 3415545B2 JP 2000041768 A JP2000041768 A JP 2000041768A JP 2000041768 A JP2000041768 A JP 2000041768A JP 3415545 B2 JP3415545 B2 JP 3415545B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- silicon
- oxide film
- manufacturing
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Recrystallisation Techniques (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造に
おける歩留りの向上に関するものであり、特に重金属元
素の影響を軽減させるための半導体基板の製造方法に関
する。
おける歩留りの向上に関するものであり、特に重金属元
素の影響を軽減させるための半導体基板の製造方法に関
する。
【０００２】
【従来の技術】［従来技術１］半導体はその中に含まれ
る不純物によってｐ型とｎ型に区分され、半導体装置は
このｐ型、ｎ型の組み合わせによってその機能が働くこ
とになる。通常、半導体の中に含ませる不純物はイオン
注入法や拡散法により導入されるが、これらの方法では
急峻な不純物濃度勾配を形成することや、不純物濃度の
高い層の上に不純物濃度の低い層を形成することは技術
的に困難となる。そこで、この問題を解決するために半
導体基板の主表面にエピタキシャル成長を行った半導体
基板（以後「エピタキシャル基板」という）が用いられ
ている。この方法を用いると、不純物濃度の急峻な勾配
を形成することや不純物濃度の高い層の上に不純物濃度
の低い層を形成することが容易に可能となり、半導体素
子の高耐圧化、ラッチアップ耐性の向上、対α線強度向
上等が望める。また、エピタキシャル基板は、基板表面
の結晶欠陥が少ないので、このこともエピタキシャル基
板が用いられる理由となっている。
る不純物によってｐ型とｎ型に区分され、半導体装置は
このｐ型、ｎ型の組み合わせによってその機能が働くこ
とになる。通常、半導体の中に含ませる不純物はイオン
注入法や拡散法により導入されるが、これらの方法では
急峻な不純物濃度勾配を形成することや、不純物濃度の
高い層の上に不純物濃度の低い層を形成することは技術
的に困難となる。そこで、この問題を解決するために半
導体基板の主表面にエピタキシャル成長を行った半導体
基板（以後「エピタキシャル基板」という）が用いられ
ている。この方法を用いると、不純物濃度の急峻な勾配
を形成することや不純物濃度の高い層の上に不純物濃度
の低い層を形成することが容易に可能となり、半導体素
子の高耐圧化、ラッチアップ耐性の向上、対α線強度向
上等が望める。また、エピタキシャル基板は、基板表面
の結晶欠陥が少ないので、このこともエピタキシャル基
板が用いられる理由となっている。
【０００３】［従来技術２］一方、半導体装置の高集積
化や微細化に伴いその製造工程は複雑化するため、製造
工程中に金属汚染の影響を受ける機会が多くなる。金属
はシリコン結晶内で析出する等デバイス特性を劣化させ
る要因となっているため、金属汚染の低減化が図られて
いるが、技術的問題やコスト的問題から、この金属汚染
を完全に防止することは難しい問題となっている。
化や微細化に伴いその製造工程は複雑化するため、製造
工程中に金属汚染の影響を受ける機会が多くなる。金属
はシリコン結晶内で析出する等デバイス特性を劣化させ
る要因となっているため、金属汚染の低減化が図られて
いるが、技術的問題やコスト的問題から、この金属汚染
を完全に防止することは難しい問題となっている。
【０００４】そのため、半導体基板中に侵入した金属汚
染物質を半導体基板の主表面側のデバイス活性領域以外
の部分に捕獲するようにして、金属汚染が生じてもデバ
イス特性の劣化を防ぐことが可能なゲッタリング技術
が、比較的コストが安く歩留りも改善されることから、
半導体装置の製造に広く活用されている。このゲッタリ
ング技術の一手法として半導体基板の裏面に金属元素を
捕獲するための多結晶シリコンによるゲッタリングサイ
トを形成するエクストリンシックゲッタリング手法が存
在する。
染物質を半導体基板の主表面側のデバイス活性領域以外
の部分に捕獲するようにして、金属汚染が生じてもデバ
イス特性の劣化を防ぐことが可能なゲッタリング技術
が、比較的コストが安く歩留りも改善されることから、
半導体装置の製造に広く活用されている。このゲッタリ
ング技術の一手法として半導体基板の裏面に金属元素を
捕獲するための多結晶シリコンによるゲッタリングサイ
トを形成するエクストリンシックゲッタリング手法が存
在する。
【０００５】［従来例］上記した従来技術１および従来
技術２は半導体装置の製造において近年益々その重要性
を増し、頻繁に利用される技術となっている。そのた
め、この従来技術１と従来技術２を組み合わせた半導体
基板が用いられることもある。ここで、以下に図５を用
いてこの従来技術１と従来技術２を組み合わせた半導体
基板の製造方法を従来例として説明する。図５（ａ）〜
（ｉ）はこの従来例による半導体基板の製造工程を工程
順に示した図である。
技術２は半導体装置の製造において近年益々その重要性
を増し、頻繁に利用される技術となっている。そのた
め、この従来技術１と従来技術２を組み合わせた半導体
基板が用いられることもある。ここで、以下に図５を用
いてこの従来技術１と従来技術２を組み合わせた半導体
基板の製造方法を従来例として説明する。図５（ａ）〜
（ｉ）はこの従来例による半導体基板の製造工程を工程
順に示した図である。
【０００６】まず、図５（ａ）に示すように、高濃度に
不純物を含んだＳｉ単結晶インゴットを外径研削により
円柱形に加工し、この円柱形のインゴット１をブロック
毎に切断する。次に、切断されたインゴット１のスライ
スを行い、ウェーハ状のＳｉ基板２を切り出す（図５
（ｂ））。なお、以下の工程を示す図５（ｃ）〜（ｉ）
はＳｉ基板２の断面を示したものである。切り出された
Ｓｉ基板２（図５（ｃ））は周辺部の角を落とすために
面取り加工が行われ（図５（ｄ））、その後、凹凸をな
くし、平行度を高めるために機械研磨が行われる（図５
（ｅ））。次に、Ｓｉ基板２の表面層に形成されたダメ
ージ層（図示せず）をエッチングにより除去し、その後
Ｓｉ基板２の裏面、若しくは表面および裏面の両面にゲ
ッタリングサイトとなる多結晶シリコン層４を５００〜
２０００ｎｍ程度形成する（図５（ｆ））。その後、オ
ートドーピングを防止するためのブロックキング酸化膜
５を多結晶シリコン層４上に形成する（図５（ｇ））。
次いで、機械的化学的研磨により、このＳｉ基板２の主
表面側の多結晶シリコン層４とブロッキング酸化膜５を
除去すると当時に、除去された後のＳｉ基板２の主表面
を鏡面状にする（図５（ｈ））。最後に、この研磨され
たＳｉ基板２の表面にエピタキシャルＳｉ層６を０．１
〜２５μｍ程度成長させる（図５（ｉ））。
不純物を含んだＳｉ単結晶インゴットを外径研削により
円柱形に加工し、この円柱形のインゴット１をブロック
毎に切断する。次に、切断されたインゴット１のスライ
スを行い、ウェーハ状のＳｉ基板２を切り出す（図５
（ｂ））。なお、以下の工程を示す図５（ｃ）〜（ｉ）
はＳｉ基板２の断面を示したものである。切り出された
Ｓｉ基板２（図５（ｃ））は周辺部の角を落とすために
面取り加工が行われ（図５（ｄ））、その後、凹凸をな
くし、平行度を高めるために機械研磨が行われる（図５
（ｅ））。次に、Ｓｉ基板２の表面層に形成されたダメ
ージ層（図示せず）をエッチングにより除去し、その後
Ｓｉ基板２の裏面、若しくは表面および裏面の両面にゲ
ッタリングサイトとなる多結晶シリコン層４を５００〜
２０００ｎｍ程度形成する（図５（ｆ））。その後、オ
ートドーピングを防止するためのブロックキング酸化膜
５を多結晶シリコン層４上に形成する（図５（ｇ））。
次いで、機械的化学的研磨により、このＳｉ基板２の主
表面側の多結晶シリコン層４とブロッキング酸化膜５を
除去すると当時に、除去された後のＳｉ基板２の主表面
を鏡面状にする（図５（ｈ））。最後に、この研磨され
たＳｉ基板２の表面にエピタキシャルＳｉ層６を０．１
〜２５μｍ程度成長させる（図５（ｉ））。
【０００７】以上に述べた製造工程により、半導体基板
２の主表面にエピタキシャルＳｉ層６を備え、裏面には
ゲッタリングサイトとなる多結晶シリコン層４を備えた
半導体基板を作製することができる。
２の主表面にエピタキシャルＳｉ層６を備え、裏面には
ゲッタリングサイトとなる多結晶シリコン層４を備えた
半導体基板を作製することができる。
【０００８】
【発明が解決しようとする課題】ところで、通常エピタ
キシャル基板の製造工程において、Ｓｉ基板の自然酸化
膜を除去し、エピタキシャル成長をさせる工程が存在
し、この工程でＳｉ基板を１０００〜１２００℃に加熱
する必要が生じる。また、半導体装置の製造工程中に
も、熱酸化工程やウェルのドライブイン等の熱処理を行
う必要があり、頻繁に７００℃〜１２００℃程度の熱処
理が行われる。
キシャル基板の製造工程において、Ｓｉ基板の自然酸化
膜を除去し、エピタキシャル成長をさせる工程が存在
し、この工程でＳｉ基板を１０００〜１２００℃に加熱
する必要が生じる。また、半導体装置の製造工程中に
も、熱酸化工程やウェルのドライブイン等の熱処理を行
う必要があり、頻繁に７００℃〜１２００℃程度の熱処
理が行われる。
【０００９】そのため、これらの熱処理によりＳｉ基板
２に高濃度にドープされたボロンやリン、アンチモン、
ヒ素等の不純物がＳｉ基板から飛び出す、いわゆる外方
拡散現象が生じる。その結果、ゲッタリングサイトとな
る多結晶シリコン層４中には多くのドーパント不純物が
入り込み、この多結晶シリコン層４のグレインは大きく
成長してしまう。多結晶シリコンではグレインの粒界に
おける歪み場や格子不整合による歪み場がゲッタリング
サイトの一つであるために、グレインサイズが大きくな
ることでゲッタリング能力が大きく低下することが知ら
れている（津屋秀樹著「超ＬＳＩプロセス制御工学」発
行元：丸善株式会社参照）。
２に高濃度にドープされたボロンやリン、アンチモン、
ヒ素等の不純物がＳｉ基板から飛び出す、いわゆる外方
拡散現象が生じる。その結果、ゲッタリングサイトとな
る多結晶シリコン層４中には多くのドーパント不純物が
入り込み、この多結晶シリコン層４のグレインは大きく
成長してしまう。多結晶シリコンではグレインの粒界に
おける歪み場や格子不整合による歪み場がゲッタリング
サイトの一つであるために、グレインサイズが大きくな
ることでゲッタリング能力が大きく低下することが知ら
れている（津屋秀樹著「超ＬＳＩプロセス制御工学」発
行元：丸善株式会社参照）。
【００１０】以上のように、従来技術１および従来技術
２を組み合わせた半導体基板を製造する場合、またこの
ような半導体基板を用いた半導体装置を製造する場合、
高温熱処理によるドーパント不純物の外方拡散現象によ
りゲッタリング層のグレインサイズが大きくなり、ゲッ
タリング能力が低下する問題が生じることになる。
２を組み合わせた半導体基板を製造する場合、またこの
ような半導体基板を用いた半導体装置を製造する場合、
高温熱処理によるドーパント不純物の外方拡散現象によ
りゲッタリング層のグレインサイズが大きくなり、ゲッ
タリング能力が低下する問題が生じることになる。
【００１１】本発明は上記した問題点にかんがみてなさ
れたものであり、その目的は、裏面側にゲッタリングサ
イトとなる多結晶シリコン層を有し、表面側にエピタキ
シャル層を有する高濃度に不純物を含んだ半導体基板に
おいて、高温熱処理によるゲッタリング能力の低下を防
止した半導体基板の製造方法を提供することにある。
れたものであり、その目的は、裏面側にゲッタリングサ
イトとなる多結晶シリコン層を有し、表面側にエピタキ
シャル層を有する高濃度に不純物を含んだ半導体基板に
おいて、高温熱処理によるゲッタリング能力の低下を防
止した半導体基板の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記した目的を達成する
ために、本発明による半導体基板の製造方法は、シリコ
ンエピタキシャル成長基板を製造する製造方法であっ
て、高濃度に不純物をドーピングしたシリコンインゴッ
トから切り出したシリコン基板の表面ダメージ層を除去
する工程と、前記シリコン基板を１１００°Ｃ以上、か
つシリコン基板の溶融温度以下の温度で熱処理し、前記
シリコン基板の表面および裏面近傍に存在する前記不純
物を外方拡散させる工程と、前記シリコン基板の両面に
ノンドープ多結晶シリコン膜のゲッタリングサイトを形
成する工程と、該多結晶シリコン膜上にオートドーピン
グを防止するブロッキング酸化膜を形成する工程と、前
記シリコン基板の一主面上の前記ブロッキング酸化膜、
および前記多結晶シリコン膜を除去し鏡面状にする工程
と、前記一主面上の該鏡面状表面にシリコンエピタキシ
ャル成長させる工程と、からなることを特徴とするシリ
コンエピタキシャル成長基板の製造方法である。
ために、本発明による半導体基板の製造方法は、シリコ
ンエピタキシャル成長基板を製造する製造方法であっ
て、高濃度に不純物をドーピングしたシリコンインゴッ
トから切り出したシリコン基板の表面ダメージ層を除去
する工程と、前記シリコン基板を１１００°Ｃ以上、か
つシリコン基板の溶融温度以下の温度で熱処理し、前記
シリコン基板の表面および裏面近傍に存在する前記不純
物を外方拡散させる工程と、前記シリコン基板の両面に
ノンドープ多結晶シリコン膜のゲッタリングサイトを形
成する工程と、該多結晶シリコン膜上にオートドーピン
グを防止するブロッキング酸化膜を形成する工程と、前
記シリコン基板の一主面上の前記ブロッキング酸化膜、
および前記多結晶シリコン膜を除去し鏡面状にする工程
と、前記一主面上の該鏡面状表面にシリコンエピタキシ
ャル成長させる工程と、からなることを特徴とするシリ
コンエピタキシャル成長基板の製造方法である。
【００１３】また、シリコンエピタキシャル成長基板を
製造する製造方法であって、高濃度に不純物をドーピン
グしたシリコンインゴットから切り出したシリコン基板
の表面ダメージ層を除去する工程と、前記シリコン基板
を酸化雰囲気で１１００°Ｃ以上、かつシリコン基板の
溶融温度以下の温度で熱処理し、酸化膜を該基板の両面
に形成するとともに前記基板の表面および裏面近傍に存
在する前記不純物を前記酸化膜内に拡散させる工程と、
前記酸化膜を除去する工程と、前記シリコン基板の両面
にノンドープ多結晶シリコン膜のゲッタリングサイトを
形成する工程と、該多結晶シリコン膜上にオートドーピ
ングを防止するブロッキング酸化膜を形成する工程と、
前記シリコン基板の一主面上の前記ブロッキング酸化
膜、および前記多結晶シリコン膜を除去し鏡面状にする
工程と、前記一主面上の該鏡面状表面にシリコンエピタ
キシャル成長する工程と、からなることを特徴とするシ
リコンエピタキシャル成長基板の製造方法である。
製造する製造方法であって、高濃度に不純物をドーピン
グしたシリコンインゴットから切り出したシリコン基板
の表面ダメージ層を除去する工程と、前記シリコン基板
を酸化雰囲気で１１００°Ｃ以上、かつシリコン基板の
溶融温度以下の温度で熱処理し、酸化膜を該基板の両面
に形成するとともに前記基板の表面および裏面近傍に存
在する前記不純物を前記酸化膜内に拡散させる工程と、
前記酸化膜を除去する工程と、前記シリコン基板の両面
にノンドープ多結晶シリコン膜のゲッタリングサイトを
形成する工程と、該多結晶シリコン膜上にオートドーピ
ングを防止するブロッキング酸化膜を形成する工程と、
前記シリコン基板の一主面上の前記ブロッキング酸化
膜、および前記多結晶シリコン膜を除去し鏡面状にする
工程と、前記一主面上の該鏡面状表面にシリコンエピタ
キシャル成長する工程と、からなることを特徴とするシ
リコンエピタキシャル成長基板の製造方法である。
【００１４】あらかじめ、シリコン基板に１１００℃以
上の熱処理を行い、基板の表面および裏面近傍に存在す
る不純物を外方拡散させてから、前記多結晶シリコン層
およびエピタキシャル層を形成するので、シリコン基板
中の不純物濃度を断面で見たとき、中心部が高く表面お
よび裏面近傍で低くすることができ、半導体基板裏面側
近傍の不純物濃度が低くなるため、高温熱処理を行って
も、ゲッタリングサイトとなる多結晶シリコン層に外方
拡散により入り込む不純物の量を抑制でき、多結晶シリ
コン層におけるグレイン成長が抑制され、ゲッタリング
能力の低下も抑制される。
上の熱処理を行い、基板の表面および裏面近傍に存在す
る不純物を外方拡散させてから、前記多結晶シリコン層
およびエピタキシャル層を形成するので、シリコン基板
中の不純物濃度を断面で見たとき、中心部が高く表面お
よび裏面近傍で低くすることができ、半導体基板裏面側
近傍の不純物濃度が低くなるため、高温熱処理を行って
も、ゲッタリングサイトとなる多結晶シリコン層に外方
拡散により入り込む不純物の量を抑制でき、多結晶シリ
コン層におけるグレイン成長が抑制され、ゲッタリング
能力の低下も抑制される。
【００１５】
【発明の実施の形態】以下、本発明による実施の形態に
ついて図面を参照して説明する。
ついて図面を参照して説明する。
【００１６】図１は、本発明による半導体基板の製造方
法により製造した基板の構成および作用を従来例と比較
して模式的に示した図であり、（ａ）は本発明による半
導体基板、（ｂ）は従来例による半導体基板を示したも
のである。
法により製造した基板の構成および作用を従来例と比較
して模式的に示した図であり、（ａ）は本発明による半
導体基板、（ｂ）は従来例による半導体基板を示したも
のである。
【００１７】図１（ｂ）に示すように、不純物を高濃度
に有するＳｉ基板２の表面側にエピタキシャル層６を有
し裏面側にゲッタリングサイトとなる多結晶シリコン層
４を有する従来の半導体基板１０は、高温熱処理を加え
ると、Ｓｉ基板２に高濃度にドープされていた不純物９
が外方拡散により多結晶シリコン層４に入り込むのでグ
レインサイズが大きくなり、ゲッタリング能力が低下す
る。
に有するＳｉ基板２の表面側にエピタキシャル層６を有
し裏面側にゲッタリングサイトとなる多結晶シリコン層
４を有する従来の半導体基板１０は、高温熱処理を加え
ると、Ｓｉ基板２に高濃度にドープされていた不純物９
が外方拡散により多結晶シリコン層４に入り込むのでグ
レインサイズが大きくなり、ゲッタリング能力が低下す
る。
【００１８】これに対し、図１（ａ）に示すように、本
発明によれば、不純物を高濃度に有するＳｉ基板２の裏
面側に多結晶シリコン層４を形成する前に、１１００℃
以上かつシリコン基板の溶融温度以下の熱処理を加え、
あらかじめＳｉ基板２の表面および裏面近傍に存在する
ドーパント不純物９を外方拡散させる。すると、Ｓｉ基
板２の不純物濃度は断面で見た場合中心部が高く表面お
よび裏面近傍では低くなる。その後、Ｓｉ基板２の裏面
側にゲッタリングサイトとなる多結晶シリコン層４を形
成し、表面側にエピタキシャルＳｉ層６を成長させる。
このようにして製造した半導体基板１１に高温熱処理を
加えると、Ｓｉ基板２の裏面側近傍の不純物濃度は低い
ため、外方拡散する不純物９の量が従来例に比較して低
いのでグレイン成長が抑制される。従って、ゲッタリン
グ能力の低下も抑制される。また、Ｓｉ基板２の表面側
の不純物濃度も低くなるため、不純物のオートドーピン
グ、ミスフィット転位の発生が抑制される。
発明によれば、不純物を高濃度に有するＳｉ基板２の裏
面側に多結晶シリコン層４を形成する前に、１１００℃
以上かつシリコン基板の溶融温度以下の熱処理を加え、
あらかじめＳｉ基板２の表面および裏面近傍に存在する
ドーパント不純物９を外方拡散させる。すると、Ｓｉ基
板２の不純物濃度は断面で見た場合中心部が高く表面お
よび裏面近傍では低くなる。その後、Ｓｉ基板２の裏面
側にゲッタリングサイトとなる多結晶シリコン層４を形
成し、表面側にエピタキシャルＳｉ層６を成長させる。
このようにして製造した半導体基板１１に高温熱処理を
加えると、Ｓｉ基板２の裏面側近傍の不純物濃度は低い
ため、外方拡散する不純物９の量が従来例に比較して低
いのでグレイン成長が抑制される。従って、ゲッタリン
グ能力の低下も抑制される。また、Ｓｉ基板２の表面側
の不純物濃度も低くなるため、不純物のオートドーピン
グ、ミスフィット転位の発生が抑制される。
【００１９】
【実施例】以下、図２および図３を用いて、本発明によ
る第１の実施例および第２の実施例について説明する。
る第１の実施例および第２の実施例について説明する。
【００２０】［第１の実施例］図２（ａ）〜（ｊ）は第
１の実施例による半導体基板の製造工程を工程順に示し
た図である。図２（ａ）に示すように、高濃度に不純物
を含んだＳｉ単結晶インゴットを外径研削により円柱形
に加工し、この円柱形のインゴット１をブロック毎に切
断する。次に、切断されたインゴット１のスライスを行
い、ウェーハ状のＳｉ基板２を切り出す（図２
（ｂ））。なお、以下の工程を示す図２（ｃ）〜（ｊ）
はＳｉ基板２の断面を示したものである。切り出された
Ｓｉ基板２（図２（ｃ））は周辺部の角を落とすために
面取り加工が行われ（図２（ｄ））、その後、機械研磨
を行うことで面取り加工が行われたＳｉ基板２の凹凸を
なくし、平行度を高める（図２（ｅ））。そして、エッ
チング工程によりＳｉ基板２の表面層に形成されたダメ
ージ層（図示せず）を除去する。
１の実施例による半導体基板の製造工程を工程順に示し
た図である。図２（ａ）に示すように、高濃度に不純物
を含んだＳｉ単結晶インゴットを外径研削により円柱形
に加工し、この円柱形のインゴット１をブロック毎に切
断する。次に、切断されたインゴット１のスライスを行
い、ウェーハ状のＳｉ基板２を切り出す（図２
（ｂ））。なお、以下の工程を示す図２（ｃ）〜（ｊ）
はＳｉ基板２の断面を示したものである。切り出された
Ｓｉ基板２（図２（ｃ））は周辺部の角を落とすために
面取り加工が行われ（図２（ｄ））、その後、機械研磨
を行うことで面取り加工が行われたＳｉ基板２の凹凸を
なくし、平行度を高める（図２（ｅ））。そして、エッ
チング工程によりＳｉ基板２の表面層に形成されたダメ
ージ層（図示せず）を除去する。
【００２１】この後に、本発明の特徴である１１００℃
以上の熱処理を加える（図２（ｆ））。この熱処理は、
本発明における効果を有効にするために１１００℃以上
かつシリコン基板の溶融温度以下の温度で、１０分以上
の処理をすることが望ましい。この熱処理の際の導入ガ
スはＡｒ、Ｈｅ等の不活性ガスが望ましく、またはＨ ２
雰囲気中による熱処理が望ましい。
以上の熱処理を加える（図２（ｆ））。この熱処理は、
本発明における効果を有効にするために１１００℃以上
かつシリコン基板の溶融温度以下の温度で、１０分以上
の処理をすることが望ましい。この熱処理の際の導入ガ
スはＡｒ、Ｈｅ等の不活性ガスが望ましく、またはＨ ２
雰囲気中による熱処理が望ましい。
【００２２】上記熱処理を行った後に、Ｓｉ基板２の裏
面若しくは表面および裏面の両面にゲッタリングサイト
となる多結晶シリコン層４を５００〜２０００ｎｍ程度
形成する（図２（ｇ））。次に、オートドーピングを防
止するためのブロックキング酸化膜５を多結晶シリコン
層４上に形成する（図２（ｈ））。次いで、機械的化学
的研磨をＳｉ基板２の主表面に施すことにより、Ｓｉ基
板２の主表面上の多結晶シリコン層４とブロッキング酸
化膜５を除去し、かつ除去された後のＳｉ基板２の主表
面を鏡面状にする（図２（ｉ））。最後に、この研磨さ
れたＳｉ基板２の表面にエピタキシャルＳｉ層６を０．
１〜２５μｍ程度形成する（図２（ｊ））。
面若しくは表面および裏面の両面にゲッタリングサイト
となる多結晶シリコン層４を５００〜２０００ｎｍ程度
形成する（図２（ｇ））。次に、オートドーピングを防
止するためのブロックキング酸化膜５を多結晶シリコン
層４上に形成する（図２（ｈ））。次いで、機械的化学
的研磨をＳｉ基板２の主表面に施すことにより、Ｓｉ基
板２の主表面上の多結晶シリコン層４とブロッキング酸
化膜５を除去し、かつ除去された後のＳｉ基板２の主表
面を鏡面状にする（図２（ｉ））。最後に、この研磨さ
れたＳｉ基板２の表面にエピタキシャルＳｉ層６を０．
１〜２５μｍ程度形成する（図２（ｊ））。
【００２３】以上に述べた製造工程により、高濃度に不
純物を有するＳｉ基板の裏面にゲッタリングサイトとな
る多結晶シリコン層４を備えたエピタキシャル基板を作
製することができる。
純物を有するＳｉ基板の裏面にゲッタリングサイトとな
る多結晶シリコン層４を備えたエピタキシャル基板を作
製することができる。
【００２４】［第２の実施例］図３（ａ）〜（ｋ）は第
２の実施例による半導体基板の製造工程を工程順に示し
た図である。図３（ａ）に示すように、高濃度に不純物
を含んだＳｉ単結晶インゴットを外径研削により円柱形
に加工し、この円柱形のインゴット１をブロック毎に切
断する。次に、切断されたインゴット１のスライスを行
い、ウェーハ状のＳｉ基板２を切り出す（図３
（ｂ））。なお、以下の工程を示す図３（ｃ）〜（ｋ）
はＳｉ基板２の断面を示したものである。切り出された
Ｓｉ基板２（図３（ｃ））は周辺部の角を落とすために
面取り加工が行われ（図３（ｄ））、その後、機械研磨
を行うことで面取り加工が行われたＳｉ基板２の凹凸を
なくし、平行度を高める（図３（ｅ））。そして、エッ
チング工程によりＳｉ基板２の表面層に形成されたダメ
ージ層を除去する。
２の実施例による半導体基板の製造工程を工程順に示し
た図である。図３（ａ）に示すように、高濃度に不純物
を含んだＳｉ単結晶インゴットを外径研削により円柱形
に加工し、この円柱形のインゴット１をブロック毎に切
断する。次に、切断されたインゴット１のスライスを行
い、ウェーハ状のＳｉ基板２を切り出す（図３
（ｂ））。なお、以下の工程を示す図３（ｃ）〜（ｋ）
はＳｉ基板２の断面を示したものである。切り出された
Ｓｉ基板２（図３（ｃ））は周辺部の角を落とすために
面取り加工が行われ（図３（ｄ））、その後、機械研磨
を行うことで面取り加工が行われたＳｉ基板２の凹凸を
なくし、平行度を高める（図３（ｅ））。そして、エッ
チング工程によりＳｉ基板２の表面層に形成されたダメ
ージ層を除去する。
【００２５】この後に、本発明の特徴である１１００℃
以上の熱処理を加える（図３（ｆ））。この熱処理は、
本発明における効果を有効にするために１１００℃以上
かつシリコン基板の溶融温度以下の温度で、１０分以上
の処理をすることが望ましい。この熱処理の際の導入ガ
スについては、Ｎ２ およびＯ２ の混合ガス雰囲気中に
よる熱処理が望ましい。この熱処理において、導入ガス
が酸化雰囲気を含んだガスであるために、酸化膜３がＳ
ｉ基板２の表面に形成される。そして、この酸化膜３に
外方拡散した不純物を吸収させることができる。この熱
処理を行った後に、酸化膜３の除去を行う（図３
（ｇ））。
以上の熱処理を加える（図３（ｆ））。この熱処理は、
本発明における効果を有効にするために１１００℃以上
かつシリコン基板の溶融温度以下の温度で、１０分以上
の処理をすることが望ましい。この熱処理の際の導入ガ
スについては、Ｎ２ およびＯ２ の混合ガス雰囲気中に
よる熱処理が望ましい。この熱処理において、導入ガス
が酸化雰囲気を含んだガスであるために、酸化膜３がＳ
ｉ基板２の表面に形成される。そして、この酸化膜３に
外方拡散した不純物を吸収させることができる。この熱
処理を行った後に、酸化膜３の除去を行う（図３
（ｇ））。
【００２６】上記熱処理および酸化膜除去工程を経た後
に、Ｓｉ基板２の裏面若しくは表面および裏面の両面に
ゲッタリングサイトとなる多結晶シリコン層４を５００
〜２０００ｎｍ程度形成する（図３（ｈ））。次に、オ
ートドーピングを防止するためのブロックキング酸化膜
５を多結晶シリコン層４上に形成する（図３（ｉ））。
次いで、機械的化学的研磨をＳｉ基板２の主表面に施す
ことにより、Ｓｉ基板２の主表面上の多結晶シリコン層
４とブロッキング酸化膜５を除去し、かつ除去された後
のＳｉ基板２の主表面を鏡面状にする（図３（ｊ））。
最後に、この研磨されたＳｉ基板２の表面にエピタキシ
ャルＳｉ層６を０．１〜２５μｍ程度形成する（図３
（ｋ））。
に、Ｓｉ基板２の裏面若しくは表面および裏面の両面に
ゲッタリングサイトとなる多結晶シリコン層４を５００
〜２０００ｎｍ程度形成する（図３（ｈ））。次に、オ
ートドーピングを防止するためのブロックキング酸化膜
５を多結晶シリコン層４上に形成する（図３（ｉ））。
次いで、機械的化学的研磨をＳｉ基板２の主表面に施す
ことにより、Ｓｉ基板２の主表面上の多結晶シリコン層
４とブロッキング酸化膜５を除去し、かつ除去された後
のＳｉ基板２の主表面を鏡面状にする（図３（ｊ））。
最後に、この研磨されたＳｉ基板２の表面にエピタキシ
ャルＳｉ層６を０．１〜２５μｍ程度形成する（図３
（ｋ））。
【００２７】以上に述べた製造工程により、高濃度に不
純物を有するＳｉ基板の裏面にゲッタリングサイトとな
る多結晶シリコン層４を備えたエピタキシャル基板を作
製することができる。
純物を有するＳｉ基板の裏面にゲッタリングサイトとな
る多結晶シリコン層４を備えたエピタキシャル基板を作
製することができる。
【００２８】最後に、図４に、本発明の第１の実施例に
よる方法で、１×１０１９(atoms/cm３）のボロンを含
むＳｉ基板を１１５０℃で１時間熱処理を行った後に、
多結晶シリコン層を６７０℃で１．２μｍ形成した後
の、Ｓｉ基板表面付近の不純物濃度を計算した結果を示
す。図４のグラフにおいて、縦軸はボロン濃度を、横軸
はＳｉ基板表面からの深さを表しており、図４から明ら
かなように、Ｓｉ基板表面の不純物濃度は熱処理によっ
て低下しており、本条件の場合には、おおよそ１桁程不
純物濃度の低減が可能となる。
よる方法で、１×１０１９(atoms/cm３）のボロンを含
むＳｉ基板を１１５０℃で１時間熱処理を行った後に、
多結晶シリコン層を６７０℃で１．２μｍ形成した後
の、Ｓｉ基板表面付近の不純物濃度を計算した結果を示
す。図４のグラフにおいて、縦軸はボロン濃度を、横軸
はＳｉ基板表面からの深さを表しており、図４から明ら
かなように、Ｓｉ基板表面の不純物濃度は熱処理によっ
て低下しており、本条件の場合には、おおよそ１桁程不
純物濃度の低減が可能となる。
【００２９】なお、上記実施例において、本発明の特徴
である１１００℃以上かつシリコン基板の溶融温度以下
の熱処理は例えば拡散炉を用いて行い、この場合縦形の
拡散炉でも横型の拡散炉でも実施可能である。
である１１００℃以上かつシリコン基板の溶融温度以下
の熱処理は例えば拡散炉を用いて行い、この場合縦形の
拡散炉でも横型の拡散炉でも実施可能である。
【００３０】
【発明の効果】以上説明したように、本発明による半導
体基板の製造方法によれば、裏面側にゲッタリングサイ
トとなる多結晶シリコン層を有し、表面側にエピタキシ
ャル層を有する高濃度に不純物を含んだ半導体基板にお
いて、前記半導体基板の断面の不純物濃度が裏面および
表面近傍において低濃度であり中央部で高濃度である半
導体基板を提供でき、高温熱処理によるゲッタリング能
力の低下を防止することができる。そのため、半導体装
置の製造過程において、特に重金属汚染の影響を軽減さ
せ、歩留りの向上を図ることができる。
体基板の製造方法によれば、裏面側にゲッタリングサイ
トとなる多結晶シリコン層を有し、表面側にエピタキシ
ャル層を有する高濃度に不純物を含んだ半導体基板にお
いて、前記半導体基板の断面の不純物濃度が裏面および
表面近傍において低濃度であり中央部で高濃度である半
導体基板を提供でき、高温熱処理によるゲッタリング能
力の低下を防止することができる。そのため、半導体装
置の製造過程において、特に重金属汚染の影響を軽減さ
せ、歩留りの向上を図ることができる。
【図１】（ａ）は本発明の製造方法による半導体基板、
（ｂ）は従来例による半導体基板の構成および作用を模
式的に示した図である。
（ｂ）は従来例による半導体基板の構成および作用を模
式的に示した図である。
【図２】（ａ）〜（ｊ）は第１の実施例による半導体基
板の製造工程を工程順に示した図である。
板の製造工程を工程順に示した図である。
【図３】（ａ）〜（ｋ）は第２の実施例による半導体基
板の製造工程を工程順に示した図である。
板の製造工程を工程順に示した図である。
【図４】第１の実施例による方法で熱処理を行った後の
Ｓｉ基板表面付近の不純物濃度を計算した結果を示すグ
ラフである。
Ｓｉ基板表面付近の不純物濃度を計算した結果を示すグ
ラフである。
【図５】（ａ）〜（ｉ）は従来例による半導体基板の製
造工程を工程順に示した図である。
造工程を工程順に示した図である。
１ インゴット
２ Ｓｉ基板
３ 酸化膜
４ 多結晶シリコン層
５ ブロッキング酸化膜
６ エピタキシャルＳｉ層
Claims (2)
- 【請求項１】 シリコンエピタキシャル成長基板を製造
する製造方法であって、 高濃度に不純物をドーピングしたシリコンインゴットか
ら切り出したシリコン基板の表面ダメージ層を除去する
工程と、 前記シリコン基板を１１００°Ｃ以上、かつシリコン基
板の溶融温度以下の温度で熱処理し、前記シリコン基板
の表面および裏面近傍に存在する前記不純物を外方拡散
させる工程と、 前記シリコン基板の両面にノンドープ多結晶シリコン膜
のゲッタリングサイトを形成する工程と、 該多結晶シリコン膜上にオートドーピングを防止するブ
ロッキング酸化膜を形成する工程と、 前記シリコン基板の一主面上の前記ブロッキング酸化
膜、および前記多結晶シリコン膜を除去し鏡面状にする
工程と、 前記一主面上の該鏡面状表面にシリコンエピタキシャル
成長させる工程と、からなることを特徴とするシリコン
エピタキシャル成長基板の製造方法。 - 【請求項２】 シリコンエピタキシャル成長基板を製造
する製造方法であって、 高濃度に不純物をドーピングしたシリコンインゴットか
ら切り出したシリコン基板の表面ダメージ層を除去する
工程と、 前記シリコン基板を酸化雰囲気で１１００°Ｃ以上、か
つシリコン基板の溶融温度以下の温度で熱処理し、酸化
膜を該基板の両面に形成するとともに前記基板の表面お
よび裏面近傍に存在する前記不純物を前記酸化膜内に拡
散させる工程と、 前記酸化膜を除去する工程と、 前記シリコン基板の両面にノンドープ多結晶シリコン膜
のゲッタリングサイトを形成する工程と、 該多結晶シリコン膜上にオートドーピングを防止するブ
ロッキング酸化膜を形成する工程と、 前記シリコン基板の一主面上の前記ブロッキング酸化
膜、および前記多結晶シリコン膜を除去し鏡面状にする
工程と、 前記一主面上の該鏡面状表面にシリコンエピタキシャル
成長する工程と、からなることを特徴とするシリコンエ
ピタキシャル成長基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000041768A JP3415545B2 (ja) | 2000-02-18 | 2000-02-18 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000041768A JP3415545B2 (ja) | 2000-02-18 | 2000-02-18 | 半導体基板の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9027607A Division JPH10223640A (ja) | 1997-02-12 | 1997-02-12 | 半導体基板およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000235982A JP2000235982A (ja) | 2000-08-29 |
| JP3415545B2 true JP3415545B2 (ja) | 2003-06-09 |
Family
ID=18564941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000041768A Expired - Fee Related JP3415545B2 (ja) | 2000-02-18 | 2000-02-18 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3415545B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008034608A (ja) * | 2006-07-28 | 2008-02-14 | Sumco Corp | シリコンウェーハの加工方法 |
-
2000
- 2000-02-18 JP JP2000041768A patent/JP3415545B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000235982A (ja) | 2000-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10223640A (ja) | 半導体基板およびその製造方法 | |
| KR100588098B1 (ko) | 실리콘 단결정 웨이퍼, 에피택셜 실리콘 웨이퍼와 그제조방법 | |
| US6746939B2 (en) | Production method for solid imaging device | |
| US7776723B2 (en) | Method of manufacturing an epitaxial semiconductor substrate and method of manufacturing a semiconductor device | |
| JP4605876B2 (ja) | シリコンウエーハおよびシリコンエピタキシャルウエーハの製造方法 | |
| JP3988307B2 (ja) | シリコン単結晶、シリコンウェーハ及びエピタキシャルウェーハ | |
| US20090321883A1 (en) | Silicon substrate for solid-state imaging device and method for manufacturing the same | |
| WO2011125305A1 (ja) | シリコンエピタキシャルウエーハ、シリコンエピタキシャルウエーハの製造方法、及び半導体素子又は集積回路の製造方法 | |
| US20090017291A1 (en) | Silicon epitaxial wafer and production method for same | |
| CN100345263C (zh) | 具有氮/碳稳定的氧沉淀物成核中心的硅片及其制造方法 | |
| WO1998025299A1 (fr) | Procede de fabrication d'une tranche epitaxiee semi-conductrice de silicium et d'un dispositif semi-conducteur | |
| TWI442478B (zh) | 矽基板及其製造方法 | |
| TWI741950B (zh) | 矽晶圓的製造方法 | |
| CN114174569B (zh) | 碳掺杂单晶硅晶圆及其制造方法 | |
| US20110300371A1 (en) | Epitaxial substrate and method for producing same | |
| KR100625822B1 (ko) | 실리콘 웨이퍼 및 그의 제조 방법 | |
| US20080242067A1 (en) | Semiconductor substrate and method of manufacture thereof | |
| JPH10223641A (ja) | 半導体シリコンエピタキシャルウェーハ及び半導体デバイスの製造方法 | |
| JP2006216934A (ja) | エピタキシャル半導体基板の製造方法及び半導体装置の製造方法 | |
| JP3203740B2 (ja) | 半導体装置及びその製造方法 | |
| JP3579069B2 (ja) | 半導体装置の製造方法 | |
| JP2012049397A (ja) | シリコンウェーハの製造方法 | |
| JP2000235982A (ja) | 半導体基板の製造方法 | |
| JPH0555233A (ja) | 半導体基板の製造方法 | |
| JP4826993B2 (ja) | ｐ型シリコン単結晶ウェーハの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030304 |
|
| LAPS | Cancellation because of no payment of annual fees |