JP3442471B2 - ディジタルフェイズドアレイ型の超音波ビーム形成器のための遅延補間回路 - Google Patents

ディジタルフェイズドアレイ型の超音波ビーム形成器のための遅延補間回路

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JP3442471B2 JP09864194A JP9864194A JP3442471B2 JP 3442471 B2 JP3442471 B2 JP 3442471B2 JP 09864194 A JP09864194 A JP 09864194A JP 9864194 A JP9864194 A JP 9864194A JP 3442471 B2 JP3442471 B2 JP 3442471B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、フェイズドアレイ型の
ビーム操向(steering)及び集束(focusing)を使用する超
音波画像形成装置に関し、特に、ディジタルフェイズド
アレイ型のビーム形成器の各チャネルで使用するための
遅延補間回路に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】フェ
イズドアレイ型の超音波画像形成装置では、超音波変換
器は、変換素子アレイを備えている。この画像形成装置
は、ｎの並列チャネルを備え、その各並列チャネルは、
変換素子アレイ中の各変換素子に接続された送信器およ
び受信器をそれぞれ有している。その各送信器は、画像
形成される物体（一般には人体）内へ超音波パルスを出
力する。各アレイ素子から送信される超音波パルスに適
当な遅延を与えることにより、送信された超音波エネル
ギーが操向及び集束されて、その超音波エネルギーが所
望の点に有効に加えられる。その超音波パルスは、人体
内の様々な構造および組織によりその一部が反射されて
変換器アレイへと戻される。
【０００３】受信した超音波エネルギーの操向及び集束
は、送信の場合と逆の態様で行われる。物体からの反射
された超音波エネルギーは、一般には、異なる時点でア
レイ素子に到着する。それら受信信号は、受信側のビー
ム形成器内で、増幅され遅延されて加算される。各素子
毎の遅延は、受信したビームが所望の点で集束するよう
に選択される。これらの遅延は、超音波エネルギーの受
信時に漸進的に増大する深さで物体に超音波エネルギー
を集束させるように、動的に変化させることができる。
【０００４】ディジタル受信器の場合には、各アレイ素
子からの信号がＡ／Ｄ変換器によりディジタル化され
る。ナイキストの定理により決定される最小変換率、即
ち、サンプリング率は、受信信号中の最高周波数成分の
周波数の２倍である。実際的なエイリアス防止フィルタ
の使用を可能とするために、この変換率は、通常はナイ
キスト要件よりも幾分高いものとなる。
【０００５】ディジタル超音波ビーム形成器では、所望
の遅延がサンプリング周期の整数倍である場合に遅延機
能を実施することは容易である。こうした遅延は、ＦＩ
ＦＯメモリ、２ポートメモリ、シフトレジスタ、また
は、それらと同様の記憶装置を使用することにより達成
可能である。しかし、高度に精確な操向および集束を得
るために、サンプリング周期よりも小さい単位で量子化
された遅延を実施することが望ましい場合が多々ある。
例えば、100％の部分(fractional)帯域幅、即ち2.5〜7.
5MHzのスペクトルを有する５MHzのフェイズドアレイ変
換器を例として取り上げることにする。この場合、20MH
zのサンプリング率がナイキスト要件を満たし、エイリ
アス防止フィルタのための十分な保護帯域を与える。サ
ンプリング率が20MHzである場合には、50nsec（サンプ
リング周期）の遅延量子化が容易に達成される。しか
し、高性能ビームプロットを得るためには、約12nsecの
遅延量子化が所望される。サンプリング率を80MHzに増
大させる場合には、非常に費用がかかることになる。
【０００６】サンプリング率を増大させるための代替策
としては、サンプリング周期よりも小さい単位で量子化
された遅延を可能とする遅延素子を使用し、これにより
サンプリング周期間での遅延補間を提供する、というも
のがある。1979年10月9日付でPridham等に発行された米
国特許第4,170,766号は、アナログサンプルを格納する
ための電荷結合素子レジスタを使用してサンプリング周
期の部分量だけ信号サンプルを互いに相対的に遅延させ
るビーム形成器を開示している。1988年11月29日付でSa
ugeonに発行された米国特許第4,787,392号は、補間回路
に加えられる２つの連続して受信された超音波信号を用
いた超音波装置での遅延補間技術を開示している。1992
年2月18日付でBernardに発行された米国特許第5,088,49
6号は、ビーム形成器の各チャネルが遅延ラインと遅延
補間用の回路とを備えた超音波画像形成装置を開示して
いる。その遅延補間用の回路は、多数のディジタルフィ
ルタを備え、その各フィルタはそれぞれ異なる遅延を有
し、互いに並列に接続されている。それらディジタルフ
ィルタのうちの１つの出力が選択されて所望の遅延が提
供される。
【０００７】
【課題を解決するための手段】本発明によれば、超音波
ビーム形成器の各チャネルで使用するための遅延補間回
路が提供される。超音波変換器アレイの変換素子からの
受信信号が、サンプリング率ｆでディジタルサンプルへ
と変換される。こうしたディジタルサンプルは、選択さ
れた遅延だけ遅延され、その遅延されたディジタルサン
プルが加算されて、集束された受信ビームが形成され
る。前記遅延補間回路は、サンプリング周期1/fよりも
小さい増分で量子化された選択された遅延だけ、各チャ
ネルでディジタルサンプルを遅延させる。この遅延補間
回路はFIRディジタルフィルタを備え、このFIRディジタ
ルフィルタは、遅延制御情報に応じてサンプリング周期
よりも小さい増分で量子化された異なる遅延だけディジ
タルサンプルを遅延させるプログラム可能な手段と、所
望の遅延を表す副遅延制御信号に応じて前記FIRディジ
タルフィルタに前記遅延制御情報を供給する制御手段と
を含んでいる。
【０００８】この遅延補間は、典型的には、サンプリン
グ周期の倍数の遅延を与える粗遅延ユニットと共に使用
される。総遅延は、粗遅延ユニットによる遅延と遅延補
間による遅延との合計である。
【０００９】好適には、前記制御手段は、所望の遅延に
対応する１組のフィルタ係数を供給する手段を含む。FI
Rディジタルフィルタは好適には、１グループの連続し
たディジタルサンプルに前記１組のフィルタ係数を乗算
して中間サンプルを与える乗算手段と、その中間サンプ
ルを加算して出力ディジタルサンプルを与える加算手段
とを備えたものである。
【００１０】一好適実施例では、前記フィルタ係数は、
そのうちの１つを除いた全てが1/2m（ｍは整数）という
形式を有するものであり、前記乗算器手段は、前記制御
手段からの制御情報に応じてｍビット位置だけデータサ
ンプルのビットをシフトさせる手段を備えている。前記
フィルタ係数がこの形式を有する場合には、ディジタル
サンプルに前記フィルタ係数を乗算するためには、従来
のディジタル乗算器は必要とされない。
【００１１】好適には、前記FIRディジタルフィルタ
は、選択された各遅延での出力サンプルの利得を修正す
る利得修正手段を更に含む。一好適実施例では、FIRデ
ィジタルフィルタは、０、1/4サンプリング周期、1/2サ
ンプリング周期、3/4サンプリング周期という選択可能
な遅延を有する。制御情報および利得修正情報は、好適
には、副遅延制御信号によりアドレスされるランダムア
クセスメモリ中に格納される。
【００１２】本発明の別態様によれば、前記遅延補間回
路は、２つ以上の時間マルチプレックス(time multiple
xed)ビームを形成するビーム形成器中で使用される。こ
の場合には、前記遅延補間回路は、第１ビームを表す連
続した第１ディジタルサンプルからなる１グループを格
納する第１手段と、第２ビームを表す連続した第２ディ
ジタルサンプルからなる１グループを格納する第２手段
と、前記FIRディジタルフィルタが前記第１ビームのデ
ィジタルサンプルと前記第２ビームのディジタルサンプ
ルとの時間マルチプレックス処理を行うように前記FIR
ディジタルフィルタに前記第１ディジタルサンプルと前
記第２ディジタルサンプルとを順次供給する選択手段と
を更に含む。
【００１３】本発明の更に別態様によれば、超音波変換
素子アレイからの受信信号を処理するための超音波ビー
ム形成器は、複数の処理チャネルを備え、その各処理チ
ャネルは、超音波変換素子アレイの各変換素子に接続さ
れる。各処理チャネルは、所定のサンプリング率ｆで受
信信号をディジタルサンプルに変換するディジタル化手
段と、そのディジタルサンプルを所定の遅延だけ遅延さ
せて遅延ディジタルサンプルを与える遅延手段とを備え
ている。その遅延手段は、遅延補間回路を備え、その遅
延補間回路は、遅延制御情報に応じてサンプリング周期
よりも小さい増分で量子化された異なる遅延だけディジ
タルサンプルを遅延させるプログラム可能な手段を有す
るFIRディジタルフィルタを含んでいる。前記超音波ビ
ーム形成器は更に、遅延ディジタルサンプルを加算して
受信ビームを表す出力サンプルを形成する加算手段と、
前記各処理チャネルにおける遅延手段に遅延制御情報を
供給する制御手段とを含んでいる。
【００１４】
【実施例】超音波変換器アレイおよびディジタルフェイ
ズドアレイ型ビーム形成器の概要を示すブロック図を図
１に示す。フェイズドアレイ型超音波変換器10は、変換
素子101,102,…,10nを備えている。変換素子は、典型的
には直線アレイ又は曲線アレイの形に配列される。超音
波変換器10は、典型的には128個までの変換素子を備え
る。
【００１５】超音波変換器10は、画像形成されるべき物
体中に超音波エネルギーを送信し、反射された超音波エ
ネルギーを受信する。医療用の画像形成装置では、人体
中の様々な構造や器官からの反射が受信される。図面を
簡略化するため、画像形成装置の送信器部分は図１では
省略することとした。しかし、送信器は、当業界で周知
のように、受信器／保護器スイッチを介して各変換素子
に接続されている。各変換素子に加えられるパルスを適
当に遅延させることにより、集束された超音波ビームが
患者の体内に送信される。各変換素子に関する遅延を変
化させることにより、送信された超音波ビームの集束お
よび操向が行われる。
【００１６】患者の体内の所与の点からの反射された超
音波エネルギーは、個々の変換素子により異なる時点で
受信される。変換素子101,102,…,10nの各々が、受信超
音波エネルギーを電気信号に変換し、その電気信号が受
信側のビーム形成器12に供給される。このビーム形成器
12は、その電気信号を処理して、受信された超音波エネ
ルギーの集束および操向を行う。このビーム形成器12
は、受信された超音波エネルギーを集束された受信ビー
ムに変換する。各変換素子からの受信信号に加える遅延
を適当に変化させることにより、超音波変換器10に対す
る焦点の深度および方向を時間の推移と共に動的に変化
させることができる。ビーム形成器12は、各変換素子毎
に別個の処理チャネルを備えている。
【００１７】変換素子101,102,…,10nからの電気信号
は、増幅器161,162,…,16nによりそれぞれ増幅される。
その増幅された信号が、Ａ／Ｄ変換器201,202,…,20nに
よりディジタル化されて、各変換素子からの受信アナロ
グ信号を表すディジタルサンプルが提供される。そのア
ナログ信号は、所定のサンプリング率ｆでサンプリング
される。このサンプリング率ｆは、受信信号の周波数内
容によって決まるものであり、ナイキストの定理を満た
すように選択される。例えば、５MHzで動作し、100％の
部分帯域幅を有する超音波変調器10の場合、その受信信
号は2.5MHz〜7.5MHzのスペクトルを有する。ナイキスト
の定理は、サンプリング率がその最高周波数成分（7.5M
Hz）の少なくとも２倍であることを必要とする。上述の
ように、このサンプリング率は、実際のエイリアス防止
フィルタの使用を可能にするためにナイキスト要件より
も高く設定されるのが普通である。本実施例では、20MH
zのサンプリング率がその要件を満たすものとなる。本
実施例では、パルスのサンプリング実行の間の時間であ
るサンプリング周期1/fは、50nsecである。
【００１８】Ａ／Ｄ変換器201,202,…,20nからのディジ
タルサンプルは各遅延ユニットに入力され、それら遅延
ユニットは、各ディジタルサンプルに所望の時間遅延を
与える。これら遅延ユニットは、各チャネル毎に粗遅延
回路221,222,…,22nおよび遅延補間回路241,242,…,24n
を備えたものである。粗遅延回路は、サンプリング周期
1/fの整数倍である選択された遅延だけ各ディジタルサ
ンプルを遅延させる。また、遅延補間回路は、サンプリ
ング周期1/fよりも小さい単位で量子化された選択され
た遅延だけ各ディジタルサンプルを遅延させる。例え
ば、遅延補間回路は、０、1/4サンプリング周期、1/2サ
ンプリング周期、3/4サンプリング周期の遅延を与える
ことができる。従って、各ディジタルサンプルの総遅延
は、適当な保護帯域と共にナイキスト要件を満たすため
に必要とされるサンプリング率を越えてサンプリング率
を増大させることなく、サンプリング周期よりも小さい
増分で量子化される。各粗遅延回路221,222,…,22nは遅
延制御信号により制御され、各遅延補間回路241,242,
…,24nは副遅延制御信号により制御される。遅延制御信
号および副遅延制御信号は、ビームの操向及び集束の所
定のパターンを表す１組の係数に応じて、焦点遅延生成
器（図示せず）から供給される。
【００１９】遅延補間回路241,242,…,24nからの遅延デ
ィジタルサンプルは、加算ユニット30に加えられる。そ
の加算ユニット30の出力は、瞬時的にビーム形成器12が
集束された点からの受信信号強度を表すディジタルサン
プルである。このビーム形成器の出力サンプルが、周知
の技術により超音波画像形成装置の残りの部分で処理さ
れて検査対象領域の画像が生成される。
【００２０】増幅器16と、Ａ／Ｄ変換器20と、粗遅延回
路22と、遅延補間装置24とを含む、各変換素子に関連す
る回路は、変換器アレイ中の各変換素子毎に反復形成さ
れた処理チャネルを構成している、ということに留意さ
れたい。
【００２１】本発明によれば、各チャネル中の遅延補間
回路は、サンプリング周期よりも小さい遅延で量子化さ
れた選択可能な異なる遅延を有する有限インパルス応答
（FIR）ディジタルフィルタを含む。遅延補間回路24の
好適実施例のブロック図を図２に示す。ビーム形成器12
の各チャネル毎に１つの遅延補間回路24が必要とされ
る。FIRディジタルフィルタは、平坦な振幅応答と周波
数の関数としての線形遅延とを有するように設計され
る。異なる遅延は、異なるフィルタ係数をFIRディジタ
ルフィルタに与えることにより得られる。本発明による
遅延補間のためのFIRディジタルフィルタは、偶数のス
テージを有し、また対称的なものである。図２に示す実
施例は、６つのステージを有している。受信信号中の最
高周波数成分がサンプリング周波数の約3/8以下である
場合には、６ステージフィルタが十分な性能をもたらす
ことが確認されている。
【００２２】遅延補間回路24は、６つの連続したディジ
タルデータサンプルの格納のための互いに直列に接続さ
れたレジスタ50,52,54,56,58,60を備えている。それら
のディジタルデータサンプルの各々がNビットを有し、
前記レジスタ50,52,54,56,58,60の各々がNビットの格納
のための容量を有することが理解されよう。それらのレ
ジスタは、いかなる瞬間にも６つのディジタルデータサ
ンプルA,B,C,D,E,Fを収容しているように、サンプリン
グクロックと同期させてクロックされる。レジスタ50,5
2,54,56,58,60の出力は乗算器70,72,74,76,78,80の一方
の入力にそれぞれ加えられる。またフィルタ係数CF,CE,
CD,CC,CB,CAが、乗算器70,72,74,76,78,80の他方の入力
にそれぞれ加えられる。フィルタ係数CA〜CFは、ランダ
ムアクセスメモリ（ＲＡＭ）とすることが可能な係数格
納ユニット82中に格納される。所望の遅延に対応する１
組の係数は、副遅延制御信号によりアドレスされる。所
望の各遅延は、異なる１組のフィルタ係数CA〜CFを必要
とする。乗算器70,72,74,76,78,80の出力は、加算ユニ
ット86の入力に加えられる。それら乗算器の出力が加算
されて、各サンプリングクロックサイクル中に出力サン
プルが与えられる。その出力サンプルが６つの入力デー
タサンプルによる寄与を含むように、各乗算器は同時に
出力を与える。次のクロックサイクル中に、レジスタ5
0,52,54,56,58,60中のデータサンプルが１位置だけシフ
トされ、新たな出力サンプルが同様にして生成される。
【００２３】入力データサンプルがレジスタ50,52,54,5
6,58,60の全ての中にシフトされるまで出力サンプルは
有効ではないことが理解されよう。従って、入力データ
サンプルと出力データサンプルとの間の実際の遅延は、
「サンプリング周期の整数倍」に「サンプリング周期よ
りも小さい所望の副遅延」を加えたものである。FIRデ
ィジタルフィルタにより生成される総遅延は、それに対
応する量だけ粗遅延回路22の遅延を減少させることによ
り酌量される。
【００２４】０、1/4サンプリング周期、1/2サンプリン
グ周期、3/4サンプリング周期の遅延を生成させるため
のフィルタ係数を下記表１に示す。同表はまた、各遅延
値毎の利得修正も含んでいる。この利得修正は、異なる
フィルタ係数の組毎にFIRディジタルフィルタの利得が
変動するという事実を修正するために使用される。以下
で説明するように、この利得修正は、遅延補間回路の出
力における利得修正乗算器により行うことができる。
【００２５】
【表１】
【００２６】遅延補間回路24のFIRディジタルフィルタ
は、図２に示したステージ数とは異なるステージ数を有
することが可能であり、また一層多数または少数の選択
可能な副遅延を与えることも可能である、ということが
理解されよう。こうした場合には、異なるフィルタ係数
が使用される。
【００２７】図２に示した上記説明の遅延補間回路24の
構成は、満足のいく性能を提供するものである。それで
いて、表１中の係数CA〜CFのほとんどが1/2m（mは整
数）という形式のものであることを観察することによ
り、回路の大幅な削減が得られることが分かる。これに
より、図２に示す乗算器70,72,74,76,78,80を極めて単
純な回路に置き換えることが可能になる。この単純化
は、遅延補間回路24がｎ個の各チャネルに複製されるビ
ーム形成器12では特に重要なこととなる。
【００２８】遅延補間のための単純化されたFIRフィル
タの好適実施例のブロック図を図３に示す。図２の乗算
器は、一連のマルチプレクサおよびビットシフタに置き
換えられている。それらのマルチプレクサは、フィルタ
係数ではなく制御ビットにより制御される。しかし、図
２および図３の回路は、同一の結果を生成するものであ
る。
【００２９】入力データサンプルを格納するための図２
に示すレジスタ50,52,54,56,58,60は、簡略化のために
図３では省略してあるが、FIRディジタルフィルタに入
力データサンプルを与えるために必要なものである。デ
ータサンプルＣ，Ｄは、2-1マルチプレクサ102の各入力
に与えられる。図３に示し以下で説明するマルチプレク
サ102と他のマルチプレクサは、Nビット／入力およびN
ビット／出力を有している（Nはディジタルデータサン
プル中のビット数）。マルチプレクサ102は、制御ビッ
トQにより制御される。マルチプレクサ102の出力は、ビ
ットシフタ104に供給される。ビットシフタ104は、マル
チプレクサ106の各入力に１倍出力および1/2倍出力を与
える。マルチプレクサ106は、制御ビットRにより制御さ
れる。マクチプレクサ106の出力は、レジスタ108に供給
される。
【００３０】図３に示すビットシフタ104および他のビ
ットシフタは、ディジタルデータサンプルの右シフトを
行うための適当な接続により簡単に実施される。従っ
て、ビットシフタ104では、データサンプルのビットを
シフトを行わずにマルチプレクサ106の入力に直接接続
することにより１倍出力が与えられる。また、データサ
ンプルのビットを右に１ビットだけシフトさせてマルチ
プレクサ106の入力に接続することにより1/2倍出力が与
えられる。同様に、この回路中の他のビットシフタにつ
いては、データサンプルのビットを２ビットだけ右にシ
フトさせることにより1/4倍出力が得られ、またデータ
サンプルのビットを３ビットだけ右にシフトさせること
により1/8倍出力が得られる。一般に、1/2mという形式
のフィルタ係数による乗算は、データサンプルのビット
をｍビット位置だけ右にシフトさせることにより実施さ
れる。−1/4等の負の値は、データサンプルのビットの
論理反転と、データサンプルのビットを適当なビット数
だけ右にシフトすることにより得られる。
【００３１】データサンプルC,Dは、制御ビットXにより
制御されるマルチプレクサ110の各入力に与えられる。
このマルチプレクサ110の出力は、ビットシフタ112と、
加算ユニット114の一方の入力とに供給される。ビット
シフタ112は、０倍出力および1/2倍出力をマルチプレク
サ116の各入力に供給する。マルチプレクサ116は、制御
ビットSにより制御される。ビットシフタ112の０倍出力
は、全てゼロのビット値がマルチプレクサ116の入力の
一方に供給されることを示している。マルチプレクサ11
6の出力は、ANDゲート118で制御ビットYとの論理積がと
られる。実際の具体例では、ANDゲート118は、Nビット
のデータサンプルと制御ビットYとの論理積をとるため
のN個のゲートから構成される。ゲート118の出力は、加
算ユニット114の他方の入力に供給される。加算ユニッ
ト114の出力は、レジスタ120に供給される。
【００３２】データサンプルBがビットシフタ126に与え
られ、このビットシフタ126が、−1/4倍出力および−1/
8倍出力をマルチプレクサ128の各入力に供給する。マル
チプレクサ128は、制御ビットTにより制御される。マル
チプレクサ128の出力は、NビットANDゲート130で制御ビ
ットUとの論理積がとられる。ANDゲート130の出力は、
加算ユニット132の一方の入力に供給される。
【００３３】データサンプルEは、ビットシフタ140に供
給され、このビットシフタ140が、マルチプレクサ142の
各入力に−1/4倍出力と−1/8倍出力とを供給する。マル
チプレクサ142は、制御ビットVにより制御される。マル
チプレクサ142の出力は、NビットANDゲート144で制御ビ
ットUとの論理積がとられる。ANDゲート144の出力は、
加算ユニット132の他方の入力に供給される。加算ユニ
ット132の出力は、レジスタ146に供給される。
【００３４】データサンプルAは、ビットシフタ150に供
給され、このビットシフタ150が、1/8倍出力を加算ユニ
ット152の一方の入力に供給する。また、データサンプ
ルFはビットシフタ154に供給され、このビットシフタ15
4は、1/8倍出力を加算ユニット152の他方の入力に供給
する。加算ユニット152の出力は、ビットシフタ156に供
給され、このビットシフタ156が、マルチプレクサ160の
各入力に１倍出力および1/2倍出力を供給する。マルチ
プレクサ160は、制御ビットWにより制御される。マルチ
プレクサ160の出力は、NビットANDゲート162で制御ビッ
トUとの論理積がとられる。ANDゲート162の出力は、レ
ジスタ164に供給される。
【００３５】マルチプレクサ102,106,110,116,128,142,
160と、ビットシフタ104,112,126,140,150,154,156と、
加算ユニット114,132,152と、ANDゲート118,130,144,16
2とが、マルチプレクサを使用することなく、表１に示
すようなフィルタ係数CA,CB,CC,CD,CE,CFと入力データ
サンプルA,B,C,D,E,Fとの乗算をそれぞれ行う。
【００３６】制御ビットQ,R,S,T,U,V,W,X,Yは、副遅延
制御信号によりアドレスされる制御ＲＡＭ170中に格納
されている。図３に示す回路を使用して、０、1/4サン
プリング周期、1/2サンプリング周期、および3/4サンプ
リング周期の遅延を実施するための制御ビットを次の表
２に示す。
【００３７】
【表２】
【００３８】レジスタ146,164の出力は、加算ユニット1
72により加算される。レジスタ108の出力と加算ユニッ
ト172の出力とは、加算ユニット174により加算される。
レジスタ120の出力と加算ユニット174の出力とは、加算
ユニット176により加算される。加算ユニット176の出力
は、レジスタ180に供給される。
【００３９】上述のように、FIRディジタルフィルタ
は、選択された各遅延毎に異なる利得を有する。その利
得は、利得修正乗算器184により修正される。加算ユニ
ット172,174,176は、図２に示す加算ユニット86に相当
するものである。利得修正乗算器184は、レジスタ180か
らFIRフィルタの出力データサンプルを受信する。制御
ＲＡＭ170中に格納されている利得修正値は、レジスタ1
86,188を介して利得修正乗算器184に供給される。利得
修正済の出力データサンプルである利得修正乗算器184
の出力は、レジスタ190中に格納される。必要とされる
利得修正値は、表１に示されている。
【００４０】表１および表２が1/2サンプリング周期の
高帯域遅延のための係数および制御ビットの組を含んで
いることに留意されたい。これらの値は、受信信号の最
高周波数成分が1/2サンプリング率に近い場合に使用さ
れる。FIRディジタルフィルタの振幅応答が高周波数で
ロールオフするので、そうした異なる値が必要となる。
高帯域係数は、通過帯域中のリップルという犠牲を払っ
て、FIRディジタルフィルタの高周波数応答を増大させ
る。従って、例えば、サンプリング率が40MHzの場合、
約12MHzまでの周波数成分を有する受信信号には標準的
な係数を使用することができる。高帯域係数は、使用可
能範囲を約15MHzまで拡張する。６ステージを有するFIR
ディジタルフィルタは、受信信号の最高周波数成分がサ
ンプリング率の約3/8以下である場合に満足のいく動作
を提供する。サンプリング率の1/2近くで動作するため
には、７ステージ以上を有するFIRディジタルフィルタ
が必要となる。
【００４１】図３に示した上述の遅延補間回路は、高速
動作のためにパイプライン構造を有している。このパイ
プライン構造により、一般的な40MHzのクロック周波数
での動作が可能となる。パイプライン構造では、個々の
ステージが別々の動作を同時に行う。入力データサンプ
ルに（図３の乗算器を使用せずに）フィルタ係数を乗算
するのに必要な動作は、第１パイプラインステージで行
われ、その結果が、パイプラインレジスタ108,120,146,
164に格納される。その乗算値の加算が、加算ユニット1
72,174,176により第２パイプラインステージで行われ、
その結果が、パイプラインレジスタ180に格納される。
利得修正は、利得修正乗算器184により第３パイプライ
ンステージで行われ、その結果が、パイプラインレジス
タ190に格納される。レジスタ186,188は、第１パイプラ
インステージに供給される制御ビットを、第３パイプラ
インステージに供給される利得修正値と同期させる。所
与のデータ値の組について、第１クロックサイクル中に
第１パイプラインステージで乗算が行われ、第２クロッ
クサイクル中に第２パイプラインステージで加算が行わ
れ、更に、第３クロックサイクル中に第３パイプライン
ステージで利得修正が行われる。異なる組のデータ値に
ついて各ステージにより演算が同時に行われて高速動作
が提供される。低サンプリング率での動作の場合にはパ
イプライン動作は必要ないということが理解されよう。
【００４２】図３に示す上述の遅延補間回路は、好適に
は、市販の論理最適化ソフトウェアを使用して大規模集
積回路で実施される。論理最適化後の実際の回路構成は
図３に示す回路構成と異なる場合があるが、この場合に
も表１に示すフィルタ係数の組が実施されることにな
る、ということが理解されよう。一般に、多数の様々な
回路を使用して表１に示すフィルタ係数の組を実施する
ことができ、図３に示す回路はその一例にすぎないもの
である。更に、本発明の範囲内で他のフィルタ係数の組
を使用することができる。重要な点は、乗数器を使用す
ることなく1/2mの形式のフィルタ係数を実施することが
でき、これにより、必要とされる回路を単純化すること
ができる、という点である。
【００４３】ここまでは、遅延補間のための選択可能な
遅延を有するFIRディジタルフィルタを備えた本発明
を、単一の受信ビームの形成に関連して説明してきた。
本発明の別の重要な態様によれば、FIRフィルタを用い
た遅延補間回路が、時間マルチプレックス並列ビーム形
成器で使用される。この時間マルチプレックス並列ビー
ム形成器は、並列動作のためにビーム形成回路を複製す
るのではなく、２つ以上の受信ビームを同時に形成する
ために使用される。単一のビーム形成器が、時間マルチ
プレックス方式で動作して、多数のビームが同時に形成
される。例えば、第１ビームのサンプルが第１クロック
サイクル中に処理され、第２ビームのサンプルが第２ク
ロックサイクル中に処理され、第３ビームのサンプルが
第３クロックサイクル中に処理され、第４ビームのサン
プルが第４クロックサイクル中に処理され、第１ビーム
の第２サンプルが第５クロックサイクル中に処理され
る、といった具合である。
【００４４】FIRディジタルフィルタによる遅延補間回
路は、内部フィードバックを含んでいないので、多数の
ビームの同時処理のために時間マルチプレックスビーム
形成器で使用することができる。無限インパルス応答
（IIR）ディジタルフィルタは、フィードバックを含ん
でいるので、本用途には適さないものである。
【００４５】図３に示す上述のFIRディジタルフィルタ
は、時間マルチプレックスビーム形成器で使用すること
ができる。第１パイプラインステージの回路は、第１ビ
ームについての演算（入力サンプルとフィルタ係数との
乗算）を行い、第２パイプラインステージが第２ビーム
についての加算演算を行い、第３パイプラインステージ
が第３ビームについての利得修正演算を行い、これら演
算が同時に行われる。FIRディジタルフィルタにはフィ
ードバックが存在しないので、各ビーム毎のデータは互
いに独立して処理される。
【００４６】時間マルチプレックス動作のためにFIRフ
ィルタに各グループの入力データサンプルを供給するた
めの回路を図４に示す。同図の実施例では、４つのビー
ムが同時に処理される。入力データサンプルは、粗遅延
回路22（図１）により異なる時間スロットでそのデータ
サンプルに加えられた異なる遅延の結果として、４つの
ビームに関して時間マルチプレックスされる。その各ビ
ームは、そのビームを所望の点に操向及び集束させるた
めの別々の組の遅延を有している。
【００４７】時間マルチプレックスされた入力データサ
ンプルは、インタリーブ状態信号に同期させられる。そ
のインタリーブ状態信号は、４ビームの装置の場合には
２ビットとすることができる。インタリーブ状態信号
は、2-4ラインデコーダ202によりデコードされて、イネ
ーブル信号EN1,EN2,EN3,EN4が供給される。そのイネー
ブル信号は、各瞬間にどのビームが処理されているかを
示す。従って、例えば、イネーブル信号EN1が活動状態
である場合には、入力テータサンプルは第１ビームを表
すものとなる。データサンプルは、シフトレジスタ204,
206,208,210に並列に入力される。その各シフトレジス
タは６ステージを備え、その各ステージはNビットを有
する（Nは各データサンプルのビット数）。シフトレジ
スタ204,206,208,210へのデータサンプルのシフト処理
は、イネーブル信号EN1,EN2,EN3,EN4により制御され
る。例えば、第１クロックサイクル中には、イネーブル
信号EN1が活動状態となり、第１ビームを表すデータサ
ンプルがシフトレジスタ204にロードされる。第２クロ
ックサイクル中には、イネーブル信号EN2が活動状態と
なり、第２ビームを表すデータサンプルがシフトレジス
タ206にロードされる。第３クロックサイクル中には、
イネーブル信号EN3が活動状態となり、第３ビームを表
すデータサンプルがシフトレジスタ208にロードされ
る。第４クロックサイクル中には、イネーブル信号EN4
が活動状態となり、第４ビームを表すデータサンプルが
シフトレジスタ210にロードされる。この処理が連続し
て繰り返されて、各シフトレジスタが４つのビームのう
ちの１つのビームの６つの連続したサンプルを収容する
ようになる。従って、レジスタ204は、第１ビームの６
つの連続したサンプルを含み、レジスタ206は、第２ビ
ームの６つの連続したサンプルを含む、といった具合と
なる。
【００４８】レジスタ204,206,208,210の出力は、4-1マ
ルチプレクサ214に供給される。マルチプレクサ214の４
つの入力の各々は、各々がNビットの６つのデータサン
プルを収容する。このマルチプレクサ214は、インタリ
ーブ状態信号により制御される。マルチプレクサ214の
出力は、６つのデータサンプルA-Fであり、その各デー
タサンプルはNビットであり、時間マルチプレックスビ
ームのうちの１つを表している。マルチプレクサ214か
らのデータサンプルA-Fは、FIRディジタルフィルタによ
る遅延補間回路（図２または図３）の入力に供給され
る。従って、時間マルチプレックスされたデータは、遅
延補間回路の入力に供給される。
【００４９】現時点で本発明の好適実施例と考えられる
装置を図示および説明してきたが、当業者には自明であ
るように、特許請求の範囲で規定する本発明の範囲から
逸脱することなく、上述の実施例に様々な変更および修
正を行うことが可能である。
【００５０】以下に本発明の実施態様を列挙する。
【００５１】１．変換器アレイの複数の変換素子からの
受信信号がサンプリング周波数ｆでディジタルサンプル
に変換される超音波ビーム形成器であって、選択された
遅延だけ前記ディジタルサンプルが遅延され、その遅延
されたディジタルサンプルが加算されて集束した受信ビ
ームが形成される、前記超音波ビーム形成器において、
サンプリング周期１／ｆよりも小さい増分で量子化され
た選択された遅延だけ各チャネルで前記ディジタルサン
プルを遅延させる遅延補間回路であって、この遅延補間
回路が、遅延制御情報に応じて、前記サンプリング周期
よりも小さい増分で量子化された異なる遅延だけ前記デ
ィジタルサンプルを遅延させるプログラム可能な手段を
有するFIRディジタルフィルタと、所望の遅延を表す遅
延制御信号に応じて、前記FIRディジタルフィルタに前
記遅延制御情報を供給する制御手段とを備えることを特
徴とする、前記遅延補間回路。
【００５２】２．前記制御手段が、前記所望の遅延に対
応する１組のフィルタ係数を供給する手段を含み、前記
FIRディジタルフィルタが、１グループの連続したディ
ジタルサンプルに前記１組のフィルタ係数を乗算して中
間サンプルを供給する乗算手段と、前記中間サンプルを
加算して出力ディジタルサンプルを供給する加算手段と
を備えている、前項１記載の遅延補間回路。
【００５３】３．前記フィルタ係数のうちの１つ以上が
１／２m（mは整数）という形式のものであり、前記乗算
手段が、前記制御手段からの前記遅延制御情報に応じて
ｍビット位置だけ前記ディジタルサンプルのビットをシ
フトさせる手段を備えている、前項２記載の遅延補間回
路。
【００５４】４．前記制御手段が、前記遅延制御信号に
応じて前記遅延制御情報を前記FIRディジタルフィルタ
に供給するためのランダムアクセスメモリを含む、前項
３記載の遅延補間回路。
【００５５】５．選択された各遅延で前記出力ディジタ
ルサンプルの利得を修正する利得修正手段を更に含み、
前記ランダムアクセスメモリが、前記利得修正手段を制
御するための利得修正情報を供給する、前項４記載の遅
延補間回路。
【００５６】６．前記FIRディジタルフィルタがパイプ
ライン構造を有し、そのパイプライン構造が、第１サン
プリング周期中に前記１組のフィルタ係数を前記ディジ
タルサンプルに乗算する手段と、第２サンプリング周期
中に前記中間サンプルを加算する手段と、第３サンプリ
ング周期中に前記出力サンプルの利得を修正する手段と
を含む、前項５記載の遅延補間回路。
【００５７】７．第１ビームを表す１グループの第１の
連続したディジタルサンプルを格納する第１の手段と、
第２ビームを表す１グループの第２の連続したディジタ
ルサンプルを格納する第２の手段と、前記FIRディジタ
ルフィルタが前記第１ビームおよび前記第２ビームのデ
ィジタルサンプルの時間マルチプレックス処理を行うよ
うに前記第１のディジタルサンプルおよび前記第２のデ
ィジタルサンプルを前記FIRディジタルフィルタに順次
供給する選択手段とを更に含む、前項１記載の遅延補間
回路。
【００５８】８．超音波変換素子アレイからの受信信号
を処理するための超音波ビーム形成器であって、この超
音波ビーム形成器が、前記超音波変換素子アレイの各変
換素子に１つずつ接続された複数の処理チャネルを備
え、その各処理チャネルが、前記受信信号を所定のサン
プリング率ｆでディジタルサンプルに変換するディジタ
ル化手段と、そのディジタルサンプルを所定の遅延だけ
遅延させて遅延ディジタルサンプルを供給する遅延手段
であって、FIRディジタルフィルタを含む遅延補間回路
を有し、前記FIRディジタルフィルタが、遅延制御情報
に応じて、サンプリング周期１／ｆよりも小さい増分で
量子化された異なる遅延だけ前記ディジタルサンプルを
遅延させるプログラム可能な手段を有する、前記遅延手
段とを備え、更に、この超音波ビーム形成器が、前記遅
延ディジタルサンプルを加算して受信ビームを表す出力
サンプルを形成する加算手段と、前記処理チャネルの各
々の前記遅延手段に前記遅延制御情報を供給する制御手
段とを備えていることを特徴とする、前記超音波ビーム
形成器。
【００５９】９．前記制御手段が、所望の遅延に対応す
る１組のフィルタ係数を供給する手段を含み、前記FIR
ディジタルフィルタが、１グループの連続したディジタ
ルサンプルに前記１組のフィルタ係数を乗算して中間サ
ンプルを供給する乗算器手段と、前記中間サンプルを加
算して遅延ディジタルサンプルを供給する加算手段とを
含む、前項８記載の超音波ビーム形成器。
【００６０】１０．前記フィルタ係数のうちの１つ以上
が１／２m（ｍは整数）という形式のものであり、前記
乗算器手段が、前記制御手段からの前記遅延制御情報に
応じてｍビット位置だけ前記ディジタルサンプルのビッ
トをシフトさせる手段を含む、前項９記載の超音波ビー
ム形成器。
【００６１】
【発明の効果】本発明は上述のように構成したので、サ
ンプリング周期よりも小さい単位で量子化された遅延が
実施可能となり、これにより、高度に精確な操向および
集束を得ることができる。また、乗数器を使用すること
なく1/2mの形式のフィルタ係数を実施することができる
ので、必要とされる回路を単純化することができる。
【図面の簡単な説明】
【図１】本発明によるディジタルフェイズドアレイ型の
超音波ビーム形成器を示すブロック図である。
【図２】本発明による遅延補間回路を示すブロック図で
ある。
【図３】本発明による遅延補間回路の好適実施例を示す
ブロック図である。
【図４】時間マルチプレックスビーム形成器中の遅延補
間回路の動作のための格納およびマルチプレックス回路
を示すブロック図である。
【符号の説明】
12 ビーム形成器 24 遅延補間回路 50〜60 レジスタ 70〜80 乗算器 82 係数格納ユニット 86 加算ユニット A〜F ディジタルデータサンプル CA〜CF フィルタ係数
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイヴィッド・リップシュッツ アメリカ合衆国マサチューセッツ州 02173レキシントン，コロニー・ロー ド・62 (56)参考文献 特開 昭54−113357（ＪＰ，Ａ) 特開 昭62−22632（ＪＰ，Ａ) 特開 昭62−280650（ＪＰ，Ａ) 特開 昭63−206230（ＪＰ，Ａ) 特開 昭63−222745（ＪＰ，Ａ) 特開 平２−206445（ＪＰ，Ａ) 特開 平３−103787（ＪＰ，Ａ) 特開 平３−123879（ＪＰ，Ａ) 特開 平４−84954（ＪＰ，Ａ) 特開 平５−7587（ＪＰ，Ａ) 特開 平５−184568（ＪＰ，Ａ) 特開 平５−243907（ＪＰ，Ａ) 特開 平６−6233（ＪＰ，Ａ) 米国特許3997772（ＵＳ，Ａ) 米国特許3997773（ＵＳ，Ａ) 国際公開94／23422（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) A61B 8/00

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】変換器アレイの複数の変換素子からの受信
    信号がサンプリング周波数ｆでディジタルサンプルに変
    換され、選択された遅延だけ前記ディジタルサンプルが
    遅延され、その遅延されたディジタルサンプルが加算さ
    れて集束した受信ビームが形成される、超音波ビーム形
    成器において、サンプリング周期１／ｆよりも小さい増
    分で量子化された選択された遅延だけ各チャネルで前記
    ディジタルサンプルを遅延させるための遅延補間回路で
    あって、フィルタ係数を表す 遅延制御情報に応じて、前記サンプ
    リング周期よりも小さい増分で量子化された異なる遅延
    だけ前記ディジタルサンプルを遅延させるためのプログ
    ラム可能な手段を含むFIRディジタルフィルタと、 所望の遅延を表す遅延制御信号に応じて、前記FIRディ
    ジタルフィルタに前記遅延制御情報を供給するための制
    御手段とからなり、 前記フィルタ係数のうちの１つ又は複数が １／２m とい
    う形式のものであり、ここでｍは整数であり、前記FIR
    ディジタルフィルタが、前記遅延制御情報に応じてｍビ
    ット位置だけ前記ディジタルサンプルのビットをシフト
    させることにより、前記ディジタルサンプルの連続した
    デジタルサンプルに前記フィルタ係数のそれぞれを乗算
    して、中間サンプルを供給するための手段を含み、前記
    FIRディジタルフィルタが、前記中間サンプルを加算し
    て出力ディジタルサンプルを供給するための加算手段を
    更に含む、遅延補間回路。
  2. 【請求項２】前記制御手段が、前記遅延制御信号に応じ
    て前記遅延制御情報を前記FIRディジタルフィルタに供
    給するためのランダムアクセスメモリを含む、請求項１
    記載の遅延補間回路。
  3. 【請求項３】選択された各遅延で前記出力ディジタルサ
    ンプルの利得を修正するための利得修正手段を更に含
    み、前記ランダムアクセスメモリが、前記利得修正手段
    を制御するための利得修正情報を供給する、請求項２記
    載の遅延補間回路。
  4. 【請求項４】前記FIRディジタルフィルタがパイプライ
    ン構造を有し、そのパイプライン構造が、第１サンプリ
    ング周期中に前記フィルタ係数のそれぞれを前記ディジ
    タルサンプルに乗算するための手段と、第２サンプリン
    グ周期中に前記中間サンプルを加算するための手段と、
    第３サンプリング周期中に前記出力サンプルの利得を修
    正するための手段とを含む、請求項３記載の遅延補間回
    路。
  5. 【請求項５】第１ビームを表す第１の連続したディジタ
    ルサンプルのグループを格納するための第１の手段と、
    第２ビームを表す第２の連続したディジタルサンプルの
    グループを格納するための第２の手段と、前記FIRディ
    ジタルフィルタが前記第１ビームおよび前記第２ビーム
    のディジタルサンプルの時間マルチプレックス処理を行
    うように前記第１の連続したディジタルサンプルのグル
    ープおよび前記第２の連続したディジタルサンプルのグ
    ループを前記FIRディジタルフィルタに順次供給するた
    めの選択手段とを更に含む、請求項１記載の遅延補間回
    路。
  6. 【請求項６】前記FIRディジタルフィルタに同時に入力
    するために、連続したディジタルサンプルのグループを
    保持するためのレジスタを更に含む、請求項１記載の遅
    延補間回路。
  7. 【請求項７】超音波変換素子のアレイからの受信信号を
    処理するための超音波ビーム形成器であって、この超音
    波ビーム形成器が、 加算手段と、 制御手段と、 前記超音波変換素子アレイの各変換素子に１つずつ結合
    された複数の処理チャネルとを備え、その各処理チャネ
    ルが、 前記受信信号を所定のサンプリング率ｆでディジタルサ
    ンプルに変換するためのディジタル化手段と、 前記ディジタルサンプルを所定の遅延だけ遅延させて遅
    延ディジタルサンプルを供給するための遅延手段であっ
    て、FIRディジタルフィルタを含む遅延補間回路を有
    し、前記FIRディジタルフィルタが、フィルタ係数を表
    す遅延制御情報に応じて、サンプリング周期１／ｆより
    も小さい増分で量子化された異なる遅延だけ前記ディジ
    タルサンプルを遅延させるためのプログラム可能な手段
    を有し、前記フィルタ係数のうちの１つ又は複数が１／
    ２m という形式のものであり、ここでｍは整数であり、
    前記FIRディジタルフィルタが、前記遅延制御情報に応
    じて ｍビット位置だけ前記ディジタルサンプルのビット
    をシフトさせることにより、前記ディジタルサンプルの
    連続したディジタルサンプルに前記フィルタ係数のそれ
    ぞれを乗算して中間サンプルを供給するための手段を含
    み、前記FIRディジタルフィルタが、前記中間サンプル
    を加算して前記遅延ディジタルサンプルを供給するため
    の手段を更に含む、遅延手段とを備え、 前記加算手段が、前記遅延ディジタルサンプルを加算し
    て受信ビームを表す出力サンプルを形成し、 前記制御手段が、前記処理チャネルの各々の前記遅延手
    段に前記遅延制御情報を供給する、超音波ビーム形成
    器。
  8. 【請求項８】前記遅延補間回路が、選択された各遅延で
    前記遅延ディジタルサンプルの利得を修正するための利
    得修正手段を更に含み、前記制御手段が、前記利得修正
    手段を制御するための利得修正情報を供給する、請求項
    ７記載の超音波ビーム形成器。
  9. 【請求項９】前記遅延補間回路が、前記FIRディジタル
    フィルタに同時に入力するために、連続したディジタル
    サンプルのグループを保持するためのレジスタを更に含
    む、請求項７記載の超音波ビーム形成器。
  10. 【請求項１０】前記FIRディジタルフィルタが、０、１
    ／４サンプリング周期、１／２サンプリング周期、及び
    ３／４サンプリング周期の選択可能な遅延を有する、請
    求項７記載の超音波ビーム形成器。
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