JP3473170B2 - 信号処理装置 - Google Patents
信号処理装置Info
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- JP3473170B2 JP3473170B2 JP11289895A JP11289895A JP3473170B2 JP 3473170 B2 JP3473170 B2 JP 3473170B2 JP 11289895 A JP11289895 A JP 11289895A JP 11289895 A JP11289895 A JP 11289895A JP 3473170 B2 JP3473170 B2 JP 3473170B2
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- Controls And Circuits For Display Device (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、TV受像機における画素
を遅延させ垂直フィルタを構成するメモリおよびルック
アップテーブルなどの信号処理装置に関するものであ
る。
を遅延させ垂直フィルタを構成するメモリおよびルック
アップテーブルなどの信号処理装置に関するものであ
る。
【０００２】
【従来の技術】近年、映像の高画質化に対する要求が高
まり、衛星放送ではＭＵＳＥ方式によるハイビジョン放
送などが実用化されており、現在試験放送が行われてい
る。また地上放送でもＥＤＴＶＩＩ方式による放送が９
５年度に開始することが予定されている。これらの要求
により、映像処理速度も高速化が要求されており、例え
ばMUSEでは出力で４４．５５MHzもの高速動作が要求さ
れる。また映像処理中１ラインの画素を増加するような
処理では０内挿処理が行われる。
まり、衛星放送ではＭＵＳＥ方式によるハイビジョン放
送などが実用化されており、現在試験放送が行われてい
る。また地上放送でもＥＤＴＶＩＩ方式による放送が９
５年度に開始することが予定されている。これらの要求
により、映像処理速度も高速化が要求されており、例え
ばMUSEでは出力で４４．５５MHzもの高速動作が要求さ
れる。また映像処理中１ラインの画素を増加するような
処理では０内挿処理が行われる。
【０００３】また映像処理で非線形演算を行うような処
理では、ROMなどを用いたルックアップテーブルなどを
用いて演算を行っていた。
理では、ROMなどを用いたルックアップテーブルなどを
用いて演算を行っていた。
【０００４】また映像信号中に制御信号が含まれるMUSE
のような信号から制御信号を抽出する場合、個別に制御
レジスタを設け、このレジスタをCPUから読み出すこと
によって制御信号を読み出していた。
のような信号から制御信号を抽出する場合、個別に制御
レジスタを設け、このレジスタをCPUから読み出すこと
によって制御信号を読み出していた。
【０００５】
【発明が解決しようとする課題】しかしながら、映像信
号を格納するフィールドメモリでは高速化が困難であ
り、メモリから複数のデータを読み出し、そのデータを
順次選択することによりメモリの動作周波数よりも高速
にデータを出力する方法が行われている。また０内挿な
どの処理では信号処理部分に０を選択するセレクタによ
り行っている。
号を格納するフィールドメモリでは高速化が困難であ
り、メモリから複数のデータを読み出し、そのデータを
順次選択することによりメモリの動作周波数よりも高速
にデータを出力する方法が行われている。また０内挿な
どの処理では信号処理部分に０を選択するセレクタによ
り行っている。
【０００６】しかしながらメモリからの複数のデータを
選択するセレクタも０内挿を行うセレクタも同様に行う
ことができる。
選択するセレクタも０内挿を行うセレクタも同様に行う
ことができる。
【０００７】またプロセッサによる映像処理を考えた場
合、ルックアップテーブルを内蔵すると面積が大きくな
るという課題があった。
合、ルックアップテーブルを内蔵すると面積が大きくな
るという課題があった。
【０００８】また制御信号を抽出するレジスタを個別に
設けるとハードウェアが大きくなるという課題を有して
いた。
設けるとハードウェアが大きくなるという課題を有して
いた。
【０００９】本発明は上記課題を解決するために、メモ
リからのデータを選択するセレクタと０内挿を行うセレ
クタ、または／およびルックアップテーブルおよび制御
信号を抽出するレジスタを共用化する信号処理装置を提
供することを目的とする。
リからのデータを選択するセレクタと０内挿を行うセレ
クタ、または／およびルックアップテーブルおよび制御
信号を抽出するレジスタを共用化する信号処理装置を提
供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は上記課題を解決
するために、記憶手段と、複数のデータを保持し、１つ
のデータとして前記記憶手段に出力する第一の保持手段
と、外部からデータを入力し、前記第一の保持手段に出
力する選択手段と、前記記憶手段からの複数のデータを
入力し、保持する第二の保持手段と、前記第二の保持手
段のデータの１つかあるいはデータ０を選択する選択手
段を備えることを特徴とする信号処理装置である。
するために、記憶手段と、複数のデータを保持し、１つ
のデータとして前記記憶手段に出力する第一の保持手段
と、外部からデータを入力し、前記第一の保持手段に出
力する選択手段と、前記記憶手段からの複数のデータを
入力し、保持する第二の保持手段と、前記第二の保持手
段のデータの１つかあるいはデータ０を選択する選択手
段を備えることを特徴とする信号処理装置である。
【００１１】また、本発明は記憶手段と、複数のデータ
を保持し、１つのデータとして前記記憶手段に出力する
第一の保持手段と、外部からデータを入力し、前記第一
の保持手段に出力する選択手段と、前記記憶手段からの
複数のデータを入力し、保持する第二の保持手段と、前
記第二の保持手段のデータの１つかあるいはデータ０を
選択する選択手段を備え、制御手段と、書き込みアドレ
スを生成する書き込みアドレス生成手段と、読み出しア
ドレスを生成する読み出しアドレス生成手段を有し、前
記書き込みアドレス生成手段からのアドレスと前記制御
手段からのアドレスを選択する選択手段により書き込み
アドレスを選択して前記記憶手段に出力することを特徴
とする信号処理装置である。
を保持し、１つのデータとして前記記憶手段に出力する
第一の保持手段と、外部からデータを入力し、前記第一
の保持手段に出力する選択手段と、前記記憶手段からの
複数のデータを入力し、保持する第二の保持手段と、前
記第二の保持手段のデータの１つかあるいはデータ０を
選択する選択手段を備え、制御手段と、書き込みアドレ
スを生成する書き込みアドレス生成手段と、読み出しア
ドレスを生成する読み出しアドレス生成手段を有し、前
記書き込みアドレス生成手段からのアドレスと前記制御
手段からのアドレスを選択する選択手段により書き込み
アドレスを選択して前記記憶手段に出力することを特徴
とする信号処理装置である。
【００１２】また、本発明は、記憶手段と、複数のデー
タを保持し、１つのデータとして前記記憶手段に出力す
る第一の保持手段と、外部からデータを入力し、前記第
一の保持手段に出力する選択手段と、前記記憶手段から
の複数のデータを入力し、保持する第二の保持手段と、
前記第二の保持手段のデータの１つかあるいはデータ０
を選択する選択手段を備え、制御手段と、書き込みアド
レスを生成する書き込みアドレス生成手段と、読み出し
アドレスを生成する読み出しアドレス生成手段を有し、
前記書き込みアドレス生成手段からのアドレスと前記制
御手段からのアドレスを選択する選択手段により書き込
みアドレスを選択して前記記憶手段に出力し、さらに前
記読み出しアドレス生成手段からのアドレスと前記制御
手段からのアドレスを選択する選択手段により、読み出
しアドレスを選択して前記記憶手段に出力することを特
徴とする信号処理装置である。
タを保持し、１つのデータとして前記記憶手段に出力す
る第一の保持手段と、外部からデータを入力し、前記第
一の保持手段に出力する選択手段と、前記記憶手段から
の複数のデータを入力し、保持する第二の保持手段と、
前記第二の保持手段のデータの１つかあるいはデータ０
を選択する選択手段を備え、制御手段と、書き込みアド
レスを生成する書き込みアドレス生成手段と、読み出し
アドレスを生成する読み出しアドレス生成手段を有し、
前記書き込みアドレス生成手段からのアドレスと前記制
御手段からのアドレスを選択する選択手段により書き込
みアドレスを選択して前記記憶手段に出力し、さらに前
記読み出しアドレス生成手段からのアドレスと前記制御
手段からのアドレスを選択する選択手段により、読み出
しアドレスを選択して前記記憶手段に出力することを特
徴とする信号処理装置である。
【００１３】
【作用】上記したように本発明による信号処理装置で
は、メモリからのデータを選択するセレクタと、０内挿
を行なうセレクタを共用化することが可能となり、回路
規模を削減することが可能となる。
は、メモリからのデータを選択するセレクタと、０内挿
を行なうセレクタを共用化することが可能となり、回路
規模を削減することが可能となる。
【００１４】
【実施例】図１は本発明による信号処理装置の一実施例
の構成図である。
の構成図である。
【００１５】図１において、１は記憶手段に相当するメ
モリ部、２はメモリ部１への書き込みアドレスを生成す
る書き込みアドレス生成部、３はメモリ部１への読み出
しアドレスを生成する読み出しアドレス生成部、４は映
像信号が入力される入力、５は映像信号を出力する出
力、６はCPU１２からの設定信号と入力４から入力した
映像信号を選択するセレクタ、７はCPU１２からのアド
レスと書き込みアドレス生成部２からのアドレスを選択
するセレクタ、８は入力４からの信号と読み出しアドレ
ス生成部３からのアドレスとCPU１２からのアドレスの
内から一つを選択するセレクタ、９はラッチ１１のデー
タとデータ０を選択するセレクタ、１０は入力した信号
を保持し、メモリ部１へ出力するラッチであり、３つの
画素信号を保持できる。１１はメモリ部１からのデータ
を保持するラッチであり、３つの画素を保持できる。１
２はルックアップテーブルを設定するCPUである。
モリ部、２はメモリ部１への書き込みアドレスを生成す
る書き込みアドレス生成部、３はメモリ部１への読み出
しアドレスを生成する読み出しアドレス生成部、４は映
像信号が入力される入力、５は映像信号を出力する出
力、６はCPU１２からの設定信号と入力４から入力した
映像信号を選択するセレクタ、７はCPU１２からのアド
レスと書き込みアドレス生成部２からのアドレスを選択
するセレクタ、８は入力４からの信号と読み出しアドレ
ス生成部３からのアドレスとCPU１２からのアドレスの
内から一つを選択するセレクタ、９はラッチ１１のデー
タとデータ０を選択するセレクタ、１０は入力した信号
を保持し、メモリ部１へ出力するラッチであり、３つの
画素信号を保持できる。１１はメモリ部１からのデータ
を保持するラッチであり、３つの画素を保持できる。１
２はルックアップテーブルを設定するCPUである。
【００１６】次にラインメモリ、ルックアップテーブ
ル、レジスタとしての各動作について説明する。まずラ
インメモリとして動作する場合について説明する。
ル、レジスタとしての各動作について説明する。まずラ
インメモリとして動作する場合について説明する。
【００１７】書き込み動作では入力４から入力された信
号はセレクタ６によってラッチ１０に格納される。セレ
クタ６はラッチ１０の３画素の格納部分を順次選択する
ことによりラッチ１０に３画素のデータが格納される。
３画素が格納された段階でメモリ部１にラッチ１０のデ
ータを格納する。これにより格納する周期はデータの入
力に対してメモリ部１は１／３で動作すればよい。格納
した後、書き込みアドレス生成部２は書き込みアドレス
をインクリメントする。このような動作によってメモリ
部１への書き込みが順次行われる。
号はセレクタ６によってラッチ１０に格納される。セレ
クタ６はラッチ１０の３画素の格納部分を順次選択する
ことによりラッチ１０に３画素のデータが格納される。
３画素が格納された段階でメモリ部１にラッチ１０のデ
ータを格納する。これにより格納する周期はデータの入
力に対してメモリ部１は１／３で動作すればよい。格納
した後、書き込みアドレス生成部２は書き込みアドレス
をインクリメントする。このような動作によってメモリ
部１への書き込みが順次行われる。
【００１８】読み出し動作では、メモリ部１から一度に
３つのデータを読み出し、読み出されたデータはラッチ
１１に格納される。格納されたデータはセレクタ９によ
って３つのデータのうちの１つを順次読み出して、出力
５から外部へ出力する。これにより出力するデータのレ
ートはメモリの動作速度の３倍となり、メモリ部１の動
作速度が遅くても高速なデータ出力が可能となる。０内
挿する場合このセレクタ９で０を選択することにより、
０内挿動作を行うことが可能となる。
３つのデータを読み出し、読み出されたデータはラッチ
１１に格納される。格納されたデータはセレクタ９によ
って３つのデータのうちの１つを順次読み出して、出力
５から外部へ出力する。これにより出力するデータのレ
ートはメモリの動作速度の３倍となり、メモリ部１の動
作速度が遅くても高速なデータ出力が可能となる。０内
挿する場合このセレクタ９で０を選択することにより、
０内挿動作を行うことが可能となる。
【００１９】このようにセレクタを０内挿とデータセレ
クタとを共用化することによって、少ないハードウェア
量の増加で０内挿を行うことが可能となる。
クタとを共用化することによって、少ないハードウェア
量の増加で０内挿を行うことが可能となる。
【００２０】次にルックアップテーブルとして動作する
場合について説明する。ルックアップテーブルの設定は
ＣＰＵ１２からのアドレスをセレクタ７で選択し、書き
込みアドレスとしてメモリ部１へ入力する。またＣＰＵ
１２からのデータをセレクタ６によって選択し、セレク
タ７によってメモリ部１に入力し、データを設定したア
ドレスへ書き込むことにより設定を行う。参照する場合
は、入力４からのデータをセレクタ８によって選択し、
読みだしアドレスとしてメモリ部１に入力する。これに
よってメモリ部１に書き込まれていたデータがラッチ１
１に読み込まれる。つぎにセレクタ９によって読み出さ
れたデータを選択して出力５よりデータを出力する。こ
れによってラインメモリとして動作するハードウェアを
ルックアップテブルとして使用することが可能となる。
場合について説明する。ルックアップテーブルの設定は
ＣＰＵ１２からのアドレスをセレクタ７で選択し、書き
込みアドレスとしてメモリ部１へ入力する。またＣＰＵ
１２からのデータをセレクタ６によって選択し、セレク
タ７によってメモリ部１に入力し、データを設定したア
ドレスへ書き込むことにより設定を行う。参照する場合
は、入力４からのデータをセレクタ８によって選択し、
読みだしアドレスとしてメモリ部１に入力する。これに
よってメモリ部１に書き込まれていたデータがラッチ１
１に読み込まれる。つぎにセレクタ９によって読み出さ
れたデータを選択して出力５よりデータを出力する。こ
れによってラインメモリとして動作するハードウェアを
ルックアップテブルとして使用することが可能となる。
【００２１】つぎにレジスタとして使用する場合につい
て説明する。ラインメモリとして動作している場合、画
素データはメモリ部１に書き込まれている。セレクタ８
にＣＰＵ１２からのアドレスを入力し、読み出しアドレ
スとしてメモリ部１に入力し、セレクタ９からＣＰＵ１
２にデータを取り込むことにより、画素データをＣＰＵ
１２に取り込むためのレジスタとして動作させることが
できる。
て説明する。ラインメモリとして動作している場合、画
素データはメモリ部１に書き込まれている。セレクタ８
にＣＰＵ１２からのアドレスを入力し、読み出しアドレ
スとしてメモリ部１に入力し、セレクタ９からＣＰＵ１
２にデータを取り込むことにより、画素データをＣＰＵ
１２に取り込むためのレジスタとして動作させることが
できる。
【００２２】なお、本実施例ではラインメモリで示した
が、フィールドメモリあるいは画素遅延などのメモリ部
を持つ任意の遅延手段でも適応可能である。
が、フィールドメモリあるいは画素遅延などのメモリ部
を持つ任意の遅延手段でも適応可能である。
【００２３】また、メモリ部１は３画素を同時に読み出
す構成であるが、１画素など任意の画素を同時に読み出
す構成でもよい。
す構成であるが、１画素など任意の画素を同時に読み出
す構成でもよい。
【００２４】またＣＰＵ１２からのデータ設定をセレク
タ６を介して１画素ずつ設定する構成を示したが、ラッ
チ１０に直接３画素のデータを設定する構成も可能であ
る。また読みだしもラッチ１１から直接３画素のデータ
をＣＰＵ１２に読み出す構成でもよい。
タ６を介して１画素ずつ設定する構成を示したが、ラッ
チ１０に直接３画素のデータを設定する構成も可能であ
る。また読みだしもラッチ１１から直接３画素のデータ
をＣＰＵ１２に読み出す構成でもよい。
【００２５】
【発明の効果】本発明は上記したようにメモリの動作速
度に対して高速に動作させるためのセレクタと０内挿の
セレクタを共用化することにより、少ないハードウェア
の増加で高速化と０内挿機能を実現でき、さらにルック
アップテーブルとレジスタを共用化することにより、少
ないハードウェアの増加でルックアップテーブル機能お
よびレジスタ機能を実現でき、その効果は絶大なるもの
がある。
度に対して高速に動作させるためのセレクタと０内挿の
セレクタを共用化することにより、少ないハードウェア
の増加で高速化と０内挿機能を実現でき、さらにルック
アップテーブルとレジスタを共用化することにより、少
ないハードウェアの増加でルックアップテーブル機能お
よびレジスタ機能を実現でき、その効果は絶大なるもの
がある。
【図１】本発明による信号処理装置の一実施例の構成図
１ メモリ部
２ 書き込みアドレス生成部
３ 読み出しアドレス生成部
４ 入力
５ 出力
７〜９ セレクタ
１０,１１ ラッチ
１２ CPU
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 5/00 - 5/42
H03H 17/02
H04N 5/14
Claims (5)
- 【請求項１】記憶手段と、 複数のデータを保持し、１つのデータとして前記記憶手
段に出力する第一の保持手段と、 外部からデータを入力し、前記第一の保持手段に出力す
る選択手段と、 前記記憶手段からの複数のデータを入力し、保持する第
二の保持手段と、 前記第二の保持手段のデータの１つかあるいはデータ０
を選択する選択手段とを備えたことを特徴とする信号処
理装置。 - 【請求項２】記憶手段と、 複数のデータを保持し、１つのデータとして前記記憶手
段に出力する第一の保持手段と、 外部からデータを入力し、前記第一の保持手段に出力す
る選択手段と、 前記記憶手段からの複数のデータを入力し、保持する第
二の保持手段と、 前記第二の保持手段のデータの１つかあるいはデータ０
を選択する選択手段とを備え、 制御手段と、 書き込みアドレスを生成する書き込みアドレス生成手段
と、 読み出しアドレスを生成する読み出しアドレス生成手段
を有し、 前記書き込みアドレス生成手段からのアドレスと前記制
御手段からのアドレスを選択する選択手段により書き込
みアドレスを選択して前記記憶手段に出力することを特
徴とする信号処理装置。 - 【請求項３】記憶手段と、複数のデータを保持し、１つ
のデータとして前記記憶手段に出力する第一の保持手段
と、 外部からデータを入力し、前記第一の保持手段に出力す
る選択手段と、 前記記憶手段からの複数のデータを入力し、保持する第
二の保持手段と、 前記第二の保持手段のデータの１つかあるいはデータ０
を選択する選択手段とを備え、 制御手段と、 書き込みアドレスを生成する書き込みアドレス生成手段
と、 読み出しアドレスを生成する読み出しアドレス生成手段
を有し、 前記書き込みアドレス生成手段からのアドレスと前記制
御手段からのアドレスを選択する選択手段により書き込
みアドレスを選択して前記記憶手段に出力し、 さらに前記読み出しアドレス生成手段からのアドレスと
前記制御手段からのアドレスを選択する選択手段によ
り、読み出しアドレスを選択して前記記憶手段に出力す
ることを特徴とする信号処理装置。 - 【請求項４】前記選択手段が１サイクルごとにデータ０
と前記第二の保持手段のデータを選択することを特徴と
する請求項１〜３のいずれかに記載の信号処理装置。 - 【請求項５】前記選択手段が１ラインごとにデータ０と
前記第二の保持手段のデータを選択することを特徴とす
る請求項１〜３のいずれかに記載の信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11289895A JP3473170B2 (ja) | 1995-05-11 | 1995-05-11 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11289895A JP3473170B2 (ja) | 1995-05-11 | 1995-05-11 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08305329A JPH08305329A (ja) | 1996-11-22 |
| JP3473170B2 true JP3473170B2 (ja) | 2003-12-02 |
Family
ID=14598268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11289895A Expired - Lifetime JP3473170B2 (ja) | 1995-05-11 | 1995-05-11 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3473170B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7286717B2 (en) | 2001-10-31 | 2007-10-23 | Ricoh Company, Ltd. | Image data processing device processing a plurality of series of data items simultaneously in parallel |
-
1995
- 1995-05-11 JP JP11289895A patent/JP3473170B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08305329A (ja) | 1996-11-22 |
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Legal Events
| Date | Code | Title | Description |
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