JP3482006B2 - 容量性負荷の駆動装置 - Google Patents
容量性負荷の駆動装置Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
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- Transforming Light Signals Into Electric Signals (AREA)
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Description
【０００１】
【産業上の利用分野】この発明は、ビデオカメラで使わ
れる電荷結合素子型撮像素子や静電気アクチュエータ等
の容量性負荷の駆動装置に関し、特にその低消費電力化
を図ったものに関する。
れる電荷結合素子型撮像素子や静電気アクチュエータ等
の容量性負荷の駆動装置に関し、特にその低消費電力化
を図ったものに関する。
【０００２】
【従来の技術】電荷結合素子型撮像素子（ＣＣＤ）や静
電気アクチュエータは、小型・軽量・低消費電力といっ
た特徴により数多く利用されているが、これらの容量性
負荷の駆動方法に関しては必ずしも低消費電力とはいえ
ない。これらの素子の等価回路は図７に示すように、駆
動電極間の静電容量Ｃφ及び駆動電極の静電容量Ｃ1 ，
Ｃ2 から構成されているため、静止時には電流がほとん
ど流れず低消費電力である。しかし、駆動時には静電容
量の充放電により、（周波数）×（等価静電容量）×
（駆動電圧）2 のエネルギーを消費する。例えば１３０
万画素のハイビジョン用ＣＣＤでは、駆動周波数を４
８．６ＭＨｚ、駆動電圧を６Ｖ、等価静電容量を３００
ｐＦとしたときの消費電力は、 ４８．６ＭＨｚ×３００ｐＦ×（６Ｖ）2 ＝５２４ｍＷ となってしまう。
電気アクチュエータは、小型・軽量・低消費電力といっ
た特徴により数多く利用されているが、これらの容量性
負荷の駆動方法に関しては必ずしも低消費電力とはいえ
ない。これらの素子の等価回路は図７に示すように、駆
動電極間の静電容量Ｃφ及び駆動電極の静電容量Ｃ1 ，
Ｃ2 から構成されているため、静止時には電流がほとん
ど流れず低消費電力である。しかし、駆動時には静電容
量の充放電により、（周波数）×（等価静電容量）×
（駆動電圧）2 のエネルギーを消費する。例えば１３０
万画素のハイビジョン用ＣＣＤでは、駆動周波数を４
８．６ＭＨｚ、駆動電圧を６Ｖ、等価静電容量を３００
ｐＦとしたときの消費電力は、 ４８．６ＭＨｚ×３００ｐＦ×（６Ｖ）2 ＝５２４ｍＷ となってしまう。
【０００３】こうした問題を解決するために、例えば特
開昭５６ー８０８９３号公報には、図８で示すように、
駆動端子間７ａ，７ｂにインダクタンス素子Ｌを配設
し、インダクタンス素子Ｌと駆動電極の静電容量Ｃ0 ，
Ｃ1 ，Ｃ2 で並列共振回路を構成し、その共振周波数を
駆動周波数と等しくすることで低消費電力化を図ってい
る。
開昭５６ー８０８９３号公報には、図８で示すように、
駆動端子間７ａ，７ｂにインダクタンス素子Ｌを配設
し、インダクタンス素子Ｌと駆動電極の静電容量Ｃ0 ，
Ｃ1 ，Ｃ2 で並列共振回路を構成し、その共振周波数を
駆動周波数と等しくすることで低消費電力化を図ってい
る。
【０００４】しかしながらこの駆動方法では、ＣＣＤ遅
延線のように連続して信号を転送する用途には有用であ
るが、駆動信号の休止期間のあるＣＣＤ撮像素子や、静
電アクチュエータでは、駆動信号休止中にインダクタン
ス素子を通して電流が流れるため、かえって消費電力が
増加するという問題があった。
延線のように連続して信号を転送する用途には有用であ
るが、駆動信号の休止期間のあるＣＣＤ撮像素子や、静
電アクチュエータでは、駆動信号休止中にインダクタン
ス素子を通して電流が流れるため、かえって消費電力が
増加するという問題があった。
【０００５】この問題を解決するために、特公平５−３
３８７５号公報に示された駆動方法では、図９に示すよ
うにインダクタンス素子Ｌに静電容量Ｃ８を直列接続し
たものを駆動電極間に配設して、休止期間の電流を静電
容量Ｃ８により遮断して低電力化を図っている。
３８７５号公報に示された駆動方法では、図９に示すよ
うにインダクタンス素子Ｌに静電容量Ｃ８を直列接続し
たものを駆動電極間に配設して、休止期間の電流を静電
容量Ｃ８により遮断して低電力化を図っている。
【０００６】しかしながら、インダクタンス素子Ｌに直
列接続した静電容量Ｃ８が休止期間中に充電されていた
電圧を中心に共振が起こるため、駆動波形は図１０に示
されるような立ち上がり特性を持つという問題があっ
た。
列接続した静電容量Ｃ８が休止期間中に充電されていた
電圧を中心に共振が起こるため、駆動波形は図１０に示
されるような立ち上がり特性を持つという問題があっ
た。
【０００７】また、特開平１−３０３７５７号公報に示
された駆動方法では、図１１に示すようにインダクタン
ス素子Ｌにスイッチ回路Ｓ１を直列接続したものを駆動
電極間１０ａ，１０ｂに配設し、駆動電位を反転すると
きにはこのスイッチＳ1 を閉じてＬＣ共振を利用し、駆
動電位が反転されたときにこのスイッチＳ1 を開き駆動
用電圧源に直列接続されたスイッチＳ2 ，Ｓ3 を閉じ駆
動端子の電位を保持するものである。
された駆動方法では、図１１に示すようにインダクタン
ス素子Ｌにスイッチ回路Ｓ１を直列接続したものを駆動
電極間１０ａ，１０ｂに配設し、駆動電位を反転すると
きにはこのスイッチＳ1 を閉じてＬＣ共振を利用し、駆
動電位が反転されたときにこのスイッチＳ1 を開き駆動
用電圧源に直列接続されたスイッチＳ2 ，Ｓ3 を閉じ駆
動端子の電位を保持するものである。
【０００８】しかしながら、インダクタンス素子Ｌに直
列接続されたスイッチＳ1 のＯＮ抵抗による電力消費
や、このスイッチのＯＮ時間がインダクタンス素子Ｌと
駆動電極の静電容量による共振回路の周期の１／２でな
いと駆動波形が乱れるという欠点があった。
列接続されたスイッチＳ1 のＯＮ抵抗による電力消費
や、このスイッチのＯＮ時間がインダクタンス素子Ｌと
駆動電極の静電容量による共振回路の周期の１／２でな
いと駆動波形が乱れるという欠点があった。
【０００９】
【発明が解決しようとする課題】上記した従来の容量性
負荷の駆動装置では、駆動端子間にインダクタンス素子
を並設した駆動装置では休止期間にインダクタンス素子
を通して電流が流れるという欠点があり、インダクタン
ス素子と静電容量を直列接続したものを駆動端子間に並
設した駆動装置では駆動波形の立ち上がり特性に問題が
あり、インダクタンス素子にスイッチを直列接続したも
のを駆動端子間に並設した駆動装置ではスイッチのＯＮ
抵抗で電力を消費するという欠点があった。
負荷の駆動装置では、駆動端子間にインダクタンス素子
を並設した駆動装置では休止期間にインダクタンス素子
を通して電流が流れるという欠点があり、インダクタン
ス素子と静電容量を直列接続したものを駆動端子間に並
設した駆動装置では駆動波形の立ち上がり特性に問題が
あり、インダクタンス素子にスイッチを直列接続したも
のを駆動端子間に並設した駆動装置ではスイッチのＯＮ
抵抗で電力を消費するという欠点があった。
【００１０】この発明は、駆動波形の立ち上がりが良好
でかつ低電力の容量性負荷の駆動装置を提供することを
目的とする。
でかつ低電力の容量性負荷の駆動装置を提供することを
目的とする。
【００１１】
【課題を解決するための手段】上記した課題を解決する
ためにこの発明では、休止期間を有し、所定の駆動周期
で互いに位相の異なる複数の駆動信号を供給して容量性
負荷を駆動する駆動装置であって、容量性負荷の駆動端
子間にインダクタンス素子を接続するとともに、複数の
駆動信号を出力する駆動用電圧源と容量性負荷の駆動端
子との間にスイッチ回路を設け、休止期間においては、
スイッチ回路を閉状態にするとともに駆動用電圧源から
出力される複数の駆動信号を同電位とし、駆動期間にお
いては、スイッチ回路を駆動周期内の所定の期間中閉状
態にするとともに駆動用電圧源は駆動周期で互いに位相
の異なる複数の駆動信号を出力し、駆動周期内の所定の
期間以外の期間はスイッチ回路を開状態としたことを特
徴とする。
ためにこの発明では、休止期間を有し、所定の駆動周期
で互いに位相の異なる複数の駆動信号を供給して容量性
負荷を駆動する駆動装置であって、容量性負荷の駆動端
子間にインダクタンス素子を接続するとともに、複数の
駆動信号を出力する駆動用電圧源と容量性負荷の駆動端
子との間にスイッチ回路を設け、休止期間においては、
スイッチ回路を閉状態にするとともに駆動用電圧源から
出力される複数の駆動信号を同電位とし、駆動期間にお
いては、スイッチ回路を駆動周期内の所定の期間中閉状
態にするとともに駆動用電圧源は駆動周期で互いに位相
の異なる複数の駆動信号を出力し、駆動周期内の所定の
期間以外の期間はスイッチ回路を開状態としたことを特
徴とする。
【００１２】
【作用】上記した手段により、休止期間は、駆動端子間
に電位差が与えられていないためインダクタンス素子が
並設されていても電流は流れない。また駆動期間におい
ては、駆動周期内の駆動波形のピーク付近でスイッチを
閉じる。駆動電極の電位反転はＬＣの共振で行わせるた
め駆動電圧源からの電力供給がほとんど不要となる。ま
た、１個の共振周波数しか持たないため駆動波形の立ち
上がり特性が良好であり、インダクタンス素子が駆動端
子間に直接並設されるため、Ｑが高くエネルギー損失が
少ない。
に電位差が与えられていないためインダクタンス素子が
並設されていても電流は流れない。また駆動期間におい
ては、駆動周期内の駆動波形のピーク付近でスイッチを
閉じる。駆動電極の電位反転はＬＣの共振で行わせるた
め駆動電圧源からの電力供給がほとんど不要となる。ま
た、１個の共振周波数しか持たないため駆動波形の立ち
上がり特性が良好であり、インダクタンス素子が駆動端
子間に直接並設されるため、Ｑが高くエネルギー損失が
少ない。
【００１３】
【実施例】以下、この発明の実施例について図面ととも
に詳細に説明する。図１はこの発明の一実施例を説明す
るための回路図、図２はその動作を説明するためのタイ
ミング波形図である。
に詳細に説明する。図１はこの発明の一実施例を説明す
るための回路図、図２はその動作を説明するためのタイ
ミング波形図である。
【００１４】図１において、水平転送ＣＣＤを休止する
休止信号が供給される端子ＨＰよりＪＫフリップフロッ
プ（ＦＦ）１０１のＫ入力に電位を与える。ＪＫ−ＦＦ
１０１のＪ入力は、ＪＫ−ＦＦ１０１のＱ出力に接続す
る。ＪＫ−ＦＦ１０１の出力Ｑとその反転出力である／
Ｑは、ＪＫ−ＦＦ１０２のＪ，Ｋ入力にそれぞれ接続す
る。ＪＫ−ＦＦ１０１の出力Ｑは、バッファアンプ１０
３、スイッチ１０４ａを介してＣＣＤ１０５の駆動端子
１０５ａに接続する。ＪＫ−ＦＦ１０２の出力Ｑは、バ
ッファアンプ１０６、スイッチ１０４ｂを介してＣＣＤ
１０５の駆動端子１０５ｂに接続する。駆動端子１０５
ａ，１０５ｂ間にインダクタンス素子１０７を接続す
る。
休止信号が供給される端子ＨＰよりＪＫフリップフロッ
プ（ＦＦ）１０１のＫ入力に電位を与える。ＪＫ−ＦＦ
１０１のＪ入力は、ＪＫ−ＦＦ１０１のＱ出力に接続す
る。ＪＫ−ＦＦ１０１の出力Ｑとその反転出力である／
Ｑは、ＪＫ−ＦＦ１０２のＪ，Ｋ入力にそれぞれ接続す
る。ＪＫ−ＦＦ１０１の出力Ｑは、バッファアンプ１０
３、スイッチ１０４ａを介してＣＣＤ１０５の駆動端子
１０５ａに接続する。ＪＫ−ＦＦ１０２の出力Ｑは、バ
ッファアンプ１０６、スイッチ１０４ｂを介してＣＣＤ
１０５の駆動端子１０５ｂに接続する。駆動端子１０５
ａ，１０５ｂ間にインダクタンス素子１０７を接続す
る。
【００１５】端子ＨＰは、Ｄフリップフロップ（ＦＦ）
１０８のＤ入力にも接続する。クロック入力ＣＫはＪＫ
−ＦＦ１０１，１０２およびＤ−ＦＦ１０８のクロック
入力にそれぞれ接続するとともに、一方をＤ−ＦＦ１０
８の反転出力／Ｑに接続されたＯＲゲート１０９の他方
の入力に接続する。ＯＲゲート１０９の出力は、ＡＮＤ
ゲート１１０の一方の入力に接続するとともに、遅延線
１１１を介してＡＮＤゲート１１０の他方の入力に接続
する。ＡＮＤゲート１１０の出力はスイッチ１０４ａ，
１０４ｂをオン／オフ制御する。
１０８のＤ入力にも接続する。クロック入力ＣＫはＪＫ
−ＦＦ１０１，１０２およびＤ−ＦＦ１０８のクロック
入力にそれぞれ接続するとともに、一方をＤ−ＦＦ１０
８の反転出力／Ｑに接続されたＯＲゲート１０９の他方
の入力に接続する。ＯＲゲート１０９の出力は、ＡＮＤ
ゲート１１０の一方の入力に接続するとともに、遅延線
１１１を介してＡＮＤゲート１１０の他方の入力に接続
する。ＡＮＤゲート１１０の出力はスイッチ１０４ａ，
１０４ｂをオン／オフ制御する。
【００１６】次に動作について説明する。休止期間で
は、端子ＨＰは低電位となり、従ってＪＫフリップフロ
ップ（ＦＦ）１０１のＫ入力も低電位となる。ＪＫ−Ｆ
Ｆ１０１のＪ入力は、ＪＫ−ＦＦ１０１の／Ｑ出力に接
続していることから、ＪＫ−ＦＦ１０１のＱ出力が高電
位の時にはＪＫ−ＦＦ１０１のＪ，Ｋ入力ともに低電位
のため、クロックＣＫが入ってもＱ出力は高電位に保
つ。ＪＫ−ＦＦ１０１のＱ出力が低電位のときは、ＪＫ
−ＦＦ１０１のＪ入力に高電位，Ｋ入力に低電位が与え
られるため、次のクロックＣＫでＱ出力は高電位にな
る。つまり、ＨＰ端子に低電位が与えられた次のクロッ
クからＪＫ−ＦＦ１０１のＱ出力は高電位となる。
は、端子ＨＰは低電位となり、従ってＪＫフリップフロ
ップ（ＦＦ）１０１のＫ入力も低電位となる。ＪＫ−Ｆ
Ｆ１０１のＪ入力は、ＪＫ−ＦＦ１０１の／Ｑ出力に接
続していることから、ＪＫ−ＦＦ１０１のＱ出力が高電
位の時にはＪＫ−ＦＦ１０１のＪ，Ｋ入力ともに低電位
のため、クロックＣＫが入ってもＱ出力は高電位に保
つ。ＪＫ−ＦＦ１０１のＱ出力が低電位のときは、ＪＫ
−ＦＦ１０１のＪ入力に高電位，Ｋ入力に低電位が与え
られるため、次のクロックＣＫでＱ出力は高電位にな
る。つまり、ＨＰ端子に低電位が与えられた次のクロッ
クからＪＫ−ＦＦ１０１のＱ出力は高電位となる。
【００１７】ＪＫ−ＦＦ１０２のＪ，Ｋ入力はそれぞれ
ＪＫ−ＦＦ１０１の出力Ｑ，／Ｑに接続しているため、
ＪＫ−ＦＦ１０２はＪＫ−ＦＦ１０１の出力を１クロッ
ク遅延した出力を出す。従って、休止期間ではＪＫ−Ｆ
Ｆ１０１，１０２の出力Ｑはともに高電位となり、バッ
ファアンプ１０３，１０６の出力信号Ｈ1 ，Ｈ2 は共に
高電位となる。また、休止期間ではＤ−ＦＦ１０８の出
力／Ｑは高電位となり、ＯＲゲート１０９の出力、ＡＮ
Ｄゲート１１０の両入力、ＡＮＤゲート１１０の出力で
あるスイッチ１０４ａ，１０４ｂの制御信号ＥＮの順で
高電位となり、スイッチ１０４ａ，１０４ｂは休止期間
中閉じる。従って、ＣＣＤ１０５の端子１０５ａ，１０
５ｂに高電位を与え続ける。
ＪＫ−ＦＦ１０１の出力Ｑ，／Ｑに接続しているため、
ＪＫ−ＦＦ１０２はＪＫ−ＦＦ１０１の出力を１クロッ
ク遅延した出力を出す。従って、休止期間ではＪＫ−Ｆ
Ｆ１０１，１０２の出力Ｑはともに高電位となり、バッ
ファアンプ１０３，１０６の出力信号Ｈ1 ，Ｈ2 は共に
高電位となる。また、休止期間ではＤ−ＦＦ１０８の出
力／Ｑは高電位となり、ＯＲゲート１０９の出力、ＡＮ
Ｄゲート１１０の両入力、ＡＮＤゲート１１０の出力で
あるスイッチ１０４ａ，１０４ｂの制御信号ＥＮの順で
高電位となり、スイッチ１０４ａ，１０４ｂは休止期間
中閉じる。従って、ＣＣＤ１０５の端子１０５ａ，１０
５ｂに高電位を与え続ける。
【００１８】次に、ＨＰ端子が高電位になると、ＪＫ−
ＦＦ１０１の入力Ｊは低電位となので、次のクロックで
ＪＫ−ＦＦ１０１の出力Ｑは低電位となる。次のクロッ
クではＪＫ−ＦＦ１０１の入力Ｊ，Ｋが共に高電位とな
っているので、ＪＫ−ＦＦ１０１の出力は反転する。つ
まり、ＪＫ−ＦＦ１０１はクロックが入る毎に反転する
ので、クロックを２分周した出力となる。
ＦＦ１０１の入力Ｊは低電位となので、次のクロックで
ＪＫ−ＦＦ１０１の出力Ｑは低電位となる。次のクロッ
クではＪＫ−ＦＦ１０１の入力Ｊ，Ｋが共に高電位とな
っているので、ＪＫ−ＦＦ１０１の出力は反転する。つ
まり、ＪＫ−ＦＦ１０１はクロックが入る毎に反転する
ので、クロックを２分周した出力となる。
【００１９】ＪＫ−ＦＦ１０２は、ＪＫ−ＦＦ１０１の
出力を１クロック分遅延するためＪＫ−ＦＦ１０１の出
力ＱとＪＫ−ＦＦ１０２の出力Ｑの間には反転関係があ
る。また、Ｄ−ＦＦ１０８の出力／Ｑは低電位となるた
め、ＯＲゲート１０９からはクロックを出力する。遅延
線１１１により、ＡＮＤゲート１１０の入力にはタイミ
ングの異なるクロックを供給し、高電位の幅の狭いパル
スを制御信号ＥＮとして出力する。この制御信号ＥＮに
より、スイッチ１０４ａ，１０４ｂは所定期間だけ閉
じ、ＣＣＤ１０５とインダクタンス素子１０７による並
列共振回路の正弦波振動を山と谷とで毎回クランプする
ように動作となる。このため、駆動端子１０４ａ，１０
４ｂに現れる駆動波形φＨ１，φＨ２は、図２に示すよ
うに良好なものとなる。
出力を１クロック分遅延するためＪＫ−ＦＦ１０１の出
力ＱとＪＫ−ＦＦ１０２の出力Ｑの間には反転関係があ
る。また、Ｄ−ＦＦ１０８の出力／Ｑは低電位となるた
め、ＯＲゲート１０９からはクロックを出力する。遅延
線１１１により、ＡＮＤゲート１１０の入力にはタイミ
ングの異なるクロックを供給し、高電位の幅の狭いパル
スを制御信号ＥＮとして出力する。この制御信号ＥＮに
より、スイッチ１０４ａ，１０４ｂは所定期間だけ閉
じ、ＣＣＤ１０５とインダクタンス素子１０７による並
列共振回路の正弦波振動を山と谷とで毎回クランプする
ように動作となる。このため、駆動端子１０４ａ，１０
４ｂに現れる駆動波形φＨ１，φＨ２は、図２に示すよ
うに良好なものとなる。
【００２０】この実施例では、休止期間に駆動端子１０
５ａ，１０５ｂ間に電位差が与えられていないため、イ
ンダクタンス素子１０７が並設されていても電流は流れ
ない。駆動期間においては、駆動周期内の駆動波形のピ
ーク付近でスイッチ１０４ａ，１０４ｂを閉じ、駆動電
極の電位反転はＬＣの共振で行わせるため駆動電圧源か
らの電力供給がほとんど不要となる。また、１個の共振
周波数しか持たないため駆動波形φＨ１，φＨ２の立ち
上がり特性が良好であり、インダクタンス素子１０７が
駆動端子１０５ａ，１０５ｂ間に直接並設しているた
め、Ｑが高くエネルギー損失も少ない。
５ａ，１０５ｂ間に電位差が与えられていないため、イ
ンダクタンス素子１０７が並設されていても電流は流れ
ない。駆動期間においては、駆動周期内の駆動波形のピ
ーク付近でスイッチ１０４ａ，１０４ｂを閉じ、駆動電
極の電位反転はＬＣの共振で行わせるため駆動電圧源か
らの電力供給がほとんど不要となる。また、１個の共振
周波数しか持たないため駆動波形φＨ１，φＨ２の立ち
上がり特性が良好であり、インダクタンス素子１０７が
駆動端子１０５ａ，１０５ｂ間に直接並設しているた
め、Ｑが高くエネルギー損失も少ない。
【００２１】図３はこの発明の他の実施例を説明するた
めの回路構成図である。ＪＫ−ＦＦ３０１は、図１のＪ
Ｋ−ＦＦ１０１と同じ動作をする。Ｄ−ＦＦ３０２，３
０３は、１クロック分それぞれ入力信号を遅らせる。従
って、ＡＮＤゲート３０４の２個の入力には、休止期間
が高電位でクロックを二分周した信号と２クロック分遅
延された信号が入力されることになり、Ｄ−ＦＦ３０２
の出力パルスＨ２のパルス数より１個多い、出力パルス
Ｈ１となる。
めの回路構成図である。ＪＫ−ＦＦ３０１は、図１のＪ
Ｋ−ＦＦ１０１と同じ動作をする。Ｄ−ＦＦ３０２，３
０３は、１クロック分それぞれ入力信号を遅らせる。従
って、ＡＮＤゲート３０４の２個の入力には、休止期間
が高電位でクロックを二分周した信号と２クロック分遅
延された信号が入力されることになり、Ｄ−ＦＦ３０２
の出力パルスＨ２のパルス数より１個多い、出力パルス
Ｈ１となる。
【００２２】休止期間の基準信号であるＨＰ信号は、Ｄ
−ＦＦ３０９，３１０とＡＮＤ・ＯＲゲート３１１によ
り１クロック分幅を狭められ、クロックとＯＲを取る。
この信号が遅延線３１２で遅延されＡＮＤゲート３１３
により、休止期間は高電位が連続し、駆動期間はデュー
ティサイクルの小さな制御信号ＥＮを作って、スリース
テートバッファ３０７，３０８の制御端子に印加する。
スリーステートバッファ３０７，３０８は、図１の駆動
用電圧源とスイッチの機能を合わせ持っているため、よ
り小さな出力抵抗でＣＣＤ１０５を駆動できるととも
に、低電力駆動が可能になっている。
−ＦＦ３０９，３１０とＡＮＤ・ＯＲゲート３１１によ
り１クロック分幅を狭められ、クロックとＯＲを取る。
この信号が遅延線３１２で遅延されＡＮＤゲート３１３
により、休止期間は高電位が連続し、駆動期間はデュー
ティサイクルの小さな制御信号ＥＮを作って、スリース
テートバッファ３０７，３０８の制御端子に印加する。
スリーステートバッファ３０７，３０８は、図１の駆動
用電圧源とスイッチの機能を合わせ持っているため、よ
り小さな出力抵抗でＣＣＤ１０５を駆動できるととも
に、低電力駆動が可能になっている。
【００２３】ＣＣＤ１０５の駆動端子１０５ａ，１０５
ｂ間の静電容量Ｃ０を６０ｐＦ、駆動端子とグランド間
静電容量Ｃ1 ，Ｃ2 を４０ｐＦとし、これを４８．６Ｍ
Ｈｚ・６Ｖの振幅で駆動したところ、非共振駆動時の駆
動電力５６０ｍＷに対し、３１ｍＷで駆動できた。
ｂ間の静電容量Ｃ０を６０ｐＦ、駆動端子とグランド間
静電容量Ｃ1 ，Ｃ2 を４０ｐＦとし、これを４８．６Ｍ
Ｈｚ・６Ｖの振幅で駆動したところ、非共振駆動時の駆
動電力５６０ｍＷに対し、３１ｍＷで駆動できた。
【００２４】図４は休止期間の駆動電位を高電位・低電
位自由に選択できる、この発明の第２の他の実施例を説
明するための回路構成図である。この実施例は、ＪＫ−
ＦＦ１０１のＪ，Ｋ入力にスイッチ４０１，４０２を入
れた構成部分が図１の構成と異なる。
位自由に選択できる、この発明の第２の他の実施例を説
明するための回路構成図である。この実施例は、ＪＫ−
ＦＦ１０１のＪ，Ｋ入力にスイッチ４０１，４０２を入
れた構成部分が図１の構成と異なる。
【００２５】ＣＣＤ撮像素子では、電子シャッタ動作時
の不要電荷を水平転送ＣＣＤのポテンシャルを高くし
て、水平転送ＣＣＤに隣接するドレインに不要電荷を速
やかに掃き出させ、映像信号期間に垂直転送ＣＣＤから
の信号電荷を受け取り易くするために、水平転送ＣＣＤ
のポテンシャルを低くするのが望ましい。
の不要電荷を水平転送ＣＣＤのポテンシャルを高くし
て、水平転送ＣＣＤに隣接するドレインに不要電荷を速
やかに掃き出させ、映像信号期間に垂直転送ＣＣＤから
の信号電荷を受け取り易くするために、水平転送ＣＣＤ
のポテンシャルを低くするのが望ましい。
【００２６】すなわち、スイッチ４０１，４０２の切り
換えが図示の状態にあるときは、図４の回路は図１と同
じ動作となる。また、スイッチ４０１，４０２の切り換
えが図示とは反対の状態にあり、ＨＰ端子が休止期間と
きＪＫ−ＦＦ１０１，１０２の出力Ｑはともに低電位と
なり、バッファアンプ１０３，１０６の出力信号Ｈ1，
Ｈ2 は共に低電位となる。また、休止期間ではＤ−ＦＦ
１０８の出力／Ｑは低電位となり、ＯＲゲート１０９の
出力、ＡＮＤゲート１１０の両入力、ＡＮＤゲート１１
０の出力であるスイッチ１０４ａ，１０４ｂの制御信号
ＥＮの順で低電位となり、スイッチ１０４ａ，１０４ｂ
は休止期間中開ける。従って、ＣＣＤ１０５の端子１０
５ａ，１０５ｂに低電位を与え続ける。
換えが図示の状態にあるときは、図４の回路は図１と同
じ動作となる。また、スイッチ４０１，４０２の切り換
えが図示とは反対の状態にあり、ＨＰ端子が休止期間と
きＪＫ−ＦＦ１０１，１０２の出力Ｑはともに低電位と
なり、バッファアンプ１０３，１０６の出力信号Ｈ1，
Ｈ2 は共に低電位となる。また、休止期間ではＤ−ＦＦ
１０８の出力／Ｑは低電位となり、ＯＲゲート１０９の
出力、ＡＮＤゲート１１０の両入力、ＡＮＤゲート１１
０の出力であるスイッチ１０４ａ，１０４ｂの制御信号
ＥＮの順で低電位となり、スイッチ１０４ａ，１０４ｂ
は休止期間中開ける。従って、ＣＣＤ１０５の端子１０
５ａ，１０５ｂに低電位を与え続ける。
【００２７】このように、スイッチ１０４ａ，１０４ｂ
を切り換えて休止期間の駆動電位を高い方と低い方に電
位を自由に選択できる。この実施例では、電子シャッタ
動作時には不要電荷を水平転送ＣＣＤのポテンシャルを
高く、映像信号期間に垂直転送ＣＣＤからの信号電荷を
受け取り易くするために、水平転送ＣＣＤのポテンシャ
ルを低く設定することができる。
を切り換えて休止期間の駆動電位を高い方と低い方に電
位を自由に選択できる。この実施例では、電子シャッタ
動作時には不要電荷を水平転送ＣＣＤのポテンシャルを
高く、映像信号期間に垂直転送ＣＣＤからの信号電荷を
受け取り易くするために、水平転送ＣＣＤのポテンシャ
ルを低く設定することができる。
【００２８】図５はこの発明の第３の他の実施例を説明
するための、スイッチ１０４ａ，１０４ｂからＣＣＤ１
０５までの構成を抜き書きして示した回路図である。こ
の実施例は、インダクタンス素子１０７にトリマコンデ
ンサ５０１を並列に接続したものである。この実施例で
は、ＣＣＤ１０５の容量がばらついた場合でも、ＣＣＤ
１０５とインダクタンス素子１０７共振周波数を、トリ
マコンデンサ５０１を調整して駆動周波数に整合させる
ことにより、駆動電力の更なる省力化を図ることができ
る。
するための、スイッチ１０４ａ，１０４ｂからＣＣＤ１
０５までの構成を抜き書きして示した回路図である。こ
の実施例は、インダクタンス素子１０７にトリマコンデ
ンサ５０１を並列に接続したものである。この実施例で
は、ＣＣＤ１０５の容量がばらついた場合でも、ＣＣＤ
１０５とインダクタンス素子１０７共振周波数を、トリ
マコンデンサ５０１を調整して駆動周波数に整合させる
ことにより、駆動電力の更なる省力化を図ることができ
る。
【００２９】また、ＣＣＤ１０５とインダクタンス素子
１０７の駆動源に電流制限回路を付加し、駆動波形の立
ち上がり時のスルーレートを制限することにより、図６
に示すようにアンダーシュートやオーバーシュートを抑
えた駆動波形を得ることができる。この電流制限回路は
バッファアンプが兼用してよい。要は電流を制限するも
のであればよい。
１０７の駆動源に電流制限回路を付加し、駆動波形の立
ち上がり時のスルーレートを制限することにより、図６
に示すようにアンダーシュートやオーバーシュートを抑
えた駆動波形を得ることができる。この電流制限回路は
バッファアンプが兼用してよい。要は電流を制限するも
のであればよい。
【００３０】この発明は上記した実施例に限らず、発明
の趣旨を逸脱しない範囲で種々変形が考えられる。例え
ば、容量性負荷はＣＣＤでなく、静電気モータや超音波
モータ等でもよい。
の趣旨を逸脱しない範囲で種々変形が考えられる。例え
ば、容量性負荷はＣＣＤでなく、静電気モータや超音波
モータ等でもよい。
【００３１】
【発明の効果】以上説明したようにこの発明の容量性負
荷の駆動装置によれば、低電力の駆動が実現できるとと
もに、駆動波形の立ち上がり特性が良好であり、容量性
負荷の負荷容量にばらつきがある場合にも共振周波数を
駆動周波数に一致させることができる。
荷の駆動装置によれば、低電力の駆動が実現できるとと
もに、駆動波形の立ち上がり特性が良好であり、容量性
負荷の負荷容量にばらつきがある場合にも共振周波数を
駆動周波数に一致させることができる。
【図１】この発明の一実施例を説明するための回路構成
図。
図。
【図２】図１の動作を説明するためのタイミング図。
【図３】この発明の他の実施例を説明するための回路構
成図。
成図。
【図４】この発明の第２の他の実施例を説明するための
回路構成図。
回路構成図。
【図５】この発明の第３の他の実施例を説明するための
回路構成図。
回路構成図。
【図６】この発明の第４の他の実施例における効果を説
明するための特性図。
明するための特性図。
【図７】一般の容量性負荷の等価回路。
【図８】ＣＣＤを低電力で駆動する従来の駆動回路図。
【図９】ＣＣＤを低電力で駆動する第２の従来の駆動回
路図。
路図。
【図１０】図８の駆動波形の立ち上がり特性を示す特性
図。
図。
【図１１】ＣＣＤを低電力で駆動する第３の従来の駆動
回路図。
回路図。
１０１，１０２，３０１…ＪＫ−ＦＦ、１０３，１０６
…バッファアンプ、１０４ａ，１９４ｂ，４０１，４０
２…スイッチ、１０５…ＣＣＤ、１０５ａ，１０５ｂ…
駆動端子、１０７…インダクタンス素子、１０８，３０
２，３０３，３０９，３１０…Ｄ−ＦＦ、１０９…ＯＲ
ゲート、１１０，３０４，３１３…ＡＮＤゲート、１１
１，３１２…遅延線、３１１…ＡＮＤ・ＯＲゲート、３
１２…遅延線、３０７，３０８…スリーステートバッフ
ァ、５０１…トリマコンデンサ。
…バッファアンプ、１０４ａ，１９４ｂ，４０１，４０
２…スイッチ、１０５…ＣＣＤ、１０５ａ，１０５ｂ…
駆動端子、１０７…インダクタンス素子、１０８，３０
２，３０３，３０９，３１０…Ｄ−ＦＦ、１０９…ＯＲ
ゲート、１１０，３０４，３１３…ＡＮＤゲート、１１
１，３１２…遅延線、３１１…ＡＮＤ・ＯＲゲート、３
１２…遅延線、３０７，３０８…スリーステートバッフ
ァ、５０１…トリマコンデンサ。
フロントページの続き
(72)発明者 安藤 幸徳
東京都港区新橋３丁目３番９号 東芝エ
ー・ブイ・イー株式会社内
(56)参考文献 特開 平２−2290（ＪＰ，Ａ)
特開 平１−303757（ＪＰ，Ａ)
特公 平５−33875（ＪＰ，Ｂ２)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 5/335
Claims (8)
- 【請求項１】 休止期間を有し、所定の駆動周期で互い
に位相の異なる複数の駆動信号を供給して容量性負荷を
駆動する駆動装置であって、 前記容量性負荷の駆動端子間にインダクタンス素子を接
続するとともに、前記複数の駆動信号を出力する駆動用
電圧源の出力と前記容量性負荷の前記駆動端子との間に
スイッチ回路を設け、 前記休止期間には、前記スイッチ回路を閉状態にすると
ともに前記駆動用電圧源から出力される前記複数の駆動
信号を同電位とし、 駆動期間には、前記スイッチ回路を前記駆動周期内の所
定の期間中閉状態にするとともに前記駆動用電圧源は前
記駆動周期で互いに位相の異なる複数の駆動信号を出力
し、前記駆動周期内の前記所定の期間以外の期間は前記
スイッチ回路を開状態としたことを特徴とする容量性負
荷の駆動装置。 - 【請求項２】 前記駆動用電圧源及び前記スイッチ回路
は、スリーステートバッファにより構成してなることを
特徴とする請求項１記載の容量性負荷の駆動装置。 - 【請求項３】 前記休止期間に前記容量性負荷の駆動端
子に与える電位を高電位としたことを特徴とする請求項
１記載の容量性負荷の駆動装置。 - 【請求項４】 前記休止期間に前記容量性負荷の駆動端
子に与える電位を低電位としたことを特徴とする請求項
１記載の容量性負荷の駆動装置。 - 【請求項５】 前記インダクタンス素子と並列にトリマ
コンデンサを接続したことを特徴とする請求項１記載の
容量性負荷の駆動装置。 - 【請求項６】 前記容量性負荷は電荷結合素子であるこ
とを特徴とする請求項１記載の容量性負荷の駆動装置。 - 【請求項７】 前記駆動用電圧源は、最大電流制限機能
を有することを特徴とする請求項１記載の容量性負荷の
駆動装置。 - 【請求項８】 前記スイッチ回路は、最大電流制限機能
を有することを特徴とする請求項１記載の容量性負荷の
駆動装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17648594A JP3482006B2 (ja) | 1994-07-28 | 1994-07-28 | 容量性負荷の駆動装置 |
| DE69512484T DE69512484T2 (de) | 1994-07-28 | 1995-07-28 | Treiberschaltung für eine kapazitive Last |
| KR1019950022826A KR100225691B1 (ko) | 1994-07-28 | 1995-07-28 | 용량성 부하의 구동회로 |
| US08/508,460 US5731722A (en) | 1994-07-28 | 1995-07-28 | Low power capacitive load driving circuit |
| EP95305300A EP0695082B1 (en) | 1994-07-28 | 1995-07-28 | Capacitive load driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17648594A JP3482006B2 (ja) | 1994-07-28 | 1994-07-28 | 容量性負荷の駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846879A JPH0846879A (ja) | 1996-02-16 |
| JP3482006B2 true JP3482006B2 (ja) | 2003-12-22 |
Family
ID=16014495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17648594A Expired - Fee Related JP3482006B2 (ja) | 1994-07-28 | 1994-07-28 | 容量性負荷の駆動装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5731722A (ja) |
| EP (1) | EP0695082B1 (ja) |
| JP (1) | JP3482006B2 (ja) |
| KR (1) | KR100225691B1 (ja) |
| DE (1) | DE69512484T2 (ja) |
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|---|---|---|---|---|
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| US6407732B1 (en) | 1998-12-21 | 2002-06-18 | Rose Research, L.L.C. | Low power drivers for liquid crystal display technologies |
| US6396316B1 (en) * | 2000-09-21 | 2002-05-28 | Sun Microsystems, Inc. | Clock buffer with LC circuit for jitter reduction |
| US20030103155A1 (en) * | 2001-11-30 | 2003-06-05 | Eastman Kodak Company | Image sensor clock driver having efficient energy consumption |
| KR100594274B1 (ko) * | 2004-05-11 | 2006-06-30 | 삼성전자주식회사 | 소비 전력을 저감한 수평 ｃｃｄ 구동회로, 및 이를구비한 고체 촬상 소자 및 그 구동 방법 |
| US20060023098A1 (en) * | 2004-08-02 | 2006-02-02 | Thomas Graen | Driving circuit for charge coupled device |
| JP4867565B2 (ja) * | 2005-11-29 | 2012-02-01 | セイコーエプソン株式会社 | 容量性負荷の駆動回路、および超音波スピーカ |
| JP4861216B2 (ja) * | 2007-03-06 | 2012-01-25 | 株式会社トプコン | 駆動電源回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3858059A (en) * | 1973-08-01 | 1974-12-31 | Litton Business Systems Inc | High speed driver circuit |
| JPS5680893A (en) * | 1979-12-05 | 1981-07-02 | Matsushita Electric Ind Co Ltd | Driving system of electric charge element |
| JPS59193598A (ja) * | 1983-04-19 | 1984-11-02 | Sanyo Electric Co Ltd | 電荷結合装置 |
| US4877980A (en) * | 1988-03-10 | 1989-10-31 | Advanced Micro Devices, Inc. | Time variant drive circuit for high speed bus driver to limit oscillations or ringing on a bus |
| JPH01303757A (ja) * | 1988-06-01 | 1989-12-07 | Hitachi Ltd | 容量性インピーダンスを持つ素子の駆動回路 |
| JP2798932B2 (ja) * | 1988-06-15 | 1998-09-17 | 株式会社東芝 | 電荷結合素子の駆動装置 |
| US4893227A (en) * | 1988-07-08 | 1990-01-09 | Venus Scientific, Inc. | Push pull resonant flyback switchmode power supply converter |
| DE4100209A1 (de) * | 1991-01-07 | 1992-07-09 | Philips Patentverwaltung | Schaltungsanordnung zur erzeugung einer hoeheren gleichspannung |
| JP3147934B2 (ja) | 1991-07-31 | 2001-03-19 | 積水化学工業株式会社 | ボール弁 |
-
1994
- 1994-07-28 JP JP17648594A patent/JP3482006B2/ja not_active Expired - Fee Related
-
1995
- 1995-07-28 KR KR1019950022826A patent/KR100225691B1/ko not_active Expired - Fee Related
- 1995-07-28 DE DE69512484T patent/DE69512484T2/de not_active Expired - Fee Related
- 1995-07-28 US US08/508,460 patent/US5731722A/en not_active Expired - Fee Related
- 1995-07-28 EP EP95305300A patent/EP0695082B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR960006507A (ko) | 1996-02-23 |
| EP0695082B1 (en) | 1999-09-29 |
| DE69512484T2 (de) | 2000-01-05 |
| DE69512484D1 (de) | 1999-11-04 |
| KR100225691B1 (ko) | 1999-10-15 |
| EP0695082A1 (en) | 1996-01-31 |
| US5731722A (en) | 1998-03-24 |
| JPH0846879A (ja) | 1996-02-16 |
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