JP3483609B2 - プログラマブル論理デバイスに使用するプログラム可能なピン - Google Patents
プログラマブル論理デバイスに使用するプログラム可能なピンInfo
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
- H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio
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Description
【０００１】
【産業上の利用分野】本発明は、プログラム論理デバイ
ス、特にプログラマブル論理デバイスの出力ピンを標準
入出力端子、電源ピンまたはグランドピンのいずれかと
して機能するようにプログラムすることに関するもので
ある。
ス、特にプログラマブル論理デバイスの出力ピンを標準
入出力端子、電源ピンまたはグランドピンのいずれかと
して機能するようにプログラムすることに関するもので
ある。
【０００２】
【従来の技術】現行のプログラマブル論理デバイス（Ｐ
ＬＤ）は、所定の決められた数の電源およびグランドピ
ンを有し、デバイスの他のピンは通常標準の入力／出力
（Ｉ／Ｏ）ピンとして使用される。しかしながら、用途
によってはさらに多くあるいは少ない電源およびグラン
ドピンが要求される。例えば、もし１番ピンが高電力信
号を出力する入出力端子として利用される場合である。
この場合、１番ピンに隣接または近くに位置した（決め
られた数以上の）複数のピンが電源またはグランドピン
として要求され、そうすることにより特に同時スイッチ
ング出力が多く存在する場合に、スイッチングノイズの
問題を最小に抑さえることができる。さらに、ＰＬＤの
集積度が増すにつれ、与えられた用途に合わせて入力／
出力、電源またはグランドピンの配置を最適にできるプ
ログラム可能なピンが強く望まれる。
ＬＤ）は、所定の決められた数の電源およびグランドピ
ンを有し、デバイスの他のピンは通常標準の入力／出力
（Ｉ／Ｏ）ピンとして使用される。しかしながら、用途
によってはさらに多くあるいは少ない電源およびグラン
ドピンが要求される。例えば、もし１番ピンが高電力信
号を出力する入出力端子として利用される場合である。
この場合、１番ピンに隣接または近くに位置した（決め
られた数以上の）複数のピンが電源またはグランドピン
として要求され、そうすることにより特に同時スイッチ
ング出力が多く存在する場合に、スイッチングノイズの
問題を最小に抑さえることができる。さらに、ＰＬＤの
集積度が増すにつれ、与えられた用途に合わせて入力／
出力、電源またはグランドピンの配置を最適にできるプ
ログラム可能なピンが強く望まれる。
【０００３】
【解決すべき課題】このように、プログラマブル論理デ
バイスのプログラムピンを入出力端子、電源ピンまたは
グランドピンのいずれとするかを使用者がプログラムで
きる回路が必要とされる。
バイスのプログラムピンを入出力端子、電源ピンまたは
グランドピンのいずれとするかを使用者がプログラムで
きる回路が必要とされる。
【０００４】
【実施例】図１において、バッファ回路１０が示され、
これは、プログラマブル論理回路、例えばフィールド・
プログラマブル・ゲートアレー、の入力／出力（Ｉ／
Ｏ）ピン／パッド１２を標準入出力端子または予備電源
またはグランドピンとして利用できることを示す。
これは、プログラマブル論理回路、例えばフィールド・
プログラマブル・ゲートアレー、の入力／出力（Ｉ／
Ｏ）ピン／パッド１２を標準入出力端子または予備電源
またはグランドピンとして利用できることを示す。
【０００５】回路１０は、許可（イネーブル）信号Ｅ
Ｎ、制御信号Ｓ０・Ｓ１に応答する入力を有する論理回
路１１を含む。論理回路１１の出力は、トライステート
論理回路４６の第１入力に結合される。トライステート
論理回路４６の第２入力は、駆動信号Ｄを受信する為に
結合される。トライステート論理（三値論理）回路４６
の第１・第２出力は、プレドライバ１４、１６の入力に
それぞれ結合される。
Ｎ、制御信号Ｓ０・Ｓ１に応答する入力を有する論理回
路１１を含む。論理回路１１の出力は、トライステート
論理回路４６の第１入力に結合される。トライステート
論理回路４６の第２入力は、駆動信号Ｄを受信する為に
結合される。トライステート論理（三値論理）回路４６
の第１・第２出力は、プレドライバ１４、１６の入力に
それぞれ結合される。
【０００６】プレドライバ１４、１６の出力は、マルチ
プレクサ２０、２２の第１入力にそれぞれ結合される。
マルチプレクサ２２の第２入力は、動作電位のＶDDが供
給される第１電源電圧端子に結合され、一方マルチプレ
クサ２０の第２入力は動作電位のＶSS、例えば、グラン
ド基準電位、が供給される第２電源電圧端子に結合され
る。
プレクサ２０、２２の第１入力にそれぞれ結合される。
マルチプレクサ２２の第２入力は、動作電位のＶDDが供
給される第１電源電圧端子に結合され、一方マルチプレ
クサ２０の第２入力は動作電位のＶSS、例えば、グラン
ド基準電位、が供給される第２電源電圧端子に結合され
る。
【０００７】マルチプレクサ２０、２２の出力は、Ｐチ
ャネルトランジスタ２４、Ｎチャネルトランジスタ２６
のゲート電極にそれぞれ結合される。Ｐチャネルトラン
ジスタ２４のソース電極は、動作電位のＶDDに結合さ
れ、一方Ｎチャネルトランジスタ２６のソース電極は、
動作電位のＶSSに結合される。また、トランジスタ２
４、トランジスタ２６のドレイン電極は、共にピン１２
に結合される。
ャネルトランジスタ２４、Ｎチャネルトランジスタ２６
のゲート電極にそれぞれ結合される。Ｐチャネルトラン
ジスタ２４のソース電極は、動作電位のＶDDに結合さ
れ、一方Ｎチャネルトランジスタ２６のソース電極は、
動作電位のＶSSに結合される。また、トランジスタ２
４、トランジスタ２６のドレイン電極は、共にピン１２
に結合される。
【０００８】回路１０は、さらに制御信号Ｓ０，Ｓ１を
受信する為にそれぞれ結合された第１・第２入力を有す
るＮＡＮＤゲート２８を含む。ＮＡＮＤゲート２８の出
力は、マルチプレクサ３０、３２の選択入力に結合され
る。
受信する為にそれぞれ結合された第１・第２入力を有す
るＮＡＮＤゲート２８を含む。ＮＡＮＤゲート２８の出
力は、マルチプレクサ３０、３２の選択入力に結合され
る。
【０００９】マルチプレクサ３０、３２の第１入力は、
動作電位のＶSSに結合される。マルチプレクサ３０、３
２の第２入力は、制御信号Ｓ１、Ｓ０を受信する為にそ
れぞれ結合される。マルチプレクサ３０、３２の出力
は、マルチプレクサ２０、２２の選択入力にそれぞれ結
合される。
動作電位のＶSSに結合される。マルチプレクサ３０、３
２の第２入力は、制御信号Ｓ１、Ｓ０を受信する為にそ
れぞれ結合される。マルチプレクサ３０、３２の出力
は、マルチプレクサ２０、２２の選択入力にそれぞれ結
合される。
【００１０】論理回路１１は、許可信号ＥＮを受信する
為に結合された入力を有するインバータ１３を含む。Ｏ
Ｒゲート１５は、制御信号Ｓ０、Ｓ１をそれぞれ受信す
る為の第１・第２入力を有する。インバータ１３、ＯＲ
ゲート１５の出力は、ＮＯＲゲート１７の第１・第２入
力にそれぞれ結合される。ＮＯＲゲート１７の出力は、
トライステート制御回路４６の第１入力に結合される。
為に結合された入力を有するインバータ１３を含む。Ｏ
Ｒゲート１５は、制御信号Ｓ０、Ｓ１をそれぞれ受信す
る為の第１・第２入力を有する。インバータ１３、ＯＲ
ゲート１５の出力は、ＮＯＲゲート１７の第１・第２入
力にそれぞれ結合される。ＮＯＲゲート１７の出力は、
トライステート制御回路４６の第１入力に結合される。
【００１１】トライステート制御ブロック４６は、駆動
信号Ｄを受信する為に結合された入力、ＮＯＲゲート５
０の第１入力に結合された出力を有するインバータ４８
を含む。トライステート制御ブロック４６は、さらに論
理回路１１の出力に結合された入力、ＮＯＲゲート５０
の第２入力に結合された出力を有するインバータ５２を
含む。また、トライステート制御ブロック４６は、イン
バータ４８の出力に結合された第１入力、論理回路１１
の出力に結合された第２入力を有するＮＡＮＤゲート５
４を含む。ＮＯＲゲート５０、ＮＡＮＤゲート５４の出
力は、プレドライバ １４、１６の入力にそれぞれ結合
される。
信号Ｄを受信する為に結合された入力、ＮＯＲゲート５
０の第１入力に結合された出力を有するインバータ４８
を含む。トライステート制御ブロック４６は、さらに論
理回路１１の出力に結合された入力、ＮＯＲゲート５０
の第２入力に結合された出力を有するインバータ５２を
含む。また、トライステート制御ブロック４６は、イン
バータ４８の出力に結合された第１入力、論理回路１１
の出力に結合された第２入力を有するＮＡＮＤゲート５
４を含む。ＮＯＲゲート５０、ＮＡＮＤゲート５４の出
力は、プレドライバ １４、１６の入力にそれぞれ結合
される。
【００１２】動作中、入出力端子１２は、制御信号Ｓ
０、Ｓ１の論理状態に従って、標準入出力端子、電源ピ
ンまたはグランドピンのいずれかとして動作するように
バッファ回路１０を通してプログラム又は設定できる。
さらに、制御信号Ｓ０、Ｓ１の論理状態は、プログラマ
ブル論理デバイスの使用者が、例えば、ＲＡＭアドレス
のフリップフロップの内容を変更することにより変更で
きることが判る。
０、Ｓ１の論理状態に従って、標準入出力端子、電源ピ
ンまたはグランドピンのいずれかとして動作するように
バッファ回路１０を通してプログラム又は設定できる。
さらに、制御信号Ｓ０、Ｓ１の論理状態は、プログラマ
ブル論理デバイスの使用者が、例えば、ＲＡＭアドレス
のフリップフロップの内容を変更することにより変更で
きることが判る。
【００１３】表１では、入出力端子１２の構成モードが
制御信号Ｓ０、Ｓ１のそれぞれの論理状態について示さ
れる。
制御信号Ｓ０、Ｓ１のそれぞれの論理状態について示さ
れる。
【００１４】
制御信号Ｓ０、Ｓ１が共に論理ロー状態の場合、論理回
路１１は、トライステート制御回路４６の第１入力に、
許可信号ＥＮを供給する。さらに、イネーブル信号ＥＮ
が論理ハイであると、トライステート制御回路４６は、
プレドライバ１４、１６の入力に駆動信号Ｄを供給す
る。
路１１は、トライステート制御回路４６の第１入力に、
許可信号ＥＮを供給する。さらに、イネーブル信号ＥＮ
が論理ハイであると、トライステート制御回路４６は、
プレドライバ１４、１６の入力に駆動信号Ｄを供給す
る。
【００１５】ＮＡＮＤゲート２８の出力が論理ハイにな
り、これによってマルチプレクサ３０、３２は信号Ｓ
１，Ｓ０をマルチプレクサ２０、２２の選択入力に通
す。結果として、プレドライバ１４の出力に現われる信
号（信号Ｄの反転）は、Ｐチャネルトランジスタ２４の
ゲート電極に通され、プレドライバ１６の出力に現われ
る信号（同様に信号Ｄの反転）は、Ｎチャネルトランジ
スタ２６のゲート電極に通される。このモードにおいて
は、バッファ回路１０は、入出力端子１２を標準Ｉ／Ｏ
ピンとして設定するように動作する。すなわちもし信号
Ｄが論理ハイであれば、トランジスタ２４は能動とな
り、ピン１２は電圧ＶDDと実質的に等しい電圧になる。
しかしながら、もし信号Ｄが論理ローならば、トランジ
スタ２６が能動となり、ピン１２は電圧ＶSSと実質的に
等しい電圧になる。
り、これによってマルチプレクサ３０、３２は信号Ｓ
１，Ｓ０をマルチプレクサ２０、２２の選択入力に通
す。結果として、プレドライバ１４の出力に現われる信
号（信号Ｄの反転）は、Ｐチャネルトランジスタ２４の
ゲート電極に通され、プレドライバ１６の出力に現われ
る信号（同様に信号Ｄの反転）は、Ｎチャネルトランジ
スタ２６のゲート電極に通される。このモードにおいて
は、バッファ回路１０は、入出力端子１２を標準Ｉ／Ｏ
ピンとして設定するように動作する。すなわちもし信号
Ｄが論理ハイであれば、トランジスタ２４は能動とな
り、ピン１２は電圧ＶDDと実質的に等しい電圧になる。
しかしながら、もし信号Ｄが論理ローならば、トランジ
スタ２６が能動となり、ピン１２は電圧ＶSSと実質的に
等しい電圧になる。
【００１６】さらに、もし許可信号ＥＮが標準モードの
間、論理ローであれば、トライステート論理回路４６は
その第１、第２出力に論理ロー、ハイをそれぞれ供給
し、トランジスタ２４、２６の両出力を遮断するが、こ
れは出力ピン１２をトライステートにするのが望ましい
為である。このように、このモードでは、バッファ回路
１０は、入出力端子１２をトライステート制御を持つ標
準入出力として構成する。
間、論理ローであれば、トライステート論理回路４６は
その第１、第２出力に論理ロー、ハイをそれぞれ供給
し、トランジスタ２４、２６の両出力を遮断するが、こ
れは出力ピン１２をトライステートにするのが望ましい
為である。このように、このモードでは、バッファ回路
１０は、入出力端子１２をトライステート制御を持つ標
準入出力として構成する。
【００１７】しかしながら、もし制御信号Ｓ１が論理ハ
イ状態で、かつ制御信号Ｓ０が論理ロー状態であれば、
論理回路１１はトライステート制御回路４６の第１入力
に論理ローを供給する。さらに、トライステート制御回
路４６は、プレドライバ１４、１６の入力に論理ロー、
論理ハイをそれぞれ供給する。
イ状態で、かつ制御信号Ｓ０が論理ロー状態であれば、
論理回路１１はトライステート制御回路４６の第１入力
に論理ローを供給する。さらに、トライステート制御回
路４６は、プレドライバ１４、１６の入力に論理ロー、
論理ハイをそれぞれ供給する。
【００１８】ＮＡＮＤゲート２８の出力が論理ハイにな
ると、マルチプレクサ３０、３２は信号Ｓ １、Ｓ０を
マルチプレクサ２０、２２の選択入力にそれぞれ通す。
制御信号Ｓ０が論理ローなので、プレドライバ１６の入
力に現れる論理ハイがマルチプレクサ２２を通って、ト
ランジスタ２６を遮断する。しかしながら、信号Ｓ１の
論理状態が論理ハイでは、マルチプレクサ２０はＰチャ
ンネルトランジスタ２４のゲート電極に電圧ＶSSを供給
する。もし電圧ＶSSがＰチャンネルトランジスタ２４を
能動にするだけ十分に低ければ、バッファ回路１０はＩ
／Ｏピン１２を電圧ＶDDと実質的に同一の電圧を持つ電
源ピンとして設定するように機能する。
ると、マルチプレクサ３０、３２は信号Ｓ １、Ｓ０を
マルチプレクサ２０、２２の選択入力にそれぞれ通す。
制御信号Ｓ０が論理ローなので、プレドライバ１６の入
力に現れる論理ハイがマルチプレクサ２２を通って、ト
ランジスタ２６を遮断する。しかしながら、信号Ｓ１の
論理状態が論理ハイでは、マルチプレクサ２０はＰチャ
ンネルトランジスタ２４のゲート電極に電圧ＶSSを供給
する。もし電圧ＶSSがＰチャンネルトランジスタ２４を
能動にするだけ十分に低ければ、バッファ回路１０はＩ
／Ｏピン１２を電圧ＶDDと実質的に同一の電圧を持つ電
源ピンとして設定するように機能する。
【００１９】同様に、もし制御信号Ｓ０が論理ハイ状態
で制御信号Ｓ１が論理ロー状態であれば、論理回路１１
はトライステート制御回路４６の第１入力に論理ローを
さらに供給する。さらにトライステート制御回路４６は
プレドライバ１４、１６の入力に論理ロー、論理ハイを
それぞれ供給する。
で制御信号Ｓ１が論理ロー状態であれば、論理回路１１
はトライステート制御回路４６の第１入力に論理ローを
さらに供給する。さらにトライステート制御回路４６は
プレドライバ１４、１６の入力に論理ロー、論理ハイを
それぞれ供給する。
【００２０】ＮＡＮＤゲート２８の出力が論理ハイにな
ると、マルチプレクサ３０、３２は信号Ｓ１、Ｓ０をマ
ルチプレクサ２０、２２の選択入力にそれぞれ通す。制
御信号Ｓ１が論理ローなので、プレドライバ１４の入力
に現れる論理ローがマルチプレクサ２０を通ってトラン
ジスタ２４を遮断する。しかしながら、信号Ｓ０の論理
状態が論理ハイであれば、マルチプレクサ２２は電圧Ｖ
DDをＮチャンネルトランジスタ２６のゲート電極に供給
する。もし、電圧ＶDDがＮチャンネルトランジスタ２６
を能動にするだけ十分に大きいならば、バッファ回路１
０が入出力端子１２を電圧ＶSSと実質的に同一の電圧を
持つ電源ピンとして設定するように機能する。
ると、マルチプレクサ３０、３２は信号Ｓ１、Ｓ０をマ
ルチプレクサ２０、２２の選択入力にそれぞれ通す。制
御信号Ｓ１が論理ローなので、プレドライバ１４の入力
に現れる論理ローがマルチプレクサ２０を通ってトラン
ジスタ２４を遮断する。しかしながら、信号Ｓ０の論理
状態が論理ハイであれば、マルチプレクサ２２は電圧Ｖ
DDをＮチャンネルトランジスタ２６のゲート電極に供給
する。もし、電圧ＶDDがＮチャンネルトランジスタ２６
を能動にするだけ十分に大きいならば、バッファ回路１
０が入出力端子１２を電圧ＶSSと実質的に同一の電圧を
持つ電源ピンとして設定するように機能する。
【００２１】最後に、もし制御信号Ｓ０，Ｓ１の論理状
態が共に論理ハイであれば、論理回路１１はトライステ
ート制御回路４６の第１入力に論理ローを供給する。さ
らにトライステート制御回路４６は、プレドライバ１
４、１６の入力に論理ロー、論理ハイをそれぞれ供給す
る。
態が共に論理ハイであれば、論理回路１１はトライステ
ート制御回路４６の第１入力に論理ローを供給する。さ
らにトライステート制御回路４６は、プレドライバ１
４、１６の入力に論理ロー、論理ハイをそれぞれ供給す
る。
【００２２】しかしながらＮＡＮＤゲート２８の出力
が、論理ローになると、マルチプレクサ３０、３２は、
電圧ＶSSをマルチプレクサ２０、２２の選択入力にそれ
ぞれ通す。これはトランジスタ２４のゲート電極に論理
ハイと、トランジスタ２６のゲート電極に論理ローを供
給する効果を持ち、トランジスタ２４、２６を共に遮断
する。このモードではトランジスタ２４、２６の出力
は、電圧ＶDDから電圧ＶSSに直接短絡するのを防ぐため
禁止にされる。
が、論理ローになると、マルチプレクサ３０、３２は、
電圧ＶSSをマルチプレクサ２０、２２の選択入力にそれ
ぞれ通す。これはトランジスタ２４のゲート電極に論理
ハイと、トランジスタ２６のゲート電極に論理ローを供
給する効果を持ち、トランジスタ２４、２６を共に遮断
する。このモードではトランジスタ２４、２６の出力
は、電圧ＶDDから電圧ＶSSに直接短絡するのを防ぐため
禁止にされる。
【００２３】図２において、バッファ回路４０の別の実
施例の詳細なブロック図が示され、これは、入出力端子
１２が標準入出力、予備の電源またはグランドピンのい
ずれかとして設定できることを示す。図１で示した部品
と同一である図２の部品は、同一の参照番号によって示
されている。さらに、バッファ回路４０は、動作電位の
ＶSSを受信するために結合された第１入力、動作電位の
ＶDDを受信するために結合された第２入力および信号Ｄ
が供給される端子１８に結合された第３・第４入力を有
するマルチプレクサ４２を包含する。マルチプレクサ４
２の第１・第２選択入力は制御信号Ｓ０、Ｓ１を受信す
る為にそれぞれ結合される。
施例の詳細なブロック図が示され、これは、入出力端子
１２が標準入出力、予備の電源またはグランドピンのい
ずれかとして設定できることを示す。図１で示した部品
と同一である図２の部品は、同一の参照番号によって示
されている。さらに、バッファ回路４０は、動作電位の
ＶSSを受信するために結合された第１入力、動作電位の
ＶDDを受信するために結合された第２入力および信号Ｄ
が供給される端子１８に結合された第３・第４入力を有
するマルチプレクサ４２を包含する。マルチプレクサ４
２の第１・第２選択入力は制御信号Ｓ０、Ｓ１を受信す
る為にそれぞれ結合される。
【００２４】マルチプレクサ４４は、動作電位のＶDDを
受信するために結合された第１入力および許可信号ＥＮ
を受信する為に結合された第２入力を有する。マルチプ
レクサ４４の選択入力は、制御信号Ｓ０を受信する為に
結合される。
受信するために結合された第１入力および許可信号ＥＮ
を受信する為に結合された第２入力を有する。マルチプ
レクサ４４の選択入力は、制御信号Ｓ０を受信する為に
結合される。
【００２５】トライステート制御ブロック４６は、マル
チプレクサ４２、４４の出力にそれぞれ結合される第１
・第２入力を有する。又、トライステート制御ブロック
４６の第１・第２出力は、プレドライバ５６、５８の入
力にそれぞれ結合される。さらに、プレドライバ５６、
５８の出力はトランジスタ２４、２６のゲート電極にそ
れぞれ結合される。
チプレクサ４２、４４の出力にそれぞれ結合される第１
・第２入力を有する。又、トライステート制御ブロック
４６の第１・第２出力は、プレドライバ５６、５８の入
力にそれぞれ結合される。さらに、プレドライバ５６、
５８の出力はトランジスタ２４、２６のゲート電極にそ
れぞれ結合される。
【００２６】動作中、入出力端子１２は、制御信号Ｓ
０、Ｓ１の論理状態に従って、標準入出力端子、電源ピ
ンまたはグランドピンのいずれかとして動作するように
バッファ回路４０を通してプログラム又は設定される。
さらに、マルチプレクサ４４は、許可選択マルチプレク
サとして機能する。
０、Ｓ１の論理状態に従って、標準入出力端子、電源ピ
ンまたはグランドピンのいずれかとして動作するように
バッファ回路４０を通してプログラム又は設定される。
さらに、マルチプレクサ４４は、許可選択マルチプレク
サとして機能する。
【００２７】表２において、入出力端子１２の設定モー
ドが制御信号Ｓ０、Ｓ１のそれぞれの論理状態で示され
る。
ドが制御信号Ｓ０、Ｓ１のそれぞれの論理状態で示され
る。
【００２８】
Ｓ１ Ｓ２ モード
０ ０ ＶSS
Ｘ １ 標準
１ ０ ＶDD
表２． 図２の入出力バッファ回路４０の構成モード
制御信号Ｓ０が論理ハイ状態の時、制御信号Ｓ１が論理
ハイまたは論理ロー状態のいずれであっても、マルチプ
レクサ４４はその出力に信号ＥＮを供給し、一方マルチ
プレクサ４２はその出力に信号Ｄを供給する。もし、信
号ＥＮが論理ハイならば、信号Ｄはトライステートブロ
ック４６の第１・第２出力に現れる。結果として、もし
信号Ｄが論理ローならば、トランジスタ２６は動作し、
一方トランジスタ２４は非動作となる。しかし、もし信
号Ｄが論理ハイならば、トランジスタ２４は動作し、一
方トランジスタ２６は非動作となる。
ハイまたは論理ロー状態のいずれであっても、マルチプ
レクサ４４はその出力に信号ＥＮを供給し、一方マルチ
プレクサ４２はその出力に信号Ｄを供給する。もし、信
号ＥＮが論理ハイならば、信号Ｄはトライステートブロ
ック４６の第１・第２出力に現れる。結果として、もし
信号Ｄが論理ローならば、トランジスタ２６は動作し、
一方トランジスタ２４は非動作となる。しかし、もし信
号Ｄが論理ハイならば、トランジスタ２４は動作し、一
方トランジスタ２６は非動作となる。
【００２９】しかしながら、もし信号ＥＮが論理ローな
らば、トライステートブロック４６の第１・第２出力に
論理ロー、論理ハイがそれぞれ現れる。結果的に、トラ
ンジスタ２４、２６は共に非動作となる。このように、
この構成では、バッファ回路４０はプログラムピン１２
をトライステート許可制御を持つ標準入出力として設定
する。
らば、トライステートブロック４６の第１・第２出力に
論理ロー、論理ハイがそれぞれ現れる。結果的に、トラ
ンジスタ２４、２６は共に非動作となる。このように、
この構成では、バッファ回路４０はプログラムピン１２
をトライステート許可制御を持つ標準入出力として設定
する。
【００３０】もし制御信号Ｓ０、Ｓ１が共に論理ロー状
態ならば、マルチプレクサ４２の出力は電圧ＶSSを供給
し、マルチプレクサ４４の出力は、電圧ＶDDを供給す
る。仮に電圧ＶDDが論理ハイ状態を指示し、一方電圧Ｖ
SSが論理ロー状態を示す場合、論理ローが、ＮＯＲゲー
ト５０の出力およびＮＡＮＤゲート５４の出力に現れ
る。これはＰチャンネルトランジスタ２４を遮断し、Ｎ
チャンネルトランジスタ２６を動作させるように機能
し、ピン１２を電圧ＶSSに結合させる。このように、こ
のモードでは、バッファ回路４０は、ピン１２を実質的
に電圧ＶSSと等しい電圧、例えばグランド基準を持つ電
源ピンとしてプログラムするように機能する。
態ならば、マルチプレクサ４２の出力は電圧ＶSSを供給
し、マルチプレクサ４４の出力は、電圧ＶDDを供給す
る。仮に電圧ＶDDが論理ハイ状態を指示し、一方電圧Ｖ
SSが論理ロー状態を示す場合、論理ローが、ＮＯＲゲー
ト５０の出力およびＮＡＮＤゲート５４の出力に現れ
る。これはＰチャンネルトランジスタ２４を遮断し、Ｎ
チャンネルトランジスタ２６を動作させるように機能
し、ピン１２を電圧ＶSSに結合させる。このように、こ
のモードでは、バッファ回路４０は、ピン１２を実質的
に電圧ＶSSと等しい電圧、例えばグランド基準を持つ電
源ピンとしてプログラムするように機能する。
【００３１】しかしながら、もし、制御信号Ｓ１が論理
ハイ状態でかつ、制御信号Ｓ０が論理ロー状態ならば、
マルチプレクサ４２はその出力に電圧ＶDDを供給し、一
方、マルチプレクサ４４もその出力に電圧ＶDDを供給す
るように機能する。もし電圧ＶDDが論理ハイ状態を指示
し、電圧ＶSSが論理ロー状態を示す場合は、ＮＯＲゲー
ト５０の出力は論理ハイであり、ＮＡＮＤゲート５４の
出力も論理ハイである。このことは、Ｐチャンネルトラ
ンジスタ２４を動作させ、Ｎチャンネルトランジスタ２
６を遮断する効果を有し、ピン１２を電圧ＶDDに結合さ
せる。このように、このモードでは、バッファ４０はピ
ン１２を、電圧ＶDDと実質的に等しい電圧を持つ電源ピ
ンとしてプログラムするように機能する。
ハイ状態でかつ、制御信号Ｓ０が論理ロー状態ならば、
マルチプレクサ４２はその出力に電圧ＶDDを供給し、一
方、マルチプレクサ４４もその出力に電圧ＶDDを供給す
るように機能する。もし電圧ＶDDが論理ハイ状態を指示
し、電圧ＶSSが論理ロー状態を示す場合は、ＮＯＲゲー
ト５０の出力は論理ハイであり、ＮＡＮＤゲート５４の
出力も論理ハイである。このことは、Ｐチャンネルトラ
ンジスタ２４を動作させ、Ｎチャンネルトランジスタ２
６を遮断する効果を有し、ピン１２を電圧ＶDDに結合さ
せる。このように、このモードでは、バッファ４０はピ
ン１２を、電圧ＶDDと実質的に等しい電圧を持つ電源ピ
ンとしてプログラムするように機能する。
【００３２】ここに、標準入出力端子、電源ピン又はグ
ランドピンのいずれかとして機能するプログラマブル論
理デバイスの入出力端子をプログラムする為の新しいバ
ッファ回路が用意されたことは前述の説明から明らかで
ある。入出力端子は、使用者が適切な論理状態に第１・
第２制御信号を設定するだけで簡単にプログラムでき
る。バッファ回路は、標準入出力端子として機能する時
に、トライステート出力を供給するためのトライステー
ト回路も包含する。
ランドピンのいずれかとして機能するプログラマブル論
理デバイスの入出力端子をプログラムする為の新しいバ
ッファ回路が用意されたことは前述の説明から明らかで
ある。入出力端子は、使用者が適切な論理状態に第１・
第２制御信号を設定するだけで簡単にプログラムでき
る。バッファ回路は、標準入出力端子として機能する時
に、トライステート出力を供給するためのトライステー
ト回路も包含する。
【００３３】以上本発明を特定の具体例に関連して説明
してきたが、前述の説明に照らして多くの改変、変更、
修正が、当業者に明らかになる。従って、すべてのその
ような改変、変更、修正は、添付の請求項に包含される
ものである。
してきたが、前述の説明に照らして多くの改変、変更、
修正が、当業者に明らかになる。従って、すべてのその
ような改変、変更、修正は、添付の請求項に包含される
ものである。
【図１】図１は、ピンを標準入力／出力ピン、電源ピン
またはグランドピンのいずれかとして使用できるように
プログラムする為の回路の詳細なブロック図である。
またはグランドピンのいずれかとして使用できるように
プログラムする為の回路の詳細なブロック図である。
【図２】図２は、ピンを標準入力／出力ピン、電源ピン
またはグランドピンのいずれかとして使用するようにプ
ログラムする為の回路の代表実施例の詳細なブロック図
である。
またはグランドピンのいずれかとして使用するようにプ
ログラムする為の回路の代表実施例の詳細なブロック図
である。
１０．バッファ回路
１１．論理回路
１４．プレドライバ
１６．プレドライバ
２０．マルチプレクサ
２２．マルチプレクサ
２４．Ｐチャネルトランジスタ
２６．Ｎチャネルトランジスタ
３０．マルチプレクサ
３２．マルチプレクサ
４０．バッファ回路
４２．マルチプレクサ
４４．マルチプレクサ
４６．トライステート制御ブロック
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭63−94658（ＪＰ，Ａ)
特開 平４−229317（ＪＰ，Ａ)
特開 昭62−64124（ＪＰ，Ａ)
特開 昭61−9017（ＪＰ，Ａ)
米国特許4835414（ＵＳ，Ａ)
米国特許5237218（ＵＳ，Ａ)
米国特許5175859（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/173 101
H03K 17/687
H03K 19/0175
Claims (5)
- 【請求項１】プログラマブル論理デバイスの入出力端子
をプログラムするための回路であって：駆動信号、許可
信号、第１・第２制御信号を受信するように結合される
回路手段は、第１出力・第２出力に第１信号・第２信号
を供給する回路手段；その出力に前記第１信号または第
１電圧を交互に供給するように、第１選択信号に反応す
る第１マルチプレクサ手段は、前記回路手段の第１出力
に結合する入力を有する第１マルチプレクサ手段；その
出力に前記第２信号または第２電圧を交互に供給するよ
うに、第２選択信号に反応する第２マルチプレクサ手段
は、前記回路手段の第２出力に結合する入力を有する第
２マルチプレクサ手段；前記第１電圧と第２電圧との間
に結合され、入出力端子に結合される出力トランジスタ
回路は、前記第１・第２マルチプレクサ手段の出力にそ
れぞれ結合される第１・第２入力を有する出力トランジ
スタ回路；および前記第１・第２マルチプレクサ手段に
前記第１・第２選択信号を供給する制御手段は、前記第
１・第２制御信号に応答する入力を有する制御手段。か
ら構成されることを特徴とする回路。 - 【請求項２】入力、出力を有する第１インバータであっ
て、前記第１インバータの入力は、前記許可信号を受信
する為に結合される第１インバータ；第１・第２入力お
よび出力を有するＯＲゲートであって、前記ＯＲゲート
の第１・第２入力は、前記第１・第２制御信号を受信す
るためにそれぞれ結合されるＯＲゲート；および第１・
第２入力および出力を有する第１ＮＯＲゲートであっ
て、前記第１ＮＯＲゲートの第１・第２入力は、前記第
１インバータおよび前記ＯＲゲートの出力にそれぞれ結
合される第１ＮＯＲゲート；から構成される論理回路、
および入力、出力を有する第２インバータであって、前
記第２インバータの入力は、前記駆動信号を受信する為
に結合される第２インバータ；入力、出力を有する第３
インバータであって、前記第３インバータの入力は、前
記第１ＮＯＲゲートの出力に結合される第３インバー
タ；第１・第２入力および出力を有する第２ＮＯＲゲー
トであって、前記第２ＮＯＲゲートの第１・第２入力
は、前記第２・第３インバータの前記出力にそれぞれ結
合され、前記ＮＯＲゲートの出力は、前記回路手段の第
１出力に結合される第２ＮＯＲゲート；および第１・第
２入力および出力を有するＮＡＮＤゲートであって、前
記ＮＡＮＤゲートの第１・第２入力は、前記第２インバ
ータの出力および前記第１ＮＯＲゲートの出力にそれぞ
れ結合され、前記ＮＡＮＤゲートの出力は、前記回路手
段の第２出力に結合されたＮＡＮＤゲート；から構成さ
れるトライステート制御回路、 から構成されることを特徴とする請求項１記載の回路。 - 【請求項３】プログラマブル論理デバイスの入出力端子
をプログラムする為の回路であって：第１・第２入力、
選択入力および出力を有する第１マルチプレクサであっ
て、前記第１マルチプレクサの第１入力は、第１信号を
受信する為に結合され、前記第１マルチプレクサの第２
入力は、第１電源電圧端子に結合される第１マルチプレ
クサ；第１・第２入力、選択入力および出力を有する第
２マルチプレクサであって、前記第２マルチプレクサの
第１入力は第２信号を受信する為に結合され、前記第２
マルチプレクサの第２入力は第２電源電圧端子に結合さ
れる第２マルチプレクサ；第１・第２電流電極および制
御電極を有するＰチャネルトランジスタであって、前記
Ｐチャネルトランジスタの第１電流電極は入出力端子に
結合され、前記Ｐチャネルトランジスタの第２電流電極
は前記第１電源電圧端子に結合され、前記Ｐチャネルト
ランジスタの制御電極は前記第２マルチプレクサの出力
に結合されるＰチャネルトランジスタ；第１・第２電流
電極および制御電極を有するＮチャネルトランジスタで
あって、前記Ｎチャネルトランジスタの第１電流電極は
入出力端子に結合され、前記Ｎチャネルトランジスタの
第２電流電極は前記第２電源電圧端子に結合され、前記
Ｎチャネルトランジスタの制御電極は前記第１マルチプ
レクサの出力に結合されたＮチャネルトランジスタ；駆
動信号、許可信号および第１・第２制御信号を受信する
ように結合される回路手段であって、前記第１・第２信
号を前記第１・第２マルチプレクサの第１入力にそれぞ
れ供給する回路手段；および前記第１・第２マルチプレ
クサの選択入力に第１選択信号を供給する為の制御手段
であって、前記制御手段は第１・第２制御信号に応答す
る入力を有し、前記制御手段は前記第１・第２マルチプ
レクサの前記選択入力にそれぞれ結合される第１・第２
出力を有する制御手段；から構成されることを特徴とす
る回路。 - 【請求項４】プログラマブル論理デバイスの入出力端子
をプログラムする為の回路であって：第１・第２・第３
・第４入力、第１・第２選択入力および出力を有する第
１マルチプレクサであって、前記第１マルチプレクサの
第３・第４入力は信号を受信する為に結合され、前記第
１マルチプレクサの第２入力は第１電源電圧端子に結合
され、前記第１マルチプレクサの第１入力は第２電源電
圧端子に結合され、前記第１マルチプレクサの第１・第
２選択入力は第１・第２制御信号を受信する為にそれぞ
れ結合される第１マルチプレクサ；第１・第２入力、選
択入力および出力を有する第２マルチプレクサであっ
て、前記第２マルチプレクサの第１入力は前記第１電源
電圧端子に結合され、前記第２マルチプレクサの第２入
力は許可信号を受信する為に結合され、前記第２マルチ
プレクサの選択入力は前記第１制御信号を受信する為に
結合された第２マルチプレクサ；第１・第２入力および
第１・第２出力を有するトライステート論理回路であっ
て、前記トライステート論理回路の第１・第２入力は前
記第１・第２マルチプレクサの前記出力にそれぞれ結合
されるトライステート論理回路；第１・第２電流電極お
よび制御電極を有するＰチャネルトランジスタであっ
て、前記Ｐチャネルトランジスタの第１電流電極は入出
力端子に結合され、前記Ｐチャネルトランジスタの第２
電流電極は前記第１電源電圧端子に結合され、前記Ｐチ
ャネルトランジスタのゲート電極は前記トライステート
論理回路の第１出力に結合されるＰチャネルトランジス
タ；および第１・第２電流電力および制御電極を有する
Ｎチャネルトランジスタであって、前記Ｎチャネルトラ
ンジスタの第１電流電極は入出力端子に結合され、前記
Ｎチャネルトランジスタの第２電流電極は前記第２電源
電圧端子に結合され、前記Ｎチャネルトランジスタの制
御電極は前記トライステート論理回路の第２出力に結合
されるＮチャネルトランジスタ；から構成されることを
特徴とする回路。 - 【請求項５】プログラマブル論理デバイスの入出力端子
をプログラムする為の回路であって：信号、第１電圧ま
たは第２電圧のいずれかをその出力に供給するように第
１・第２選択信号に応答する第１マルチプレクサ手段；
前記信号または前記第２電圧のいずれかをその出力に供
給するように前記第１選択信号に応答する第２マルチプ
レクサ手段；第１・第２入力および第１・第２出力を有
するトライステート論理回路であって、前記トライステ
ート論理回路の第１・第２入力は前記第１・第２マルチ
プレクサ手段の前記出力にそれぞれ結合されたトライス
テート論理回路；および前記第１電圧と第２電圧との間
に結合され、前記入出力端子に結合される出力トランジ
スタ回路であって、前記出力トランジスタ回路は前記ト
ライステート論理回路の前記第１・第２出力にそれぞれ
結合される第１・第２入力を有する出力トランジスタ回
路；から構成されることを特徴とする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/026,665 US5317211A (en) | 1993-03-05 | 1993-03-05 | Programmable pin for use in programmable logic devices |
| US026665 | 1993-03-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06276085A JPH06276085A (ja) | 1994-09-30 |
| JP3483609B2 true JP3483609B2 (ja) | 2004-01-06 |
Family
ID=21833142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05483494A Expired - Fee Related JP3483609B2 (ja) | 1993-03-05 | 1994-03-02 | プログラマブル論理デバイスに使用するプログラム可能なピン |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5317211A (ja) |
| JP (1) | JP3483609B2 (ja) |
| GB (1) | GB2275840B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5857109A (en) * | 1992-11-05 | 1999-01-05 | Giga Operations Corporation | Programmable logic device for real time video processing |
| US5457411A (en) * | 1994-12-02 | 1995-10-10 | Texas Instruments Incorporated | Trinary logic input gate |
| US5814803A (en) * | 1994-12-23 | 1998-09-29 | Spectra-Physics Scanning Systems, Inc. | Image reader with multi-focus lens |
| US6138177A (en) * | 1996-12-31 | 2000-10-24 | Opti Inc. | System and method of pin programming and configuration |
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-
1993
- 1993-03-05 US US08/026,665 patent/US5317211A/en not_active Expired - Fee Related
-
1994
- 1994-02-23 GB GB9403425A patent/GB2275840B/en not_active Expired - Fee Related
- 1994-03-02 JP JP05483494A patent/JP3483609B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| GB2275840B (en) | 1997-04-09 |
| US5317211A (en) | 1994-05-31 |
| GB2275840A (en) | 1994-09-07 |
| JPH06276085A (ja) | 1994-09-30 |
| GB9403425D0 (en) | 1994-04-13 |
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|---|---|---|---|
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