JP3511267B2 - 半導体ｄｒａｍ素子 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体ＤＲＡＭ(ダ
イナミック・ランダム・アクセス・メモリ)素子に関
し、詳しくは、積層型ＤＲＡＭのメモリセル構造に関す
る。

【０００２】

【従来の技術】半導体ＤＲＡＭ素子においては、３〜４
年毎に４倍の割合で記憶容量が増大しており、今後も同
じ割合で記憶容量が増加して行くものと予想される。記
憶容量を増加するために半導体メモリ素子の集積度の向
上を図るには、記憶単位であるメモリセルを縮小して行
く必要がある。ところが、放射線によるソフトエラーの
防止や充分なＳ/Ｎ比の確保のために、メモリセルを構
成するキャパシタをメモリセルと同じ縮小割合で小さく
することはできないのである。そこで、キャパシタ蓄積
電極の表面積を大きくして容量の拡大を図る必要があ
る。そのために、４ＭＢｉｔＤＲＡＭ以降、半導体基板
にキャパシタ溝を形成する溝型メモリセルや、トランジ
スタの上部あるいはトランジスタからビット線に掛けて
の上部にキャパシタを形成する積層型メモリセルが注目
されている。

【０００３】上記溝型メモリセルは、表面にキャパシタ
溝が形成された半導体基板側に電荷を蓄積する方法であ
る。ところが、半導体基板内の結晶欠陥の制御および不
純物の制御技術が難しいために、溝型メモリセルにおい
ては蓄積電荷のリーク抑制が非常に困難であるという欠
点がある。また、ビット線下部にキャパシタを形成する
積層型メモリセルにおいては、２つのメモリセルで１つ
のビット線コンタクト孔を共有する関係上、ビット線コ
ンタクト孔の上部にはキャパシタを形成できない。その
ために、キャパシタ蓄積電極の表面積をある程度より大
きくすることが困難であるという欠点がる。そこで、積
層型キャパシタをビット線上に形成し、メモリセル部表
面をキャパシタで最密充填する方法が有望視されてい
る。

【０００４】ところで、積層型キャパシタをビット線上
に形成するメモリセル構造においては、キャパシタの蓄
積電極と半導体基板表面に形成されたトランジスタのソ
ース/ドレイン領域の一方とを接続するためのキャパシ
タコンタクト孔を、ビット線が配置されている領域以外
の場所に形成する必要がある。そのために、メモリセル
を構成する活性領域をビット線およびワード線に対して
斜めに配置する方法がある。

【０００５】上述のように、上記活性領域をビット線お
よびワード線に対して斜めに配置する方法の一例とし
て、図７に示すような活性領域の配置方法がある。とこ
ろが、このような活性領域の配置では、活性領域１,１
間にある素子分離領域２の幅が位置(Ａ)と位置(Ｂ)のよ
うに場所によって異なるため、溝型の素子間分離を形成
する場合に素子分離溝を絶縁膜で埋め込むことが困難な
のである。

【０００６】そこで、従来においては、図８に示すよう
に、半導体基板３の表面における素子分離領域２のパタ
ーンに応じた表面をフィールド酸化膜５で覆うことによ
って素子間分離を行っている。また、図７における位置
(Ａ)のように広い素子分離領域の場合には、図９(b)に
示すように、埋め込み絶縁膜６を充填した素子分離溝７
とフィールド酸化膜５とを併用して素子分離領域２を形
成する。一方、図７における位置(Ｂ)のように狭い素子
分離領域の場合には、図９(a)に示すように、埋め込み
絶縁膜６を充填した素子分離溝７のみによって素子分離
領域２を形成しているのである。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来のフィールド酸化膜５のみによって素子分離領域２を
形成する方法においては、メモリセルが微細化するに連
れてメモリセル間の電流リークが顕著になり、メモリセ
ルを微細化することが困難であるという問題がある。

【０００８】また、上記素子分離溝７を用いて素子分離
領域２を形成する方法においては、広い素子分離領域で
はフィールド酸化膜５を併用しなければならず、メモリ
素子製造工程が複雑になるという問題がある。さらに、
部分(Ｃ)のような素子分離溝７の溝エッジ部で、電界集
中によって電流リークが顕著に発生するという問題もあ
る。

【０００９】そこで、この発明の目的は、溝型素子間分
離を容易に可能にすると共に、溝エッジ部での電流リー
クを低減できる半導体ＤＲＡＭ素子を提供することにあ
る。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、半導体基板の表面に形成された１つ
のトランジスタとビット線上まで延在する１つのキャパ
シタを有する半導体メモリセルにおける上記トランジス
タの２つのソース/ドレイン領域のうちの一方がビット
線コンタクト孔を介して上記ビット線に接続され、他方
がキャパシタコンタクト孔を介して上記キャパシタに接
続されると共に、１本のビット線コンタクト孔を２つの
半導体メモリセルで共有して成る半導体ＤＲＡＭ素子に
おいて、上記キャパシタコンタクト孔を一方向に平行に
配列された複数のビット線と上記一方向に対して垂直方
向に平行に配列された複数のワード線とによって囲まれ
た領域に形成し、上記ビット線コンタクト孔を上記複数
のビット線と上記複数のワード線の間隙との交差領域に
形成し、１つのビット線コンタクト孔とこのビット線コ
ンタクト孔の両側に隣接する２つのキャパシタコンタク
ト孔とを一直線に結ぶ線分に沿った領域で、上記線分の
方向が上記ビット線およびワード線の方向に対して斜め
の方向である１つの活性領域を形成し、各活性領域に含
まれているキャパシタコンタクト孔のうち互いに隣接す
るキャパシタコンタクト孔同士は１本のビット線あるい
は１本のワード線を隔てて存在すると共に、上記ワード
線の方向に互いに隣接する活性領域に含まれているビッ
ト線コンタクト孔同士は互いに１本のワード線を隔てて
存在するように成し、上記活性領域間を分離する素子分
離領域は、互いに隣接する上記キャパシタコンタクト孔
の近傍の活性領域部分の間の上記素子分離領域の部分の
幅と、互いに隣接するビット線コンタクト孔の近傍の活
性領域部分の間の上記素子分離領域の部分の幅とを同一
にすることによって、上記２つのキャパシタコンタクト
孔を結ぶ上記線分に直交する方向への上記活性領域の部
分の幅を大きくした溝型素子分離構造のみによって構成
されていることを特徴としている。

【００１１】また、第２の発明は、上記第１の発明の半
導体ＤＲＡＭ素子において、上記溝型素子分離構造は、
少なくとも、上記半導体基板に刻まれた素子分離溝とこ
の素子分離溝内に上記半導体基板の表面のレベル以上ま
で充填されて上記素子分離溝のエッジ部を覆う絶縁膜と
を含んで構成されていることを特徴としている。

【００１２】

【作用】第１の発明では、半導体メモリセルが有するト
ランジスタの２つのソース/ドレイン領域のうちの一方
をキャパシタに接続するキャパシタコンタクト孔は、複
数のビット線と複数のワード線とによって囲まれた領域
に形成される。また、上記ソース/ドレイン領域の他方
をビット線に接続するビット線コンタクト孔は、上記複
数のビット線と上記複数のワード線の間隙との交差領域
に形成される。そして、上記半導体メモリセルから成る
半導体ＤＲＡＭ素子の活性領域は、１つのビット線コン
タクト孔とこのビット線コンタクト孔の両側に隣接する
２つのキャパシタコンタクト孔とを一直線に結ぶ線分に
沿った領域で形成され、上記線分の方向は上記ビット線
及びワード線の方向に対して斜めの方向になっている。

【００１３】その際に、上述のような各活性領域に含ま
れているキャパシタコンタクト孔のうち互いに隣接する
キャパシタコンタクト孔同士は、１本のビット線あるい
は１本のワード線を隔てて存在するように成されてい
る。また、上記ワード線の方向に互いに隣接する活性領
域に含まれているビット線コンタクト孔は、互いに１本
のワード線を隔てて存在するように成されている。

【００１４】そして、上記各活性領域間を分離する素子
分離領域は、互いに隣接する上記キャパシタコンタクト
孔の近傍の活性領域部分の間の上記素子分離領域の部分
の幅と、互いに隣接するビット線コンタクト孔の近傍の
活性領域部分の間の上記素子分離領域の部分の幅とを同
一にすることによって、上記２つのキャパシタコンタク
ト孔を結ぶ上記線分に直交する方向への上記活性領域の
部分の幅を大きくした溝型素子分離構造のみによって構
成されている。尚、ここで記述する同一幅を有する溝型
素子分離構造とは設計上同一であるという意味であっ
て、製造バラツキによって寸法幅が若干異なっても同一
と見なすという意味である。

【００１５】したがって、上記素子分離領域を構成する
溝型素子分離構造を、素子分離溝とこの素子分離溝内を
埋める絶縁膜とで形成する場合には、上記素子分離溝内
を上記絶縁膜によって容易に埋め込むことが可能にな
る。

【００１６】また、第２の発明では、上記溝型素子分離
構造は、少なくとも、上記半導体基板に刻まれた素子分
離溝とこの素子分離溝内に上記半導体基板の表面のレベ
ル以上まで充填されて上記素子分離溝のエッジ部を覆う
絶縁膜とによって形成されている。

【００１７】したがって、上記素子分離溝のエッジ部は
上記絶縁膜によって覆われて、溝エッジ部における電界
集中が緩和されるのである。

【００１８】

【実施例】以下、この発明を図示の実施例により詳細に
説明する。図１は本実施例に係るＤＲＡＭ半導体メモリ
セルアレイにおける活性領域,素子分離領域,ワード線,
ビット線,ビット線コンタクト孔およびキャパシタコン
タクト孔を示す平面図である。また、図２は、図１にお
ける活性化領域１５およびビット線１１,１１,…とセン
スアンプ１７,１７,…との接続関係を摸式的に示す図で
ある。本実施例におけるＤＲＡＭ半導体メモリセルアレ
イは、積層型キャパシタをビット線上部に形成した構造
を有する。

【００１９】本実施例においても、ビット線上部に形成
されたキャパシタの蓄積電極と半導体基板表面に形成さ
れたトランジスタの２つのソース/ドレイン領域のいず
れか一方と接続するためのキャパシタコンタクト孔を、
ビット線が配置されている領域以外の領域に形成する。
すなわち、図１において、所定間隔で並列に配列された
ビット線１１,１１,…の間隙１１',１１',…と、ビット
線１１,１１,…の配列方向に直交する方向に所定間隔で
並列に配列されたワード線１２,１２,…の間隙１２',１
２',…とが交差する領域(イ)には、所定の配列規則に従
ってキャパシタコンタクト孔１３,１３,…を設置するの
である。また、上記ビット線１１,１１,…と上記ワード
線１２,１２,…間の間隙１２',１２',…とが交差する領
域(ロ)には、所定の配列規則に従ってビット線コンタク
ト孔１４,１４,…を設置するのである。

【００２０】そして、あるビット線コンタクト孔１４
と、上記ビット線１１およびワード線１２に対して斜め
の方向に在って上記ビット線コンタクト孔１４の一方側
に隣接する領域(イ)に在るキャパシタコンタクト孔１３
と、上記斜めの方向に在って上記ビット線コンタクト孔
１４の他方側に隣接する領域(イ)に在るキャパシタコン
タクト孔１３'とを一直線に結ぶ線分に沿った領域で一
つの活性領域１５を形成するのである。つまり、上記ビ
ット線コンタクト孔１４を２組のメモリセルで共有する
ことによって、２組のメモリセルに係る活性領域で１つ
の活性領域１５を形成するのである。

【００２１】その際に、上記活性領域１５とこの活性領
域１５に隣接する各活性領域１５',１５',…とに含まれ
る互いに隣接するキャパシタコンタクト孔１３同士は１
本のビット線１１あるいは１本のワード線１２を隔てて
存在するように、また、上記ワード線１２の方向に互い
に隣接する活性領域１５に含まれるビット線コンタクト
孔１４同士は互いに１本のワード線１２を隔てて存在す
るように、各キャパシタコンタクト孔１３およびビット
線コンタクト孔１４の上記配列規則を予め定めるのであ
る。その結果、各活性領域１５,１５,…は同じ方向で等
しい間隔に配列されることになり、各活性領域１５,１
５,…の間に形成される素子分離領域１６,１６,…の幅
も等しくなる。

【００２２】図３は図１におけるＡ−Ａ矢視断面図であ
る。図３において、読み出し時においては、ワード線が
選択されると、対応するトランジスタのゲート電極２４
に電圧が印加されてそのトランジスタは“オン”とな
る。そして、対応する容量蓄積電荷領域２５に蓄積され
ている電荷が、キャパシタコンタクト孔１３,ソース/ド
レイン領域２３,半導体基板２６のチャンネル層,ソース
/ドレイン領域２３およびビット線コンタクト孔１４を
介して対応するビット線１１に放出されて、そのビット
線１１の電位が変化する。このビット線１１の電位の変
化が上記センスアンプ１７によって検出されて、容量蓄
積電荷領域２５に蓄えられた情報が読み出されるのであ
る。尚、２７は酸化膜、２８はゲート酸化膜、２９,３
３,３５は層間絶縁膜、３０はチャンネルストッパ領域
である。また、３１はキャパシタ絶縁膜、３２はキャパ
シタプレート電極、３４は第１のアルミ配線、３６は第
２のアルミ配線、３７はパッシペーション膜である。

【００２３】その際に、図１に示すように、本実施例に
おけるＤＲＡＭ半導体メモリセルアレイにおいては、あ
る活性化領域１５と隣接する活性化領域１５',１５',…
との間における素子分離領域１６の間隔がすべて等しい
ので、図３に示すように、各素子分離領域１６,１６,…
を素子分離溝２１,２１,…のみによって容易に形成する
ことができるのである。

【００２４】また、その際に、上記素子分離溝２１にお
ける部分(ハ)で示す溝エッジ部はＴ字型断面のＴ型素子
分離酸化膜２２によって覆われている。したがって、上
記溝エッジ部における電界集中を緩和して、リーク電流
を低減するような構造になっているのである。

【００２５】以下、上記構造のＤＲＡＭ半導体メモリセ
ルアレイの素子分離領域１６の製造方法について詳細に
述べる。 ＜第１工程例＞ 図４および図５は上記構造のＤＲＡＭ半導体メモリセル
アレイの素子分離領域１６の製造工程図である。以下、
図４および図５に従って、本工程例に係る上記素子分離
領域１６の製造方法について順次説明する。

【００２６】図４(a)に示すように、半導体基板(本実施
例においては、ｐ型半導体基板)５１上に膜厚１０nm程
度の熱酸化膜５２を形成した後、膜厚３００nm程度の多
結晶シリコン層５３および膜厚３００nm程度の第１の化
学蒸着(ＣＶＤ)酸化膜５４を順次被着する。すなわち、
熱酸化膜５で上記第１の絶縁膜を構成し、多結晶シリコ
ン層５３で上記導電体膜を構成し、第１のＣＶＤ酸化膜
５４で上記第２の絶縁膜を構成するのである。

【００２７】次に、図４(b)に示すように、フォトエッ
チング工程によって、上記第１のＣＶＤ酸化膜５４およ
び多結晶シリコン層５３における素子分離領域１６が形
成される箇所のみをエッチング除去した後、膜厚１００
nm程度の第２のＣＶＤ酸化膜５５を被着する。その際
に、上記素子分離領域１６の形状を、活性領域のパター
ンが上述の条件を満たす図１に示すような形状になるよ
うにするのである。すなわち、第２のＣＶＤ酸化膜５５
で上記第３の絶縁膜を構成するのである。 尚、本実施
例における素子分離領域の幅は０.３μmである。

【００２８】次に、図４(c)に示すように、上記素子分
離溝２１を形成する箇所における第２のＣＶＤ酸化膜５
５および熱酸化膜５２を、半導体基板５１の表面が露出
するまでエッチバックする。そうした後、上記多結晶シ
リコン層５３および第１のＣＶＤ酸化膜５４の側壁にの
み第２のＣＶＤ酸化膜５５を残して、他の箇所の第２の
ＣＶＤ酸化膜５５を除去する。そして、残った第２のＣ
ＶＤ酸化膜５５と第１のＣＶＤ酸化膜５４とをマスクと
してシリコンエッチングを実施し、１.０μm〜１.５μm
程度の深さの素子分離溝２１を形成する。

【００２９】次に、図５(d)に示すように、上記素子分
離溝２１の表面に２０nm程度の熱酸化膜５６を形成した
後、斜めイオン注入によってＢ(ボロン)イオンを注入し
てチャンネルストッパ領域３０を形成する。そうした
後、第１のＣＶＤ酸化膜５４を除去し、多結晶シリコン
層５３の表面に２０nm程度の熱酸化膜を形成する。そし
て、第３のＣＶＤ酸化膜５７を被着して素子分離溝２１
を埋め込み、表面を平坦化する。すなわち、第３のＣＶ
Ｄ酸化膜５７で上記第４の絶縁膜を構成するのである。
その際に、上述のように、上記素子分離領域１６の幅
は等しく形成されているので、素子分離溝２１を第３の
ＣＶＤ酸化膜５７によって容易に埋め込むことができる
のである。

【００３０】次に、図５(e)に示すように、上記多結晶
シリコン層５３が露出するまで第３のＣＶＤ酸化膜５７
をエッチバックして、Ｔ型素子分離酸化膜２２を形成す
る。 このように、上記素子分離溝２１内に半導体基板
５１の表面のレベル以上まで第３のＣＶＤ酸化膜５７を
充填してＴ型素子分離酸化膜２２を形成することによっ
て、素子分離溝２１の溝エッジ部がＴ型素子分離酸化膜
２２で覆われる。その結果、溝エッジ部における電界集
中が緩和されてリーク電流が低減されるのである。最後
に、図５(f)に示すように、上記多結晶シリコン層５３
および露出した熱酸化膜５２を除去した後、膜厚１０nm
程度のゲート酸化膜２８を形成する。

【００３１】このようにして、ＤＲＡＭ半導体メモリセ
ルアレイの素子分離領域１６が形成される。以後、周知
の方法によって、図３に示すような構造の半導体メモリ
セルアレイが形成されるのである。

【００３２】＜第２工程例＞ 図６は上記構造のＤＲＡＭ半導体メモリセルアレイの素
子分離領域１６の第１工程例とは異なる他の製造工程図
である。以下、図６に従って、本工程例に係る上記素子
分離領域１６の製造方法について順次説明する。上記第
１工程例における図４(a)〜図５(d)に示す工程を経た
後、多結晶シリコン層５３に対して選択比の無いエッチ
ング条件で第３のＣＶＤ酸化膜５７をエッチバックす
る。

【００３３】次に、図６(a)に示すように、膜厚１５０n
m程度のタングステンシリサイド膜６１およびＣＶＤ酸
化膜６２を順次被着する。次に、フォトレジスト工程に
よって、ＣＶＤ酸化膜６２上に、ワード線パターン状に
フォトレジスト層６３をパターンニングする。

【００３４】次に、上記フォトレジスト層６３をマスク
として、ＣＶＤ酸化膜６２,タングステンシリサイド膜
６１,多結晶シリコン層５３を順次エッチングする。こ
うして、図６(b)に示すように、Ｔ型素子分離酸化膜２
２が埋め込まれた素子分離溝２１から成る素子分離領域
１６間で囲まれた活性領域１５内に、多結晶シリコン層
５３から成るゲート電極２４とこのゲート電極２４に接
続するタングステンシリサイド膜６１から成るワード線
１２を形成する。

【００３５】次に、周知の方法で、ゲート電極２４およ
びワード線１２の周囲に酸化膜２７を形成した後に、ソ
ース/ドレイン領域２３を形成する。その後、上記酸化
膜２７によって挟まれているソース/ドレイン領域２３
の表面に、キャパシタコンタクトあるいはビット線コン
タクト用のコンタクトプラグ６４を形成する。

【００３６】以後、既知の方法で、図３に示すような構
造の半導体メモリセルアレイが形成されるのである。つ
まり、第２工程例においては、上記多結晶シリコン層５
３を利用してトランジスタのゲート電極２４を形成し、
上記熱酸化膜５２を利用してゲート酸化膜２８を形成す
るのである。そうすることによって、上記素子分離領域
１６を製造する際にゲート電極２４およびゲート酸化膜
２８を形成できるので、以後の半導体メモリセルアレイ
の形成が容易になるのである。

【００３７】このように、本実施例におけるＤＲＡＭ半
導体メモリセルアレイにおいては、上記ビット線１１お
よびワード線１２に対して斜めの方向に一直線に連なる
互いに隣接したキャパシタコンタクト孔１３−ビット線
コンタクト孔１４−キャパシタコンタクト孔１３を含む
領域で活性領域１５を形成する。そして、各活性領域１
５,１５,…に含まれるキャパシタコンタクト孔１３のう
ち互いに隣接するキャパシタコンタクト孔１３同士が１
本のビット線１１あるいは１本のワード線１２を隔てて
存在すると共に、ワード線１２の方向に互いに隣接する
活性領域１５に含まれるビット線コンタクト孔１４同士
は１本のワード線１２を隔てて存在するように、上記キ
ャパシタコンタクト孔１３,１３,…の配列規則およびビ
ット線コンタクト孔１４,１４,…の配列規則を定めてい
る。その結果、各活性領域１５の間に形成される素子分
離領域１６は等しい幅を有することになる。したがっ
て、上記素子分離領域１６を形成する素子分離溝２１内
に素子分離酸化膜２２を容易に埋め込むことができ、溝
型素子間分離を容易に可能にするのである。

【００３８】また、上記ＤＲＡＭ半導体メモリセルアレ
イを製造する際には、半導体基板５１上に熱酸化膜５２
を介して多結晶シリコン層５３を積層し、上記半導体基
板５１にはエッチングによって素子分離溝２１を形成す
る。一方、多結晶シリコン層５３には、上記素子分離溝
２１に連通するその素子分離溝２１より広い溝を形成す
る。そして、第３のＣＶＤ酸化膜５７を被着して、多結
晶シリコン層５３の溝および上記素子分離溝２１に第３
のＣＶＤ酸化膜５７を埋め込んでＴ型素子分離酸化膜２
２を形成している。その結果、上記素子分離溝２１の溝
エッジ部がＴ型素子分離酸化膜２２で覆われて、溝エッ
ジ部での電界集中が緩和されることなる。したがって、
上記溝エッジ部での電流リークが低減されるのである。

【００３９】この発明に係るＤＲＡＭ半導体メモリセル
アレイの断面構造は、図３に示す断面構造に限定される
ものではない。要は、素子分離溝２１内を埋める絶縁膜
の断面形状が、上記素子分離溝２１の溝エッジ部をも覆
うような形状になっていればよいのである。また、この
発明に係るＤＲＡＭ半導体メモリセルアレイの活性領域
の形状は、図１に示す形状に限定されるものではない。
要は、同一方向に配列されて、上述の条件を満たしてそ
の間隔が同一になるような形状であればよいのである。

【００４０】

【発明の効果】以上より明らかなように、第１の発明の
半導体ＤＲＡＭ素子は、１つのビット線コンタクト孔の
両側に隣接する２つのキャパシタコンタクト孔を一直線
に結ぶ線分に沿った領域で、上記ビット線およびワード
線の方向に対して斜めの活性領域を形成し、各活性領域
に含まれるキャパシタコンタクト孔のうち互いに隣接す
るキャパシタコンタクト孔同士は１本のビット線あるい
は１本のワード線を隔てて存在すると共に、上記ワード
線の方向に互いに隣接する活性領域に含まれるビット線
コンタクト孔同士は互いに１本のワード線を隔てて存在
するように成し、上記各活性領域間を分離する素子分離
領域は同一幅を有する溝型素子分離構造のみによって構
成したので、上記素子分離領域を溝型の素子間分離によ
って形成する際に、素子分離溝内を絶縁膜によって容易
に埋め込むことができる。すなわち、この発明によれ
ば、溝型素子間分離を容易に可能にするのである。尚、
ここで記述する同一幅を有する溝型素子分離構造とは設
計上同一であるという意味であって、製造バラツキによ
って寸法幅が若干異なっても同一と見なすという意味で
ある。

【００４１】また、第２の発明の半導体ＤＲＡＭ素子
は、上記溝型素子分離構造を、少なくとも、上記半導体
基板に刻まれた素子分離溝とこの素子分離溝内に上記半
導体基板の表面のレベル以上まで充填される絶縁膜とを
含んで構成したので、上記素子分離溝のエッジ部は上記
絶縁膜によって覆われることになる。したがって、上記
エッジ部における電流集中を緩和して、電流リークの発
生を低減できる。

【図面の簡単な説明】

【図１】この発明の半導体ＤＲＡＭ素子における活性領
域の配置例を示す平面図である。

【図２】図１に示す活性領域およびビット線とセンスア
ンプとの接続関係を示す模式図である。

【図３】図１におけるＡ−Ａ矢視断面図である。

【図４】この発明に係るＤＲＡＭ半導体メモリセルアレ
イの素子分離領域の製造工程図である。

【図５】図４に続く製造工程図である。

【図６】この発明に係るＤＲＡＭ半導体メモリセルアレ
イの素子分離領域の他の製造工程図である。

【図７】従来のＤＲＡＭ半導体メモリセルアレイにおけ
る活性領域の配置例を示す図である。

【図８】従来のＤＲＡＭ半導体メモリセルアレイにおけ
る素子分離領域の構造を示す断面図である。

【図９】図８とは異なる他の素子分離領域の構造を示す
断面図である。

【符号の説明】

１１…ビット線、 １２…ワード
線、１３…キャパシタコンタクト孔、 １４…ビッ
ト線コンタクト孔、１５…活性領域、
１６…素子分離領域、１７…センスアンプ、
２１…素子分離溝、２２…Ｔ型素子分離酸化
膜、 ２３…ソース/ドレイン領域、２４…ゲ
ート電極、 ２５…容量蓄積電荷領
域、２８…ゲート酸化膜、 ５１…半導
体基板、５２…熱酸化膜、 ５３…
多結晶シリコン層、５７…第３のＣＶＤ酸化膜、
６１…タングステンシリサイド膜、６４…コンタク
トプラグ。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板の表面に形成された１つのト
   ランジスタとビット線上まで延在する１つのキャパシタ
   を有する半導体メモリセルにおける上記トランジスタの
   ２つのソース/ドレイン領域のうちの一方がビット線コ
   ンタクト孔を介して上記ビット線に接続され、他方がキ
   ャパシタコンタクト孔を介して上記キャパシタに接続さ
   れると共に、１本のビット線コンタクト孔を２つの半導
   体メモリセルで共有して成る半導体ＤＲＡＭ素子におい
   て、 上記キャパシタコンタクト孔を、一方向に平行に配列さ
   れた複数のビット線と上記一方向に対して垂直方向に平
   行に配列された複数のワード線とによって囲まれた領域
   に形成し、 上記ビット線コンタクト孔を、上記複数のビット線と上
   記複数のワード線の間隙との交差領域に形成し、 １つのビット線コンタクト孔とこのビット線コンタクト
   孔の両側に隣接する２つのキャパシタコンタクト孔とを
   一直線に結ぶ線分に沿った領域で、上記線分の方向が上
   記ビット線およびワード線の方向に対して斜めの方向で
   ある１つの活性領域を形成し、 各活性領域に含まれているキャパシタコンタクト孔のう
   ち互いに隣接するキャパシタコンタクト孔同士は１本の
   ビット線あるいは１本のワード線を隔てて存在すると共
   に、上記ワード線の方向に互いに隣接する活性領域に含
   まれているビット線コンタクト孔同士は互いに１本のワ
   ード線を隔てて存在するように成し、 上記活性領域間を分離する素子分離領域は、互いに隣接
   する上記キャパシタコンタクト孔の近傍の活性領域部分
   の間の上記素子分離領域の部分の幅と、互いに隣接する
   ビット線コンタクト孔の近傍の活性領域部分の間の上記
   素子分離領域の部分の幅とを同一にすることによって、
   上記２つのキャパシタコンタクト孔を結ぶ上記線分に直
   交する方向への上記活性領域の部分の幅を大きくした溝
   型素子分離構造のみによって構成されていることを特徴
   とする半導体ＤＲＡＭ素子。
2. 【請求項２】 請求項１に記載の半導体ＤＲＡＭ素子に
   おいて、 上記溝型素子分離構造は、少なくとも、上記半導体基板
   に刻まれた素子分離溝とこの素子分離溝内に上記半導体
   基板の表面のレベル以上まで充填されて上記素子分離溝
   のエッジ部を覆う絶縁膜とを含んで構成されていること
   を特徴とする半導体ＤＲＡＭ素子。