JP3530761B2 - 半導体装置 - Google Patents

半導体装置

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JP3530761B2 JP00858499A JP858499A JP3530761B2 JP 3530761 B2 JP3530761 B2 JP 3530761B2 JP 00858499 A JP00858499 A JP 00858499A JP 858499 A JP858499 A JP 858499A JP 3530761 B2 JP3530761 B2 JP 3530761B2
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は電極が形成された半
導体チップ面に該電極を露出させて絶縁皮膜が形成され
該絶縁皮膜の表面に電極に接続する再配線パターンが形
成され、該再配線パターンの一部に外部接続端子が接続
可能になっている半導体チップが複数個連設して形成さ
れた半導体装置に関する。
【0002】
【従来の技術】近年、LSIの高密度実装化、高集積化
に伴い、半導体チップの小型化が進んでおり、半導体ウ
エハ上にトランジスタや配線を形成する半導体ウエハプ
ロセスでは半導体チップを小型化すればするほど1枚取
りの個数が増大して生産性が向上するため生産コストが
低減できる。しかしながら、チップの外形寸法が縮小し
てもパッケージの外形寸法が一定のままであったため、
生産性の向上には限界があった。
【0003】最近になって、特開平10−79362号
に開示されているように、ウエハプロセスとパッケージ
プロセスを一体化して製造工程を簡略化できるだけでな
く、パッケージの外形寸法がチップの外形寸法とほぼ同
じになる半導体装置が提案されている。これは、半導体
ウエハプロセスにおいて、図9に示すように、ポリイミ
ドを用いて形成された皮膜などの第1の絶縁皮膜52が
表面に形成された半導体チップ51に、Alパッド(アル
ミ電極)53が露出して形成されており、該第1の絶縁
皮膜52の表面にはAlパッド53に接続する再配線パタ
ーン54が形成されている。このAlパッド53は、例え
ば感光性ポリイミド皮膜を公知のフォトリソグラフィ工
程を経てパターンニングして開口させて露出させる。ま
た、再配線パターン54は、第1の絶縁皮膜52の表面
に、例えば銅皮膜又はアルミニウム皮膜をスパッタリン
グ法により形成し、該皮膜をエッチングして所要のパタ
ーンに形成したり、或いは銅箔等の金属箔を貼着し該金
属箔をエッチングして所要のパターンに形成される。
【0004】これら第1の絶縁皮膜52や再配線パター
ン54の表面に、該再配線パターン54の一部を露出さ
せる透孔55を有する保護膜として第2の絶縁皮膜56
が形成される。この第2の絶縁皮膜56には、例えば感
光性ソルダーレジストが塗布され露光、現像されて透孔
55が形成される。この透孔55内に外部接続端子とし
てはんだボール57が搭載されてリフローして接合され
る。或いは、再配線パターン54上に外部接続端子接合
用の金属ポスト(図示せず)を形成し、該金属ポスト間
にその端面を露出させるようにエポキシ樹脂などの封止
樹脂(図示せず)により樹脂封止される。そして、露出
した金属ポストの端面にはんだボール57が搭載されて
リフローして接合される。このようにして、複数の半導
体チップ51がチップサイズで複数連設された半導体装
置58が形成される。この後、半導体装置58を各半導
体チップ51毎に切断して機能テストを行い、図10に
示すチップサイズの半導体装置59が形成される。
【0005】図10において、半導体装置59は、半導
体チップ51の周縁部に露出形成された各種Alパッド5
3から外部接続端子として形成されたはんだボール57
に対して再配線パターン54が1対1に接続されてい
た。例えばAlパッド53としてアドレス電極A0〜A
6、グランド電極Vss、データ信号用のデータ電極D、
各種制御信号を送受信する制御電極(書き込み信号用W
E、読出信号用RAS、セレクト信号用CAS、制御信
号用CS)、電源電極Vccなどから対応するはんだボー
ル57に対して個別に再配線パターン54が形成されて
いた。
【0006】
【発明が解決しようとする課題】ここで、半導体チップ
51が複数連設された1個の半導体装置58を形成する
場合には、半導体チップ51とほぼ同じサイズで形成さ
れる半導体装置エリア内に外部接続端子として形成され
るはんだボール57の数が増加する。このはんだボール
57の数が増加してボールピッチが狭ピッチ化すると、
各半導体チップ51に備えたAlパッド53からはんだボ
ール57に1対1に接続する再配線パターン54が形成
し難いという課題があった。また、上述した半導体装置
58を基板実装する場合には、半導体チップ51の数が
増えれば増えるほど、はんだボール57が接合する実装
基板側にランド部の数が増える。このため、ランド部間
のピッチが狭ピッチ化することにより実装基板側のラン
ド部に接続する配線パターンが形成し難いという課題も
あった。また、半導体チップ51を個別に有する半導体
装置59を個々に基板実装するとすれば、半導体装置5
9の基板実装に手間取るという製造上の課題もあった。
【0007】そこで、本発明は上記従来技術の課題を解
決すべくなされたものであり、その目的とするところ
は、複数連設された半導体チップのうち共通の機能を有
する電極に接続する再配線パターンや外部接続端子を共
用可能に形成された半導体装置を提供することにある。
【0008】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、電極が形成され
た半導体チップ面に該電極を露出させて第1の絶縁皮膜
が形成され、該第1の絶縁皮膜の表面に前記電極に接続
する再配線パターンが形成され、該再配線パターンに接
続される外部接続端子の接合部を露出させて第2の絶縁
皮膜が形成された半導体装置において、前記半導体チッ
プが複数個連設され、前記再配線パターンは、前記複数
の半導体チップのうち共通の機能を有する電極に対して
は、共用する1の再配線パターン部が形成され、該再配
線パターン部に1の外部接続端子が接続可能に設けら
れ、前記共通の機能を有する電極中の、グランド電極同
士および電源電極同士が、各々共用する1の再配線パタ
ーン部により接続されていると共に、該1の再配線パタ
ーン部に、電極毎に個別に外部接続端子が接続可能に設
けられていることを特徴とする。この場合、外部接続端
子の接合部には、金属バンプが接合されていてもよく、
第1の絶縁皮膜は、感光性ポリイミドを用いて形成され
た皮膜や異方性導電シートであっても良く、また第2の
絶縁皮膜は、感光性ソルダーレジストを用いて形成され
た皮膜であっても良い。
【0009】他例に係る半導体装置としては、電極が形
成された半導体チップ面に該電極を露出させて第1の絶
縁皮膜が形成され、該第1の絶縁皮膜の表面に前記電極
に接続する再配線パターンが形成され、該再配線パター
ンに接続されて形成された外部接続端子接続用の金属ポ
ストの端面を露出させて前記再配線パターン、前記第1
の絶縁皮膜及び前記金属ポストが樹脂封止された半導体
装置において、前記半導体チップが複数個連設され、前
記再配線パターンは、前記複数の半導体チップのうち共
通の機能を有する電極に対しては、共用する1の再配線
パターン部が形成され、該再配線パターン部に1の外部
接続端子が接続可能に設けられ、前記共通の機能を有す
る電極中の、グランド電極同士および電源電極同士が、
各々共用する1の再配線パターン部により接続されてい
ると共に、該1の再配線パターン部に、電極毎に個別に
外部接続端子が接続可能に設けられていることを特徴と
する。この場合、金属ポストの端面には、金属バンプが
接合されていても良く、第1の絶縁皮膜は、感光性ポリ
イミドを用いて形成された皮膜であっても良く、前記
属ポストは、電解銅めっきにより盛り上げて形成された
ポストであっても良い。
【0010】更に、他例に係る半導体装置としては、電
極が形成された半導体チップ面に該電極を露出させて第
1の絶縁皮膜が形成され、該第1の絶縁皮膜の表面に前
記電極に接続する再配線パターンが形成され、該再配線
パターンにワイヤが接続されて形成された外部接続端子
が立設され、該外部接続端子の先端部を露出させて前記
再配線パターン及び前記第1の絶縁皮膜の表面に第2の
絶縁皮膜が形成された半導体装置において、前記半導体
チップが複数個連設され、前記再配線パターンは、前記
複数の半導体チップのうち共通の機能を有する電極に対
しては、共用する1の再配線パターン部が形成され、該
再配線パターン部に1の外部接続端子が接続可能に設け
られ、前記共通の機能を有する電極中の、グランド電極
同士および電源電極同士が、各々共用する1の再配線パ
ターン部により接続されていると共に、該1の再配線パ
ターン部に、電極毎に個別に外部接続端子が接続可能に
設けられていることを特徴とする。この場合、外部接続
端子は、再配線パターンに金ワイヤがワイヤボンディン
グされ、中途部がL字状に折り曲げられて先端部が半導
体チップ面に対してほぼ垂直になるように切断形成され
ていても良い。
【0011】
【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面に基づいて詳細に説明する。図1は第1の実
施例に係る半導体装置の部分断面説明図、図2は図1の
半導体装置の他例を示す断面説明図、図3は半導体装置
の電極と外部接続端子との再配線例を示す上視図、図4
は図1の半導体装置の製造工程を示す説明図、図5は第
2の実施例に係る半導体装置の部分断面説明図、図6は
図5の半導体装置の部分拡大図、図7は第3の実施例に
係る半導体装置の部分断面説明図、図8は第4実施例に
係る半導体装置の部分断面説明図である。
【0012】〔第1実施例〕図1は半導体装置の部分断
面図を示す。1は半導体チップ、2はSiN 等からなるパ
ッシベーション膜、3は半導体チップ1に作り込まれた
電極であるAlパッドである。Alパッド3の部位のパッシ
ベーション膜2は形成されず、Alパッド3は露出してい
る。Alパッド3は所要のパターンで半導体チップ1上に
多数形成されている。4は第1の絶縁皮膜であり、パッ
シベーション膜2を覆って形成されている。この第1の
絶縁皮膜4は感光性或いは非感光性のポリイミド樹脂等
を用いて形成される。
【0013】5は再配線パターンであり、Alパッド3と
電気的に接続されて、所要の配線パターンで第1の絶縁
皮膜4上に形成されている。再配線パターン5は、スパ
ッタリング法によりCuまたはAl皮膜を第1の絶縁皮膜4
上およびAlパッド3上に形成し、このCuまたはAl皮膜を
エッチングして所要パターンに形成される。また銅箔等
の金属箔を貼着し、エッチングしてパターンを形成して
もよい。6は第2の絶縁皮膜であり、第1の絶縁皮膜4
及び再配線パターン5を覆って形成されている。第2の
絶縁皮膜6は保護膜であり、感光性ポリイミドや感光性
ソルダーレジストなど感光性絶縁樹脂の他に、エポキシ
系の絶縁樹脂やシリコン系の絶縁樹脂などを用いて形成
される。
【0014】第2の絶縁皮膜6の再配線パターン5に対
応する適宜部位には、例えば第2の絶縁皮膜6上にマト
リックス状の配置となるように透孔7が形成されている
(透孔7により露出する再配線パターン5の一部が外部
接続端子接合部5aとなる)。8は外部接続端子である
金属バンプであり、各透孔7を通じて各外部接続端子接
合部5aに電気的に接続して配置され、第2の絶縁皮膜
6上に突出して外部接続端子に形成されている。金属バ
ンプ8は図示のごとくボールバンプに形成することもで
きるが、平坦なランド状その他の形状に形成できる。ま
た、バンプ状に形成するかわりにリードピンを接合して
外部接続端子とすることもできる。
【0015】このように、本実施形態の半導体装置9
は、半導体チップ1がチップサイズで複数(本実施例で
は2個分ずつ)連設された状態で形成される。またイン
ターポーザとなる第1、第2の絶縁皮膜4、6は薄く形
成できるので、極めて薄い半導体装置9が形成できる。
第1、第2の絶縁皮膜4、6は硬度がそれほど高くない
ので、半導体チップ1の表面を保護したり、半導体チッ
プ1と実装基板との間に生じる応力を緩和する緩衝層と
しても機能する。なお、半導体チップ1のAlパッド3が
形成された面と反対側の面は露出させて放熱性を高める
ようにすると好適である。さらに放熱性を向上させるた
めに、図2に示すようにヒートスプレッダー10などの
放熱基板を固着してもよい。
【0016】次に、図3において、半導体装置9に形成
されたAlパッド3と金属バンプ8との間を接続する再配
線パターン5の配線例について説明する。本実施例では
半導体チップ1が2個分チップサイズで連設された半導
体装置9を用いて説明する。図3において、再配線パタ
ーン5は、複数の半導体チップ1のうち共通の機能を有
する各Alパッド3に対しては、共用する1の再配線パタ
ーン部5bが各々形成され、該再配線パターン部5bに
1の金属バンプ8が接続可能になっている。これによっ
て、半導体装置9は、複数連設された半導体チップ1の
各Alパッド3に接続する再配線パターン5や金属バンプ
8を共用するようになっている。
【0017】具体的には、各半導体チップ1にはAlパッ
ド3としてアドレス電極A0〜A6、グランド電極
ss、データ信号用のデータ電極D、各種制御信号を送
受信する制御電極(書き込み信号用WE、読出信号用R
AS、セレクト信号用CAS、制御信号用CS)、電源
電極Vccなどが周縁部近傍に14か所に形成されてい
る。また、半導体チップ1を複数連設した半導体装置9
には、これらのAlパッド3の数より少ない数の金属バン
プ8が形成されている。即ち、2個分の半導体チップ1
に形成されたAlパッド3のうち、アドレス電極A0〜A
6、書き込み信号用電極WE、読出信号用電極RAS、
セレクト信号用電極CAS、制御信号用電極CSに対し
て各々共用する1の再配線パターン部5bが形成され、
該再配線パターン部5bには共用する1の金属バンプ8
が接続されている。尚、グランド電極V ss及び電源電極
ccに対しては各々共用する1の再配線パターン部5b
が形成されているが、金属バンプ8には個別に接続され
ている。
【0018】これによって、半導体チップ1がチップサ
イズで複数連設されてなる半導体装置9の各半導体チッ
プ1に備えたAlパッド3に各々接続する再配線パターン
部5bや金属バンプ8を可能な限り共用して該金属バン
プ8の数を減らすことができるので、半導体装置9にお
いてAlパッド3と金属バンプ8を接続する再配線パター
ン5を形成するスペースが十分確保できる。また、半導
体装置9が搭載される実装基板側のランド部のピッチも
広げることができるので、従来困難であった半導体チッ
プ1をチップサイズで複数連設した1個の半導体装置9
を形成して実装基板に実装することができる。よって、
半導体装置9の実装面積を著しく縮小でき、実装基板の
小型化にも寄与できる。また、複数の半導体チップ1を
有する1の半導体装置9を1回の実装作業で実装基板に
実装可能であるため、基板実装作業の効率が良い。
【0019】半導体装置9の製造工程を図4に示すフロ
ーチャートを参照して説明する。先ず、予めAl等の金属
配線パターンが作り込まれ、表面にAlパッド3が露出形
成された単一の半導体ウエハにパッシベーション膜2が
形成されてなる複数の半導体チップ1上に、Alパッド3
を露出させて第1の絶縁皮膜4を形成するための感光性
レジスト(感光性ポリイミド)を塗布する。次いで、感
光性レジストの仮焼をすると共に、Alパッド3の部分の
感光性レジストを取り除く為に、公知のフォトリソグラ
フィー工程により、露光、現像を行い、焼成して第1の
絶縁皮膜4を形成する。次に銅のスパッタリングを行
い、第1の絶縁皮膜4上およびAlパッド3上に銅皮膜を
形成する(銅皮膜は配線パターンを形成するための導体
層として設けるもので、アルミニウム皮膜等を形成して
もよい)。銅皮膜上にさらに銅めっきを施すことによっ
て導通を良好にさせることができる。なお銅皮膜は蒸着
等その他の方法によって形成してもよい。
【0020】銅皮膜上に感光性レジストを塗布し、露
光、現像、焼成してレジストパターンを形成し、このレ
ジストパターンをマスクとしてエッチングして再配線パ
ターン5を形成する。その後レジストパターンは剥離す
る。次に、第2の絶縁皮膜6として保護膜を形成すべ
く、第1の絶縁皮膜4上および再配線パターン5上に感
光性レジスト(感光性ソルダーレジスト)を塗布し、露
光、現像して透孔7を形成する。この透孔7内にはんだ
ボール(金属バンプ8)を配置し、リフローしてはんだ
ボールを外部接続端子接合部5a上に接合する。なお、
バンプはNiめっき、Auめっきを施して、Ni-Au バンプを
形成することにより設けてもよい。
【0021】上記のように処理した半導体装置をスライ
スして、例えば半導体チップ1が2個分連設された半導
体装置9が形成される。尚、必要に応じて半導体装置9
の側壁にレジストを塗布し、乾燥させて保護膜を形成し
ても良い。このように1個の半導体装置9に半導体チッ
プ1を複数連設して作り込むことにより、生産性を向上
させ、製造コストを低減できる。
【0022】尚、本実施例では半導体チップ1を2個連
設して1個の半導体装置9を製造する場合について説明
したが、これに限定されるものではなく、更に半導体チ
ップ1を複数個(例えば4個分など)連設して、これら
のAlパッド3に接続する再配線パターン5や金属バンプ
8を共用した1個の半導体装置9を形成することも可能
である。このように半導体装置9に複数連設される半導
体チップ1としては、例えばMPUとキャッシュメモリ
や複数のメモリ同士などが好適に用いられる。複数のメ
モリ同士を用いて半導体装置9を形成する場合には、半
導体ウエハから再配線を形成し、最後に複数の半導体チ
ップ1を有するよう切断して半導体装置9を形成する
が、MPUとキャッシュメモリ等、異なる種類の半導体
チップ1を組み合わせる場合には、異なる種類の半導体
チップ1を隣接して並べ、その上に再配線を形成して切
断して半導体装置9を形成する。
【0023】〔第2実施例〕次に、半導体装置の他例に
ついて図5及び図6を参照して説明する。尚、第1実施
例と同一部材には同一番号を付して説明を援用するもの
とする。図5において、表面にSiN 等からなるパッシベ
ーション膜2が形成された半導体チップ1に電極である
Alパッド3が露出形成されている。Alパッド3は所要の
パターンで半導体チップ1上に多数形成されている。
【0024】11は第1の絶縁皮膜であり本実施例では
異方性導電シートが用いられている。この異方性導電シ
ートは、パッシベーション膜2を覆って形成されてい
る。異方性導電シートは樹脂中に金属粉等の導電フィラ
ー12(図6参照)が配合されており、加圧することに
よってこれら導電フィラー12が加圧方向に連続し、加
圧方向に導電性が生じるものである。これによって、再
配線パターン5とAlパッド3とが該異方性導電シートを
介して電気的に接続されている。
【0025】再配線パターン5は所要のパターンで第1
の絶縁皮膜11(異方性導電シート)上に形成されてい
る。この再配線パターン5は図6に示すように異方性導
電シートに食い込むように押圧され、該押圧された部位
の異方性導電シートが加圧されて電気的に導通し、Alパ
ッド3と再配線パターン5とが電気的に接続される。
【0026】再配線パターン5は、銅箔等の金属箔を異
方性導電シート上に貼着し、この金属箔をエッチングし
て所要パターンに形成されても良いし、或いはスパッタ
リング法等により銅またはアルミニウム等の金属箔を形
成し、エッチングしてパターンを形成してもよい。この
とき、第1実施例と同様に、再配線パターン5は、複数
の半導体チップ1のうち共通の機能を有するAlパッド3
に対しては、共用する1の再配線パターン部5bに形成
され、該再配線パターン部5bに1の金属バンプ8が接
続可能になっている。これによって、半導体装置9は、
複数連設された半導体チップ1の各Alパッド3に接続す
る再配線パターン5や金属バンプ8を共用するようにな
っている。これら第1の絶縁皮膜11(異方性導電シー
ト)及び再配線パターン5の表面は、第2の絶縁皮膜6
により覆われている。この第2の絶縁皮膜6は保護膜で
あり、感光性ポリイミドや感光性ソルダーレジストなど
感光性絶縁樹脂の他に、エポキシ系の絶縁樹脂やシリコ
ン系の絶縁樹脂などを用いて形成される。
【0027】第2の絶縁皮膜6の再配線パターン5に対
応する部位には、例えばマトリックス状に透孔7が形成
されている(透孔7により配線パターンが露出してい
る)。これらの各透孔7を通じて露出形成された外部接
続端子接合部に金属バンプ8が搭載され、リフローされ
て電気的に接合されている。この金属バンプ8は第2の
絶縁皮膜6上に突出して形成されている。金属バンプ8
としては図示してように、はんだボール等のボールバン
プに形成することもできるが、平坦なランド状その他の
形状に形成できる。あるいはリードピンを接続して外部
接続端子としてもよい。またバンプはニッケル/金めっ
き等のめっきにより形成してもよい。
【0028】このように、本実施形態の半導体装置9
は、複数の半導体チップ1がチップサイズで複数連設さ
れた状態で形成される。また、インターポーザとなる異
方性導電シート及び感光性レジスト膜は薄く形成できる
ので、極めて薄い半導体装置9が形成できる。第1、第
2の絶縁皮膜4、6は硬度がそれほど高くないので、半
導体チップ1の表面を保護したり、半導体チップ1と実
装基板との間に生じる応力を緩和する緩衝層としても機
能する。なお、半導体チップ1のAlパッド3が形成され
た面と反対側の面は露出させて放熱性を高めるようにす
ると好適である。さらに放熱性を向上させるために、図
示しないヒートスプレッダーなどの放熱基板を固着して
もよい。
【0029】〔第3実施例〕次に、半導体装置の他例に
ついて図7を参照して説明する。尚、第1実施例と同一
部材には同一番号を付して説明を援用するものとする。
図7において、表面にSiN 等からなるパッシベーション
膜2が形成された半導体チップ1に電極であるAlパッド
3が露出形成されている。Alパッド3は所要のパターン
で半導体チップ1上に多数形成されている。このパッシ
ベーション膜2が形成された半導体チップ1上にAlパッ
ド3露出させて、感光性或いは非感光性のポリイミド樹
脂等を用いて第1の絶縁皮膜4が形成される。
【0030】この第1の絶縁皮膜4の表面にAlパッド3
電極に接続する再配線パターン5が形成される。具体的
には、第1の絶縁皮膜4上にスパッタリング法により密
着金属層(例えばTi, Cr層)と銅層を堆積させて金属薄
膜を形成する。この金属薄膜をレジストでパターン加工
した後、電解銅めっきを施して再配線パターン5を形成
する。或いは第1の絶縁皮膜4上に銅箔等の金属箔を貼
着し、エッチングして再配線パターン5を形成しても良
い。このとき、再配線パターン5は、第1実施例と同様
に、複数の半導体チップ1のうち共通の機能を有するAl
パッド3に対しては、共用する1の再配線パターン部5
bに形成され、該再配線パターン部5bに1の金属バン
プ8が接続可能になっている。これによって、半導体装
置9は、複数連設された半導体チップ1の各Alパッド3
に接続する再配線パターン5や金属バンプ8を共用する
ようになっている。
【0031】13は金属ポストであり、再配線パターン
5上に外部接続端子接続用に形成される。この金属ポス
ト13は、再配線パターン5の対応する部位にレジスト
でパターン加工した後、電解銅めっきを柱状に盛り上げ
て形成される。また金属ポスト13の端面上にNi、Auな
どのバリヤーメタル層14が電解めっきにより形成され
る。このようにして形成された金属ポスト13の端面に
形成されたバリヤーメタル層14を露出させて、再配線
パターン4、第1の絶縁皮膜5及び金属ポスト13がエ
ポキシ樹脂などの封止樹脂15により樹脂封止される。
その後、露出形成されたバリヤーメタル層14に、外部
接続端子である金属バンプ8が搭載されリフローされて
接合される。金属バンプ8は図示のごとくボールバンプ
に形成することもできるが、平坦なランド状その他の形
状にも形成できる。また、バンプ状に形成するかわりに
リードピンを接合して外部接続端子とすることもでき
る。このようにして、半導体チップ1がチップサイズで
複数(本実施例では2個分)連設されたままスライスさ
れて半導体装置9が形成される。
【0032】〔第4実施例〕次に、半導体装置の他例に
ついて図8を参照して説明する。尚、第1実施例と同一
部材には同一番号を付して説明を援用するものとする。
図8において、表面にSiN 等からなるパッシベーション
膜2が形成された半導体チップ1に電極であるAlパッド
3が露出形成されている。Alパッド3は所要のパターン
で半導体チップ1上に多数形成されている。このパッシ
ベーション膜2が形成された半導体チップ1上にAlパッ
ド3露出させて、感光性或いは非感光性のポリイミド樹
脂等を用いて第1の絶縁皮膜4が形成される。
【0033】この第1の絶縁皮膜4の表面にAlパッド3
に接続する再配線パターン5が形成される。具体的に
は、第1の絶縁皮膜4上にスパッタリング法により密着
金属層(例えばTi, Cr層)と銅層を堆積させて金属薄膜
を形成する。この金属薄膜をレジストでパターン加工し
た後、電解銅めっきを施して再配線パターン5を形成す
る。或いは第1の絶縁皮膜4上に銅箔等の金属箔を貼着
し、エッチングして再配線パターン5を形成しても良
い。このとき、再配線パターン5は、第1実施例と同様
に、複数の半導体チップ1のうち共通の機能を有するAl
パッド3に対しては、共用する1の再配線パターン部5
bに形成され、該再配線パターン部5bに1の金属バン
プ8が接続可能になっている。これによって、半導体装
置9は、複数連設された半導体チップ1の各Alパッド3
に接続する再配線パターン5や金属バンプ8を共用する
ようになっている。
【0034】この再配線パターン5の一部には接続パッ
ド16が形成されており、該接続パッド16にはワイヤ
状の外部接続端子17がワイヤボンディングにより接続
されている。この外部接続端子17は、接続パッド16
に金ワイヤを図示しないボンディングツールを使用して
ボンディングした後、該ボンディングツールの動きを制
御することによって図8のような中途部がL字状に折り
曲げられて切断され、先端部17aが半導体チップ1の
電極端子形成面1aに対してほぼ垂直に形成されてい
る。
【0035】また、再配線パターン5が形成された第1
の絶縁皮膜4の表面と外部接続端子17の外面は第2の
絶縁皮膜18により覆われている。第2の絶縁皮膜18
は、半導体チップ1の電極端子形成面1aを液状の絶縁
樹脂にディップして、再配線パターン5が形成された第
1の絶縁皮膜4の表面と外部接続端子17の外面とを絶
縁樹脂によって被覆する。なお、液状の絶縁樹脂をディ
ップするかわりに、液状の絶縁樹脂を再配線パターン5
が形成された第1の絶縁皮膜4の表面と外部接続端子1
7の外面にスプレーして被覆してもよい。
【0036】第2の絶縁皮膜(絶縁樹脂)18によって
電極端子形成面1aと外部接続端子17とを被覆した後
キュアする。この状態では絶縁樹脂は電極端子形成面1
aの全面と外部接続端子17の先端部17aまで被覆し
ているから、外部接続端子17の先端部17aのみ露出
させる。この外部接続端子17の先端部17aのみ露出
させる方法としては、たとえば、図示しない剥離液に外
部接続端子17の先端部17aのみ浸漬させ、外部接続
端子17の先端部17aを被覆する絶縁樹脂を溶解して
除去すればよい。なお、第2の絶縁皮膜18によって電
極端子形成面1aと外部接続端子12の外面を被覆した
後、仮キュアした状態で外部接続端子17の先端部17
aの第2の絶縁皮膜18を溶解除去し、本キュアする工
程によってもよい。仮キュアした状態であれば絶縁樹脂
が容易に溶解除去できるという利点がある。
【0037】半導体チップ1の電極端子形成面1a及び
外部接続端子17の表面が第2の絶縁皮膜(絶縁樹脂)
18によって被覆されることによって、半導体チップ1
に対して外部接続端子17が補強して支持される。絶縁
樹脂は一定の柔軟性を有するから外部接続端子17の弾
性を制約することなく所要の弾性を有する接続端子とし
て得ることができる。また、外部接続端子17について
は、先端部17aを除いて絶縁樹脂によって被覆してい
るから、実装時に外部接続端子17の先端部17a以外
にはんだが付着して電気的短絡が生じるといったことを
防止することができる。また、外部接続端子17の先端
部17aの露出量を調節することによって、実装時のは
んだ濡れ性を制御することができる。例えば、絶縁樹脂
によって外部接続端子17の外面を被覆すると、はんだ
のはい上がりを絶縁樹脂を設けた部位で止めることがで
きる。このようにして半導体チップ1がチップサイズで
複数(本実施例では2個分)連設されてスライスされて
半導体装置9が形成される。
【0038】尚、上述した実施例では、液状の絶縁樹脂
にディップさせたり或いは液状の絶縁樹脂をスプレーす
ることにより、半導体チップ1の電極端子形成面1aと
外部接続端子17の表面とを第2の絶縁皮膜18によっ
て被覆したが、半導体チップ1の電極端子形成面1aに
液状の絶縁樹脂をスピンコートする方法によることもで
きる。
【0039】以上、本発明につき好適な実施例を挙げて
種々説明したが、本発明はこの実施例に限定されるもの
ではなく、発明の精神を逸脱しない範囲内で多くの改変
を施し得るのはもちろんである。
【0040】
【発明の効果】本発明は、前述したように、半導体チッ
プがチップサイズで複数連設されてなる半導体装置の各
半導体チップに備えた電極に各々接続する再配線パター
ン部や外部接続端子を可能な限り共用して該外部接続端
子の数を減らすことができるので、半導体装置において
電極と外部接続端子を接続する再配線パターンを形成す
るスペースが十分確保できる。また、半導体装置が搭載
される実装基板側のランド部のピッチも広げることがで
きるので、従来困難であった半導体チップをチップサイ
ズで複数連設した1の半導体装置を形成して実装基板に
実装することができる。よって、半導体装置の実装面積
を著しく縮小でき、実装基板の小型化にも寄与できる。
また、複数の半導体チップを有する1の半導体装置を1
回の実装作業で実装基板に実装可能であるため、基板実
装作業の効率が良い。
【図面の簡単な説明】
【図1】第1の実施例に係る半導体装置の部分断面説明
図である。
【図2】図1の半導体装置の他例を示す断面説明図であ
る。
【図3】半導体装置の電極と外部接続端子との再配線例
を示す上視図である。
【図4】図1の半導体装置の製造工程を示す説明図であ
る。
【図5】第2の実施例に係る半導体装置の部分断面説明
図である。
【図6】図5の半導体装置の部分拡大図である。
【図7】第3の実施例に係る半導体装置の部分断面説明
図である。
【図8】第4実施例に係る半導体装置の部分断面説明図
である。
【図9】従来の半導体装置の部分断面説明図である。
【図10】従来の半導体装置の電極と外部接続端子との
再配線例を示す上視図である。
【符号の説明】
1 半導体チップ 1a 電極端子形成面 2 パッシベーション膜 3 Alパッド 4,11 第1の絶縁皮膜 5 再配線パターン 5a 外部接続端子接合部 5b 再配線パターン部 6,18 第2の絶縁皮膜 7 透孔 8 金属バンプ 9 半導体装置 10 ヒートスプレッダー 13 金属ポスト 14 バリヤーメタル層 15 封止樹脂 16 接続パッド 17 外部接続端子 17a 先端部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/3205

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項1】 電極が形成された半導体チップ面に該電
    極を露出させて第1の絶縁皮膜が形成され、該第1の絶
    縁皮膜の表面に前記電極に接続する再配線パターンが形
    成され、該再配線パターンに接続される外部接続端子の
    接合部を露出させて第2の絶縁皮膜が形成された半導体
    装置において、 前記半導体チップが複数個連設され、前記再配線パター
    ンは、前記複数の半導体チップのうち共通の機能を有す
    る電極に対しては、共用する1の再配線パターン部が形
    成され、該再配線パターン部に1の外部接続端子が接続
    可能に設けられ、 前記共通の機能を有する電極中の、グランド電極同士お
    よび電源電極同士が、各々共用する1の再配線パターン
    部により接続されていると共に、該1の再配線パターン
    部に、電極毎に個別に外部接続端子が接続可能に設けら
    れている ことを特徴とする半導体装置。
  2. 【請求項2】 前記外部接続端子の接合部には、金属バ
    ンプが接合されていることを特徴とする請求項1記載の
    半導体装置。
  3. 【請求項3】 前記第1の絶縁皮膜は、感光性ポリイミ
    ドを用いて形成された皮膜であることを特徴とする請求
    項1記載の半導体装置。
  4. 【請求項4】 前記第1の絶縁皮膜は、異方性導電シー
    トを用いて形成された皮膜であり、前記再配線パターン
    と前記電極とが該異方性導電シートを介して電気的に接
    続されていることを特徴とする請求項1記載の半導体装
    置。
  5. 【請求項5】 前記第2の絶縁皮膜は、感光性ソルダー
    レジストを用いて形成された皮膜であることを特徴とす
    る請求項1記載の半導体装置。
  6. 【請求項6】 電極が形成された半導体チップ面に該電
    極を露出させて第1の絶縁皮膜が形成され、該第1の絶
    縁皮膜の表面に前記電極に接続する再配線パターンが形
    成され、該再配線パターンに接続されて形成された外部
    接続端子接続用の金属ポストの端面を露出させて前記再
    配線パターン、前記第1の絶縁皮膜及び前記金属ポスト
    が樹脂封止された半導体装置において、 前記半導体チップが複数個連設され、前記再配線パター
    ンは、前記複数の半導体チップのうち共通の機能を有す
    る電極に対しては、共用する1の再配線パターン部が形
    成され、該再配線パターン部に1の外部接続端子が接続
    可能に設けられ、 前記共通の機能を有する電極中の、グランド電極同士お
    よび電源電極同士が、各々共用する1の再配線パターン
    部により接続されていると共に、該1の再配線パターン
    部に、電極毎に個別に外部接続端子が接続可能に設けら
    れている ことを特徴とする半導体装置。
  7. 【請求項7】 前記金属ポストの端面には、金属バンプ
    が接合されていることを特徴とする請求項6記載の半導
    体装置。
  8. 【請求項8】 前記第1の絶縁皮膜は、感光性ポリイミ
    ドを用いて形成された皮膜であることを特徴とする請求
    項6記載の半導体装置。
  9. 【請求項9】 前記金属ポストは、電解銅めっきにより
    盛り上げて形成されたポストであることを特徴とする請
    求項6記載の半導体装置。
  10. 【請求項10】 電極が形成された半導体チップ面に該
    電極を露出させて第1の絶縁皮膜が形成され、該第1の
    絶縁皮膜の表面に前記電極に接続する再配線パターンが
    形成され、該再配線パターンにワイヤが接続されて形成
    された外部接続端子が立設され、該外部接続端子の先端
    部を露出させて前記再配線パターン及び前記第1の絶縁
    皮膜の表面に第2の絶縁皮膜が形成された半導体装置に
    おいて、前記半導体チップが複数個連設され、前記再配
    線パターンは、前記複数の半導体チップのうち共通の機
    能を有する電極に対しては、共用する1の再配線パター
    ン部が形成され、該再配線パターン部に1の外部接続端
    子が接続可能に設けられ、 前記共通の機能を有する電極中の、グランド電極同士お
    よび電源電極同士が、各々共用する1の再配線パターン
    部により接続されていると共に、該1の再配線パターン
    部に、電極毎に個別に外部接続端子が接続可能に設けら
    れている ことを特徴とする半導体装置
  11. 【請求項11】 前記外部接続端子は、前記再配線パタ
    ーンに金ワイヤがワイヤボンディングされ、中途部がL
    字状に折り曲げられて先端部が半導体チップ面に対して
    ほぼ垂直になるように切断形成されていることを特徴と
    する請求項10記載の半導体装置。
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Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US7405149B1 (en) * 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US6495442B1 (en) 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US7230340B2 (en) * 2000-10-18 2007-06-12 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7381642B2 (en) 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
JP3756689B2 (ja) * 1999-02-08 2006-03-15 沖電気工業株式会社 半導体装置及びその製造方法
JP2001230341A (ja) * 2000-02-18 2001-08-24 Hitachi Ltd 半導体装置
JP2001308095A (ja) * 2000-04-19 2001-11-02 Toyo Kohan Co Ltd 半導体装置およびその製造方法
JP3440070B2 (ja) * 2000-07-13 2003-08-25 沖電気工業株式会社 ウェハー及びウェハーの製造方法
JP2002050716A (ja) * 2000-08-02 2002-02-15 Dainippon Printing Co Ltd 半導体装置及びその作製方法
US7271489B2 (en) 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7372161B2 (en) * 2000-10-18 2008-05-13 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US8158508B2 (en) 2001-03-05 2012-04-17 Megica Corporation Structure and manufacturing method of a chip scale package
US6593649B1 (en) * 2001-05-17 2003-07-15 Megic Corporation Methods of IC rerouting option for multiple package system applications
JP3639226B2 (ja) * 2001-07-05 2005-04-20 松下電器産業株式会社 半導体集積回路装置、実装基板および実装体
CN100367489C (zh) 2001-09-07 2008-02-06 株式会社理光 半导体器件
JP2003100744A (ja) * 2001-09-21 2003-04-04 Ricoh Co Ltd 半導体装置及びその製造方法
US7932603B2 (en) 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
JP2003264256A (ja) * 2002-03-08 2003-09-19 Hitachi Ltd 半導体装置
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
JP4150604B2 (ja) 2003-01-29 2008-09-17 日立マクセル株式会社 半導体装置
US7319277B2 (en) * 2003-05-08 2008-01-15 Megica Corporation Chip structure with redistribution traces
US7459790B2 (en) * 2003-10-15 2008-12-02 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7394161B2 (en) 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
US8022544B2 (en) 2004-07-09 2011-09-20 Megica Corporation Chip structure
US7465654B2 (en) * 2004-07-09 2008-12-16 Megica Corporation Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures
US7452803B2 (en) * 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
US8008775B2 (en) * 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
US7355282B2 (en) * 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
US7521805B2 (en) * 2004-10-12 2009-04-21 Megica Corp. Post passivation interconnection schemes on top of the IC chips
US7547969B2 (en) 2004-10-29 2009-06-16 Megica Corporation Semiconductor chip with passivation layer comprising metal interconnect and contact pads
JP2006278450A (ja) * 2005-03-28 2006-10-12 Seiko Epson Corp 半導体装置
JP2006318987A (ja) * 2005-05-10 2006-11-24 Rohm Co Ltd 半導体チップの電極構造およびその形成方法ならびに半導体チップ
TWI330863B (en) * 2005-05-18 2010-09-21 Megica Corp Semiconductor chip with coil element over passivation layer
CN102157494B (zh) 2005-07-22 2013-05-01 米辑电子股份有限公司 线路组件
US7473999B2 (en) * 2005-09-23 2009-01-06 Megica Corporation Semiconductor chip and process for forming the same
US7397121B2 (en) * 2005-10-28 2008-07-08 Megica Corporation Semiconductor chip with post-passivation scheme formed over passivation layer
US7947978B2 (en) * 2005-12-05 2011-05-24 Megica Corporation Semiconductor chip with bond area
US8836146B2 (en) * 2006-03-02 2014-09-16 Qualcomm Incorporated Chip package and method for fabricating the same
US8420520B2 (en) * 2006-05-18 2013-04-16 Megica Corporation Non-cyanide gold electroplating for fine-line gold traces and gold pads
US8022552B2 (en) * 2006-06-27 2011-09-20 Megica Corporation Integrated circuit and method for fabricating the same
US8421227B2 (en) * 2006-06-28 2013-04-16 Megica Corporation Semiconductor chip structure
TWI370515B (en) 2006-09-29 2012-08-11 Megica Corp Circuit component
US7663235B2 (en) * 2006-11-03 2010-02-16 Broadcom Corporation Semiconductor die with reduced bump-to-pad ratio
US8193636B2 (en) 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
US8217937B2 (en) * 2007-03-28 2012-07-10 The Aerospace Corporation Isosurfacial three-dimensional imaging system and method
US20090032941A1 (en) * 2007-08-01 2009-02-05 Mclellan Neil Under Bump Routing Layer Method and Apparatus
KR100905779B1 (ko) * 2007-08-20 2009-07-02 주식회사 하이닉스반도체 반도체 패키지
US8030775B2 (en) 2007-08-27 2011-10-04 Megica Corporation Wirebond over post passivation thick metal
KR100927762B1 (ko) * 2007-11-01 2009-11-20 앰코 테크놀로지 코리아 주식회사 반도체 장치 및 그 제조 방법
KR101565796B1 (ko) * 2008-12-24 2015-11-06 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
JP2012129570A (ja) * 2012-04-03 2012-07-05 Megica Corp チップの製造方法
KR101497229B1 (ko) 2013-08-14 2015-02-27 삼성전기주식회사 임베디드용 전자부품, 전자부품 내장기판 및 전자부품 내장기판 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917707A (en) 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
US6043563A (en) 1997-05-06 2000-03-28 Formfactor, Inc. Electronic components with terminals and spring contact elements extending from areas which are remote from the terminals
JPS62269350A (ja) 1986-05-19 1987-11-21 Fujitsu Ltd 半導体集積回路およびその製造方法
JPH01218051A (ja) 1988-02-26 1989-08-31 Fujitsu Ltd ウエハ規模集積回路の配線構造
DE69635397T2 (de) 1995-03-24 2006-05-24 Shinko Electric Industries Co., Ltd. Halbleitervorrichtung mit Chipabmessungen und Herstellungsverfahren
KR100274333B1 (ko) 1996-01-19 2001-01-15 모기 쥰이찌 도체층부착 이방성 도전시트 및 이를 사용한 배선기판
EP0853337B1 (en) 1996-07-12 2004-09-29 Fujitsu Limited Method for manufacturing semiconductor device
JP3714444B2 (ja) 1997-07-23 2005-11-09 新光電気工業株式会社 半導体装置とその製造方法

Also Published As

Publication number Publication date
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