JP3554959B2 - Ｉｃテスタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、被試験対象に試験信号を入力し、このときの被試験対象の出力をもとに被試験対象の良否を判定するＩＣテスタに関するものである。
【０００２】
【従来の技術】
ＩＣテスタには、デジタルＬＳＩを検査するテスタ、アナログＬＳＩとデジタルＬＳＩが混在したミックスドＬＳＩを検査するテスタ等がある。
【０００３】
図２はＩＣテスタの従来例の構成図である。
図２で、入力信号発生部１は被試験対象（ＤＵＴとする）２に動作のきっかけを与える入力信号を発生する。入力信号の発生タイミングはストローブ信号ＳＴＢ１で決められる。
入力信号処理部３は入力信号発生部１が発生した入力信号のレベル、波形等をＤＵＴ２の入力規格に合わせるように処理する。このようにしてＤＵＴ２に与えられた信号が試験信号である。試験信号は既知の信号である。
【０００４】
出力信号処理部４は、ＤＵＴ２の出力アナログ信号に増幅、濾波等の処理を行う。
Ａ／Ｄ変換器（アナログ・デジタル変換器）５は、出力信号処理部４を経た信号をＡ／Ｄ変換する。変換はストローブ信号ＳＴＢ２のタイミングで行う。
信号処理手段６は、Ａ／Ｄ変換器５の出力を取り込んで必要な信号処理を施し、ＤＵＴ２が正常な応答波形の信号を出力したかどうかを判定する。信号処理手段６は、例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）で構成される。Ａ／Ｄ変換器５の出力の取り込みはストローブ信号ＳＴＢ３のタイミングで行う。ＤＵＴ２、入力信号処理部３及び出力信号処理部４からなる系をＤＵＴ周辺回路とする。
【０００５】
なお、入力信号処理部３と出力信号処理部４は測定の要求により存在しなくてもよい。
【０００６】
図３は図２のＩＣテスタの動作タイミングを示した図である。
入力信号発生部１、Ａ／Ｄ変換器５及び信号処理手段６は、それぞれストローブ信号により動作タイミングが制御される。このようなストローブ信号を用いてＤＵＴを良否判定する動作を説明する。
【０００７】
まず、時刻Ｔｓｔｒｂ１に発生するストローブ信号ＳＴＢ１により入力信号発生部１から信号Ｖ１が出力される。信号Ｖ１は入力信号処理部３を通ってＤＵＴ２に入力され、ＤＵＴ２は入力に対する応答を信号Ｖ２として出力する。このとき、ＤＵＴ周辺回路における信号伝達の遅れにより、信号Ｖ２は信号Ｖ１に対して所定の遅れをもって出現する。
【０００８】
Ａ／Ｄ変換器５は時刻Ｔｓｔｒｂ２に現れるストローブ信号ＳＴＢ２により信号Ｖ２をＡ／Ｄ変換し、信号Ｖ３をデジタルデータとして出力する。この場合もＡ／Ｄ変換器５内部の変換時間のために信号Ｖ２とＶ３の間には遅れが生じる。デジタルデータＶ３は時刻Ｔｓｔｒｂ３に発生するストローブ信号ＳＴＢ３のタイミングで信号処理手段６に取り込まれ、適切なデータ処理を施した後、ＤＵＴが問題のない応答をしたかどうかを判定する。
【０００９】
次に、レートについて説明する。
レートはＩＣテスタに固有に設けられている。 レートはＩＣテスタにおけるタイミング動作の単位であり、テスタ全体の制御の１セットをなす時間単位である。
例えば、メモリＩＣにクロックを与えながら、 データを クロックに同期してに有力している場合は、１クロックの時間内で１つのデータが記憶されることになり、 このときの１クロック幅の時間間隔を１レートとしている。テストプログラムでは１レート中の各部の動作を１セットとして記述している。
【００１０】
原則として、ＤＵＴに与える入力信号の発生タイミング（図３のタイミングＴｓｔｒｂ１）と、ＤＵＴの出力信号の取り込みタイミング（図３のタイミングＴｓｔｒｂ３）はレートの区切りに対してある決まった時間関係を保っている。つまり、レートの始まりの時刻から各ストローブ信号が発生するまでの遅延時間はテストプログラムで記述されている。
【００１１】
ＤＵＴには入力信号を受けてからこれに応じた出力信号が現れるまでにある遅延時間が存在する。従って、ストローブ信号ＳＴＢ１とＳＴＢ２との間には上述した遅延時間あるいはそれ以上の時間間隔を要する。この遅延時間をΔｔｄとする。ＤＵＴを 測定するレートはＤＵＴのテスト仕様により決定されるもので、この時間間隔をｔｒａｔｅとする。
【００１２】
ここで、仮にストローブ信号ＳＴＢ１をレートの始まりから（ｔｒａｔｅ−Δｔｄ）以降の位置に発生させると、ストローブ信号ＳＴＢ２が次以降のレート期間に入ってしまい、同一レート内で信号発生とその信号に対する応答信号の取り込み及び解析ができなくなる。ストローブ信号ＳＴＢ３についても同様である。これは、テストプログラムを記述する上で信号発生から信号解析までの記述が１セットの中にまとまらないことになり、プログラムの作成・解析の上で非常に分りづらいものになる。
【００１３】
テストをする者の要求からストローブ信号ＳＴＢ１をレートの終わりに近い場所に置きたい場合や、ＤＵＴの応答の遅延時間が１レートを超える場合があり、この場合にも同一レート内に信号発生と信号解析の処理が入らないという問題が発生する。
【００１４】
この問題を解決するために、ＩＣテスタの中にはＮＣＣ（Ｎｅｘｔ Ｃｙｃｌｅ Ｃｏｍｐａｒｅ）の機能を備えたテスタがある。
ＮＣＣ機能は、一連の信号発生から応答取り込み、解析のタイミングを決めるストローブ信号について、次のレートにかかるような遅延時間でも、同一セットにまとめた記述がテストプログラム上でできる機能である。
ＩＣテスタの機種によっては応答の取り込みタイミングが複数レート後まで記述できるものもあり、ＮＣＣ機能によってテストプログラムが見やすく解析しやすいものとなる。
【００１５】
しかし、ＮＣＣ機能はＩＣテスタの設計に大きな負担を掛けるもので、またぐことのできるレート数を増やすとそれだけシステムが大規模になり、コストアップ、設計工数の増大等の弊害を発生させることになる。 したがって、またぐことのできる許容レート数は制限されるのが現状である。
【００１６】
ストローブ信号ＳＴＢ２とストローブ信号ＳＴＢ３の位置変化について説明する。
Ａ／Ｄ変換器５の変換タイミングを与えるストローブ信号ＳＴＢ２は、Ａ／Ｄ変換器５の前段にあるＤＵＴ周辺回路のレンジ設定等の条件により、最適な位置が変化するのが通常である。信号処理手段６の信号取り込みタイミングＴｓｔｒｂ３とＴｓｔｒｂ２の相対時間（Ｔｓｔｒｂ３−Ｔｓｔｒｂ２）は既述のようにＡ／Ｄ変換器５の変換時間で決まる固定値である。従って、タイミングＴｓｔｒｂ３をタイミングＴｓｔｒｂ２の変化に追従させる必要がある。 もし、追従させないと、連続的にＡ／Ｄ変換を行って変換データを信号処理手段６に取り込んでいる場合に、 変換データを取り込む前に次の変換データが信号Ｖ３に現れることがあるので、不都合が生じる。
【００１７】
一方、最近のＡ／Ｄ変換器の中には、その内部構成より変換タイミングＴｓｔｒｂ２から出力に変換データが現れるまでにＮＣＣ機能できカバーしきれないほどの長い時間が必要なものがある。このため、タイミングＴｓｔｒｂ３をタイミングＴｓｔｒｂ１及びＴｓｔｒｂ２のあるレートとは異なるレートに設けなくてはならず、Ｔｓｔｒｂ２の位置変化に追従させるためのテストプログラムの既述が紛らわしくなっていた。
【発明が解決しようとする課題】
本発明は上述した問題点を解決するためになされたものであり、Ａ／Ｄ変換器と信号処理手段との間に記憶手段を介在させ、Ａ／Ｄ変換器と信号処理手段との間に記憶手段を介在させ、Ａ／Ｄ変換器と信号処理手段の動作タイミングに合わせてデータの受け渡しを行うことによって、ＮＣＣ機能の設定可能レート数の上限を超えるレートの遅れが発生する場合でも、容易なテストプログラム記述で検査を行えるＩＣテスタを実現することを目的とする。
【００１８】
【課題を解決するための手段】
本発明は次のとおりの構成になったＩＣテスタである。
【００１９】
（１）被試験対象に試験信号を入力し、このときの被試験対象の出力をもとに被試験対象の良否を判定するＩＣテスタにおいて、
被試験対象の出力をＡ／Ｄ変換するＡ／Ｄ変換器と、
このＡ／Ｄ変換器の出力を取り込み、良否判定のための信号処理を行う信号処理手段と、
前記Ａ／Ｄ変換器と信号処理手段との間に介在し、Ａ／Ｄ変換器の動作タイミングに応じてＡ／Ｄ変換器の出力を一時記憶し、記憶したデータは信号処理手段の動作タイミングに応じて読み出される記憶手段と、
前記記憶手段の読み出しタイミングを与えるストローブ信号を記憶手段の読み出し時間だけ遅延させ、遅延信号を前記信号処理手段にデータ取り込み信号として与える遅延手段と、
を具備したことを特徴とするＩＣテスタ。
【００２０】
（２）被試験対象に試験信号を入力し、このときの被試験対象の出力をもとに被試験対象の良否を判断するＩＣテスタにおいて、
被試験対象の出力をＡ／Ｄ変換するＡ／Ｄ変換器と、
このＡ／Ｄ変換器の出力を取り込み、良否判定のための信号処理を行う信号処理手段と、
前記Ａ／Ｄ変換器と信号処理手段との間に介在し、Ａ／Ｄ変換のタイミングからＡ／Ｄ変換時間だけ経過したタイミングでＡ／Ｄ変換器の出力を記憶し、前記信号処理手段のデータ取り込みタイミングよりも自身のデータ読み出し時間だけ先行したタイミングで記憶データが読み出される記憶手段と、
を具備したことを特徴とするＩＣテスタ。
【００２１】
（３）Ａ／Ｄ変換のタイミングを与えるストローブ信号をＡ／Ｄ変換時間だけ遅延させ、遅延信号を前記記憶手段に書き込み信号として与える遅延手段を具備したことを特徴とする請求項２記載のＩＣテスタ。
【００２２】
（４）前記記憶手段はＦＩＦＯで構成したことを特徴とする請求項２記載のＩＣテスタ。
【００２４】
【発明の実施の形態】
以下図面を用いて本発明を詳しく説明する。
図１は本発明の一実施例を示す構成図である。図１で図２と同一のものは同一符号を付ける。
図１で、記憶手段１０は、Ａ／Ｄ変換器５と信号処理手段６との間に介在し、Ａ／Ｄ変換器５の動作タイミングに応じてＡ／Ｄ変換器５の出力を一時記憶する。記憶したデータは信号処理手段６の動作タイミングに応じて読み出される。記憶手段１０は、例えばＦＩＦＯ（先入れ先出し）メモリで構成する。
【００２５】
遅延手段１１は、Ａ／Ｄ変換器５の変換タイミングを決めるストローブ信号ＳＴＢ２をＡ／Ｄ変換器５の変換時間だけ遅延させ、遅延信号を記憶手段１０に書き込み信号として与える。
遅延手段１２は、記憶手段１０の読み出しタイミングを与えるストローブ信号ＳＴＢ３を記憶手段１０の読み出し時間だけ遅延させ、遅延信号を信号処理手段６にデータ取り込み信号として与える。
遅延手段１１と１２は、例えばディレイラインにより構成される。
【００２６】
遅延手段１１と１２により、記憶手段１０は、Ａ／Ｄ変換のタイミングからＡ／Ｄ変換時間だけ経過したタイミングでＡ／Ｄ変換器５の出力を記憶する。また、信号処理手段６のデータ取り込みタイミングよりも記憶手段１０のデータ読み出し時間だけ先行したタイミングで記憶手段１０から記憶データが読み出される。
【００２７】
このようなＩＣテスタでは、出力信号処理部４から出力した信号はＡ／Ｄ変換器５に送られ、ストローブ信号ＳＴＢ２のタイミングでＡ／Ｄ変換される。
遅延手段１１の遅延信号により、Ａ／Ｄ変換の時間が経過した後に変換データは記憶手段１０に記憶される。
ストローブ信号ＳＴＢ３により、記憶手段１０の記憶データが読み出される。遅延手段１２の遅延信号により、記憶手段１０の読み出し時間が経過した後に読み出しデータが信号処理手段６に取り込まれる。
このようにしてＡ／Ｄ変換器５と信号処理手段６の動作タイミングに合わせてデータが転送される。
【００２８】
【発明の効果】
本発明によれば次の効果が得られる。
【００２９】
請求項１の発明によれば、Ａ／Ｄ変換器と信号処理手段との間に記憶手段と遅延手段を介在させ、記憶手段の読み出しタイミングを与えるストローブ信号を記憶手段の読み出し時間だけ遅延させてデータの受け渡しを行っている。これによって、信号処理手段のデータ取り込みタイミングの遅延レート数の範囲を広げられ、ＮＣＣ機能の設定可能レート数の上限を超えるレートの遅れが発生する場合でも、容易なテストプログラム記述で検査を行える。
【００３０】
請求項２の発明によれば、Ａ／Ｄ変換器と信号処理手段との間に記憶手段を介在させ、Ａ／Ｄ変換器と信号処理手段のデータの受け渡しを信号処理手段のデータ取り込みタイミングよりも自身のデータ読み出し時間だけ先行したタイミングで行っている。これによって、信号処理手段のデータ取り込みタイミングの遅延レート数の範囲を広げられ、ＮＣＣ機能の設定可能レート数の上限を超えるレートの遅れが発生する場合でも、容易なテストプログラム記述で検査を行える。
【００３１】
請求項３の発明によれば、Ａ／Ｄ変換データを確保するタイミングと、変換データを信号処理手段に取り込むタイミングを容易に設定できる。また、請求項４の発明によれば、Ａ／Ｄ変換をした順番に変換データを処理していくことができる。
【００３２】
以上説明したように本発明によれば、ＮＣＣ機能の設定可能レート数の上限を超えるレートの遅れが発生する場合でも、容易なテストプログラム記述で検査を行えるＩＣテスタを実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す構成図である。
【図２】ＩＣテスタの従来例の構成図である。
【図３】図２のＩＣテスタの動作タイミングを示した図である。
【符号の説明】
１ 入力信号発生部
２ ＤＵＴ
５ Ａ／Ｄ変換器
６ 信号処理手段
１０ 記憶手段
１１，１２ 遅延手段
【発明の属する技術分野】
本発明は、被試験対象に試験信号を入力し、このときの被試験対象の出力をもとに被試験対象の良否を判定するＩＣテスタに関するものである。
【０００２】
【従来の技術】
ＩＣテスタには、デジタルＬＳＩを検査するテスタ、アナログＬＳＩとデジタルＬＳＩが混在したミックスドＬＳＩを検査するテスタ等がある。
【０００３】
図２はＩＣテスタの従来例の構成図である。
図２で、入力信号発生部１は被試験対象（ＤＵＴとする）２に動作のきっかけを与える入力信号を発生する。入力信号の発生タイミングはストローブ信号ＳＴＢ１で決められる。
入力信号処理部３は入力信号発生部１が発生した入力信号のレベル、波形等をＤＵＴ２の入力規格に合わせるように処理する。このようにしてＤＵＴ２に与えられた信号が試験信号である。試験信号は既知の信号である。
【０００４】
出力信号処理部４は、ＤＵＴ２の出力アナログ信号に増幅、濾波等の処理を行う。
Ａ／Ｄ変換器（アナログ・デジタル変換器）５は、出力信号処理部４を経た信号をＡ／Ｄ変換する。変換はストローブ信号ＳＴＢ２のタイミングで行う。
信号処理手段６は、Ａ／Ｄ変換器５の出力を取り込んで必要な信号処理を施し、ＤＵＴ２が正常な応答波形の信号を出力したかどうかを判定する。信号処理手段６は、例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）で構成される。Ａ／Ｄ変換器５の出力の取り込みはストローブ信号ＳＴＢ３のタイミングで行う。ＤＵＴ２、入力信号処理部３及び出力信号処理部４からなる系をＤＵＴ周辺回路とする。
【０００５】
なお、入力信号処理部３と出力信号処理部４は測定の要求により存在しなくてもよい。
【０００６】
図３は図２のＩＣテスタの動作タイミングを示した図である。
入力信号発生部１、Ａ／Ｄ変換器５及び信号処理手段６は、それぞれストローブ信号により動作タイミングが制御される。このようなストローブ信号を用いてＤＵＴを良否判定する動作を説明する。
【０００７】
まず、時刻Ｔｓｔｒｂ１に発生するストローブ信号ＳＴＢ１により入力信号発生部１から信号Ｖ１が出力される。信号Ｖ１は入力信号処理部３を通ってＤＵＴ２に入力され、ＤＵＴ２は入力に対する応答を信号Ｖ２として出力する。このとき、ＤＵＴ周辺回路における信号伝達の遅れにより、信号Ｖ２は信号Ｖ１に対して所定の遅れをもって出現する。
【０００８】
Ａ／Ｄ変換器５は時刻Ｔｓｔｒｂ２に現れるストローブ信号ＳＴＢ２により信号Ｖ２をＡ／Ｄ変換し、信号Ｖ３をデジタルデータとして出力する。この場合もＡ／Ｄ変換器５内部の変換時間のために信号Ｖ２とＶ３の間には遅れが生じる。デジタルデータＶ３は時刻Ｔｓｔｒｂ３に発生するストローブ信号ＳＴＢ３のタイミングで信号処理手段６に取り込まれ、適切なデータ処理を施した後、ＤＵＴが問題のない応答をしたかどうかを判定する。
【０００９】
次に、レートについて説明する。
レートはＩＣテスタに固有に設けられている。 レートはＩＣテスタにおけるタイミング動作の単位であり、テスタ全体の制御の１セットをなす時間単位である。
例えば、メモリＩＣにクロックを与えながら、 データを クロックに同期してに有力している場合は、１クロックの時間内で１つのデータが記憶されることになり、 このときの１クロック幅の時間間隔を１レートとしている。テストプログラムでは１レート中の各部の動作を１セットとして記述している。
【００１０】
原則として、ＤＵＴに与える入力信号の発生タイミング（図３のタイミングＴｓｔｒｂ１）と、ＤＵＴの出力信号の取り込みタイミング（図３のタイミングＴｓｔｒｂ３）はレートの区切りに対してある決まった時間関係を保っている。つまり、レートの始まりの時刻から各ストローブ信号が発生するまでの遅延時間はテストプログラムで記述されている。
【００１１】
ＤＵＴには入力信号を受けてからこれに応じた出力信号が現れるまでにある遅延時間が存在する。従って、ストローブ信号ＳＴＢ１とＳＴＢ２との間には上述した遅延時間あるいはそれ以上の時間間隔を要する。この遅延時間をΔｔｄとする。ＤＵＴを 測定するレートはＤＵＴのテスト仕様により決定されるもので、この時間間隔をｔｒａｔｅとする。
【００１２】
ここで、仮にストローブ信号ＳＴＢ１をレートの始まりから（ｔｒａｔｅ−Δｔｄ）以降の位置に発生させると、ストローブ信号ＳＴＢ２が次以降のレート期間に入ってしまい、同一レート内で信号発生とその信号に対する応答信号の取り込み及び解析ができなくなる。ストローブ信号ＳＴＢ３についても同様である。これは、テストプログラムを記述する上で信号発生から信号解析までの記述が１セットの中にまとまらないことになり、プログラムの作成・解析の上で非常に分りづらいものになる。
【００１３】
テストをする者の要求からストローブ信号ＳＴＢ１をレートの終わりに近い場所に置きたい場合や、ＤＵＴの応答の遅延時間が１レートを超える場合があり、この場合にも同一レート内に信号発生と信号解析の処理が入らないという問題が発生する。
【００１４】
この問題を解決するために、ＩＣテスタの中にはＮＣＣ（Ｎｅｘｔ Ｃｙｃｌｅ Ｃｏｍｐａｒｅ）の機能を備えたテスタがある。
ＮＣＣ機能は、一連の信号発生から応答取り込み、解析のタイミングを決めるストローブ信号について、次のレートにかかるような遅延時間でも、同一セットにまとめた記述がテストプログラム上でできる機能である。
ＩＣテスタの機種によっては応答の取り込みタイミングが複数レート後まで記述できるものもあり、ＮＣＣ機能によってテストプログラムが見やすく解析しやすいものとなる。
【００１５】
しかし、ＮＣＣ機能はＩＣテスタの設計に大きな負担を掛けるもので、またぐことのできるレート数を増やすとそれだけシステムが大規模になり、コストアップ、設計工数の増大等の弊害を発生させることになる。 したがって、またぐことのできる許容レート数は制限されるのが現状である。
【００１６】
ストローブ信号ＳＴＢ２とストローブ信号ＳＴＢ３の位置変化について説明する。
Ａ／Ｄ変換器５の変換タイミングを与えるストローブ信号ＳＴＢ２は、Ａ／Ｄ変換器５の前段にあるＤＵＴ周辺回路のレンジ設定等の条件により、最適な位置が変化するのが通常である。信号処理手段６の信号取り込みタイミングＴｓｔｒｂ３とＴｓｔｒｂ２の相対時間（Ｔｓｔｒｂ３−Ｔｓｔｒｂ２）は既述のようにＡ／Ｄ変換器５の変換時間で決まる固定値である。従って、タイミングＴｓｔｒｂ３をタイミングＴｓｔｒｂ２の変化に追従させる必要がある。 もし、追従させないと、連続的にＡ／Ｄ変換を行って変換データを信号処理手段６に取り込んでいる場合に、 変換データを取り込む前に次の変換データが信号Ｖ３に現れることがあるので、不都合が生じる。
【００１７】
一方、最近のＡ／Ｄ変換器の中には、その内部構成より変換タイミングＴｓｔｒｂ２から出力に変換データが現れるまでにＮＣＣ機能できカバーしきれないほどの長い時間が必要なものがある。このため、タイミングＴｓｔｒｂ３をタイミングＴｓｔｒｂ１及びＴｓｔｒｂ２のあるレートとは異なるレートに設けなくてはならず、Ｔｓｔｒｂ２の位置変化に追従させるためのテストプログラムの既述が紛らわしくなっていた。
【発明が解決しようとする課題】
本発明は上述した問題点を解決するためになされたものであり、Ａ／Ｄ変換器と信号処理手段との間に記憶手段を介在させ、Ａ／Ｄ変換器と信号処理手段との間に記憶手段を介在させ、Ａ／Ｄ変換器と信号処理手段の動作タイミングに合わせてデータの受け渡しを行うことによって、ＮＣＣ機能の設定可能レート数の上限を超えるレートの遅れが発生する場合でも、容易なテストプログラム記述で検査を行えるＩＣテスタを実現することを目的とする。
【００１８】
【課題を解決するための手段】
本発明は次のとおりの構成になったＩＣテスタである。
【００１９】
（１）被試験対象に試験信号を入力し、このときの被試験対象の出力をもとに被試験対象の良否を判定するＩＣテスタにおいて、
被試験対象の出力をＡ／Ｄ変換するＡ／Ｄ変換器と、
このＡ／Ｄ変換器の出力を取り込み、良否判定のための信号処理を行う信号処理手段と、
前記Ａ／Ｄ変換器と信号処理手段との間に介在し、Ａ／Ｄ変換器の動作タイミングに応じてＡ／Ｄ変換器の出力を一時記憶し、記憶したデータは信号処理手段の動作タイミングに応じて読み出される記憶手段と、
前記記憶手段の読み出しタイミングを与えるストローブ信号を記憶手段の読み出し時間だけ遅延させ、遅延信号を前記信号処理手段にデータ取り込み信号として与える遅延手段と、
を具備したことを特徴とするＩＣテスタ。
【００２０】
（２）被試験対象に試験信号を入力し、このときの被試験対象の出力をもとに被試験対象の良否を判断するＩＣテスタにおいて、
被試験対象の出力をＡ／Ｄ変換するＡ／Ｄ変換器と、
このＡ／Ｄ変換器の出力を取り込み、良否判定のための信号処理を行う信号処理手段と、
前記Ａ／Ｄ変換器と信号処理手段との間に介在し、Ａ／Ｄ変換のタイミングからＡ／Ｄ変換時間だけ経過したタイミングでＡ／Ｄ変換器の出力を記憶し、前記信号処理手段のデータ取り込みタイミングよりも自身のデータ読み出し時間だけ先行したタイミングで記憶データが読み出される記憶手段と、
を具備したことを特徴とするＩＣテスタ。
【００２１】
（３）Ａ／Ｄ変換のタイミングを与えるストローブ信号をＡ／Ｄ変換時間だけ遅延させ、遅延信号を前記記憶手段に書き込み信号として与える遅延手段を具備したことを特徴とする請求項２記載のＩＣテスタ。
【００２２】
（４）前記記憶手段はＦＩＦＯで構成したことを特徴とする請求項２記載のＩＣテスタ。
【００２４】
【発明の実施の形態】
以下図面を用いて本発明を詳しく説明する。
図１は本発明の一実施例を示す構成図である。図１で図２と同一のものは同一符号を付ける。
図１で、記憶手段１０は、Ａ／Ｄ変換器５と信号処理手段６との間に介在し、Ａ／Ｄ変換器５の動作タイミングに応じてＡ／Ｄ変換器５の出力を一時記憶する。記憶したデータは信号処理手段６の動作タイミングに応じて読み出される。記憶手段１０は、例えばＦＩＦＯ（先入れ先出し）メモリで構成する。
【００２５】
遅延手段１１は、Ａ／Ｄ変換器５の変換タイミングを決めるストローブ信号ＳＴＢ２をＡ／Ｄ変換器５の変換時間だけ遅延させ、遅延信号を記憶手段１０に書き込み信号として与える。
遅延手段１２は、記憶手段１０の読み出しタイミングを与えるストローブ信号ＳＴＢ３を記憶手段１０の読み出し時間だけ遅延させ、遅延信号を信号処理手段６にデータ取り込み信号として与える。
遅延手段１１と１２は、例えばディレイラインにより構成される。
【００２６】
遅延手段１１と１２により、記憶手段１０は、Ａ／Ｄ変換のタイミングからＡ／Ｄ変換時間だけ経過したタイミングでＡ／Ｄ変換器５の出力を記憶する。また、信号処理手段６のデータ取り込みタイミングよりも記憶手段１０のデータ読み出し時間だけ先行したタイミングで記憶手段１０から記憶データが読み出される。
【００２７】
このようなＩＣテスタでは、出力信号処理部４から出力した信号はＡ／Ｄ変換器５に送られ、ストローブ信号ＳＴＢ２のタイミングでＡ／Ｄ変換される。
遅延手段１１の遅延信号により、Ａ／Ｄ変換の時間が経過した後に変換データは記憶手段１０に記憶される。
ストローブ信号ＳＴＢ３により、記憶手段１０の記憶データが読み出される。遅延手段１２の遅延信号により、記憶手段１０の読み出し時間が経過した後に読み出しデータが信号処理手段６に取り込まれる。
このようにしてＡ／Ｄ変換器５と信号処理手段６の動作タイミングに合わせてデータが転送される。
【００２８】
【発明の効果】
本発明によれば次の効果が得られる。
【００２９】
請求項１の発明によれば、Ａ／Ｄ変換器と信号処理手段との間に記憶手段と遅延手段を介在させ、記憶手段の読み出しタイミングを与えるストローブ信号を記憶手段の読み出し時間だけ遅延させてデータの受け渡しを行っている。これによって、信号処理手段のデータ取り込みタイミングの遅延レート数の範囲を広げられ、ＮＣＣ機能の設定可能レート数の上限を超えるレートの遅れが発生する場合でも、容易なテストプログラム記述で検査を行える。
【００３０】
請求項２の発明によれば、Ａ／Ｄ変換器と信号処理手段との間に記憶手段を介在させ、Ａ／Ｄ変換器と信号処理手段のデータの受け渡しを信号処理手段のデータ取り込みタイミングよりも自身のデータ読み出し時間だけ先行したタイミングで行っている。これによって、信号処理手段のデータ取り込みタイミングの遅延レート数の範囲を広げられ、ＮＣＣ機能の設定可能レート数の上限を超えるレートの遅れが発生する場合でも、容易なテストプログラム記述で検査を行える。
【００３１】
請求項３の発明によれば、Ａ／Ｄ変換データを確保するタイミングと、変換データを信号処理手段に取り込むタイミングを容易に設定できる。また、請求項４の発明によれば、Ａ／Ｄ変換をした順番に変換データを処理していくことができる。
【００３２】
以上説明したように本発明によれば、ＮＣＣ機能の設定可能レート数の上限を超えるレートの遅れが発生する場合でも、容易なテストプログラム記述で検査を行えるＩＣテスタを実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す構成図である。
【図２】ＩＣテスタの従来例の構成図である。
【図３】図２のＩＣテスタの動作タイミングを示した図である。
【符号の説明】
１ 入力信号発生部
２ ＤＵＴ
５ Ａ／Ｄ変換器
６ 信号処理手段
１０ 記憶手段
１１，１２ 遅延手段
Claims (4)
- 被試験対象に試験信号を入力し、このときの被試験対象の出力をもとに被試験対象の良否を判定するＩＣテスタにおいて、
被試験対象の出力をＡ／Ｄ変換するＡ／Ｄ変換器と、
このＡ／Ｄ変換器の出力を取り込み、良否判定のための信号処理を行う信号処理手段と、
前記Ａ／Ｄ変換器と信号処理手段との間に介在し、Ａ／Ｄ変換器の動作タイミングに応じてＡ／Ｄ変換器の出力を一時記憶し、記憶したデータは信号処理手段の動作タイミングに応じて読み出される記憶手段と、
前記記憶手段の読み出しタイミングを与えるストローブ信号を記憶手段の読み出し時間だけ遅延させ、遅延信号を前記信号処理手段にデータ取り込み信号として与える遅延手段と、
を具備したことを特徴とするＩＣテスタ。 - 被試験対象に試験信号を入力し、このときの被試験対象の出力をもとに被試験対象の良否を判断するＩＣテスタにおいて、
被試験対象の出力をＡ／Ｄ変換するＡ／Ｄ変換器と、
このＡ／Ｄ変換器の出力を取り込み、良否判定のための信号処理を行う信号処理手段と、
前記Ａ／Ｄ変換器と信号処理手段との間に介在し、Ａ／Ｄ変換のタイミングからＡ／Ｄ変換時間だけ経過したタイミングでＡ／Ｄ変換器の出力を記憶し、前記信号処理手段のデータ取り込みタイミングよりも自身のデータ読み出し時間だけ先行したタイミングで記憶データが読み出される記憶手段と、
を具備したことを特徴とするＩＣテスタ。 - Ａ／Ｄ変換のタイミングを与えるストローブ信号をＡ／Ｄ変換時間だけ遅延させ、遅延信号を前記記憶手段に書き込み信号として与える遅延手段を具備したことを特徴とする請求項２記載のＩＣテスタ。
- 前記記憶手段はＦＩＦＯで構成したことを特徴とする請求項２記載のＩＣテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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