JP3555875B2 - コンフィグレーション回路及び方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 10
- 238000012544 monitoring process Methods 0.000 claims description 25
- 102100039435 C-X-C motif chemokine 17 Human genes 0.000 description 17
- 101000889048 Homo sapiens C-X-C motif chemokine 17 Proteins 0.000 description 17
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Power Sources (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源投入時に内部回路をコンフィグレーションするＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｌｌｅｙ）を含むコンフィグレーション回路に関する。
【０００２】
【従来の技術】
従来より、電源投入時等に所定の回路データを読み込んで内部回路をコンフィグレーションし、所望の論理回路として動作させることが可能な半導体素子としてＦＰＧＡが知られている。
【０００３】
以下、図４に示すような構成を例にして従来のコンフィグレーション回路について説明する。
【０００４】
図４は従来のコンフィグレーション回路の構成を示す回路図である。図５は図４に示したコンフィグレーション回路の動作を示す図であり、コンフィグレーション動作が成功する様子を示すタイミングチャートである。また、図６は図４に示したコンフィグレーション回路の動作を示す図であり、コンフィグレーション動作が失敗する様子を示すタイミングチャートである。
【０００５】
図４において、コンフィグレーション回路は、Ｉ／Ｏ用電源電圧ＶＣＣ１とコア電源電圧ＶＣＣ２の二つの電源電圧で動作するマスタＦＰＧＡ１０１及びスレーブＦＰＧＡ１０２と、ＦＰＧＡのコンフィグレーション用データが格納されたＲＯＭ１０３と、コンフィグレーション用のデータ（コンフィグレーションデータＤＡＴＡ）の読み出し制御を行う制御用回路が格納されたＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）１０４と、マスタＦＰＧＡ１０１及びスレーブＦＰＧＡ１０２のコンフィグレーションを初期化するための初期化制御用信号ＩＮＩＴＢをプルアップするためのプルアップ抵抗Ｒｐとを有する構成である。
【０００６】
マスタＦＰＧＡ１０１及びスレーブＦＰＧＡ１０２を初期化するための初期化制御用信号ＩＮＩＴＢは、ＣＰＬＤ１０４からオープンドレインで出力され、図４に示すようにその出力端子にはプルアップ抵抗Ｒｐを介してＩ／Ｏ用電源電圧ＶＣＣ１が印加されている。なお、ＣＰＬＤ１０４にはマスタＦＰＧＡ１０１及びスレーブＦＰＧＡ１０２に供給されるコア電源電圧ＶＣＣ２が供給されるものとする。
【０００７】
このような構成において、図５に示すように、初期化制御用信号ＩＮＩＴＢは、Ｉ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２が立ち上がる以前はＬｏレベルで維持されており、マスタＦＰＧＡ１０１及びスレーブＦＰＧＡ１０２はそれぞれ初期化された状態に保たれている。
【０００８】
時刻Ｔ０においてＩ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２の供給が開始され、Ｉ／Ｏ用電源電圧ＶＣＣ１が立ち上がって（時刻Ｔ１）から一定時間経過すると（時刻Ｔ２）、ＣＰＬＤ１０４は初期化制御用信号ＩＮＩＴＢをＨｉレベルに切り換える。
【０００９】
マスタＦＰＧＡ１０１は、初期化制御信号ＩＮＩＴＢがＬｏレベルからＨｉレベルに状態変化したことを検知すると、コンフィグレーションデータＤＡＴＡをＲＯＭ１０３から出力させるためのコンフィグレーションクロックＣＣＬＫを必要な数（ｎ個）だけＣＰＬＤ１０４に出力する（時刻Ｔ４）。
【００１０】
ＣＰＬＤ１０４は、コンフィグレーションクロックＣＣＬＫを用いてＲＯＭ１０３に対してコンフィグレーションクロックＣＣＬＫと同数（ｎ個）のコンフィグレーションデータ読み出し用の制御クロックＲＤＣＬＫを出力する。
【００１１】
ＲＯＭ１０３は、制御クロックＲＤＣＬＫに同期してｎ個のコンフィグレーションデータＤＡＴＡをマスタＦＰＧＡ１０１及びスレーブＦＰＧＡ１０２にそれぞれ出力する。
【００１２】
このようにして、ＲＯＭ１０３から出力されたコンフィグレーションデータＤＡＴＡは、マスタＦＰＧＡ１０１及びスレーブＦＰＧＡ１０２にそれぞれダウンロードされる。
【００１３】
【発明が解決しようとする課題】
しかしながら上記したような従来のコンフィグレーション回路では、ＣＰＬＤに供給されるコア電源電圧ＶＣＣ２の立ち上がり時間のばらつきを全く考慮していないため、Ｉ／Ｏ用電源電圧ＶＣＣ１に比べてコア電源電圧ＶＣＣ２が大きく遅れて立ち上がった場合に回路が正常に動作しない問題が発生する。
【００１４】
例えば、図６に示すようにＦＰＧＡに印加される電源電圧に比べてＣＰＬＤに印加される電源電圧の立ち上がりが遅い場合、ＣＰＬＤが動作を開始する以前にマスタＦＰＧＡからコンフィグレーションクロックＣＣＬＫが出力される。このような場合、ＣＰＬＤは、マスタＦＰＧＡから出力されたコンフィグレーションクロックＣＣＬＫのうち、時刻Ｔ４とＴ３間の先頭の２個分のコンフィグレーションクロックＣＣＬＫを取り込むことができずに、時刻Ｔ５以降のクロックしか認識できなくなる。
【００１５】
したがって、コンフィグレーションクロックＣＣＬＫを用いてＣＰＬＤ内で生成される制御クロックＲＤＣＬＫも欠けてしまうため、ＲＯＭから出力されるコンフィグレーションデータＤＡＴＡもｎ−２個になってしまう。
【００１６】
すなわち、従来のコンフィグレーション回路では、複数の電源電圧の立ち上がり時間にばらつきがあると、ＦＰＧＡが正常にコンフィグレーションデータを受け取ることができない問題があった。
【００１７】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、複数の電源電圧の立ち上がり時間にばらつきがある場合でも安定して動作するコンフィグレーション回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記目的を達成するため本発明のコンフィグレーション回路は、電源投入時に内部回路をコンフィグレーションするＦＰＧＡを含むコンフィグレーション回路であって、
前記ＦＰＧＡのコンフィグレーションに必要なコンフィグレーションデータが格納される記憶装置と、
前記記憶装置から前記コンフィグレーションデータを読み出して前記ＦＰＧＡにダウンロードするための制御用回路と、
前記ＦＰＧＡ及び前記制御用回路に供給する複数種類の電源電圧を監視し、該複数種類の電源電圧がそれぞれ安定するまで、前記ＦＰＧＡに対する前記コンフィグレーションデータのダウンロード処理を待機させる電源電圧監視回路と、
を有する構成である。
【００１９】
このとき、前記制御回路は、
前記記憶装置から前記コンフィグレーションデータを読み出して前記ＦＰＧＡにダウンロードさせるための制御用クロックを、前記コンフィグレーションを行う際に前記ＦＰＧＡから出力されるコンフィグレーションクロックを用いて生成し、
前記電源電圧監視回路は、
前記ＦＰＧＡ及び前記制御用回路に供給する複数種類の電源電圧がそれぞれ安定するまで、前記ＦＰＧＡに前記コンフィグレーションクロックの出力を待機させるための監視信号を生成してもよく、
前記制御用回路が、ＣＰＬＤを用いて構成されていてもよい。
【００２０】
一方、本発明のコンフィグレーション方法は、ＦＰＧＡのコンフィグレーションに必要なコンフィグレーションデータが格納される記憶装置と、
前記コンフィグレーションデータを読み出して前記ＦＰＧＡにダウンロードするための制御用回路とを有し、
電源投入時に前記ＦＰＧＡの内部回路をコンフィグレーションするためのコンフィグレーション方法であって、
前記ＦＰＧＡ及び前記制御用回路に供給する複数種類の電源電圧を監視し、
該複数種類の電源電圧がそれぞれ安定するまで、前記ＦＰＧＡに対する前記コンフィグレーションデータのダウンロード処理を待機させる方法である。
【００２１】
このとき、前記記憶装置から前記コンフィグレーションデータを読み出して前記ＦＰＧＡにダウンロードさせるための制御用クロックを、前記コンフィグレーションを行う際に前記ＦＰＧＡから出力されるコンフィグレーションクロックを用いて生成し、
前記ＦＰＧＡ及び前記制御用回路に供給する複数種類の電源電圧がそれぞれ安定するまで、前記ＦＰＧＡに前記コンフィグレーションクロックの出力を待機させるための監視信号を生成してもよく、
前記制御用回路を、ＣＰＬＤを用いて構成してもよい。
【００２２】
上記のようなコンフィグレーション回路及び方法では、ＦＰＧＡ及び制御用回路に供給する複数種類の電源電圧を監視し、該複数種類の電源電圧がそれぞれ安定するまでＦＰＧＡに対するコンフィグレーションデータのダウンロード処理を待機させることで、複数種類の電源電圧の立ち上がり時間がばらついても、制御回路が動作を開始する以前にＦＰＧＡからコンフィグレーションクロックが出力されないため、記憶装置からコンフィグレーションデータを正しく読み出すことができる。
【００２３】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００２４】
図１は本発明のコンフィグレーション回路の一構成例を示す回路図であり、図２は図１に示したコンフィグレーション回路の動作を示すタイミングチャートである。
【００２５】
図１に示すように、本発明のコンフィグレーション回路は、Ｉ／Ｏ用電源電圧ＶＣＣ１とコア電源電圧ＶＣＣ２の二つの電源電圧で動作するマスタＦＰＧＡ１及びスレーブＦＰＧＡ２と、ＦＰＧＡのコンフィグレーション用データが格納されたＲＯＭ３と、コンフィグレーション用のデータ（コンフィグレーションデータＤＡＴＡ）の読み出し制御を行う制御用回路が格納されたＣＰＬＤ４と、マスタＦＰＧＡ１及びスレーブＦＰＧＡ２のコンフィグレーションを初期化するための初期化制御用信号ＩＮＩＴＢをプルアップするためのプルアップ抵抗Ｒｐと、Ｉ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２をそれぞれ監視する電源電圧監視回路５とを有する構成である。
【００２６】
なお、図１では、ＣＰＬＤ４でコンフィグレーション用データの読み出し制御を行う制御用回路を構成する例を示しているが、制御用回路は論理ゲート等を用いて構成してもよい。また、図１ではスレーブＦＰＧＡが１つの構成を示しているが、スレーブＦＰＧＡを複数個有する構成であってもよい。さらに、ＣＰＬＤ４にはマスタＦＰＧＡ１及びスレーブＦＰＧＡ２に供給されるコア電源電圧ＶＣＣ２が供給されるものとする。
【００２７】
電源電圧監視回路５は、Ｉ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２をそれぞれ監視し、Ｉ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２がそれぞれ安定したらＣＰＬＤ４に送信する電圧監視信号ＯＢＳＥＲＶＥＢをＬｏレベルからＨｉレベルに変化させる。ＣＰＬＤ４は、Ｉ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２が安定する時刻Ｔ６（電圧監視信号ＯＢＳＥＲＶＥＢがＬｏレベルからＨｉレベルに切り換わる時刻）までコンフィグレーション初期化制御用信号ＩＮＩＴＢをＬｏレベルで維持する。
【００２８】
このような構成において、次に図２を用いて本発明のコンフィグレーション回路の動作について説明する。
【００２９】
図２に示すように、初期化制御用信号ＩＮＩＴＢはＩ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２が立ち上がる以前はＬｏレベルで維持されており、マスタＦＰＧＡ１及びスレーブＦＰＧＡ２はそれぞれ初期化された状態に保たれている。また、電圧監視信号ＯＢＳＥＲＶＥＢもＬｏレベルで維持されている。
【００３０】
時刻Ｔ０においてＩ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２の供給が開始され、時刻Ｔ１にてＩ／Ｏ用電源電圧ＶＣＣ１が立ち上がる。このとき、コア電源電圧ＶＣＣ２が安定していない場合は、電圧監視信号ＯＢＳＥＲＶＥＢはＬｏレベル状態で維持されるため、時刻Ｔ２になっても初期化制御用信号ＩＮＩＴＢはＬｏレベルで維持される。
【００３１】
時刻Ｔ３においてコア電源電圧ＶＣＣ２が立ち上がると、電源電圧監視回路５はコア電源電圧ＶＣＣ２が安定した時刻Ｔ６にて電圧監視信号ＯＢＳＥＲＶＥＢをＬｏレベルからＨｉレベルへと状態変化させる。
【００３２】
ＣＰＬＤ４は、電圧監視信号ＯＢＳＥＲＶＥＢがＬｏレベルからＨｉレベルに状態変化したことを検知すると、同時刻Ｔ６にて初期化制御用信号ＩＮＩＴＢをＬｏレベルからＨｉレベルへと状態変化させる。つまり、マスタＦＰＧＡ１のコンフィグレーションクロックＣＣＬＫの出力は、時刻Ｔ２〜Ｔ６の間、初期化制御用信号ＩＮＩＴＢによって待機（ｗａｉｔ）させられる。
【００３３】
マスタＦＰＧＡ１は、初期化制御用信号ＩＮＩＴＢがＬｏレベルからＨｉレベルに状態変化したことを検知すると、時刻Ｔ７にてＣＰＬＤ４に対するコンフィグレーションクロックＣＣＬＫの出力を開始する。
【００３４】
ＣＰＬＤ４は、時刻Ｔ７においてコンフィグレーションデータ読み出し用制御クロック（ＲＤＣＬＫ）をＲＯＭ３に出力し、ＲＯＭ３からのコンフィグレーションデータＤＡＴＡの読み出し制御を開始する。
【００３５】
時刻Ｔ８以降、ＲＯＭ３は、制御クロックＲＤＣＬＫに同期してｎ個のコンフィグレーションデータＤＡＴＡをマスタＦＰＧＡ１及びスレーブＦＰＧＡ２にそれぞれ出力する。
【００３６】
このようにして、ＲＯＭ３から出力されたコンフィグレーションデータＤＡＴＡは、マスタＦＰＧＡ１及びスレーブＦＰＧＡ２にそれぞれ安定してダウンロードされる。
【００３７】
したがって、Ｉ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２の立ち上がり時間がばらつき、ＣＰＬＤ４が動作する以前にマスタＦＰＧＡ１及びスレーブＦＰＧＡ２が立ち上がっても、電源電圧監視回路５でＩ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２をそれぞれ監視し、それらが安定した後にＣＰＬＤ４に送信する電圧監視信号ＯＢＳＥＲＶＥＢをＬｏレベルからＨｉレベルに変化させるため、ＣＰＬＤ４はＩ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２が安定するまでコンフィグレーション初期化制御用信号ＩＮＩＴＢをＬｏレベルで維持する。
【００３８】
よって、マスタＦＰＧＡ１はコア電源電圧ＶＣＣ２が安定するまでコンフィグレーションクロックＣＣＬＫを出力することがないため、ＲＯＭ４からコンフィグレーションデータＤＡＴＡを正しく読み出すことができる。
【００３９】
なお、上記説明ではマスタＦＰＧＡが１個、スレーブＦＰＧＡが１個の場合の構成を示しているが、スレーブＦＰＧＡの数に制限はない。また、ＣＰＬＤ４、マスタＦＰＧＡ１、スレーブＦＰＧＡ２にそれぞれ異なった電源電圧が供給される、例えば、図３に示すような電源電圧が３種類以上ある構成でも、電源電圧監視回路で各電源電圧ＶＣＣ１〜ＶＣＣ３をそれぞれ監視し、全ての電源電圧が安定するまでマスタＦＰＧＡにコンフィグレーションクロックＣＣＬＫの出力を待機させれば、上記と同様の効果を得ることができる。
【００４０】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００４１】
ＦＰＧＡ及び制御用回路に供給する複数種類の電源電圧を監視し、該複数種類の電源電圧がそれぞれ安定するまでＦＰＧＡに対するコンフィグレーションデータのダウンロード処理を待機させることで、複数種類の電源電圧の立ち上がり時間がばらついても、制御回路が動作を開始する以前にＦＰＧＡからコンフィグレーションクロックが出力されないため、記憶装置からコンフィグレーションデータを正しく読み出すことができる。したがって、安定して動作するＦＰＧＡから成るコンフィグレーション回路を得ることができる。
【図面の簡単な説明】
【図１】本発明のコンフィグレーション回路の一構成例を示す回路図である。
【図２】図１に示したコンフィグレーション回路の動作を示すタイミングチャートである。
【図３】本発明のコンフィグレーション回路の他の構成例を示す回路図である。
【図４】従来のコンフィグレーション回路の構成を示す回路図である。
【図５】図４に示したコンフィグレーション回路の動作を示す図であり、コンフィグレーション動作が成功する様子を示すタイミングチャートである。
【図６】図４に示したコンフィグレーション回路の動作を示す図であり、コンフィグレーション動作が失敗する様子を示すタイミングチャートである。
【符号の説明】
１ マスタＦＰＧＡ
２ スレーブＦＰＧＡ
３ ＲＯＭ
４ ＣＰＬＤ
５ 電源電圧監視回路
Ｒｐ プルアップ抵抗
【発明の属する技術分野】
本発明は、電源投入時に内部回路をコンフィグレーションするＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｌｌｅｙ）を含むコンフィグレーション回路に関する。
【０００２】
【従来の技術】
従来より、電源投入時等に所定の回路データを読み込んで内部回路をコンフィグレーションし、所望の論理回路として動作させることが可能な半導体素子としてＦＰＧＡが知られている。
【０００３】
以下、図４に示すような構成を例にして従来のコンフィグレーション回路について説明する。
【０００４】
図４は従来のコンフィグレーション回路の構成を示す回路図である。図５は図４に示したコンフィグレーション回路の動作を示す図であり、コンフィグレーション動作が成功する様子を示すタイミングチャートである。また、図６は図４に示したコンフィグレーション回路の動作を示す図であり、コンフィグレーション動作が失敗する様子を示すタイミングチャートである。
【０００５】
図４において、コンフィグレーション回路は、Ｉ／Ｏ用電源電圧ＶＣＣ１とコア電源電圧ＶＣＣ２の二つの電源電圧で動作するマスタＦＰＧＡ１０１及びスレーブＦＰＧＡ１０２と、ＦＰＧＡのコンフィグレーション用データが格納されたＲＯＭ１０３と、コンフィグレーション用のデータ（コンフィグレーションデータＤＡＴＡ）の読み出し制御を行う制御用回路が格納されたＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）１０４と、マスタＦＰＧＡ１０１及びスレーブＦＰＧＡ１０２のコンフィグレーションを初期化するための初期化制御用信号ＩＮＩＴＢをプルアップするためのプルアップ抵抗Ｒｐとを有する構成である。
【０００６】
マスタＦＰＧＡ１０１及びスレーブＦＰＧＡ１０２を初期化するための初期化制御用信号ＩＮＩＴＢは、ＣＰＬＤ１０４からオープンドレインで出力され、図４に示すようにその出力端子にはプルアップ抵抗Ｒｐを介してＩ／Ｏ用電源電圧ＶＣＣ１が印加されている。なお、ＣＰＬＤ１０４にはマスタＦＰＧＡ１０１及びスレーブＦＰＧＡ１０２に供給されるコア電源電圧ＶＣＣ２が供給されるものとする。
【０００７】
このような構成において、図５に示すように、初期化制御用信号ＩＮＩＴＢは、Ｉ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２が立ち上がる以前はＬｏレベルで維持されており、マスタＦＰＧＡ１０１及びスレーブＦＰＧＡ１０２はそれぞれ初期化された状態に保たれている。
【０００８】
時刻Ｔ０においてＩ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２の供給が開始され、Ｉ／Ｏ用電源電圧ＶＣＣ１が立ち上がって（時刻Ｔ１）から一定時間経過すると（時刻Ｔ２）、ＣＰＬＤ１０４は初期化制御用信号ＩＮＩＴＢをＨｉレベルに切り換える。
【０００９】
マスタＦＰＧＡ１０１は、初期化制御信号ＩＮＩＴＢがＬｏレベルからＨｉレベルに状態変化したことを検知すると、コンフィグレーションデータＤＡＴＡをＲＯＭ１０３から出力させるためのコンフィグレーションクロックＣＣＬＫを必要な数（ｎ個）だけＣＰＬＤ１０４に出力する（時刻Ｔ４）。
【００１０】
ＣＰＬＤ１０４は、コンフィグレーションクロックＣＣＬＫを用いてＲＯＭ１０３に対してコンフィグレーションクロックＣＣＬＫと同数（ｎ個）のコンフィグレーションデータ読み出し用の制御クロックＲＤＣＬＫを出力する。
【００１１】
ＲＯＭ１０３は、制御クロックＲＤＣＬＫに同期してｎ個のコンフィグレーションデータＤＡＴＡをマスタＦＰＧＡ１０１及びスレーブＦＰＧＡ１０２にそれぞれ出力する。
【００１２】
このようにして、ＲＯＭ１０３から出力されたコンフィグレーションデータＤＡＴＡは、マスタＦＰＧＡ１０１及びスレーブＦＰＧＡ１０２にそれぞれダウンロードされる。
【００１３】
【発明が解決しようとする課題】
しかしながら上記したような従来のコンフィグレーション回路では、ＣＰＬＤに供給されるコア電源電圧ＶＣＣ２の立ち上がり時間のばらつきを全く考慮していないため、Ｉ／Ｏ用電源電圧ＶＣＣ１に比べてコア電源電圧ＶＣＣ２が大きく遅れて立ち上がった場合に回路が正常に動作しない問題が発生する。
【００１４】
例えば、図６に示すようにＦＰＧＡに印加される電源電圧に比べてＣＰＬＤに印加される電源電圧の立ち上がりが遅い場合、ＣＰＬＤが動作を開始する以前にマスタＦＰＧＡからコンフィグレーションクロックＣＣＬＫが出力される。このような場合、ＣＰＬＤは、マスタＦＰＧＡから出力されたコンフィグレーションクロックＣＣＬＫのうち、時刻Ｔ４とＴ３間の先頭の２個分のコンフィグレーションクロックＣＣＬＫを取り込むことができずに、時刻Ｔ５以降のクロックしか認識できなくなる。
【００１５】
したがって、コンフィグレーションクロックＣＣＬＫを用いてＣＰＬＤ内で生成される制御クロックＲＤＣＬＫも欠けてしまうため、ＲＯＭから出力されるコンフィグレーションデータＤＡＴＡもｎ−２個になってしまう。
【００１６】
すなわち、従来のコンフィグレーション回路では、複数の電源電圧の立ち上がり時間にばらつきがあると、ＦＰＧＡが正常にコンフィグレーションデータを受け取ることができない問題があった。
【００１７】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、複数の電源電圧の立ち上がり時間にばらつきがある場合でも安定して動作するコンフィグレーション回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記目的を達成するため本発明のコンフィグレーション回路は、電源投入時に内部回路をコンフィグレーションするＦＰＧＡを含むコンフィグレーション回路であって、
前記ＦＰＧＡのコンフィグレーションに必要なコンフィグレーションデータが格納される記憶装置と、
前記記憶装置から前記コンフィグレーションデータを読み出して前記ＦＰＧＡにダウンロードするための制御用回路と、
前記ＦＰＧＡ及び前記制御用回路に供給する複数種類の電源電圧を監視し、該複数種類の電源電圧がそれぞれ安定するまで、前記ＦＰＧＡに対する前記コンフィグレーションデータのダウンロード処理を待機させる電源電圧監視回路と、
を有する構成である。
【００１９】
このとき、前記制御回路は、
前記記憶装置から前記コンフィグレーションデータを読み出して前記ＦＰＧＡにダウンロードさせるための制御用クロックを、前記コンフィグレーションを行う際に前記ＦＰＧＡから出力されるコンフィグレーションクロックを用いて生成し、
前記電源電圧監視回路は、
前記ＦＰＧＡ及び前記制御用回路に供給する複数種類の電源電圧がそれぞれ安定するまで、前記ＦＰＧＡに前記コンフィグレーションクロックの出力を待機させるための監視信号を生成してもよく、
前記制御用回路が、ＣＰＬＤを用いて構成されていてもよい。
【００２０】
一方、本発明のコンフィグレーション方法は、ＦＰＧＡのコンフィグレーションに必要なコンフィグレーションデータが格納される記憶装置と、
前記コンフィグレーションデータを読み出して前記ＦＰＧＡにダウンロードするための制御用回路とを有し、
電源投入時に前記ＦＰＧＡの内部回路をコンフィグレーションするためのコンフィグレーション方法であって、
前記ＦＰＧＡ及び前記制御用回路に供給する複数種類の電源電圧を監視し、
該複数種類の電源電圧がそれぞれ安定するまで、前記ＦＰＧＡに対する前記コンフィグレーションデータのダウンロード処理を待機させる方法である。
【００２１】
このとき、前記記憶装置から前記コンフィグレーションデータを読み出して前記ＦＰＧＡにダウンロードさせるための制御用クロックを、前記コンフィグレーションを行う際に前記ＦＰＧＡから出力されるコンフィグレーションクロックを用いて生成し、
前記ＦＰＧＡ及び前記制御用回路に供給する複数種類の電源電圧がそれぞれ安定するまで、前記ＦＰＧＡに前記コンフィグレーションクロックの出力を待機させるための監視信号を生成してもよく、
前記制御用回路を、ＣＰＬＤを用いて構成してもよい。
【００２２】
上記のようなコンフィグレーション回路及び方法では、ＦＰＧＡ及び制御用回路に供給する複数種類の電源電圧を監視し、該複数種類の電源電圧がそれぞれ安定するまでＦＰＧＡに対するコンフィグレーションデータのダウンロード処理を待機させることで、複数種類の電源電圧の立ち上がり時間がばらついても、制御回路が動作を開始する以前にＦＰＧＡからコンフィグレーションクロックが出力されないため、記憶装置からコンフィグレーションデータを正しく読み出すことができる。
【００２３】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００２４】
図１は本発明のコンフィグレーション回路の一構成例を示す回路図であり、図２は図１に示したコンフィグレーション回路の動作を示すタイミングチャートである。
【００２５】
図１に示すように、本発明のコンフィグレーション回路は、Ｉ／Ｏ用電源電圧ＶＣＣ１とコア電源電圧ＶＣＣ２の二つの電源電圧で動作するマスタＦＰＧＡ１及びスレーブＦＰＧＡ２と、ＦＰＧＡのコンフィグレーション用データが格納されたＲＯＭ３と、コンフィグレーション用のデータ（コンフィグレーションデータＤＡＴＡ）の読み出し制御を行う制御用回路が格納されたＣＰＬＤ４と、マスタＦＰＧＡ１及びスレーブＦＰＧＡ２のコンフィグレーションを初期化するための初期化制御用信号ＩＮＩＴＢをプルアップするためのプルアップ抵抗Ｒｐと、Ｉ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２をそれぞれ監視する電源電圧監視回路５とを有する構成である。
【００２６】
なお、図１では、ＣＰＬＤ４でコンフィグレーション用データの読み出し制御を行う制御用回路を構成する例を示しているが、制御用回路は論理ゲート等を用いて構成してもよい。また、図１ではスレーブＦＰＧＡが１つの構成を示しているが、スレーブＦＰＧＡを複数個有する構成であってもよい。さらに、ＣＰＬＤ４にはマスタＦＰＧＡ１及びスレーブＦＰＧＡ２に供給されるコア電源電圧ＶＣＣ２が供給されるものとする。
【００２７】
電源電圧監視回路５は、Ｉ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２をそれぞれ監視し、Ｉ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２がそれぞれ安定したらＣＰＬＤ４に送信する電圧監視信号ＯＢＳＥＲＶＥＢをＬｏレベルからＨｉレベルに変化させる。ＣＰＬＤ４は、Ｉ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２が安定する時刻Ｔ６（電圧監視信号ＯＢＳＥＲＶＥＢがＬｏレベルからＨｉレベルに切り換わる時刻）までコンフィグレーション初期化制御用信号ＩＮＩＴＢをＬｏレベルで維持する。
【００２８】
このような構成において、次に図２を用いて本発明のコンフィグレーション回路の動作について説明する。
【００２９】
図２に示すように、初期化制御用信号ＩＮＩＴＢはＩ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２が立ち上がる以前はＬｏレベルで維持されており、マスタＦＰＧＡ１及びスレーブＦＰＧＡ２はそれぞれ初期化された状態に保たれている。また、電圧監視信号ＯＢＳＥＲＶＥＢもＬｏレベルで維持されている。
【００３０】
時刻Ｔ０においてＩ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２の供給が開始され、時刻Ｔ１にてＩ／Ｏ用電源電圧ＶＣＣ１が立ち上がる。このとき、コア電源電圧ＶＣＣ２が安定していない場合は、電圧監視信号ＯＢＳＥＲＶＥＢはＬｏレベル状態で維持されるため、時刻Ｔ２になっても初期化制御用信号ＩＮＩＴＢはＬｏレベルで維持される。
【００３１】
時刻Ｔ３においてコア電源電圧ＶＣＣ２が立ち上がると、電源電圧監視回路５はコア電源電圧ＶＣＣ２が安定した時刻Ｔ６にて電圧監視信号ＯＢＳＥＲＶＥＢをＬｏレベルからＨｉレベルへと状態変化させる。
【００３２】
ＣＰＬＤ４は、電圧監視信号ＯＢＳＥＲＶＥＢがＬｏレベルからＨｉレベルに状態変化したことを検知すると、同時刻Ｔ６にて初期化制御用信号ＩＮＩＴＢをＬｏレベルからＨｉレベルへと状態変化させる。つまり、マスタＦＰＧＡ１のコンフィグレーションクロックＣＣＬＫの出力は、時刻Ｔ２〜Ｔ６の間、初期化制御用信号ＩＮＩＴＢによって待機（ｗａｉｔ）させられる。
【００３３】
マスタＦＰＧＡ１は、初期化制御用信号ＩＮＩＴＢがＬｏレベルからＨｉレベルに状態変化したことを検知すると、時刻Ｔ７にてＣＰＬＤ４に対するコンフィグレーションクロックＣＣＬＫの出力を開始する。
【００３４】
ＣＰＬＤ４は、時刻Ｔ７においてコンフィグレーションデータ読み出し用制御クロック（ＲＤＣＬＫ）をＲＯＭ３に出力し、ＲＯＭ３からのコンフィグレーションデータＤＡＴＡの読み出し制御を開始する。
【００３５】
時刻Ｔ８以降、ＲＯＭ３は、制御クロックＲＤＣＬＫに同期してｎ個のコンフィグレーションデータＤＡＴＡをマスタＦＰＧＡ１及びスレーブＦＰＧＡ２にそれぞれ出力する。
【００３６】
このようにして、ＲＯＭ３から出力されたコンフィグレーションデータＤＡＴＡは、マスタＦＰＧＡ１及びスレーブＦＰＧＡ２にそれぞれ安定してダウンロードされる。
【００３７】
したがって、Ｉ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２の立ち上がり時間がばらつき、ＣＰＬＤ４が動作する以前にマスタＦＰＧＡ１及びスレーブＦＰＧＡ２が立ち上がっても、電源電圧監視回路５でＩ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２をそれぞれ監視し、それらが安定した後にＣＰＬＤ４に送信する電圧監視信号ＯＢＳＥＲＶＥＢをＬｏレベルからＨｉレベルに変化させるため、ＣＰＬＤ４はＩ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２が安定するまでコンフィグレーション初期化制御用信号ＩＮＩＴＢをＬｏレベルで維持する。
【００３８】
よって、マスタＦＰＧＡ１はコア電源電圧ＶＣＣ２が安定するまでコンフィグレーションクロックＣＣＬＫを出力することがないため、ＲＯＭ４からコンフィグレーションデータＤＡＴＡを正しく読み出すことができる。
【００３９】
なお、上記説明ではマスタＦＰＧＡが１個、スレーブＦＰＧＡが１個の場合の構成を示しているが、スレーブＦＰＧＡの数に制限はない。また、ＣＰＬＤ４、マスタＦＰＧＡ１、スレーブＦＰＧＡ２にそれぞれ異なった電源電圧が供給される、例えば、図３に示すような電源電圧が３種類以上ある構成でも、電源電圧監視回路で各電源電圧ＶＣＣ１〜ＶＣＣ３をそれぞれ監視し、全ての電源電圧が安定するまでマスタＦＰＧＡにコンフィグレーションクロックＣＣＬＫの出力を待機させれば、上記と同様の効果を得ることができる。
【００４０】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００４１】
ＦＰＧＡ及び制御用回路に供給する複数種類の電源電圧を監視し、該複数種類の電源電圧がそれぞれ安定するまでＦＰＧＡに対するコンフィグレーションデータのダウンロード処理を待機させることで、複数種類の電源電圧の立ち上がり時間がばらついても、制御回路が動作を開始する以前にＦＰＧＡからコンフィグレーションクロックが出力されないため、記憶装置からコンフィグレーションデータを正しく読み出すことができる。したがって、安定して動作するＦＰＧＡから成るコンフィグレーション回路を得ることができる。
【図面の簡単な説明】
【図１】本発明のコンフィグレーション回路の一構成例を示す回路図である。
【図２】図１に示したコンフィグレーション回路の動作を示すタイミングチャートである。
【図３】本発明のコンフィグレーション回路の他の構成例を示す回路図である。
【図４】従来のコンフィグレーション回路の構成を示す回路図である。
【図５】図４に示したコンフィグレーション回路の動作を示す図であり、コンフィグレーション動作が成功する様子を示すタイミングチャートである。
【図６】図４に示したコンフィグレーション回路の動作を示す図であり、コンフィグレーション動作が失敗する様子を示すタイミングチャートである。
【符号の説明】
１ マスタＦＰＧＡ
２ スレーブＦＰＧＡ
３ ＲＯＭ
４ ＣＰＬＤ
５ 電源電圧監視回路
Ｒｐ プルアップ抵抗
Claims (6)
- 電源投入時に内部回路をコンフィグレーションするＦＰＧＡを含むコンフィグレーション回路であって、
前記ＦＰＧＡのコンフィグレーションに必要なコンフィグレーションデータが格納される記憶装置と、
前記記憶装置から前記コンフィグレーションデータを読み出して前記ＦＰＧＡにダウンロードするための制御用回路と、
前記ＦＰＧＡ及び前記制御用回路に供給する複数種類の電源電圧を監視し、該複数種類の電源電圧がそれぞれ安定するまで、前記ＦＰＧＡに対する前記コンフィグレーションデータのダウンロード処理を待機させる電源電圧監視回路と、
を有するコンフィグレーション回路。 - 前記制御回路は、
前記記憶装置から前記コンフィグレーションデータを読み出して前記ＦＰＧＡにダウンロードさせるための制御用クロックを、前記コンフィグレーションを行う際に前記ＦＰＧＡから出力されるコンフィグレーションクロックを用いて生成し、
前記電源電圧監視回路は、
前記ＦＰＧＡ及び前記制御用回路に供給する複数種類の電源電圧がそれぞれ安定するまで、前記ＦＰＧＡに前記コンフィグレーションクロックの出力を待機させるための監視信号を生成する請求項１記載のコンフィグレーション回路。 - 前記制御用回路が、ＣＰＬＤを用いて構成された請求項１または２記載のコンフィグレーション回路。
- ＦＰＧＡのコンフィグレーションに必要なコンフィグレーションデータが格納される記憶装置と、
前記コンフィグレーションデータを読み出して前記ＦＰＧＡにダウンロードするための制御用回路とを有し、
電源投入時に前記ＦＰＧＡの内部回路をコンフィグレーションするためのコンフィグレーション方法であって、
前記ＦＰＧＡ及び前記制御用回路に供給する複数種類の電源電圧を監視し、
該複数種類の電源電圧がそれぞれ安定するまで、前記ＦＰＧＡに対する前記コンフィグレーションデータのダウンロード処理を待機させるコンフィグレーション方法。 - 前記記憶装置から前記コンフィグレーションデータを読み出して前記ＦＰＧＡにダウンロードさせるための制御用クロックを、前記コンフィグレーションを行う際に前記ＦＰＧＡから出力されるコンフィグレーションクロックを用いて生成し、
前記ＦＰＧＡ及び前記制御用回路に供給する複数種類の電源電圧がそれぞれ安定するまで、前記ＦＰＧＡに前記コンフィグレーションクロックの出力を待機させるための監視信号を生成する請求項４記載のコンフィグレーション方法。 - 前記制御用回路を、ＣＰＬＤを用いて構成する請求項４または５記載のコンフィグレーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000371862A JP3555875B2 (ja) | 2000-12-06 | 2000-12-06 | コンフィグレーション回路及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000371862A JP3555875B2 (ja) | 2000-12-06 | 2000-12-06 | コンフィグレーション回路及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002176352A JP2002176352A (ja) | 2002-06-21 |
| JP3555875B2 true JP3555875B2 (ja) | 2004-08-18 |
Family
ID=18841510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000371862A Expired - Fee Related JP3555875B2 (ja) | 2000-12-06 | 2000-12-06 | コンフィグレーション回路及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3555875B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4675714B2 (ja) * | 2005-08-17 | 2011-04-27 | 富士通セミコンダクター株式会社 | 初期化回路を自動構築するリコンフィグ可能な集積回路装置 |
| WO2010070736A1 (ja) * | 2008-12-16 | 2010-06-24 | 株式会社島津製作所 | プログラマブルデバイス制御装置およびその方法 |
| JP5774941B2 (ja) * | 2011-08-11 | 2015-09-09 | 日本信号株式会社 | コンフィグレーション装置及びコンフィグレーション方法 |
| CN105068955B (zh) * | 2015-07-20 | 2018-04-03 | 北京广利核系统工程有限公司 | 一种局部总线结构及数据交互方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5983228A (ja) * | 1982-11-05 | 1984-05-14 | Nec Corp | 電源確定信号発生回路 |
| JPH0760357B2 (ja) * | 1988-04-20 | 1995-06-28 | 三菱電機株式会社 | リセツト回路 |
| JP2798989B2 (ja) * | 1989-07-28 | 1998-09-17 | 株式会社リコー | プログラマブル・ロジック・デバイス |
| JP3042012B2 (ja) * | 1991-04-19 | 2000-05-15 | 日本電気株式会社 | パワーオンリセット装置 |
| JPH09200039A (ja) * | 1996-01-19 | 1997-07-31 | Oki Electric Ind Co Ltd | 演算回路のリセット処理装置 |
-
2000
- 2000-12-06 JP JP2000371862A patent/JP3555875B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002176352A (ja) | 2002-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040330 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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