JP3557774B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来のロジックＩＣチップに内蔵されたメモリコアに対して試験を行うとき、外部に取り出されたメモリコアの各動作を制御する制御信号端子およびデータの入出力端子を介してデータの入出力が行われる。
【０００３】
図７はこのようなメモリコアの構成を示すブロック図である。
図７において、１０はロウアドレスバッファ、２０はロウプリデコーダ、３０はロウデコーダ、４０ａはカラムアドレスバッファ、５０ａはカラムプリデコーダ、６０ａはカラムセレクタ、７０は入出力バッファ、１００はメモリアレイ、ＤＩＮおよびＤＯＵＴ はデータ入力端子およびデータ出力端子をそれぞれ示している。
【０００４】
図示のように、ロウアドレスＲＯＷＡＤＲがロウアドレスバッファ１０に入力され、ロウアドレスバッファ１０を介してロウプリデコーダ２０に入力され、そして、ロウデコーダ３０に入力される。ロウプリデコーダ２０およびロウデコーダ３０によって、入力されたロウアドレスＲＯＷＡＤＲに応じて、所定のワード線が選択されアクティブ状態に設定される。
【０００５】
一方、カラムアドレスＣＬＭＡＤＲがカラムアドレスバッファ４０ａに入力され、カラムアドレスバッファ４０ａを介してカラムプリデコーダ５０ａに入力され、さらに、カラムセレクタ６０ａに入力される。カラムプリデコーダ５０ａおよびカラムセレクタ６０ａによって、入力されたカラムアドレスＣＬＭＡＤＲに応じて、所定のビット線が選択され、アクティブ状態に設定される。
【０００６】
上述したように、アクティブ状態に設定された選択ワード線および選択ビット線によって、これらの信号線の交差点に配置されたメモリセルが選択され、入出力バッファ７０ａを介して、データの入出力が行われる。
たとえば、データ入力、すなわち、メモリ書き込み時に、データ入力端子ＤＩＮに入力されたデータが入出力バッファ７０ａおよび選択されたビット線を介して、選択されたメモリセルに書き込まれる。
一方、データ出力、すなわち、メモリ読み出し時に、選択されたメモリセルから記憶データが読み出され、選択されたビット線および入出力バッファ７０ａを介してデータ出力端子ＤＯＵＴ に出力される。
【０００７】
【発明が解決しようとする課題】
ところで、上述した従来のメモリコアにおいては、アプリケーションによってメモリコアの信号端子およびデータ入出力端子数が決まっており、メモリコアの容量が増加していくと、試験時間の増大が問題となる。
また、アプリケーション毎にデータ入出力端子数を変更すると、テストパターンも別途に作成しなければならなく、メモリコア自体もアプリケーション毎に新たに開発しなければならないという問題がある。
【０００８】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、データ入出力端子数が外部信号によって容易に変更でき、アプリケーションによらず多ビットが同時に試験でき、試験時間および試験パターンの開発工数を短縮でき、アプリケーションの依存性を低減できる半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、複数のメモリセルが配列されたメモリアレイを有し、ロウアドレスおよびカラムアドレスに応じて、アクティブ状態に設定された選択ワード線および選択ビット線によってアドレス指定されたメモリセルを選択し、入出力回路を介して上記メモリアレイに対して、データの書き込みまたは読み出しを行う半導体記憶装置であって、入力された複数のカラムアドレスデータをそれぞれ同相信号および反転信号として出力する複数のアドレスバッファ回路を有し、当該複数のアドレスバッファ回路のうち、最下位のカラムアドレスデータが入力されるアドレスバッファ回路は、ビット幅制御信号が第１のレベルで入力されると入力された最下位のカラムアドレスデータの同相信号および反転信号の２つの信号を出力し、上記ビット幅制御信号が第２のレベルで入力されると上記最下位のカラムアドレスデータの入力レベルにかかわらず所定の同レベルの２つの信号を出力するカラムアドレスバッファと、上記カラムアドレスバッファ回路の上記複数のアドレスバッファ回路から出力された複数の信号に基づいて複数のカラム線のうち所定のカラム線をアクティブ状態に設定するカラムプリデコーダと、それぞれが異なる上記カラム線に接続され、上記ビット線とデータバスとを当該カラム線がアクティブ状態のときに導通状態とする複数のスイッチ回路を有するカラムセレクタと、を有し、上記入出力回路は、上記ビット幅制御信号および上記カラムアドレスバッファの最下位のアドレスバッファ回路の２つの出力信号を受けて、当該ビット幅制御信号が第１のレベルのときは、１つのデータバスの読み出しデータを出力し、上記ビット幅制御信号が第２のレベルのときは２つのデータバスの読み出しデータを出力する出力バッファと、上記ビット幅制御信号および上記カラムアドレスバッファの最下位のアドレスバッファ回路の２つの出力信号を受けて、当該ビット幅制御信号が第１のレベルのときは、２つのデータ入力端子の入力データを書き込みデータとして２つのデータバスに出力し、上記ビット幅制御信号が第２のレベルのときは１つのデータ入力端子の入力データを書き込みデータとして１つのデータバスに出力する入力バッファと、を有する。
【００１０】
さらに、本発明の半導体装置がＡＳＩＣメモリに組み込まれている。
【００１１】
本発明によれば、半導体記憶装置に外部からのビット幅制御信号の入力端子が設けられ、当該入力端子に入力されたビット幅制御信号によってデータ入出力回路の入出力のビット数が設定される。
たとえば、入出力回路にある複数の入出力端子の内、前記ビット幅制御信号に応じて、所定の数の入出力端子が選択され、これら選択された入出力端子を介してデータの入出力が行われる。
この結果、データの入出力の端子数が外部信号によって容易に変更でき、アプリケーションの依存性が低減できる。
【００１２】
また、ＡＳＩＣメモリに上述したようなメモリコアが組み込まれることによって、アプリケーションによらず多ビットが同時に試験でき、試験時間および試験パターンの開発工数の短縮を図れる。
【００１３】
【発明の実施の形態】
図１は、本発明に係る半導体記憶装置の一実施形態を示すブロック図である。
図１において、１０はロウアドレスバッファ、２０はロウプリデコーダ、３０はロウデコーダ、４０はカラムアドレスバッファ、５０はカラムプリデコーダ、６０はカラムセレクタ、７０は入出力バッファ、１００はメモリアレイ、ＤＩＮおよびＤＯＵＴ はデータ入力端子およびデータ出力端子をそれぞれ示している。
さらに、ＲＯＷＡＤＲはロウアドレス、ＣＬＭＡＤＲはカラムアドレス、ＢＷＣはビット幅制御信号をそれぞれ示している。
【００１４】
図示のように、ロウアドレスＲＯＷＡＤＲはロウアドレスバッファ１０に、カラムアドレスＣＬＭＡＤＲはカラムアドレスバッファ４０に、ビット幅制御信号ＢＷＣはカラムアドレスバッファ４０および入出力バッファ７０にそれぞれ入力される。
【００１５】
ロウアドレスバッファ１０に入力されたロウアドレスＲＯＷＡＤＲは、ロウアドレスバッファ１０を介して、ロウプリデコーダ２０に入力され、さらにロウデコーダ３０に入力される。ロウプリデコーダ２０およびロウデコーダ３０によって、入力されたロウアドレスＲＯＷＡＤＲに応じて、所定のワード線が選択され、アクティブ状態に設定される。
【００１６】
カラムアドレスバッファ４０に入力されたカラムアドレスＣＬＭＡＤＲは、カラムアドレスバッファ４０を介して、カラムプリデコーダ５０に入力され、さらにカラムセレクタ６０に入力される。カラムプリデコーダ５０およびカラムセレクタ６０によって、入力されたカラムアドレスＣＬＭＡＤＲに応じて、所定のビット線が選択され、アクティブ状態に設定される。
【００１７】
そして、アクティブ状態に設定された選択ワード線および選択ビット線の交差点に配置されたメモリセルが選択され、データの入出力が行われる。
たとえば、書き込み時に、入力端子ＤＩＮに入力されたデータが入出力バッファ７０によって読み込まれ、選択ビット線を介して、選択されたメモリセルに書き込まれる。読み出し時に、選択されたメモリセルに記憶されたデータが選択ビット線に読み出され、入出力バッファ７０を介して、出力端子ＤＯＵＴ に出力される。
【００１８】
なお、ここで、カラムアドレスバッファ４０および入出力バッファ７０にそれぞれビット幅制御信号ＢＷＣが入力され、このビット幅制御信号ＢＷＣに応じて、入出力データのビット数が設定される。
以下、メモリコアを構成するカラムアドレスバッファ４０、カラムプリデコーダ５０、カラムセレクタ６０、入出力バッファ７０およびメモリアレイ１００の各部分の構成およびそれらの動作について説明する。
【００１９】
図２はカラムアドレスバッファ４０の構成を示す回路図である。
図２において、Ｙ０ ，Ｙ１ ，…，ＹＮ−１ ，ＹＮ はカラムアドレスＣＬＭＡＤＲの入力端子、φはビット幅制御信号ＢＷＣ入力端子、ＡＹ０ は入力端子Ｙ０ に入力されたアドレスデータの同相信号、ＡＹ０ Ｂは入力端子Ｙ０ に入力されたアドレスデータの反転信号、ＡＹ１ は入力端子Ｙ１ に入力されたアドレスデータの同相信号、ＡＹ１ Ｂは入力端子Ｙ１ に入力されたアドレスデータの反転信号、ＡＹＮ−１ は入力端子ＹＮ−１ に入力されたアドレスデータの同相信号、ＡＹＮ−１ Ｂは入力端子ＹＮ−１ に入力されたアドレスデータの反転信号、ＡＹＮ は入力端子ＹＮ に入力されたアドレスデータの同相信号、ＡＹＮ Ｂは入力端子ＹＮ に入力されたアドレスデータの反転信号の出力端子をそれぞれ示している。
【００２０】
図示のように、カラムアドレス入力端子Ｙ０ ，Ｙ１ ，…，ＹＮ−１ に入力されたカラムアドレスデータがそれぞれバッファ回路を介して、同相信号の出力端子ＡＹ０ ，ＡＹ１ ，…，ＡＹＮ−１ に出力され、さらにインバータを介して、反転信号出力端子ＡＹ０ Ｂ，ＡＹ１ Ｂ，…，ＡＹＮ−１ Ｂに出力される。
たとえば、図示のように入力端子Ｙ０ に入力されたカラムアドレスデータがバッファ回路ＢＵＦ０ を介して、同相信号出力端子ＡＹ０ に出力され、さらにインバータＩＮＶ０ を介して反転信号出力端子ＡＹ０ Ｂに出力される。
【００２１】
そして、カラムアドレスバッファ４０の最下位のアドレスのバッファ回路が他のバッファ回路とは構造が異なる。このバッファ回路は入力端子φに入力されたビット幅制御信号ＢＷＣによって動作が制御される。
最下位アドレスの入力端子ＹＮ がオア回路ＯＣＢ１の一方の入力端子およびインバータＩＮＶＮ の入力端子に接続され、インバータＩＮＶＮ の出力端子がオア回路ＯＣＢ２の一方の入力端子に接続されている。さらに、ビット幅制御信号ＢＷＣの入力端子φがオア回路ＯＣＢ１およびオア回路ＯＣＢ２の他方の入力端子に接続されている。
【００２２】
入力端子φにローレベル（第１のレベル）のビット幅制御信号ＢＷＣが入力されるとき、入力端子ＹN に入力された最下位アドレスの同相信号の同相信号出力端子ＡＹN に出力され、その反転信号が反転信号出力端子ＡＹN Ｂに出力される。
一方、入力端子φにハイレベル（第２のレベル）のビット幅制御信号ＢＷＣが入力されるとき、オア回路ＯＣB1およびオア回路ＯＣB2がともにハイレベルの信号が出力され、すなわち、最下位アドレスデータの同相信号出力端子ＡＹN および反転信号出力端子ＡＹN
Ｂにハイレベルの信号が出力される。
【００２３】
図３はカラムプリデコーダ５０の構成を示す回路図である。
図３において、ＡＣ０ ，ＡＣ１ ，…，ＡＣ２Ｎ，ＡＣ２Ｎ＋１はアンド回路、ＣＬ０ ，ＣＬ１ ，…，ＣＬ２Ｎ，ＣＬ２Ｎ＋１はカラム線をそれぞれ示している。
図示のように、カラムプリデコーダ５０は複数個のアンド回路ＡＣ０ ，ＡＣ１ ，…，ＡＣ２Ｎ，ＡＣ２Ｎ＋１によって構成され、これらのアンド回路ＡＣ０ ，ＡＣ１ ，…，ＡＣ２Ｎ，ＡＣ２Ｎ＋１の入力端子にカラムアドレスバッファ４０からのアドレスデータの同相信号および反転信号がそれぞれ異なる組み合わせで入力されている。
なお、これらのアンド回路ＡＣ０ ，ＡＣ１ ，…，ＡＣ２Ｎ，ＡＣ２Ｎ＋１にはカラムプリデコーダのイネーブル信号ＹＤＥがそれぞれ入力され、このイネーブル信号ＹＤＥによってカラムプリデコーダ５０の動作が制御される。
【００２４】
たとえば、イネーブル信号ＹＤＥがハイレベルのとき、アンド回路ＡＣ０ ，ＡＣ１ ，…，ＡＣ２Ｎ，ＡＣ２Ｎ＋１がそれぞれの入力端子に入力されたアドレスデータの同相信号またはそれらの反転信号に応じて、カラム線ＣＬ０ ，ＣＬ１ ，…，ＣＬ２Ｎ，ＣＬ２Ｎ＋１の内所定のカラム線がアクティブ状態に設定される。
たとえば、最下位のアドレスデータ入力端子ＹＮ にローレベルの信号が入力されたとき、偶数番目のカラム線がアクティブ状態に設定され、最下位のアドレスデータ入力端子ＹＮ にハイレベルの信号が入力されたとき、奇数番目のカラム線がアクティブ状態に設定される。
【００２５】
図４はメモリアレイ１００とカラムセレクタ６０との構成を示す回路図である。
図４において、ＷＬ０ ，ＷＬ１ ，…，ＷＬＮ はワード線、ＣＬ０ ，ＣＬ１ ，…，ＣＬ２Ｎ，ＣＬ２Ｎ＋１はカラム線、ＢＬ０ ，／ＢＬ０ ，ＢＬ１ ，／ＢＬ１ ，…，ＢＬ２Ｎ＋１，／ＢＬ２Ｎ＋１はビット線、ＭＣ００，ＭＣ０１，…，ＭＣ２Ｎ＋１，Ｎはメモリセル、ＢＵＳ０ ，／ＢＵＳ０ ，ＢＵＳ１ ，／ＢＵＳ１ はデータバス、ＳＷ０Ａ，ＳＷ０Ｂ，ＳＷ１Ａ，ＳＷ１Ｂ，…，ＳＷ２Ｎ＋１Ａ ，ＳＷ２Ｎ＋１Ｂ はスイッチング回路をそれぞれ示している。
【００２６】
メモリアレイ１００において、メモリセルＭＣ００，ＭＣ０１，，ＭＣ２Ｎ＋１，Ｎが行列状に配置され、２Ｎ＋２行、Ｎ＋１列のメモリアレイが構成されている。各列に配置されたメモリセルがそれぞれワード線ＷＬ０ ，ＷＬ１ ，…，ＷＬＮ＋１ に接続され、各行に配置されたメモリセルがそれぞれペアを成しているビット線ＢＬ０ ，／ＢＬ０ ，ＢＬ１ ，／ＢＬ１ ，…，ＢＬ２Ｎ＋１，／ＢＬ２Ｎ＋１に接続されている。ビット線ＢＬ０ ，／ＢＬ０ ，ＢＬ１ ，／ＢＬ１ ，…，ＢＬ２Ｎ＋１，／ＢＬ２Ｎ＋１がそれぞれペアを成しているスイッチング回路ＳＷ０Ａ，ＳＷ０Ｂ，ＳＷ１Ａ，ＳＷ１Ｂ，…，ＳＷ２Ｎ＋１Ａ ，ＳＷ２Ｎ＋１Ｂ を介してデータバスＢＵＳ０ ，／ＢＵＳ０ ，ＢＵＳ１ ，／ＢＵＳ１ に接続されている。
【００２７】
スイッチング回路ＳＷ０Ａ，ＳＷ０Ｂ，ＳＷ１Ａ，ＳＷ１Ｂ，…，ＳＷ２Ｎ＋１Ａ ，ＳＷ２Ｎ＋１Ｂ は、たとえば、ｎＭＯＳトランジスタによって構成され、これらのｎＭＯＳトランジスタのゲート電極がそれぞれカラム線ＣＬ０ ，ＣＬ１ ，…，ＣＬ２Ｎ，ＣＬ２Ｎ＋１に接続されている。
たとえば、入力されたカラムアドレスＣＬＭＡＤＲに応じて、所定のカラム線ＣＬｉ がハイレベル状態、すなわち、アクティブ状態に設定されているとき、ペアを成しているスイッチング回路ＳＷｉＡ，ＳＷｉＢがともに導通状態に設定され、奇数番目のビット線ＢＬｉ ，／ＢＬｉ がデータバスＢＵＳ０ ，／ＢＵＳ０ に接続され、偶数番目のビット線ＢＬｉ ，／ＢＬｉ がデータバスＢＵＳ１ ，／ＢＵＳ１ にそれぞれ接続される。
【００２８】
ワード線ＷＬ０ ，ＷＬ１ ，…，ＷＬＮ＋１ がそれぞれロウデコーダ３０に接続され、ロウデコーダ３０によって、入力されたロウアドレスＲＯＷＡＤＲに応じて、所定ワード線ＷＬｊ がアクティブ状態に設定されたとき、選択されたワード線ＷＬｊ および選択されたビット線ＢＬｉ ，／ＢＬｉ の交点に配置されているメモリセルＭＣｊｉが選択され、当該メモリセルＭＣｉｊに対して、データの書き込みまたは読み出しが行われる。
【００２９】
たとえば、データの読み出しが行われるとき、選択されたメモリセルＭＣｉｊに記憶されているデータがビット線ＢＬｉ に、記憶されているデータの反転データがビット線／ＢＬｉ にそれぞれ出力され、スイッチング回路ＳＷｉＡ，ＳＷｉＢを介してデータバスＢＵＳｉ ，／ＢＵＳｉ に出力される。
一方、データの書き込みが行われるとき、データバスＢＵＳｉ ，／ＢＵＳｉ に印加された書き込みデータおよびその反転データがそれぞれスイッチング回路ＳＷｉＡ，ＳＷｉＢを介してビット線ＢＬｉ ，／ＢＬｉ に入力され、さらに選択されたメモリセルＭＣｉｊに書き込まれる。
【００３０】
図５は入出力バッファ７０の構成を示す回路図である。
図５において、２０１，２０２，…，２０７はアンド回路、２０８，２０９はオア回路、２１０，２１１，…，２１５はインバータ、２１６，２１７，２１８，２１９は出力バッファ、ＤＯＵＴ０，ＤＯＵＴ１はデータ出力端子、ＤＩＮ０ ，ＤＩＮ１ はデータ入力端子、ＤＢＵＳ０ ，／ＤＢＵＳ０ ，ＤＢＵＳ１ ，／ＤＢＵＳ１ はデータバスへの入力端子をそれぞれ示している。
なお、図５（ａ）はデータの出力バッファの回路図であり、図５（ｂ）はデータの入力バッファの回路図である。
【００３１】
図５（ａ）に示すように、データの出力バッファはアンド回路２０１，２０２，２０３、オア回路２０８およびインバータ２１０によって構成されている。
アンド回路２０１の入力端子がそれぞれデータバスＢＵＳ0 、カラムアドレスの反転信号出力端子ＡＹ N Ｂに接続され、アンド回路２０２の入力端子がそれぞれデータバスＢＵＳ1 、カラムアドレスの同相信号出力端子ＡＹ N およびおインバータ２１０の出力端子に接続されている。
インバータ２１０の入力端子がビット幅制御信号ＢＷＣの入力端子φに接続され、また、アンド回路２０３の入力端子がそれぞれデータバスＢＵＳ1 およびビット幅制御信号ＢＷＣの入力端子φに接続されている。
オア回路２０８の入力端子がそれぞれアンド回路２０１、２０２の出力端子に接続され、オア回路２０８の出力端子がデータ出力端子ＤOUT0に接続され、アンド回路２０３の出力端子がデータ出力端子ＤOUT1に接続されている。
【００３２】
このような構成におけるデータの出力バッファはビット幅制御信号ＢＷＣに応じて、データ出力ビット数が制御される。
たとえば、ハイレベルのビット幅制御信号ＢＷＣが入力端子φに印加されている場合は、データバスＢＵＳ１ に印加されているデータ信号がアンド回路２０３を介してデータ出力端子ＤＯＵＴ１に出力される。また、このとき、インバータ２１０の出力端子にローレベルの信号が出力されるため、アンド回路２０２の出力端子にローレベルの信号が出力される。
【００３３】
また、図２に示すように、ビット幅制御信号ＢＷＣがハイレベルに設定されているとき、カラムアドレスデータの反転信号出力端子ＡＹＮ Ｂにハイレベルの信号が出力されるため、データバスの出力端子ＢＵＳ０ に印加されている信号がアンド回路２０１を介して、オア回路２０８の入力端子に入力され、さらにオア回路２０８を介してデータ出力端子ＤＯＵＴ０に出力される。
【００３４】
一方、ローレベルのビット幅制御信号ＢＷＣが入力端子φに印加されている場合は、アンド回路２０３がローレベルの信号が出力され、すなわち、データ出力端子ＤＯＵＴ１にローレベルの信号が出力される。
また、インバータ２１０の出力端子にハイレベルの信号が出力されるため、データ出力端子ＤＯＵＴ０の出力信号がカラムアドレス入力端子ＹＮ に印加されたカラムデータの最下位データによって決まる。
【００３５】
たとえば、カラムデータの最下位データがハイレベルの場合、カラムアドレス端子ＡＹＮ にハイレベルの信号が印加され、カラムアドレス端子ＡＹＮ Ｂにローレベルの信号が印加されるため、データバスＢＵＳ１ の出力端子に印加されたデータがアンド回路２０２およびオア回路２０８を介してデータ出力端子ＤＯＵＴ０に出力される。
カラムデータの最下位データがローレベルの場合、カラムアドレス端子ＡＹＮ Ｂにハイレベルの信号が印加され、カラムアドレス端子ＡＹＮ にローレベルの信号が印加されるため、データバスＢＵＳ０ の出力端子に印加されたデータがアンド回路２０１およびオア回路２０８を介してデータ出力端子ＤＯＵＴ０に出力される。
【００３６】
図５（ｂ）に示すように、データの入力バッファはアンド回路２０４，２０５…，２０７、オア回路２０９およびインバータ２１１，２１２，…，２１５および出力バッファ２１６，２１７，２１８，２１９によって構成されている。
【００３７】
インバータ２１１の入力端子がビット幅制御信号ＢＷＣの入力端子φに接続され、インバータ２１１の出力端子がアンド回路２０７の一方の入力端子に接続され、アンド回路２０７の他方の入力端子がデータ入力端子ＤＩＮ１ に接続されている。
アンド回路２０６の一方の入力端子がデータ入力端子ＤＩＮ０ に接続され、他方の入力端子がビット幅制御信号ＢＷＣの入力端子φに接続されている。
【００３８】
アンド回路２０４の一方の入力端子がカラムアドレス端子ＡＹＮ Ｂに接続され、他方の入力端子が入力イネーブル信号入力端子ＷＥに接続されている。
アンド回路２０４の出力端子がインバータ２１２の入力端子に接続され、さらに出力バッファ２１６、２１７の正のイネーブル信号端子に接続されている。出力バッファ２１６の入力端子がデータ入力端子ＤＩＮ０ に接続され、出力端子がデータバスの入力端子ＤＢＵＳ０ に接続されている。インバータ２１３の入力端子がデータ入力端子ＤＩＮ０ に接続され、出力端子が出力バッファ２１７の入力端子に接続されている。出力バッファ２１７の出力端子がデータバスの入力端子／ＤＢＵＳ０ に接続されている。
また、インバータ２１２の出力端子が出力バッファ２１６、２１７の負のイネーブル信号入力端子に接続されている。
【００３９】
アンド回路２０５の一方の入力端子がカラムアドレス端子ＡＹＮ に接続され、他方の入力端子が入力イネーブル信号入力端子ＷＥに接続されている。
アンド回路２０５の出力端子がインバータ２１４の入力端子に接続され、さらに出力バッファ２１８、２１９の正のイネーブル信号端子に接続されている。出力バッファ２１８の入力端子がオア回路２０９の出力端子に接続され、出力端子がデータバスの入力端子ＤＢＵＳ１ に接続されている。インバータ２１５の入力端子がオア回路２０９の出力端子に接続され、出力端子が出力バッファ２１９の入力端子に接続されている。出力バッファ２１９の出力端子がデータバスの入力端子／ＤＢＵＳ１ に接続されている。
また、インバータ２１４の出力端子が出力バッファ２１８、２１９の負のイネーブル信号入力端子に接続されている。
【００４０】
データ入力バッファが上述した構成において、入力端子φに入力されたビット幅制御信号ＢＷＣによって入力データのビット幅が制御される。
入力端子φにハイレベルのビット幅制御信号ＢＷＣが入力された場合は、データ入力端子ＤIN0 の信号がアンド回路２０６を介して、オア回路２０９の入力端子に入力され、さらにオア回路２０９を介して、出力バッファ２１８、インバータ２１５に入力される。また、図２に示すように、入力端子φにハイレベルのビット幅制御信号ＢＷＣが入力されたとき、カラムアドレス端子ＡＹN がハイレベルに設定されるため、イネーブル信号入力端子ＷＥにローレベルの信号が印加されているとき、アンド回路２０５の出力端子にローレベルの信号が出力され、出力バッファ２１８、２１９がともに非導通状態に設定されており、データバスへのデータの出力が行われず、そして、イネーブル信号入力端子ＷＥの立ち上がりエッジにおいて、アンド回路２０５の出力端子の信号がローレベルからハイレベルへと切り換えられ、出力バッファ２１８、２１９がともに導通状態に切り換わる。
【００４１】
このため、データ入力端子ＤＩＮ０ に入力された入力データがアンド回路２０６およびオア回路２０９を介して出力バッファ２１８の入力端子に入力され、さらにインバータ２１５を介して反転され、出力バッファ２１９の入力端子に入力される。そして、イネーブル信号入力端子ＷＥの立ち上がりエッジで、出力バッファ２１８、２１９がともに導通状態に切り換えられ、これらの出力バッファの入力端子に入力されたデータがそれぞれデータバス入力端子ＤＢＵＳ１ ，／ＤＢＵＳ１ に出力される。
【００４２】
これと同時に、データ入力端子ＤＩＮ０ に入力されたデータが出力バッファ２１６の入力端子に出力され、さらにインバータ２１３を介して反転され、出力バッファ２１７の入力端子に出力される。イネーブル信号入力端子ＷＥの立ち上がりエッジにおいて、アンド回路２０４の出力端子に出力された信号のレベルがローレベルからハイレベルに切り換わり、出力バッファ２１６、２１７がともに非導通状態から導通状態に切り換えられるため、これらの出力バッファの入力端子に入力されたデータがそれぞれデータバス入力端子ＤＢＵＳ０ ，／ＤＢＵＳ０ に出力される。
【００４３】
一方、ビット幅制御信号ＢＷＣ入力端子φにローレベルの信号が印加された場合、インバータ２１１の出力端子にハイレベルの信号が出力されるため、データ入力端子ＤＩＮ１ に入力された信号がアンド回路２０７およびオア回路２０９を介して出力バッファ２１８の入力端子に入力され、さらにインバータ２１５を介して反転され、出力バッファ２１９の入力端子に入力される。
【００４４】
また、これと同時に、データ入力端子ＤＩＮ０ に入力された信号が出力バッファ２１６の入力端子に入力され、さらにインバータ２１３を介して反転され、出力バッファ２１７の入力端子に入力される。
【００４５】
カラムアドレス入力端子ＹＮ にハイレベルのカラムアドレスデータが入力された場合、カラムアドレス端子ＡＹＮ にハイレベル、カラムアドレス端子ＡＹＮ Ｂにローレベルの信号がそれぞれ出力されるため、イネーブル信号入力端子ＷＥの信号がローレベルからハイレベルに切り換えられるとき、アンド回路２０５の出力端子に出力された信号がローレベルからハイレベルに切り換えられ、出力バッファ２１８、２１９が導通状態に切り換えられ、データ入力端子ＤＩＮ１ に入力されたデータがアンド回路２０７およびオア回路２０９を介して、さらに出力バッファ２１８を介してデータバス入力端子ＤＢＵＳ１ に出力され、また、オア回路２０９の出力端子の信号がインバータ２１５を介して反転され、出力バッファ２１９を介してデータバス入力端子／ＤＢＵＳ１ に出力される。
【００４６】
また、イネーブル信号入力端子ＷＥの立ち上がりエッジにおいて、出力バッファ２１６および２１７が導通状態に切り換えられるため、データ入力端子ＤＩＮ０ に入力されたデータが出力バッファ２１６を介してデータバス入力端子ＤＢＵＳ０ に出力され、さらにデータ入力端子ＤＩＮ０ に入力されたデータがインバータ２１３を介して反転され、出力バッファ２１７を介してデータバス入力端子／ＤＢＵＳ０ に出力される。
【００４７】
上述したように、ビット幅制御信号ＢＷＣがハイレベルに設定されているとき、イネーブル信号入力端子ＷＥの立ち上がりエッジにおいて、データ入力端子ＤＩＮ０ に入力されたデータおよびその反転されたデータがそれぞれデータバス入力端子ＤＢＵＳ０ ，／ＤＢＵＳ０ ，ＤＢＵＳ１ ，／ＤＢＵＳ１ に出力される。
一方、ビット幅制御信号ＢＷＣがローレベルに設定されているとき、イネーブル信号入力端子ＷＥの立ち上がりエッジにおいて、カラムアドレスの最下位データＹＮ に応じて、データ入力端子ＤＩＮ０ に入力されたデータおよびその反転されたデータがそれぞれデータバス入力端子ＤＢＵＳ０ ，／ＤＢＵＳ０ に出力され、データ入力端子ＤＩＮ１ に入力されたデータおよびその反転されたデータがそれぞれデータバス入力端子ＤＢＵＳ１ ，／ＤＢＵＳ１ に出力される。
【００４８】
図６は上述した入出力バッファ７０におけるデータ出力時のタイミングチャートである。
図６に示すように、チップイネーブル信号／ＣＥがアクティブ状態（ローレベル）に設定されたとき、カラムプリデコーダイネーブル信号ＹＤＥがハイレベルに設定される。そして、ビット幅制御信号ＢＷＣの入力端子φにローレベルの信号が入力されたとき、カラムプリデコーダイネーブル信号ＹＤＥと同期して、カラム線ＣＬ2Nもハイレベルに設定され、カラム線ＣＬ2N+1 がローレベルに保持され、カラム線ＣＬ2Nの電位変化に同期して、データバスＢＵＳ0 のデータがデータ出力端子ＤOUT0に出力され、データ出力端子ＤOUT1がもとの状態に保持される。
【００４９】
一方、ビット幅制御信号ＢＷＣの入力端子φにハイレベルの信号が入力されたとき、カラムプリデコーダイネーブル信号ＹＤＥと同期して、カラム線ＣＬ2N，ＣＬ2N+1 がともにハイレベルに設定される。そして、これらのカラム線の電位変化に同期して、データ出力端子ＤOUT0，ＤOUT1にそれぞれデータバスＢＵＳ0 ，ＢＵＳ1 のデータが出力される。すなわち、ビット幅制御信号ＢＷＣによって、出力データの幅が変化する。
すなわち、ビット幅制御信号ＢＷＣがローレベルに設定されたとき、出力データが１ビットとなり、出力データが出力端子ＤOUT0に出力される。ビット幅制御信号ＢＷＣがハイレベルに設定されたとき、出力データが２ビットとなり、出力データが出力端子ＤOUT0，ＤOUT1にそれぞれ出力される。
【００５０】
以上説明したように、本実施形態によれば、半導体記憶装置にビット幅制御信号ＢＷＣの入力端子φを設け、当該入力端子φに入力された信号をカラムアドレスバッファ４０、入出力バッファ７０にそれぞれ入力し、入力端子φにローレベルの信号が入力されたとき、半導体記憶装置の入出力端子のビット数が通常より１ビット増え、データの入出力の幅がビット幅制御信号ＢＷＣによって制御されるので、データ入出力のビット幅が外部入力ピンに入力された制御信号のレベルによって容易に変更でき、アプリケーションによらずに多ビット同時試験が可能となり、試験時間の短縮および試験パターンの開発工数が短縮できる。
【００５１】
なお、ＡＳＩＣメモリに本発明の半導体記憶装置が組み込まれることによって、ＡＳＩＣメモリにおける試験時間および試験パターンの開発工数の短縮を図れる。
【００５２】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、アプリケーションによらずに多ビット同時試験が可能となり、試験時間の短縮および試験パターンの開発工数が短縮できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の一実施形態を示すブロック図である。
【図２】カラムアドレスバッファの構成を示す回路図である。
【図３】カラムプリデコーダの構成を示す回路図である。
【図４】メモリアレイおよびカラムセレクタの構成を示す回路図である。
【図５】入出力バッファの構成を示す回路図である。
【図６】入出力バッファにおけるデータ出力のタイミングチャートである。
【図７】従来の半導体記憶装置の構成を示すブロック図である。
【符号の説明】
１０…ロウアドレスバッファ、２０…ロウプリデコーダ、３０…ロウデコーダ、４０…カラムアドレスバッファ、５０…カラムプリデコーダ、６０…カラムセレクタ、７０…入出力バッファ、１００…メモリアレイ、ＤＩＮ，ＤＩＮ０ ，ＤＩＮ１ …データ入力端子、ＤＯＵＴ ，ＤＯＵＴ０，ＤＯＵＴ１…データ出力端子、Ｙ０ ，Ｙ１ ，…，ＹＮ−１ ，ＹＮ …カラムアドレス入力端子、φ…ビット幅制御信号入力端子、ＡＣ０ ，ＡＣ１ ，…，ＡＣ２Ｎ，ＡＣ２Ｎ＋１…アンド回路、２０１，２０２，…，２０７…アンド回路、２０８，２０９…オア回路、２１０，２１１，…，２１５…インバータ、２１６，２１７，２１８，２１９…出力バッファ、ＷＬ０ ，ＷＬ１ ，…，ＷＬＮ …ワード線、ＢＬ０ ，／ＢＬ０ ，ＢＬ１ ，／ＢＬ１ ，…，ＢＬ２Ｎ＋１，／ＢＬ２Ｎ＋１…ビット線、ＣＬ０ ，ＣＬ１ ，…，ＣＬ２Ｎ，ＣＬ２Ｎ＋１…カラム線、ＭＣ００，ＭＣ０１，…，ＭＣ２Ｎ＋１，Ｎ…メモリセル、ＳＷ０Ａ，ＳＷ０Ｂ，ＳＷ１Ａ，ＳＷ１Ｂ，…，ＳＷ２Ｎ＋１Ａ ，ＳＷ２Ｎ＋１Ｂ …スイッチング回路、ＢＵＳ０ ，／ＢＵＳ０ ，ＢＵＳ１ ，／ＢＵＳ１ …データバス、ＤＢＵＳ０ ，／ＤＢＵＳ０ ，ＤＢＵＳ１ ，／ＤＢＵＳ１ …データバス入力端子
【発明の属する技術分野】
本発明は、半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来のロジックＩＣチップに内蔵されたメモリコアに対して試験を行うとき、外部に取り出されたメモリコアの各動作を制御する制御信号端子およびデータの入出力端子を介してデータの入出力が行われる。
【０００３】
図７はこのようなメモリコアの構成を示すブロック図である。
図７において、１０はロウアドレスバッファ、２０はロウプリデコーダ、３０はロウデコーダ、４０ａはカラムアドレスバッファ、５０ａはカラムプリデコーダ、６０ａはカラムセレクタ、７０は入出力バッファ、１００はメモリアレイ、ＤＩＮおよびＤＯＵＴ はデータ入力端子およびデータ出力端子をそれぞれ示している。
【０００４】
図示のように、ロウアドレスＲＯＷＡＤＲがロウアドレスバッファ１０に入力され、ロウアドレスバッファ１０を介してロウプリデコーダ２０に入力され、そして、ロウデコーダ３０に入力される。ロウプリデコーダ２０およびロウデコーダ３０によって、入力されたロウアドレスＲＯＷＡＤＲに応じて、所定のワード線が選択されアクティブ状態に設定される。
【０００５】
一方、カラムアドレスＣＬＭＡＤＲがカラムアドレスバッファ４０ａに入力され、カラムアドレスバッファ４０ａを介してカラムプリデコーダ５０ａに入力され、さらに、カラムセレクタ６０ａに入力される。カラムプリデコーダ５０ａおよびカラムセレクタ６０ａによって、入力されたカラムアドレスＣＬＭＡＤＲに応じて、所定のビット線が選択され、アクティブ状態に設定される。
【０００６】
上述したように、アクティブ状態に設定された選択ワード線および選択ビット線によって、これらの信号線の交差点に配置されたメモリセルが選択され、入出力バッファ７０ａを介して、データの入出力が行われる。
たとえば、データ入力、すなわち、メモリ書き込み時に、データ入力端子ＤＩＮに入力されたデータが入出力バッファ７０ａおよび選択されたビット線を介して、選択されたメモリセルに書き込まれる。
一方、データ出力、すなわち、メモリ読み出し時に、選択されたメモリセルから記憶データが読み出され、選択されたビット線および入出力バッファ７０ａを介してデータ出力端子ＤＯＵＴ に出力される。
【０００７】
【発明が解決しようとする課題】
ところで、上述した従来のメモリコアにおいては、アプリケーションによってメモリコアの信号端子およびデータ入出力端子数が決まっており、メモリコアの容量が増加していくと、試験時間の増大が問題となる。
また、アプリケーション毎にデータ入出力端子数を変更すると、テストパターンも別途に作成しなければならなく、メモリコア自体もアプリケーション毎に新たに開発しなければならないという問題がある。
【０００８】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、データ入出力端子数が外部信号によって容易に変更でき、アプリケーションによらず多ビットが同時に試験でき、試験時間および試験パターンの開発工数を短縮でき、アプリケーションの依存性を低減できる半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、複数のメモリセルが配列されたメモリアレイを有し、ロウアドレスおよびカラムアドレスに応じて、アクティブ状態に設定された選択ワード線および選択ビット線によってアドレス指定されたメモリセルを選択し、入出力回路を介して上記メモリアレイに対して、データの書き込みまたは読み出しを行う半導体記憶装置であって、入力された複数のカラムアドレスデータをそれぞれ同相信号および反転信号として出力する複数のアドレスバッファ回路を有し、当該複数のアドレスバッファ回路のうち、最下位のカラムアドレスデータが入力されるアドレスバッファ回路は、ビット幅制御信号が第１のレベルで入力されると入力された最下位のカラムアドレスデータの同相信号および反転信号の２つの信号を出力し、上記ビット幅制御信号が第２のレベルで入力されると上記最下位のカラムアドレスデータの入力レベルにかかわらず所定の同レベルの２つの信号を出力するカラムアドレスバッファと、上記カラムアドレスバッファ回路の上記複数のアドレスバッファ回路から出力された複数の信号に基づいて複数のカラム線のうち所定のカラム線をアクティブ状態に設定するカラムプリデコーダと、それぞれが異なる上記カラム線に接続され、上記ビット線とデータバスとを当該カラム線がアクティブ状態のときに導通状態とする複数のスイッチ回路を有するカラムセレクタと、を有し、上記入出力回路は、上記ビット幅制御信号および上記カラムアドレスバッファの最下位のアドレスバッファ回路の２つの出力信号を受けて、当該ビット幅制御信号が第１のレベルのときは、１つのデータバスの読み出しデータを出力し、上記ビット幅制御信号が第２のレベルのときは２つのデータバスの読み出しデータを出力する出力バッファと、上記ビット幅制御信号および上記カラムアドレスバッファの最下位のアドレスバッファ回路の２つの出力信号を受けて、当該ビット幅制御信号が第１のレベルのときは、２つのデータ入力端子の入力データを書き込みデータとして２つのデータバスに出力し、上記ビット幅制御信号が第２のレベルのときは１つのデータ入力端子の入力データを書き込みデータとして１つのデータバスに出力する入力バッファと、を有する。
【００１０】
さらに、本発明の半導体装置がＡＳＩＣメモリに組み込まれている。
【００１１】
本発明によれば、半導体記憶装置に外部からのビット幅制御信号の入力端子が設けられ、当該入力端子に入力されたビット幅制御信号によってデータ入出力回路の入出力のビット数が設定される。
たとえば、入出力回路にある複数の入出力端子の内、前記ビット幅制御信号に応じて、所定の数の入出力端子が選択され、これら選択された入出力端子を介してデータの入出力が行われる。
この結果、データの入出力の端子数が外部信号によって容易に変更でき、アプリケーションの依存性が低減できる。
【００１２】
また、ＡＳＩＣメモリに上述したようなメモリコアが組み込まれることによって、アプリケーションによらず多ビットが同時に試験でき、試験時間および試験パターンの開発工数の短縮を図れる。
【００１３】
【発明の実施の形態】
図１は、本発明に係る半導体記憶装置の一実施形態を示すブロック図である。
図１において、１０はロウアドレスバッファ、２０はロウプリデコーダ、３０はロウデコーダ、４０はカラムアドレスバッファ、５０はカラムプリデコーダ、６０はカラムセレクタ、７０は入出力バッファ、１００はメモリアレイ、ＤＩＮおよびＤＯＵＴ はデータ入力端子およびデータ出力端子をそれぞれ示している。
さらに、ＲＯＷＡＤＲはロウアドレス、ＣＬＭＡＤＲはカラムアドレス、ＢＷＣはビット幅制御信号をそれぞれ示している。
【００１４】
図示のように、ロウアドレスＲＯＷＡＤＲはロウアドレスバッファ１０に、カラムアドレスＣＬＭＡＤＲはカラムアドレスバッファ４０に、ビット幅制御信号ＢＷＣはカラムアドレスバッファ４０および入出力バッファ７０にそれぞれ入力される。
【００１５】
ロウアドレスバッファ１０に入力されたロウアドレスＲＯＷＡＤＲは、ロウアドレスバッファ１０を介して、ロウプリデコーダ２０に入力され、さらにロウデコーダ３０に入力される。ロウプリデコーダ２０およびロウデコーダ３０によって、入力されたロウアドレスＲＯＷＡＤＲに応じて、所定のワード線が選択され、アクティブ状態に設定される。
【００１６】
カラムアドレスバッファ４０に入力されたカラムアドレスＣＬＭＡＤＲは、カラムアドレスバッファ４０を介して、カラムプリデコーダ５０に入力され、さらにカラムセレクタ６０に入力される。カラムプリデコーダ５０およびカラムセレクタ６０によって、入力されたカラムアドレスＣＬＭＡＤＲに応じて、所定のビット線が選択され、アクティブ状態に設定される。
【００１７】
そして、アクティブ状態に設定された選択ワード線および選択ビット線の交差点に配置されたメモリセルが選択され、データの入出力が行われる。
たとえば、書き込み時に、入力端子ＤＩＮに入力されたデータが入出力バッファ７０によって読み込まれ、選択ビット線を介して、選択されたメモリセルに書き込まれる。読み出し時に、選択されたメモリセルに記憶されたデータが選択ビット線に読み出され、入出力バッファ７０を介して、出力端子ＤＯＵＴ に出力される。
【００１８】
なお、ここで、カラムアドレスバッファ４０および入出力バッファ７０にそれぞれビット幅制御信号ＢＷＣが入力され、このビット幅制御信号ＢＷＣに応じて、入出力データのビット数が設定される。
以下、メモリコアを構成するカラムアドレスバッファ４０、カラムプリデコーダ５０、カラムセレクタ６０、入出力バッファ７０およびメモリアレイ１００の各部分の構成およびそれらの動作について説明する。
【００１９】
図２はカラムアドレスバッファ４０の構成を示す回路図である。
図２において、Ｙ０ ，Ｙ１ ，…，ＹＮ−１ ，ＹＮ はカラムアドレスＣＬＭＡＤＲの入力端子、φはビット幅制御信号ＢＷＣ入力端子、ＡＹ０ は入力端子Ｙ０ に入力されたアドレスデータの同相信号、ＡＹ０ Ｂは入力端子Ｙ０ に入力されたアドレスデータの反転信号、ＡＹ１ は入力端子Ｙ１ に入力されたアドレスデータの同相信号、ＡＹ１ Ｂは入力端子Ｙ１ に入力されたアドレスデータの反転信号、ＡＹＮ−１ は入力端子ＹＮ−１ に入力されたアドレスデータの同相信号、ＡＹＮ−１ Ｂは入力端子ＹＮ−１ に入力されたアドレスデータの反転信号、ＡＹＮ は入力端子ＹＮ に入力されたアドレスデータの同相信号、ＡＹＮ Ｂは入力端子ＹＮ に入力されたアドレスデータの反転信号の出力端子をそれぞれ示している。
【００２０】
図示のように、カラムアドレス入力端子Ｙ０ ，Ｙ１ ，…，ＹＮ−１ に入力されたカラムアドレスデータがそれぞれバッファ回路を介して、同相信号の出力端子ＡＹ０ ，ＡＹ１ ，…，ＡＹＮ−１ に出力され、さらにインバータを介して、反転信号出力端子ＡＹ０ Ｂ，ＡＹ１ Ｂ，…，ＡＹＮ−１ Ｂに出力される。
たとえば、図示のように入力端子Ｙ０ に入力されたカラムアドレスデータがバッファ回路ＢＵＦ０ を介して、同相信号出力端子ＡＹ０ に出力され、さらにインバータＩＮＶ０ を介して反転信号出力端子ＡＹ０ Ｂに出力される。
【００２１】
そして、カラムアドレスバッファ４０の最下位のアドレスのバッファ回路が他のバッファ回路とは構造が異なる。このバッファ回路は入力端子φに入力されたビット幅制御信号ＢＷＣによって動作が制御される。
最下位アドレスの入力端子ＹＮ がオア回路ＯＣＢ１の一方の入力端子およびインバータＩＮＶＮ の入力端子に接続され、インバータＩＮＶＮ の出力端子がオア回路ＯＣＢ２の一方の入力端子に接続されている。さらに、ビット幅制御信号ＢＷＣの入力端子φがオア回路ＯＣＢ１およびオア回路ＯＣＢ２の他方の入力端子に接続されている。
【００２２】
入力端子φにローレベル（第１のレベル）のビット幅制御信号ＢＷＣが入力されるとき、入力端子ＹN に入力された最下位アドレスの同相信号の同相信号出力端子ＡＹN に出力され、その反転信号が反転信号出力端子ＡＹN Ｂに出力される。
一方、入力端子φにハイレベル（第２のレベル）のビット幅制御信号ＢＷＣが入力されるとき、オア回路ＯＣB1およびオア回路ＯＣB2がともにハイレベルの信号が出力され、すなわち、最下位アドレスデータの同相信号出力端子ＡＹN および反転信号出力端子ＡＹN
Ｂにハイレベルの信号が出力される。
【００２３】
図３はカラムプリデコーダ５０の構成を示す回路図である。
図３において、ＡＣ０ ，ＡＣ１ ，…，ＡＣ２Ｎ，ＡＣ２Ｎ＋１はアンド回路、ＣＬ０ ，ＣＬ１ ，…，ＣＬ２Ｎ，ＣＬ２Ｎ＋１はカラム線をそれぞれ示している。
図示のように、カラムプリデコーダ５０は複数個のアンド回路ＡＣ０ ，ＡＣ１ ，…，ＡＣ２Ｎ，ＡＣ２Ｎ＋１によって構成され、これらのアンド回路ＡＣ０ ，ＡＣ１ ，…，ＡＣ２Ｎ，ＡＣ２Ｎ＋１の入力端子にカラムアドレスバッファ４０からのアドレスデータの同相信号および反転信号がそれぞれ異なる組み合わせで入力されている。
なお、これらのアンド回路ＡＣ０ ，ＡＣ１ ，…，ＡＣ２Ｎ，ＡＣ２Ｎ＋１にはカラムプリデコーダのイネーブル信号ＹＤＥがそれぞれ入力され、このイネーブル信号ＹＤＥによってカラムプリデコーダ５０の動作が制御される。
【００２４】
たとえば、イネーブル信号ＹＤＥがハイレベルのとき、アンド回路ＡＣ０ ，ＡＣ１ ，…，ＡＣ２Ｎ，ＡＣ２Ｎ＋１がそれぞれの入力端子に入力されたアドレスデータの同相信号またはそれらの反転信号に応じて、カラム線ＣＬ０ ，ＣＬ１ ，…，ＣＬ２Ｎ，ＣＬ２Ｎ＋１の内所定のカラム線がアクティブ状態に設定される。
たとえば、最下位のアドレスデータ入力端子ＹＮ にローレベルの信号が入力されたとき、偶数番目のカラム線がアクティブ状態に設定され、最下位のアドレスデータ入力端子ＹＮ にハイレベルの信号が入力されたとき、奇数番目のカラム線がアクティブ状態に設定される。
【００２５】
図４はメモリアレイ１００とカラムセレクタ６０との構成を示す回路図である。
図４において、ＷＬ０ ，ＷＬ１ ，…，ＷＬＮ はワード線、ＣＬ０ ，ＣＬ１ ，…，ＣＬ２Ｎ，ＣＬ２Ｎ＋１はカラム線、ＢＬ０ ，／ＢＬ０ ，ＢＬ１ ，／ＢＬ１ ，…，ＢＬ２Ｎ＋１，／ＢＬ２Ｎ＋１はビット線、ＭＣ００，ＭＣ０１，…，ＭＣ２Ｎ＋１，Ｎはメモリセル、ＢＵＳ０ ，／ＢＵＳ０ ，ＢＵＳ１ ，／ＢＵＳ１ はデータバス、ＳＷ０Ａ，ＳＷ０Ｂ，ＳＷ１Ａ，ＳＷ１Ｂ，…，ＳＷ２Ｎ＋１Ａ ，ＳＷ２Ｎ＋１Ｂ はスイッチング回路をそれぞれ示している。
【００２６】
メモリアレイ１００において、メモリセルＭＣ００，ＭＣ０１，，ＭＣ２Ｎ＋１，Ｎが行列状に配置され、２Ｎ＋２行、Ｎ＋１列のメモリアレイが構成されている。各列に配置されたメモリセルがそれぞれワード線ＷＬ０ ，ＷＬ１ ，…，ＷＬＮ＋１ に接続され、各行に配置されたメモリセルがそれぞれペアを成しているビット線ＢＬ０ ，／ＢＬ０ ，ＢＬ１ ，／ＢＬ１ ，…，ＢＬ２Ｎ＋１，／ＢＬ２Ｎ＋１に接続されている。ビット線ＢＬ０ ，／ＢＬ０ ，ＢＬ１ ，／ＢＬ１ ，…，ＢＬ２Ｎ＋１，／ＢＬ２Ｎ＋１がそれぞれペアを成しているスイッチング回路ＳＷ０Ａ，ＳＷ０Ｂ，ＳＷ１Ａ，ＳＷ１Ｂ，…，ＳＷ２Ｎ＋１Ａ ，ＳＷ２Ｎ＋１Ｂ を介してデータバスＢＵＳ０ ，／ＢＵＳ０ ，ＢＵＳ１ ，／ＢＵＳ１ に接続されている。
【００２７】
スイッチング回路ＳＷ０Ａ，ＳＷ０Ｂ，ＳＷ１Ａ，ＳＷ１Ｂ，…，ＳＷ２Ｎ＋１Ａ ，ＳＷ２Ｎ＋１Ｂ は、たとえば、ｎＭＯＳトランジスタによって構成され、これらのｎＭＯＳトランジスタのゲート電極がそれぞれカラム線ＣＬ０ ，ＣＬ１ ，…，ＣＬ２Ｎ，ＣＬ２Ｎ＋１に接続されている。
たとえば、入力されたカラムアドレスＣＬＭＡＤＲに応じて、所定のカラム線ＣＬｉ がハイレベル状態、すなわち、アクティブ状態に設定されているとき、ペアを成しているスイッチング回路ＳＷｉＡ，ＳＷｉＢがともに導通状態に設定され、奇数番目のビット線ＢＬｉ ，／ＢＬｉ がデータバスＢＵＳ０ ，／ＢＵＳ０ に接続され、偶数番目のビット線ＢＬｉ ，／ＢＬｉ がデータバスＢＵＳ１ ，／ＢＵＳ１ にそれぞれ接続される。
【００２８】
ワード線ＷＬ０ ，ＷＬ１ ，…，ＷＬＮ＋１ がそれぞれロウデコーダ３０に接続され、ロウデコーダ３０によって、入力されたロウアドレスＲＯＷＡＤＲに応じて、所定ワード線ＷＬｊ がアクティブ状態に設定されたとき、選択されたワード線ＷＬｊ および選択されたビット線ＢＬｉ ，／ＢＬｉ の交点に配置されているメモリセルＭＣｊｉが選択され、当該メモリセルＭＣｉｊに対して、データの書き込みまたは読み出しが行われる。
【００２９】
たとえば、データの読み出しが行われるとき、選択されたメモリセルＭＣｉｊに記憶されているデータがビット線ＢＬｉ に、記憶されているデータの反転データがビット線／ＢＬｉ にそれぞれ出力され、スイッチング回路ＳＷｉＡ，ＳＷｉＢを介してデータバスＢＵＳｉ ，／ＢＵＳｉ に出力される。
一方、データの書き込みが行われるとき、データバスＢＵＳｉ ，／ＢＵＳｉ に印加された書き込みデータおよびその反転データがそれぞれスイッチング回路ＳＷｉＡ，ＳＷｉＢを介してビット線ＢＬｉ ，／ＢＬｉ に入力され、さらに選択されたメモリセルＭＣｉｊに書き込まれる。
【００３０】
図５は入出力バッファ７０の構成を示す回路図である。
図５において、２０１，２０２，…，２０７はアンド回路、２０８，２０９はオア回路、２１０，２１１，…，２１５はインバータ、２１６，２１７，２１８，２１９は出力バッファ、ＤＯＵＴ０，ＤＯＵＴ１はデータ出力端子、ＤＩＮ０ ，ＤＩＮ１ はデータ入力端子、ＤＢＵＳ０ ，／ＤＢＵＳ０ ，ＤＢＵＳ１ ，／ＤＢＵＳ１ はデータバスへの入力端子をそれぞれ示している。
なお、図５（ａ）はデータの出力バッファの回路図であり、図５（ｂ）はデータの入力バッファの回路図である。
【００３１】
図５（ａ）に示すように、データの出力バッファはアンド回路２０１，２０２，２０３、オア回路２０８およびインバータ２１０によって構成されている。
アンド回路２０１の入力端子がそれぞれデータバスＢＵＳ0 、カラムアドレスの反転信号出力端子ＡＹ N Ｂに接続され、アンド回路２０２の入力端子がそれぞれデータバスＢＵＳ1 、カラムアドレスの同相信号出力端子ＡＹ N およびおインバータ２１０の出力端子に接続されている。
インバータ２１０の入力端子がビット幅制御信号ＢＷＣの入力端子φに接続され、また、アンド回路２０３の入力端子がそれぞれデータバスＢＵＳ1 およびビット幅制御信号ＢＷＣの入力端子φに接続されている。
オア回路２０８の入力端子がそれぞれアンド回路２０１、２０２の出力端子に接続され、オア回路２０８の出力端子がデータ出力端子ＤOUT0に接続され、アンド回路２０３の出力端子がデータ出力端子ＤOUT1に接続されている。
【００３２】
このような構成におけるデータの出力バッファはビット幅制御信号ＢＷＣに応じて、データ出力ビット数が制御される。
たとえば、ハイレベルのビット幅制御信号ＢＷＣが入力端子φに印加されている場合は、データバスＢＵＳ１ に印加されているデータ信号がアンド回路２０３を介してデータ出力端子ＤＯＵＴ１に出力される。また、このとき、インバータ２１０の出力端子にローレベルの信号が出力されるため、アンド回路２０２の出力端子にローレベルの信号が出力される。
【００３３】
また、図２に示すように、ビット幅制御信号ＢＷＣがハイレベルに設定されているとき、カラムアドレスデータの反転信号出力端子ＡＹＮ Ｂにハイレベルの信号が出力されるため、データバスの出力端子ＢＵＳ０ に印加されている信号がアンド回路２０１を介して、オア回路２０８の入力端子に入力され、さらにオア回路２０８を介してデータ出力端子ＤＯＵＴ０に出力される。
【００３４】
一方、ローレベルのビット幅制御信号ＢＷＣが入力端子φに印加されている場合は、アンド回路２０３がローレベルの信号が出力され、すなわち、データ出力端子ＤＯＵＴ１にローレベルの信号が出力される。
また、インバータ２１０の出力端子にハイレベルの信号が出力されるため、データ出力端子ＤＯＵＴ０の出力信号がカラムアドレス入力端子ＹＮ に印加されたカラムデータの最下位データによって決まる。
【００３５】
たとえば、カラムデータの最下位データがハイレベルの場合、カラムアドレス端子ＡＹＮ にハイレベルの信号が印加され、カラムアドレス端子ＡＹＮ Ｂにローレベルの信号が印加されるため、データバスＢＵＳ１ の出力端子に印加されたデータがアンド回路２０２およびオア回路２０８を介してデータ出力端子ＤＯＵＴ０に出力される。
カラムデータの最下位データがローレベルの場合、カラムアドレス端子ＡＹＮ Ｂにハイレベルの信号が印加され、カラムアドレス端子ＡＹＮ にローレベルの信号が印加されるため、データバスＢＵＳ０ の出力端子に印加されたデータがアンド回路２０１およびオア回路２０８を介してデータ出力端子ＤＯＵＴ０に出力される。
【００３６】
図５（ｂ）に示すように、データの入力バッファはアンド回路２０４，２０５…，２０７、オア回路２０９およびインバータ２１１，２１２，…，２１５および出力バッファ２１６，２１７，２１８，２１９によって構成されている。
【００３７】
インバータ２１１の入力端子がビット幅制御信号ＢＷＣの入力端子φに接続され、インバータ２１１の出力端子がアンド回路２０７の一方の入力端子に接続され、アンド回路２０７の他方の入力端子がデータ入力端子ＤＩＮ１ に接続されている。
アンド回路２０６の一方の入力端子がデータ入力端子ＤＩＮ０ に接続され、他方の入力端子がビット幅制御信号ＢＷＣの入力端子φに接続されている。
【００３８】
アンド回路２０４の一方の入力端子がカラムアドレス端子ＡＹＮ Ｂに接続され、他方の入力端子が入力イネーブル信号入力端子ＷＥに接続されている。
アンド回路２０４の出力端子がインバータ２１２の入力端子に接続され、さらに出力バッファ２１６、２１７の正のイネーブル信号端子に接続されている。出力バッファ２１６の入力端子がデータ入力端子ＤＩＮ０ に接続され、出力端子がデータバスの入力端子ＤＢＵＳ０ に接続されている。インバータ２１３の入力端子がデータ入力端子ＤＩＮ０ に接続され、出力端子が出力バッファ２１７の入力端子に接続されている。出力バッファ２１７の出力端子がデータバスの入力端子／ＤＢＵＳ０ に接続されている。
また、インバータ２１２の出力端子が出力バッファ２１６、２１７の負のイネーブル信号入力端子に接続されている。
【００３９】
アンド回路２０５の一方の入力端子がカラムアドレス端子ＡＹＮ に接続され、他方の入力端子が入力イネーブル信号入力端子ＷＥに接続されている。
アンド回路２０５の出力端子がインバータ２１４の入力端子に接続され、さらに出力バッファ２１８、２１９の正のイネーブル信号端子に接続されている。出力バッファ２１８の入力端子がオア回路２０９の出力端子に接続され、出力端子がデータバスの入力端子ＤＢＵＳ１ に接続されている。インバータ２１５の入力端子がオア回路２０９の出力端子に接続され、出力端子が出力バッファ２１９の入力端子に接続されている。出力バッファ２１９の出力端子がデータバスの入力端子／ＤＢＵＳ１ に接続されている。
また、インバータ２１４の出力端子が出力バッファ２１８、２１９の負のイネーブル信号入力端子に接続されている。
【００４０】
データ入力バッファが上述した構成において、入力端子φに入力されたビット幅制御信号ＢＷＣによって入力データのビット幅が制御される。
入力端子φにハイレベルのビット幅制御信号ＢＷＣが入力された場合は、データ入力端子ＤIN0 の信号がアンド回路２０６を介して、オア回路２０９の入力端子に入力され、さらにオア回路２０９を介して、出力バッファ２１８、インバータ２１５に入力される。また、図２に示すように、入力端子φにハイレベルのビット幅制御信号ＢＷＣが入力されたとき、カラムアドレス端子ＡＹN がハイレベルに設定されるため、イネーブル信号入力端子ＷＥにローレベルの信号が印加されているとき、アンド回路２０５の出力端子にローレベルの信号が出力され、出力バッファ２１８、２１９がともに非導通状態に設定されており、データバスへのデータの出力が行われず、そして、イネーブル信号入力端子ＷＥの立ち上がりエッジにおいて、アンド回路２０５の出力端子の信号がローレベルからハイレベルへと切り換えられ、出力バッファ２１８、２１９がともに導通状態に切り換わる。
【００４１】
このため、データ入力端子ＤＩＮ０ に入力された入力データがアンド回路２０６およびオア回路２０９を介して出力バッファ２１８の入力端子に入力され、さらにインバータ２１５を介して反転され、出力バッファ２１９の入力端子に入力される。そして、イネーブル信号入力端子ＷＥの立ち上がりエッジで、出力バッファ２１８、２１９がともに導通状態に切り換えられ、これらの出力バッファの入力端子に入力されたデータがそれぞれデータバス入力端子ＤＢＵＳ１ ，／ＤＢＵＳ１ に出力される。
【００４２】
これと同時に、データ入力端子ＤＩＮ０ に入力されたデータが出力バッファ２１６の入力端子に出力され、さらにインバータ２１３を介して反転され、出力バッファ２１７の入力端子に出力される。イネーブル信号入力端子ＷＥの立ち上がりエッジにおいて、アンド回路２０４の出力端子に出力された信号のレベルがローレベルからハイレベルに切り換わり、出力バッファ２１６、２１７がともに非導通状態から導通状態に切り換えられるため、これらの出力バッファの入力端子に入力されたデータがそれぞれデータバス入力端子ＤＢＵＳ０ ，／ＤＢＵＳ０ に出力される。
【００４３】
一方、ビット幅制御信号ＢＷＣ入力端子φにローレベルの信号が印加された場合、インバータ２１１の出力端子にハイレベルの信号が出力されるため、データ入力端子ＤＩＮ１ に入力された信号がアンド回路２０７およびオア回路２０９を介して出力バッファ２１８の入力端子に入力され、さらにインバータ２１５を介して反転され、出力バッファ２１９の入力端子に入力される。
【００４４】
また、これと同時に、データ入力端子ＤＩＮ０ に入力された信号が出力バッファ２１６の入力端子に入力され、さらにインバータ２１３を介して反転され、出力バッファ２１７の入力端子に入力される。
【００４５】
カラムアドレス入力端子ＹＮ にハイレベルのカラムアドレスデータが入力された場合、カラムアドレス端子ＡＹＮ にハイレベル、カラムアドレス端子ＡＹＮ Ｂにローレベルの信号がそれぞれ出力されるため、イネーブル信号入力端子ＷＥの信号がローレベルからハイレベルに切り換えられるとき、アンド回路２０５の出力端子に出力された信号がローレベルからハイレベルに切り換えられ、出力バッファ２１８、２１９が導通状態に切り換えられ、データ入力端子ＤＩＮ１ に入力されたデータがアンド回路２０７およびオア回路２０９を介して、さらに出力バッファ２１８を介してデータバス入力端子ＤＢＵＳ１ に出力され、また、オア回路２０９の出力端子の信号がインバータ２１５を介して反転され、出力バッファ２１９を介してデータバス入力端子／ＤＢＵＳ１ に出力される。
【００４６】
また、イネーブル信号入力端子ＷＥの立ち上がりエッジにおいて、出力バッファ２１６および２１７が導通状態に切り換えられるため、データ入力端子ＤＩＮ０ に入力されたデータが出力バッファ２１６を介してデータバス入力端子ＤＢＵＳ０ に出力され、さらにデータ入力端子ＤＩＮ０ に入力されたデータがインバータ２１３を介して反転され、出力バッファ２１７を介してデータバス入力端子／ＤＢＵＳ０ に出力される。
【００４７】
上述したように、ビット幅制御信号ＢＷＣがハイレベルに設定されているとき、イネーブル信号入力端子ＷＥの立ち上がりエッジにおいて、データ入力端子ＤＩＮ０ に入力されたデータおよびその反転されたデータがそれぞれデータバス入力端子ＤＢＵＳ０ ，／ＤＢＵＳ０ ，ＤＢＵＳ１ ，／ＤＢＵＳ１ に出力される。
一方、ビット幅制御信号ＢＷＣがローレベルに設定されているとき、イネーブル信号入力端子ＷＥの立ち上がりエッジにおいて、カラムアドレスの最下位データＹＮ に応じて、データ入力端子ＤＩＮ０ に入力されたデータおよびその反転されたデータがそれぞれデータバス入力端子ＤＢＵＳ０ ，／ＤＢＵＳ０ に出力され、データ入力端子ＤＩＮ１ に入力されたデータおよびその反転されたデータがそれぞれデータバス入力端子ＤＢＵＳ１ ，／ＤＢＵＳ１ に出力される。
【００４８】
図６は上述した入出力バッファ７０におけるデータ出力時のタイミングチャートである。
図６に示すように、チップイネーブル信号／ＣＥがアクティブ状態（ローレベル）に設定されたとき、カラムプリデコーダイネーブル信号ＹＤＥがハイレベルに設定される。そして、ビット幅制御信号ＢＷＣの入力端子φにローレベルの信号が入力されたとき、カラムプリデコーダイネーブル信号ＹＤＥと同期して、カラム線ＣＬ2Nもハイレベルに設定され、カラム線ＣＬ2N+1 がローレベルに保持され、カラム線ＣＬ2Nの電位変化に同期して、データバスＢＵＳ0 のデータがデータ出力端子ＤOUT0に出力され、データ出力端子ＤOUT1がもとの状態に保持される。
【００４９】
一方、ビット幅制御信号ＢＷＣの入力端子φにハイレベルの信号が入力されたとき、カラムプリデコーダイネーブル信号ＹＤＥと同期して、カラム線ＣＬ2N，ＣＬ2N+1 がともにハイレベルに設定される。そして、これらのカラム線の電位変化に同期して、データ出力端子ＤOUT0，ＤOUT1にそれぞれデータバスＢＵＳ0 ，ＢＵＳ1 のデータが出力される。すなわち、ビット幅制御信号ＢＷＣによって、出力データの幅が変化する。
すなわち、ビット幅制御信号ＢＷＣがローレベルに設定されたとき、出力データが１ビットとなり、出力データが出力端子ＤOUT0に出力される。ビット幅制御信号ＢＷＣがハイレベルに設定されたとき、出力データが２ビットとなり、出力データが出力端子ＤOUT0，ＤOUT1にそれぞれ出力される。
【００５０】
以上説明したように、本実施形態によれば、半導体記憶装置にビット幅制御信号ＢＷＣの入力端子φを設け、当該入力端子φに入力された信号をカラムアドレスバッファ４０、入出力バッファ７０にそれぞれ入力し、入力端子φにローレベルの信号が入力されたとき、半導体記憶装置の入出力端子のビット数が通常より１ビット増え、データの入出力の幅がビット幅制御信号ＢＷＣによって制御されるので、データ入出力のビット幅が外部入力ピンに入力された制御信号のレベルによって容易に変更でき、アプリケーションによらずに多ビット同時試験が可能となり、試験時間の短縮および試験パターンの開発工数が短縮できる。
【００５１】
なお、ＡＳＩＣメモリに本発明の半導体記憶装置が組み込まれることによって、ＡＳＩＣメモリにおける試験時間および試験パターンの開発工数の短縮を図れる。
【００５２】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、アプリケーションによらずに多ビット同時試験が可能となり、試験時間の短縮および試験パターンの開発工数が短縮できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の一実施形態を示すブロック図である。
【図２】カラムアドレスバッファの構成を示す回路図である。
【図３】カラムプリデコーダの構成を示す回路図である。
【図４】メモリアレイおよびカラムセレクタの構成を示す回路図である。
【図５】入出力バッファの構成を示す回路図である。
【図６】入出力バッファにおけるデータ出力のタイミングチャートである。
【図７】従来の半導体記憶装置の構成を示すブロック図である。
【符号の説明】
１０…ロウアドレスバッファ、２０…ロウプリデコーダ、３０…ロウデコーダ、４０…カラムアドレスバッファ、５０…カラムプリデコーダ、６０…カラムセレクタ、７０…入出力バッファ、１００…メモリアレイ、ＤＩＮ，ＤＩＮ０ ，ＤＩＮ１ …データ入力端子、ＤＯＵＴ ，ＤＯＵＴ０，ＤＯＵＴ１…データ出力端子、Ｙ０ ，Ｙ１ ，…，ＹＮ−１ ，ＹＮ …カラムアドレス入力端子、φ…ビット幅制御信号入力端子、ＡＣ０ ，ＡＣ１ ，…，ＡＣ２Ｎ，ＡＣ２Ｎ＋１…アンド回路、２０１，２０２，…，２０７…アンド回路、２０８，２０９…オア回路、２１０，２１１，…，２１５…インバータ、２１６，２１７，２１８，２１９…出力バッファ、ＷＬ０ ，ＷＬ１ ，…，ＷＬＮ …ワード線、ＢＬ０ ，／ＢＬ０ ，ＢＬ１ ，／ＢＬ１ ，…，ＢＬ２Ｎ＋１，／ＢＬ２Ｎ＋１…ビット線、ＣＬ０ ，ＣＬ１ ，…，ＣＬ２Ｎ，ＣＬ２Ｎ＋１…カラム線、ＭＣ００，ＭＣ０１，…，ＭＣ２Ｎ＋１，Ｎ…メモリセル、ＳＷ０Ａ，ＳＷ０Ｂ，ＳＷ１Ａ，ＳＷ１Ｂ，…，ＳＷ２Ｎ＋１Ａ ，ＳＷ２Ｎ＋１Ｂ …スイッチング回路、ＢＵＳ０ ，／ＢＵＳ０ ，ＢＵＳ１ ，／ＢＵＳ１ …データバス、ＤＢＵＳ０ ，／ＤＢＵＳ０ ，ＤＢＵＳ１ ，／ＤＢＵＳ１ …データバス入力端子
Claims (2)
- 複数のメモリセルが配列されたメモリアレイを有し、ロウアドレスおよびカラムアドレスに応じて、アクティブ状態に設定された選択ワード線および選択ビット線によってアドレス指定されたメモリセルを選択し、入出力回路を介して上記メモリアレイに対して、データの書き込みまたは読み出しを行う半導体記憶装置であって、
入力された複数のカラムアドレスデータをそれぞれ同相信号および反転信号として出力する複数のアドレスバッファ回路を有し、当該複数のアドレスバッファ回路のうち、最下位のカラムアドレスデータが入力されるアドレスバッファ回路は、ビット幅制御信号が第１のレベルで入力されると入力された最下位のカラムアドレスデータの同相信号および反転信号の２つの信号を出力し、上記ビット幅制御信号が第２のレベルで入力されると上記最下位のカラムアドレスデータの入力レベルにかかわらず所定の同レベルの２つの信号を出力するカラムアドレスバッファと、
上記カラムアドレスバッファ回路の上記複数のアドレスバッファ回路から出力された複数の信号に基づいて複数のカラム線のうち所定のカラム線をアクティブ状態に設定するカラムプリデコーダと、
それぞれが異なる上記カラム線に接続され、上記ビット線とデータバスとを当該カラム線がアクティブ状態のときに導通状態とする複数のスイッチ回路を有するカラムセレクタと、を有し、
上記入出力回路は、
上記ビット幅制御信号および上記カラムアドレスバッファの最下位のアドレスバッファ回路の２つの出力信号を受けて、当該ビット幅制御信号が第１のレベルのときは、１つのデータバスの読み出しデータを出力し、上記ビット幅制御信号が第２のレベルのときは２つのデータバスの読み出しデータを出力する出力バッファと、
上記ビット幅制御信号および上記カラムアドレスバッファの最下位のアドレスバッファ回路の２つの出力信号を受けて、当該ビット幅制御信号が第１のレベルのときは、２つのデータ入力端子の入力データを書き込みデータとして２つのデータバスに出力し、上記ビット幅制御信号が第２のレベルのときは１つのデータ入力端子の入力データを書き込みデータとして１つのデータバスに出力する入力バッファと、を有する
半導体記憶装置。 - ＡＳＩＣメモリに組み込まれている
請求項１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04509296A JP3557774B2 (ja) | 1996-03-01 | 1996-03-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04509296A JP3557774B2 (ja) | 1996-03-01 | 1996-03-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09237498A JPH09237498A (ja) | 1997-09-09 |
| JP3557774B2 true JP3557774B2 (ja) | 2004-08-25 |
Family
ID=12709677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04509296A Expired - Fee Related JP3557774B2 (ja) | 1996-03-01 | 1996-03-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3557774B2 (ja) |
-
1996
- 1996-03-01 JP JP04509296A patent/JP3557774B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09237498A (ja) | 1997-09-09 |
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