JP3604818B2 - 半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）におけるハンプ（ｈｕｍｐ）特性を改善したトレンチ法の半導体装置の製造方法に関する。
【従来の技術】
一般的に、半導体装置の製造に広く用いられる選択的酸化による素子分離方法（Ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ ； ＬＯＣＯＳ）は、側面酸化によるバーズビーク（ｂｉｒｄ’ｓ ｂｅａｋ）現象、熱工程で誘発されるバッファ層の応力によるシリコン基板の結晶欠陥およびチャネル形成を阻止するためにイオン注入された不純物の再分布などの問題により、半導体装置の電気的特性の向上および高集積化を妨げる原因となっている。
【０００２】
ＬＯＣＯＳ法の問題点を改善するための方法の一つとして、半導体基板を蝕刻してトレンチを形成し、これに絶縁物質を埋め込んで素子分離層を形成するＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）方法が提案された。
このＳＴＩ法は、素子分離膜の形成において、ＬＯＣＯＳ法のように熱酸化工程によらないため、熱酸化工程により誘発されるＬＯＣＯＳ法の短所をある程度軽減することができる。ＳＴＩ法に拠れば、ＳＴＩの深さを調節することにより、１Ｇクラス以上のＤＲＡＭの高集積化のために必要な０．２μｍ以下の幅を有する素子分離層（即ち、トレンチ）の形成が可能である。
図１は、従来のトレンチ分離方法により製作されたＭＯＳＦＥＴの問題点を説明するための断面図であり、この技術は、『Ｗ． Ｔｏｎｔｉ ｅｔｃ．，”Ｉｍｐａｃｔ ｏｆ Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ ｏｎ Ｒｅｌｉａｂｉｌｉｔｙ ｏｆ Ｂｕｒｉｅｄ ａｎｄ Ｓｕｒｆａｃｅ−Ｃｈａｎｎｅｌ ｓｕｂ−μｍ ＰＦＥＴ” ＩＲＰＳ， ｐｐ．２４−２９，１９９５』に開示されている。
図１に示すように、トランジスタのポリシリコンゲート９は、トレンチに埋め込まれた素子分離層５の上方の縁における鋭い角部分を埋め込む。従って、ゲート９に電圧が印加されると、埋め込まれた角部分の電界の強さは、本来のトランジスタのチャンネル７より強くなり、この角部分において反転層が先に形成される。
さらに、ＮＭＯＳトランジスタの場合には、ウェルおよびスレショルド電圧調節のために活性領域に注入される不純物としてホウ素（ｂｏｒｏｎ）を使うため、偏析（ｓｅｇｒｅｇａｔｉｏｎ）効果により後続の熱処理工程時に、当該不純物が素子分離酸化膜５の方向に抜け出るようになる。このため、活性領域の中央部位よりもトレンチ（ＳＴＩ）と接する縁における鋭い角部分の不純物濃度が低くなる。
その結果、従来技術により製造されたトランジスタにおいて、チャネル幅を変化させた場合のスレショルド電圧の特性を示した図２のグラフから明らかなように、トランジスタのチャネル部分のスレッショルド電圧（Ａ曲線参照）と角部分のスレショルド電圧（Ｂ曲線参照）とは大きな差異を示す。
即ち、前記トランジスタは、動作中にスレショルド電圧が変化するようになり、サブスレショルド領域で電流のハンプ現象を起こす。従って、トランジスタのリーク電流の増加およびオン・オフ特性の劣化を招く。
このような問題点は、素子のチャネル幅が狭くなるほど、即ち、集積度が高くなるほど顕著になる。
【発明の解決しようとする課題】
本発明は、上記の問題点に鑑みてなされたものであり、ＳＴＩにおけるハンプ現象を低減し、特性を向上した素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
前記の目的を達成するために本発明のＳＴＩ方法は、半導体基板上にパッド酸化膜と窒化膜を順に蒸着する第１工程と、写真蝕刻工程により限定された非活性領域の前記窒化膜およびパッド酸化膜を異方性蝕刻し前記半導体基板を露出する第２工程と、前記窒化膜パターンをマスクとして前記露出された半導体基板を蝕刻してトレンチを形成する第３工程と、前記トレンチ表面に熱酸化膜を形成する第４工程と、前記トレンチを埋め込んで素子分離酸化膜を形成する第５工程と、前記素子分離酸化膜を所定の厚さで異方性蝕刻した後に、前記窒化膜パターンをマスクとしてトレンチ側壁のイオン注入を実施する第６工程と、前記窒化膜パターンを除去した後に、ウェル形成およびスレショルド電圧調節用イオン注入を実施する第７工程と、ゲート電極を形成する第８工程とを具備することを特徴とする。
望ましくは、前記第６工程において、蝕刻後の酸化膜表面が活性領域の基板表面より数百Å程度高く、窒化膜パターン表面よりは数百Å程度低くなるように、素子分離酸化膜を異方性蝕刻する。
望ましくは、前記第６工程において、側壁イオン注入は、トレンチ側壁の角部分に不純物が均等に注入できるように実施し、また、イオン注入の際、ウェーハを一定の回転角度で回転させながら繰り返し実施する。
本発明の好適な実施の形態によると、トレンチの素子分離酸化膜を平坦化した後に、一定の厚さだけ素子分離酸化膜を蝕刻し、次いで、側壁イオン注入工程を寄生トランジスタの動作に影響を及ぼす領域にのみ選択的に実施することにより、別途の写真蝕刻工程を追加することなく、素子の寄生効果を改善できる。また、ＣＭＯＳトランジスタにおいて、ＮＭＯＳ及びＰＭＯＳに関し、同時にトレンチ側壁へのイオン注入工程の実施できるため工程を単純化できる。
【発明の実施の形態】
以下、添付図面に基づいて本発明の実施の形態を詳細に説明する。
【０００３】
先ず、図３を参照して説明する。Ｓｉ基板１１の上に数十〜２００Å程のパッド酸化膜を形成し、その上に１０００〜３０００Å程の窒化膜を蒸着する。この時、前記窒化膜の上にＨＴＯ（ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）のような絶縁膜をさらに蒸着して絶縁膜を多層化しても良い。このような多層絶縁膜は、後続のトレンチ蝕刻の際にマスクの役割を果たす。
次いで、活性領域とトレンチが形成される非活性領域とを限定するために、通常の写真蝕刻工程を用いて、前記窒化膜または多層絶縁膜とパッド酸化膜とをパターニングする。続いて、前記工程を通じて形成された窒化膜パターン１５とパッド酸化膜パターン１３とをマスクとして用いて、非活性領域に該当するＳｉ基板１１を選択的に異方性蝕刻してトレンチ１７を形成する。
【０００４】
次に、図４を参照して説明する。熱酸化などの方法によりトレンチ１７の全面に数十〜数百Åの厚さの酸化膜（図示せず）を成長させる。この酸化工程の実施は、前記トレンチの蝕刻の際に、損傷されたシリコン基板１１をトリートメントすると共に、後続の工程で受けるストレスによる損傷を防止するためである。また、熱酸化によりトレンチ側壁の鋭い角部を丸める（ラウンディング）させるためでもある。
次いで、トレンチ１７を絶縁膜で埋込むために酸化物を数千Åの厚さで蒸着した後に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；化学的機械研磨）やエッチバックを利用して、窒化膜パターン１５が露出されるまで平坦化工程を実行し、素子分離酸化膜２７を形成する。
【０００５】
次に、図５を参照して説明する。先ず、素子分離膜２７を異方性蝕刻する。この時、前記トレンチに埋め込まれた素子分離酸化膜２７の蝕刻の厚さは、蝕刻後の当該酸化膜表面が活性領域のＳｉ基板１１の表面より数百Å程高く制御するのが望ましい。その理由は、後続の窒化膜パターン１５やパッド酸化膜パターン１３を除去するための蝕刻工程の際に素子分離酸化膜２７も共に過度に蝕刻されて、最終的に完成される素子分離膜の表面が活性領域のＳｉ基板１１の表面より低く形成されることを防止するためである。。
次いで、窒化膜パターン１５をマスクとして用いて、側壁イオン注入工程を実施する。この時、所定の傾斜角度でイオン注入を実施して、不純物がトレンチ側壁の内側に充分に注入されるようにする。
また、トレンチ側壁の角部分に不純物が均等に注入されるように、イオン注入の時、基板を一定の回転角度で回転させながらイオン注入を何度も繰り返して実施することもできる。
【０００６】
次に、図６をを参照して説明する。窒化膜パターン１５を除去した後に、ウェル形成及びスレショルド電圧調節用のイオンの注入工程を実施する。このイオンの注入工程は、パッド酸化膜パターン１３が存在する状態で実施しても良いし、パッド酸化膜パターン１３を除去して、数十から２００Å程度の犠牲酸化膜（図示せず）を形成した後に実施しても良い。
【０００７】
次に、図７を参照して説明する。前記パッド酸化膜（または犠牲酸化膜）パターン１３を除去し、数十Å程度のゲート酸化膜１８を形成した後に、ポリシリコンを蒸着しゲート電極１９を形成する。続いて、通常的な方法でトランジスタの製作を完了する。
【０００８】
本実施の形態による工程の単純化は、半導体分野で最も一般的に使われるＣＭＯＳのようなプロセスにおいて、特に効果的である。以下に、その理由を説明する。
【０００９】
ＮＭＯＳトランジスタは、ホウ素（ｂｏｒｏｎ）がドーピングされたＰウェル内に形成され、ＮＭＯＳトランジスタのチャネル領域には、スレッショルド電圧を調整するためにＰウェルと同一の導電型の不純物であるホウ素またはフッ化ホウ素（ＢＦ_２）が注入（チャネルイオン注入）される。このように、ＮＭＯＳトランジスタの場合に、Ｐウェルと同一の導電型の不純物を注入するのは、トレンチの側壁及び底部に薄い熱酸化膜を形成する工程及び活性領域の表面に薄い犠牲酸化膜を形成する工程において、Ｐウェル内のホウ素イオンが前記熱酸化膜及び犠牲酸化膜内に拡散される偏析係数（ｓｅｇｒｅｇａｔｉｏｎ ｃｏｅｆｆｉｃｉｅｎｔ）が大きく、活性領域の表面におけるホウ素濃度が減少するからである。
【００１０】
逆に、ＰＭＯＳトランジスタの場合は、トレンチの側壁及び底部に薄い熱酸化膜を形成する工程及び活性領域の表面に薄い犠牲酸化膜を形成する工程において、ＰＭＯＳトランジスタが形成されるＮウェルの不純物である燐（Ｐ）またはひ素（Ａｓ）は、前記熱酸化膜及び犠牲酸化膜内に殆ど拡散しないため、当該不純物は活性領域の表面に蓄積されて、その濃度が増加する。従って、ＰＭＯＳトランジスタのスレッショルド電圧（絶対値）が適正値を超えて増加することを抑えるために、Ｎウェルの不純物とは反対の導電型の不純物、即ち、Ｐ型の不純物を注入する必要がある。
【００１１】
以上のように、Ｐウェルの不純物であるホウ素とＮウェルの不純物である燐は、所定の温度で熱拡散膜を形成する際に、それらの偏析係数が相異なるため、ＮＭＯＳトランジスタのチャネル領域及びＰＭＯＳトランジスタのチャネル領域の双方にＰ型の不純物を注入しなければ、これらのトランジスタのスレッショルド電圧を調節できない。
【００１２】
従って、ＮＭＯＳ及びＰＭＯＳトランジスタと隣接したトレンチの側壁の全てにＰ型の不純物のみを注入することにより、換言すると、一度の側壁イオン注入により、ＮＭＯＳ及びＰＭＯＳの寄生効果が抑制できる。
【００１３】
本実施の形態の効果は、横方向距離による素子の不純物の濃度分布を従来のものと対比して示した図８のグラフによりさらに明確になる。
図８に示すグラフにおいて、直線Ｚは、Ｓｉ活性領域と素子分離酸化膜との境界を示し、曲線Ｘは、従来方法の不純物濃度を、曲線Ｙは本発明を適用した場合の不純物濃度のプロファイルをそれぞれ示す。
【００１４】
このグラフから明らかなように、本実施の形態に拠れば、トレンチの側壁付近の不純物濃度が増加しており、従って、電界の活性領域の方向への浸透及び空乏領域の拡張が抑制される。
【００１５】
従って、非常に狭いチャネル幅を有する高集積の半導体素子におけるＳＴＩ構造における電流のハンプ現象及び寄生効果を効果的に抑制できる。
以上、特定の実施の形態を用いて本発明を説明したが、本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形や改良が可能である。
【発明の効果】
本発明に拠れば、狭いチャネル幅を有する半導体素子における電流のハンプ現象及び寄生効果を抑制することができる。
【００１６】
【図面の簡単な説明】
【図１】従来のトレンチ分離方法により製造されたＭＯＳＦＥＴの問題点を説明するための断面図である。
【図２】従来技術により製造されたトランジスタにおいて、チャネル幅を変化させた場合のスレショルド電圧特性を示したグラプである。
【図３】
【図４】
【図５】
【図６】
【図７】本発明の実施の形態に係るＳＴＩ方法を工程順に示した工程断面図である。
【図８】本発明を適用した半導体素子の不純物の濃度分布を従来のものと対比して示したグラフである。

Claims (3)

1. トレンチ法により素子分離した半導体装置の製造方法において、
   半導体基板上にパッド酸化膜と窒化膜を順に蒸着する第１工程と、
   写真蝕刻工程により限定された非活性領域における前記窒化膜およびパッド酸化膜を異方性蝕刻して前記半導体基板を露出する第２工程と、
   前記窒化膜のパターンをマスクとして、露出した前記半導体基板を蝕刻してトレンチを形成する第３工程と、
   前記トレンチの表面に熱酸化膜を形成する第４工程と、
   前記トレンチを埋め込んで素子分離酸化膜を形成する第５工程と、
   前記素子分離酸化膜を所定の厚さだけ異方性蝕刻した後に、前記窒化膜のパターンをマスクとして前記トレンチの側壁にイオン注入を実施する第６工程と、
   前記窒化膜のパターンを除去した後に、ウェル形成およびスレショルド電圧調節用のイオン注入を実施する第７工程と、
   ゲート電極を形成する第８工程と、
   を具備し、
   前記第６工程は、ＰＭＯＳトランジスタと隣接する前記トレンチ側壁にＰ型の不純物をイオン注入することを含むことを特徴とする半導体装置の製造方法。
2. 前記第６工程において、前記トレンチの側壁へのイオン注入は、傾斜角度をもって実施することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第６工程において、前記トレンチの側壁へのイオン注入が前記トレンチの側壁の角部分に均等になされるように、前記半導体基板を略一定の回転角度で回転させながらイオン注入を繰り返し実施することを特徴とする請求項２に記載の半導体装置の製造方法。

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