JP3623400B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、特にロジック／ＤＲＡＭ混載デバイスに好適なメモリセルトランジスタ構造とその製造方法に関する。
【０００２】
【従来の技術】
近年、メモリとの高速且つ大量のデータ転送を実現するため、ロジックとＤＲＡＭを１つのチップに混載する技術が求められている。ロジック回路デバイスにおいては、従来より、回路性能を高めるために、ＭＯＳトランジスタのゲート電極及びソース、ドレイン拡散層に金属シリサイドを貼り付けて低抵抗化する技術が用いられている。従って、ロジック／ＤＲＡＭ混載デバイスのＤＲＡＭメモリセルについても、同様の低抵抗化技術を適用することが望まれる。
しかし、ＤＲＡＭメモリセルについては、メモリキャパシタに繋がる接合でのリーク電流を抑制し電荷保持特性を向上されるためには、金属シリサイドをソース、ドレイン領域に貼り付けない方が良いとされている（例えば、“Ｔｒａｄｅ−ｏｆｆｓ ｉｎ ｔｈｅ Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｄｅｖｉｃｅｓ ｗｉｔｈ Ｔｒｅｎｃｈ Ｃａｐａｃｉｔｏｒ ＤＲＡＭ”， Ｓ． Ｃｒｏｗｄｅｒ ｅｔａｌ， ｐ４５−４８， ＩＥＤＭ９７１） 。これは一つには、金属シリサイド膜をソース、ドレイン領域の表面に形成した場合に、金属シリサイドが拡散層を突き抜けることによる接合リークが生じるおそれがあるからである。また金属シリサイド膜を形成するためには通常、ソース、ドレイン領域に１Ｅ１５／ｃｍ２程度以上のドーズ量で高濃度不純物拡散層を形成することが必要となる。このような高濃度不純物拡散層を形成すると、この高濃度不純物拡散層を起因して接合リークが大きくなる。
【０００３】
【発明が解決しようとする課題】
ロジック／ＤＲＡＭ混載デバイスにおいては、製造工程数を如何に低減するかが重要な課題である。従って、製造工程を簡略化しながら、ソース、ドレイン拡散層及びゲート電極の低抵抗化を図り、しかもメモリキャパシタの優れた電荷保持特性を保つようなロジック／ＤＲＡＭ混載デバイスの製造技術が求められている。
もし、１チップ内で、ロジック回路部では金属シリサイドを貼り付け、ＤＲＡＭセルアレイ部では金属シリサイド膜を貼り付けない、というように領域を分けるとすると、そのためのマスク工程とそれに付随する加工工程を追加することが必要となり、製造工程数の増加を招く。
本発明は、上記事情を考慮してなされたもので、信号蓄積ノードとなる不純物拡散層の信号保持特性を劣化させず、また製造工程数の増加を招くことのない半導体装置とその製造方法を提供することを目的としている。
【０００４】
【課題を解決するための手段】
本願発明の一態様によれば、半導体基板と、この半導体基板に配列形成されたメモリセルとを有し、前記メモリセルは、ワード線に接続されるゲート電極及びこのゲート電極に整合されて形成された第１及び第２の不純物拡散層を有するＭＯＳトランジスタと、前記第１及び第２の不純物拡散層のうち第１の不純物拡散層に接続されたキャパシタとから構成され、且つ前記第２の不純物拡散層がビット線に接続される半導体装置において、前記メモリセルを構成するＭＯＳトランジスタは、前記第２の不純物拡散層側に隣接するゲート電極との間隙よりも前記第１の不純物拡散層側に隣接するゲート電極との間隙が狭く、前記メモリセルを構成するＭＯＳトランジスタの前記第１及び第２の不純物拡散層のうち第２の不純物拡散層の表面に金属シリサイド膜が形成され、前記ＭＯＳトランジスタのゲート電極の前記第１及び第２の不純物拡散層側の側壁にそれぞれ第１及び第２のスペーサ絶縁膜が形成され、前記第１のスペーサ絶縁膜は前記第１の不純物拡散層側に隣接するゲート電極のスペーサ絶縁膜と連続して前記第１の不純物拡散層上を覆い、前記第２のスペーサ絶縁膜は前記第２の不純物拡散層側に隣接するゲート電極のスペーサ絶縁膜とは所定の間隙をおいて分離されており、その間隙に整合されて前記第２の不純物拡散層の表面に金属シリサイド膜が形成されていることを特徴とする半導体装置が提供される。
【０００５】
また、本願発明の他の一態様によれば、ソース、ドレイン拡散層及びゲート電極のうちゲート電極の表面のみに金属シリサイド膜が形成された第１のトランジスタと、キャパシタノードが前記ソース、ドレイン拡散層の一方と電気的に接続されたトレンチキャパシタを有するメモリセルアレイ部と、ソース、ドレイン拡散層及びゲート電極の表面に金属シリサイド膜が形成された第２のトランジスタを有するロジック回路部とを具備し、前記第１のトランジスタのゲート電極の側壁にはそれぞれ第１及び第２の側壁絶縁膜が形成され、前記第１の側壁絶縁膜は前記ソース、ドレイン拡散層の一方の側に隣接するゲート電極の側壁絶縁膜と連続して前記ソース、ドレイン拡散層の一方を覆い、前記ソース、ドレイン拡散層の他方側の第２の側壁絶縁膜は前記ソース、ドレイン拡散層の他方の側に隣接するゲート電極の側壁絶縁膜とは所定の間隙をおいて分離されていることを特徴とする半導体装置が提供される。
【０００６】
また、本願発明の他の一態様によれば、半導体基板にキャパシタを形成する工程と、前記半導体基板に、ワード線となるゲート電極、及びこのゲート電極に整合された第１及び第２の不純物拡散層を有し、前記第１の不純物拡散層が前記キャパシタの一方のノードに接続され、前記ゲート電極は前記第２の不純物拡散層側に隣接するゲート電極との間隙よりも前記第１の不純物拡散層側に隣接するゲート電極との間隙が狭いＭＯＳトランジスタを形成する工程と、前記ＭＯＳトランジスタのゲート電極の前記第１及び第２の不純物拡散層側の側壁にそれぞれ第１及び第２のスペーサ絶縁膜を、前記第１のスペーサ絶縁膜は前記第１の不純物拡散層側に隣接するゲート電極のスペーサ絶縁膜と連続して前記第１の不純物拡散層を覆い、前記第２のスペーサ絶縁膜は前記第２の不純物拡散層側に隣接するゲート電極のスペーサ絶縁膜とは所定の間隙をおいて分離されて前記第２の不純物拡散層が露出するように形成する工程と、前記ＭＯＳトランジスタの前記第２の不純物拡散層の表面に金属シリサイド膜を形成する工程と、前記ＭＯＳトランジスタの第２の不純物拡散層に前記金属シリサイド膜を介して接続されるビット線を形成する工程と有することを特徴とする半導体装置の製造方法が提供される。
【０００７】
また、本願発明の他の一態様によれば、半導体基板の素子形成領域の両端部にそれぞれキャパシタノードが埋め込まれた第１及び第２のトレンチキャパシタを形成する工程と、前記第１及び第２のトレンチキャパシタに挟まれた前記素子領域に第１の間隔をおいて配置されて隣接する二つのメモリセルのワード線となる第１及び第２のゲート電極と、前記第１及び第２のトレンチキャパシタ領域上を前記第１及び第２のゲート電極に対してそれぞれ第１の間隔より狭い第２の間隔をおいて通過するように配置された第３及び第４のゲート電極とをパターン形成する工程と、前記各ゲート電極をマスクとして前記素子形成領域に不純物をドープして、前記第１のゲート電極と前記第３のゲート電極の間及び前記第２のゲート電極と前記第４のゲート電極の間にそれぞれ前記第１及び第２のトレンチキャパシタのキャパシタノードに接続される第１の不純物拡散層を形成すると同時に、前記第１及び第２のゲート電極の間に前記二つのメモリセルで共有される第２の不純物拡散層を形成する工程と、前記各ゲート電極の側壁に、前記第１のゲート電極と前記第３のゲート電極の間及び前記第２のゲート電極と前記第４のゲート電極の間では連続して前記第１の不純物拡散層を覆い、前記第１のゲート電極と前記第２のゲート電極の間では分離されて前記第２の不純物拡散層が露出するようにスペーサ絶縁膜を形成する工程と、前記各ゲート電極上と前記露出した第２の不純物拡散層上に金属シリサイド膜を形成する工程と、前記第２の不純物拡散層に前記金属シリサイド膜を介して接続されるビット線を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【０００８】
また、本願発明の他の一態様によれば、半導体基板のメモリセルアレイ領域にメモリセルを構成するキャパシタを形成する工程と前記半導体基板のメモリセルアレイ領域にゲート電極が連続的に配設されてワード線となり、ソース、ドレイン拡散層の一方が前記キャパシタに接続され、他方がビット線コンタクト層となる第１のトランジスタを、それらのゲート電極がビット線コンタクト層側に隣接するゲート電極とのスペースよりキャパシタ側に隣接するゲート電極とのスペースが狭い不均一ピッチで配列されるように形成し、同時にロジック回路領域に第２のトランジスタを形成する工程と、前記第１及び第２のトランジスタのゲート電極の側面に、前記メモリセルアレイ領域のゲート電極間スペースのうち狭いスペースを埋めるように側壁絶縁膜を形成する工程と、前記第１及び第２のトランジスタのソース、ドレイン拡散層に重ねてゲート電極と前記側壁絶縁膜に自己整合された高濃度不純物拡散層を形成する工程と、前記半導体基板に前記側壁絶縁膜と同種の第１の絶縁膜及びこれと異種の第２の絶縁膜を順次堆積する工程と、前記第２の絶縁膜をエッチングして前記メモリセルアレイ領域のゲート電極間スペースのうち広いスペースのみに残す工程と、前記第２の絶縁膜をマスクとして前記第１の絶縁膜をエッチング除去して、前記メモリセルアレイ領域の第１のトランジスタのゲート電極の表面、前記ロジック回路領域の第２のトランジスタのソース、ドレイン拡散層及びゲート電極の表面を露出させる工程と、前記第１のトランジスタのゲート電極の表面及び、前記第２のトランジスタのソース、ドレイン拡散層及びゲート電極の表面に自己整合的に金属シリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１０】
【発明の実施の形態】
＜第１の実施の形態＞
以下、本発明の第１の実施の形態について図面（図１〜図１３）を参照して説明する。
図１の平面図及び図２の縦断面図に、本発明をロジック／ＤＲＡＭ混載デバイスに適用した第１の実施の形態におけるＤＲＡＭセルアレイ部の平面とそのＡ−Ａ’線に沿う縦断面とを示す。
ＤＲＡＭセルアレイ部には、シリコン基板１に、素子分離絶縁膜１２により区画された細長い矩形の素子形成領域１１が配列形成される。素子分離絶縁膜１２は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｎｓｕｌａｔｉｏｎ）技術による埋め込み絶縁膜により形成されている。各素子形成領域１１には、ＭＯＳトランジスタＱＭとキャパシタＣＭからなる二つのメモリセルが形成されている。キャパシタＣＭは素子形成領域１１の両端部に配置される。
本実施の形態におけるキャパシタＣＭは、トレンチキャパシタである。即ちキャパシタＣＭは図２に示すように、基板１１に加工されたトレンチ２１と、このトレンチ２１の側壁から基板１に拡散形成されたプレート電極となるｎ型層２３と、トレンチ側壁に形成されたキャパシタ絶縁膜２２と、トレンチ内部に埋め込まれたキャパシタノード２４とを有する。
【００１１】
キャパシタノード２４は、ｎ型不純物をドープした多結晶シリコンである。キャパシタノード２４の上面は、絶縁膜２８により覆われる。トレンチ２１の上部にはカラー２５が形成され、その一部に開口２６が開けられている。この開口２６から基板１に拡散形成されるｎ型層２７は、後に形成されるＭＯＳトランジスタＱＭの拡散層３４ａとつながる。
キャパシタＣＭにより挟まれた一つの素子形成領域１１内に、二つのＭＯＳトランジスタＱＭが形成されている。ＭＯＳトランジスタＱＭは、シリコン基板１にゲート絶縁膜３１を介して形成されたゲート電極３２（３２ａ，３２ｂ，３２ｃ，３２ｄ，…）と、このゲート電極３２に自己整合されて形成された第１及び第２のｎ型拡散層３４ａ，３４ｂとを有する。第１の拡散層３４ａは例えばソース領域であり、これはｎ型拡散層２７を介してキャパシタノード２４に接続される。第２の拡散層３４ｂはドレイン領域であり、ビット線５に接続される。ゲート電極３２は、図１に示すように、一方向に連続的に配設されて、ワード線ＷＬとなる。
本実施の形態においては、メモリセルを構成するＭＯＳトランジスタＱＭの第１の拡散層３４ａと第２の拡散層３４ｂのうち、第２の拡散層３４ｂ側にのみ、高濃度のｎ＋型層３５が形成され、このｎ＋型層３５の表面にチタンシリサイド膜３６が形成されている。キャパシタノード２４に接続される第１の拡散層３４ａにはチタンシリサイド膜は形成されない。チタンシリサイド膜３６は各ゲート電極３２にも形成されている。
【００１２】
また、本実施の形態では、格別のマスク工程を用いることなく、ＭＯＳトランジスタＱＭの第１の拡散層３４ａと第２の拡散層３４ｂのうち、第２の拡散層３４ｂ側にのみ、チタンシリサイド膜３５を形成している。これは、ゲート電極３２のレイアウトを工夫したセルフアライン工程により可能となっている。以下に、具体的に説明する。
図２に示されたように、素子形成領域１１において形成された二つの隣接メモリセルのＭＯＳトランジスタＱＭを構成する第１のゲート電極３２ａと第２のゲート電極３２ｂと間の間隔を、図１に示すようにＬ１とする。これら第１及び第２のゲート電極３２ａ，３２ｂの外側に、キャパシタＣＭの領域上を通過するワード線として配置される第３のゲート電極３２ｃ及び第４のゲート電極３２ｄについては、それぞれ第１，第２のゲート電極３２ａ，３２ｂとの間の間隔をＬ２とする。本実施の形態では、図１に示すように、Ｌ１＞Ｌ２としている。
このようなゲート電極レイアウトとして、ゲート電極３２の側壁にシリコン窒化膜によるスペーサ絶縁膜３７を形成する。図２に示すように、第１，第２のゲート電極３２ａ，３２ｂと、第３，第４のゲート電極３２ｃ，３２ｄの間では、スペーサ絶縁膜３７が連続して第１の拡散層３４ａを覆う。第１，第２のゲート電極３２ａ，３２ｂの間では、スペーサ絶縁膜３７が分離されて、第２のｎ型拡散層３４ｂが露出した状態が得られる。具体的にこの状態は、間隔Ｌ１を、スペーサ絶縁膜３７の膜厚の２倍以上とし、間隔Ｌ２をスペーサ絶縁膜３７の膜厚の２倍以下とすることにより得られる。
【００１３】
この様にしてスペーサ絶縁膜３７を形成した状態で、ｎ型不純物のドーピングを行うと、第１，第２のゲート電極３２ａ，３２ｂの間で、第２のｎ型拡散層３４ｂにのみｎ＋型層３５が形成される。更に、チタンシリサイドの選択成長を行うことにより、図２に示したように、第２の拡散層３４ｂの領域、及び各ゲート電極３２の領域に自己整合されたチタンシリサイド膜３６が形成されることになる。
ＭＯＳトランジスタＱＭが形成された後、層間絶縁膜４が堆積される。層間絶縁膜４は本実施の形態の場合、シリコン窒化膜４１とシリコン酸化膜（ＢＰＳＧ膜）４２の積層膜である。層間絶縁膜４にはビット線コンタクト用の孔４３が開けられ、ここにコンタクト用タングステン層４４が平坦に埋め込まれる。その後、層間絶縁膜４上にビット線５が配設される。
ここまでは、一つの素子形成領域１１内の第１，第２のゲート電極３２ａ，３２ｂと、これらの外側の第３，第４のゲート電極３２ｃ，３２ｄとの関係を説明した。更にこれらの外側、即ちビット線方向に隣接する素子形成領域に配置されるゲート電極３２ｅ，３２ｆと第３，第４のゲート電極３２ｃ，３２ｄとの間の間隔Ｌ３は、本実施の形態では、Ｌ２＜Ｌ３＜Ｌ１に設定されている。そして、これらのゲート電極３２ｅ，３２ｆと第３，第４のゲート電極３２ｃ，３２ｄとの間も、スペーサ絶縁膜３７により埋め込まれるようにしている。具体的に本実施の形態の場合、間隔Ｌ３は、スペーサ絶縁膜３７の膜厚の２倍より僅かに大きい値に設定しているが、スペーサ絶縁膜を形成する際のエッング工程を工夫することにより、分子分離絶縁膜１２が露出しないようにしている。
【００１４】
以上のように本実施の形態では、一つの素子形成領域内で隣接する二つのメモリセルを構成するＭＯＳトランジスタＱＭのビット線４に接続される第２のｎ型拡散層３４ｂ側にのみ、チタンシリサイド膜３６が形成されている。この場合、チタンシリサイド膜３６は、第２のｎ型拡散層３４ｂ及びゲート電極３２に自己整合的に形成されていて、ビット線コンタクト孔４３のサイズや位置とは無関係に形成することができる。
また本実施の形態にように、Ｌ２＜Ｌ１の関係を満たすことにより、拡散層３５の上面にはチタンシリサイド膜３６が形成されているので、コンタクト抵抗を低減できると共に、拡散層３４ａの上にはチタンシリサイド膜が形成されていないので、キャパシタノード２４に蓄積された電荷が拡散層３４ａを介してシリコン基板１へリークすることを防止することができる。
距離Ｌ３は、隣接メモリセルのキャパシタの間隔でほぼ決まるが、Ｌ３＜Ｌ１なる関係は、ゲート電極３２ｃ、３２ｅの間、３２ｂ、３２ｄの間にスペーサ絶縁膜３７を残して、素子分離絶縁膜１２が露出するのを防止し、後の工程で素子分離絶縁膜１２がエッチングされるのを防止するために必要である。この要求を満たすためには、Ｌ３は成るべく小さい方が良い。しかし極端に小さくなると、素子分離領域でのゲート電極短絡の原因となるから、Ｌ２よりは大きい値とすることが望ましい。
【００１５】
また、拡散層３５の上ゲート電極（ワード線）３２の上にチタンシリサイド膜３６を形成し、拡散層３４ａの上にはチタンシリサイド膜を形成しないようにするため、Ｌ２＜Ｌ１なる関係を満たすように、ゲート電極３２を形成している。従って製造工程の増加もない。
またゲート電極３２の側面は絶縁膜３３と３７で覆われており、且つチタンシリサイド膜３６の上面及び側面は絶縁膜４１で覆われているので、タングステン層４１を形成する際、自己整合的に形成することができる。
更に、本実施の形態では、Ｌ２＜Ｌ１なる関係を満たせばよいので、Ｌ２を小さくすることにより、ゲート電極３２ａとキャパシタノード２４との間の距離、即ち拡散層３４ａの距離を短くすることが可能となり、抵抗を低減できる。
本実施の形態において、ＤＲＡＭと混載されるロジック回路部の構造は、一つのＭＯＳトランジスタＱＣに着目して示すと、図３のようになる。図２のメそリセル部と同じ工程で形成される部分には同じ符号を付して、対応関係を明らかにしている。ＭＯＳトランジスタＱＣは、シリコン基板１の素子分離絶縁模１２により囲まれた素子形成領域１３に形成される。ＭＯＳトランジスタＱＣのソース、ドレイン拡散層３４ａ，３４ｂには共に、ｎ＋型拡散層３５が形成され、その表面にチタンシリサイド膜３６が形成されている。ゲート電極３２にもチタンシリサイド膜３Ｓが形成されている。ソース、ドレイン拡散層３４ａ、３４ｂはそれぞれ層間絶縁膜４に埋め込まれたタングステン層４４を介して信号配線６，７に接続される。信号配線６，７はビット線５と同じ導体配線膜をパターニングして形成される。即ち、ロジック回路部では、メそリセル部で発生する電荷のリークという問題はないので、各ゲート電極３２及び拡散層３５上にチタンシリサイド膜３６を形成することにより、抵抗を低減できる。
【００１６】
次に、上記第１の実施の形態における具体的な製造工程を、ＤＲＡＭセルアレイに着目して説明する。図４及び図５は、シリコン基板１にトレンチキャパシタＣＭを形成し、素子分離を行った状態の平面図とそのＡ−Ａ′断面図である。ここまでの工程は通常知られている工程であるので、簡単に説明する。
まずシリコン基板１にトレンチ２１を加工し、固相拡散等を利用してｎ型層２３を形成する。次いでトレンチ側壁にキャパシタ絶縁贋２２を形成し、内部にキャパシタノード２４を埋め込み形成する。キャパシタノード２４の埋め込み工程は実際には複数ステップで行われる。ドレンチ２１の上部にはカラー２５を形成し、その一部に開口２６を開けて、キャパシタノード２４の不純物を外方拡散させてｎ型層２７を形成する。
キャパシタＣＭの形成後、素子分離絶縁膜１２をＳＴＩ技術により埋め込み形成する。これにより、図４に示すように、細長い素子形成領域１１が区画され、各素子形成領域１１の両端部にキャパシタＣＭが配置された状態が得られる。
図６及び図７は、ＭＯＳトランジスタＱＭの形成工程を示す平面図とそのＡ−Ａ断面図である。図示のように、素子形成領域１１にゲート絶縁膜３１を形成し、ゲート電極３２をパターン形成する。続いてゲート電極３２をマスクとしてＰ（リン）のイオン注入により、第１，第２のｎ型拡散層３４ａ、３４ｂを形成する。ゲート電極３２は例えば、２５０ｎｍの多結晶シリコン膜である。ゲート電極３２は図６に示すように連続的にパターン形成されてワード線ＷＬとなるが、素子形成領域１１上の有効なゲート電極幅は例えば、０．２５μｍとする。
【００１７】
ゲート電極３２は、一つの素子形成領域１１内のビット線コンタクト部を迂回するような屈曲パターンとする。即ち、一つの素子形成領域１１内の隣接メモリルの第１，第２のゲート電極３２ａ，３２ｂの間隔は、Ｌ１＝０．５５μｍとする。これらの第１，第２のゲート電極３２ａ，３２ｂと、それぞれの外側に配置される第３，第４のゲート電極３２ｃ，３２ｄとの間隔は、Ｌ２＝０．２μｍ とする。更に、第３，第４のゲート電極３２ｃ，３２ｄと、それぞれの外側に配置されるゲート電極３２ｅ，３２ｆとの間隔は、Ｌ３＝０．２５μとする。
以下の工程は、断面図のみを用いて説明する。上述のように素子形成された基板に、図８に示すように、２０ｎｍのシリコン酸化膜３３と、側壁絶縁膜３７となる９０ｎｍのシリコン窒化膜、更に７５ｎｍのアモルファスシリコン膜３８を順次堆積する。シリコン酸化膜３３は、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｘｙｓｉｌａｎｅ）を原料としてＣＶＤにより形成されるＴＥＯＳ酸化膜である。これにより、ゲート電極３２の間のスペースのうち、狭い部分を完全に埋め込む。第１，第２のゲート電極３２ａ，３２ｂとそれぞれ第３，第４のゲート電極３２ｃ，３２ｄの間は、シリコン窒化膜３７のみで平坦に埋め込まれるが、その外側に残る狭いスペースを埋めるためにアモルファスシリコン膜３８を堆積している。その後、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）等の等方性エッチングによりアモルファスシリコン膜３８をエッチバックして、図９に示すように、第３，第４のゲート電極３２ｃ，３２ｄの外側の狭いスペースのみにアモルファスシリコン膜３８を残す。
【００１８】
次に、シリコン窒化膜を、シリコン酸化膜及びアモルファスシリコンに対してエッチング選択比の大きい条件に設定されたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によりエッチバックして、図１０に示すように、ゲート電極３２の側壁にスペーサ絶縁膜３７を形成する。このとき、図示のように、大きいスペースを持つ第１，第２のゲート電極３２ａ，３２ｂの間では、スペーサ絶縁膜３７が分離されてＴＥＯＳ酸化膜３３が露出した状態になる。それ以外のゲート電極の間は、スペースが小さいため、スペーサ絶縁膜３７が連続してスペースを完全に埋めた状態になる。
なお、図８及び図９で説明したアモルファスシリコン膜３８の堆積とエッチングの工程は、付加的なものである。例えば、各ゲート電極間隔が、第１，第２のゲート電極３２ａ，３２ｂの間を除いて、シリコン酸化膜３３とシリコン窒化膜３７の合計膜厚の１／２以下であれば、アモルファスシリコン膜３８の堆積とエッチングの工程は、不要となる。
この後、図１１に示すように、Ａｓ（砒素）イオン注入を行い、第１，第２のゲート電極３２ａ，３２ｂの間の第２のｎ型拡散層３４ｂに重ねて、高濃度のｎ＋型拡散層３５を形成する。このとき同時に各ゲート電極３２にもＡｓがドープされて、ｎ＋型層となる。キャパシタノード２４に接続される第１のｎ型拡散層３４ａには、スペーサ絶縁膜３７によりマスクされてＡｓがドープされない。ｎ＋型拡散層３５は、イオン注入後のアニールにより活性化される。
【００１９】
次に、フッ酸系のエッチング液によりゲート電極３２上及びビット線コンタクト部のｎ＋型拡散層３５上に残るシリコン酸化膜３３を除去し、図１２に示すように、第１及び第２のゲート電極３２ａ，３２ｂの間のｎ＋型拡散層３５、及び各ゲート電極３２のシリコン面を露出させる。このとき、キャパシタノード２４側の第１のｎ型拡散層３４ａの面は、シリコン窒化膜によるスペーサ絶縁膜３７でマスクされていて露出しない。
次に、図１３に示すように、ｎ＋型拡散層３５及びゲート電極３２上にチタンシリサイド腹３６を選択的に形成する。この工程を具体的に説明すれば次のようになる。まず露出したシリコン面をアモルファス化するために、Ａｓイオン注入を行う。次いで、３０ｎｍ程度のＴｉ（チタン）膜とＴｉＮ（チタン窒化物）膜を続けて維持する。その後、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）等によりアニールすることにより、Ｔｉ／ＴｉＮ膜とシリコンを反応させてチタンシリサイド膜３６を形成する。最後に、未反応のＴ１／ＴｉＮ膜を選択的にエッチング除去する。
その後、図２に示すように、層間組織膜４として３０ｎｍ程度のプラズマＣＶＤシリコン窒化腫４１及び７００ｎｎｍ程度のＢＰＳＧ膜４２を堆積して平坦化する。そして、ビット線コンタクト部にコンタクト孔４３を開口して、ここにＷ膜４４を埋め込む。その後ビット線５をパターン形成する。
【００２０】
上記実施の形態によれば、ロジック／ＤＲＡＭ混載デバイスを、比較的簡単な製造工程でしかも優れた特性をもって作ることができる。高密度化が強く要求されるＤＲＡＭ単体の場合には、ＤＲＡＭセルアレイのＭＯＳトランジスタのゲート電極間隔、即ちワード線間隔をできる限り小さくすることが必要である。そのために、微細なゲート電極聞のスペースにビット線をコンタクトさせるべく、ビット線のセルフアラインコンタクト技術が用いられる。このビット線のセルフアラインコンタクトを行うためには、ビット線とワード線の短絡防止のために、各ゲート電極の表面をシリコン窒化膜で覆うという工程が必要となる。
これに対して、ロジック／ＤＲＡＭ混載デバイスでは、ＤＲＡＭの大規模化、高密度化よりも、如何に製造工程を簡単にし、旦つ高性能を実現するかが重要になる。この様な観点から、図１及び図２で説明したように、ゲート電極３２を屈曲パターンとして、ビット線コンタクト部を広くとることが許容される。そして、ＤＲＡＭセルトランジスタのキャパシタノードに接続される拡散層を除いて、ロジック回路部及びＤＲＡＭセルアレイ部の全ての拡散層にチタンシリサイド膜を貼り付ける。これにより、キャパシタノードにつながる拡散層にシリサイド膜を形成することによるリーク増大を防止して、優れた電荷保持特性を実現すると同時に、ソース、ドレイン拡散層の低抵抗化を図ることができる。
【００２１】
更に、上記実施の形態では、ビット線コンタクトにはセルフアラインコンタクト技術を用いないため、ゲート電極はシリコン窒化膜で覆われない。従って、ＤＲＡＭセルアレイのゲート電極上にもソース、ドレイン拡散層上と同時にチタンシリサイド膜を形成することができる。しかも、特定の拡散層を除く全ての拡散層及びゲート電極へのチタンシリサイド膜の形成は、複雑なマスク工程を用いない選択成長技術により行われる。
即ち、ゲート電極パターンの設計と側壁絶縁膜形成工程の組み合わせを利用することにより、各拡散層及びゲート電極にセルフアラインされたチタンシリサイド膜が形成される。図２と図３から明らかなように、ロジック部とＤＲＡＭセルアレイ部のＭＯＳトランジスタを基本的に同様の構造として、両者に共通の製造工程を適用することができる。
本発明は、上記実施の形態に限定されない。例えば、本発明をＤＲＡＭ単体に適用した場合にも、一定の効果が得られる。即ち、ＤＲＡＭ単体の場合であっても、ＤＲＡＭセルトランジスタのキャパシタノード側の第１の不純物拡散層には金属シリサイド膜を形成せず、第２の不純物拡散層にのみ金属シリサイドを形成すれば、優れたキャパシタの電荷保持特性を保ちながら、ビット線コンタクト側の第２の不純物拡散層を低抵抗化することができる。
【００２２】
また、上記実施の形態では、ドレンチキャパシタ構造のＤＲＡＭを説明したが、スタック型キャパシタ構造のＤＲＡＭについても同様に本発明は有効である。スタック型キャパシタの場合にも、キャパシタ側の拡散層のリークが、電荷保持特性を劣化させることは、同じである。従って、キャパシタ側の第１の拡散層には金属シリサイドを形成せず、ビット線コンタクト側の第２の拡散層に金属シリサイドを形成することにより、先の実施の形態と同様に、信号蓄積ノードの接合リークに起因する信号電荷保持特性の劣化を防止することができ、製造工程数を増加させることなく、高速性能を得ることができる。
更に、本発明は、ＤＲＡＭ以外のＭＯＳトランジスタ回路にも適用することができる。例えば、ＭＯＳトランジスタ集積回路においても、ＤＲＡＭセルのＭＯＳトランジスタと同様に、ソース、ドレイン拡散層のうち例えばソース拡散層がフローティングとなり得る信号蓄積ノードに接続されるというＭＯＳトランジスタの使用法がある。この様なＭＯＳトランジスタについて、本実施の形態のＤＲＡＭセルのＭＯＳトランジスタと同様の構造とし、それ以外のＭＯＳトランジスタについてはソース、ドレイン拡散層の双方の表面に金属シリサイド膜を形成することにより、同様の効果が得られる。
【００２３】
ＤＲＡＭ以外の回路の一例として、フラッシュメモリにも本発明を適用することができることを以下に説明する。図２４に、ＮＡＮＤ型フラッシュメモリの回路構成を示す。１本のビット線ＢＬと接地線ＧＬとの間に、セレクトゲートＳＧ１のソース及びドレインと、８つのコントロールゲートＣＧ１〜ＣＧ８のソース及びドレインと、セレクトゲートＳＧ２のソース及びドレインとが、直列に接続されている。セレクトゲートＳＧ１の一方の端子は、ビット線コンタクトＢＣを介してビット線ＢＬに接続されている。
このフラッシュメモリの縦断面構造を図２５に示す。この構造は、上記実施の形態によるＤＲＡＭにおいて、トレンチキャパシタＣＭを除去し、ビット線コンタクトＢＣ間に、１つのセレクトゲートＳＧ１、８つのコントロールゲートＣＧ１〜ＣＧ８、１つのセレクトゲートＳＧ２を配置したものに対応する。
素子領域１１１において、セレクトゲートＳＧ１としてのＭＯＳトランジスタと、コントロールゲートＣＧ１〜ＣＧ８としてのフローティングゲートを有するＭＯＳトランジスタとが形成されている。ここで、製造プロセスを共用するため、セレクトゲートＳＧ１及び２においても、トランジスタの構造としてはコントロールゲートＣＧ１〜ＣＧ８と同様に、フローティングゲートを有しているが、回路動作としてはフローティングゲートは用いない。
【００２４】
セレクトゲートＳＧ１及びＳＧ２としてのＭＯＳトランジスタは、シリコン基板１０１上に、ゲート絶縁膜１３１を介して形成されたフローティングゲート電極２０１と、フローティングゲート電極２０１上に中間絶縁膜として形成されたＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜２０２と、その表面上に形成されたゲート電極１３２と、このゲート電極１３２に自己整合的に形成された第１及び第２のｎ型拡散層１３４ａ，１３４ｂとを有する。第１の拡散層１３４ａは例えばソース領域である。第２の拡散層１３４ｂは例えばドレイン領域であり、ビット線コンタクトＢＣを介してビット線ＢＬに接続されている。ゲート電極１３２は、図２５に示すように、一方向に連続的に配設されて、ワード線ＷＬを構成する。
このＮＡＮＤ型フラッシュメモリにおいては、このＭＯＳトランジスタの第１の拡散層１３４ａと第２の拡散層１３４ｂのうち、第２の拡散層１３４ｂ側にのみ、高濃度のｎ＋型層１３５が形成され、このｎ＋型層３１５の表面にチタンシリサイド膜１３６が形成されている。第１の拡散層１３４ａには、チタンシリサイド膜は形成されない。チタンシリサイド膜１３６は、コントロールゲートＣＧ１〜ＣＧ８の各ゲート電極１３２上にも形成されている。
【００２５】
ここで、セレクトゲートＳＧ１は信号電荷を蓄積するか否かを決定するスイッチング素子として作用し、上記第１の実施の形態によるＤＲＡＭにおけるトランジスタＱＭに対応する。８つのコントロールゲートＣＧ１〜ＣＧ８は、信号電荷を蓄積するためのエレメントであって、上記ＤＲＡＭにおけるトレンチキャパシタに対応する。よって、セレクトゲートＳＧ１の二つの拡散層１３４ａ、１３４ｂのうち、コントロールゲートＣＧ１の信号蓄積ノードに接続された拡散層１３４ａの表面上にはチタンシリサイド膜が形成されておらず、ビット線コンタクトＢＣに接続された拡散層１３４ｂの表面上にチタンシリサイド膜１３６が形成されている。
また、このフラッシュメモリにおいても、上記第１の実施の形態によるＤＲＡＭと同様に、格別のマスク工程を用いることなく、セレクトゲートＳＧ１及びＳＧ２の第１の拡散層１３４ａと第２の拡散層１３４ｂのうち、第２の拡散層１３４ｂ側にのみ、チタンシリサイド膜１３５を形成している。これは、ゲート電極１３２のレイアウトを工夫したセルフアライン工程により可能となる。
さらに、上記実施の形態では、シリコン層の低抵抗化の材料として、チタンシリサイド膜を用いたが、他の金属シリサイド膜を用いることができる。好ましい金属シリサイドは、抵抗率が低く、且つシリコン層への選択成長が可能なものである。
【００２６】
＜第２の実施の形態＞
次に、本発明の第２の実施の形態について図面（図１４〜図２６）を参酌して説明する。
図１４に、本発明の実施の形態によるＤＲＡＭ／ロジック混載半導体装置のＤＲＡＭセルアレイ領域のレイアウトを示す。図示のように、ＤＲＡＭセルを構成するＭＯＳトランジスタＭＱとキャパシタＭＣが配列形成されている。このＭＯＳトランジスタＭＱは、情報転送用のものである。ＭＯＳトランジスタＭＱのゲート電極３０７は、一方向に連続的に配設されてワード線ＷＬとなる。ワード線ＷＬと交差して配設されるビット線ＢＬは、ビット線コンタクトＢＣを介してＭＯＳトランジスタＭＱに接続される。
図１５は、図１のＤＲＡＭセルアレイ領域のＡ−Ａ′位置の断面と、ロジック回路領域の一つのトランジスタＰＱ部の断面を併せて示している。ロジック回路領域のＭＯＳトランジスタＰＱでは、ソース、ドレイン拡散層３１２及びゲート電極３０７の上面に金属シリサイド膜３１５が形成されている。これに対して、ＤＲＡＭセルアレイのＭＯＳトランジスタＭＱでは、ソース、ドレイン拡散層３１２の表面には金属シリサイド膜が形成されておらず、ゲート電極３０７の上面にのみ金属シリサイド膜３１５が形成されている。
【００２７】
そして、ＤＲＡＭセルアレイ領域におけるビット線コンタクト領域では、ゲート電極間の距離がＬ２となっており、ＤＲＡＭセルアレイにおける他の部分でのゲート電極間の距離Ｌ１よりも広くなっている。そのため、ビット線コンタクト領域ではシリコン窒化膜３１１ａが側壁絶縁膜として形成されているのに対し、他の部分ではシリコン窒化膜３１１ａがゲート電極間に埋め込まれた構造となっている。
また、ＤＲＡＭセルアレイ領域において、ソース、ドレイン拡散層３１２と電気的に接続されたコンタクトプラグ３１８が層間絶縁膜たるＢＰＳＧ膜３１７内に形成されている。さらに、ＢＰＳＧ膜３１７の上面には、コンタクトプラグ３１８と電気的に接続されたビット線３１９が形成されている。
また、トレンチ型のキャパシタＭＣがシリコン基板３０１内に形成されている。このキャパシタＭＣはキャパシタノード３０６と、キャパシタ絶縁膜３０５と、プレート電極となるｎ＋型拡散層３０４とからなる。そして、キャパシタノード３０６は、ソース、ドレイン領域３０８の一方と電気的に接続されている。
ここで、金属シリサイド膜３１５としては、例えばコバルトシリサイド膜やチタンシリサイド膜が用いられる。金属シリサイド膜としてコバルトシリサイド膜を用いると、素子の微細化が進み、例えば０．２μｍ程度以下の加工を施しても、シート抵抗が増加しないという効果が得られる。
【００２８】
次に、図１５の断面に着目して、この実施の形態での製造工程を、図１６〜図２３を参照して説明する。図１６に示すように、ｐ型シリコン基板１のＤＲＡＭセルアレイ領域にはトレンチ型のキャパシタＭＣを形成し、また必要な素子分離絶縁膜３０２を形成する。キャパシタＭＣは、シリコン基板３０１に加工されたトレンチ３０３と、その内面に形成されたキャパシタ絶縁膜３０５と、トレンチ３０３に埋め込まれたｎ＋型多結晶シリコンからなるキャパシタノード３０６とを有する。トレンチ３０３の側面には、不純物拡散によりｎ＋型拡散層３０４が形成される。素子分離絶縁膜３０２は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術により埋め込み形成される。
その後、シリコン基板３０１にゲート酸化膜を介して多結晶シリコン膜を２００ｎｍ厚に堆積し、リソグラフィとＲＩＥによりゲート電極３０７をパターニングする。ＤＲＡＭセルアレイ領域では、ゲート電極３０７は、図１４に示すように一方向に連続してワード線ＷＬとなるようにパターニングされる。また、ＤＲＡＭセルアレイ領域でのゲート電極３０７の配列ピッチは、不均一に設定される。即ちあるゲート電極に着目したとき、これとキャパシタＭＣ側に隣接するゲート電極との間のスペースＬ１に対して、ビット線コンタクトＢＣ側に隣接するゲート電極との間のスペースＬ２を２倍以上の大きさとする。具体的にこの実施の形態では、Ｌ１＝０．１７５μｍとし、Ｌ２＝０．５μｍとしている。ゲート電極３０７の幅Ｗは、Ｗ＝０．１７５μｍである。
【００２９】
以上のようにゲート電極３０７を形成した後、ゲート電極３０７に自己整合的にリンイオン注入を行い、高温の熱処理を行って、ソース、ドレイン領域の低濃度不純物拡散層であるｎ−型拡散層３０８を形成する。このときイオン注入条件は、加速電圧２０ＫｅＶ、ドーズ量３．５Ｅ１３／ｃｍ２とする。なお、キャパシタＭＣの上端部には、キャパシタノード３０６が露出する開口が開けられている。この開口からキャパシタノード３０６の不純物が外方拡散することにより、ＭＯＳトランジスタＭＱのキャパシタＭＣ側のｎ−型拡散層３０８はキャパシタノード３０６に接続される。ここで、ＭＯＳトランジスタＭＱは、キャパシタＭＣに蓄積された情報の、情報転送用のトランジスタとなる。
次に、図１７に示すように、厚さ２０ｎｍのシリコン酸化膜３１０と厚さ７０ｎｍのシリコン窒化膜３１１を順次堆積する。ＤＲＡＭセルアレイ領域では、ゲート電極３０７の間の狭い方のスペースＬ１が１５０ｎｍであるから、シリコン酸化膜３１０の厚みを考慮すると、ＤＲＡＭセルアレイ領域では、ゲート電極３０７の間のスペースＬ１，Ｌ２のうち狭い方のスペースＬ１が完全にシリコン窒化膜３１１で埋め込まれる。但しこのプロセスは、シリコン窒化膜３１１をまず１５０ｎｍ程度の厚みに堆積し、その後リン酸系エッチング液等を用いた等方性エッチングによりシリコン窒化膜３１１を７０ｎｍ残すようにエッチングする方法を用いてもよい。このような方法を用いれば、プロセス上のばらつきに関わらずシリコン窒化膜３１１をスペースＬ１に完全に埋め込むことが可能となる。ここで、シリコン窒化膜３１１をスペースＬ１に完全に埋め込む必要はない。しかし、素子の微細化を図る上で、これを完全に埋め込むことが有利となる。
【００３０】
次に、図１８に示すように、シリコン窒化膜３１１をＲＩＥによりエッチングして、シリコン窒化膜３１１をゲート電極３０７の側面に側壁絶縁膜３１１ａとして残す。ＤＲＡＭセルアレイ領域では、ゲート電極３０７間のスペースのうち狭いスペースＬ１には、隣接する側壁絶縁膜３１１ａが互いに接した状態で埋め込まれ、広いスペースＬ２では一定の距離をおいて側壁絶縁膜３１１ａが形成される。
その後、ゲート電極３０７及び側壁絶縁膜３１１ａに自己整合された砒素イオン注入と高温熱処理を行う。このときイオン注入条件は、加速電圧６５ＫｅＶ、ドーズ量４Ｅ１５／ｃｍ２とする。これにより、各ＭＯＳトランジスタＭＱ，ＰＱのソース、ドレイン領域に、ｎ−型拡散層３０８に重なる高濃度不純物拡散層としてｎ＋型拡散層３１２が形成される。但し、ＤＲＡＭセルアレイ領域では、ゲート電極３０７間の狭いスペースＬ１は側壁絶縁膜３１１ａで完全に覆われているため、ｎ＋型拡散層は形成されない。これにより、ロジック回路領域のＭＯＳトランジスタＰＱはソース、ドレイン領域ともにＬＤＤ構造となり、ＤＲＡＭセルアレイ領域のＭＯＳトランジスタＭＱは、ビット線コンタクトＢＣ側のみがＬＤＤ構造となる。このイオン注入工程では同時に、各ゲート電極３０７にも砒素がドープされて、ゲート電極３０７は低抵抗となる。
【００３１】
次に、図１９に示すように、基板全面に２０ｎｍ程度の薄いシリコン窒化膜３１３を堆積し、引き続き３００ｎｍ程度の厚いシリコン酸化膜３１４を堆積する。そして、高温でのリフロー処理、ＣＭＰ処理の少なくとも一方又は両方の処理を行って、シリコン酸化膜３１４を平坦化する。この場合、リフロー処理及びＣＭＰ処理の両方を行うことによって、シリコン酸化膜３１４内に「巣」と呼ばれる空洞が生じるのを防止するとともに、その平坦性を確実なものとすることが可能となる。
次に、図２０に示すように、フッ酸系エッチャントを用いたウェットエッチングにより、シリコン酸化膜３１４を所定厚みだけ除去する。これにより、シリコン酸化膜３１４をＤＲＡＭセルアレイ領域のゲート電極間スペースＬ１，Ｌ２のうち、広い方のスペースＬ２のみに残す。このとき、ロジック回路領域はスペースが広いため、シリコン酸化膜３１４が完全に除去されることとなる。
しかし、ロジック回路領域のシリコン酸化膜３１４の除去を確実なものとするために、ＤＲＡＭセルアレイ領域を覆うマスク（図示せず）を形成して、シリコン酸化膜３１４をウェットエッチングなどにより確実にエッチング除去することも必要に応じて行う。
【００３２】
次に、図８に示すように、シリコン酸化膜３１４をマスクとして、ＲＩＥによりシリコン窒化膜３１３をエッチング除去する。これにより、シリコン窒化膜３１３は、シリコン酸化膜３１４で覆われているスペースＬ２の部分、及び側壁絶縁膜３１１ａの側面にのみ残る。
次に、図２２に示すように、フッ酸系ウェットエッチングによりシリコン酸化膜３１０，３１４をエッチングする。これにより、各ＭＯＳトランジスタＭＱ，ＰＱのゲート電極３０７の表面を露出させ、ロジック回路領域ではＭＯＳトランジスタＰＱのソース、ドレイン領域のｎ＋型拡散層３１２の表面を露出させる。ただし、ＤＲＡＭセルアレイ領域では、シリコン窒化膜３１３が存在することによって、ソース、ドレイン領域３１２が露出するのを防止することができる。なお、このとき実際には、ゲート電極３０７の側面に形成されているシリコン酸化膜３１０の上端が後退するが、図ではこれを無視している。
次に、図２３に示すように、露出しているゲート電極３０７の表面、及びロジック回路領域のソース、ドレイン領域の拡散層３１２の表面に自己整合的に金属シリサイド膜３１５を形成する。この金属シリサイド膜３１５の工程は具体的には、以下の通りである。すなわち、まず、全面にＣｏ／Ｔｉ膜を１００〜２００ｎｍ程度堆積する。次に、非酸素雰囲気中、例えば窒素雰囲気中で、４００℃〜６００℃程度、６０分程度のアニールを行い、シリコンに接しているＣｏ／Ｔｉ膜をシリサイド化する。この工程により、ＣｏＳｉが形成される。次に、未反応のＣｏ／Ｔｉ膜を硫酸によりエッチング除去する。次に、非酸素雰囲気中、例えば窒素雰囲気中で、７００℃〜８００℃程度、３０分程度のアニールを行う。これにより、ＣｏＳｉがより低抵抗で、かつ安定しているＣｏＳｉ２となる。このときＤＲＡＭセルアレイ領域では、ソース、ドレイン領域はマスクされていて、金属シリサイド膜は形成されない。
【００３３】
なお、ここでは金属シリサイド膜３１５として、コバルトシリサイド膜を利用したが、Ｃｏ／Ｔｉ膜の代わりにＴｉ／ＴｉＮを用いて上記と同様の工程を経ることにより、金属シリサイド膜３１５としてチタンシリサイド膜を形成することが可能となる。ただし、金属シリサイド膜３１５としてコバルトシリサイド膜を用いると、素子の微細化が進み、例えば０．２μｍ程度以下の加工を施しても、シート抵抗が増加しないという効果が得られる。
その後、図１５に示すように、プラズマＣＶＤ法により３０ｎｍ程度のシリコン窒化膜３１６を堆積し、続いてＬＰＣＶＤ法によりＢＰＳＧ膜３１７を堆積して平坦化する。シリコン窒化膜３１６は、コンタクト孔加工時のエッチングストッパである。ここで、シリコン窒化膜３１６を堆積するのに、４００℃〜５００℃程度の比較的低温であるプラズマＣＶＤ法を用いることにより、高温の熱に弱い金属シリサイド膜３１５が変質するのを防止することができる。そして、ＤＲＡＭセルアレイ領域では、ＢＰＳＧ膜３１７のビット線コンタクトＢＣ部に孔を開け、コンタクトプラグ３１８を埋め込む。その後ＢＰＳＧ膜３１７上にビット線（ＢＬ）３１９をパターニングする。ビット線３１９はコンタクトプラグ３１８を介して、ＭＯＳトランジスタＭＱのｎ＋型拡散層３１２と接続される。
【００３４】
なお、デュアルダマシーン法を適用することにより、ビット線３１９とコンタクトプラグ３１８とを同時に形成することもできる。この場合、ＢＰＳＧ膜３１７にコンタクト孔を形成し、更にコンタクト孔を含む配線埋め込み領域に配線溝を加工した後、配線材料を堆積してこれをＣＭＰ処理する。また、図では省略したが、ロジック回路領域についても、ＤＲＡＭセルアレイ領域と同時に、同様のコンタクトと配線を形成することができる。
その後は図示しないが、更に層間絶縁膜を堆積し、金属配線を形成する。金属配線は通常、多層配線となる。更に最上層金属配線の上はパシベーション膜で覆う。
上記のように、本実施の形態によれば、１チップ内で、ロジック回路部ではゲート電極及びソース、ドレイン領域に金属シリサイド膜を貼り付け、セルアレイ部では、ゲート電極にのみ金属シリサイド膜を貼り付ける、というように領域を分けた半導体装置及びその製造方法が提供される。これにより、セルアレイ部のＭＯＳトランジスタのソース領域及びドレイン領域の両方において接合リークを抑えることにより電荷保持特性を向上させると同時に、セルアレイ部のゲート電極及びロジック回路部では低抵抗化を図ることが可能となる。また、金属シリサイド膜１５としてコバルトシリサイド膜を用いることにより、素子の微細化が進んでもシート抵抗の増大を防ぐことが可能となる。
【００３５】
本発明は、上記実施の形態に限定されない。ここでは、トレンチ型のキャパシタを利用したＤＲＡＭについて説明したが、スタック型のキャパシタを利用したＤＲＡＭについても同様にこの発明は有効である。スタック型のキャパシタを利用したＤＲＡＭであっても、キャパシタ側の拡散層のリークが電荷保持特性を劣化させることは同様だからである。
従って、ＤＲＡＭセルアレイ領域ではソース、ドレイン拡散層上に金属シリサイド膜を形成せず、ロジック回路領域のソース、ドレイン拡散層上にのみ金属シリサイド膜を形成することにより、上記実施の形態と同様の効果を得ることが可能となる。
さらに、この発明は、ＤＲＡＭ以外のＭＯＳトランジスタ回路にも適用できる。例えば、ＭＯＳトランジスタ集積回路においても、ＤＲＡＭセルのＭＯＳトランジスタと同様に、ソース、ドレイン拡散層のうち例えばソース拡散層がフローティングとなり得る信号蓄積ノードに接続されるというＭＯＳトランジスタの使用法がある。このようなＭＯＳトランジスタについて、上記実施の形態のＤＲＡＭセルのＭＯＳトランジスタと同様の構造とし、それ以外のＭＯＳトランジスタについてはソース、ドレイン拡散層の双方の表面に金属シリサイド膜を形成することにより、同様の効果を得ることができる。
【００３６】
上記第１の実施の形態においても述べたように、ＮＡＮＤ型フラッシュメモリに第２の実施の形態を適用してもよい。この場合のメモリ側の縦断面構造を図２６に示す。ロジック回路側の縦断面構造は、図１５において示したものと同様であり、説明を省略する。
図２６に示されたメモリ側の構造は、図２５に示されたメモリ側の構造におけるｎ＋型拡散層１３５の表面のチタンシリサイド１３６を除去したものに相当する。
即ち、メモリ側ではゲート電極１３２上のみにチタンシリサイド膜１３６が形成されている。そして、ロジック回路側では、図１５に示されたように、ＭＯＳトランジスタＰＱのソース、ドレイン拡散層１２及びゲート電極７の上面に、チタンシリサイド等の金属シリサイド膜１５が形成されている。このように、本発明をフラッシュメモリにも適用することが可能であり、上記第２の実施の形態と同様な効果を得ることができる。
【００３７】
【発明の効果】
以上説明したように本発明によれば、ＭＯＳトランジスタの二つの不純物拡散層に対して選択的に金属シリサイド膜の貼り付けを行うことにより、信号蓄積ノード側の接合リークに起因する信号保持特性劣化を防止しながら、ＭＯＳトランジスタ回路の高速性能を実現することができる。特にこの発明をロジック／ＤＲＡＭ混載デバイスに適用すれば、ＤＲＡＭの優れた電荷保持特性を維持しながら、簡単な製造工程で優れた特性を表現することができる。
また本発明は、１チップ内で、ロジック回路部ではゲート電極及びソース、ドレイン領域に金属シリサイド膜を貼り付け、メモリセルアレイ部ではゲート電極にのみ金属シリサイド膜を貼り付ける、というように領域を分けることにより、信号保持特性劣化を防止しつつ、ＭＯＳトランジスタ回路の性能向上を図ることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるロジック／ＤＲＡＭ混載デバイスのＤＲＡＭセルアレイ部の平面図。
【図２】図１のＡ−Ａ断面図。
【図３】第１の実施の形態にかかるロジック回路部のＭＯＳトランジスタ構造を示す断面図。
【図４】第１の実施の形態にかかるＤＲＡＭセルアレイ部のキャパシタ形成工程及び素子分離工程を示す平面図。
【図５】図４のＡ一Ａ線に沿う断面図。
【図６】第１の実施の形態にかかるＤＲＡＭセルアレイ部のＭＯＳトランジスタ形成工程を示す平面図。
【図７】図６のＡ−Ａ線に沿う断面図。
【図８】第１の実施の形態にかかるスペーサ絶縁膜形成のための膜堆積工程を示す断面図。
【図９】第１の実施の形態にかかるスペーサ絶縁膜形成のためのアモルファスシリコン埋め込み工程を示す断面図。
【図１０】第１の実施の形態にかかるシリコン窒化膜エッチングによるスペーサ絶縁膜形成工程を示す断面図。
【図１１】第１の実施の形態にかかるシリサイド膜形成のためのＡｓイオン注入工程を示す断面図。
【図１２】第１の実施の形態にかかるシリサイド膜形成のための酸化膜エッチング工程を示す断面図。
【図１３】第１の実施の形態にかかるチタンシリサイド膜形成の工程を示す断面図。
【図１４】本発明の第２の実施の形態にかかるＤＲＡＭセルアレイのレイアウト図。
【図１５】第２の実施の形態によるＤＲＡＭセルアレイ領域とロジック回路領域の断面図。
【図１６】第２の実施の形態による製造工程を説明するための断面図。
【図１７】第２の実施の形態による製造工程を説明するための断面図。
【図１８】第２の実施の形態による製造工程を説明するための断面図。
【図１９】第２の実施の形態による製造工程を説明するための断面図。
【図２０】第２の実施の形態による製造工程を説明するための断面図。
【図２１】第２の実施の形態による製造工程を説明するための断面図。
【図２２】第２の実施の形態による製造工程を説明するための断面図。
【図２３】第２の実施の形態による製造工程を説明するための断面図。
【図２４】ＮＡＮＤ型フラッシュメモリの構成を示した回路図。
【図２５】上記第１の実施の形態をＮＡＮＤ型フラッシュメモリに適用した場合の構成を示した縦断面図。
【図２６】上記第２の実施の形態をＮＡＮＤ型フラッシュメモリに適用した場合の構成を示した縦断面図。
【符号の説明】
１、１０１、３０１……シリコン基板、１１、１１１……素子形成領域、１２、３０２……素子分離絶縁膜、ＣＭ……キャパシタ、２１、３０３……トレンチ、２２、３０５……キャパシタ絶縁膜、２３……ｎ型層、２４、３０６……キャパシタノード、ＱＭ……ＭＯＳトランジスタ、３１、１３１、３０７……ゲート絶縁膜、３２、１３２……ゲート電極、３４ａ，３４ｂ、１３４ａ、１３４ｂ……第１，第２のｎ型拡散層、３５、１３５、３０４、３１２……ｎ＋型拡散層、３３、３１０……シリコン酸化膜、３６、１３６……チタンシリサイド膜、３７、１３７……スペーサ絶縁膜、４……層間絶縁膜、４１、３１１、３１３、３１６……シリコン窒化膜、４１、３１４……シリコン酸化膜、４３……コンタクト孔、４４……タングステン、５、３１９、ＢＬ……ビット線、３１５……金属シリサイド膜、３１１ａ……側壁絶縁膜、３１７……ＢＰＳＧ膜、３１８……コンタクトプラグ、
ＣＧ１〜ＣＧ８……コントロールゲート、ＳＧ……セレクトゲート、ＢＣ……ビットラインコンタクト、ＭＱ，ＰＱ……ＭＯＳトランジスタ、ＭＣ……キャパシタ。
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、特にロジック／ＤＲＡＭ混載デバイスに好適なメモリセルトランジスタ構造とその製造方法に関する。
【０００２】
【従来の技術】
近年、メモリとの高速且つ大量のデータ転送を実現するため、ロジックとＤＲＡＭを１つのチップに混載する技術が求められている。ロジック回路デバイスにおいては、従来より、回路性能を高めるために、ＭＯＳトランジスタのゲート電極及びソース、ドレイン拡散層に金属シリサイドを貼り付けて低抵抗化する技術が用いられている。従って、ロジック／ＤＲＡＭ混載デバイスのＤＲＡＭメモリセルについても、同様の低抵抗化技術を適用することが望まれる。
しかし、ＤＲＡＭメモリセルについては、メモリキャパシタに繋がる接合でのリーク電流を抑制し電荷保持特性を向上されるためには、金属シリサイドをソース、ドレイン領域に貼り付けない方が良いとされている（例えば、“Ｔｒａｄｅ−ｏｆｆｓ ｉｎ ｔｈｅ Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｄｅｖｉｃｅｓ ｗｉｔｈ Ｔｒｅｎｃｈ Ｃａｐａｃｉｔｏｒ ＤＲＡＭ”， Ｓ． Ｃｒｏｗｄｅｒ ｅｔａｌ， ｐ４５−４８， ＩＥＤＭ９７１） 。これは一つには、金属シリサイド膜をソース、ドレイン領域の表面に形成した場合に、金属シリサイドが拡散層を突き抜けることによる接合リークが生じるおそれがあるからである。また金属シリサイド膜を形成するためには通常、ソース、ドレイン領域に１Ｅ１５／ｃｍ２程度以上のドーズ量で高濃度不純物拡散層を形成することが必要となる。このような高濃度不純物拡散層を形成すると、この高濃度不純物拡散層を起因して接合リークが大きくなる。
【０００３】
【発明が解決しようとする課題】
ロジック／ＤＲＡＭ混載デバイスにおいては、製造工程数を如何に低減するかが重要な課題である。従って、製造工程を簡略化しながら、ソース、ドレイン拡散層及びゲート電極の低抵抗化を図り、しかもメモリキャパシタの優れた電荷保持特性を保つようなロジック／ＤＲＡＭ混載デバイスの製造技術が求められている。
もし、１チップ内で、ロジック回路部では金属シリサイドを貼り付け、ＤＲＡＭセルアレイ部では金属シリサイド膜を貼り付けない、というように領域を分けるとすると、そのためのマスク工程とそれに付随する加工工程を追加することが必要となり、製造工程数の増加を招く。
本発明は、上記事情を考慮してなされたもので、信号蓄積ノードとなる不純物拡散層の信号保持特性を劣化させず、また製造工程数の増加を招くことのない半導体装置とその製造方法を提供することを目的としている。
【０００４】
【課題を解決するための手段】
本願発明の一態様によれば、半導体基板と、この半導体基板に配列形成されたメモリセルとを有し、前記メモリセルは、ワード線に接続されるゲート電極及びこのゲート電極に整合されて形成された第１及び第２の不純物拡散層を有するＭＯＳトランジスタと、前記第１及び第２の不純物拡散層のうち第１の不純物拡散層に接続されたキャパシタとから構成され、且つ前記第２の不純物拡散層がビット線に接続される半導体装置において、前記メモリセルを構成するＭＯＳトランジスタは、前記第２の不純物拡散層側に隣接するゲート電極との間隙よりも前記第１の不純物拡散層側に隣接するゲート電極との間隙が狭く、前記メモリセルを構成するＭＯＳトランジスタの前記第１及び第２の不純物拡散層のうち第２の不純物拡散層の表面に金属シリサイド膜が形成され、前記ＭＯＳトランジスタのゲート電極の前記第１及び第２の不純物拡散層側の側壁にそれぞれ第１及び第２のスペーサ絶縁膜が形成され、前記第１のスペーサ絶縁膜は前記第１の不純物拡散層側に隣接するゲート電極のスペーサ絶縁膜と連続して前記第１の不純物拡散層上を覆い、前記第２のスペーサ絶縁膜は前記第２の不純物拡散層側に隣接するゲート電極のスペーサ絶縁膜とは所定の間隙をおいて分離されており、その間隙に整合されて前記第２の不純物拡散層の表面に金属シリサイド膜が形成されていることを特徴とする半導体装置が提供される。
【０００５】
また、本願発明の他の一態様によれば、ソース、ドレイン拡散層及びゲート電極のうちゲート電極の表面のみに金属シリサイド膜が形成された第１のトランジスタと、キャパシタノードが前記ソース、ドレイン拡散層の一方と電気的に接続されたトレンチキャパシタを有するメモリセルアレイ部と、ソース、ドレイン拡散層及びゲート電極の表面に金属シリサイド膜が形成された第２のトランジスタを有するロジック回路部とを具備し、前記第１のトランジスタのゲート電極の側壁にはそれぞれ第１及び第２の側壁絶縁膜が形成され、前記第１の側壁絶縁膜は前記ソース、ドレイン拡散層の一方の側に隣接するゲート電極の側壁絶縁膜と連続して前記ソース、ドレイン拡散層の一方を覆い、前記ソース、ドレイン拡散層の他方側の第２の側壁絶縁膜は前記ソース、ドレイン拡散層の他方の側に隣接するゲート電極の側壁絶縁膜とは所定の間隙をおいて分離されていることを特徴とする半導体装置が提供される。
【０００６】
また、本願発明の他の一態様によれば、半導体基板にキャパシタを形成する工程と、前記半導体基板に、ワード線となるゲート電極、及びこのゲート電極に整合された第１及び第２の不純物拡散層を有し、前記第１の不純物拡散層が前記キャパシタの一方のノードに接続され、前記ゲート電極は前記第２の不純物拡散層側に隣接するゲート電極との間隙よりも前記第１の不純物拡散層側に隣接するゲート電極との間隙が狭いＭＯＳトランジスタを形成する工程と、前記ＭＯＳトランジスタのゲート電極の前記第１及び第２の不純物拡散層側の側壁にそれぞれ第１及び第２のスペーサ絶縁膜を、前記第１のスペーサ絶縁膜は前記第１の不純物拡散層側に隣接するゲート電極のスペーサ絶縁膜と連続して前記第１の不純物拡散層を覆い、前記第２のスペーサ絶縁膜は前記第２の不純物拡散層側に隣接するゲート電極のスペーサ絶縁膜とは所定の間隙をおいて分離されて前記第２の不純物拡散層が露出するように形成する工程と、前記ＭＯＳトランジスタの前記第２の不純物拡散層の表面に金属シリサイド膜を形成する工程と、前記ＭＯＳトランジスタの第２の不純物拡散層に前記金属シリサイド膜を介して接続されるビット線を形成する工程と有することを特徴とする半導体装置の製造方法が提供される。
【０００７】
また、本願発明の他の一態様によれば、半導体基板の素子形成領域の両端部にそれぞれキャパシタノードが埋め込まれた第１及び第２のトレンチキャパシタを形成する工程と、前記第１及び第２のトレンチキャパシタに挟まれた前記素子領域に第１の間隔をおいて配置されて隣接する二つのメモリセルのワード線となる第１及び第２のゲート電極と、前記第１及び第２のトレンチキャパシタ領域上を前記第１及び第２のゲート電極に対してそれぞれ第１の間隔より狭い第２の間隔をおいて通過するように配置された第３及び第４のゲート電極とをパターン形成する工程と、前記各ゲート電極をマスクとして前記素子形成領域に不純物をドープして、前記第１のゲート電極と前記第３のゲート電極の間及び前記第２のゲート電極と前記第４のゲート電極の間にそれぞれ前記第１及び第２のトレンチキャパシタのキャパシタノードに接続される第１の不純物拡散層を形成すると同時に、前記第１及び第２のゲート電極の間に前記二つのメモリセルで共有される第２の不純物拡散層を形成する工程と、前記各ゲート電極の側壁に、前記第１のゲート電極と前記第３のゲート電極の間及び前記第２のゲート電極と前記第４のゲート電極の間では連続して前記第１の不純物拡散層を覆い、前記第１のゲート電極と前記第２のゲート電極の間では分離されて前記第２の不純物拡散層が露出するようにスペーサ絶縁膜を形成する工程と、前記各ゲート電極上と前記露出した第２の不純物拡散層上に金属シリサイド膜を形成する工程と、前記第２の不純物拡散層に前記金属シリサイド膜を介して接続されるビット線を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【０００８】
また、本願発明の他の一態様によれば、半導体基板のメモリセルアレイ領域にメモリセルを構成するキャパシタを形成する工程と前記半導体基板のメモリセルアレイ領域にゲート電極が連続的に配設されてワード線となり、ソース、ドレイン拡散層の一方が前記キャパシタに接続され、他方がビット線コンタクト層となる第１のトランジスタを、それらのゲート電極がビット線コンタクト層側に隣接するゲート電極とのスペースよりキャパシタ側に隣接するゲート電極とのスペースが狭い不均一ピッチで配列されるように形成し、同時にロジック回路領域に第２のトランジスタを形成する工程と、前記第１及び第２のトランジスタのゲート電極の側面に、前記メモリセルアレイ領域のゲート電極間スペースのうち狭いスペースを埋めるように側壁絶縁膜を形成する工程と、前記第１及び第２のトランジスタのソース、ドレイン拡散層に重ねてゲート電極と前記側壁絶縁膜に自己整合された高濃度不純物拡散層を形成する工程と、前記半導体基板に前記側壁絶縁膜と同種の第１の絶縁膜及びこれと異種の第２の絶縁膜を順次堆積する工程と、前記第２の絶縁膜をエッチングして前記メモリセルアレイ領域のゲート電極間スペースのうち広いスペースのみに残す工程と、前記第２の絶縁膜をマスクとして前記第１の絶縁膜をエッチング除去して、前記メモリセルアレイ領域の第１のトランジスタのゲート電極の表面、前記ロジック回路領域の第２のトランジスタのソース、ドレイン拡散層及びゲート電極の表面を露出させる工程と、前記第１のトランジスタのゲート電極の表面及び、前記第２のトランジスタのソース、ドレイン拡散層及びゲート電極の表面に自己整合的に金属シリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１０】
【発明の実施の形態】
＜第１の実施の形態＞
以下、本発明の第１の実施の形態について図面（図１〜図１３）を参照して説明する。
図１の平面図及び図２の縦断面図に、本発明をロジック／ＤＲＡＭ混載デバイスに適用した第１の実施の形態におけるＤＲＡＭセルアレイ部の平面とそのＡ−Ａ’線に沿う縦断面とを示す。
ＤＲＡＭセルアレイ部には、シリコン基板１に、素子分離絶縁膜１２により区画された細長い矩形の素子形成領域１１が配列形成される。素子分離絶縁膜１２は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｎｓｕｌａｔｉｏｎ）技術による埋め込み絶縁膜により形成されている。各素子形成領域１１には、ＭＯＳトランジスタＱＭとキャパシタＣＭからなる二つのメモリセルが形成されている。キャパシタＣＭは素子形成領域１１の両端部に配置される。
本実施の形態におけるキャパシタＣＭは、トレンチキャパシタである。即ちキャパシタＣＭは図２に示すように、基板１１に加工されたトレンチ２１と、このトレンチ２１の側壁から基板１に拡散形成されたプレート電極となるｎ型層２３と、トレンチ側壁に形成されたキャパシタ絶縁膜２２と、トレンチ内部に埋め込まれたキャパシタノード２４とを有する。
【００１１】
キャパシタノード２４は、ｎ型不純物をドープした多結晶シリコンである。キャパシタノード２４の上面は、絶縁膜２８により覆われる。トレンチ２１の上部にはカラー２５が形成され、その一部に開口２６が開けられている。この開口２６から基板１に拡散形成されるｎ型層２７は、後に形成されるＭＯＳトランジスタＱＭの拡散層３４ａとつながる。
キャパシタＣＭにより挟まれた一つの素子形成領域１１内に、二つのＭＯＳトランジスタＱＭが形成されている。ＭＯＳトランジスタＱＭは、シリコン基板１にゲート絶縁膜３１を介して形成されたゲート電極３２（３２ａ，３２ｂ，３２ｃ，３２ｄ，…）と、このゲート電極３２に自己整合されて形成された第１及び第２のｎ型拡散層３４ａ，３４ｂとを有する。第１の拡散層３４ａは例えばソース領域であり、これはｎ型拡散層２７を介してキャパシタノード２４に接続される。第２の拡散層３４ｂはドレイン領域であり、ビット線５に接続される。ゲート電極３２は、図１に示すように、一方向に連続的に配設されて、ワード線ＷＬとなる。
本実施の形態においては、メモリセルを構成するＭＯＳトランジスタＱＭの第１の拡散層３４ａと第２の拡散層３４ｂのうち、第２の拡散層３４ｂ側にのみ、高濃度のｎ＋型層３５が形成され、このｎ＋型層３５の表面にチタンシリサイド膜３６が形成されている。キャパシタノード２４に接続される第１の拡散層３４ａにはチタンシリサイド膜は形成されない。チタンシリサイド膜３６は各ゲート電極３２にも形成されている。
【００１２】
また、本実施の形態では、格別のマスク工程を用いることなく、ＭＯＳトランジスタＱＭの第１の拡散層３４ａと第２の拡散層３４ｂのうち、第２の拡散層３４ｂ側にのみ、チタンシリサイド膜３５を形成している。これは、ゲート電極３２のレイアウトを工夫したセルフアライン工程により可能となっている。以下に、具体的に説明する。
図２に示されたように、素子形成領域１１において形成された二つの隣接メモリセルのＭＯＳトランジスタＱＭを構成する第１のゲート電極３２ａと第２のゲート電極３２ｂと間の間隔を、図１に示すようにＬ１とする。これら第１及び第２のゲート電極３２ａ，３２ｂの外側に、キャパシタＣＭの領域上を通過するワード線として配置される第３のゲート電極３２ｃ及び第４のゲート電極３２ｄについては、それぞれ第１，第２のゲート電極３２ａ，３２ｂとの間の間隔をＬ２とする。本実施の形態では、図１に示すように、Ｌ１＞Ｌ２としている。
このようなゲート電極レイアウトとして、ゲート電極３２の側壁にシリコン窒化膜によるスペーサ絶縁膜３７を形成する。図２に示すように、第１，第２のゲート電極３２ａ，３２ｂと、第３，第４のゲート電極３２ｃ，３２ｄの間では、スペーサ絶縁膜３７が連続して第１の拡散層３４ａを覆う。第１，第２のゲート電極３２ａ，３２ｂの間では、スペーサ絶縁膜３７が分離されて、第２のｎ型拡散層３４ｂが露出した状態が得られる。具体的にこの状態は、間隔Ｌ１を、スペーサ絶縁膜３７の膜厚の２倍以上とし、間隔Ｌ２をスペーサ絶縁膜３７の膜厚の２倍以下とすることにより得られる。
【００１３】
この様にしてスペーサ絶縁膜３７を形成した状態で、ｎ型不純物のドーピングを行うと、第１，第２のゲート電極３２ａ，３２ｂの間で、第２のｎ型拡散層３４ｂにのみｎ＋型層３５が形成される。更に、チタンシリサイドの選択成長を行うことにより、図２に示したように、第２の拡散層３４ｂの領域、及び各ゲート電極３２の領域に自己整合されたチタンシリサイド膜３６が形成されることになる。
ＭＯＳトランジスタＱＭが形成された後、層間絶縁膜４が堆積される。層間絶縁膜４は本実施の形態の場合、シリコン窒化膜４１とシリコン酸化膜（ＢＰＳＧ膜）４２の積層膜である。層間絶縁膜４にはビット線コンタクト用の孔４３が開けられ、ここにコンタクト用タングステン層４４が平坦に埋め込まれる。その後、層間絶縁膜４上にビット線５が配設される。
ここまでは、一つの素子形成領域１１内の第１，第２のゲート電極３２ａ，３２ｂと、これらの外側の第３，第４のゲート電極３２ｃ，３２ｄとの関係を説明した。更にこれらの外側、即ちビット線方向に隣接する素子形成領域に配置されるゲート電極３２ｅ，３２ｆと第３，第４のゲート電極３２ｃ，３２ｄとの間の間隔Ｌ３は、本実施の形態では、Ｌ２＜Ｌ３＜Ｌ１に設定されている。そして、これらのゲート電極３２ｅ，３２ｆと第３，第４のゲート電極３２ｃ，３２ｄとの間も、スペーサ絶縁膜３７により埋め込まれるようにしている。具体的に本実施の形態の場合、間隔Ｌ３は、スペーサ絶縁膜３７の膜厚の２倍より僅かに大きい値に設定しているが、スペーサ絶縁膜を形成する際のエッング工程を工夫することにより、分子分離絶縁膜１２が露出しないようにしている。
【００１４】
以上のように本実施の形態では、一つの素子形成領域内で隣接する二つのメモリセルを構成するＭＯＳトランジスタＱＭのビット線４に接続される第２のｎ型拡散層３４ｂ側にのみ、チタンシリサイド膜３６が形成されている。この場合、チタンシリサイド膜３６は、第２のｎ型拡散層３４ｂ及びゲート電極３２に自己整合的に形成されていて、ビット線コンタクト孔４３のサイズや位置とは無関係に形成することができる。
また本実施の形態にように、Ｌ２＜Ｌ１の関係を満たすことにより、拡散層３５の上面にはチタンシリサイド膜３６が形成されているので、コンタクト抵抗を低減できると共に、拡散層３４ａの上にはチタンシリサイド膜が形成されていないので、キャパシタノード２４に蓄積された電荷が拡散層３４ａを介してシリコン基板１へリークすることを防止することができる。
距離Ｌ３は、隣接メモリセルのキャパシタの間隔でほぼ決まるが、Ｌ３＜Ｌ１なる関係は、ゲート電極３２ｃ、３２ｅの間、３２ｂ、３２ｄの間にスペーサ絶縁膜３７を残して、素子分離絶縁膜１２が露出するのを防止し、後の工程で素子分離絶縁膜１２がエッチングされるのを防止するために必要である。この要求を満たすためには、Ｌ３は成るべく小さい方が良い。しかし極端に小さくなると、素子分離領域でのゲート電極短絡の原因となるから、Ｌ２よりは大きい値とすることが望ましい。
【００１５】
また、拡散層３５の上ゲート電極（ワード線）３２の上にチタンシリサイド膜３６を形成し、拡散層３４ａの上にはチタンシリサイド膜を形成しないようにするため、Ｌ２＜Ｌ１なる関係を満たすように、ゲート電極３２を形成している。従って製造工程の増加もない。
またゲート電極３２の側面は絶縁膜３３と３７で覆われており、且つチタンシリサイド膜３６の上面及び側面は絶縁膜４１で覆われているので、タングステン層４１を形成する際、自己整合的に形成することができる。
更に、本実施の形態では、Ｌ２＜Ｌ１なる関係を満たせばよいので、Ｌ２を小さくすることにより、ゲート電極３２ａとキャパシタノード２４との間の距離、即ち拡散層３４ａの距離を短くすることが可能となり、抵抗を低減できる。
本実施の形態において、ＤＲＡＭと混載されるロジック回路部の構造は、一つのＭＯＳトランジスタＱＣに着目して示すと、図３のようになる。図２のメそリセル部と同じ工程で形成される部分には同じ符号を付して、対応関係を明らかにしている。ＭＯＳトランジスタＱＣは、シリコン基板１の素子分離絶縁模１２により囲まれた素子形成領域１３に形成される。ＭＯＳトランジスタＱＣのソース、ドレイン拡散層３４ａ，３４ｂには共に、ｎ＋型拡散層３５が形成され、その表面にチタンシリサイド膜３６が形成されている。ゲート電極３２にもチタンシリサイド膜３Ｓが形成されている。ソース、ドレイン拡散層３４ａ、３４ｂはそれぞれ層間絶縁膜４に埋め込まれたタングステン層４４を介して信号配線６，７に接続される。信号配線６，７はビット線５と同じ導体配線膜をパターニングして形成される。即ち、ロジック回路部では、メそリセル部で発生する電荷のリークという問題はないので、各ゲート電極３２及び拡散層３５上にチタンシリサイド膜３６を形成することにより、抵抗を低減できる。
【００１６】
次に、上記第１の実施の形態における具体的な製造工程を、ＤＲＡＭセルアレイに着目して説明する。図４及び図５は、シリコン基板１にトレンチキャパシタＣＭを形成し、素子分離を行った状態の平面図とそのＡ−Ａ′断面図である。ここまでの工程は通常知られている工程であるので、簡単に説明する。
まずシリコン基板１にトレンチ２１を加工し、固相拡散等を利用してｎ型層２３を形成する。次いでトレンチ側壁にキャパシタ絶縁贋２２を形成し、内部にキャパシタノード２４を埋め込み形成する。キャパシタノード２４の埋め込み工程は実際には複数ステップで行われる。ドレンチ２１の上部にはカラー２５を形成し、その一部に開口２６を開けて、キャパシタノード２４の不純物を外方拡散させてｎ型層２７を形成する。
キャパシタＣＭの形成後、素子分離絶縁膜１２をＳＴＩ技術により埋め込み形成する。これにより、図４に示すように、細長い素子形成領域１１が区画され、各素子形成領域１１の両端部にキャパシタＣＭが配置された状態が得られる。
図６及び図７は、ＭＯＳトランジスタＱＭの形成工程を示す平面図とそのＡ−Ａ断面図である。図示のように、素子形成領域１１にゲート絶縁膜３１を形成し、ゲート電極３２をパターン形成する。続いてゲート電極３２をマスクとしてＰ（リン）のイオン注入により、第１，第２のｎ型拡散層３４ａ、３４ｂを形成する。ゲート電極３２は例えば、２５０ｎｍの多結晶シリコン膜である。ゲート電極３２は図６に示すように連続的にパターン形成されてワード線ＷＬとなるが、素子形成領域１１上の有効なゲート電極幅は例えば、０．２５μｍとする。
【００１７】
ゲート電極３２は、一つの素子形成領域１１内のビット線コンタクト部を迂回するような屈曲パターンとする。即ち、一つの素子形成領域１１内の隣接メモリルの第１，第２のゲート電極３２ａ，３２ｂの間隔は、Ｌ１＝０．５５μｍとする。これらの第１，第２のゲート電極３２ａ，３２ｂと、それぞれの外側に配置される第３，第４のゲート電極３２ｃ，３２ｄとの間隔は、Ｌ２＝０．２μｍ とする。更に、第３，第４のゲート電極３２ｃ，３２ｄと、それぞれの外側に配置されるゲート電極３２ｅ，３２ｆとの間隔は、Ｌ３＝０．２５μとする。
以下の工程は、断面図のみを用いて説明する。上述のように素子形成された基板に、図８に示すように、２０ｎｍのシリコン酸化膜３３と、側壁絶縁膜３７となる９０ｎｍのシリコン窒化膜、更に７５ｎｍのアモルファスシリコン膜３８を順次堆積する。シリコン酸化膜３３は、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｘｙｓｉｌａｎｅ）を原料としてＣＶＤにより形成されるＴＥＯＳ酸化膜である。これにより、ゲート電極３２の間のスペースのうち、狭い部分を完全に埋め込む。第１，第２のゲート電極３２ａ，３２ｂとそれぞれ第３，第４のゲート電極３２ｃ，３２ｄの間は、シリコン窒化膜３７のみで平坦に埋め込まれるが、その外側に残る狭いスペースを埋めるためにアモルファスシリコン膜３８を堆積している。その後、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）等の等方性エッチングによりアモルファスシリコン膜３８をエッチバックして、図９に示すように、第３，第４のゲート電極３２ｃ，３２ｄの外側の狭いスペースのみにアモルファスシリコン膜３８を残す。
【００１８】
次に、シリコン窒化膜を、シリコン酸化膜及びアモルファスシリコンに対してエッチング選択比の大きい条件に設定されたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によりエッチバックして、図１０に示すように、ゲート電極３２の側壁にスペーサ絶縁膜３７を形成する。このとき、図示のように、大きいスペースを持つ第１，第２のゲート電極３２ａ，３２ｂの間では、スペーサ絶縁膜３７が分離されてＴＥＯＳ酸化膜３３が露出した状態になる。それ以外のゲート電極の間は、スペースが小さいため、スペーサ絶縁膜３７が連続してスペースを完全に埋めた状態になる。
なお、図８及び図９で説明したアモルファスシリコン膜３８の堆積とエッチングの工程は、付加的なものである。例えば、各ゲート電極間隔が、第１，第２のゲート電極３２ａ，３２ｂの間を除いて、シリコン酸化膜３３とシリコン窒化膜３７の合計膜厚の１／２以下であれば、アモルファスシリコン膜３８の堆積とエッチングの工程は、不要となる。
この後、図１１に示すように、Ａｓ（砒素）イオン注入を行い、第１，第２のゲート電極３２ａ，３２ｂの間の第２のｎ型拡散層３４ｂに重ねて、高濃度のｎ＋型拡散層３５を形成する。このとき同時に各ゲート電極３２にもＡｓがドープされて、ｎ＋型層となる。キャパシタノード２４に接続される第１のｎ型拡散層３４ａには、スペーサ絶縁膜３７によりマスクされてＡｓがドープされない。ｎ＋型拡散層３５は、イオン注入後のアニールにより活性化される。
【００１９】
次に、フッ酸系のエッチング液によりゲート電極３２上及びビット線コンタクト部のｎ＋型拡散層３５上に残るシリコン酸化膜３３を除去し、図１２に示すように、第１及び第２のゲート電極３２ａ，３２ｂの間のｎ＋型拡散層３５、及び各ゲート電極３２のシリコン面を露出させる。このとき、キャパシタノード２４側の第１のｎ型拡散層３４ａの面は、シリコン窒化膜によるスペーサ絶縁膜３７でマスクされていて露出しない。
次に、図１３に示すように、ｎ＋型拡散層３５及びゲート電極３２上にチタンシリサイド腹３６を選択的に形成する。この工程を具体的に説明すれば次のようになる。まず露出したシリコン面をアモルファス化するために、Ａｓイオン注入を行う。次いで、３０ｎｍ程度のＴｉ（チタン）膜とＴｉＮ（チタン窒化物）膜を続けて維持する。その後、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）等によりアニールすることにより、Ｔｉ／ＴｉＮ膜とシリコンを反応させてチタンシリサイド膜３６を形成する。最後に、未反応のＴ１／ＴｉＮ膜を選択的にエッチング除去する。
その後、図２に示すように、層間組織膜４として３０ｎｍ程度のプラズマＣＶＤシリコン窒化腫４１及び７００ｎｎｍ程度のＢＰＳＧ膜４２を堆積して平坦化する。そして、ビット線コンタクト部にコンタクト孔４３を開口して、ここにＷ膜４４を埋め込む。その後ビット線５をパターン形成する。
【００２０】
上記実施の形態によれば、ロジック／ＤＲＡＭ混載デバイスを、比較的簡単な製造工程でしかも優れた特性をもって作ることができる。高密度化が強く要求されるＤＲＡＭ単体の場合には、ＤＲＡＭセルアレイのＭＯＳトランジスタのゲート電極間隔、即ちワード線間隔をできる限り小さくすることが必要である。そのために、微細なゲート電極聞のスペースにビット線をコンタクトさせるべく、ビット線のセルフアラインコンタクト技術が用いられる。このビット線のセルフアラインコンタクトを行うためには、ビット線とワード線の短絡防止のために、各ゲート電極の表面をシリコン窒化膜で覆うという工程が必要となる。
これに対して、ロジック／ＤＲＡＭ混載デバイスでは、ＤＲＡＭの大規模化、高密度化よりも、如何に製造工程を簡単にし、旦つ高性能を実現するかが重要になる。この様な観点から、図１及び図２で説明したように、ゲート電極３２を屈曲パターンとして、ビット線コンタクト部を広くとることが許容される。そして、ＤＲＡＭセルトランジスタのキャパシタノードに接続される拡散層を除いて、ロジック回路部及びＤＲＡＭセルアレイ部の全ての拡散層にチタンシリサイド膜を貼り付ける。これにより、キャパシタノードにつながる拡散層にシリサイド膜を形成することによるリーク増大を防止して、優れた電荷保持特性を実現すると同時に、ソース、ドレイン拡散層の低抵抗化を図ることができる。
【００２１】
更に、上記実施の形態では、ビット線コンタクトにはセルフアラインコンタクト技術を用いないため、ゲート電極はシリコン窒化膜で覆われない。従って、ＤＲＡＭセルアレイのゲート電極上にもソース、ドレイン拡散層上と同時にチタンシリサイド膜を形成することができる。しかも、特定の拡散層を除く全ての拡散層及びゲート電極へのチタンシリサイド膜の形成は、複雑なマスク工程を用いない選択成長技術により行われる。
即ち、ゲート電極パターンの設計と側壁絶縁膜形成工程の組み合わせを利用することにより、各拡散層及びゲート電極にセルフアラインされたチタンシリサイド膜が形成される。図２と図３から明らかなように、ロジック部とＤＲＡＭセルアレイ部のＭＯＳトランジスタを基本的に同様の構造として、両者に共通の製造工程を適用することができる。
本発明は、上記実施の形態に限定されない。例えば、本発明をＤＲＡＭ単体に適用した場合にも、一定の効果が得られる。即ち、ＤＲＡＭ単体の場合であっても、ＤＲＡＭセルトランジスタのキャパシタノード側の第１の不純物拡散層には金属シリサイド膜を形成せず、第２の不純物拡散層にのみ金属シリサイドを形成すれば、優れたキャパシタの電荷保持特性を保ちながら、ビット線コンタクト側の第２の不純物拡散層を低抵抗化することができる。
【００２２】
また、上記実施の形態では、ドレンチキャパシタ構造のＤＲＡＭを説明したが、スタック型キャパシタ構造のＤＲＡＭについても同様に本発明は有効である。スタック型キャパシタの場合にも、キャパシタ側の拡散層のリークが、電荷保持特性を劣化させることは、同じである。従って、キャパシタ側の第１の拡散層には金属シリサイドを形成せず、ビット線コンタクト側の第２の拡散層に金属シリサイドを形成することにより、先の実施の形態と同様に、信号蓄積ノードの接合リークに起因する信号電荷保持特性の劣化を防止することができ、製造工程数を増加させることなく、高速性能を得ることができる。
更に、本発明は、ＤＲＡＭ以外のＭＯＳトランジスタ回路にも適用することができる。例えば、ＭＯＳトランジスタ集積回路においても、ＤＲＡＭセルのＭＯＳトランジスタと同様に、ソース、ドレイン拡散層のうち例えばソース拡散層がフローティングとなり得る信号蓄積ノードに接続されるというＭＯＳトランジスタの使用法がある。この様なＭＯＳトランジスタについて、本実施の形態のＤＲＡＭセルのＭＯＳトランジスタと同様の構造とし、それ以外のＭＯＳトランジスタについてはソース、ドレイン拡散層の双方の表面に金属シリサイド膜を形成することにより、同様の効果が得られる。
【００２３】
ＤＲＡＭ以外の回路の一例として、フラッシュメモリにも本発明を適用することができることを以下に説明する。図２４に、ＮＡＮＤ型フラッシュメモリの回路構成を示す。１本のビット線ＢＬと接地線ＧＬとの間に、セレクトゲートＳＧ１のソース及びドレインと、８つのコントロールゲートＣＧ１〜ＣＧ８のソース及びドレインと、セレクトゲートＳＧ２のソース及びドレインとが、直列に接続されている。セレクトゲートＳＧ１の一方の端子は、ビット線コンタクトＢＣを介してビット線ＢＬに接続されている。
このフラッシュメモリの縦断面構造を図２５に示す。この構造は、上記実施の形態によるＤＲＡＭにおいて、トレンチキャパシタＣＭを除去し、ビット線コンタクトＢＣ間に、１つのセレクトゲートＳＧ１、８つのコントロールゲートＣＧ１〜ＣＧ８、１つのセレクトゲートＳＧ２を配置したものに対応する。
素子領域１１１において、セレクトゲートＳＧ１としてのＭＯＳトランジスタと、コントロールゲートＣＧ１〜ＣＧ８としてのフローティングゲートを有するＭＯＳトランジスタとが形成されている。ここで、製造プロセスを共用するため、セレクトゲートＳＧ１及び２においても、トランジスタの構造としてはコントロールゲートＣＧ１〜ＣＧ８と同様に、フローティングゲートを有しているが、回路動作としてはフローティングゲートは用いない。
【００２４】
セレクトゲートＳＧ１及びＳＧ２としてのＭＯＳトランジスタは、シリコン基板１０１上に、ゲート絶縁膜１３１を介して形成されたフローティングゲート電極２０１と、フローティングゲート電極２０１上に中間絶縁膜として形成されたＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜２０２と、その表面上に形成されたゲート電極１３２と、このゲート電極１３２に自己整合的に形成された第１及び第２のｎ型拡散層１３４ａ，１３４ｂとを有する。第１の拡散層１３４ａは例えばソース領域である。第２の拡散層１３４ｂは例えばドレイン領域であり、ビット線コンタクトＢＣを介してビット線ＢＬに接続されている。ゲート電極１３２は、図２５に示すように、一方向に連続的に配設されて、ワード線ＷＬを構成する。
このＮＡＮＤ型フラッシュメモリにおいては、このＭＯＳトランジスタの第１の拡散層１３４ａと第２の拡散層１３４ｂのうち、第２の拡散層１３４ｂ側にのみ、高濃度のｎ＋型層１３５が形成され、このｎ＋型層３１５の表面にチタンシリサイド膜１３６が形成されている。第１の拡散層１３４ａには、チタンシリサイド膜は形成されない。チタンシリサイド膜１３６は、コントロールゲートＣＧ１〜ＣＧ８の各ゲート電極１３２上にも形成されている。
【００２５】
ここで、セレクトゲートＳＧ１は信号電荷を蓄積するか否かを決定するスイッチング素子として作用し、上記第１の実施の形態によるＤＲＡＭにおけるトランジスタＱＭに対応する。８つのコントロールゲートＣＧ１〜ＣＧ８は、信号電荷を蓄積するためのエレメントであって、上記ＤＲＡＭにおけるトレンチキャパシタに対応する。よって、セレクトゲートＳＧ１の二つの拡散層１３４ａ、１３４ｂのうち、コントロールゲートＣＧ１の信号蓄積ノードに接続された拡散層１３４ａの表面上にはチタンシリサイド膜が形成されておらず、ビット線コンタクトＢＣに接続された拡散層１３４ｂの表面上にチタンシリサイド膜１３６が形成されている。
また、このフラッシュメモリにおいても、上記第１の実施の形態によるＤＲＡＭと同様に、格別のマスク工程を用いることなく、セレクトゲートＳＧ１及びＳＧ２の第１の拡散層１３４ａと第２の拡散層１３４ｂのうち、第２の拡散層１３４ｂ側にのみ、チタンシリサイド膜１３５を形成している。これは、ゲート電極１３２のレイアウトを工夫したセルフアライン工程により可能となる。
さらに、上記実施の形態では、シリコン層の低抵抗化の材料として、チタンシリサイド膜を用いたが、他の金属シリサイド膜を用いることができる。好ましい金属シリサイドは、抵抗率が低く、且つシリコン層への選択成長が可能なものである。
【００２６】
＜第２の実施の形態＞
次に、本発明の第２の実施の形態について図面（図１４〜図２６）を参酌して説明する。
図１４に、本発明の実施の形態によるＤＲＡＭ／ロジック混載半導体装置のＤＲＡＭセルアレイ領域のレイアウトを示す。図示のように、ＤＲＡＭセルを構成するＭＯＳトランジスタＭＱとキャパシタＭＣが配列形成されている。このＭＯＳトランジスタＭＱは、情報転送用のものである。ＭＯＳトランジスタＭＱのゲート電極３０７は、一方向に連続的に配設されてワード線ＷＬとなる。ワード線ＷＬと交差して配設されるビット線ＢＬは、ビット線コンタクトＢＣを介してＭＯＳトランジスタＭＱに接続される。
図１５は、図１のＤＲＡＭセルアレイ領域のＡ−Ａ′位置の断面と、ロジック回路領域の一つのトランジスタＰＱ部の断面を併せて示している。ロジック回路領域のＭＯＳトランジスタＰＱでは、ソース、ドレイン拡散層３１２及びゲート電極３０７の上面に金属シリサイド膜３１５が形成されている。これに対して、ＤＲＡＭセルアレイのＭＯＳトランジスタＭＱでは、ソース、ドレイン拡散層３１２の表面には金属シリサイド膜が形成されておらず、ゲート電極３０７の上面にのみ金属シリサイド膜３１５が形成されている。
【００２７】
そして、ＤＲＡＭセルアレイ領域におけるビット線コンタクト領域では、ゲート電極間の距離がＬ２となっており、ＤＲＡＭセルアレイにおける他の部分でのゲート電極間の距離Ｌ１よりも広くなっている。そのため、ビット線コンタクト領域ではシリコン窒化膜３１１ａが側壁絶縁膜として形成されているのに対し、他の部分ではシリコン窒化膜３１１ａがゲート電極間に埋め込まれた構造となっている。
また、ＤＲＡＭセルアレイ領域において、ソース、ドレイン拡散層３１２と電気的に接続されたコンタクトプラグ３１８が層間絶縁膜たるＢＰＳＧ膜３１７内に形成されている。さらに、ＢＰＳＧ膜３１７の上面には、コンタクトプラグ３１８と電気的に接続されたビット線３１９が形成されている。
また、トレンチ型のキャパシタＭＣがシリコン基板３０１内に形成されている。このキャパシタＭＣはキャパシタノード３０６と、キャパシタ絶縁膜３０５と、プレート電極となるｎ＋型拡散層３０４とからなる。そして、キャパシタノード３０６は、ソース、ドレイン領域３０８の一方と電気的に接続されている。
ここで、金属シリサイド膜３１５としては、例えばコバルトシリサイド膜やチタンシリサイド膜が用いられる。金属シリサイド膜としてコバルトシリサイド膜を用いると、素子の微細化が進み、例えば０．２μｍ程度以下の加工を施しても、シート抵抗が増加しないという効果が得られる。
【００２８】
次に、図１５の断面に着目して、この実施の形態での製造工程を、図１６〜図２３を参照して説明する。図１６に示すように、ｐ型シリコン基板１のＤＲＡＭセルアレイ領域にはトレンチ型のキャパシタＭＣを形成し、また必要な素子分離絶縁膜３０２を形成する。キャパシタＭＣは、シリコン基板３０１に加工されたトレンチ３０３と、その内面に形成されたキャパシタ絶縁膜３０５と、トレンチ３０３に埋め込まれたｎ＋型多結晶シリコンからなるキャパシタノード３０６とを有する。トレンチ３０３の側面には、不純物拡散によりｎ＋型拡散層３０４が形成される。素子分離絶縁膜３０２は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術により埋め込み形成される。
その後、シリコン基板３０１にゲート酸化膜を介して多結晶シリコン膜を２００ｎｍ厚に堆積し、リソグラフィとＲＩＥによりゲート電極３０７をパターニングする。ＤＲＡＭセルアレイ領域では、ゲート電極３０７は、図１４に示すように一方向に連続してワード線ＷＬとなるようにパターニングされる。また、ＤＲＡＭセルアレイ領域でのゲート電極３０７の配列ピッチは、不均一に設定される。即ちあるゲート電極に着目したとき、これとキャパシタＭＣ側に隣接するゲート電極との間のスペースＬ１に対して、ビット線コンタクトＢＣ側に隣接するゲート電極との間のスペースＬ２を２倍以上の大きさとする。具体的にこの実施の形態では、Ｌ１＝０．１７５μｍとし、Ｌ２＝０．５μｍとしている。ゲート電極３０７の幅Ｗは、Ｗ＝０．１７５μｍである。
【００２９】
以上のようにゲート電極３０７を形成した後、ゲート電極３０７に自己整合的にリンイオン注入を行い、高温の熱処理を行って、ソース、ドレイン領域の低濃度不純物拡散層であるｎ−型拡散層３０８を形成する。このときイオン注入条件は、加速電圧２０ＫｅＶ、ドーズ量３．５Ｅ１３／ｃｍ２とする。なお、キャパシタＭＣの上端部には、キャパシタノード３０６が露出する開口が開けられている。この開口からキャパシタノード３０６の不純物が外方拡散することにより、ＭＯＳトランジスタＭＱのキャパシタＭＣ側のｎ−型拡散層３０８はキャパシタノード３０６に接続される。ここで、ＭＯＳトランジスタＭＱは、キャパシタＭＣに蓄積された情報の、情報転送用のトランジスタとなる。
次に、図１７に示すように、厚さ２０ｎｍのシリコン酸化膜３１０と厚さ７０ｎｍのシリコン窒化膜３１１を順次堆積する。ＤＲＡＭセルアレイ領域では、ゲート電極３０７の間の狭い方のスペースＬ１が１５０ｎｍであるから、シリコン酸化膜３１０の厚みを考慮すると、ＤＲＡＭセルアレイ領域では、ゲート電極３０７の間のスペースＬ１，Ｌ２のうち狭い方のスペースＬ１が完全にシリコン窒化膜３１１で埋め込まれる。但しこのプロセスは、シリコン窒化膜３１１をまず１５０ｎｍ程度の厚みに堆積し、その後リン酸系エッチング液等を用いた等方性エッチングによりシリコン窒化膜３１１を７０ｎｍ残すようにエッチングする方法を用いてもよい。このような方法を用いれば、プロセス上のばらつきに関わらずシリコン窒化膜３１１をスペースＬ１に完全に埋め込むことが可能となる。ここで、シリコン窒化膜３１１をスペースＬ１に完全に埋め込む必要はない。しかし、素子の微細化を図る上で、これを完全に埋め込むことが有利となる。
【００３０】
次に、図１８に示すように、シリコン窒化膜３１１をＲＩＥによりエッチングして、シリコン窒化膜３１１をゲート電極３０７の側面に側壁絶縁膜３１１ａとして残す。ＤＲＡＭセルアレイ領域では、ゲート電極３０７間のスペースのうち狭いスペースＬ１には、隣接する側壁絶縁膜３１１ａが互いに接した状態で埋め込まれ、広いスペースＬ２では一定の距離をおいて側壁絶縁膜３１１ａが形成される。
その後、ゲート電極３０７及び側壁絶縁膜３１１ａに自己整合された砒素イオン注入と高温熱処理を行う。このときイオン注入条件は、加速電圧６５ＫｅＶ、ドーズ量４Ｅ１５／ｃｍ２とする。これにより、各ＭＯＳトランジスタＭＱ，ＰＱのソース、ドレイン領域に、ｎ−型拡散層３０８に重なる高濃度不純物拡散層としてｎ＋型拡散層３１２が形成される。但し、ＤＲＡＭセルアレイ領域では、ゲート電極３０７間の狭いスペースＬ１は側壁絶縁膜３１１ａで完全に覆われているため、ｎ＋型拡散層は形成されない。これにより、ロジック回路領域のＭＯＳトランジスタＰＱはソース、ドレイン領域ともにＬＤＤ構造となり、ＤＲＡＭセルアレイ領域のＭＯＳトランジスタＭＱは、ビット線コンタクトＢＣ側のみがＬＤＤ構造となる。このイオン注入工程では同時に、各ゲート電極３０７にも砒素がドープされて、ゲート電極３０７は低抵抗となる。
【００３１】
次に、図１９に示すように、基板全面に２０ｎｍ程度の薄いシリコン窒化膜３１３を堆積し、引き続き３００ｎｍ程度の厚いシリコン酸化膜３１４を堆積する。そして、高温でのリフロー処理、ＣＭＰ処理の少なくとも一方又は両方の処理を行って、シリコン酸化膜３１４を平坦化する。この場合、リフロー処理及びＣＭＰ処理の両方を行うことによって、シリコン酸化膜３１４内に「巣」と呼ばれる空洞が生じるのを防止するとともに、その平坦性を確実なものとすることが可能となる。
次に、図２０に示すように、フッ酸系エッチャントを用いたウェットエッチングにより、シリコン酸化膜３１４を所定厚みだけ除去する。これにより、シリコン酸化膜３１４をＤＲＡＭセルアレイ領域のゲート電極間スペースＬ１，Ｌ２のうち、広い方のスペースＬ２のみに残す。このとき、ロジック回路領域はスペースが広いため、シリコン酸化膜３１４が完全に除去されることとなる。
しかし、ロジック回路領域のシリコン酸化膜３１４の除去を確実なものとするために、ＤＲＡＭセルアレイ領域を覆うマスク（図示せず）を形成して、シリコン酸化膜３１４をウェットエッチングなどにより確実にエッチング除去することも必要に応じて行う。
【００３２】
次に、図８に示すように、シリコン酸化膜３１４をマスクとして、ＲＩＥによりシリコン窒化膜３１３をエッチング除去する。これにより、シリコン窒化膜３１３は、シリコン酸化膜３１４で覆われているスペースＬ２の部分、及び側壁絶縁膜３１１ａの側面にのみ残る。
次に、図２２に示すように、フッ酸系ウェットエッチングによりシリコン酸化膜３１０，３１４をエッチングする。これにより、各ＭＯＳトランジスタＭＱ，ＰＱのゲート電極３０７の表面を露出させ、ロジック回路領域ではＭＯＳトランジスタＰＱのソース、ドレイン領域のｎ＋型拡散層３１２の表面を露出させる。ただし、ＤＲＡＭセルアレイ領域では、シリコン窒化膜３１３が存在することによって、ソース、ドレイン領域３１２が露出するのを防止することができる。なお、このとき実際には、ゲート電極３０７の側面に形成されているシリコン酸化膜３１０の上端が後退するが、図ではこれを無視している。
次に、図２３に示すように、露出しているゲート電極３０７の表面、及びロジック回路領域のソース、ドレイン領域の拡散層３１２の表面に自己整合的に金属シリサイド膜３１５を形成する。この金属シリサイド膜３１５の工程は具体的には、以下の通りである。すなわち、まず、全面にＣｏ／Ｔｉ膜を１００〜２００ｎｍ程度堆積する。次に、非酸素雰囲気中、例えば窒素雰囲気中で、４００℃〜６００℃程度、６０分程度のアニールを行い、シリコンに接しているＣｏ／Ｔｉ膜をシリサイド化する。この工程により、ＣｏＳｉが形成される。次に、未反応のＣｏ／Ｔｉ膜を硫酸によりエッチング除去する。次に、非酸素雰囲気中、例えば窒素雰囲気中で、７００℃〜８００℃程度、３０分程度のアニールを行う。これにより、ＣｏＳｉがより低抵抗で、かつ安定しているＣｏＳｉ２となる。このときＤＲＡＭセルアレイ領域では、ソース、ドレイン領域はマスクされていて、金属シリサイド膜は形成されない。
【００３３】
なお、ここでは金属シリサイド膜３１５として、コバルトシリサイド膜を利用したが、Ｃｏ／Ｔｉ膜の代わりにＴｉ／ＴｉＮを用いて上記と同様の工程を経ることにより、金属シリサイド膜３１５としてチタンシリサイド膜を形成することが可能となる。ただし、金属シリサイド膜３１５としてコバルトシリサイド膜を用いると、素子の微細化が進み、例えば０．２μｍ程度以下の加工を施しても、シート抵抗が増加しないという効果が得られる。
その後、図１５に示すように、プラズマＣＶＤ法により３０ｎｍ程度のシリコン窒化膜３１６を堆積し、続いてＬＰＣＶＤ法によりＢＰＳＧ膜３１７を堆積して平坦化する。シリコン窒化膜３１６は、コンタクト孔加工時のエッチングストッパである。ここで、シリコン窒化膜３１６を堆積するのに、４００℃〜５００℃程度の比較的低温であるプラズマＣＶＤ法を用いることにより、高温の熱に弱い金属シリサイド膜３１５が変質するのを防止することができる。そして、ＤＲＡＭセルアレイ領域では、ＢＰＳＧ膜３１７のビット線コンタクトＢＣ部に孔を開け、コンタクトプラグ３１８を埋め込む。その後ＢＰＳＧ膜３１７上にビット線（ＢＬ）３１９をパターニングする。ビット線３１９はコンタクトプラグ３１８を介して、ＭＯＳトランジスタＭＱのｎ＋型拡散層３１２と接続される。
【００３４】
なお、デュアルダマシーン法を適用することにより、ビット線３１９とコンタクトプラグ３１８とを同時に形成することもできる。この場合、ＢＰＳＧ膜３１７にコンタクト孔を形成し、更にコンタクト孔を含む配線埋め込み領域に配線溝を加工した後、配線材料を堆積してこれをＣＭＰ処理する。また、図では省略したが、ロジック回路領域についても、ＤＲＡＭセルアレイ領域と同時に、同様のコンタクトと配線を形成することができる。
その後は図示しないが、更に層間絶縁膜を堆積し、金属配線を形成する。金属配線は通常、多層配線となる。更に最上層金属配線の上はパシベーション膜で覆う。
上記のように、本実施の形態によれば、１チップ内で、ロジック回路部ではゲート電極及びソース、ドレイン領域に金属シリサイド膜を貼り付け、セルアレイ部では、ゲート電極にのみ金属シリサイド膜を貼り付ける、というように領域を分けた半導体装置及びその製造方法が提供される。これにより、セルアレイ部のＭＯＳトランジスタのソース領域及びドレイン領域の両方において接合リークを抑えることにより電荷保持特性を向上させると同時に、セルアレイ部のゲート電極及びロジック回路部では低抵抗化を図ることが可能となる。また、金属シリサイド膜１５としてコバルトシリサイド膜を用いることにより、素子の微細化が進んでもシート抵抗の増大を防ぐことが可能となる。
【００３５】
本発明は、上記実施の形態に限定されない。ここでは、トレンチ型のキャパシタを利用したＤＲＡＭについて説明したが、スタック型のキャパシタを利用したＤＲＡＭについても同様にこの発明は有効である。スタック型のキャパシタを利用したＤＲＡＭであっても、キャパシタ側の拡散層のリークが電荷保持特性を劣化させることは同様だからである。
従って、ＤＲＡＭセルアレイ領域ではソース、ドレイン拡散層上に金属シリサイド膜を形成せず、ロジック回路領域のソース、ドレイン拡散層上にのみ金属シリサイド膜を形成することにより、上記実施の形態と同様の効果を得ることが可能となる。
さらに、この発明は、ＤＲＡＭ以外のＭＯＳトランジスタ回路にも適用できる。例えば、ＭＯＳトランジスタ集積回路においても、ＤＲＡＭセルのＭＯＳトランジスタと同様に、ソース、ドレイン拡散層のうち例えばソース拡散層がフローティングとなり得る信号蓄積ノードに接続されるというＭＯＳトランジスタの使用法がある。このようなＭＯＳトランジスタについて、上記実施の形態のＤＲＡＭセルのＭＯＳトランジスタと同様の構造とし、それ以外のＭＯＳトランジスタについてはソース、ドレイン拡散層の双方の表面に金属シリサイド膜を形成することにより、同様の効果を得ることができる。
【００３６】
上記第１の実施の形態においても述べたように、ＮＡＮＤ型フラッシュメモリに第２の実施の形態を適用してもよい。この場合のメモリ側の縦断面構造を図２６に示す。ロジック回路側の縦断面構造は、図１５において示したものと同様であり、説明を省略する。
図２６に示されたメモリ側の構造は、図２５に示されたメモリ側の構造におけるｎ＋型拡散層１３５の表面のチタンシリサイド１３６を除去したものに相当する。
即ち、メモリ側ではゲート電極１３２上のみにチタンシリサイド膜１３６が形成されている。そして、ロジック回路側では、図１５に示されたように、ＭＯＳトランジスタＰＱのソース、ドレイン拡散層１２及びゲート電極７の上面に、チタンシリサイド等の金属シリサイド膜１５が形成されている。このように、本発明をフラッシュメモリにも適用することが可能であり、上記第２の実施の形態と同様な効果を得ることができる。
【００３７】
【発明の効果】
以上説明したように本発明によれば、ＭＯＳトランジスタの二つの不純物拡散層に対して選択的に金属シリサイド膜の貼り付けを行うことにより、信号蓄積ノード側の接合リークに起因する信号保持特性劣化を防止しながら、ＭＯＳトランジスタ回路の高速性能を実現することができる。特にこの発明をロジック／ＤＲＡＭ混載デバイスに適用すれば、ＤＲＡＭの優れた電荷保持特性を維持しながら、簡単な製造工程で優れた特性を表現することができる。
また本発明は、１チップ内で、ロジック回路部ではゲート電極及びソース、ドレイン領域に金属シリサイド膜を貼り付け、メモリセルアレイ部ではゲート電極にのみ金属シリサイド膜を貼り付ける、というように領域を分けることにより、信号保持特性劣化を防止しつつ、ＭＯＳトランジスタ回路の性能向上を図ることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるロジック／ＤＲＡＭ混載デバイスのＤＲＡＭセルアレイ部の平面図。
【図２】図１のＡ−Ａ断面図。
【図３】第１の実施の形態にかかるロジック回路部のＭＯＳトランジスタ構造を示す断面図。
【図４】第１の実施の形態にかかるＤＲＡＭセルアレイ部のキャパシタ形成工程及び素子分離工程を示す平面図。
【図５】図４のＡ一Ａ線に沿う断面図。
【図６】第１の実施の形態にかかるＤＲＡＭセルアレイ部のＭＯＳトランジスタ形成工程を示す平面図。
【図７】図６のＡ−Ａ線に沿う断面図。
【図８】第１の実施の形態にかかるスペーサ絶縁膜形成のための膜堆積工程を示す断面図。
【図９】第１の実施の形態にかかるスペーサ絶縁膜形成のためのアモルファスシリコン埋め込み工程を示す断面図。
【図１０】第１の実施の形態にかかるシリコン窒化膜エッチングによるスペーサ絶縁膜形成工程を示す断面図。
【図１１】第１の実施の形態にかかるシリサイド膜形成のためのＡｓイオン注入工程を示す断面図。
【図１２】第１の実施の形態にかかるシリサイド膜形成のための酸化膜エッチング工程を示す断面図。
【図１３】第１の実施の形態にかかるチタンシリサイド膜形成の工程を示す断面図。
【図１４】本発明の第２の実施の形態にかかるＤＲＡＭセルアレイのレイアウト図。
【図１５】第２の実施の形態によるＤＲＡＭセルアレイ領域とロジック回路領域の断面図。
【図１６】第２の実施の形態による製造工程を説明するための断面図。
【図１７】第２の実施の形態による製造工程を説明するための断面図。
【図１８】第２の実施の形態による製造工程を説明するための断面図。
【図１９】第２の実施の形態による製造工程を説明するための断面図。
【図２０】第２の実施の形態による製造工程を説明するための断面図。
【図２１】第２の実施の形態による製造工程を説明するための断面図。
【図２２】第２の実施の形態による製造工程を説明するための断面図。
【図２３】第２の実施の形態による製造工程を説明するための断面図。
【図２４】ＮＡＮＤ型フラッシュメモリの構成を示した回路図。
【図２５】上記第１の実施の形態をＮＡＮＤ型フラッシュメモリに適用した場合の構成を示した縦断面図。
【図２６】上記第２の実施の形態をＮＡＮＤ型フラッシュメモリに適用した場合の構成を示した縦断面図。
【符号の説明】
１、１０１、３０１……シリコン基板、１１、１１１……素子形成領域、１２、３０２……素子分離絶縁膜、ＣＭ……キャパシタ、２１、３０３……トレンチ、２２、３０５……キャパシタ絶縁膜、２３……ｎ型層、２４、３０６……キャパシタノード、ＱＭ……ＭＯＳトランジスタ、３１、１３１、３０７……ゲート絶縁膜、３２、１３２……ゲート電極、３４ａ，３４ｂ、１３４ａ、１３４ｂ……第１，第２のｎ型拡散層、３５、１３５、３０４、３１２……ｎ＋型拡散層、３３、３１０……シリコン酸化膜、３６、１３６……チタンシリサイド膜、３７、１３７……スペーサ絶縁膜、４……層間絶縁膜、４１、３１１、３１３、３１６……シリコン窒化膜、４１、３１４……シリコン酸化膜、４３……コンタクト孔、４４……タングステン、５、３１９、ＢＬ……ビット線、３１５……金属シリサイド膜、３１１ａ……側壁絶縁膜、３１７……ＢＰＳＧ膜、３１８……コンタクトプラグ、
ＣＧ１〜ＣＧ８……コントロールゲート、ＳＧ……セレクトゲート、ＢＣ……ビットラインコンタクト、ＭＱ，ＰＱ……ＭＯＳトランジスタ、ＭＣ……キャパシタ。
Claims (11)
- 半導体基板と、この半導体基板に配列形成されたメモリセルとを有し、前記メモリセルは、ワード線に接続されるゲート電極及びこのゲート電極に整合されて形成された第１及び第２の不純物拡散層を有するＭＯＳトランジスタと、前記第１及び第２の不純物拡散層のうち第１の不純物拡散層に接続されたキャパシタとから構成され、且つ前記第２の不純物拡散層がビット線に接続される半導体装置において、
前記メモリセルを構成するＭＯＳトランジスタは、前記第２の不純物拡散層側に隣接するゲート電極との間隙よりも前記第１の不純物拡散層側に隣接するゲート電極との間隙が狭く、
前記メモリセルを構成するＭＯＳトランジスタの前記第１及び第２の不純物拡散層のうち第２の不純物拡散層の表面に金属シリサイド膜が形成され、
前記ＭＯＳトランジスタのゲート電極の前記第１及び第２の不純物拡散層側の側壁にそれぞれ第１及び第２のスペーサ絶縁膜が形成され、前記第１のスペーサ絶縁膜は前記第１の不純物拡散層側に隣接するゲート電極のスペーサ絶縁膜と連続して前記第１の不純物拡散層上を覆い、前記第２のスペーサ絶縁膜は前記第２の不純物拡散層側に隣接するゲート電極のスペーサ絶縁膜とは所定の間隙をおいて分離されており、その間隙に整合されて前記第２の不純物拡散層の表面に金属シリサイド膜が形成されていることを特徴とする半導体装置。 - 前記ＭＯＳトランジスタのゲート電極上に金属シリサイド膜が形成されていることを特徴とする請求項１に記載の半導体装置
- 前記ＭＯＳトランジスタの第２の不純物拡散層の表面に形成された金属シリサイド膜は、前記ビット線のコンタクト部のサイズ及び位置に拘わらず前記第２の不純物拡散層領域に自己整合されていることを特徴とする請求項１に記載の半導体装置。
- 前記半導体基板に複数のＭＯＳトランジスタを有するロジック回路が集積形成され、このロジック回路を構成する各ＭＯＳトランジスタのソース、ドレイン拡散層及びゲート電極の表面に自己整合されて金属シリサイド膜が形成されていることを特徴とする請求項１に記載の半導体装置。
- 半導体基板にキャパシタを形成する工程と、
前記半導体基板に、ワード線となるゲート電極、及びこのゲート電極に整合された第１及び第２の不純物拡散層を有し、前記第１の不純物拡散層が前記キャパシタの一方のノードに接続され、前記ゲート電極は前記第２の不純物拡散層側に隣接するゲート電極との間隙よりも前記第１の不純物拡散層側に隣接するゲート電極との間隙が狭いＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタのゲート電極の前記第１及び第２の不純物拡散層側の側壁にそれぞれ第１及び第２のスペーサ絶縁膜を、前記第１のスペーサ絶縁膜は前記第１の不純物拡散層側に隣接するゲート電極のスペーサ絶縁膜と連続して前記第１の不純物拡散層を覆い、前記第２のスペーサ絶縁膜は前記第２の不純物拡散層側に隣接するゲート電極のスペーサ絶縁膜とは所定の間隙をおいて分離されて前記第２の不純物拡散層が露出するように形成する工程と、
前記ＭＯＳトランジスタの前記第２の不純物拡散層の表面に金属シリサイド膜を形成する工程と、
前記ＭＯＳトランジスタの第２の不純物拡散層に前記金属シリサイド膜を介して接続されるビット線を形成する工程と有することを特徴とする半導体装置の製造方法。 - 前記キャパシタはトレンチキャパシタであることを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記金属シリサイド膜を形成する工程は、前記ＭＯＳトランジスタの第２の不純物拡散層の領域と同時に前記ＭＯＳトランジスタのゲート電極にそれぞれ自己整合されて形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
- 半導体基板の素子形成領域の両端部にそれぞれキャパシタノードが埋め込まれた第１及び第２のトレンチキャパシタを形成する工程と、
前記第１及び第２のトレンチキャパシタに挟まれた前記素子領域に第１の間隔をおいて配置されて隣接する二つのメモリセルのワード線となる第１及び第２のゲート電極と、前記第１及び第２のトレンチキャパシタ領域上を前記第１及び第２のゲート電極に対してそれぞれ第１の間隔より狭い第２の間隔をおいて通過するように配置された第３及び第４のゲート電極とをパターン形成する工程と、
前記各ゲート電極をマスクとして前記素子形成領域に不純物をドープして、前記第１のゲート電極と前記第３のゲート電極の間及び前記第２のゲート電極と前記第４のゲート電極の間にそれぞれ前記第１及び第２のトレンチキャパシタのキャパシタノードに接続される第１の不純物拡散層を形成すると同時に、前記第１及び第２のゲート電極の間に前記二つのメモリセルで共有される第２の不純物拡散層を形成する工程と、
前記各ゲート電極の側壁に、前記第１のゲート電極と前記第３のゲート電極の間及び前記第２のゲート電極と前記第４のゲート電極の間では連続して前記第１の不純物拡散層を覆い、前記第１のゲート電極と前記第２のゲート電極の間では分離されて前記第２の不純物拡散層が露出するようにスペーサ絶縁膜を形成する工程と、
前記各ゲート電極上と前記露出した第２の不純物拡散層上に金属シリサイド膜を形成する工程と、
前記第２の不純物拡散層に前記金属シリサイド膜を介して接続されるビット線を形成する工程とを有することを特徴とする半導体装置の製造方法。 - ソース、ドレイン拡散層及びゲート電極のうちゲート電極の表面のみに金属シリサイド膜が形成された第１のトランジスタと、キャパシタノードが前記ソース、ドレイン拡散層の一方と電気的に接続されたトレンチキャパシタを有するメモリセルアレイ部と、
ソース、ドレイン拡散層及びゲート電極の表面に金属シリサイド膜が形成された第２のトランジスタを有するロジック回路部とを具備し、
前記第１のトランジスタのゲート電極の側壁にはそれぞれ第１及び第２の側壁絶縁膜が形成され、前記第１の側壁絶縁膜は前記ソース、ドレイン拡散層の一方の側に隣接するゲート電極の側壁絶縁膜と連続して前記ソース、ドレイン拡散層の一方を覆い、前記ソース、ドレイン拡散層の他方側の第２の側壁絶縁膜は前記ソース、ドレイン拡散層の他方の側に隣接するゲート電極の側壁絶縁膜とは所定の間隙をおいて分離されていることを特徴とする半導体装置。 - 前記金属シリサイド膜は、コバルトシリサイド膜であることを特徴とする請求項１又は請求項９に記載の半導体装置。
- 半導体基板のメモリセルアレイ領域にメモリセルを構成するキャパシタを形成する工程と、
前記半導体基板のメモリセルアレイ領域にゲート電極が連続的に配設されてワード線となり、ソース、ドレイン拡散層の一方が前記キャパシタに接続され、他方がビット線コンタクト層となる第１のトランジスタを、それらのゲート電極がビット線コンタクト層側に隣接するゲート電極とのスペースよりキャパシタ側に隣接するゲート電極とのスペースが狭い不均一ピッチで配列されるように形成し、同時にロジック回路領域に第２のトランジスタを形成する工程と、
前記第１及び第２のトランジスタのゲート電極の側面に、前記メモリセルアレイ領域のゲート電極間スペースのうち狭いスペースを埋めるように側壁絶縁膜を形成する工程と、
前記第１及び第２のトランジスタのソース、ドレイン拡散層に重ねてゲート電極と前記側壁絶縁膜に自己整合された高濃度不純物拡散層を形成する工程と、
前記半導体基板に前記側壁絶縁膜と同種の第１の絶縁膜及びこれと異種の第２の絶縁膜を順次堆積する工程と、
前記第２の絶縁膜をエッチングして前記メモリセルアレイ領域のゲート電極間スペースのうち広いスペースのみに残す工程と、
前記第２の絶縁膜をマスクとして前記第１の絶縁膜をエッチング除去して、前記メモリセルアレイ領域の第１のトランジスタのゲート電極の表面、前記ロジック回路領域の第２のトランジスタのソース、ドレイン拡散層及びゲート電極の表面を露出させる工程と、
前記第１のトランジスタのゲート電極の表面及び、前記第２のトランジスタのソース、ドレイン拡散層及びゲート電極の表面に自己整合的に金属シリサイド膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
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