JP3624629B2 - 両極性レベルシフト回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回半導体集積回路装置、もしくは該部品を用いた装置において、負極性および正極性の計４電位以上の電源を用い、各回路において異なる電位の低電圧系（小振幅）の信号を高電位系（大振幅）の信号に変換するレベルシフト回路の構成に関する。
【０００２】
【従来の技術】
従来の代表的なレベルシフト回路は図６の特公昭５７−５９６９０号公報の如く、片側の信号レベルのみの変換回路であった。あるいは小振幅を大振幅に変換するという意味においては図７のようにコンパレータ回路、もしくはオペアンプ回路で小振幅を電源の電位まで増幅して変換していた。
【０００３】
【発明が解決しようとする課題】
さて、前述した従来の片側のレベル信号レベルのみの変換回路では４電位以上の多電源の回路には適用できないという問題点があった。またコンパレータ回路もしくはオペアンプ回路による方法では常時、多大な電流が流れ続けるという問題点があった。
【０００４】
そこで本発明はこのような問題点を解決するもので、その目的とするところは４電位以上の多電源回路における低電位系（小振幅）の信号を高電位系（大振幅）の信号に、つまり正極性側も負極性側も同時に変換し、かつ一度変換された後にはリーク電流が存在しない回路構成、つまり低消費電力のレベルシフト回路を提供することである。
【０００５】
【課題を解決するための手段】
本発明の両極性レベルシフト回路は、低電位系の電源に接続され、かつ出力端子にダイオード手段を有した低電位系信号駆動回路と、高電位系の電源に接続され、インバータ回路をたすきがけした高電位系ラッチ回路からなり、前記低電位系信号駆動回路の信号を前記高電位系ラッチ回路に直接加えたことを特徴とする。
【０００６】
【作用】
本発明の上記の構成によれば、高電位系ラッチ回路はインバータ回路のたすきがけで出来ているので、低電位系信号駆動回路の信号によって高電位系のラッチ回路を反転することができる。また、低電位系信号駆動回路の出力端子にはダイオード手段を有しているので高電位系の電源から低電位系の電源への逆流が防げる。以上によりリーク電流のない低消費電力の両極性のレベル変換ができる。
【０００７】
【発明の実施の形態】
以下、実施例により本発明の詳細を示す。図１は本発明の第１の実施例を示す回路図である。図１において破線２０に囲まれた中の回路は低電位系信号駆動回路である。低電位系信号駆動回路２０は−Ｖ_ＳＳ１、＋Ｖ_ＤＤ１の電源を用いている。破線２３に囲まれた回路は高電位系ラッチ回路である。高電位系ラッチ回路２３は−Ｖ_ＳＳ２、＋Ｖ_ＤＤ２の電源を用いている。ここで−Ｖ_ＳＳ２、−Ｖ_ＳＳ１、＋Ｖ_ＤＤ１、＋Ｖ_ＤＤ２の各電源電位の関係を図示したのが図２である。図２において−Ｖ_ＳＳ２は負極性の第２電源電位、−Ｖ_ＳＳ１は負極性の第１電源電位、＋Ｖ_ＤＤ１は正極性の第１電源電位、＋Ｖ_ＤＤ２は正極性の第２電位である。さて、図１の破線２０の中において１１、１２はＰ型ＭＯＳＦＥＴであり、１３、１４はＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ１１のソース電極は＋Ｖ_ＤＤ１に接続され、ドレイン電極はＰ型ＭＯＳＦＥＴ１２のソース電極に接続されている。Ｐ型ＭＯＳＦＥＴ１２のゲート電極とドレイン電極は互いに接続されている。Ｎ型ＭＯＳＦＥＴ１３のソース電極は−Ｖ_ＳＳ１に接続され、ドレイン電極はＮ型ＭＯＳＦＥＴ１４のソース電極に接続されている。Ｎ型ＭＯＳＦＥＴ１４のゲート電極とドレイン電極は互いに接続され、かつＰ型ＭＯＳＦＥＴ１２のドレイン電極に接続されているとともに低電位系信号駆動回路２０の出力端子２２となっている。またＰ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１３のそれぞれのゲート電極は互いに接続されれ、かつ低電位系信号駆動回路２０の入力端子２１となっている。なお、ＭＯＳＦＥＴ１１、１２、１５、１６、１７、１８の基板電位はソース電位と同一電位となるように接続されているが、ＭＯＳＦＥＴ１２、１４は例外であって、Ｐ型ＭＯＳＦＥＴ１２の基板は＋Ｖ_ＤＤ２に、Ｎ型ＭＯＳＦＥＴ１４の基板は−Ｖ_ＳＳ２に接続されている。また、破線２３の中において、１５、１６はＰ型ＭＯＳＦＥＴであり、Ｎ型ＭＯＳＦＥＴ１７、１８はＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ１５、１６のソース電極は＋Ｖ_ＤＤ２に接続されている。Ｎ型ＭＯＳＦＥＴ１７、１８のソース電極は−Ｖ_ＳＳ２に接続されている。Ｐ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７のゲート電極とドレイン電極はともにそれぞれ接続され、第１のインバータ回路を形成している。またＰ型ＭＯＳＦＥＴ１６とＮ型ＭＯＳＦＥＴ１８のゲート電極とドレイン電極はともにそれぞれ接続され、第２のインバータ回路を形成している。また第１のインバータ回路の出力端子は高電位系ラッチ回路２３の反転出力端子２４となっているとともに第２のインバータ回路のゲート入力端子に接続されている。また第２のインバータ回路の出力端子は高電位系ラッチ回路２３の出力端子２５となっているとともに第１のインバータ回路のゲート入力端子に接続されている。
【０００８】
さて、低電位系信号駆動回路２０の入力端子２１に正の極性の信号が入力したとすると、出力端子２２には−Ｖ_ＳＳ１もしくはＮ型ＭＯＳＦＥＴ１４のスレッショルド電圧分だけ降下（上昇）した電位が発生し、高電位系ラッチ回路２３の反転出力端子２４に加わる。このとき、Ｐ型ＭＯＳＦＥＴ１５の駆動能力より、Ｎ型ＭＯＳＦＥＴ１３、１４の駆動能力を充分に高く設定しておくと、Ｐ型ＭＯＳＦＥＴ１６とＮ型ＭＯＳＦＥＴ１８からなる第２のインバータ回路は反転して出力端子２５に＋Ｖ_ＤＤ２を出力するとともにＰ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７からなる第１のインバータ回路も反転して反転出力端子２４は−Ｖ_ＳＳ２となる。なお、このときＮ型ＭＯＳＦＥＴ１４のソース電極とドレイン電極に−Ｖ_ＳＳ２と−Ｖ_ＳＳ１が加わることになるが、ゲート電極が接続されている電極側に−Ｖ_ＳＳ２が加わっているので電流が流れることはない。低電位系信号駆動回路２０の入力端子２１に負の極性の信号が入力した場合には以上のほぼ逆なことが起こり、出力端子２５には＋Ｖ_ＤＤ２が出力され、Ｐ型ＭＯＳＦＥＴ１２のソース電極とドレイン電極に＋Ｖ_ＤＤ２と＋Ｖ_ＤＤ１が加わることになるが、ゲート電極が接続されている電極側に＋Ｖ_ＤＤ２が加わっているので電流が流れることはない。以上より、−Ｖ_ＳＳ１、＋Ｖ_ＤＤ１の低電位系信号駆動回路２０の信号が高電位系ラッチ回路２３を経ることにより、−Ｖ_ＳＳ２、＋Ｖ_ＤＤ２の信号に置き変わり、かつ静止状態においてはリーク電流の生じない両極性のレベルシフト回路となっていることが解る。
【０００９】
図３は本発明の第２の実施例である。図３の破線で示す低電位系信号駆動回路３０の中の３２、３４はＰ^＋拡散とＮ^＋拡散からなるダイオードであり、図１のＭＯＳＦＥＴ１２、１４を置き換えたものである。
【００１０】
図４は本発明の第３の実施例である。図４において、４０、４１はともに低電位系信号駆動回路である。第１の低電位系信号駆動回路４０は図１の回路と同様であるが、図４の第２の低電位系信号駆動回路４１の入力端子にはインバータ回路４９を通した反転信号が加えられ、出力端子４６は高電位系ラッチ回路４３の出力端子４５に加えられている。この回路手法では高電位系ラッチ回路４３に二本の差動信号が入力するので応答性が高まる特長がある。
【００１１】
図５は本発明の第４の実施例である。図５においては図４のインバータ回路４９を省略して第１の低電位系信号駆動回路５０から第２の低電位系信号駆動回路５１の入力信号を得ている。この回路は図４の回路に比較して若干素子数が減少する特長がある。
【００１２】
また、以上は計４電位の場合を説明してきたが、５電位以上であってその間のレベル変換であってもよい。
【００１３】
【発明の効果】
以上、述べたように本発明によれば、低電位系（小振幅）の信号を高電位系（大振幅）の信号に正極側と負極側同時に変換できるという効果がある。
【００１４】
また、動作が終了した静止状態においてはリーク電流が流れず、低消費電力であるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明が使用される多電源系の各電位の関係を示した電位関係図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】本発明の第３の実施例を示す回路図である。
【図５】本発明の第４の実施例を示す回路図である。
【図６】従来例のレベルシフト回路を示す回路図である。
【図７】従来例の小振幅を大振幅に変換する回路例を示す回路図である。
【符号の説明】
１１、１２、１５、１６・・・Ｐ型ＭＯＳＦＥＴ
１３、１４、１７、１８・・・Ｎ型ＭＯＳＦＥＴ
２０、３０、４０、４１、５０、５１・・・低電位系信号駆動回路
２１、２２、２４、２５、４５、４６・・・端子
２３、４３・・・高電位系ラッチ回路
４９・・・インバータ回路

Claims (5)

1. ａ）第１、第２、第３、第４の各電位の電源電位を有する絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装置において、
   ｂ）第４電位の電源にソース電位を接続した第１、第２Ｐ型ＭＯＳＦＥＴと第１電位の電源にソース電位を接続した第１、第２Ｎ型ＭＯＳＦＥＴとからなり、前記第１Ｐ型ＭＯＳＦＥＴと第１Ｎ型ＭＯＳＦＥＴのそれぞれのゲート電極、およびドレイン電極は互いに接続され第１インバータ回路を形成し、前記第２Ｐ型ＭＯＳＦＥＴと第２Ｎ型ＭＯＳＦＥＴのそれぞれのゲート電極、およびドレイン電極は互いに接続され第２インバータ回路を形成し、該第１、第２インバータ回路の入力端子となるゲート電極と出力端子となるドレイン電極はそれぞれ互いにたすきがけに接続されている以上の構成からなる高電位系ラッチ回路と、
   ｃ）第３電位の電源にソース電極を接続した第３Ｐ型ＭＯＳＦＥＴと、前記第３Ｐ型ＭＯＳＦＥＴのドレイン電極に正側の電極を接続した第１のダイオード手段と、前記第１のダイオード手段の負側の電極に正側の電極を接続した第２のダイオード手段と、前記第２のダイオード手段の負側の電極にドレイン電極を接続し、かつソース電極は第２電位の電源に接続した第３Ｎ型ＭＯＳＦＥＴとからなり、前記第３Ｐ型ＭＯＳＦＥＴと第３Ｎ型ＭＯＳＦＥＴのゲート電極は互いに接続され低電位系の信号入力端子となり、前記第１のダイオードと第２のダイオードの接続点が出力端子となっている以上の構成からなる低電位系信号駆動回路とからなり、
   ｄ）前記低電位系信号駆動回路の出力端子が前記高電位系ラッチ回路の反転出力端子に接続されていることを特徴とする両極性レベルシフト回路。
2. 請求項１記載のダイオード手段がゲート電極とドレイン電極を互いに接続したＭＯＳＦＥＴからなることを特徴とする両極性レベルシフト回路。
3. ａ）第１、第２、第３、第４の各電位の電源電位を有する絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装置において、
   ｂ）第４電位の電源にソース電位を接続した第１、第２Ｐ型ＭＯＳＦＥＴと第１電位の電源にソース電位を接続した第１、第２Ｎ型ＭＯＳＦＥＴとからなり、前記第１Ｐ型ＭＯＳＦＥＴと第１Ｎ型ＭＯＳＦＥＴのそれぞれのゲート電極、およびドレイン電極は互いに接続され第１インバータ回路を形成し、前記第２Ｐ型ＭＯＳＦＥＴと第２Ｎ型ＭＯＳＦＥＴのそれぞれのゲート電極、およびドレイン電極は互いに接続され第２インバータ回路を形成し、該第１、第２インバータ回路の入力端子となるゲート電極と出力端子となるドレイン電極はそれぞれ互いにたすきがけに接続されている以上の構成からなる高電位系ラッチ回路と、
   ｃ）第３電位の電源にソース電極を接続した第３Ｐ型ＭＯＳＦＥＴと、前記第３Ｐ型ＭＯＳＦＥＴのドレイン電極に正側の電極を接続した第１のダイオード手段と、前記第１のダイオード手段の負側の電極に正側の電極を接続した第２のダイオード手段と、前記第２のダイオード手段の負側の電極にドレイン電極を接続し、かつソース電極は第２電位の電源に接続した第３Ｎ型ＭＯＳＦＥＴとからなり、前記第３Ｐ型ＭＯＳＦＥＴと第３Ｎ型ＭＯＳＦＥＴのゲート電極は互いに接続され低電位系の信号入力端子となり、前記第１のダイオードと第２のダイオードの接続点が出力端子となっている以上の構成からなる第１低電位系信号駆動回路と、
   ｄ）第３電位の電源にソース電極を接続した第４Ｐ型ＭＯＳＦＥＴと、前記第４Ｐ型ＭＯＳＦＥＴのドレイン電極に正側の電極を接続した第３のダイオード手段と、前記第３のダイオード手段の負側の電極に正側の電極を接続した第４のダイオード手段と、前記第４のダイオード手段の負側の電極にドレイン電極を接続し、かつソース電極は第２電位の電源に接続した第４Ｎ型ＭＯＳＦＥＴとからなり、前記第４Ｐ型ＭＯＳＦＥＴと第４Ｎ型ＭＯＳＦＥＴのゲート電極は互いに接続され低電位系の信号入力端子となり、前記第３のダイオードと第４のダイオードの接続点が出力端子となっている以上の構成からなる第２低電位系信号駆動回路とからなり、
   ｅ）前記第２低電位系信号駆動回路の入力端子には前記第１低電位系信号駆動回路の入力端子とは反転した信号が加えられ、前記第１低電位系信号駆動回路の出力端子が前記高電位系ラッチ回路の反転出力端子に接続され、前記第２低電位系信号駆動回路の出力端子が前記高電位系ラッチ回路の出力端子に接続されていることを特徴とする両極性レベルシフト回路。
4. 請求項３記載のダイオード手段がゲート電極とドレイン電極を互いに接続したＭＯＳＦＥＴからなることを特徴とする両極性レベルシフト回路。
5. 請求項３記載の第２低電位系信号駆動回路の入力端子に加えられる信号が第１低電位系信号駆動回路から形成されることを特徴とする両極性レベルシフト回路。

Images