JP3634465B2 - コネクションレス通信システムとその試験方法、及び局内制御方式 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、高速データ伝送を行うコネクションレス通信システムとその試験方法に関し、また、高速データ伝送のための交換局の局内制御方式に関する。
【０００２】
【従来の技術】
近年、ワークステーションやパーソナルコンピュータ等の情報処理装置の高性能化に伴い、多数の情報処理装置を高速ＬＡＮ （ローカル・エリア・ネットワーク）で接続した分散処理が広く行われている。そして、これらＬＡＮ 間を接続するネットワークに対しても高速化が要求されている。
上述のような高速データ通信を実現するサービスの一つとしてＳＭＤＳが知られている。ＳＭＤＳ（Ｓｗｉｔｃｈｅｄ Ｍｕｌｔｉ−ｍｅｇａｂｉｔ Ｄａｔａ Ｓｅｒｖｉｃｅ ）は、１．５Ｍｂｐｓ 及び４５Ｍｂｐｓの転送速度を基本としたコネクションレス型のデータ交換サービスである。
ところで、広帯域ＩＳＤＮを実現する方法としては、ＡＴＭ 方式が知られているが、ＡＴＭ ネットワークの中でＳＭＤＳを提供することができる。この場合、所定のＡＴＭ 交換機に対してＳＭＤＳ処理用サーバ（ＳＭＤＳメッセージハンドラ）を設ける。そして、ＳＭＤＳ加入者とそのＳＭＤＳ加入者を収容するＳＭＤＳ処理用サーバとの間を、ＰＶＣ （Ｐｅｒｍａｎｅｎｔ Ｖｉｒｔｕａｌ Ｃｉｒｃｕｉｔ またはＰｅｒｍａｎｅｎｔ Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ ）で接続し、ＳＭＤＳ加入者から出力されるコネクションレスデータをＳＭＤＳ処理用サーバへ転送して、そのサーバにおいてルーティング処理等を実行させる。
ここで、上記コネクションレスデータは、一般に、可変長のパケット（データフレーム）であるが、上記ＰＶＣ はＡＴＭ ネットワーク上に設定されるパスであるので、コネクションレスデータは、ＡＴＭ 交換機に入力される前にＡＴＭ セル形式に変換（分解）して転送される。このセルは、４８バイトのペイロード部と、５バイトのヘッダ部とからなる５３バイト構成を基本としている。
そして、このＡＴＭ セル形式のデータは、図８９７に示すように、ＳＭＤＳ処理用サーバでいったんＬ３−ＰＤＵ（レイヤ３プロトコル・データ・ユニット）あるいはさらに上位レイヤのデータ形式に組立られ、Ｌ３−ＰＤＵに格納されている着信先アドレスＤＡ、送信元アドレスＳＡ等に基づいてルーティング情報などの解析が行われる。その後、再びセルに分解されて、上記解析した情報に基づいてルーティングされる。
上述したように、従来のＳＭＤＳにおいては、ＳＭＤＳ処理用サーバでルーティング処理等を行うときに、入力セルを上位レイヤのデータ形式（たとえば、Ｌ３−ＰＤＵ）に組み立てて、マイコン・プログラム等のソフトウェアによってその処理を行っていたため、高速化には限界があった。また、着信先アドレスＤＡとしてグループアドレスが指定されていた場合のデータコピー処理、トラフィックの平滑化処理、ＥＯＭ セル（Ｅｎｄ ｏｆ Ｍｅｓｓａｇｅ：Ｌ３−ＰＤＵを複数のセルに分解した場合、そのＬ３−ＰＤＵの最後の部分のデータを格納するセル）の不着信時の処理等も、全てマイコン等によりソフト的に処理されていた。
このように、従来のＳＭＤＳでは、ＳＭＤＳ処理用サーバでの処理に様々なソフトウェア処理が含まれていたため、その高速化には限界があった。したがって、ＳＭＤＳを用いてコネクションレス通信のデータ伝送を行う場合、伝送路・交換機の速度を高速化しても、ＳＭＤＳ処理用サーバでの処理がボトルネックとなって、実際の高速化が妨げられていた。さらに、ＳＭＤＳ処理用サーバにおいて上記組立処理を行う場合、各Ｌ３−ＰＤＵを構成するセルをいったんすべて格納する必要があるので、そのためのバッファ容量が大きくなってしまうという問題もあった。
次に、ＳＭＤＳにおいては、サービス提供時に、以下に示すようなプロトコル・パフォーマンス・モニタリングを行う。すなわち、データに含まれる様々なパラメータについて、そのフォーマットチェック等を行う。そして、このチェックにおいて、ＮＧとなったデータ（正常性を確認できなかったデータ）の個数をカウントする。また、予め決められた特定の種別のチェックに関しては、そのＮＧ個数に対して所定のアルゴリズムに従った計数処理を行い、その結果が、予め設定した閾値を超過した場合はＴＣＡ （ｔｈｒｅｓｈｏｌｄ ｃｒｏｓｓｉｎｇ ａｌａｒｔ：閾値を越えたことを示すアラート） を出力する。さらに、特定の種別のチェックに関しては、ＮＧ検出時にエラーログを収集する。
エラーログにおいて収集すべきパラメータを以下に示す。
（１） 着信先アドレスＤＡ（Ｄｅｓｔｉｎａｔｉｏｎ Ａｄｄｒｅｓｓ ）
（２） 送信元アドレスＳＡ（Ｓｏｕｒｃｅ Ａｄｄｒｅｓｓ）
（３） ＳＮＩ 番号（Ｓｕｂｓｃｒｉｂｅｒ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ Ｎｏ．）
（４） エラー種別
ところで、ユーザ（加入者）とＳＭＤＳ処理用サーバとの間のＰＶＣ 上においては、前述したように、セルフォーマット（実際は、ＡＴＭ セル形式で送受信が行われ、ＳＭＤＳ処理用サーバではＬ２−ＰＤＵで処理が行われる。ＡＴＭ セル及びＬ２−ＰＤＵは、共に５３バイトを基本構成としており、ここでは簡単のため、双方を単にセルと呼んでいる）でデータの転送を行う。ところが、上記のようなエラーログの収集はレイヤ３に関するものが多いため、ＳＭＤＳ処理用サーバにおいては、セル形式で受信したデータをいったんＬ３−ＰＤＵに組み立ててからその処理を行う。
上述のように、従来のＳＭＤＳにおいては、エラーログを収集する場合にも入力セルを上位レイヤのデータ形式（たとえば、Ｌ３−ＰＤＵ）に組み立てて処理していた。このことが、ＳＭＤＳにおける高速化処理の妨げとなっていた。
次に、上述のようなサービスは、ネットワークを構成する伝送路の物理的品質の信頼性が高いことを前提としている。このため、これらのネットワークの伝送品質を試験・評価することは重要である。
このような伝送路の試験・評価としては、コネクションレス通信サービスを提供しているネットワーク内において、ＯＳセンター（ネットワークを管理するオペレーション・センター）から起動し、任意の局間リンク（交換機間のパス）の正常性を確かめる「局間ループバック試験」が行われている。この局間ループバック試験を、図８９８を参照しながら説明する。ここでは、ＳＷ局３とＳＷ局６との間のリンクの試験を行うものとする。
試験の開始は、同図に示すように、まず、ＯＳセンタ−１からＳＷ局３に対して、試験用コネクションレスパケット送出要求メッセージ（試験開始要求）を送出する。この要求メッセージには、パケットの終着ＳＷ局６を示す識別情報ＩＤが含まれている。ＳＷ局３は、その終着ＳＷ局６の識別アドレスを着信先アドレスＤＡとし、自局（ＳＷ局３）の識別アドレスを送信元アドレスＳＡとして試験用パケットを生成する。そして、その試験用パケットを終着ＳＷ局６に向けて出力する。
ＳＷ局４，ＳＷ局５においては、試験用パケットに対して通常のパケットと同様の処理を行い、終着ＳＷ局６へ転送する。終着ＳＷ局６では、試験用パケットを受信すると、そのパケットが有するＤＡとＳＡとを反転させて出力する。すなわち、上記終着ＳＷ局６から上記発ＳＷ局３へ向けてパケットが返送され、発ＳＷ局３に再び着信した時点でＯＳセンタ−１にその旨が報告される。
こうして、ＯＳセンタ−１では、ネットワーク内でのパケットの伝達が正常に行われるかどうかの確認、すなわち伝送路（ここでは、ＳＷ局３とＳＷ局６との間のリンク）の正常性を確認できる。また、この手順のなかで、発ＳＷ局３と終着ＳＷ局６はパケットのペイロード部分にタイムスタンプを刻印するため、この情報によりＯＳセンタ−１では、パケットの伝達時間を知ることができる。
しかし、上述の試験方式においては、その試験によって得られる情報はＯＳセンタ−（オペレーション・センター）のためのものであり、現在までのところ、加入者（図８９８における、端末２）がネットワークの伝送品質（伝達遅延時間等）を自主的に知る手段は提供されていなかった。このため、発信加入者からのパケットが着信先加入者に正常に届かないような場合、その加入者自身が加入者端末またはネットワーク側伝送路のどちらに障害要因があるのかを切り分けることがでず、障害からの復旧のためにはＯＳセンタ−を呼ぶ必要があり、そのために多大な時間とコストがかかっていた。
次に、図８９９に、ＳＭＤＳの一実施形態を示す。同図において、ＳＭＤＳサポートモジュールは、着信先アドレスＤＡの解析や各種チェックを行う。ＳＭＤＳサポートモジュールＳ 部は、複数個の発ＳＭＤＳ加入者（ａ），（ｂ） を収容し、ＤＡ解析や各種チェック等を行う。ＳＭＤＳサポートモジュールＲ 部は、複数個の着ＳＭＤＳ加入者（ｘ），（ｙ） を収容し、各種チェック等を行う。これらＳ 部およびＲ 部から構成されるモジュールが、上述のＳＭＤＳ処理用サーバ（ＳＭＤＳメッセージハンドラ）に対応する。
各発ＳＭＤＳ加入者（ａ）， （ｂ）とＳＭＤＳサポートモジュールＳ 部との間はそれぞれＰＶＣ１，２によって接続され、ＳＭＤＳサポートモジュールＳ 部とＲ 部との間はＰＶＣ ３によって接続され、そしてＳＭＤＳサポートモジュールＲ 部と各着ＳＭＤＳ加入者（ｘ）， （ｙ）との間はそれぞれＰＶＣ ４，５で接続されている。
同図に示すＳＷをＡＴＭ スイッチで構成した場合、発ＳＭＤＳ加入者（ａ），（ｂ） から出力されるコネクションレスデータ（ＳＭＤＳメッセージ）は、不図示のインタフェース部でセル形式に変換され、そのセルのヘッダ部に、着信先としてＳＭＤＳサポートモジュールを指定する特定のＶＰＩ／ＶＣＩ 値（ＰＶＣ １，２を指定するＶＰＩ／ＶＣＩ 値）を付与して転送することによって、ＳＭＤＳサポートモジュールＳ 部に転送される。ＳＭＤＳサポートモジュールＳ 部とＲ 部との間の転送では、ＰＶＣ ３を示すＶＰＩ／ＶＣＩ 値が付与されて出力され、さらに、ＳＭＤＳサポートモジュールＲ 部から着ＳＭＤＳ加入者（ｘ），（ｙ） へ転送されるセルは、ＰＶＣ ４，５を示す特定のＶＰＩ／ＶＣＩ 値でＳＭＤＳサポートモジュールＲ 部から出力されて、着ＳＭＤＳ加入者（ｘ），（ｙ） に着信する。尚、各ＰＶＣ はシステム初期設定時に確立される。
また、ＳＭＤＳサポートモジュールＳ 部、Ｒ 部共に、収容可能な発・着ＳＭＤＳ加入者数には限度があるので、１つのＳＷ局内にその最大収容数を超過するＳＭＤＳ加入者を収容する場合は、複数個のＳＭＤＳサポートモジュールを用意する。この例を、図９００に示す。この場合も、各接続は、ＰＶＣ によって行う。同図は、ＳＭＤＳ加入者（ａ）， （ｂ）， （ｘ）， （ｙ）が、ＳＭＤＳサポートモジュール▲１▼に収容され、ＳＭＤＳ加入者（ｃ）， （ｄ）， （ｖ）， （ｗ）が、ＳＭＤＳサポートモジュール▲２▼に収容される例を示しているである。なお、ＳＭＤＳサポートモジュール▲１▼と▲２▼間にもＰＶＣ による接続が存在する。
上述のように、ＳＭＤＳにおいては、データを転送するパスをＰＶＣ としてシステム初期設定時に確立してある。そして、発加入者（ａ），（ｂ） がＳＭＤＳメッセージを出力すると、そのメッセージは上記ＰＶＣ １，２に沿ってＳＭＤＳサポートモジュールＳ 部に導かれ、ＰＶＣ ３およびＰＶＣ ４，５を介して着ＳＭＤＳ加入者（ｘ），（ｙ） へ転送されるので、発ＳＭＤＳ加入者（ａ），（ｂ） から出力されたＳＭＤＳメッセージが上記ＰＶＣ に沿って確実に着ＳＭＤＳ加入者（ｘ），（ｙ） に届いているかのかを簡単に検証できない。
もし、上述のようなデータ転送が失敗した場合には、発加入者（ａ），（ｂ） または着ＳＭＤＳ加入者（ｘ），（ｙ） からの苦情（コンプレイン）が発生することが予想されるが、この加入者コンプレインに対して、適切に（迅速に）上記検証がなされることが望まれる。また、このような検証を行う場合、出来るだけ低コストで実現することが望まれる。
ところで、ＰＶＣ 試験および伝送時間などに関する試験については上述したが、ＳＭＤＳにおいては、伝送されるＳＭＤＳデータの正常性の確認もする必要がある。データの正常性の確認方法としては、Ｌ３−ＰＤＵのＢＡ−ｓｉｚｅ， ＢＥ−ｔａｇ， Ｌ２−ＰＤＵ のＬＥＮＧＴＨのチェック等が行われる。
ＢＡ−ｓｉｚｅ チェックでは、Ｌ３−ＰＤＵ（ＣＰＣＳ−ＰＤＵ）のペイロード長を設定する値が正常かどうか確認する。ＢＥ−ｔａｇ（Ｂｅｇｉｎｎｉｎｇ Ｔａｇ ： 先頭タグ，Ｅｎｄ Ｔａｇ ： 最終タグ）チェックでは、Ｌ３−ＰＤＵの先頭と末尾の２つのタグが同一であることを検証することによってＬ３−ＰＤＵデータの正常性を確認する。ＬＥＮＧＴＨチェックは、Ｌ２−ＰＤＵの有効ペイロード長を示す値と、上記Ｌ３−ＰＤＵのＢＡ−ｓｉｚｅ との関係を検証することにより、Ｌ３−ＰＤＵとＬ２−ＰＤＵとの間での分解・組立が正常に行われたかを確認する。
しかし、この場合、Ｌ２−ＰＤＵに分解された状態でＬ３−ＰＤＵの正常性確認しようとすると、そのための回路の規模が極めて大きなものとなってしまう。また、Ｌ３−ＰＤＵのＢＡ−ｓｉｚｅ， ＢＥ−ｔａｇ， Ｌ２−ＰＤＵ ＬＥＮＧＴＨのチェックはそれぞれ互いに密接な関係があるため、各セル毎（Ｌ２−ＰＤＵ毎）に処理を行うことは困難であった。一方、ＳＭＤＳ処理用サーバに入力されるセル形式のデータ（Ｌ２−ＰＤＵ）を、いったんＬ３−ＰＤＵに組み立ててから処理すると、前述した問題と同様に、ソフトウェア処理が含まれることによって高速化が妨げられてしまう。
次に、ＡＴＭ 交換ネットワークにおいてコネクションレス通信サービスを実現する場合には、コネクションレスデータ処理用サーバ（ＳＭＤＳでは、ＳＭＤＳ処理用サーバ）を設け、加入者端末から出力されるコネクションレスデータのルーティング処理や各種チェック等を、そのサーバに依頼する。このようなコネクションレス通信サービスの実現方法の一例を図９０１に示す。
図９０１に示す構成は、基本的には図８９９に示した構成と同じである。すなわち、発信加入者（ａ） とコネクションレスデータ処理用サーバＣＬＳ ２との間にＰＶＣ １１が設定され、着信加入者（ｘ） とコネクションレスデータ処理用サーバＣＬＳ ６との間にＰＶＣ １３が設定されている。これらのＰＶＣ は、コール・プロセッサＣＰＲ ３，７を用いて設定される。
図９０１に示す構成では、発信加入者（ａ） を収容するコネクションレスデータ処理用サーバＣＬＳ ２と着信加入者（ｘ） を収容するコネクションレスデータ処理用サーバＣＬＳ ６とが異なる交換局に設けられた構成、即ち、コネクションレスデータ処理用サーバＣＬＳ ２は交換局ＳＷ１に対して設けられ、コネクションレスデータ処理用サーバＣＬＳ ６は交換局ＳＷ５に対して設けられた構成である。そして、これらコネクションレスデータ処理用サーバＣＬＳ ２，６間が、ＰＶＣ １２によって接続されている。ここで、ＰＶＣ １２が設定される大規模中継スイッチ４は、たとえば、ＳＷ１またはＳＷ５と同じスイッチをいくつか中継させる構成、またはＡＴＭ インターコネクション・スイッチ（ＡＩＳＷ）である。
上記構成において、発信加入者（ａ） から着信加入者（ｘ） にコネクションレスデータを転送する場合には、発信加入者（ａ） から出力されたデータは、ＰＶＣ １１を介してコネクションレスデータ処理用サーバＣＬＳ ２に入力された後、ＰＶＣ １２を介してコネクションレスデータ処理用サーバＣＬＳ ６へ転送される。そして、コネクションレスデータ処理用サーバＣＬＳ ６からＰＶＣ １３を介して着信加入者（ｘ） へ転送される。これらＰＶＣ 上ではセル単位でのデータ転送が行われ、そのルーティング処理はコネクションレスデータ処理用サーバＣＬＳ ２および６によって行われる。
従来のコネクションレス通信サービスでは、図９０１に示したように、発信加入者（ａ） を収容するコネクションレスデータ処理用サーバＣＬＳ ２と着信加入者（ｘ） を収容するコネクションレスデータ処理用サーバＣＬＳ ６とが異なる場合、それらコネクションレスデータ処理用サーバＣＬＳ ２，６間をＰＶＣ １２で接続している。そして、このＰＶＣ １２は、ＳＷ１，５および大規模中継スイッチ４と通過するように設定されている。このため、これらスイッチ内に予めコネクションレスサービス用の帯域リソースを確保し、その管理を行う必要がある。
したがって、従来のシステムでは、コネクションレスサービスのデータが流れていないときでも、各スイッチの帯域リソースを使用してしまっている。また、そのときの帯域リソースの管理も複雑なのもになっていた。
一方、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ） サービス等の広帯域サービスを提供するＢ−ＩＳＤＮ （広帯域ＩＳＤＮ） 交換機、或いはＳＭＤＳ（Ｓｗｉｔｃｈｅｄ Ｍｅｇａｂｉｔ Ｄａｔａ Ｓｅｒｖｉｃｅ） サービスを提供するＳＭＤＳ交換機などの、セル交換を主体とした交換機は、従来の電話交換機又はＮ−ＩＤＳＮ （狭帯域ＩＳＤＮ） 交換機に比較して、格段に高い性能及び機能を有するため、その局内制御方式には独自の技術が必要とされる。
以下に、局内制御において本発明が対象とする従来技術及びその問題点について明らかにする。
まず、種々の伝送路インタフェース装置 （トランク） などの局内装置と交換機プロセッサとの間で制御情報の通信を行うための局内制御通信技術に関する課題について考察する。
従来の交換システムにおける局内装置の制御においては、図９０２に示されるように、ＡＴＭ スイッチ５と協調して動作する各局内装置６、７等が、入力制御装置４を介して、交換機プロセッサ（ＣＣ）１が接続されるシステムバス３に接続され、局内装置とＣＣ１に接続される主記憶装置（ＭＭ）２との間で、ＤＭＡ（ダイレクトメモリアクセス） 方式によって制御情報が転送されていた。
しかし、この方式では、全局内装置６、７をシステムバス３に接続しなくてはならず、各局内装置６、７とシステムバス３を接続するためのケーブルを装置数分用意する必要があり、局内装置６、７がシステムバス３から遠ければ遠いほどケーブルが長くなり接続構成上複雑になるという問題点を有している。
また、全局内装置６、７がシステムバス３に接続されることによりバスアクセスの際に必要となるアクセス権の獲得が競合し、バスアクセスが輻輳するという問題点も有している。
更に、システムバス３を各局内装置６、７まで延長することにより伝送品質が低下し、誤り制御手順を持たないＤＭＡ 手順では、データエラーやパリティエラーといった伝送エラーを発生するという問題点も有している。
次に、端末と交換機プロセッサなどの制御装置との間で呼設定情報等の制御情報の通信を行うための技術に関する課題につき考察する。
ＡＴＭ交換システム等において、端末インタフェース装置を制御するには、交換機プロセッサ等の制御系装置との制御情報の通信が必要である。
制御情報の通信のための従来技術として、図９０３に示されるように、図９０２に示した場合と同様に、制御系装置（ＭＰＲ１、ＰＲＩＦ２） から交換スイッチ（ＳＷ）３に接続される端末（ＴＥＲＭ）４に、物理的なインタフェースが接続される方式がある。
しかし、この方式では、端末４毎に物理インタフェースが必要となるため、システム構成が複雑になり、また、端末４の増設が簡単ではないという問題点を有している。
次に、局内制御方式の１つである交換機の試験技術に関する課題につき考察する。
ＡＴＭ 交換機等においては、セルが転送されるハイウエイに障害があるか否かの試験は、セルの送信や受信したセルの検索・収集を行うことのできる試験装置をハイウエイに接続することにより行われていた。この場合、宛先情報であるＶＰＩ （Ｖｉｒｔｕａｌ Ｐａｔｈ Ｉｄｅｎｔｉｆｉｅｒ） 、ＶＣＩ （Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ Ｉｄｅｎｔｉｆｉｅｒ）、被試験装置内でセルを折り返す設定、その他ＬＳＩ の設定などが試験装置から行われた後に、試験用のセルが送出されている。
しかし、このような方式では、複雑な構成の試験装置が必要となり、被試験装置への設定などに時間もかかるという問題点を有している。
次に、上述と同様の交換機の試験技術のうち、特にループバック試験に関する課題につき考察する。
音声・データ及び動画像などのようにトラヒック特性の異なる情報を結合して交換することのできるＡＴＭ 交換機の普及とＡＴＭ 交換網の拡大に従って、局間のパスの正常性を確認する試験の重要性も高くなっている。また、実際に運用に入っている状態で、いくつもの局を間に持つ２つの局の間に障害が発生した場合、より早期の障害の発見・修復が要求される。ＡＴＭ 交換網のループバック試験方法はこの局間の障害の早期発見に有効な試験方法である。
ＡＴＭ 交換機は市場に出始めたばかりである。ＡＴＭ 交換網の局間試験について実例は未だない。しかし、従来の電子交換の試験方法の流れから次のような試験方法が、ＡＴＭ 交換網の局間試験方法として考えられている。
この方法では試験装置がＡＴＭ 交換機に接続され、オペレータによる操作によってループバック試験が行われる。試験時には相手局と連絡がとられ、相手局でも同様に試験装置がＡＴＭ 交換機に接続され、連絡を取り合い、お互いの同期を取りながら試験が実施されることになる。
しかし、この方法では、ＡＴＭ交換網の中に多数の局が存在した場合、それぞれの局に試験装置を配備する必要があるという問題点を有している。
また、試験装置の数が充分にない場合は、試験装置を持って各局を回り試験を行わなければならないという問題点も有している。
更に、局の中にはリモート局のように、オペレータが常時待機していない局もある。その場合、オペレータはその局まで行って試験を実施しなければならないという問題点を有している。
このように、上述の方法では、局間試験を行うためにオペレータに多大な労力が要求されるという問題点を有している。
次に、局内制御方式の１つである交換機スイッチ内のパフォーマンスの測定技術に関する課題につき考察する。
ＡＴＭ を用いたＳＲＭ（Ｓｅｌｆ Ｒｏｏｔｉｎｇ Ｍｏｄｕｌｅ）交換方式は、広帯域ＩＳＤＮシステムを構築する際の前提条件であるが、このＳＲＭ 内のパフォーマンスを測定することは、従来困難であった。
次に、局内制御方式の１つである、ディジタル信号レベル３フォーマットであるＤＳ３ フォーマットにインタフェースされる物理レイヤコンバージェンスプロトコルであるＰＬＣＰにおけるトレイラの制御に関する課題につき考察する。
Ｂ−ＩＳＤＮ又はＳＭＤＳのサービスにおいては、４４．７３６ＭＨｚ のサービスを実現するために、ＤＳ３（ディジタル信号レベル３） フォーマットが使用される。
本発明が対象とするシステム構成例を、図９０４及び図９０５に示す。図９０４は、ＢＩＳＤＮ端末がＢＩＳＤＮ交換機に接続されている構成を示す。また、図９０５は、ＳＭＤＳ端末がＳＭＤＳ交換機に接続されている構成を示す。本発明は、ＢＩＳＤＮ端末とＢＩＳＤＮ交換機、又はＳＭＤＳ端末とＳＭＤＳ交換機の各送信部に関連する。
図９０６に、ＤＳ３ マルチフレーム構成を示す。ＤＳ３ のフレームは８５ビット構成の基本フレームにより構成されている。基本フレームは１ビットのＤＳ３ ヘッダと８４ビットのＤＳ３ ペイロードから構成されている。さらに８つの基本フレームで１つのサブフレームが構成されており、更に、７個のサブフレームで１つのマルチフレームが構成されている。即ち、１マルチフレームは、５６個 （８×７） の基本フレームで構成されている。
ＢＩＳＤＮ のＡＴＭ セルは５３オクテット構成のセルであり、ＳＭＤＳのＬ２−ＰＤＵセル （レベル２プロトコルデータユニットセル） も５３バイト構成のセルである。即ち、基本構成は同じである。但し、ヘッダとペイロードの内容、ＨＥＣ とＨＣＳ の値は異なっている。図９０７の（ａ） と（ｂ） に、ＡＴＭ セルとＬ２−ＰＤＵセルの構成を示す。
ＡＴＭ セル又はＬ２−ＰＤＵセルは、直接ＤＳ３ 基本フレームのペイロードに格納されるのではなく、ＰＬＣＰ （物理レイヤコンバージェンスプロトコル） のフレームを介して送信される。
図９０８に、ＤＳ３ フォーマットにインタフェースされるＰＬＣＰマルチフレームの構成を示す。
ＡＴＭ セル又はＬ２−ＰＤＵセルは、ＰＬＣＰフレーム内の５３オクテットのＰＬＣＰペイロードにそれぞれ１セルずつ格納され、更に、ＰＬＣＰマルチフレームは、それぞれ８４ビットからなるセグメントに分割され、各セグメントがＤＳ３ フレーム内の８４オクテットのＤＳ３ ペイロードに格納され、送信される。
ＰＬＣＰフレームは４バイトのＰＬＣＰヘッダと５３バイトのＰＬＣＰペイロードの繰り返し１２個と、トレイラとからなる、マルチフレーム構成になっている。ＰＬＣＰヘッダは、Ａ１、Ａ２バイトとＰＯＨＩ、ＰＯＨ により構成される。トレイラ長は、１３ニブル又は１４ニブルである。ニブルとは４ビットのことであって、バイトの半分を示している。トレイラのデータは、４ビットのパターン”１１００”が１３個又は１４個並べられたものである。
そして、ＰＬＣＰの１マルチフレームは、平均して１２５ μｓｅｃ（８ＫＨｚ周期） で送信される。トレイラ長が可変であるため、平均値が規定される。
トレイラについて説明する。ＤＳ３ フレームは４４．７３６ＭＨｚ の伝送速度を有するため、以下の式から、１２５μｓｅｃ の期間では、５５９２ビットが送信される。
【数１】
ビット数＝４４．７３６×１０^６ （ビット／ｓｅｃ） ×１２５ ×１０^−６（ｓｅｃ） ＝５５９２ビット
しかし、ＤＳ３ フレームを構成するデータは、図９０６に示したように、１ビットのフレームビットデータと、８４ビットのＤＳ３ ペイロードとから構成されているため、１２５ μｓｅｃ の期間のＤＳ３ ペイロードの部分のビット数は５５９２×８４／８５＝５５２６．２１１・・・となって、割り切れない。
また、ＰＬＣＰマルチフレーム中のビット数は、トレイラ長が１３ニブルの時に、５７×１２×８＋１３×４ ＝５５２４ビットであり、トレイラ長が１４ニブルの時に、５７×１２×８＋１４×４ ＝５５２８ビットである。即ち、トレイラ長が１３ニブルの場合には１２５ μｓｅｃ の期間のＤＳ３ ペイロードにおいて余りが生じ、トレイラ長が１４ニブルの場合には１２５ μｓｅｃ の期間のＤＳ３ ペイロードにおいて不足が生じる。
そこで、ＰＬＣＰマルチフレームを平均して１２５ μｓｅｃ（８ＫＨｚ周期） で送信するために、トレイラ長が１３ニブルにされたり１４ニブルにされたりしながら、ＰＬＣＰマルチフレームが送出されることになる。
トレイラ長を表示するためには、Ｃ１バイトのサイクルスタッフカウンタが使用される （図９０８参照） 。図９０９に、サイクルスタッフカウンタに関する規定を示す。
図９０８に示されるように、Ｃ１バイトは３つのマルチフレーム周期でサイクリックに変化させられる。１番目のマルチフレームではＣ１は ”ＦＦ_Ｈ ” で、この時のトレイラ長は１３ニブル、２番目のマルチフレームではＣ１は ”００_Ｈ ” で、この時のトレイラ長は１４ニブル、３番目のマルチフレームではＣ１は ”６６_Ｈ ” か ”９９_Ｈ ” で、この時のトレイラ長は、Ｃ１＝”６６_Ｈ ” の場合が１３ニブル、Ｃ１＝”９９_Ｈ ” の場合が１４ニブルとなる。３番目のマルチフレームを１３ニブルにするか１４ニブルにするかは、ＰＬＣＰマルチフレームの送出が平均して１２５ μｓｅｃ（８ＫＨｚ周期） になるように決定される。
そこで、３番目のマルチフレームのＣ１の値、即ち、トレイラの制御方法をどうするかという課題が生じる。以下に、従来のトレイラの制御方法について説明する。
３番目のマルチフレームを１３ニブルにした場合のパターンをＰ、３番目のマルチフレームを１４ニブルにした場合のパターンをＱとすると、トレイラのニブル数のパターンは、Ｐパターンの場合は１３→１４→１３のパターンになり、Ｑパターンの場合は１３→１４→１４のパターンになる。
１２５ μｓｅｃ の期間内において、ＤＳ３ ペイロードのビット数は５５９２×８４／８５＝５５２６．２１１・・・であり、ＰＬＣＰマルチフレーム中のビット数は、トレイラ長が１３ニブルの時は５５２４ビット、トレイラ長が１４ニブルの時は５５２８ビットである。従って、ＰＬＣＰマルチフレームの周期は、ＰＬＣＰマルチフレームのパターンがＰである場合は１２５ μｓｅｃ の周期に対して進み、ＰＬＣＰマルチフレームのパターンがＱである場合は１２５ μｓｅｃ の周期に対して遅れることになる。
そのため、従来は、送信されるＰＬＣＰフレームの周期監視が行われ、その結果抽出されるクロックと４４．７３６ＭＨｚ を分周して得られる８ＫＨｚのクロックの位相が比較される。そして、位相が進んでいる時は送信されるＰＬＣＰマルチフレームのトレイラパターンがＰに切り替えられ、位相が遅れている時は送信されるＰＬＣＰマルチフレームのトレイラパターンがＱに切り替えられる。このようにして、ＰＬＣＰマルチフレームの送信周期が調整される。
図９１０及び図９１１に、上記機能を実現する従来の回路構成及びその動作タイミングチャートを示す。
ＰＬＣＰフレーム周期監視部７は、セレクタ３から送出されるＰＬＣＰフレームの送出周期を監視し、３つのＰＬＣＰフレームに１回、位相比較パルスＳを出力する。分周部６は、クロック生成部５が生成する４４．７３６ＭＨｚ のクロックを５５９２分周することにより、８ＫＨｚのクロックを生成する。位相比較部８は、位相比較パルスＳと８ＫＨｚクロックの位相を比較し、位相比較パルスＳが遅れているときは値”１” の、位相比較パルスＳが進んでいるときは値”０” のパターン切替え信号Ｃを出力する。
セレクタ３は、パターン切替え信号Ｃに基づいて、入力Ａ１、Ａ２を選択する。即ち、セレクタ３は、パターン切替え信号Ｃが、”０” の時はパターンＰを選択し、”１” の時はパターンＱを選択する。
パターンＰとＱのＰＬＣＰフレーム生成部１、２は、ＡＴＭ セル又はＬ２−ＰＤＵセルを、ＰＬＣＰペイロードに格納し、ＰＬＣＰヘッダ及びトレイラを付加することにより、ＰＬＣＰフレームを組み立てる。パターンＰ ＰＬＣＰ フレーム生成部１においては、ニブル数が１３、１４、１３の３周期で繰り返すトレイラが付加され、パターンＱ ＰＬＣＰ フレーム生成部２においては、ニブル数が１３、１４、１４の３周期で繰り返すトレイラが付加される。
ＤＳ３ インタフェース部４は、ＰＬＣＰフレームをＤＳ３ ペイロードに挿入し、ＤＳ３ ヘッダを付加することにより、ＤＳ３ フレームを組み立てて送出する。
しかし、以上に示した従来技術では、トレイラパターンの選択が位相比較結果に基づいているため、パターンＰとＱの送信順序が極めて不規則である。
この結果、動作が複雑化し回路の複雑化を招いてしまうという問題点を有している。
加えて、送信タイミングの偏差が大きくなってしまうという問題点も有している。
次に、他の従来技術の問題点について説明する。
ＡＴＭ 交換機においてマルチキャスト機能（ポイント・ツー・マルチポイント接続）を実現するためには以下の機能が必要となる。
▲１▼ セルのコピー機能
▲２▼ ＶＰＩ／ＶＣＩ の付け替え機能
セルのコピーは、交換機の出口に近い部分で行う方がスイッチとしてのリソースの利用効率が高くなる。コピーされたセルは、各加入者に分配されるが、この各加入者へ分配されるセルは互いに異なるＶＰＩ／ＶＣＩ を有する。すなわち、各転送先加入者ごとにＶＰＩ／ＶＣＩ 値を変換する必要がある。このＶＰＩ／ＶＣＩ のビット数は、たとえば、２２ビットまたはそれ以上であり、このような多数のビットを単純に変換すると、ハードウェア規模が大きくなってしまう。
ＡＴＭ 交換機は、セルフルーティング方式でセル交換を行うが、大容量システムでセルフルーティング方式を行う場合は、スイッチ内部でマルチキャスト機能をサポートしたほうがスイッチの使用効率が高く、小型化が可能となり、また、コストを低く抑えることが出来る。
Ｂ−ＩＳＤＮでサポートするサービスは、マルチキャスト機能ばかりでなく、ポイント・ツー・ポイントの接続のサービスも数多くサポートする必要がある。このため、交換機全体の規模を小さくするためには、ポイント・ツー・ポイント接続機能を実現するための構成にマルチキャスト機能を付加する場合、そのマルチキャスト機能としての追加機能を最小限としてシステムの大型化を防ぎ、コスト増加を小さくする必要がある。また、将来、マルチキャスト機能を増設する場合も考慮しなけらばならない。
また、ポイント・ツー・マルチポイント接続においては、セルのコピー数を指定する情報や、それらコピーされた各セルの転送先を示す情報等が必要になる。これらの情報は、セルが交換機に入力されるときにそのセルに付加されるタグ情報として設定する方法が一般的であるが、上記情報の情報量は少なくないので、タグ情報が数バイト〜１０バイト程度となってしまう。このようなタグ情報をセルに付加すると、交換機内で処理されるセル長が長くなる。すなわち、タグ情報が大きくなると、セル全体に対する実データの割合が小さくなり、スループットの低下してしまう。
図９１２は、従来のマルチキャスト接続の一形態の構成図である。同図では、発信端末１が、ＡＴＭ 交換機２を介して送信先端末４ー１〜４ー５へデータをマルチキャスト転送する例を示している。
発信端末１とＡＴＭ 交換機２との間は、回線３で接続されているが、この回線３は、複数の呼（パス）を多重化して伝送することができる。また、ＡＴＭ 交換機２と送信先端末４ー１〜４ー５との間もそれぞれ多重化伝送可能な加入者線で接続されている。ＡＴＭ 交換機２内では、発信端末１から送出されるセル内に書き込まれている送信先情報に従って仮想的なパスが設定される。同図の例では、送信先端末４ー１〜４ー５へセルを転送するためのパスとして、仮想パス５ー１〜５ー５が設定されている。
上記マルチキャスト転送においては、セルは、発信端末１で送信先端末の数だけコピーされ、発信端末１と送信先端末４ー１〜４ー５との間でそれぞれ設定されるパスを介して転送される。このとき、回線３では、送信先端末４ー１〜４ー５へそれぞれセルを転送するために５チャネルが多重化されている。すなわち、５チャネル分の帯域が占有されている。
このように、図９１２に示す従来の方式では、１：Ｎのマルチキャスト転送を行うときに、発信端末と送信先端末との間にＮ本のパスを設定するので、回線３およびＡＴＭ 交換機２のリソースを必要以上に使用していた。また、発信端末１の負担も大きい。
動画像通信の要求は、今後さらに増えることが予想される。たとえば、企業においては、遠距離に離れている社員と打合せを行う機会も多く、動画像を用いた会議電話機能の実現が待ち望まれる。このようなサービスは、個人加入者を満足させるだけでなく、企業においては地理的障壁を越えた円滑なビジネス推進をサポートすることが予想される。
ところが、現在までに提供されているサービスは必ずしも豊富ではない。すなわち、広帯域通信ネットワークでは、専用線サービスを除いて１対１の通信が主流であり、三者通話等の多端子接続を呼ごとに制御する方式はいまだ実用化されていない。
次に、回線を処理する交換機内装置に障害が発生した場合の処理に関する課題について考察する。
ＡＴＭ 交換機においては、その交換機内の通話路系装置が、ＶＰＩ／ＶＣＩ によって規定される多数の仮想的な回線（以下、単に回線という）を処理する。従って、通話路系装置に障害が発生した場合に、その装置が処理している回線をどのように扱うかが、通信品質を確保する上で重要となる。
従来、交換機内の通話路系装置に障害が発生した場合、その装置が処理している回線を使用する呼接続は、全てシステムの障害監視処理から起動される強制解放処理により、強制終了させられている。このため、加入者からみれば、突然通話が出来なくなるという現象が発生するという問題点を有している。
また、従来、通話路系装置が処理する回線を管理する機構は、提供されていない。
次に、回線上で障害が検出された場合の処理に関する課題につき考察する。
従来、２重化されていない単一構成のＡＴＭ 交換機において回線障害が検出された場合、加入者情報、課金情報、トラヒック情報、性能情報等の伝送情報は、予備回線等を用いた物理回線単位の回線切替え処理によって救済されている。
具体的には、例えば図９１３に示されるように、遠隔集線装置１とＡＴＭ 交換機２が複数本の物理回線によって接続されている場合に、１つの物理回線で障害が発生すると、障害回線や他の回線に空き帯域があってもそれらは使用されず、保守運用端末３からの指示に基づいて、障害回線の状態がそっくりそのまま予備回線等の新たな代替回線に載せ換えられる。
このため、他回線に大きな空き帯域が存在していても、それらが有効に利用されず、回線の利用効率が低下してしまうという問題点を有している。
また、物理回線単位の回線切替え処理を行うためには、充分な予備回線を準備しておくか、各物理回線を２重化する必要があり、その結果、通信コストが非常に高くなってしまうという問題点を有している。
最後に、交換機内の通話路系装置等の局内装置は、通信の信頼性を確保するために一般に２重する必要がある。そして、運用系の局内装置に障害が発生した場合は、それに設定されている各種通信制御データを予備系の局内装置に転送した後に、今まで運用系装置であった局内装置の動作を停止させると共に今まで予備系であった局内装置を新たな運用系装置としてその動作を開始させる必要がある。
この場合に、従来は、運用系の局内装置に設定されている各種通信制御データは、その局内装置を制御するプロセッサによって、予備系の局内装置に転送されている。しかし、ＡＴＭ 交換機等の場合には上記各種通信制御データのデータ量は膨大であるため、そのようなデータをプロセッサによって運用系の局内装置から予備系の局内装置に転送するためには、膨大な時間を必要として、障害発生時の交換機の信頼性の確保に影響を与えてしまうという問題点を有している。
【０００３】
【発明が解決しようとする課題】
コネクションレス通信システムは、上述のＳＭＤＳも含めて、高い信頼性が要求されるが、現在までのところ全体システムとしてその品質を向上させる技術は確立されていなかった。本発明は、基本的に、コネクションレス通信システムの品質を向上させること、及びセル交換等を行う交換機の効率的な局内制御方式を提供することを目的とする。
本発明のより具体的な第１の課題は、高速データ交換に適したコネクションレス通信システムを提供することである。
本発明のより具体的な第２の課題は、ＳＭＤＳ処理用サーバのハードウェア構成を小さくすることである。
本発明のより具体的な第３の課題は、コネクションレス通信におけるエラーログ収集の処理を高速、かつ容易に行うことである。
本発明のより具体的な第４の課題は、加入者自身が、コネクションレス通信システムのネットワークの伝送試験を行えるようにすることである。
本発明の第５の課題は、コネクションレス通信システムのＰＶＣ 試験を適切に（迅速に）かつ低コストで実現することである。
本発明のより具体的な第６の課題は、コネクションレス通信システムにおいてＳＭＤＳデータの正常性確認を、低コストで比較的小規模な回路で実現することである。
本発明のより具体的な第７の課題は、コネクションレス通信において、スイッチの帯域リソースを有効に利用する方法を提供すること、および帯域の割当管理を削減することである。
本発明のより具体的な第８の課題は、局内装置の接続構成を単純化すると共に、バスアクセス時の競合を軽減し、更に、遠隔に配置される装置に対しても制御情報伝送時のエラーを速やかに復旧可能とすることにある。
本発明のより具体的な第９の課題は、端末を接続するためのシステム構成の簡略化と、端末の増設の容易化を可能とすることにある。
本発明のより具体的な第１０の課題は、簡単な試験構成で被試験装置への設定も短時間で済む試験方式を実現することにある。
本発明のより具体的な第１１の課題は、試験装置を必要とせず、各局間のループバック試験時においても、着側の局にオペレータを特に待機させる必要もなく、発側局からの簡単なコマンド入力により試験を可能とすることにある。
本発明のより具体的な第１２の課題は、スイッチ内のトラヒック量を少ないハードウエアで計測可能とすることにより、スイッチのパフォーマンスの測定を可能とすることにある。
本発明のより具体的な第１３の課題は、ＤＳ３ フォーマットにインタフェースされるＰＬＣＰマルチフレームのトレイラ制御において、動作の単純化を実現することにある。
本発明のより具体的な第１４の課題は、交換システムの大型化を防ぎ、低コストで増設等が容易なポイント・ツー・マルチポイント接続機能を提供することである。
本発明のより具体的な第１５の課題は、スイッチの外部に特別な装置を設けることなくポイント・ツー・マルチポイント接続機能を提供することである。
本発明のより具体的な第１６の課題は、ハードウェア資源を効率的に使用できるマルチキャスト接続を提供することである。
本発明のより具体的な第１７の課題は、広帯域通信ネットワークにおいて画像付き三者通話などの多端子接続サービスの呼処理機能を提供することである。
本発明のより具体的な第１８の課題は、交換機内装置が処理する回線に関する情報の収集と、障害発生時の交換機内装置の安全な変更を実現することを目的とする。
本発明のより具体的な第１９の課題は、回線上で障害が検出された場合に、帯域（ＶＰＩ／ＶＣＩ ）単位での安全な回線切替えを実現することを目的とする。
本発明のより具体的な第２０の課題は、上述の第１９の課題と同様に回線上で障害が検出されたときに帯域（ＶＰＩ／ＶＣＩ ）単位で回線切替えを行う場合に、特に遠隔集線装置とＡＴＭ 交換機が接続される構成においてその回線切替えを行うための具体的な技術を提供することを目的とする。
本発明のより具体的な第２１の課題は、運用系の局内装置に障害が発生した場合における、それに設定されている各種通信制御データの予備系の局内装置への転送を、安全かつ高速に実行可能とすることを目的とする。
【０００４】
【発明の実施の形態の目次】
＜パート１＞ 本実施例の全体説明
１． 本実施例が対象とするシステムの概観
１．１ 概説
１．２ 本実施例が提供するインタフェース及びサービス
１．２．１ 加入者インタフェース（Ｓｕｂｓｃｒｉｂｅｒ Ｉｎｔｅｒｆａｃｅｓ）
１．２．１．１ 光ファイバインタフェース
１．２．１．２ メタリックインタフェース
１．２．２ ネットワークインタフェース
１．２．３ サービス
１．３ システム構成
１．３．１ 広帯域交換機アーキテクチャ
１．３．２ スイッチトマルチメガビットデータサービス（ＳＭＤＳ）
２． 本実施例が対象とするハードウエアの説明
２．１ スモールホスト用ＡＴＭ ネットワーク
２．１．１ ＡＴＭ 加入者スイッチ（ＡＳＳＷ）
２．１．２ ＡＳＳＷにおける加入者及びネットワークインタフェース
２．１．２．１ 加入者インタフェースシェルフ（ＳＩＦＳＨ）
２．１．２．２ ＡＴＭ ＤＳ−１シェルフ（ＡＤＳ１ＳＨ）
２．１．２．３ ファイバインタフェースシェルフ（ＦＩＦＳＨ）
２．１．３ ＡＳＳＷ ＡＴＭスイッチモジュール
２．１．３．１ ＡＴＭ スイッチングシェルフ （ＡＳＳＷＳＨ）
２．１．３．２ デイジーチェーン構成
２．１．４ ＡＳＳＷにおけるその他のＡＴＭ ネットワークサポート装置及びテストセル生成方式
２．１．４．１ ループバック用加入者インタフェースシェルフ （ＳＩＦＳＨ）
２．１．４．２ テストセルジェネレータ用加入者インタフェースシェルフ
２．１．５ ＡＳＳＷにおけるシグナリング装置
２．１．６ ＳＭＤＳメッセージハンドラ
２．１．６．１ 加入者メッセージハンドラシェルフ （ＳＢＭＥＳＨ）
２．１．６．２ ゲートウエイメッセージハンドラシェルフ （ＧＷＭＥＳＨ）
２．２ 広帯域遠隔交換装置（ＢＲＳＵ）
２．３ 広帯域遠隔回線集線装置（ＢＲＬＣ）
２．３．１ 加入者入力ポート
２．３．２ アンビリカル装置
２．３．３ ネットワーク装置
３． 本実施例で実現される機能
３．１ 概説
３．２ ホスト交換機
３．３ ＡＴＭ 加入者スイッチ （ＡＳＳＷ）
３．３．１ ＡＴＭ スイッチモジュール （ＡＳＭ）
３．３．２ 加入者／ネットワークインタフェース
３．３．３ 広帯域シグナリング・コントローラ（ＢＳＧＣ）
３．３．４ メッセージ・ハンドラ（ＳＭＤＳ）
３．３．５ 広帯域コール・プロセッサ（ＢＣＰＲ）
３．３．６ メンテナンス・アンド・オペレーション・システム（ＭＯＳ）
３．３．７ オペレーション・アンド・メンテナンス・プロセッサ（ＯＭＰ）
３．３．８ システム・インテグレーション・プロセッサ（ＳＩＰ ）
３．４ 広帯域遠隔集線装置（ＢＲＬＣ）
３．５ 広帯域遠隔交換装置（ＢＲＳＵ）
３．６ ＳＭＤＳの実施態様
３．７ トラフィック管理
３．７．１ 呼受付制御
３．７．２ ユーザ・パラメータ・コントロール（ＵＰＣ ）
３．７．３ セル・ルーティングの優先度
３．８ データ・コレクション
４． その他
＜パート２＞ ＤＳ３−ＳＭＤＳインタフェース
１． 概略説明
２． 回線インタフェースの説明
２．１ ＤＳ３ 回線インタフェース
２．１．１ ペイロードマッピング
２．１．２ ＤＳ３ フレームフォーマット
３． ＰＬＣＰフレームフォーマット
３．１ ＤＳ３ ＰＬＣＰフレームフォーマット
４． ＤＳ３−ＳＭＤＳインタフェース Ｌ２−ＰＤＵフォーマット
４．１ ＤＳ３−ＳＭＤＳ Ｌ２−ＰＤＵ フォーマット
４．２ ネットワークコントロールインフォメーション
４．３ セグメントタイプ
４．４ メッセージ識別子
４．５ セグメンテーションユニット
４．６ ペイロードレングス
４．７ ペイロードＣＲＣ
５． Ｌ２−ＰＤＵとＡＴＭ セルとの関係
６． ＤＳ３ アンビリカルリンクフォーマット
７． ハードウエアコンフィギュレーション
７．１ 概略説明
７．２ ＤＳ３ レイヤ終端機能
７．２．１ 回線障害処理
７．２．２ 各種アラームの検出・復旧条件
７．３ ＤＳ３ ＰＬＣＰレイヤ終端機能
７．３．１ ＰＬＣＰ障害処理
７．３．２ 各種アラームの検出・復旧条件
７．４ Ｌ２−ＰＤＵヘッダチェック機能（ＨＣＳ）
７．５ Ｌ２−ＰＤＵヘッダパターン生成機能
７．６ ＤＱＤＢ（Ｄｉｓｔｒｉｂｕｔｅｄ Ｑｕｅｕｅ Ｄｕａｌ Ｂｕｓ）シーケンス機能
７．７ ＤＳ３ レイヤ／ＰＬＣＰレイヤパフォーマンスモニタ機能
７．７．１ ＤＳ３ レイヤ
７．７．２ ＤＳ３−ＰＬＣＰレイヤ
７．８ 受信Ｌ２−ＰＤＵデータ変換機能 （４５Ｍｂｐｓ→１５６Ｍｂｐｓ）
７．９ 送信Ｌ２−ＰＤＵデータビットレート変換機能（１５６Ｍｂｐｓ→４５Ｍｂｐｓ）
７．１０ ＳＩＦＳＨ Ｃｏｍｍｏｎに対するインタフェース機能
７．１１ ＭＳＤ／ＭＳＣＮ情報のＬＡＰ 終端機能
７．１２ ＤＳ３−ＳＭＤＳ Ｌ２−ＰＤＵ セル及びＬＡＰ セルのマルチプレクス機能
７．１３ ＤＳ３−ＳＭＤＳ Ｌ２−ＰＤＵ セル及びＬＡＰ セルのデマルチプレクス機能
７．１４ 特定ＶＣＩ／ＶＰＩ セルのループバック機能
７．１４．１ “０”ビットが付加されたセルのループバック機能
７．１４．２ 特定ＶＰＩ／ＶＣＩ が付加されたセルのループバック機能
７．１５ ＭＳＣＮデータマルチプレクス機能
７．１６ ＭＳＤ データドロッパ機能
８． ＭＳＤ（Ｍａｉｎｔｅｎａｎｃｅ Ｓｉｇｎａｌ Ｄｒｉｖｅｒ）インタフェース
８．１ ＭＳＤ情報
８．１．１ Ｅ−ＭＳＤ ハードウエアインタフェース
８．１．２ ＤＳ３−ＳＭＤＳインタフェースにおけるＥ−ＭＳＤ 収容表
８．２ Ｅ−ＭＳＤ詳細説明
８．２．１ ハードウエアリセット
８．２．２ ループバック
８．２．３ 疑似障害ポイント
８．２．４ ＡＩＳ 送出ポイント
９． ＭＳＣＮ（Ｍａｉｎｔｅｎａｎｃｅ ＳＣａＮｅｒ）インタフェース
９．１．１ Ｅ−ＭＳＣＮのハードウエアインタフェース
９．１．２ Ｅ−ＭＳＣＮ の詳細
９．２ ＤＳ３−ＳＭＤＳインタフェースでのＥ−ＭＳＣＮ処理
９．２．１ ＳＩＦＳＨ Ｃｏｍｍｏｎインタフェース障害
９．２．２ ＤＳ３−ＳＭＤＳインタフェースハードウエア障害
９．２．３ 局内制御通信が不可能となるＤＳ３−ＳＭＤＳインタフェースハードウエア障害
９．２．４ マイクロプロセッサ障害
９．２．５ タイマ障害
９．２．６ ＤＳ３ レイヤアラーム
９．２．７ パフォーマンスモニタ閾値交差アラート
９．２．８ ＤＳ３−ＳＭＤＳインタフェースにおけるセル廃棄
９．２．９ 診断結果通知
１０． ＤＳ３−ＳＭＤＳインタフェース簡易ＬＡＰ−Ｄ プロトコル
１０．１ ソフトウエアインタフェース
１０．２ ハードウエアインタフェース
１０．３ ＶＰＩ／ＶＣＩ の設定
１０．４ 誤り監視
１０．５ ＡＡＬ インタフェース
１０．５．１ ＳＡＲ−ＰＤＵ フォーマット
１０．６ ＡＡＬ の機能
１０．７ 誤り監視
１０．８ Ｌ２インタフェース
１０．８．１ Ｌ２の機能
１０．８．２ フレームフォーマット
１０．８．３ コネクション設定手順
１０．８．４ リンクの状態監視
１０．８．５ 確認手順
１０．８．６ 障害監視
１０．９ Ｌ３インタフェース
１０．９．１ Ｌ３フレームフォーマット
１０．９．２ 通信手順
１０．９．３ 誤り制御
１１． ＤＳ３−ＳＭＤＳ インタフェースの状態管理
１１．１ 初期設定
１１．２ 閉塞
１１．３ インサービス（Ｉｎ Ｓｅｒｖｉｃｅ）化
１１．４ 未実装化
１１．５ 障害処理
１１．５．１ 障害監視
１１．５．２ 障害検出時の処理
１１．５．３ 障害の特定
１１．５．４ 復旧監視
１１．６ 各種処理シーケンス
１２． ＤＳ３−ＳＭＤＳインタフェースバッファ輻輳制御
１３． 試験・保守
１３．１ ＤＳ３−ＳＭＤＳインタフェースが有するループバック機能
１３．１．１ タグ領域に“０”ビットが付加されたセルのループバック機能
１３．１．２ 全セルのループバック機能
１３．１．３ 特定ＶＰＩ／ＶＣＩ が付加されたセルのループバック機能
１３．１．４ ラインループバック機能
１３．２ 試験方法
１３．２．１ ＤＳ３−ＳＭＤＳラインループバック試験
１３．２．１．１ ＤＳＸ−３ でのラインループバック試験
１３．２．１．２ ＲＬＣ でのラインループバック試験
１３．２．２ アクティブ系オンデマンド（ＯＮ−Ｄｅｍａｎｄ） 試験
１３．２．３ ＰＶＣ パス導通試験
１３．２．４ ＤＳ３−ＳＭＤＳインタフェース試験、診断
１３．２．４．１ ＤＳ３−ＳＭＤＳインタフェースＰＣＢ におけるＡＴＭ セル透過試験
１３．２．４．２ ＤＳ３−ＳＭＤＳインタフェースＰＣＢ におけるハードウエア正常性確認試験
１４． 障害処理
１４．１ 障害検出ポイントと通知方式
１４．１．１ 障害内容
１４．１．２ ＯＢＰ 障害
１４．１．３ 個別部 （ＤＳ３−ＳＭＤＳインタフェース）におけるＯＢＰ 障害
１４．１．３．１ ＋５Ｖ ＯＢＰ 障害
１４．１．３．２ −５．２Ｖ ＯＢＰ 障害
１４．１．４ パッケージ抜け障害
１４．１．５ ヒューズ断障害
１４．１．６ パッケージ誤挿入障害
１４．１．７ ＤＳ３−ＳＭＤＳインタフェース個別部のＰＣＢ の障害
１５． 各ＰＣＢ の機能
１５．１ 各ＰＣＢ の機能
１５．１．１ ＨＡＦＯＯＡの機能
１５．１．１．１ ＭＳＤ／ＭＳＣＮ情報のＬＡＰ 終端機能
１５．１．１．２ ＳＩＦＳＨ Ｃｏｍｍｏｎに対するインタフェース機能
１５．１．１．３ ＤＳ３−ＳＭＤＳ Ｌ２−ＰＤＵ セル及びＬＡＰ セルのマルチプレクス／デマルチプレクス
１５．１．１．４ 特定ＶＰＩ／ＶＣＩ が付加されたセルのループバック機能
１５．１．１．５ ＭＳＣＮデータのマルチプレクス機能
１５．１．１．６ ＭＳＤ データドロッパ機能
１５．１．１．７ アクティブコントロール機能
１５．１．１．８ マイクロプロセッサインタフェース機能
１５．１．２ ＨＬＰＯ１Ａの機能
１５．１．２．１ １５６Ｍｂｐｓ →４５Ｍｂｐｓデータ変換機能
１５．１．２．２ ４５Ｍｂｐｓ→１５６Ｍｂｐｓ データ変換機能
１５．１．２．３ ＤＱＤＢ処理機能
１５．１．３ ＨＤＴＯＯＡの機能
１５．１．３．１ ＤＳ３ レイヤ終端機能
１５．１．３．２ ＤＳ３ ＰＬＣＰレイヤ終端機能
１５．１．３．３ 受信Ｌ２−ＰＤＵヘッダチェック機能（ＨＣＳ）
１５．１．３．４ Ｌ２−ＰＤＵヘッダパターン生成機能
１６． ファームウエアインタフェース
１６．１ 概略説明
１６．２ ハードウエアとファームウエア間のインタフェースの概要
＜パート３＞ ＳＩＦＳＨ
１． 概説
１．１ ＳＩＦＳＨ のシステム内における位置付け
１．２ 機能概要
２． シェルフ構成
２．１ 構成
２．１．１ ＳＩＦＣＯＭ
２．１．２ 個別部
２．２ 電源系統
２．２．１ −４８Ｖ／ＣＧ
２．２．２ ＳＡＢ／ＳＡＢＧ
２．２．３ ＋５Ｖ／Ｅ
３． 物理インタフェース
３．１ スイッチインタフェース
３．１．１ ６２２Ｍｂｐｓ セルハイウエイインタフェース
３．１．２ 系切替え信号
３．２ ＳＹＮＳＨ インタフェース
３．３ 個別部インタフェース
３．３．１ １５６Ｍｂｐｓ セルハイウエイインタフェース
３．３．１．１ 上り１５６Ｍｂｐｓ セルハイウエイインタフェース
３．３．１．２ 下り１５６Ｍｂｐｓ セルハイウエイインタフェース
３．３．２ Ｅ−ＭＳＤ／Ｅ−ＭＳＣＮハイウエイインタフェース
３．３．２．１ 系制御
３．３．２．２ 物理仕様
３．３．２．３ 論理仕様
３．３．２．３．１ 個別部受信側仕様
３．３．２．３．２ フレーム同期
３．３．２．３．３ パイロット０／１ 信号チェック （ＥＭＳＤハイウエイのスタックの検出）
３．３．２．３．４ ２度読み処理
３．３．２．３．５ 個別部送信側仕様
３．３．２．３．６ 障害検出
３．４ クロックインタフェース
４． ソフトウエアインタフェース
４．１ 概要
４．２ 局内制御通信のレイヤ構造
４．２．１ ＡＴＭ レイヤセルフォーマット
４．２．２ ＳＡＲ−ＰＤＵ フォーマット
４．２．３ ＬＡＰ−Ｄ フォーマット （レイヤ２）
５． タグの割当
６． 機能
６．１ ＭＵＸ
６．１．１ 概要
６．１．２ ＭＵＸ 部の構成
６．１．３ 多重制御方式
６．１．４ バッファ監視
６．１．５ 書き込み制御
６．１．６ 書き込み異常処理
６．１．６．１ セル長が短い場合
６．１．６．２ セル長が長い場合
６．１．７ 読み出し制御
６．１．８ 読み出し異常処理
６．１．９ バッファ輻輳制御
６．２ ＤＭＵＸ
６．２．１ 概要
６．２．２ 機能
６．２．３ ダイナミックタグマッチング
６．２．４ バッファ監視
６．３ ＶＣＣ
６．３．１ ＶＣＣ の位置
６．３．２ ＶＣＣ 用メモリ量
６．３．３ 系間ＶＣＣ コピー
６．３．３．１ 目的
６．３．３．２ 系間コピーの契機
６．３．３．３ コピー対象情報
６．３．３．４ ＩＮＳ 化処理手順
６．３．３．５ コピー実行不可報告
６．３．４ ＶＣＣ とＳＭＤＳサービスとの関係
６．４ シグナリング処理（ＥＧＣＬＡＤ）
６．４．１ 概要
６．４．２ ＥＧＣＬＡＤ ＬＳＩの機能
６．４．２．１ ＡＴＭ ヘッダチェック機能
６．４．２．２ ＡＴＭ ヘッダインサート機能
７． 試験， 保守
７．１ ＭＣによるパス品質の監視
７．２ ＴＣＧ による試験セルの導通試験
８． 障害処理
８．１ 障害検出ポイントと通知方式
８．１．１ 障害モード
８．１．２ ＯＢＰ 障害
８．１．２．１ 個別部ＯＢＰ 障害
８．１．２．２ ＳＩＦＣＯＭにおけるＯＢＰ 障害
８．１．３ パッケージ抜け障害
８．１．３．１ 個別部パッケージ 抜け
８．１．３．２ ＳＩＦＣＯＭパッケージ抜け
８．１．３．３ パワーパッケージ抜け
８．１．４ ヒューズ断障害
８．１．４．１ 個別部用ヒューズ断障害
８．１．４．２ ＳＩＦＣＯＭ用ヒューズ断障害
８．１．５ ＳＩＦＣＯＭパッケージ前面コネクタ抜け障害
８．１．５．１ ５０芯同軸フラットケーブル障害
８．１．５．２ ５０芯ＴＤバスケーブル障害
８．１．６ パッケージ 誤挿入障害
８．１．７ 個別部パッケージ障害
８．１．８ ＳＩＦＣＯＭパッケージ障害
９． 回線プロテクション（Ｎ＋１方式）
９．１ Ｎ＋１ プロテクション方式の概要
９．２ 回線の切り替えのシーケンス
９．３ 予備回線へのＶＣＣ の設定
９．４ 予備回線への切り替え
９．５ 切り替えコマンド
＜パート４＞ ＡＳＳＷＳＨ
１． 概要
１．１ 機能の概略
２． 装置構成
２．１ 装置構成
３． インタフェース
３．１ 通話路系
３．２ 制御系
３．３ クロック系
３．４ ＡＳＳＷＳＨ−Ａ内ブロック間インタフェース
４． 詳細機能
５． トラヒックコントロール
５．１ セル廃棄クラス
５．２ 輻輳制御
５．２．１ ＳＷＭＸ内輻輳制御
５．２．２ ＳＷＭＤＸ 内輻輳制御
５．２．３ セル廃棄
５．３ トラヒック測定処理
６． ファームウエア機能
６．１ ＩＮＦＡインタフェース
６．２ 装置内ハードインタフェース
６．３ 障害処理
６．３．１ 障害検出
６．３．２ メッセージボックス
６．４ 自己診断
７． 保守運用
７．１ ソフトウエア−ハードウエアインタフェース
７．２ 運用処理
７．２．１ 状態遷移
７．２．２ ＨＭＸ０３Ａ指定搭載
７．３ 障害処理
＜パート５＞
１． 概要
１．１ 概要
１．１．１ システム内の位置付け
１．１．２ ＳＭＤＳデータ処理の概要
１．２ 方式構成
１．３ 冗長構成
２． 処理方式
２．１ ＭＨ網の構成
２．２ ルーティング方式
２．３ ＶＰＩ／ＶＣＩ／ＭＩＤ の割当て法
２．３．１ ＶＰＩ／ＶＣＩ の割り当て方法
２．３．２ ＭＩＤ の割り当て方法
２．４ グループアドレス
２．５ 多重化処理について
２．６ 機能概略
３． ＳＭＤＳ
３．１ 処理概要
３．２ 構成
３．３ 各機能ブロックとエラーフラグの対応
３．４ 各ブロックの処理
４． ＲＭＬＰ
４．１ 処理概要
４．２ 構成
４．２．１ ＰＶＣ 試験
４．２．２ ＭＳＣＮ
４．２．３ ＭＳＤ
４．２．４ 各機能ブロックとエラーフラグの対応
４．２．５ ＲＭＬＰとＬＰ−ＣＯＭのデータインタフェース
４．３ ＨＭＨ００Ａ
４．３．１ 交換セレクト
４．３．２ タイミング・ジェネレータ
４．３．３ アドレス・フィルタ
４．４ ＨＭＨ０１Ａ
４．４．１ 試験セル多重
４．４．２ ＭＩＤ チェック
４．４．３ ＳＮチェック
４．４．４ エンキャプセレーション
４．４．５ エラー編集Ｉ
４．４．６ ＲＭＩＤ獲得
４．４．７ ＭＲＩ タイムアウトチェック
４．４．８ ＧＡコピー
４．４．９ ＳＮＩ 利用可能
４．４．１０ エラー編集ＩＩ
４．４．１１ ＳＡチェック
４．５ ＨＭＨ０４Ａ
４．５．１ ＳＡスクリーニング
４．６ ＨＭＨ０２Ａ
４．６．１ 構成概要
４．６．２ 機能概要
４．６．３ インタフェース概要
４．６．４ 詳細説明
５． ＭＨ−ＣＯＭ（ＭＨ共通部）
５．１ 概要
５．２ ＲＤＭＸ／ＳＭＵＸ 機能（ＨＭＸ１０Ａ）
５．３ ＳＤＭＸ／ＲＭＵＸ 機能（ＨＭＸ１１Ａ）
５．４ ＶＣＣ 機能／テストセルＭＵＸ 機能／スケジューラ機能（ＨＭＸ１２Ａ）
５．４．１ ＶＣＣ 機能
５．４．２ テストセル多重化機能
５．４．３ スケジュール機能
５．５ ＬＡＰ 終端・始端、クロック分配（ＨＳＦ０５Ａ）
５．５．１ ＬＡＰ 終端・始端
５．５．２ クロック分配
６． プロトコル・パフォーマンス・モニタ
６．１ 概要
６．２ Ｌ２プロトコル・パフォーマンス・モニタ
６．３ Ｌ３プロトコル・パフォーマンス・モニタ
６．４ Ｉｎｇｒｅｓｓ 部 （イングレス部） におけるプロトコル・パフォーマンス・モニタ
６．４．１ 処理方式
６．４．２ 処理詳細
６．５ Ｅｇｒｅｓｓ部 （エグレス部） におけるプロトコル・パフォーマンス・モニタ
６．５．１ 処理方式
６．５．２ 処理詳細
７． ネットワーク・データ・コレクション
７．１ 概要
７．２ ネットワーク・データ・コレクション・パラメータ
７．３ Ｉｎｇｒｅｓｓ 部 （イングレス部） におけるネットワーク・データ・コレクション
７．３．１ 処理方式
７．３．２ 処理詳細
７．４ Ｅｇｒｅｓｓ部 （エグレス部） におけるネットワーク・データ・コレクション
７．４．１ 処理方式
７．４．２ 処理詳細
８． 課金機能
８．１ 概要
８．２ 課金処理
８．３ チェック機能
９． ＬＰ−ＣＯＭ部（ＩＮＦ インタフェース部）
９．１ 概要
９．２ 機能概要
９．３ ＩＮＦ インタフェース制御手順
９．３．１ ＩＮＦ インタフェース制御
９．３．２ ＩＮＦ インタフェース割り込み制御
９．４ ＳＭＬＰ／ＲＭＬＰ 制御
１０． 各種インタフェース
１１． ソフトインタフェース
１１．１ 初期設定
１１．１．１ ＭＨ−ＣＯＭ部の初期設定
１１．１．２ ＬＰ部の初期設定
１１．２ ＩＮＳ 処理
１１．２．１ ＭＨ−ＣＯＭ部のＩＮＳ 処理
１１．２．２ ＬＰ部のＩＮＳ 処理
１１．３ 障害監視・系切替え
１１．３．１ ＭＨ−ＣＯＭ部の障害監視
１１．３．２ ＭＨ−ＣＯＭ部の障害通知・処理のシーケンス
１１．３．３ ＬＰ部との間のＩＮＦ を使用した通信に関する障害
１１．３．４ ＬＰ部内のＭＳＣＮにて発見する障害
１１．３．５ ＬＰ部のヘルスチェック
１１．３．６ 系切り換え
１１．４ 試験・診断
１１．４．１ ＴＣＧ を用いた試験
１１．４．２ ＳＢＭＥＳＨでの折り返し試験
１１．４．３ ＳＮＩ−ＳＢＭＥＳＨ間のＰＶＣ 試験
１１．４．４ ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験
１１．４．５ ＰＶＣ 試験結果のチェック
１１．４．６ ＭＨ−ＣＯＭの診断
１１．４．７ ＬＰ部の診断
１１．５ ＭＳＣＮ
１１．５．１ ＭＨ−ＣＯＭ部のＭＳＣＮ
１１．５．２ ＬＰ部のＭＳＣＮ
１１．６ ＭＳＤ
１１．６．１ ＭＨ−ＣＯＭ部のＭＳＤ
１１．６．２ ＬＰ部のＭＳＤ
１１．７ 課金・統計処理
１１．７．１ 概要
１１．７．２ 課金処理
１１．７．３ プロトコル・パフォーマンス・モニタ処理
１１．７．４ ネットワーク・データコレクション処理
１１．７．５ 各種セル数の処理
＜パート６＞ ＧＷＭＥＳＨ
１． 概要
１．１ 概要
１．１．１ システム内の位置付け
１．２ 方式構成
１．３ 冗長構成
２． 処理方式
２．１ ネットワーク方式
２．２ ルーティング方式
２．３ グループアドレスの処理
２．４ Ｌｏａｄ Ｓｐｌｉｔｔｉｎｇ （ロード・スプリッティング：負荷分散）
２．４．１ ロード・スプリッティングの特徴
２．４．２ キー生成
２．４．３ キー割当
３． ＩＣＬＰ （インカミングＬＰ）
３．１ 処理概要
３．２ 構成
３．３ 各機能ブロックとエラーフラグの対応
３．４ ＩＣＬＰ入出力フォーマット
３．５ ＩＣＬＰ処理フロー
３．６ 各ＰＫＧ ブロック
３．６．１ ＨＭＨ１１Ａ
３．６．２ ＨＭＨ１２Ａ
３．６．３ ＨＭＨ１３Ａ
４． ＯＧＬＰ （アウトゴーイングＬＰ）
４．１ 処理概要
４．２ 構成
４．３ 各機能ブロックとエラーフラグの対応
４．４ セルフォーマット
４．５ 処理フロー
４．６ 各ＰＫＧ ブロック
４．６．１ ＨＭＨ０７Ａ
４．６．２ ＨＭＨ０８Ａ
４．６．３ ＨＭＨ０９Ａ
４．６．４ ＨＭＨ１０Ａ
５． ＭＨ−ＣＯＭ （ＭＨ共通部）
５．１ 概要
５．２ ＨＭＸ１０Ａ
５．３ ＨＭＸ１１Ａ
５．４ ＨＭＸ１２Ａ
５．５ ＨＳＦ０５Ａ
６． プロトコル・パフォーマンス・モニタ
６．１ 概要
６．２ Ｌ２プロトコル・パフォーマンス・モニタ
６．３ Ｌ３プロトコル・パフォーマンス・モニタ
６．４ Ｉｎｃｏｍｉｎｇ部におけるプロトコル・パフォーマンス・モニタ
６．４．１ 処理方法
６．４．２ 処理詳細
６．５ ０ｕｔｇｏｉｎｇ部におけるプロトコル・パフォーマンス・モニタ
６．５．１ 処理方法
６．５．２ 処理詳細
７． ネットワーク・データ・コレクション
７．１ 概要
７．２ ネットワーク・データ・コレクション・パラメータ
７．３ Ｉｎｃｏｍｉｎｇ部におけるネットワーク・データ・コレクション
７．３．１ 処理方式
７．３．２ 処理詳細
７．４ Ｏｕｔｇｏｉｎｇ部におけるネットワーク・データ・コレクション
７．４．１ 処理方式
７．４．２ 処理詳細
８． 課金
８．１ Ｄａｔａ Ｇｅｎｅｒａｔｉｎｇ （データ生成）
８．２ Ｄａｔａ Ａｇｇｒｅｇａｔｉｏｎ （データ集計）
９． ＬＰ−ＣＯＭ部 （ＩＮＦ インタフェース部）
９．１ 概要
９．２ 機能概要
９．３ ＩＮＦ インタフェース制御手順
９．３．１ ＩＮＦ インタフェース制御
９．３．２ ＩＮＦ インタフェース割り込み制御
９．４ ＩＣＬＰ／ＯＧＬＰ 制御
１０． ソフトインタフェース
１０．１ 初期設定
１０．１．１ ＭＨ−ＣＯＭ部の初期設定
１０．１．２ ＬＰ部の初期設定
１０．２ ＩＮＳ 処理
１０．２．１ ＭＨ−ＣＯＭ部のＩＮＳ 化処理
１０．２．２ ＬＰ部のＩＮＳ 化
１０．３ 系切替え
１０．３．１ ＭＨＣＯＭ 部の系切替え
１０．３．２ ＬＰ部の系切替え
１０．４ 障害監視
１０．４．１ ＭＨ−ＣＯＭ部の障害監視
１０．４．２ ＩＮＦ 通信に関する障害監視
１０．５ 試験、診断
１０．５．１ ＴＣＧ を用いた試験
１０．５．２ ＩＣＩ／ＩＳＳＩとＧＷＭＥＳＨとの間のＰＶＣ 試験
１０．５．３ ＳＢＭＥＳＨ ／ ＧＥＭＥＳＨ とＧＷＭＥＳＨとの間のＰＶＣ 試験
１０．５．４ 局間試験
１０．５．５ 各部の試験用機能
１０．５．６ 自己診断
＜パート７＞ ＢＳＧＣＳＨ
１． 概説
１．１ ＢＳＧＣＳＨ及びＢＳＧＣの交換機システム内での位置
１．２ ＢＳＧＣの機能分担
１．２．１ ＩＮＦの機能
１．２．２ ＬＡＰ−Ｄ の機能
１．２．３ 局内制御通信リンク
１．２．４ ＡＴＭ スイッチとのインタフェース
１．２．５ メタシグナリング（Ｍｅｔａ−ｓｉｇｎａｌｉｎｇ） 通信
１．３ ＢＳＧＣのポートの数と割当の条件
１．３．１ 最大ポート数
１．３．２ 必要ポート数
１．３．３ ＢＳＧＣと他の装置の間の転送速度
１．３．４ ＢＳＧＣの処理能力とポートの割当条件
２． ＢＳＧＣＨ機能概要
２．１ 緒元
２．２ 上位インタフェース（ＩＮＦインタフェース）
２．２．１ ＩＮＦ（周辺装置インタフェース） 制御におけるハードウエア構成
２．２．２ ＩＮＦ インタフェース制御手順
２．３ スイッチインタフェース （ＣＡＲＰ及びＶＣＣ インタフェース）
２．３．１ スイッチ内２重化装置制御ハードウエア構成
２．３．２ スイッチ内信号制御
２．３．２．１ シグナリング用信号制御モデル （１重化装置を含む）
２．３．２．２ ２重化装置用信号制御モデル （共通部用）
２．３．３ 局内制御通信用ＶＰＩ／ＶＣＩ について
２．３．４ ＢＳＧＣ−ＣＯＭ におけるセル廃棄手段
２．４ ＢＳＧＣ 装置制御
２．４．２ ＢＳＧＣ障害処理
２．５ 通信制御
２．５．１ Ｑ．９２２からの差分
２．５．２ 局内ＬＡＰ−Ｄ 通信 （局内制御通信）
２．６ 診断機能
２．６．１ 診断対象項目
２．６．２ 局内２重化装置診断用通信リンク
２．７ プログラムモジュールの構成
３． ＩＮＦ インタフェース
３．１ ハードウエア構成
３．２ ＤＭＡ ビット配列
３．２．１ ＤＡＭ 転送データのビット配列
３．３ ＩＮＦ 制御手順
３．３．１ コマンドキューとステータスキュー
３．３．２ コマンド起動とステータス起動の競合
３．３．３ 輻輳制御
３．３．３．１ 受信系輻輳制御
３．３．３．２ 送信系輻輳制御
３．３．３．３ ＢＳＧＣ輻輳制御
３．４ ＩＮＦ の初期設定
３．５ ＩＮＦ の優先制御
４． スイッチインタフェース
４．１ タグ割当
４．１．１ タグ割当の概念
４．１．２ ＢＳＧＣからＡＳＳＷ方向への通信におけるタグ割当
４．１．３ ＡＳＳＷからＢＳＧＣ方向への通信におけるタグ割当
４．２ ＣＡＲＰ制御手順
４．２．１ ＡＴＭ ヘッダ
４．２．２ ＣＡＲＰ ＬＳＩ の機能
４．２．３ 統計機能
４．３ ＶＣＣ 設定手順及びＶＣＣ コピー手順
５． ＢＳＧＣ装置制御手順
５．１ ＢＳＧＣ障害監視
５．１．１ ＢＳＧＣＳＨの障害箇所
５．１．２ 障害発生時の系管理
５．１．３ ＢＳＧＣへの通知手段
５．１．４ 復旧監視
５．１．４．２ 交換機ソフトウエアにおける復旧監視
５．１．４．１ ＢＳＧＣにおける復旧監視
５．１．５ ＢＳＧＣハードウエアが検出する障害
５．１．６ ＢＳＧＣファームウエアが検出する障害
５．１．６．１ ＢＳＧＣ−ＣＯＭにおける障害 （ＢＳＧＣ自身の障害を除く）
５．１．６．２ スタンバイ系ＢＳＧＣにおける障害
５．２ ＴＭ セーブ方式
５．３ 統計機能
６． 通信制御
６．１ 局内制御通信の制御
６．１．１ シグナリングセルフォーマット
６．１．２ 改版ＬＡＰＤとの差分
７． ＢＳＧＣ−ＣＯＭ
７．１ ＢＳＧＣ−ＣＯＭのハードウエア構成
７．２ ＢＳＧＣ−ＣＯＭの機能ブロック説明
７．３ スイッチインタフェース
７．４ ＳＷＴＩＦインタフェース
７．５ ＢＳＧＣＳＨの上位／下位シェルフ構成
７．６ ＢＳＧＣ−ＣＯＭループバック構成
７．６．１ ＢＳＧＣ、ＢＳＧＣ−ＣＯＭともＩＮＳ 状態でのセルループバック
７．６．２ ＢＳＧＣ、ＢＳＧＣ−ＣＯＭともＯＵＳ 状態でのセルループバック
８． ２重化制御
８．１ ハードウエア構成
８．１．１ ＢＳＧＣハードウエア構成
８．１．２ ＢＳＧＣハードウエアの概要説明
８．１．３ メモリマップ
８．１．４ Ｉ／Ｏマップ
９． 保守・運用
９．１ 診断機能
９．１．１ 診断対象項目
９．１．２ 診断担当
９．１．２．１ ＩＮＦ インタフェース→ＢＣＰＲアクセス リード／ライト診断
９．１．２．２ ＩＮＦ インタフェース→ＤＭＡ 転送 リード／ライト診断
９．１．２．３ ＢＳＧＣ内機能診断
９．１．２．４ ＢＳＧＣとＢＳＧＣ−ＣＯＭ間診断
９．１．２．５ ＶＣＣ メモリテスト
９．１．２．６ ＢＳＧＣ−他装置間ＬＡＰ リンク確立テスト
９．２ ＴＣ 機能
９．２．１ 基本方針
９．２．２ セル ＢＹ セル折り返しについて（ＯＵＳ 状態）
９．２．３ セル ＢＹ セル折り返し位置
９．２．４ ＯＵＳ 試験時におけるアクティブ系ＢＳＧＣでのＴＣストップ 機能
＜パート８＞ 本発明に特に関連する構成及び機能等
【０００５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施例につき詳細に説明する。
＜パート１＞
パート１では、本実施例の全体的な構成及び機能について説明する。
１．本実施例が対象とするシステムの概観
１．１ 概説
図１は、本実施例による広帯域交換システムの全体構成図である。本実施例では、広帯域ホスト交換機（ＨＯＳＴ：Ｂｒｏａｄｂａｎｄ Ｈｏｓｔ Ｓｗｉｔｃｈ）１には、加入者端末装置が直接接続されるほか、広帯域遠隔回線集線装置（ＢＲＬＣ：Ｂｒｏａｄｂａｎｄ Ｒｅｍｏｔｅ Ｌｉｎｅ Ｃｏｎｃｅｎｔｒａｔｏｒ） ２、広帯域遠隔交換装置（ＢＲＳＵ：Ｂｒｏａｄｂａｎｄ Ｒｅｍｏｔｅ Ｓｗｉｔｃｈｉｎｇ Ｕｎｉｔ）３等が接続され、これらの装置に加入者宅内装置（ＣＰＥ：Ｃｕｓｔｏｍｅｒ Ｐｒｅｍｉｓｅｓ Ｅｑｕｉｐｍｅｎｔ） ４が接続される。このような構成により、経済的な広帯域交換システムを構築することが可能となっている。
１．２ 本実施例が提供するインタフェース及びサービス
次に、本実施例が対象とする各種インタフェースについて列挙する。
１．２．１ 加入者インタフェース（Ｓｕｂｓｃｒｉｂｅｒ Ｉｎｔｅｒｆａｃｅｓ）
１．２．１．１ 光ファイバインタフェース
・Ｂ−ＩＳＤＮ （広帯域サービス統合ディジタルネットワーク） のユーザネットワークインタフェース（ＵＮＩ） を提供する１５６Ｍｂｐｓ インタフェース。
・Ｂ−ＩＳＤＮのＵＮＩ を提供する６２２Ｍｂｐｓ インタフェース。
１．２．１．２ メタリックインタフェース
・ＳＭＤＳ（Ｓｗｉｔｃｈｅｄ Ｍｕｌｔｉ−Ｍｅｇａｂｉｔ Ｄａｔａ Ｓｅｒｖｉｃｅｓ）、フレームリレー、サーキットエミュレーション等の加入者ネットワークインタフェース（ＳＮＩ） を提供する１．５Ｍｂｐｓ インタフェース。
・Ｂ−ＩＳＤＮのＵＮＩ 、及び、ＳＭＤＳ、フレームリレー、サーキットエミュレーション等のＳＮＩ を提供する４５Ｍｂｐｓインタフェース。
１．２．２ ネットワークインタフェース
・Ｂ−ＩＳＤＮのネットワークノードインタフェース（ＮＮＩ） を提供する６２２Ｍｂｐｓ 光ファイバインタフェース。
・Ｂ−ＩＳＤＮのＮＮＩ を提供する１５６Ｍｂｐｓ 光ファイバインタフェース。
・Ｂ−ＩＳＤＮ、ＳＭＤＳ、フレームリレー等のＮＮＩ を提供する４５Ｍｂｐｓメタリックインタフェース。
・フレームリレーのＮＮＩ を提供する１．５Ｍｂｐｓ メタリックインタフェース。
１．２．３ サービス
本実施例が対象とする広帯域交換システムは、以下に示されるようなサービスを提供することができる。
・コネクション型ＡＴＭ 高速データサービス。
・スイッチトマルチメガビットデータサービス（ＳＭＤＳ）に基づくコネクションレス高速データサービス。
・フレームリレーサービス。
・サーキットエミュレーションサービス。
１．３ システム構成
次に、本実施例のシステム構成について説明する。
１．３．１ 広帯域交換機アーキテクチャ
図２に、本実施例による広帯域交換システムのバリエーションを示す。
広帯域交換機の基本構成は、ＡＴＭ 加入者スイッチ（ＡＳＳＷ）モジュールである。ＡＳＳＷモジュールは、冗長構成を有する１０Ｇｂｐｓ （ギガビット／秒） のＡＴＭ スイッチングモジュール構造、２重化構成の交換機プロセッサ、種々の加入者インタフェース装置及びネットワークインタフェース装置を含む。単一のＡＳＳＷモジュールは、スタンドアローン広帯域交換機として配置することができる。
ＡＴＭ インターコネクションスイッチ（ＡＩＳＷ）は、単一のＡＳＳＷの容量以上の大規模容量スイッチとして有用である。ＡＩＳＷは、より大規模な広帯域交換形態の要求に対して、統合されたＡＳＳＷ間接続形態を提供する。大規模なオフィスを構成するために、多くのＡＳＳＷモジュールをＡＩＳＷによって相互接続し、１６０Ｇｂｐｓ に達する容量を実現することができる。多くのＡＳＳＷモジュールがＡＩＳＷにより相互接続される大規模な構成においては、完全なサービスを提供できる広帯域遠隔交換装置（ＢＲＳＵ）として機能させるために１つ以上のＡＳＳＷを遠隔配置させることができる。
また、ＡＳＳＷは、広帯域遠隔回線集線装置（ＢＲＬＣ）に対するホスト交換機として機能させることもできる。
１．３．２ スイッチトマルチメガビットデータサービス（ＳＭＤＳ）
図３に、本実施例が対象とする広帯域交換機でのＳＭＤＳの実現方式を示す。
加入者ネットワークインタフェース（ＳＮＩ） としては、ＯＣ−３Ｃ 及びＤＳ１／ＤＳ３ という大きく分けて２つのタイプのインタフェースを使用することができる。前者は１５６Ｍｂｐｓ の光ファイバインタフェースであり、後者は１．５Ｍｂｐｓ／４５Ｍｂｐｓのメタリックインタフェースである。光ファイバインタフェースは、加入者回線上に、ＳＭＤＳ加入者装置と他のＢ−ＩＳＤＮ装置を混在させることができる。メタリックインタフェースは、ＳＭＤＳ専用のインタフェースとして規定される。本実施例が対象とする広帯域交換システムは、ＳＭＤＳ加入者ネットワークインタフェースを直接に扱うことができる。
ＳＭＤＳは、ＡＴＭ に良く適合するが （ＳＭＤＳのセルフォーマットはＡＴＭ のそれに類似する） 、ＳＭＤＳは、ＳＭＤＳメッセージハンドラ（ＳＭＤＳ−ＭＨ） と呼ばれる特別なメッセージ処理装置を使用する。ＳＭＤＳ−ＭＨ は、アドレススクリーニング、メッセージルーティング、グループアドレッシング （ポイント対マルチポイント接続） 、不当メッセージチェック等の、様々なＳＭＤＳ特有のサービスを提供する。ＳＭＤＳは、コネクションレスサービスであるため、ＳＭＤＳ−ＭＨは、メッセージ毎及びセル毎の様々なサービスを提供する。このサービスは高速性が特徴であるため、ほとんどのサービスは、ソフトウエアではなくハードウエアによって提供される。
２．本実施例が対象とするハードウエアの説明
２．１ スモールホスト用ＡＴＭ ネットワーク
図４に、本実施例が対象とする広帯域交換システムの代表的なハードウエア構成を示す。この図は、スモールホスト用ＡＴＭ ネットワークを対象とする。
２．１．１ ＡＴＭ 加入者スイッチ（ＡＳＳＷ）
ＡＳＳＷは、種々のタイプの加入者に対するポート （加入者インタフェース） と、ネットワークインタフェースを提供する。加入者インタフェースには、ＳＭＤＳにおける加入者−ネットワークインタフェース（ＳＮＩ） 、フレームリレーにおけるユーザ−ネットワークインタフェース（ＵＮＩ） 、及びＢ−ＩＳＤＮ ＡＴＭ ＵＮＩが含まれる。ネットワークインタフェースには、フレームリレー、ＳＭＤＳ、及びＢ−ＩＳＤＮにおけるネットワーク−ネットワークインタフェース（ＮＮＩ） と共に、ＳＭＤＳにおけるインターエクスチェンジキャリアインタフェース（ＩＣＩ） 及びインタースイッチングシステムインタフェース（ＩＳＳＩ）が含まれる。加入者インタフェースは、また、サーキットエミュレーションにも適用することができる。
図５に、ＡＳＳＷにおけるポート構成を示す。
２．１．２ ＡＳＳＷにおける加入者及びネットワークインタフェース
加入者・ネットワークインタフェースは、いくつかのタイプのシェルフとして構成され提供される。これらのシェルフには、ＡＴＭ ＤＳ−１シェルフ（ＡＤＳ１ＳＨ）、加入者インタフェースシェルフ（ＳＩＦＳＨ） 、及びファイバインタフェースシェルフ（ＦＩＦＳＨ）がある。
２．１．２．１ 加入者インタフェースシェルフ（ＳＩＦＳＨ）
図６に、加入者インタフェースシェルフ（ＳＩＦＳＨ） の構成を示す。
加入者インタフェースシェルフ（ＳＩＦＳＨ） は、必要な電源、共通カード、及び種々のタイプのＤＳ３ 又はＯＣ−３Ｃ インタフェースカードを８枚まで装着するためのマウントスロットを提供する。これらのインタフェースカードには、ＡＴＭ ＯＣ−３Ｃ カード群（ＯＣ３ＣＰＧ）、ＡＴＭ ＤＳ−３カード群（ＡＤＳ３ＰＧ）、フレームリレーＤＳ−３カード群（ＦＤＳ３ＰＧ）、サーキットエミュレーションＤＳ−３カード群（ＣＤＳ３ＰＧ）、及びＡＤＳ１ＳＨインタフェースカード（ＡＤＳＩＮＦ）などがある。ＡＴＭ ＤＳ−３カードは、ＡＴＭ とＳＭＤＳの両方のインタフェースを提供する。
ＡＴＭ ＯＣ−３Ｃ カード群（ＯＣ３ＣＰＧ）は、Ｂ−ＩＳＤＮ ＵＮＩに接続されるＡＴＭ 機器から受信された情報に対するＡＴＭ セル交換を提供する。
ＤＳ−３カード群の機能は、回線速度がＤＳ−１レートではなくＤＳ−３レートで提供されるという点を除いて、ＡＤＳ１ＳＨに装着されるＤＳ−１カード群と同様である。
また、ＳＩＦＳＨ は、ＡＤＳ１ＳＨインタフェースカード（ＡＤＳＩＮＦ）を扱うこともできる。ＡＤＳＩＮＦカードの組 （１組は２カード） のそれぞれは、４シェルフのＡＤＳ１ＳＨをインタフェースする。１つのＳＩＦＳＨ あたりでは、１６シェルフのＡＤＳ１ＳＨがインタフェースされる。それぞれのＡＤＳ１ＳＨは８個のＤＳ−１ポートを扱うことができ、また、後述するように２つのＳＩＦＳＨ シェルフをデイジーチェーン接続させることができるため、１組 （１組は２シェルフ） のＳＩＦＳＨ が接続されるポートにおいて、２５６個のＤＳ−１カードを扱うことができる。
２．１．２．２ ＡＴＭ ＤＳ−１シェルフ（ＡＤＳ１ＳＨ）
図７に、ＳＩＦＳＨ に対するＡＤＳ１ＳＨ接続を示す。
ＡＴＭ ＤＳ−１シェルフ（ＡＤＳ１ＳＨ）は、種々のＤＳ−１インタフェースカードを収容する。これらのカードには、フレームリレーＤＳ−１カード群（ＦＤＳ１ＰＧ）、ＳＭＤＳ ＤＳ−１ カード群（ＳＤＳ１ＰＧ）、及びサーキットエミュレーションＤＳ−１カード群（ＣＤＳ１ＰＧ）がある。
フレームリレーＤＳ−１カード群は、長いフレームリレーメッセージの個々のＡＴＭ セルへの分割機能、セル交換のための必要なタグと共に仮想呼識別子を付与する機能等を提供する。また、このカード群は、ＡＴＭ スイッチからセルを受信し、それらのセルからフレームリレーフォーマットを組み立てする機能を提供する。この適応処理は、分割／組み立て機能と呼ばれる。この機能は、ＡＴＭ セル交換技術をフレームリレートラヒックに適用することを可能にする。
ＳＭＤＳ ＤＳ−１ カード群は、同様の機能を提供する。この機能は、データをセルの大きさのデータユニット列として提供するものである。
サーキットエミュレーションＤＳ−１カード群は、完全同期トラヒックであるチャネルから受信された情報を、連続したセルに格納する機能を提供する。この機能も、ＡＴＭ ネットワーク内を交換してゆくことができるように、情報をＡＴＭ セル列に分解する。また、サーキットエミュレーションカード群は、情報信号がＡＴＭ ネットワークから離れる際に、信号タイミングを回復させる機能も提供する。
ＡＤＳ１ＳＨシェルフは、必要な電源、共通カード、及び３タイプのＤＳ−１カードを８枚まで装着するためのマウントスロットを提供する。このシェルフの出力は、加入者インタフェースシェルフ（ＳＩＦＳＨ） にマウントされているＡＤＳ１ＳＨインタフェースカード（ＡＤＳＩＮＦ）に接続される （図７参照） 。
２．１．２．３ ファイバインタフェースシェルフ（ＦＩＦＳＨ）
ファイバインタフェースシェルフ（ＦＩＦＳＨ） は、必要な電源と、ＯＣ−１２Ｃインタフェースを４枚までマウントするためのスロットを提供する。それぞれのインタフェースには、ＡＴＭ ＯＣ−１２Ｃカード群（ＯＣ１２ＰＧ）、及びファイバインタフェースカード（ＦＩＦＣＰＧ）の組 （１組は２枚） がある。
２．１．３ ＡＳＳＷ ＡＴＭスイッチモジュール
ＡＴＭ スイッチモジュールは、最大で １０Ｇｂｐｓ（ギガビット／秒） の容量を有するものとして構成することができる。このモジュールは、１６ポートまでのトラヒックの出入口を供給する。スイッチ構造は、上り用と下り用の２つの分離された部分として構成される。加入者・ネットワークポートからやってくるトラヒックは、上り方向トラヒックを提供するＡＴＭ ネットワーク上の１６個のポートに供給される。加入者・ネットワークポートへ戻ってゆくトラヒックは、下り方向トラヒックを提供するＡＴＭ ネットワーク上の１６個のポートから取り出される。そのようなトラヒックは、ＡＳＳＷに接続される種々の加入者・ネットワークインタフェースに対して送受信される。いくつかのネットワークポートは、ネットワークにおける一般的なシグナリング処理及びＳＭＤＳのためのメッセージ処理を行うサービス装置により使用される。図８に、ＡＳＳＷを中心とするネットワークの構成例を示す。
２．１．３．１ ＡＴＭ スイッチングシェルフ （ＡＳＳＷＳＨ）
ＡＴＭ スイッチングシェルフ （ＡＳＳＷＳＨ） は、ＡＴＭ スイッチングネットワーク全体と関連する電源を収容する。このスイッチングネットワークは、１０Ｇｂｐｓを提供する４×４のノンブロッキングスイッチとして構成される。このスイッチングネットワーク上のそれぞれ２．５Ｇｂｐｓ の容量を有する４つのポートのそれぞれは、４つの関連するセルルーティングを多重するためのマルチプレクサカードを有する。従って、１つのポート内の１つのセルルーティングの容量は、２．５Ｇｂｐｓ／４＝６２２Ｍｂｐｓ となる。この結果、スイッチングネットワークには、全体として、それぞれ６２２Ｍｂｐｓ の容量を有する１６組の入力が供給されることになる。
ＡＴＭ スイッチモジュールは、常に同じ４×４のサイズを有するように構成される。
４つのネットワークポートのそれぞれを接続するための１組のマルチプレクサカードは、独立の装置構成とされる。
また、ＡＳＳＷＳＨは、２組の共通カードと、タイミング生成用の１組のセルクロックジェネレータカード（ＣＥＬＣＬＫ）と、プロセッサ装置の接続用の１組のパラレルＡＴＭ インタフェースカード（ＰＩＡＩＮＦ）を含む。
２．１．３．２ デイジーチェーン構成
加入者／ネットワークインタフェースを供給する前述したシェルフ群は、ＡＴＭ スイッチングネットワーク上の１６個のポートのそれぞれに接続される１つのシェルフによって、そのＡＴＭ スイッチングネットワークに接続することができる。その１つのシェルフが６２２ｂｐｓの容量を完全に供給していない場合には、そのシェルフを他のもう１つのシェルフとデイジーチェーンさせることができる。デイジーチェーンでは、第１番目のシェルフがスイッチポートに接続され、第２番目のシェルフが第１番目のシェルフに接続される。図５に示したように、２つのＳＩＦＳＨ をデイジーチェーンさせることができる。このような配置は、ＡＴＭ スイッチングネットワークに対する１６個のポートに３２個までのシェルフを接続することを可能とする。
２．１．４ ＡＳＳＷにおけるその他のＡＴＭ ネットワークサポート装置及びテストセル生成方式
上りスイッチ部分からのトラヒックは、２通りの方法によって下りスイッチ部分に接続させることができる。即ち、この機能は、ループバック回路又はＡＴＭ インターコネクションスイッチ（ＡＩＳＷ）によって実現される。ループバック配置は、どのようなＡＳＳＷ内接続をもサポートする。一方、ＡＳＳＷ間接続は、ＡＩＳＷを介した接続によってサポートされる。
２．１．４．１ ループバック用加入者インタフェースシェルフ （ＳＩＦＳＨ）
図９に、ＳＩＦＳＨ におけるループバック構成を示す。
ＳＩＦＳＨ は、上りネットワークからの８個までの１５６Ｍｂｐｓ の出口を下りネットワークへの８個までの１５６Ｍｂｐｓ の入口に接続するための８個までのループバックカードグループ（ＬＯＯＰＰＧＡ） を含む。また、このシェルフは、上記ループバックカードのための電源を内蔵する。将来的には、６２２Ｍｂｐｓ のループバックカードグループを利用することができる。このカードは、１５６Ｍｂｐｓ 以上の帯域幅のサービスが導入された場合に必要となる。
２．１．４．２ テストセルジェネレータ用加入者インタフェースシェルフ
図１０に、ＳＩＦＳＨ に接続されるテストセルジェネレータの構成を示す。
図１０に示されるように、ＳＩＦＳＨ は、試験に使用されるテストセルジェネレータアダプタ（ＴＣＧＡＤＰｓ） を内蔵できる。このＴＣＧＡＤＰｓ は、ＡＳＳＷの出入口上に配置されるＳＩＦＳＨ に内蔵される。テストセルジェネレータ（ＴＣＧ） は、図１０に示されるように、テストセルジェネレータシェルフ（ＴＣＧＳＨ） 内に配置される。
２．１．５ ＡＳＳＷにおけるシグナリング装置
システム上の各ポート装置のシェルフは、対応するマイクロプロセッサを有している。広帯域シグナリングコントローラシェルフ （ＢＳＧＣＳＨ） は、ＡＳＳＷの広帯域コールプロセッサ （ＢＣＰＲ） と上述の種々のポート用マイクロプロセッサの間のシグナリング、及びＢ−ＩＳＤＮ ＵＮＩシグナリングを、処理する。
図１１に、ＢＳＧＣＳＨの構成を示す。このシェルフは、必ず配置され、電源と、共通カードと、６枚までの広帯域シグナリングコントローラカードグループ （ＢＳＧＣＰＧＡ）を内蔵する。ＢＳＧＣＳＨ内のＢＳＧＣは、ＩＮＦＡ （周辺インタフェースタイプＡ）及びＩＮＦＴ （周辺インタフェースタイプＴ）を介して、ＢＣＰＲが接続されるシステムバス（ＢＣＰＲ Ｂｕｓ）に接続される。
２．１．６ ＳＭＤＳメッセージハンドラ
ＳＭＤＳメッセージ処理装置は、２つの異なるタイプのものがある。１つは、加入者ＳＮＩ ポートに対応するシグナリング要求を処理し、他の１つは、ＩＣＩ 及びＩＳＳＩトランクポートに対応するシグナリングを処理する。
２．１．６．１ 加入者メッセージハンドラシェルフ （ＳＢＭＥＳＨ）
加入者メッセージハンドラシェルフ （ＳＢＭＥＳＨ） は、ＳＭＤＳ加入者ＳＮＩ ポートからのメッセージを処理する。このシェルフは、何れかのＳＭＤＳ加入者ＳＮＩ がＡＳＳＷ又はそれに接続されるＢＲＬＣ上のポートに存在するならば必ず、或いは、ＳＭＤＳトラヒックが加入者側のターミナルアダプタが接続されるＡＴＭ ＵＮＩ 設備を介して転送されてくるような場合に、用意される。
各ＳＢＭＥＳＨシェルフは、そのシェルフの容量までＤＳ−１設備とＤＳ−３設備を混在させてサービスを提供することができる。また、そのシェルフは、１０２Ｍｂｐｓ の情報レートを有するＳＭＤＳ情報を処理する。この場合、ＤＳ−３に対する最大情報レートは３４Ｍｂｐｓであり、ＤＳ−１に対するそれは１．１７Ｍｂｐｓである。また、１つのシェルフは、３２ＳＮＩ までを処理することができる。この基準によれば、１つのシェルフは、３本のＤＳ−３伝送路又は３２本のＤＳ−１伝送路までを処理することができる。これらの制限に加えて、スイッチングネットワークは、１ポートあたり６２２Ｍｂｐｓ までのトラヒック容量に制限される。
本実施例におけるシステムは、スイッチングネットワークの入口に対して４個のＳＢＭＥＳＨまでをデイジーチェーン接続することができる。もし、スイッチングネットワークにＳＭＤＳ ＤＳ−１ 伝送路のみが接続されていると仮定すると、４つのデイジーチェーン接続されたＳＢＭＥＳＨが接続された１つのネットワークポートは、１２本までのＤＳ−３伝送路、又は１２８ 本までのＤＳ−１伝送路、或いはそれらの混在形態を扱うことができる。もし、ＡＳＳＷにおけるＳＭＤＳポート （トラヒック） が単一のメッセージハンドラグループのキャパシティを超えた場合には、より多くのメッセージハンドリング装置を提供するために、他の１つ又は幾つかのポートを選択することができる。
２．１．６．２ ゲートウエイメッセージハンドラシェルフ （ＧＷＭＥＳＨ）
ゲートウエイメッセージハンドラシェルフ （ＧＷＭＥＳＨ） は、ＡＳＳＷ上のＳＭＤＳ ＩＣＩ及びＩＳＳＩポートに対するメッセージ処理及びシグナリング機能を提供する。
各ＧＷＭＥＳＨには、上述したＳＢＭＥＳＨに対するのと同じ制限がある。ＳＭＤＳ ＩＣＩ又はＩＳＳＩがＤＳ−３フォーマットで実現され、フル容量で運用されている場合、ＧＷＭＥＳＨに対する事実上の制限は、３本のＤＳ−３ ＩＣＩ、ＩＳＳＩである。ＳＭＤＳ ＩＣＩ又はＩＳＳＩがＯＣ−３Ｃ をフルに利用する形態で実現されている場合、１つのメッセージハンドラシェルフは、単一のＯＣ−３Ｃ専用に使用されなければならない。本実施例によるシステムでは、スイッチングネットワークへの同一の入口に、４つまでのＧＷＭＥＳＨシェルフをデイジーチェーン接続させることができる。この場合でもまた、トラヒックが単一のメッセージハンドラグループのキャパシティを超えた場合には、他の１つ又は幾つかのポートを追加することができる。
ＳＭＤＳに対する要求が小さいオフィスでは、シェルフ毎の制限を超えず、かつ全体のトラヒックが６２２Ｍｂｐｓ を超えない限りにおいて、１つ以上のＳＢＭＥＳＨと１つ以上のＧＷＭＥＳＨをデイジーチェーン接続させることができる。このような技術的配置は、ＳＭＤＳ機能に対するポート使用率を最小化する上で有用である。
２．２ 広帯域遠隔交換装置（ＢＲＳＵ）
図１２に、ＢＲＳＵの主なハードウエア構成要素を示す。ＢＲＳＵの構成要素は、ホスト交換機内のＡＳＳＷのそれと同じである。
２．３ 広帯域遠隔回線集線装置 （ＢＲＬＣ）
図１３に、ＢＲＬＣの主なハードウエア構成要素を示す。
ＡＳＳＷに対して遠隔の配置で加入者インタフェースを収容する必要がある場合、広帯域遠隔回線集線装置 （ＢＲＬＣ） を使用することができる。ＢＲＬＣは、ＡＳＳＷに対して遠隔に配置され、スイッチング機能を実行する。
ＢＲＬＣは、本質的には、顧客群からのトラヒックを集線し、それをＡＳＳＷ （１つ以上のアンビリカルリンクによって接続されている） に配信する。
ＢＲＬＣは、ＡＳＳＷにおけるものと同様のタイプの加入者／ネットワーク接続入力ポートを有する。コールプロセッサは存在しないが、ポートとアンビリカルリンクとの間のネットワークを交換するある種の汎用的な装置を有している。
図１４に、ＢＲＬＣにおける接続構成を示す。
２．３．１ 加入者入力ポート
種々の加入者インタフェースが、ＢＲＬＣのポートに接続されている。これらのポートは、種々のタイプのシェルフ装置手段により実現されている。それらには、図１４に示されるように、ＡＳＳＷにおいて実現されているものと同様の、ＡＴＭ ＤＳ１ シェルフ（ＡＤＳ１ＳＨ）及び加入者インタフェースシェルフ（ＳＩＦＳＨ） などが含まれる。ＢＲＬＣ全体の最大容量は６２２Ｍｂｐｓ であるため、ファイバインタフェースシェルフ（ＦＩＦＳＨ） はＢＲＬＣでは使用されない。
ＡＴＭ ＤＳ１ シェルフ（ＡＤＳ１ＳＨ）は、種々のタイプのＤＳ−１インタフェースカードグループを収容する。これらには、フレームリレーＤＳ−１カードグループ（ＦＤＳ１ＰＧ）、ＳＭＤＳ ＤＳ−１ カードグループ（ＳＤＳ１ＰＧ）、及びサーキットエミュレーションカードグループ（ＣＤＳ１ＰＧ）が含まれる。ＡＤＳ１ＳＨについては、２．１．２．２で説明した。
加入者インタフェースシェルフ（ＳＩＦＳＨ） は、種々のネットワークインタフェースカードを収容する。ＳＩＦＳＨは、ＡＴＭ ＯＣ−３Ｃカードグループ、種々のＤＳ−３カード、又はＡＴＭ ＤＳ−１シェルフインタフェースカード（ＡＤＳＩＮＦ）を収容できる。ＳＩＦＳＨについては、２．１．２．１で説明した。
２．３．２ アンビリカル装置
ＢＲＬＣとそれに対するサーバであるＡＳＳＷとの間のアンビリカルリンクは、ＡＤＳ３ＰＧＡを使用するＤＳ−３設備又はＯＣ３ＰＧＡを使用するＯＣ−３Ｃ設備として構成することができる。また、このアンビリカルリンクは、ＯＣ１２ＰＧＡカードグループを使用した単一のＯＣ−１２Ｃ としても提供することができる。ＢＲＬＣの容量は６２２Ｍｂｐｓに制限されているため、アンビリカルリンクの最大構成は、１本のＯＣ−１２Ｃ 又は４本のＯＣ−３Ｃである。ＤＳ−３を使った最大構成では、１２組のＤＳ−３設備が提供され、約６２２Ｍｂｐｓ のトラヒックを処理できる。任意のＢＲＬＣからの全てのアンビリカルリンクは、同一のＡＳＳＷに接続されなければならない。
ＤＳ−３又はＯＣ−３カードが使用される場合、最小構成として、最初の４枚のカードをＲＭＸＳＨ の予約スロットにマウントすることができる。カードの枚数が４枚を超えた場合、更に８枚のカードをマウントできるＳＩＦＳＨを追加することができる。もし、ＯＣ−１２Ｃにおいて必要ならば、ＦＩＦＳＨシェルフを使用することができる。ＳＩＦＳＨ及びＦＩＦＳＨについては、既に説明した。
２．３．３ ネットワーク装置
ＢＲＬＣは、スイッチングネットワーク或いはＡＳＳＷを有しない。この結果、ネットワークスイッチングシェルフ及び同期化シェルフは必要とされない。しかし、加入者ポート及びアンビリカルリンクを供給する種々のシェルフ装置は、ネットワーク装置にインタフェースされる必要があり、また、それらのシェルフ装置はネットワーク装置の所定の機能を要求する。このようなことから、ＢＲＬＣは、ネットワークの代わりに機能するシェルフ装置を必要とする。この機能は、ＲＭＸＳＨ シェルフによって実現される。
遠隔多重シェルフ（ＲＭＸＳＨ） は、ネットワーク代用機能及び多重装置としての機能を提供する。このシェルフは、加入者インタフェースからのＡＴＭ セルを受信して、提供されている種々のアンビリカルリンクに多重する。このシェルフは、また、多重機能に対するタイミングを確立しそれに基づく処理を実行する。
ＲＭＸＳＨ シェルフは、その機能を実現するために、クロック回路と多重装置を有する。そして、このシェルフは、電源と共に、１組の遠隔多重タイミングジェネレータカードグループ（ＲＭＸＴＰＧ）、１組の遠隔多重ハイウエイカードグループ（ＲＭＸＨＰＧ）、及び１組の遠隔多重コントローラカードグループ（ＲＭＸＣＰＧ）を常に装備している。
３．本実施例で実現される機能
３．１ 概説
この章では、本実施例が対象とする広帯域交換システムの構成要素について説明する。これらの構成要素は、以下の４つのカテゴリに分類される。
・ホスト交換機
・広帯域遠隔交換装置（ＢＲＳＵ）
・広帯域遠隔集線装置（ＢＲＬＣ）
・加入者宅内装置
３．２ ホスト交換機
ホスト交換機は、以下のような構成要素から構成される。
・ＡＴＭ 加入者スイッチ（ＡＳＳＷ）
・ＡＴＭ インターコネクションスイッチ（ＡＩＳＷ）
・広帯域メインプロセッサ（ＢＭＰＲ）
・メンテナンス／オペレーションサブシステム（ＭＯＳ）
・光リングバス
ホスト交換機は、更に以下の２つのタイプに分類される。
・スモールホスト交換機
・ラージホスト交換機
図１５に、スモールホスト交換機とラージホスト交換機の構成を示す。ＡＳＳＷが構成の基本となる。スモールホスト交換機は、１つのＡＳＳＷ、ＢＭＰＲ、及びＭＯＳ から構成される。ラージホスト交換機は、複数のＡＳＳＷと、１つのＡＩＳＷと、１つのＢＭＰＲと、１つのＭＯＳ から構成される。ラージホスト交換機において、ＡＩＳＷは複数のＡＳＳＷ間を接続する。スモールホスト交換機からラージホスト交換機への移行は、サービスを中断させることなく行うことができる。
光リングバスは、広帯域交換システム及び狭帯域交換システムが１つのシステムに統合される場合に使用される。
なお、本実施例は、主にスモールホスト交換機を対象として説明している。
３．３ ＡＴＭ 加入者スイッチ （ＡＳＳＷ）
ＡＴＭ 加入者スイッチ（ＡＳＳＷ）は、広帯域交換システムにおける基本的な構成要素である。図１６に、ＡＳＳＷの構成を示す。ＡＳＳＷは、１０Ｇｂｐｓの容量のスループットを有し、以下の構成要素から構成される。
・ＡＴＭ スイッチモジュール（ＡＳＭ）
・加入者／ネットワークインタフェース
・広帯域シグナリングコントローラ（ＢＳＧＣ）
・ＳＭＤＳメッセージハンドラ（ＳＭＤＳ−ＭＨ）
・広帯域コールプロセッサ（ＢＣＰＲ）
３．３．１ ＡＴＭ スイッチモジュール（ＡＳＭ）
広帯域交換機におけるＡＴＭ スイッチモジュール（ＡＳＭ） は、シングルステージ又はマルチステージのセルフルーティングモジュール（ＳＲＭ） によって構成されている。ＳＲＭは、２．５Ｇｂｐｓのリンクスピードを有するＮ×Ｎのスイッチングマトリックスにより構成される。図１７に、ＳＲＭ の原理を示す。ＳＲＭ に流入されたＡＴＭ セルは、各セルに付加されているタグに従って出力ポートへルーティングされる。
図１８に、ＡＳＳＷにおいて使用される４×４のＳＲＭ の構成を示す。４×４のＳＲＭ において、セルは、４つの入力ポートと４つの出力ポートとの間で交換される。ＳＲＭは、特別に設計されたバイポーラＣＭＯＳ大規模集積回路（ＶＬＳＩ）によって構成される。このＳＲＭ は、２×２のスイッチマトリックスを含む。それぞれのクロスポイントは、２．５Ｇｂｐｓのスイッチング容量を有する。
セルスイッチングの原理は次の通りである。ここでは、入力ハイウエイＨＷ０ から出力ハイウエイＨＷ２ へのセルスイッチングを例として説明する。
まず、各セルには、タグが付加されている。
例えば、ＨＷ０ から入力されたセルには、タグ２が付加されると仮定する。それぞれのスイッチングエレメントは、タグ値をチェックし、出力ポート番号に等しいタグを有するセルのみをスイッチする。図１８の例では、スイッチングエレメントＳＷ０２が該当する。もし、複数のセルが１つの出力ポートに出力される場合には、アクセス制御機構が、各クロスポイント内のバッファを用いることにより、セルの競合を回避する。
図１９に、仮想チャネル識別子コンバータ（ＶＣＣ） の位置を示す。タグは、加入者／ネットワークインタフェースなどの周辺装置に配置されているＶＣＣ により、セルに付加される。ＶＣＣ は、各セルのためのタグ値を特定する。タグ値は、呼接続における呼設定フェーズ又は半固定接続の設定フェーズにおいて処理されるソフトウエアテーブルに従って設定される。
タグ情報は、デマルチプレクサにおいても使用される。タグは、ＡＴＭ スイッチモジュール及び周辺装置内のデマルチプレクサの出力ポートを特定する。
図２０に、ＡＳＳＷのＡＴＭ スイッチモジュールの構成を示す。ＡＳＳＷのＡＴＭ スイッチモジュールは、上り用と下り用の２つに分離された各４×４のＳＲＭ により構成される。加入者／ネットワークインタフェース、広帯域シグナリングコントローラ（ＢＳＧＣ）、ＳＭＤＳメッセージハンドラ（ＳＭＤＳ−ＭＨ） などの周辺装置インタフェースは、６２２Ｍｂｐｓ の容量を有する。全ての加入者／ネットワークインタフェースは、ＡＴＭ スイッチモジュールの一方の側に集合させられる。ＡＴＭ スイッチモジュールの他方の側には、ＡＳＳＷ内トラヒックをルーティングするループバックリンクが配置される。ＡＩＳＷが使用されるラージホスト交換機においては、ＡＩＳＷのインタフェースがループバックリンクに置き換えられる。
３．３．２ 加入者／ネットワークインタフェース
図２１に、本実施例の加入者インタフェース（ＳＮＩ ）／ネットワークインタフェース（ＩＣＩ／ＩＳＳＩ）を説明する構成図を示す。同図に示すように、加入者インタフェース／ネットワークインタフェースとして以下の３つの速度を提供する。
・高速：６２２ Ｍｂｐｓ光インタフェース
・中速：１５６ Ｍｂｐｓ光インタフェース，４５ Ｍｂｐｓ メタルインタフェース
・低速：１．５ Ｍｂｐｓメタルインタフェース
上記３つの速度のインタフェースに対しては、それぞれ異なったシェルフが使用される。低速インタフェースの信号は、いったん８ Ｍｂｐｓリンクに多重化された後に、中速インタフェースのシェルフに収容される。中速インタフェースのシェルフは、輻輳を考慮し、２シェルフまでイモヅル式に接続することができる。加入者インタフェースとネットワーク・インタフェースは共通であり、それら２つのシェルフを同一シェルフで構成できる。ただし、これらのシェルフはトラフィック集中が起こるので、加入者側とネットワーク側で異なるグレイドのサービスを要求するのであれば、それらシェルフを分離する必要がある。
加入者インタフェース／ネットワークインタフェースとしては、以下の４つのタイプに分類することができる。
・Ｂ−ＩＳＤＮ（ＡＴＭ）
・ＳＭＤＳ
・フレーム・リレー
・サーキット・エミュレーション
上記各サービスに対して異なるインタフェース・カードが使用されるが、シェルフは共通とすることができる。これらインタフェース・カードは、サーキット・エミュレーションを除いて、加入者側とネットワーク側で異なる。
３．３．３ 広帯域シグナリング・コントローラ（ＢＳＧＣ）
ＢＳＧＣ（Ｂｒｏａｄｂａｎｄ Ｓｉｇｎａｌｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）はＡＴＭ インタフェースとのＨＤＬＣ（ＨｉｇｈＬｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｐｒｏｃｅｄｕｒｅ）ハンドラである。図２２はＡＳＳＷ内におけるＢＳＧＣの位置を示す図である。ＢＳＧＣは、ＩＮＦ （Ｉｎｔｅｒｆａｃｅ）経由でＢＣＰＲ（Ｂｒｏａｄｂａｎｄ Ｃａｌｌ Ｐｒｏｃｅｓｓｏｒ）によって制御され、Ｂ−ＩＳＤＮ ＵＮＩおよびＢ−ＩＳＤＮ ＮＮＩのためのＬＡＰＤ（Ｌｉｎｋ Ａｃｃｅｓｓ Ｐｒｏｃｅｓｕｒｅ Ｄ−ｃｈａｎｎｅｌ）もしくはＣＣＳ７シグナリングを提供する。ＢＳＧＣは、ＢＣＰＲとＢＲＬＣ（Ｂｒｏａｄｂａｎｄ Ｒｅｍｏｔｅ Ｌｉｎｅ Ｃｏｎｃｅｎｔｒａｔｏｒ）との間の通信と行うとともに、ＢＣＰＲとＳＮＩ インタフェース装置との間の内部通信も行う。
３．３．４ メッセージ・ハンドラ（ＳＭＤＳ）
ＳＭＤＳ−ＭＨ （ＳＭＤＳメッセージ・ハンドラ）は、アドレス・スクリーニング、メッセージ・ルーティング、グループ・アドレス処理（ポイント・トゥ・ポイント通信）、異常メッセージチェック、課金処理、データ・コレクション等のＳＭＤＳ対応機能を提供する。図２３は、ＡＳＳＷ内におけるＳＭＤＳ−ＭＨ の位置を示した図である。この実施例では、ＳＭＤＳ−ＭＨ として、以下の２つのタイプを示す。
・ＳＢＭＨ（Ｓｕｂｓｃｒｉｂｅｒ Ｍｅｓｓａｇｅ Ｈａｎｄｌｅ ：加入者メッセージ・ハンドラ）
・ＧＷＭＨ（Ｇａｔｅｗａｙ Ｍｅｓｓａｇｅ Ｈａｎｄｌｅ ：ゲートウェイ・メッセージ・ハンドラ）
ＳＢＭＨは、ＳＮＩ のためのメッセージ処理を行う。一方、ＧＷＭＨは、ＩＣＩ やＩＳＳＩなどのスイッチ間インタフェースのためのメッセージ処理を行う。
３．３．５ 広帯域コール・プロセッサ（ＢＣＰＲ）
図２４にＢＣＰＲ（Ｂｒｏａｄｂａｎｄ Ｃａｌｌ Ｐｒｏｓｅｃｃｏｒ）の構成を示す。ＢＣＰＲは、全てのＳＮＩのための呼制御を行う。ＢＣＰＲは、以下の各ユニットを含む。
・ＣＰＵ
・メインメモリ
・イーサネット・インタフェース
・ＩＮＦ
イーサネット・インタフェースは、スモールホスト交換機内において、ＢＣＰＲとＢＭＰＲ（Ｂｒｏａｄｂａｎｄ Ｍａｉｎ Ｐｒｏｃｅｓｓｏｒ）との間の通信に使用される。ＩＮＦ は、ＡＴＭ スイッチモジュール、ＢＳＧＣ、ＳＭＤＳ−ＭＨ 等の各種ＡＳＳＷ内の装置とＢＣＰＲとの間のインタフェースを提供する。
３．３．６ メンテナンス・アンド・オペレーション・システム（ＭＯＳ ）
ＭＯＳ（Ｍａｉｎｔｅｎａｎｃｅ ａｎｄ Ｏｐｅｒａｔｉｏｎ Ｓｙｓｔｅｍ） は、各種メンテナンス及びオペレーションを行う。図２５にＭＯＳ の構成を示す。ＭＯＳ は以下の各ユニットを含む。
・アラーム・パネル・ユニット
・アラーム・コントロール・ユニット
・オペレーション・アンド・メンテナンス・プロセッサ
広帯域スイッチのみのシステムでは、ＭＯＳ は、イーサネット・インタフェースを介して直接ＢＭＰＲに接続され、ＢＭＰＲとの連携動作によってオペレーションおよびメンテナンス機能を提供する。狭帯域および広帯域スイッチからなるシステムでは、ＭＯＳ は、狭帯域および広帯域スイッチング・システムに光リング・バスで接続され、広帯域システム用ＢＭＰＲおよび狭帯域システム用メイン・プロセッサとの連携動作によってオペレーションおよびメンテナンス機能を提供する。
３．３．７ オペレーション・アンド・メンテナンス・プロセッサ（ＯＭＰ ）
ＯＭＰ（Ｏｐｅｒａｔｉｏｎ ａｎｄ Ｍａｉｎｔｅｎａｎｃｅ Ｐｒｏｃｅｓｓｏｒ）は、本実施例のフロントエンド・プロセッサである。ＯＭＰ は、システム管理・制御、およびラインやトランクの試験に加えて、本システムに複数のＯＳを接続する。ＯＭＰ のハードウェア構成（図２６参照）を以下に示す。
・ＣＰＵ （メモリを含む）、ディスクドライブ、フロッピ・ディスクドライブ
・ＣＲＴ ディスプレイ（ＧＵＩ 使用）
・キーボード
・マウス
・ハードディスク
・カートリッジテープドライブ
・非同期通信サーバ
・プリンター
・Ｘ．２５インタフェース
３．３．８ システム・インテグレーション・プロセッサ（ＳＩＰ ）
ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎｔｅｇｒａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ） は、ＯＭＰ を光リングバスに接続する場合に使われる。１つのＯＭＰ がＳＩＰ を介して光リングバスに接続されると、他のアプリケーション（狭帯域、広帯域、その他）で処理可能となる。
３．４ 広帯域遠隔集線装置（ＢＲＬＣ）
ＢＲＬＣ（Ｂｒｏａｄｂａｎｄ Ｒｅｍｏｔｅ Ｌｉｎｅ Ｃｏｎｃｅｎｔｒａｔｏｒ）の構成を図２７に示す。ＢＲＬＣは、ホスト交換機から遠隔地に加入者インタフェースを提供する。ＢＲＬＣは、トラフィック集線を行うが、遠隔地での交換は行わない。オペレーション及びメンテナンス機能は、基本的にはホスト交換機から提供される。ネットワーク・インタフェースは、ホスト交換機とのアンビリカルからなる。このアンビリカルが切れた場合、ＢＲＬＣは、スタンドアロンとして動作することはできない。
３．５ 広帯域遠隔交換装置（ＢＲＳＵ）
ＢＲＳＵ（Ｂｒｏａｄｂａｎｄ Ｒｅｍｏｔｅ Ｓｗｉｔｃｈｉｎｇ Ｕｎｉｔ） の構成を図２８に示す。ＢＲＳＵは、ホスト交換機からの遠隔地において、加入者インタフェース、ネットワーク・インタフェース、交換機能を提供する。ＢＲＳＵは、ＡＩＳＷか設けられたラージ・ホスト交換機から制御される。オペレーションおよびメンテナンス機能は、基本的にはホスト交換機から提供されれるが、一部機能はＢＲＳＵ自身が有する。ＢＲＳＵは、ホスト交換機と同じ加入者インタフェース／ネットワークインタフェースを提供する。ホスト交換機とのアンビリカルは、ＢＲＬＣの場合のそれと類似するが、ＢＲＳＵでは、もしそのアンビリカルが切断された場合でもスタンドアロンとして動作し、スイッチ間サービスを提供しつづけることができる。
３．６ ＳＭＤＳの実施態様
ＳＭＤＳは、コネクションレス高速パケットデータサービスである。ＳＭＤＳに関する装置を図２９に示す。ＳＭＤＳのトラフィックは、ＤＳ１／ＤＳ３ インタフェース部とＳＭＤＳメッセージ・ハンドラ部で処理される。
・ＤＳ１／ＤＳ３ インタフェース部
・加入者インタフェース／ネットワークインタフェースのレベル１（物理レイヤ）の終端
・ＳＮＩ ｌｅｖｅｌ−２ のＡＴＭ レイヤの終端
・パフォーマンス・モニタ
・メッセージ・ハンドラ
・ＳＮＩ ｌｅｖｅｌ−２ のＳＡＲ の終端
・ＳＮＩ ｌｅｖｅｌ−３ 機能（フォーマット・チェック、アドレス・スクリーニング、ルーティング、フロー制御）
・データ・コレクション（ネットワーク・トラフィック管理、ネットワーク・データコレクション、課金）
ＳＭＤＳは、ターミナル・アダプタを介して、Ｂ−ＩＳＤＮ（ＡＴＭ） 加入者インタフェースを用いて構成することができる。この場合、ＤＳ１／ＤＳ３ インタフェースをターミナル・アダプタで提供する。
レイヤ構造のＳＮＩ のプロトコルを図３０に示す。また、ＳＭＤＳは、図３１に示すレイヤ構成を採用している。さらに、図３２に、ＳＭＤＳシステムにおけるセルのルーティングを示す。
フロー制御は、以下の２ヵ所で実行される。
・ＤＳ１／ＤＳ３ インタフェース部でのユーザ・パラメータ・コントロール（ＵＰＣ）
・ＧＷＭＨでのトラフィック・シェイピング
３．７ トラフィック管理
トラフィック管理は、以下のメカニズムによって実現される。
・呼受付制御
・使用量制御
・セル・ルーティングの優先度
３．７．１ 呼受付制御
サービスの要求品質（たとえば、セル廃棄率やセル伝送遅延）を保証するために、システムは帯域を管理し、呼の受け付け時点で各呼ごとに要求された帯域が守られているこチェックする。呼に対する処理は、ピーク値、平均値、およびサービスの要求品質等に従って実行する。
システム内での帯域は、以下の３地点で仮想パス（Ｖｉｒｔｕａｌ Ｐａｔｈ）ごとに管理される。
・加入者インタフェース
・ネットワーク・インタフェース
・システム内の６２２ Ｍｂｐｓ
上記仮想パスの容量は、以下の２点で管理される。
・各呼のクラスの帯域（Ｗ１）：各呼のクラスに対して割り当てられ、管理される帯域
・共通帯域（Ｗ２）：呼のクラスとは無関係に割り当てられ、管理される帯域
なお、Ｗ２領域は、Ｗ１からオーバーフローした呼、Ｗ１において設定されていない呼によって利用される。
３．７．２ ユーザ・パラメータ・コントロール（ＵＰＣ ）
ＵＰＣ（Ｕｓｅｒ Ｐａｒａｍｅｔｅｒ Ｃｏｎｔｒｏｌ） は、各呼の実際のトラフィックを管理する。上記設定値を越えた呼が検出された場合には、システムは、その呼のセルを廃棄するか、そのセルに対して設定値を越えたことを示すタグを付与する。
ＵＰＣ は、仮想チャネル（ＶＣ）、仮想パス、またはそれら両者に対して実行される。加入者線に対しては、ＵＰＣ は加入者インタフェース部において仮想チャネル毎に行われる。上記設定値を越えたセルに対しては、以下の処理がなされる。
・Ｂ−ＩＳＤＮ：廃棄または設定値を越えたことを示すタグの付与
・ＳＭＤＳ ：廃棄
ネットワーク側（たとえば、他の交換機やＢＲＳＵ／ＢＲＬＣ とのインタフェース）では、ネットワーク・インタフェース部において、各仮想パス（または仮想チャネル）ごとに実行される。
３．７．３ セル・ルーティングの優先度
セル・ルーティングの優先度の制御は、システム内のＭＵＸ／ＤＭＵＸ部およびＡＴＭ スイッチにおけるバッファで行われる。その制御は、以下に示す２つのスレッシュホルド値を用いてキュー（待ち行列）で実現される。
・重要でない加入者セルを廃棄するためのスレッシュホルド値
・ＣＬＰ（ｃｅｌｌ ｌｏｓｓ ｐｒｉｏｒｉｔｙ） ＝１のセルを廃棄に関するスレッシュホルド値
３．８ データ・コレクション
本実施例のシステムでは、以下のデータを収集する。
・ＡＭＡ （Ａｕｔｏｍａｔｉｃ Ｍｅｓｓａｇｅ Ａｃｃｏｕｎｔｉｎｇ）データ
・パフォーマンス・モニタリング・データ
・ネットワーク・トラフィック管理データ
・ＮＤＣ （ネットワーク・データ・コレクション）データ
ＡＭＡ データは、例えば、ＢＭＰＲまたはＳＩＰ の記憶装置に格納され、ＯＳに転送される。
パフォーマンス・モニタリング・データは、１５分間隔または２４時間間隔で収集される。このデータは、ＢＭＰＲの記憶装置に格納され、ＯＳから要求があった場合に、ＯＭＰ を介してＯＳに転送される。
ネットワーク・トラフィック管理データは、輻輳の検出・通知のためにに使用され、その輻輳レベルが所定のスレッシュホルド・レベルを越えたときに収集される。また、所定間隔（５分）での収集も行われ、ＯＭＰ を介してリアルタイムでＯＳに転送される。
ＮＤＣ データは、長期的な予測のために使用される。このデータは、ＯＳからの要求があったときに、ＯＭＰ を介してＢＭＰＲの記憶装置に格納される。
４．その他
以上説明した本実施例の全体構成のうち、例えば図８に示されるＤＳ３−ＳＭＤＳインタフェース（ＤＳ３） 、ＳＩＦＳＨ 、ＡＳＳＷＳＨ、ＳＢＭＥＳＨ、ＧＷＭＥＳＨ、及びＢＳＧＣＳＨの詳細について、以下のパート２〜７で説明する。その後に、パート８において、本発明に特に関連する構成及び機能等について説明する。なお、ＤＳ１−ＳＭＤＳインタフェース（ＤＳ１） については、伝送速度が異なるだけで、基本的な機能はＤＳ３−ＳＭＤＳインタフェースと同様であるため、その詳細については省略する。
【０００６】
＜パート２＞
パート２では、ＤＳ３−ＳＭＤＳインタフェースの詳細について説明する。
１．概略説明
ＤＳ３−ＳＭＤＳインタフェースは、ＤＳ３ 伝送路を使用してＳＭＤＳサービスを行うための回線インタフェースとして使用される。また、ＤＳ３−ＳＭＤＳインタフェースは、ＢＲＬＣ（Ｂｒｏａｄｂａｎｄ Ｒｅｍｏｔｅ Ｌｉｎｅ Ｃｏｎｃｅｎｔｒａｔｏｒ：広帯域遠隔回線集線装置） を接続してアンビリカルリンクを実現するためのインタフェースとして使用される。
ＳＭＤＳ（Ｓｗｉｔｃｈｅｄ Ｍｅｇａｂｉｔ Ｄａｔａ Ｓｅｒｖｉｃｅ） とは、高速のコネクションレスデータサービスの一種であり、ＬＡＮ とＬＡＮ とを接続してデータを交換するサービスとして機能することを期待されている。
図３３は、ＤＳ３−ＳＭＤＳインタフェースを中心としたシステム構成の概略を示す図である。また、図３４は、交換機１にＢＲＬＣ２が接続される構成を示した図である。
図３３に示されるＤＳ３−ＳＭＤＳインタフェース１、３は、ＳＩＦＳＨ（Ｓｕｂｓｃｒｉｂｅｒ Ｉｎｔｅｒｆａｃｅ Ｓｈｅｌｆ） ６に搭載される。また、図３４に示されるＤＳ３−ＳＭＤＳインタフェース３ （図ではＤＳ３−ＡＴＭ と記載されている） は、交換機１内のＳＩＦＳＨ ７又はＢＲＬＣ２内のＲＭＸＳＨ（Ｒｅｍｏｔｅ Ｍｕｌｔｉｐｌｅｘｅｒ Ｓｈｅｌｆ） ７に搭載される。ＤＳ３−ＳＭＤＳインタフェースは、それがＳＩＦＳＨ に搭載される場合、最大で８リンク分までＳＩＦＳＨ に搭載することができる。ＳＩＦＳＨ は、ＡＴＭ スイッチとのインタフェース部分である２重化された構成を有する共通部（ＳＩＦＳＨ−ＣＯＭ ｏｒ ＳＩＦＳＨ Ｃｏｍｍｏｎ） と、１重化された構成を有する回線個別部より構成される。ＤＳ３−ＳＭＤＳインタフェースは、回線個別部に搭載される。また、ＳＩＦＳＨ は、最大で２シェルフまでカスケードに接続され、４：１の集線化を行う。
図３３において、ＤＳ３−ＳＭＤＳインタフェース１は、ＳＭＤＳサービスを提供するためのＤＳ３ 伝送路２上のＤＳ３ レイヤーを終端し、ＤＳ３ 伝送路２から入力されるＤＳ３ フレームのインフォメーションペイロード部に収容されているＰＬＣＰレイヤーのフレームを取り出す。そして、ＤＳ３−ＳＭＤＳインタフェース１は、取り出したＰＬＣＰレイヤーのフレームからＬ２プロトコルデータユニット（Ｌ２−ＰＤＵ）を抜き出し、Ｌ２−ＰＤＵヘッダのＨＣＳ（ＨＥＣ）チェックを行った後、５３オクテットのＬ２−ＰＤＲＵ からＡＴＭ スイッチ５内で処理可能な５４オクテットのＡＴＭ セルへの変換（５３／５４オクテット変換） を行い、そのＡＴＭ セルを、６２２Ｍｂｐｓ（メガビット／秒） の伝送速度を有する高速上りハイウエイ（Ｕｐｗａｒｄ Ｈｉｇｈｗａｙ）に多重して、ＡＴＭ スイッチ３に送出する。
逆に、ＤＳ３−ＳＭＤＳインタフェース１は、ＡＴＭ スイッチ３から伸びている高速下りハイウエイ（Ｄｏｗｎｗａｒｄ Ｈｉｇｈｗａｙ）から分離したＡＴＭ セルから、上述した手順と逆の手順によりＤＳ３ フレームを組み立て、それをＤＳ３ 伝送路２に送出する。
一方、図３４に示されるように、ＤＳ３ 伝送路４にＢＲＬＣ（Ｂｒｏａｄｂａｎｄ Ｒｅｍｏｔｅ Ｌｉｎｅ Ｃｏｎｃｅｎｔｒａｔｏｒ：広帯域遠隔回線集線装置） が接続される場合には、ＤＳ３−ＳＭＤＳインタフェース３は、アンビリカルリンクを実現する。この場合、図３４において、交換機１内のＤＳ３−ＳＭＤＳインタフェース３は、ＤＳ３ 伝送路４によってＢＲＬＣ２内のＤＳ３−ＳＭＤＳインタフェース５と接続される。
２．回線インタフェースの説明
２．１ ＤＳ３ 回線インタフェース
２．１．１ ペイロードマッピング
ＤＳ３ 回線インタフェースにおいて、ＡＴＭ スイッチ側のデータフォーマットであるＡＴＭ セルと伝送路側のデータフォーマットであるＤＳ３ フォーマットとの間のマッピングを、図３５に示す。
２．１．２ ＤＳ３ フレームフォーマット
図３３において、ＤＳ３−ＳＭＤＳインタフェース１は、伝送路２上のフレームフォーマットである図３５に示される非同期ＤＳ３ フレームフォーマット（Ａｓｙｎｃｈｒｏｎｏｕｓ ＤＳ３ ＦＲＡＭＥ ＦＯＲＭＡＴ）（Ｍ１３ Ｆｏｒｍａｔ） を終端する。このフレームフォーマットの更に詳細な構成を、図３６に示す。
１つのマルチフレーム（Ｍｕｌｔｉｆｒａｍｅ）は、７つのサブフレーム（Ｓｕｂｆｒａｍｅ）によって構成される。１つのサブフレームは更に、それぞれ８５ビットからなる８個のブロックによって構成される。１つのブロック内の８５ビットのうち、最初の１ビットはＤＳ３ オーバーヘッド部であり、残りの８４ビットが情報ペイロード部（ＩＮＦＯ．ＰＡＹＬＯＡＤ）である。
ＤＳ３ 回線インタフェースにおいては、４４．７３６ＭＨｚ のビットレートで、１つのマルチフレームが、１０６．４ μｓｅｃ（マイクロ秒） の周期で伝送される。
３．ＰＬＣＰフレームフォーマット
３．１ ＤＳ３ ＰＬＣＰフレームフォーマット
図３７に、図３５に示されるＰＬＣＰレイヤ（ＰＬＣＰ ＬＡＹＥＲ）に対応するＤＳ３ ＰＬＣＰフレームのフォーマットを示す。ＤＳ３ ＰＬＣＰフレームは、図３５に示される非同期ＤＳ３ フレームフォーマットにおけるサブフレーム内のインフォメーションペイロード（ＩＮＦＯ．ＰＡＹＬＯＡＤ）を使って伝送される。この場合、フレーム内の各オクテット（ｏｃｔｅｔｓ）は、４ビットからなるニブル（ｎｉｂｂｌｅ）という単位で、順に伝送される。なお、図３５に示されるＤＳ３ フレームフォーマットのマルチフレーム又はサブフレームの先頭とＤＳ３ ＰＬＣＰフレームの先頭は、同期している必要はない。
４．ＤＳ３−ＳＭＤＳインタフェース Ｌ２−ＰＤＵフォーマット
４．１ ＤＳ３−ＳＭＤＳ Ｌ２−ＰＤＵ フォーマット
図３８に、図３５又は図３７のＰＬＣＰフレームに挿入されるＤＳ３−ＳＭＤＳ Ｌ２−ＰＤＵ（Ｌ２ Ｐｒｏｔｏｃｏｌ Ｄａｔａ Ｕｎｉｔ）のフォーマットを示す。図３８又は図３５に示されるように、ＤＳ３−ＳＭＤＳ Ｌ２−ＰＤＵ は、７オクテット（ｏｃｔｅｔｓ）のヘッダ（ＨＥＡＤＥＲ）と、４４オクテットのインフォメーションフィールド（ＩＮＦＯ．ＦＩＥＬＤ）、及び２オクテットのトレーラ部（ＴＲＡＩＬＥＲ） によって構成されている。
まず、図３８のヘッダ（ＨＥＡＤＥＲ）内のアクセスコントロールフィールド（Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ 、又は図３５のＡＣＦ）は、ＤＳ３−ＳＭＤＳインタフェースが終端する伝送路上におけるＬ２−ＰＤＵの伝送状態を検出するために使用される。ＤＳ３−ＳＭＤＳインタフェースが終端する伝送路が、ＳＮＩ（加入者−ネットワークインタフェース。例えば図３３の伝送路２） である場合と、ＮＮＩ（ネットワーク−ノードインタフェース。例えば図３３の伝送路４） である場合のそれぞれ、並びに上り伝送路及び下り伝送路のそれぞれにおけるアクセスコントロールフィールドの内容を、図３９に示す。
図３９において、ＤＳ３−ＳＭＤＳインタフェースが終端する伝送路がＳＮＩ である場合には、ＢＵＳＹビットは、そのビットが含まれるＬ２−ＰＤＵが情報を含んでいるか否かを示す。また、ＤＳ３−ＳＭＤＳインタフェースが終端する伝送路がＳＮＩ で、かつその伝送路が上り伝送路（ＡＴＭスイッチ側に入力する伝送路） である場合には、ＲＥＱ０、ＲＥＱ１、ＲＥＱ２の各ビットは優先レベルを示す。一方、ＤＳ３−ＳＭＤＳインタフェースが終端する伝送路がＮＮＩ である場合には、ＢＵＳＹビットは、そのビットが含まれるＬ２−ＰＤＵが有効なセルであるか否かを示す。
４．２ ネットワークコントロールインフォメーション
図３８に示されるヘッダ部内のネットワークコントロールインフォメーションフィールド（ＮＥＴＷＯＲＫ ＣＯＮＴＲＯＬ ＩＮＦＯ 又は図３５のＮＣＩ）は、３２ビットのデータであって、図４０に示されるように、２０ビットのＶＣＩ 、２ビットのＰＴ、２ビットのＳＰ、及び８ビットのＨＣＳ によって構成される。図４０に示されるように、ＶＣＩ（Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ Ｉｄｅｎｔｉｆｉｅｒ） は、Ｌ２−ＰＤＵ内に情報が有る場合には全て“１”であり、そうでない場合には全て“０”である。ＰＴ（Ｐａｙｌｏａｄ Ｔｙｐｅ）及びＳＰ（Ｓｅｇｍｅｎｔ Ｐｒｉｏｒｉｔｙ）は、ＤＳ３−ＳＭＤＳ ＳＮＩ（Ｓｕｂｓｃｒｉｂｅｒ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ）において将来使用されるデータであり、現在は共に“００”である。
ＨＣＳ（Ｈｅａｄｅｒ Ｃｈｅｃｋ Ｓｅｑｕｅｎｃｅ）は、ネットワークコントロールインフォメーションフィールド内のＶＣＩ 、ＰＴ、ＳＰからなる３オクテットのデータ部に対する生成多項式（Ｇ（ｘ）＝ Ｘ^８ ＋Ｘ^２ ＋Ｘ＋１） を用いた計算によって得られる値である。この値を用いることにより、ネットワークコントロールインフォメーションフィールドのエラーチェックが行われる。ＶＣＩ 、ＰＴ、ＳＰからなる３オクテットは、図４０に示されるように２種類の固定値を採るだけである。従って、ＨＣＳ は、Ｌ２−ＰＤＵ内に情報が有る場合は“００１０００１０”の値を採り、そうでない合は“００００００００”の値をとる。
４．３ セグメントタイプ
図３８に示されるヘッダ部内のセグメントタイプ（ＳＥＧＭＥＮＴ ＴＹＰＥ 、又は図３５のＳＥＧＴ） の組合せを図４１に示す。Ｌ２−ＰＤＵの種類が、ＣＯＭ（ＣＯＮＴＩＮＵＡＴＩＯＮ ＭＥＳＳＡＧＥ） であるか、ＥＯＭ（ＥＮＤ ＯＦ ＭＥＳＳＡＧＥ） であるか、ＢＯＭ（ＢＥＧＩＮＮＩＮＧ ＯＦ ＭＥＳＳＡＧＥ） であるか、ＳＳＭ（ＳＩＮＧＬＥ ＳＥＧＭＥＮＴ ＭＥＳＳＡＧＥ） であるかによって、セグメントタイプは、“００”、“０１”、“１０”、“１１”の何れかの２ビットの値を採る。
４．４ メッセージ識別子
図３８に示されるヘッダ部内のメッセージ識別子（ＭＥＳＳＡＧＥ ＩＤＥＮＴＩＦＩＥＲ 、又は図３５のＭＩＤ）はＬ３−ＰＤＵに関連するデータである。これについては、後述する。
４．５ セグメンテーションユニット
図３８において、インフォメーションフィールド（ＩＮＦＯ．ＦＩＥＬＤ）であるセグメンテーションユニット（ＳＥＧＭＥＮＴＡＴＩＯＮ ＵＮＩＴ、又は図３５のＳＥＧ．ＵＮＩＴ） には、ＳＭＤＳサービスにおけるＬ３−ＰＤＵ（Ｌ３ プロトコルデータユニット） が格納される （後述する図４２参照） 。
４．６ ペイロードレングス
図３８に示されるトレーラ部（ＴＲＡＩＬＥＲ） 内のペイロードレングス（ＰＡＹＬＯＡＤ ＬＥＮＧＴＨ 、又は図３５のＰＬＥＮ）には、上記セグメンテーションユニットに含まれる有効データの長さが格納される。Ｌ２−ＰＤＵがＢＯＭ 又はＣＯＭ である場合はＰＡＹＬＯＡＤ ＬＥＮＧＴＨ ＝ ４４ であり、Ｌ２−ＰＤＵがＥＯＭ 又はＳＳＭ である場合はＰＡＹＬＯＡＤ ＬＥＮＧＴＨ≦４４であり、Ｌ２−ＰＤＵに情報が含まれていない場合は、ＰＡＹＬＯＡＤ ＬＥＮＧＴＨ ＝ ００ となる。
４．７ ペイロードＣＲＣ
図３８に示されるペイロードＣＲＣ（ＰＡＹＬＯＡＤ ＣＲＣ 又は図３５のＰＣＲＣ） は、図５に示されるＳＥＧＭＥＮＴ ＴＹＰＥ 、ＭＥＳＳＡＧＥ ＩＤＥＮＴＩＦＩＥＲ 、ＳＥＧＭＥＮＴＡＴＩＯＮ ＵＮＩＴ 、ＰＡＹＬＯＡＤ ＬＥＮＧＴＨ、及びＰＡＹＬＯＡＤ ＣＲＣ からなる４８オクテットのデータ部に対する生成多項式（ Ｇ（ｘ）＝Ｘ^１０＋Ｘ^９ ＋Ｘ^５ ＋Ｘ^４ ＋Ｘ＋１） を用いた計算によって得られる値である。この値を用いることにより、上記４８オクテットのデータ部のエラーチェックが行われる。なお、Ｌ２−ＰＤＵに情報がない場合には、ＰＡＹＬＯＡＤ ＣＲＣ ＝００ である。
５．Ｌ２−ＰＤＵとＡＴＭ セルとの関係
図３３に示されるＤＳ３−ＳＭＤＳインタフェース１は、４．２ において説明したように、伝送路２から入力されたＬ２−ＰＤＵのヘッダに対してＨＣＳ（ＨＥＣ）チェックを実行した後、５３オクテットのＬ２−ＰＤＲＵ からＡＴＭ スイッチ５内で処理可能な５４オクテットのＡＴＭ セルへの変換を行う。この場合、図３５に示されるように、Ｌ２−ＰＤＵのヘッダ部に含まれるセグメントタイプ（ＳＥＧＴ）とメッセージ識別子（ＭＩＤ） 、並びに、Ｌ２−ＰＤＵのペイロード部に含まれるセグメンテーションユニット（ＳＥＧ．ＵＮＩＴ）、ペイロードレングス（ＰＬＥＮ）、及びペイロードＣＲＣ（ＰＣＲＣ） が、ＡＴＭ セルのペイロード部（ＡＴＭ ＣＥＬＬ ＰＡＹＬＯＡＤ）に格納される。また、Ｌ２−ＰＤＵのヘッダ部内のネットワークコントロールインフォメーションフィールド（ＮＣＩ） に含まれる全てのビット （２０ビット） が“１”であるＶＣＩ は、ＤＳ３−ＳＭＤＳインタフェースとＳＩＦＳＨ Ｃｏｍｍｏｎとのインタフェースとして規定される値：ＶＰＩ＝３Ｆ，ＶＣＩ＝０３ＦＦに変換されて、そのＶＰＩ／ＶＣＩ がＡＴＭ セルのヘッダ部に付加される。
以上説明したようにして、図３３のＤＳ３−ＳＭＤＳインタフェースは、伝送路１上のＤＳ３ フォーマットと、ＳＩＦＳＨ ６内の共通部（ＣＯＭ） で処理可能なＡＴＭ セルフォーマットとの間で、相互に変換を行う。この場合、ＳＭＤＳサービスにおけるユーザデータを伝送するＬ３−ＰＤＵ（Ｌ３ プロトコルデータユニット） は、上記両フォーマットを用いて伝送されるＬ２−ＰＤＵのペイロード部内のセグメンテーションユニットに格納されて伝送される。
即ち、図４２に示されるように、ＤＳ３ 伝送路を使って通信を行う送信側ユーザ端末においては、まず、通信データ （ユーザデータ） が、ＳＭＤＳサービスにおいて規定されるＬ３−ＰＤＵのペイロード部に格納される。次に、送信側ユーザ端末においては、Ｌ３−ＰＤＵが、それぞれ４４オクテットからなる１つ又は複数のセグメントに分割される。次に、その１つ又は複数のセグメントのそれぞれが各ペイロード部内のセグメンテーションユニットに格納された１つ又は複数のＬ２−ＰＤＵが組み立てられる。この場合、１つのＬ３−ＰＤＵから生成される１つ又は複数のＬ２−ＰＤＵには、同じ値を有するＭＩＤ（Ｍｅｓｓａｇｅ Ｉｄｅｎｔｉｆｉｅｒ， ｏｒ Ｍｕｌｔｉｐｌｅｘｉｎｇ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ） と呼ばれる識別子 （図３５、図３８参照） が付与される。これは、ＳＭＤＳサービスを提供するための後述するＳＢＭＥＳＨ（Ｓｕｂｓｃｒｉｂｅｒ Ｍｅｓｓａｇｅ Ｈａｎｄｌｅｒ Ｓｈｅｌｆ，図８参照） が、Ｌ３−ＰＤＵを認識することはせずにＬ２−ＰＤＵのヘッダ部のみをリアルタイムで認識してＳＭＤＳのデータを処理するために、必要な情報である。なお、ユーザは、１つのＳＮＩ（Ｓｕｂｓｃｒｉｂｅｒ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ） 上において、同時に１６種類のＭＩＤ値を使用することができる。即ち、ユーザは、１つのＳＮＩ 上で同時に１６種類のＳＭＤＳメッセージを通信することができる。続いて、送信側ユーザ端末においては、Ｌ２−ＰＤＵからＰＬＣＰフレームが組み立てられ、更にＤＳ３ フレームのサブフレームが組み立てられ、最後にＤＳ３ フレームのマルチフレームが組み立てられる （図３５参照） 。このようにして送信側ユーザ端末で組み立てられたＤＳ３ フレームが、ＤＳ３ 伝送路に送出される。そして、ＤＳ３−ＳＭＤＳインタフェースは、前述のようにして、ＤＳ３ フレームからＰＬＣＰフレームを抽出し、ＰＬＣＰフレームからＬ２−ＰＤＵを抽出し、Ｌ２−ＰＤＵをＡＴＭ セルに変換して、ＳＩＦＳＨ Ｃｏｍｍｏｎに送出する。このように、ＤＳ３−ＳＭＤＳインタフェースは、ＳＭＤＳサービスにおけるＬ３−ＰＤＵは一切認識する必要はない。
ＳＩＦＳＨ Ｃｏｍｍｏｎは、ＤＳ３−ＳＭＤＳインタフェースから入力されたペイロード部にＳＭＤＳサービスのＬ２−ＰＤＵを含むＡＴＭ セルのヘッダ部に付加されているＶＰＩ／ＶＣＩ の値を、ＤＳ３−ＳＭＤＳインタフェースで付加された値：ＶＰＩ＝３Ｆ，ＶＣＩ＝０３ＦＦから、ＳＩＦＳＨ ＣｏｍｍｏｎとＳＢＭＥＳＨ （図８参照） の間に張られるＰＶＣ（Ｐｅｒｍａｎｅｎｔ Ｖｉｒｔｕａｌ Ｃｉｒｃｕｉｔ：相手固定接続） を特定すると同時に、そのＡＴＭ セルを送出したＤＳ３−ＳＭＤＳインタフェースが終端するＤＳ３ 伝送路であるＳＮＩ を特定するＶＰＩ／ＶＣＩ の値に、付け替える。従って、ＳＩＦＳＨ ＣｏｍｍｏｎとＳＢＭＥＳＨの間に張られるＰＶＣ には、そのＳＩＦＳＨ Ｃｏｍｍｏｎに接続されＳＭＤＳサービスに使用されるＤＳ３−ＳＭＤＳインタフェースを始めとする個別部が終端するＳＮＩ の数に対応する数のＶＰＩ／ＶＣＩ の値が割り当てられることになる。また、ＳＩＦＳＨ Ｃｏｍｍｏｎは、そのＡＴＭ セルの先頭に、そのＡＴＭ セルがＡＴＭ スイッチ内で自律的にスイッチングされてＳＢＭＥＳＨに転送されるようにするための、タグを付加する。
ＡＴＭ スイッチ（ＡＳＳＷＳＨ）に接続されＳＭＤＳサービスを提供する後述するＳＢＭＥＳＨ （図８参照） 等は、ＡＴＭ スイッチから入力されるのＡＴＭ セルのうち、ヘッダ部にＳＭＤＳサービスに使用されるＰＶＣ に対応する特定のＶＰＩ／ＶＣＩ 値が付加されているＡＴＭ セルを受信し、図４２に示されるように、そのＡＴＭ セルのペイロード部に格納されているＬ２−ＰＤＵを処理する。なお、ＡＴＭ セルは、レイヤ２（Ｌ２）内のＡＴＭ レイヤのプロトコル階層を有し、Ｌ２−ＰＤＵはレイヤ２（Ｌ２）のＡＡＬ（ＡＴＭ Ａｄａｐｔａｔｉｏｎ Ｌａｙｅｒ） 内のＳＡＲ（Ｓｅｇｍｅｎｔａｔｉｏｎ ａｎｄ Ｒｅａｓｓｅｍｂｌｙ Ｓｕｂｌａｙｅｒ） のプロトコル階層を有する。この場合、パート５等において後述するように、ＳＢＭＥＳＨ等は、レイヤ３（Ｌ３）のプロトコル階層を有し、ＳＭＤＳサービスにおけるユーザ情報（Ｕｓｅｒ ｄａｔａ） が実際に格納されて伝送されるＬ３−ＰＤＵ （図４２） を認識することはせずに、ＡＴＭ セルのヘッダ部及びＬ２−ＰＤＵのヘッダ部のみをリアルタイムで認識してＳＭＤＳのデータを処理する。具体的には、ＳＢＭＥＳＨは、ＡＴＭ セルのヘッダ部に付与されているＶＰＩ／ＶＣＩ の値によって判別されるＳＮＩ が同じで、かつＬ２−ＰＤＵのヘッダ部に付与されているＭＩＤ の値が同じＬ２−ＰＤＵを、同じＬ３−ＰＤＵを転送するデータとして処理する。この結果、ＡＴＭ 方式が有するリアルタイム性という特徴を損なわずにコネクションレスサービスであるＳＭＤＳ サービスを提供することが可能となる。
一方、ＤＳ３ 伝送路を使って通信を行う受信側ユーザ端末では、まず、ＤＳ３ 伝送路から受信されたＤＳ３ フレームからＰＬＣＰフレームが抽出され、ＰＬＣＰフレームからＬ２−ＰＤＵが抽出される。そして、Ｌ２−ＰＤＵのペイロード部内のセグメンテーションユニットの内容が抽出され、Ｌ２−ＰＤＵのヘッダ部に付加されているＭＩＤ に基づいてＬ３−ＰＤＵが組み立てられる。最後に、そのＬ３−ＰＤＵのペイロード部から通信データ （ユーザデータ） が抽出される。
６．ＤＳ３ アンビリカルリンクフォーマット
図３４に示されるように、ＤＳ３ 伝送路４にＢＲＬＣ（Ｂｒｏａｄｂａｎｄ Ｒｅｍｏｔｅ Ｌｉｎｅ Ｃｏｎｃｅｎｔｒａｔｏｒ：広帯域遠隔回線集線装置） が接続される場合には、ＤＳ３−ＳＭＤＳインタフェース３は、アンビリカルリンクを実現する。
この場合、伝送路４上のデータは、図４３に示される５３オクテットからなるデータフォーマットにより伝送される。即ち、伝送路４上のデータは、通常のＡＴＭ セルとして伝送される。
図４３に示されるように、ヘッダ部（ＨＥＡＤＥＲ）には、ＶＰＩ（Ｖｉｒｔｕａｌ Ｐａｓｓ Ｉｄｅｎｔｉｆｉｅｒ）、ＶＣＩ（Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ Ｉｄｅｎｔｉｆｉｅｒ） 、ＰＴＩ（Ｐａｙｌｏａｄ Ｔｙｐｅ）、ＣＬＰ（Ｃｅｌｌ Ｌｏｓｓ Ｐｒｉｏｒｉｔｙ）、及びＨＥＣ（Ｈｅａｄｅｒ Ｅｒｒｏｒ Ｃｈｅｃｋ） からなる５オクテットのデータによって構成される。
ＨＥＣ（Ｈｅａｄｅｒ Ｅｒｒｏｒ Ｃｈｅｃｋ） 部は、上記ヘッダ部に対する生成多項式（Ｇ（ｘ）＝ Ｘ^８ ＋Ｘ^２ ＋Ｘ＋１） を用いた計算によって得られる値である。この値を用いることによって、ヘッダ部のエラーチェックが行われる。
このエラーチェックの結果が正常である場合は、図４４に示されるように、ＶＩＰ とＶＣＩ の値が全て“０”であるか否かが判定されることにより、処理対象のＡＴＭ セルが無効セル（ＵＮＡＳＳＩＧＮＥＤ ＣＥＬＬ） であるか有効セル（ＡＳＳＩＤＮＥＤ ＣＥＬＬ） であるかが判定される。
また、エラーチェックの結果、１ビット誤りが検出された場合にはその誤りが訂正され、２ビット誤り以上の誤りが検出された場合にはその誤りは訂正されずにその誤りの検出のみが行われる。
ＤＳ３−ＳＭＤＳインタフェース３は、伝送路４から受信したＡＴＭ セルについて、そのヘッダ部の１オクテットのＨＥＣ を除去すると共に２オクテットのタグを付加することにより、伝送路４上で５３オクテットからなるＡＴＭ セルをＡＴＭ スイッチ内で処理可能な５４オクテットからなるＡＴＭ セルに変換する。
この場合に、ＳＭＤＳサービスにおけるＬ２−ＰＤＵは、図４３に示されるＡＴＭ セルのペイロード部（ＰＡＹＬＯＡＤ）に格納される。
７．ハードウエアコンフィギュレーション
７．１ 概略説明
ここまで説明してきたＤＳ３−ＳＭＤＳ機能は、図３３に示されるＤＳ３−ＳＭＤＳインタフェース１、３と、図８に示されるＳＢＭＥＳＨ（Ｓｕｂｓｃｒｉｂｅｒ Ｍｅｓｓａｇｅ Ｈａｎｄｌｅｒ Ｓｈｅｌｆ）及びＧＷＭＥＳＨ（ＧａｔｅｗａｙＭｅｓｓａｇｅ Ｈａｎｄｌｅｒ Ｓｈｅｌｆ）によって実現される。
これらの各部分の機能の分担は、以下の通りである。
１．ＤＳ３−ＳＭＤＳインタフェース部
ａ．ＤＳ３ レイヤ終端機能
ｂ．ＤＳ３ ＰＬＣＰ レイヤ終端機能
ｂ．Ｌ２−ＰＤＵヘッダ終端機能
２．ＳＢＭＥＳＨ／ＧＷＭＥＳＨ インタフェース部
ａ．Ｌ２−ＰＤＵペイロード終端機能
ｂ．Ｌ３−ＰＤＵ終端機能
ＤＳ３−ＳＭＤＳインタフェース部に搭載される機能を更に細分化して示すと、以下の通りになる。
ａ．ＤＳ３ レイヤ終端機能
ｂ．ＤＳ３ ＰＬＣＰレイヤ終端機能
ｃ．受信Ｌ２−ＰＤＵヘッダチェック機能（ＨＣＳ）
ｄ．Ｌ２−ＰＤＵヘッダパターン生成機能
ｅ．ＤＱＤＢ（Ｄｉｓｔｒｉｂｕｔｅｄ Ｑｕｅｕｅ Ｄｕａｌ Ｂｕｓ）シーケンス機能（ＲＥＱビット処理機能）
ｆ．ＤＳ３ レイヤパフォーマンスモニタ機能
ｇ．ＰＬＣＰレイヤパフォーマンスモニタ機能
ｈ．受信Ｌ２−ＰＤＵデータ変換機能 （４５Ｍｂｐｓ→１５６Ｍｂｐｓ）
ｉ．送信Ｌ２−ＰＤＵデータビットレート変換機能（１５６Ｍｂｐｓ→４５Ｍｂｐｓ）
ｊ．ＭＳＤ／ＭＳＣＮ情報のＬＡＰ 終端機能
ｋ．ＳＩＦＳＨ Ｃｏｍｍｏｎに対するインタフェース機能 （５３オクテット ８ビットパラレル−５４オクテット １６ビットパラレル）
ｌ．ＤＳ３−ＳＭＤＳ Ｌ２−ＰＤＵ セル及びＬＡＰ セルのマルチプレクス／デマルチプレクス機能
ｍ．特定ＶＰＩ／ＶＣＩ セルのループバック機能
ｎ．ＭＳＣＮデータのマルチプレクス機能
ｏ．ＭＳＤ データドロッパ機能
図４５に、ＤＳ３−ＳＭＤＳインタフェースの機能構成ブロック図を示す。
７．２ ＤＳ３ レイヤ終端機能
ＤＳ３−ＳＭＤＳインタフェース部に搭載される機能の１つであるＤＳ３ レイヤ終端機能では、２．１．２において図３５を用いて前述した、ＤＳ３ フレームフォーマットの終端処理が実行される。
より具体的には、以下の処理が実行される。
Ａ．受信側
ａ．ＰＣＭ ライン符号 （Ｂ３ＺＳ符号） に対する違反監視及びエラーカウント
ｂ．フレーミングビット（ＦＯ／Ｆ１／ＭＯ／Ｍ１ ：図３６参照） に対する同期確立及 びエラーカウント
ｃ． Ｐビット （パリティビット ：図３６参照） の確認及びそれに対するエ ラーカウント
ｄ． ＡＩＳパターン （図３６参照） の確認
ｅ．イエローアラームビット（Ｘビット ：図３６参照） の確認
Ｂ．送信側
ａ．フレーミングビット（ＦＯ／Ｆ１／ＭＯ／Ｍ１ ：図３６参照） の生成
ｂ． Ｐビット （パリティビット ：図３６参照） の生成
ｃ． ＡＩＳパターン （図３６参照） の生成 （ループバック指定時）
ｄ．レッドＣＧＡ アラーム時におけるイエローアラームビット（Ｘビット ：図３９参照） の設定
ｅ．ＰＣＭ ライン符号 （Ｂ３ＺＳ符号） の変換
７．２．１ 回線障害処理
ＤＳ３−ＳＭＤＳインタフェースは、回線障害を監視しており、障害発生時には障害を交換機システムへ通知する。この障害通知は、障害の復旧にともない自動的に正常通知に復旧する。障害監視中に複数の障害が検出された場合は、その根本原因となる障害に対してのみ監視処理が実行され、その障害に起因する他の障害に対しては監視処理は実行されない。
図４６に、ＤＳ３ レイヤにおけるアラームのシーケンスを示す。まず、図４６（ａ） において、伝送路上で障害が発生すると（１．）、ＤＳ３−ＳＭＤＳインタフェースＡは、レッドＣＧＡ（Ｃａｒｒｉｅｒ Ｇｒｏｕｐ Ａｌａｒｍ）を宣言し（２．）、続いてイエローアラームを送信する（３．）。この結果、ＤＳ３−ＳＭＤＳインタフェースＢは、イエローＣＦＡ（Ｃａｒｒｉｅｒ Ｆａｉｌｕｒｅ Ａｌａｒｍ）を宣言する（４．）。次に、図４６（ｂ） において、ＤＳ３−ＳＭＤＳインタフェースＡは、折り返し試験状態になると（１．）、ＡＩＳ（Ａｌａｒｍ Ｉｎｄｉｃａｔｉｏｎ Ｓｉｇｎａｌ）を送信し（２．）、この結果、ＤＳ３−ＳＭＤＳインタフェースＢはＡＩＳ 受信宣言を行う。
図４７は、ＤＳ３ レイヤにおけるアラームの優先度を示す。例えば、ＬＯＳ（ＬｏｓｓＯｆ Ｓｉｇｎａｌ）が検出されると、ＡＩＳ（Ａｌａｒｍ Ｉｎｄｉｃａｔｉｏｎ Ｓｉｇｎａｌ）、ＯＯＦ（Ｏｕｔ Ｏｆ Ｆｒａｍｅ） 、ＹＥＬ（Ｙｅｌｌｏｗ Ｓｉｇｎａｌ）、ＰＯＯＦ（ＰＬＣＰ Ｏｕｔ Ｏｆ Ｆｒａｍｅ） 、及びＰＹＥＬ（ＰＬＣＰ Ｙｅｌｌｏｗ Ｓｉｇｎａｌ）の各アラームがマスクされる。
７．２．２ 各種アラームの検出・復旧条件
図４８に、各種アラームの検出・復旧条件を示す。また、図４９に、アラームが宣言されるタイミングを示す。
７．３ ＤＳ３ ＰＬＣＰレイヤ終端機能
ＤＳ３−ＳＭＤＳインタフェース部に搭載される機能の１つであるＤＳ３ ＰＬＣＰレイヤ終端機能では、３．１において図３７を用いて前述した、ＤＳ３ ＰＬＣＰフレームフォーマットの終端処理が実行される。
より具体的には、以下の処理が実行される。
Ａ．受信側
ａ．フレーミングビット（Ａ１／Ａ２ ：図３７参照）に対する同期確立及びエラーカウント
ｂ．ＰＬＣＰ ＢＩＰ−８（Ｂ１：図３７参照） の確認及びそれに対するエラーカウント
ｃ．ＰＬＣＰパスステータス（Ｇ１：図３７参照） の確認及びそれに対するエラーカウント
Ｂ．送信側
ａ．フレーミングビット（Ａ１／Ａ２ ：図３７参照） の生成
ｂ．ＰＬＣＰ ＢＩＰ−８（Ｂ１：図３７参照） の生成
ｃ．ＰＬＣＰパスステータス（Ｇ１：図３７参照） の生成
ｄ．サイクル／スタッフカウンタ（Ｃ１：図３７参照） の生成
ｅ．ＳＩＰ レベル１コントロールインフォメーション（Ｍ１／Ｍ２ ：図３７参照） の生成
７．３．１ ＰＬＣＰ障害処理
ＤＳ３−ＳＭＤＳインタフェースは、ＰＬＣＰ障害を監視しており、障害発生時には障害を交換機システムへ通知する。この障害通知は、障害の復旧にともない自動的に正常通知に復旧する。障害監視中に複数の障害が検出された場合は、その根本原因となる障害に対してのみ監視処理が実行され、その障害に起因する他の障害については監視処理は実行されない。
図５０に、ＤＳ３ ＰＬＣＰレイヤにおけるアラームのシーケンスを示す。図５０において、まず、ＤＳ３−ＳＭＤＳインタフェースＢにおいてＰＬＣＰフレームの送信障害が発生すると（１．）、ＤＳ３−ＳＭＤＳインタフェースＡはＰＬＣＰフレームの同期外れを検出した後にイエローシグナルを送信する。この結果、ＤＳ３−ＳＭＤＳインタフェースＢはイエローシグナルの受信宣言を行う。
７．３．２ 各種アラームの検出・復旧条件
図５１に、各種アラームの検出・復旧条件を示す。また、図５２に、アラームが宣言されるタイミングを示す。
７．４ Ｌ２−ＰＤＵヘッダチェック機能（ＨＣＳ）
前述の図３３に示されるように、ＤＳ３−ＳＭＤＳインタフェース１がＳＭＤＳサービスを提供するためのＤＳ３ 伝送路２上のＤＳ３ レイヤーを終端する場合、ＤＳ３−ＳＭＤＳインタフェース１は、ＤＳ３ 伝送路２から入力されるＤＳ３ フレームのインフォメーションペイロード部に収容されているＰＬＣＰレイヤーのフレームを取り出す。そして、ＤＳ３−ＳＭＤＳインタフェース１は、取り出したＰＬＣＰレイヤーのフレームからＬ２プロトコルデータユニット（Ｌ２−ＰＤＵ）を抜き出す （図３５参照） 。更に、ＤＳ３−ＳＭＤＳインタフェース１は、Ｌ２−ＰＤＵのヘッダ内のアクセスコントロールフィールド（ＡＣＦ、図３８、図３９、図３５参照） に含まれるＢＵＳＹビットを参照することによって、Ｌ２−ＰＤＵが有効セルの可能性があるか無効セルの可能性があるかを判定する。Ｌ２−ＰＤＵが有効セルの可能性がある場合、ＤＳ３−ＳＭＤＳインタフェース１は、Ｌ２−ＰＤＵのヘッダ内のネットワークコントロールインフォメーションフィールド（ＮＣＩ、図３８、図３５参照） の値が、図４０に示されるように、１１１１１１１１ １１１１１１１１ １１１１００００ ００１０００１０ であるかオール“０”であるかを判定する。ＮＣＩ の値が１１１１１１１１ １１１１１１１１ １１１１００００ ００１０００１０ である場合には、ＤＳ３−ＳＭＤＳインタフェース１は、対象となっているＬ２−ＰＤＵを真に有効なセルとして処理する。逆に、ＮＣＩ の値がオール“０”である場合には、ＤＳ３−ＳＭＤＳインタフェース１は、ＨＣＳ エラーのカウント値をインクリメントし、プロトコルモニタ処理を実行する。
一方、前述の図３４に示されるように、ＤＳ３ 伝送路４にＢＲＬＣが接続され、ＤＳ３−ＳＭＤＳインタフェース３がアンビリカルリンクを実現している場合には、ＤＳ３−ＳＭＤＳインタフェース３は、ＡＴＭ ヘッダ部のＨＥＣ（図４３参照） を計算し、その計算の結果ＡＴＭ ヘッダ部でエラーが発生していないと判定した場合には、更に、対象となっているＡＴＭ セルが空セルであるか否かをチェックした後に、対象となっているＡＴＭ セルが有効なセルであるか否かを決定する。また、ＤＳ３−ＳＭＤＳインタフェース３は、上記ＨＥＣ 計算の結果ＡＴＭ ヘッダ部でエラーが発生していると判定した場合には、ＨＥＣ エラーのカウント値をインクリメントし、プロトコルモニタ処理を実行する。
７．５ Ｌ２−ＰＤＵヘッダパターン生成機能
前述の図３３に示されるように、ＤＳ３−ＳＭＤＳインタフェース１がＳＭＤＳサービスを提供するためのＤＳ３ 伝送路２上のＤＳ３ レイヤーを終端する場合、ＤＳ３−ＳＭＤＳインタフェース１は、図３３のＡＴＭ スイッチ（ＡＳＳＷＳＨ）５の側から転送されてくるＡＴＭ セルが有効セルである場合、図３５に示されるようにそのＡＴＭ セルのペイロード部に含まれている情報の前部に、１１１１１１１１ １１１１１１１１ １１１１００００ ００１０００１０ の値を有するネットワークコントロールインフォメーションフィールド（ＮＣＩ） を付加し （図４０参照） 、更にその前部にアクセスコントロールフィールド（ＡＣＦ） を付加することによりＬ２−ＰＤＵを構築する。また、ＤＳ３−ＳＭＤＳインタフェース１は、図３３のＡＴＭ スイッチ（ＡＳＳＷＳＨ）５の側から転送されてくるＡＴＭ セルが無効セルである場合は、図３５に示されるようにそのＡＴＭ セルのペイロード部に含まれている情報の前部に、オール“０”であるＮＣＩ を付加し （図４０参照） 、更にその前部にアクセスコントロールフィールド（ＡＣＦ） を付加することによりＬ２−ＰＤＵを構築する。このように、ＡＴＭ セルがＬ２−ＰＤＵに変換される際には、ＡＴＭ セルのヘッダ情報（ＶＰＩ／ＶＣＩ等） は破棄される。その後、図３５に示されるように、上述のようにして構築されたＬ２−ＰＤＵに基づいてＰＬＣＰレイヤーのフレームが構築され、更にこのＰＬＣＰレイヤーのフレームに基づいてＤＳ３ フレームが構築され、そのＤＳ３ フレームが図３３のＤＳ３ 伝送路２に送出される。
一方、前述の図３４に示されるように、ＤＳ３ 伝送路４にＢＲＬＣが接続され、ＤＳ３−ＳＭＤＳインタフェース３がアンビリカルリンクを実現している場合には、ＤＳ３−ＳＭＤＳインタフェース３は、ＡＴＭ スイッチ（ＡＳＳＷＳＨ）の側から転送されてくるＡＴＭ セルに対して、そのヘッダ部の付替えは行わずに、そのヘッダ部に対するＨＥＣ 計算のみを行いその結果得られるＨＥＣ（図４３参照） をそのヘッダ部に付加した後に、そのＡＴＭ セルを図３４の伝送路４に送出する。
７．６ ＤＱＤＢ（Ｄｉｓｔｒｉｂｕｔｅｄ Ｑｕｅｕｅ Ｄｕａｌ Ｂｕｓ）シーケンス機能
前述の図３３に示されるように、ＤＳ３−ＳＭＤＳインタフェース１がＳＭＤＳサービスを提供するためのＤＳ３ 伝送路２上のＤＳ３ レイヤーを終端する場合において、そのＤＳ３ 伝送路２に接続されているユーザ端末であるＣＰＥ（Ｃｕｓｔｏｍｅｒ Ｐｒｅｍｉｓｅ Ｅｑｕｉｐｍｅｎｔ） が例えばＬＡＮ に接続されるマルチＣＰＥ である場合に、次のような制御が行われる。即ち、ＣＰＥ が空セルを捕捉できなかった場合に、そのＣＰＥ は、伝送路上のＬ２−ＰＤＵのヘッダ内のアクセスコントロールフィールド（ＡＣＦ、図３８、図３５参照） に含まれるＲＥＱ０−ＲＥＱ２ のビット （図３９参照） をオンすることにより、空セルを要求する。そして、図３３に示されるＤＳ３−ＳＭＤＳインタフェース１は、ＣＰＥ から上記要求ビットを受信した場合に、空セルを送出する。
７．７ ＤＳ３ レイヤ／ＰＬＣＰレイヤパフォーマンスモニタ機能
ＤＳ３−ＳＭＤＳインタフェースは、回線のパフォーマンスをモニタしており、単位時間（１５分及び１日） 間隔で、各種パフォーマンスパラメータの積算及びその結果得られる積算値に対する閾値アラームを交換機システムに通知する。
交換機システムは、閾値アラームの通知を受けても、そのアラームに対応する回線を閉塞せずにそのアラームを単なる警報として扱い、その事実を以後の保守計画に反映させる。
パフォーマンスパラメータは、ＤＳ３ レイヤに関するものとＰＬＣＰレイヤに関するものに大きく分類される。ＤＳ３ レイヤに関しては更に、回線に関する情報とパスに関する情報とに分類することができる。
ＤＳ３ レイヤにおける回線に関する情報としては、以下の３種類のパラメータについての観測が行われる。
１．ＬＣＶ ： Ｌｉｎｅ Ｃｏｄｅ Ｖｉｏｌａｔｉｏｎ
２．ＬＥＳ ： Ｌｉｎｅ Ｅｒｒｏｒｒｅｄ Ｓｅｃｏｎｄ
３．ＬＳＥＳ： Ｌｉｎｅ Ｓｅｖｅｒｌｙ Ｅｒｒｏｒｒｅｄ Ｓｅｃｏｎｄ
ＤＳ３ レイヤにおけるパスに関する情報としては、以下の６種類のパラメータについての測定が行われる。
４．ＣＶ ： Ｐ−ｂｉｔ Ｐａｒｉｔｙ Ｃｏｄｅ Ｖｉｏｌａｔｉｏｎ
５．ＥＳ ： Ｅｒｒｏｒｒｅｄ Ｓｅｃｏｎｄ
６．ＳＥＳ ： Ｓｅｖｅｒｌｙ Ｅｒｒｏｒｒｅｄ Ｓｅｃｏｎｄ
７．ＳＥＦＳ： Ｓｅｖｅｒｌｙ Ｅｒｒｏｒｒｅｄ Ｓｅｃｏｎｄ
８．ＵＡＳ ： Ｕｎａｖａｉｌａｂｌｅ Ｓｅｃｏｎｄ
９．ＡＩＳＳ： Ａｌａｒｍ Ｉｎｄｉｃａｔｉｏｎ Ｓｉｇｎａｌ Ｓｅｃｏｎｄ
ＰＬＣＰレイヤに関する情報としては、以下の５種類のパラメータについての測定が行われる。
１０．ＰＬＣＰ ＣＶ ： ＰＬＣＰ Ｃｏｄｅ Ｖｉｏｌａｔｉｏｎ
１１．ＰＬＣＰ ＥＳ ： ＰＬＣＰ Ｅｒｒｏｒｒｅｄ Ｓｅｃｏｎｄ
１２．ＰＬＣＰ ＳＥＳ： ＰＬＣＰ Ｓｅｖｅｒｌｙ Ｅｒｒｏｒｒｅｄ Ｓｅｃｏｎｄ
１３．ＰＬＣＰ ＯＯＦ： ＰＬＣＰ Ｏｕｔ Ｏｆ Ｆｒａｍｅ
１４．ＰＬＣＰ ＵＡＳ： ＰＬＣＰ Ｕｎａｖａｉｌａｂｌｅ Ｓｅｃｏｎｄ
ＤＳ３−ＳＭＤＳインタフェースは、１５分毎に得られる過去１回分の測定結果を保持する。この測定結果は、交換機システムによって１５分時間毎に読み出される。交換機システムは、１５分毎に得られるその測定結果を、１日あたり過去３２回分（８時間分） 保持し、更に過去７日分保持する。
また、ＰＬＣＰフレームフォーマット内のＧ１ビット （図３７参照） を用いて伝送されるＦａｒ Ｅｎｄ Ｂｌｏｃｋ Ｅｒｒｏｒ（ＦＥＢＥ） を使用したＦＡＲ ＥＮＤ のパフォーマンスモニタ機能も提供される。この機能における閾値は、デフォルト値であって、ユーザが自由に設定できる。
７．７．１ ＤＳ３ レイヤ
図５３に、ＤＳ３ レイヤに関するパフォーマンスパラメータの種類と、各パラメータの積算値のカウントアップ条件を示す。
７．７．２ ＤＳ３−ＰＬＣＰレイヤ
図５４に、ＤＳ３−ＰＬＣＰレイヤに関するパフォーマンスパラメータの種類と、各パラメータの積算値のカウントアップ条件、各パラメータの積算値に対するアラート閾値を示す。
７．８ 受信Ｌ２−ＰＤＵデータ変換機能 （４５Ｍｂｐｓ→１５６Ｍｂｐｓ）
７．４で前述したＬ２−ＰＤＵヘッダチェック処理の結果、Ｌ２−ＰＤＵヘッダでエラーが発生しておらず、かつそのＬ２−ＰＤＵが有効セルであると判定された場合には、そのＬ２−ＰＤＵを変換して得られるＡＴＭ セルが、ＳＩＦＳＨ Ｃｏｍｍｏｎを介してＡＴＭ スイッチ（ＡＳＳＷＳＨ）に送出される （図８参照） 。この場合に、有効セルが連続的にユーザ側から送出されてくると、ＡＴＭ スイッチで処理されるデータのバースト性が高くなり、ＡＴＭ スイッチ内において輻輳が発生し、ＡＴＭ スイッチ内においてセル紛失が発生する可能性がある。そのため、ＤＳ３−ＳＭＤＳインタフェースは、バッファを用いることによって、４５Ｍｂｐｓのビットレートを有するＤＳ３ 伝送路から受信したＬ２−ＰＤＵをＳＩＦＳＨ Ｃｏｍｍｏｎが終端する１５６Ｍｂｐｓ のビットレートを有する交換機内ハイウエイに多重する場合に、そのハイウエイに多重される有効セルと無効セルの割合が３：１ となるようなシェーピングを行う。
７．９ 送信Ｌ２−ＰＤＵデータビットレート変換機能（１５６Ｍｂｐｓ→４５Ｍｂｐｓ）
ＳＩＦＳＨ Ｃｏｍｍｏｎより送出されるＬ２−ＰＤＵのビットレートは１５６Ｍｂｐｓ である。このため、ＤＳ３−ＳＭＤＳインタフェースは、１５６Ｍｂｐｓ のビットレートを有するデータを、ＤＳ３ レイヤのビットレートである４５Ｍｂｐｓのビットレートに変換する。
７．１０ ＳＩＦＳＨ Ｃｏｍｍｏｎに対するインタフェース機能
ＤＳ３−ＳＭＤＳ Ｌ２−ＰＤＵ のセル長は５３オクテットであり、ＳＩＦＳＨ Ｃｏｍｍｏｎ（ＳＩＦＳＨ ＣＯＭ、図３３参照） が処理するＡＴＭ セルのセル長は５４オクテットである。そのため、ＤＳ３−ＳＭＤＳインタフェースとＳＩＦＳＨ Ｃｏｍｍｏｎの間のインタフェースは、データ長の変換機能を有する必要がある。
ＤＳ３−ＳＭＤＳインタフェースからＳＩＦＳＨ ＣｏｍｍｏｎへＬ２−ＰＤＵが転送される場合、ＤＳ３−ＳＭＤＳインタフェースは、伝送路から入力されたＬ２−ＰＤＵのヘッダに対してＨＣＳ（ＨＥＣ）チェックを実行した後、５３オクテットのＬ２−ＰＤＵからＡＴＭ スイッチ５内で処理可能な５４オクテットのＡＴＭ セルへの変換を行う。この場合に、図３５に示されるように、Ｌ２−ＰＤＵのヘッダ部に含まれるセグメントタイプ（ＳＥＧＴ）とメッセージ識別子（ＭＩＤ） 、並びに、Ｌ２−ＰＤＵのペイロード部に含まれるセグメンテーションユニット（ＳＥＧ．ＵＮＩＴ）、ペイロードレングス（ＰＬＥＮ）、及びペイロードＣＲＣ（ＰＣＲＣ） が、ＡＴＭ セルのペイロード部（ＡＴＭ ＣＥＬＬ ＰＡＹＬＯＡＤ）に格納される。また、Ｌ２−ＰＤＵのヘッダ部内のネットワークコントロールインフォメーションフィールド（ＮＣＩ） に含まれる全てのビットが“１”であるＶＣＩ は、ＤＳ３ インタフェースとＳＩＦＳＨ Ｃｏｍｍｏｎとのインタフェースとして規定される値：ＶＰＩ＝３Ｆ，ＶＣＩ＝０３ＦＦに変換され、そのＶＰＩ／ＶＣＩ がＡＴＭ セルのヘッダ部に付加される。また、ＡＴＭ セルのヘッダ部には、それが各種多重化部及びＡＴＭ スイッチ内で自律的にスイッチングされるための２オクテットからなるタグが付加される。
ＳＩＦＳＨ ＣｏｍｍｏｎからＤＳ３−ＳＭＤＳインタフェースへＡＴＭ セルが転送される場合は、ＤＳ３−ＳＭＤＳインタフェースは、ＡＴＭ セルにおける先頭のタグをチェックしその結果自身が出力すべきセルである場合にそのタグを削除する。その後、ＤＳ３−ＳＭＤＳインタフェースは、ＤＳ３−ＳＭＤＳインタフェースからＳＩＦＳＨ ＣｏｍｍｏｎへＬ２−ＰＤＵが転送される場合と全く逆の操作を行うことにより、５４オクテットからなるＡＴＭ セルを５３オクテットからなるＬ２−ＰＤＵに変換する。
図５５は、以上の変換処理をまとめて示した図である。アクセスコントロールフィールド（ＡＣＦ、図３５、図３８参照）についても、図５５に示されるように変換される。また、共にオール“０”の値を有するペイロードタイプ（ＰＴ）及びセグメントプライオリティ（ＳＰ） （共に図４０参照） は、そのまま転送される。
ＤＳ３−ＳＭＤＳインタフェースがアンビリカルリンクを実現する場合には、ＤＳ３−ＳＭＤＳインタフェースは、伝送路から受信したＡＴＭ セルについて、そのヘッダ部の１オクテットのＨＥＣ を除去すると共に２オクテットのタグを付加することにより、伝送路４上で５３オクテットからなるＡＴＭ セルをＡＴＭ スイッチ内で処理可能な５４オクテットからなるＡＴＭ セルに変換し、それをＳＩＦＳＨ Ｃｏｍｍｏｎに送出する。即ち、ＶＰＩ／ＶＣＩ の変換は行われない。ＳＩＦＳＨ ＣｏｍｍｏｎからＤＳ３−ＳＭＤＳインタフェースにＡＴＭ セルが転送される場合には、上記の場合と全く逆の操作が行われる。
７．１１ ＭＳＤ／ＭＳＣＮ情報のＬＡＰ 終端機能
交換機システムからＤＳ３−ＳＭＤＳインタフェースへ転送される制御情報（ＭＳＤ情報） と、ＤＳ３−ＳＭＤＳインタフェースから交換機システムへ転送される、パフォーマンスモニタ閾値交差アラート、パフォーマンスモニタカウンタ値等のＤＳ３ レイヤ／ＰＬＣＰレイヤ障害情報（ＭＳＣＮ）は、ＬＡＰＤ（Ｌｉｎｋ Ａｃｃｅｓｓ Ｐｒｏｔｏｃｏｌ）を用いて伝送される。そして、このＬＡＰＤは、タイプ３又は４のＡＡＬ（ＡＴＭ Ａｄａｐｔａｔｉｏｎ Ｌａｙｅｒ） プロトコルタイプを用いてＡＴＭ セルにマッピングされる。この結果、上記各情報は、ＡＴＭ セルとして、ＡＴＭ スイッチ（ＡＳＳＷＳＨ）を通って、ＤＳ３−ＳＭＤＳインタフェースと交換機システム側のＢＳＧＣＳＨ（Ｂｒｏａｄｂａｎｄ Ｓｉｇｎａｌｉｎｇ Ｇｒｏｕｐ Ｃｏｎｔｒｏｌｌｅｒ Ｓｈｅｌｆ 、図８参照） との間を伝送されることになる。
なお、ＤＳ３−ＳＭＤＳインタフェースのハードウエア障害（Ｐａｒｉｔｙ Ｅｒｒｏｒ 等の障害） は、ＳＩＦＳＨ ＣｏｍｍｏｎがＬＡＰＤを用いて交換機システムに通知する。交換機内を転送されるデータがＬ２ ＰＤＵデータであるかＬＡＰＤデータであるかの区別は、ＡＴＭ セルのヘッダ部のタグ領域内の特定のビットの値により区別される。図５６に、交換機内を転送されるＡＴＭ セルのフォーマットを示す。交換機内を転送されるデータがＬ２ ＰＤＵデータであるかＬＡＰＤデータであるかの区別は、ＡＴＭ セルの先頭に付加される２オクテットからなるタグ領域内のＳＩＧ ビットの値により区別される。
このように、ＤＳ３−ＳＭＤＳインタフェース及びＳＩＦＳＨ Ｃｏｍｍｏｎなどを交換機システムのシステムバスに直接接続する必要がなくなるため、システムバスにかかる負荷を軽減させることができる。
７．１２ ＤＳ３−ＳＭＤＳ Ｌ２−ＰＤＵ セル及びＬＡＰ セルのマルチプレクス機能
ＤＳ３−ＳＭＤＳインタフェースは、ＳＩＦＳＨ Ｃｏｍｍｏｎの方向へ転送するＡＴＭ セルにおいて、Ｌ２ ＰＤＵデータに対してＭＳＣＮ ＬＡＰＤ セルをマルチプレクスする。ＭＳＣＮ ＬＡＰＤ セルのマルチプレクスタイミングとして、交換機システム側よりＭＳＤ ＬＡＰＤセルを用いてパフォーマンスモニタ情報等の要求があった時に、Ｌ２ ＰＤＵデータに対してＭＳＣＮ
ＬＡＰＤ セルがマルチプレクスされる。
７．１３ ＤＳ３−ＳＭＤＳ Ｌ２−ＰＤＵ セル及びＬＡＰ セルのデマルチプレクス機能
ＳＩＦＳＨ ＣｏｍｍｏｎからＤＳ３−ＳＭＤＳインタフェースへ転送されてくるＡＴＭ セルにおいては、Ｌ２ ＰＤＵデータに対してＭＳＤ ＬＡＰＤセルがマルチプレクスされている。そのため、ＤＳ３−ＳＭＤＳインタフェースは、ＭＳＤ ＬＡＰＤ情報を処理するために、ＭＳＤ ＬＡＰＤセルをデマルチプレクスする必要性がある。デマルチプレクス処理は、図５６に示したＡＴＭ セルのタグ領域内のＳＩＧ ビットの値を判定して行われる。
７．１４ 特定ＶＰＩ／ＶＣＩ セルのループバック機能
７．１４．１ “０”ビットが付加されたセルのループバック機能
ＤＳ３−ＳＭＤＳインタフェースには、メンテナンス機能として、図５６に示されるＡＴＭ セルのタグ領域の先頭に“０”ビットが付加された特定のセルをループバックする機能が搭載されている。
７．１４．２ 特定ＶＰＩ／ＶＣＩ が付加されたセルのループバック機能
ＤＳ３−ＳＭＤＳインタフェースには、メンテナンス機能として、簡易ＬＡＰ を用いて通知された特定ＶＰＩ／ＶＣＩ が付加されたセルのループバック機能が搭載される。このループバックは、簡易ＬＡＰ フォーマットを用いてＶＰＩ／ＶＣＩ 値が通知された後、Ｅ−ＭＳＤ 情報によって起動される。但し、このループバック機能と、７．１４．１に示した“０”ビットが付加されたセルのループバック機能は、ハードウエアの構成上、同時には起動されない。
７．１５ ＭＳＣＮデータマルチプレクス機能
ＤＳ３−ＳＭＤＳインタフェースからＭＳＣＮ ＬＡＰＤ セルを用いて通知できないＤＳ３−ＳＭＤＳインタフェースのハードウエア障害（Ｐａｒｉｔｙ Ｅｒｒｏｒ 等の障害） 情報は、ＳＩＦＳＨ ＣｏｍｍｏｎがＬＡＰＤセルを用いて交換機システムに通知する。そのため、ＤＳ３−ＳＭＤＳインタフェースからの障害情報は、１Ｍｂｐｓ のシリアルデータとして送出される。
７．１６ ＭＳＤ データドロッパ機能
ＳＩＦＳＨ に搭載されるラインインタフェースに転送される共通的な情報は、ＳＩＦＳＨ Ｃｏｍｍｏｎで終端される。そのために、ＤＳ３−ＳＭＤＳインタフェースへ転送される情報は、７．１５で説明した場合と同様に、１Ｍｂｐｓ のシリアルデータとして転送されてくる。ＤＳ３−ＳＭＤＳインタフェースは、このようにして転送されてくるＭＳＤ データを処理する。
８．ＭＳＤ（Ｍａｉｎｔｅｎａｎｃｅ Ｓｉｇｎａｌ Ｄｒｉｖｅｒ）インタフェース
８．１ ＭＳＤ情報
交換機システムのソフトウエアからＤＳ３−ＳＭＤＳインタフェースへ通知される情報のうち以下に示すものは、局内制御通信を用いてＢＳＧＣＳＨ （図８参照） 経由で、一旦、交換機システムのソフトウエアからＳＩＦＳＨ Ｃｏｍｍｏｎに転送される。そして、ＳＩＦＳＨ Ｃｏｍｍｏｎが、これらの情報を、ソフトウエア処理によってＤＳ３−ＳＭＤＳインタフェースへ通知する。このような種類の情報は、Ｅ−ＭＳＤと称される。
１．各種リセット信号
２．ＤＳ３−ＳＭＤＳインタフェース状態制御情報
３．ソフトウエア障害検出回路の疑似障害設定情報
４．時計情報等の、ＳＩＦＳＨ ＣｏｍｍｏｎよりＤＳ３−ＳＭＤＳインタフェースをはじめとする各個別部へ同時に通知される情報
Ｅ−ＭＳＤ 情報は２重化されたＳＩＦＳＨ Ｃｏｍｍｏｎの両方の系で受信されるが、ＤＳ３−ＳＭＤＳインタフェースは、アクティブなＳＩＦＳＨ Ｃｏｍｍｏｎから転送されてきたＥ−ＭＳＤ 情報を取り込む。ハードウエアの制限により、Ｅ−ＭＳＤ 情報は、ビットスタック（ｓｔｕｃｋ） 以外を検出する手段を持たない。このため、ＤＳ３−ＳＭＤＳインタフェースは、ＳＩＦＳＨ Ｃｏｍｍｏｎの系の切替え時のクロック／フレームパルスの乱れに対処するため、受信したＥ−ＭＳＤ 情報に対して保護処理を実行する。即ち、ＤＳ３−ＳＭＤＳインタフェースは、ＳＩＦＳＨ Ｃｏｍｍｏｎから連続して２フレーム分の同じ情報を受信した場合に初めて、その情報を有効なデータとして処理する。
８．１．１ Ｅ−ＭＳＤ ハードウエアインタフェース
Ｅ−ＭＳＤ 情報の、ＳＩＦＳＨ ＣｏｍｍｏｎとＤＳ３−ＳＭＤＳインタフェース間のインタフェースとは、クロック（１．２１５ＭＨｚ）、ＦＰ （フレームパルス） 、データの３つの要素について規定される。Ｅ−ＭＳＤ のデータ長は、２５６ ビットである。図５７に、Ｅ−ＭＳＤ 信号のタイミングチャートを示す。
８．１．２ ＤＳ３−ＳＭＤＳインタフェースにおけるＥ−ＭＳＤ 収容表
図５８に、ＤＳ３−ＳＭＤＳインタフェースとＳＩＦＳＨ Ｃｏｍｍｏｎ間を転送されるＥ−ＭＳＤ 情報の収容状態を表した表を示す。この表において、縦方向はバイト位置を示し、横方向はそれぞれのバイト位置内のビット位置を示す。ＳＩＦＳＨ Ｃｏｍｍｏｎから転送されてくるＥ−ＭＳＤ データは、ＤＳ３−ＳＭＤＳインタフェースで、第０００ バイト第Ｄ０ビット→第２５５ バイト第Ｄ７ビットの順序で、シリアルに受信される。このフォーマットにおいて第０００ バイト領域は、ＳＩＦＳＨ Ｃｏｍｍｏｎで生成されるため、第００１ バイトが設定されるデータの実質的な先頭になる。
ＤＳ３−ＳＭＤＳインタフェースは、ハードウエアリセット信号を含む各種リセット信号を自動的に解除しないため、それらのリセット信号は、それらが設定された後は必ず解除される必要がある。
図５９に、Ｅ−ＭＳＤ 情報の各ビットの内容を示す。
８．２ Ｅ−ＭＳＤ詳細説明
８．２．１ ハードウエアリセット
ＤＳ３−ＳＭＤＳインタフェースにおいては、ハードウエア障害発生時のリセットタイミングとして、以下に示す２種類のリセットポイントが規定される。
１．ＳＤＦＲＳＴ （ハードウエア障害リセット）
２．μＰＲＳＴ （マイクロプロセッサリセット）
これらのリセットは、ハードウエアによって自動的にそのリセットタイミングのエッジが生成されないため、セット時に“１”、リセット時に“０”が設定される必要がある。
８．２．２ ループバック
ＤＳ３−ＳＭＤＳインタフェースにおいては、メンテナンスのために、以下に示す３種類の全セルに対するループバックの起動ポイントと、セル ｂｙ セルのループバックの起動ポイントが規定される。
１．ＬＯＯＰ−１ （ＤＳ３−ＳＭＤＳインタフェース入力部 （ＡＳＳＷ側） での全セルのループバック指示）
２．ＬＯＯＰ−２ （ＤＳ３−ＳＭＤＳインタフェース出力部 （回線側） での全セルのループバック指示）
３．ＬＯＯＰ−３ （入力ＤＳ３ 伝送路からの全セルの出力ＤＳ３ 伝送路へのラインループバ
ック指示） ４．Ｏ−ＬＯＯＰ （“０”ビットが付加されたセルのループバック指示）
５．Ｖ−ＬＯＯＰ （特定ＶＰＩ／ＶＣＩ が付加されたセルのループバック指示）
８．２．３ 疑似障害ポイント
ＤＳ３−ＳＭＤＳインタフェースが受信するＥ−ＭＳＤ には、インタフェース内に設けられているハードウエアチェッカに対して指定される疑似障害ポイントが収容される。疑似障害ポイントとしては、以下に示す５種類が規定される。
１．ＰＦ−ＣＫ（クロック断チェッカに対する疑似障害ポイント）
２．ＰＦ−ＣＫ（セルフレームパルス断チェッカに対する疑似障害ポイント）
３．ＰＦ−ＰＴＹ （データパリティチェッカに対する疑似障害ポイント）
４．ＰＦ−ＷＤＴ （ウオッチドッグタイマチェッカに対する疑似障害ポイント）
５．ＰＴＹＲＳＴ （データパリティエラーリセット）
これらのポイントに関しては、８．２．１で説明したリセットの場合と同様に、セット時に“１”、リセット時に“０”が設定される必要がある。但し、パリティエラーは、保持タイプの情報であるため、ＰＴＹＲＳＴによってリセットされる必要がある。また、この疑似障害については、ＤＳ３−ＳＭＤＳインタフェース内のＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ 、プリント回路板） 内に設けられている全てのチェッカを起動させるために、疑似障害ポイントの全てがオンされる。
８．２．４ ＡＩＳ 送出ポイント
ＤＳ３−ＳＭＤＳインタフェースは、対向装置に対して障害閉塞等の閉塞を通知するために、ソフトウエア制御によってＤＳ３ 伝送路上に上にＡＩＳ パターン（ＡＩＳＳＮＤ）を送出する機能を有する。
９．ＭＳＣＮ（Ｍａｉｎｔｅｎａｎｃｅ ＳＣａＮｅｒ）インタフェース
ＤＳ３−ＳＭＤＳインタフェースより交換機システム側のソフトウエアへ通知される情報のうち以下に示すものは、ハードウエアにより一旦ＳＩＦＳＨ Ｃｏｍｍｏｎへ転送される。そして、ＳＩＦＳＨ Ｃｏｍｍｏｎが、局内制御通信を用いてＢＳＧＣＳＨ （図８参照） 経由で、交換機システムのソフトウエアに通知する。このような種類のＭＳＣＮ情報は、特にＥ−ＭＳＣＮ（Ｅｘｔｅｎｄｅｄ Ｍａｉｎｔｅｎａｎｃｅ Ｓｃａｎｎｅｒ）情報と称される。
１．ＤＳ３−ＳＭＤＳインタフェースとＳＩＦＳＨ Ｃｏｍｍｏｎの間の信号線の障害情報 （パリティクロックロス、セルフレームロス）の代表ポイント及び詳細情報
２．ＤＳ３−ＳＭＤＳインタフェース自身のハードウエア障害情報の代表ポイント
３．ＤＳ３−ＳＭＤＳインタフェースとＢＳＧＣＳＨ間の局内制御通信が不可能となるような障害に関する代表ポイント及び詳細内容
４．ＤＳ３ レイヤ／ＰＬＣＰレイヤでのアラーム監視に基く回線障害の代表ポイント
５．ＤＳ３−ＳＭＤＳインタフェースにおけるバッファ輻輳の発生時の品質制御情報の代表ポイント
６．ＭＳＤ のエコーバック情報
７．その他、ＤＳ３−ＳＭＤＳインタフェースとＳＩＦＳＨ Ｃｏｍｍｏｎの間の保守・制御情報
Ｅ−ＭＳＣＮ情報は、ＤＳ３−ＳＭＤＳインタフェースから２重化されたＳＩＦＳＨ Ｃｏｍｍｏｎの両方の系に、同じ内容のものが送出される。Ｅ−ＭＳＣＮを送出するためのクロックとフレームパルスは、アクティブなＳＩＦＳＨ Ｃｏｍｍｏｎより供給されたものが使用される。
ＳＩＦＳＨ Ｃｏｍｍｏｎは、ＤＳ３−ＳＭＤＳインタフェースより受け取った有効なＥ−ＭＳＣＮ情報について、自身が保持しているＥ−ＭＳＣＮ情報の最新の内容と比較して変化のあったものを、局内制御通信を用いてＢＳＧＣＳＨ （図８参照） 経由で、交換機システムのソフトウエアに通知する。ＳＩＦＳＨ Ｃｏｍｍｏｎは、ＤＳ３−ＳＭＤＳインタフェースからのＥ−ＭＳＣＮ情報以外にも、自身に接続されている各個別部からのＥ−ＭＳＣＮ情報を、局内制御通信を用いてＢＳＧＣＳＨ経由で、交換機システムのソフトウエアに定期的に通知する。
９．１．１ Ｅ−ＭＳＣＮのハードウエアインタフェース
Ｅ−ＭＳＣＮを送出するためのクロック及びフレームパルスは、アクティブなＳＩＦＳＨ Ｃｏｍｍｏｎより供給されたものが使用される。
図６０に、ＤＳ３−ＳＭＤＳインタフェースとＳＩＦＳＨ Ｃｏｍｍｏｎの間の信号線のタイミングチャートを示す。
９．１．２ Ｅ−ＭＳＣＮ の詳細
図６１に、ＤＳ３−ＳＭＤＳインタフェースとＳＩＦＳＨ Ｃｏｍｍｏｎ間を転送されるＥ−ＭＳＣＮ情報の収容状態を表した表を示す。この表において、縦方向はバイト位置を示し、横方向はそれぞれのバイト位置内のビット位置を示す。ＤＳ３−ＳＭＤＳインタフェースから転送されてくるＥ−ＭＳＣＮデータは、ＳＩＦＳＨ Ｃｏｍｍｏｎで、第０００ バイト第Ｄ０ビット→第２５５ バイト第Ｄ７ビットの順序で、シリアルに受信される。
図６２及び図６３に、Ｅ−ＭＳＣＮ情報の各ビットの内容を示す。
９．２ ＤＳ３−ＳＭＤＳインタフェースでのＥ−ＭＳＣＮ処理
９．２．１ ＳＩＦＳＨ Ｃｏｍｍｏｎインタフェース障害
ＤＳ３−ＳＭＤＳインタフェースは、ＳＩＦＳＨ Ｃｏｍｍｏｎインタフェース信号線の正常性監視を行っている。この正常性監視においては、ＳＩＦＳＨ ＣｏｍｍｏｎからＤＳ３−ＳＭＤＳインタフェースの方向における、データパリティ （セルイネーブルも含む） 、クロック断、及びセルフレーム断がチェックされる。これらの監視によって障害の発生が検出された場合には、代表ポイントであるＰＥＯ（＃０系） 又はＰＥ１（＃１系） がオンされる。この代表ポイントがオンされた時のＳＩＦＳＨ Ｃｏｍｍｏｎインタフェース障害の詳細情報は、図６１に示される第０１８ バイトの内容として確認することができる。
このＳＩＦＳＨ Ｃｏｍｍｏｎインタフェース障害は、２重化されたＳＩＦＳＨ Ｃｏｍｍｏｎのそれぞれの系のＳＩＦＳＨ Ｃｏｍｍｏｎに互いに独立して接続されている信号線から入力されるＦＲＳＴ信号によってリセットすることができる。また、このリセット操作の後に、ＳＩＦＳＨ Ｃｏｍｍｏｎインタフェース障害が復旧していない場合には、上述した代表ポイント及び詳細情報ポイントが再びオンされる。
９．２．２ ＤＳ３−ＳＭＤＳインタフェースハードウエア障害
ＤＳ３−ＳＭＤＳインタフェースハードウエア障害としては、ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ 、プリント回路板） 内及びＰＣＢ 間のデータパリティ障害、クロック断、セルフレーム断がある。ここで、ＤＳ３−ＳＭＤＳインタフェースとＢＳＧＣＳＨ （図８参照） の間の局内制御通信を用いて通知可能なハードウエア障害が発生した場合は、Ｅ−ＭＳＣＮに収容されている代表ポイントであるＦＥＲＲ−２がオンされる。障害の詳細情報の通知は、ＤＳ３−ＳＭＤＳインタフェースとＢＳＧＣＳＨ間の局内制御通信を用いて行われる。この詳細については、後述する１０．で説明する。
このＤＳ３−ＳＭＤＳインタフェースハードウエア障害は、Ｅ−ＭＳＤ に収容されているＳＤＦＲＳＴ情報及びＳＩＦＳＨ Ｃｏｍｍｏｎから通知されるＨＲＳＴ情報によってリセットすることが可能である。また、このリセット操作後にＤＳ３−ＳＭＤＳインタフェースハードウエア障害が復旧していない場合には、ＦＥＲＲ−２ポイントが再びオンされる。
９．２．３ 局内制御通信が不可能となるＤＳ３−ＳＭＤＳインタフェースハードウエア障害
ＤＳ３−ＳＭＤＳインタフェースとＢＳＧＣＳＨ間の局内制御通信が不可能となるようなＤＳ３−ＳＭＤＳインタフェースハードウエア障害としては、ＤＳ３−ＳＭＤＳインタフェースからＳＩＦＳＨ Ｃｏｍｍｏｎの方向へのデータパリティ障害（ＵＨＤＰＴ） 、マスター１９Ｍ クロック断（ＵＨ１９Ｍ） 、通信制御用ＥＧＣＬＡＤ障害（ＥＧＰＴＹ） がある。これらの障害が発生した場合は、Ｅ−ＭＳＣＮの代表ポイントであるＦＥＲＲ−１がオンされる。障害の詳細情報の通知は、局内制御通信が不可能であるため、Ｅ−ＭＳＣＮ上の第０１９ バイトに収容される。
この障害は、Ｅ−ＭＳＤ に収容されているＳＤＦＲＳＴ情報及びＳＩＦＳＨ Ｃｏｍｍｏｎから通知されるＨＲＳＴ情報によってリセットすることが可能である。また、このリセット操作後に上記障害が復旧していない場合は、ＦＥＲＲ−１ポイントが再びオンされる。
９．２．４ マイクロプロセッサ障害
ＤＳ３−ＳＭＤＳインタフェースには、ＤＳ３／ＰＬＣＰレイヤパフォーマンスモニタ機能及び局内制御通信機能 （簡易ＬＡＰＤ） を処理するためにマイクロプロセッサが搭載されている。このマイクロプロセッサの障害及び暴走時には、Ｅ−ＭＳＣＮのＭＰＥ ポイントがオンされる。
このマイクロプロセッサ障害は、Ｅ−ＭＳＤ に収容されてるμＰＲＳＴ情報及びＳＩＦＳＨ Ｃｏｍｍｏｎから通知されるＨＲＳＴ情報によってリセットすることが可能である。また、このリセット操作の後にマイクロプロセッサ障害が復旧していない場合には、ＭＰＥ ポイントが再びオンされる。
９．２．５ タイマ障害
ＤＳ３−ＳＭＤＳインタフェースは、ＳＩＦＳＨ Ｃｏｍｍｏｎに接続される専用の信号線を介して入力される１５分及び１日のトリガーに基づいて、ＤＳ３／ＰＬＣＰレイヤパフォーマンスモニタ等の処理を実行する。ところが、この専用線から入力されるべきトリガーが規定されているタイミングで入力しなくなった場合、即ち、前回の入力タイミングから１５分＋１５秒以内に新たなトリガーが入力しなくなった場合には、パフォーマンスモニタ処理等の統計処理が実行できなくなる。このために、トリガーが規定通りに入力しなかった場合には、Ｅ−ＭＳＣＮの代表ポイントであるＴＩＭＡＬＭがオンされる。
このタイマ障害は、Ｅ−ＭＳＤ に収容されているＳＤＦＲＳＴ情報及びＳＩＦＳＨ Ｃｏｍｍｏｎから通知されるＨＲＳＴ情報によってリセットすることが可能である。また、このリセット操作後にタイマ障害が復旧していない場合には、ＴＩＭＡＬＭポイントが再びオンされる。なお、この障害ポイントはハードウエアモニタに基づいて収容されるため、特別なソフトウエア処理は実行するする必要性はない。
９．２．６ ＤＳ３ レイヤアラーム
ＤＳ３−ＳＭＤＳインタフェースは、ＤＳ３／ＰＬＣＰレイヤのキャリアグループアラーム（ＣＧＡ） を監視している。このＣＧＡ アラームについては、複数のアラームがオンされる可能性がある。このため、ＣＧＡ アラームは、共にＥ−ＭＳＣＮの代表ポイントである、ＬＩＡＬＭ とアラーム状態の変化を示すＬＩＦＬＧの２ビットによって通知される。
制御方法は次の通りである。即ち、ＬＩＡＬＭ ポイントは、ＤＳ３／ＰＬＣＰレイヤアラームが検出されている時にオンされ、全てのアラームが復旧した時にオフされる。ＬＩＦＬＧ ポイントは、ＤＳ３／ＰＬＣＰレイヤアラームの状態が変化した時に、“０”から“１”又は“１”から“０”の交番形式で、その状態変化を通知する。
９．２．７ パフォーマンスモニタ閾値交差アラート
ＤＳ３−ＳＭＤＳインタフェースは、ＤＳ３／ＰＬＣＰレイヤ及びＬ２−ＰＤＵのネットワークコントロールインフォメーションフィールド内のＨＣＳ（Ｈｅａｄｅｒ Ｃｈｅｃｋ Ｓｅｑｕｅｎｃｅ） （図３５、図３８、図４０参照） に関する閾値交差アラート（ＴＣＡ） を監視している。このＴＣＡ は、１５分及び１日の周期で監視対象値がそれに対して設定されている閾値を越えた時に通知される。従って、複数のＴＣＡ が同時にオンされる可能性がある。そのため、ＴＣＡ は、共にＥ−ＭＳＣＮの代表ポイントである、ＴＣＡＡＬＭとアラーム状態の変化を示すＴＣＡＦＬＧの２ビットによって通知される。
制御方法は次の通りである。即ち、ＴＣＡＡＬＭポイントは、ＤＳ３／ＰＬＣＰレイヤのパフォーマンスモニタ値が閾値を越えた時にオンされ、１５分及び１日を計時するタイマの状態が変化した時にオフされる。ＴＣＡＦＬＧポイントは、ＤＳ３／ＰＬＣＰレイヤのパフォーマンスモニタに関するＴＣＡ 状態が変化した時に、“０”から“１”又は“１”から“０”の交番形式で、その状態変化を通知する。但し、１５分及び１日を計時するタイマの状態が変化した時は、ＴＣＡＦＬＧポイントは前の状態を保持する。
９．２．８ ＤＳ３−ＳＭＤＳインタフェースにおけるセル廃棄
ＤＳ３−ＳＭＤＳインタフェースは、ＳＩＦＳＨ Ｃｏｍｍｏｎから転送されてくるＡＴＭ セルの伝送レートを、ＳＩＦＳＨ Ｃｏｍｍｏｎにおける伝送レートである１５６Ｍｂｐｓ からＤＳ３ 伝送路の伝送レートである４５Ｍｂｐｓセルに変換するために、その内部に１１２ セル分の容量を有するバッファを持っている。このバッファにおけるセルの輻輳の発生は、バッファ内のセル数がそのバッファに設定されているキュー（ｑｕｅｕｅ） 長の閾値を超えたか否かを判定することにより検出される。バッファは、バッファ内のセル数が上記閾値を超えた場合に、入力されるセルを廃棄する。そして、このような、バッファにおけるセルの輻輳状態は、共にＥ−ＭＳＣＮの代表ポイントである、ＣＬＯＳＡＬとアラーム状態の変化を示すＣＬＦＬＧ の２ビットにより通知される。
制御方法は次の通りである。即ち、ＣＬＯＳＡＬポイントは、バッファにてセルの輻輳が検出されているときにオンされ、全てのセル廃棄状態が解除されたときにオフされる。また、ＣＬＦＬＧ ポイントは、セル廃棄状態が変化した時に、“０”から“１”又は“１”から“０”の交番形式で、その状態変化を通知する。
９．２．９ 診断結果通知
ＤＳ３−ＳＭＤＳインタフェースは、ハードウエア機能の確認のために、自己診断機能を搭載している。この自己診断機能は、Ｅ−ＭＳＤ に収容されているＤＳ３ ＤＥＣ ポイントをオンすることにいより、起動される。また、その診断結果は、共にＥ−ＭＳＣＮに収容される代表ポイントであるＴＳＴＥＮＤとＴＳＴＩＮＤによって通知される。ＴＳＴＥＮＤポイントは自己診断が終了した時点でオンされる。ＴＳＴＩＮＤポイントは、診断結果が正常であるときに“１”、異常であるときに“０”にされる。また、診断結果が異常の場合には、Ｅ−ＭＳＣＮに収容される第０３１ バイトを使って、異常が発生させられたフェーズナンバー及びテストナンバーを通知することができる。また、診断の終了後は、ＤＳ３−ＳＭＤＳインタフェースは、リセット待ちの状態となるため、初期設定手順によって初期化される必要性がある。
１０．ＤＳ３−ＳＭＤＳインタフェース簡易ＬＡＰ−Ｄ プロトコル
１０．１ ソフトウエアインタフェース
図６４に、ＤＳ３−ＳＭＤＳインタフェースと交換機ソフトウエアの間のインタフェースの接続構成を示す。また、図６５に、ＤＳ３−ＳＭＤＳインタフェースと交換機ソフトウエアの間のインタフェースのプロトコルスタックを示す。ここで、交換機ソフトウエアとは、交換機全体の処理 （呼処理、スイッチ制御処理等） を制御するプロセッサにおいて実行されるプログラムをいう。
１０．２ ハードウエアインタフェース
ＤＳ３−ＳＭＤＳインタフェースは、図８及び図６４に示されるように、ＭＤＸ 、ＡＳＳＷＳＨを経由するスイッチ内パスを通って、ＢＳＧＣＳＨとの間で簡易ＬＡＰ 通信を行うことによって、交換機ソフトウエアと通信する。ＢＳＧＣＳＨは、ＩＮＦ（Ｉｎｔｅｒｆａｃｅ）によって交換機プロセッサと通信する。
主信号路 （交換機内ハイウエイ） に対する局内制御通信セルの抽出／挿入及び簡易ＬＡＰ の終端は、ＤＳ３−ＳＭＤＳインタフェース内のＥＧ−ＣＬＡＤＬＳＩ （図４５参照） によって行われる。
ＤＳ３−ＳＭＤＳインタフェースとＢＳＧＣＳＨ間のＬＡＰ リンクは、アクティブ系のＡＳＳＷＳＨ（ＡＴＭスイッチ） を経由してアクティブ系のＢＳＧＣＳＨに対してのみ１本存在する。なお、パスは、図６４のＡ及びＢとして示されるように、アクティブ系とスタンバイ系の両方の系のＡＳＳＷＳＨに対して設定される。ＢＳＧＣＳＨからＤＳ３−ＳＭＤＳインタフェースへ向かう通信データはアクティブ系とスタンバイ系の両方の系のＡＳＳＷＳＨに送出されるが、ＤＳ３−ＳＭＤＳインタフェースはアクティブ系のＡＳＳＷＳＨを通ってきた通信データのみを選択する。一方、ＤＳ３−ＳＭＤＳインタフェースからＢＳＧＣＳＨへ向かう通信データもアクティブ系とスタンバイ系の両方の系のＡＳＳＷＳＨに送出されるが、スタンバイ系のＡＳＳＷＳＨを経由した通信データは、スタンバイ系のＢＳＧＣＳＨの共通部で破棄される。スタンバイ系のＢＳＧＣＳＨの共通部は、受信したセルのヘッダに付加されているタグの特定領域を参照することにより、局内制御通信セルを識別する。
ＤＳ３−ＳＭＤＳインタフェースとＢＳＧＣＳＨ間の通信リンクは、デフォルトでは、６４Ｋｂｐｓの帯域を有し、その帯域は交換機内で予め確保されている。なお、この帯域は、交換機ソフトウエアの指示によって、任意に設定可能である。
ＥＧ−ＣＬＡＤＬＳＩ （図４５参照） は、デフォルトでは、複数セルによって構成される局内通信用ＬＡＰ のフレームの帯域を６４Ｋｂｐｓにシェーピングする。ＥＧ−ＣＬＡＤＬＳＩは、主信号路 （交換機内ハイウエイ） 上を転送される局内通信用ＬＡＰ のフレームを構成するセルに対してドロップ／インサートを行うことにより、局外に自インタフェース宛の局内通信用セルを流出させない。この場合に、ＤＳ３−ＳＭＤＳインタフェースは、上流側（ＡＳＳＷＳＨ 側） で入出力される局内通信用セルに対してのみドロップ／インサートを行い、回線（ＤＳ３伝送路） 側で入出力される局内通信用セルに対してはドロップ／インサートを行わない。また、図３４に示されるように、ＤＳ３ 伝送路にＢＲＬＣが接続されＤＳ３−ＳＭＤＳインタフェースがアンビリカルリンクを実現している場合には、ＢＲＬＣ内のＲＭＸＳＨ に搭載されるＤＳ３−ＳＭＤＳインタフェースも、上流側 （局側） で入出力される局内通信用セルに対してのみドロップ／インサートを行い、加入者回線側で入出力される局内通信用セルに対してはドロップ／インサートを行わない。従って、ＤＳ３−ＳＭＤＳインタフェースは、自分より下流側の装置からＢＳＧＣＳＨに転送される局内通信用セルについては、それを通過させる。
なお、ＤＳ３−ＳＭＤＳインタフェースとＢＳＧＣの間の局内通信用セルは、前述した図５６に示されるフォーマットを有する。
１０．３ ＶＰＩ／ＶＣＩ の設定
ＢＳＧＣ （図８） は、交換機ソフトウエアによって割り当てられたＶＰＩ／ＶＣＩ 値を使用して、ＤＳ３−ＳＭＤＳインタフェースとの局内通信リンクを設定する。このＶＰＩ／ＶＣＩ 値としては、ＶＰＩ ＝００、ＶＣＩ ＝０３ＦＥが使用される。このＶＰＩ／ＶＣＩ 値は、局内通信のコネクションが確立されている間は変更されない。
図６６に、ＤＳ３−ＳＭＤＳインタフェースとＢＳＧＣの間の局内通信用セルのＶＰＩ／ＶＣＩ の変換処理の概要を示す。ＤＳ３−ＳＭＤＳインタフェースからＢＳＧＣに向かう局内通信用セルのルーティングに必要なタグ情報の付加は、ＳＩＦＳＨ Ｃｏｍｍｏｎ （図８参照） 内のＶＣＣ（仮想チャネルコンバータ） で行われる。逆に、ＢＳＧＣからＤＳ３−ＳＭＤＳインタフェースに向かう局内通信用セルのルーティングに必要なタグ情報の付加は、ＢＳＧＣの共通部内のＶＣＣ で行われる。
１０．４ 誤り監視
ＤＳ３−ＳＭＤＳインタフェースは、それが受信した局内通信用セルに関しては、セルレベルでの異常監視は行わない。従って、ＤＳ３−ＳＭＤＳインタフェースは、タグによって自インタフェースを指定しているセルを、全て自インタフェース宛の有効な局内通信用セルとして取り込み、そのセルを処理する。
１０．５ ＡＡＬ インタフェース
１０．５．１ ＳＡＲ−ＰＤＵ フォーマット
図６７に、局内通信用ＳＡＲ−ＰＤＵ のフォーマットを示す。
ＳＡＲ−ＰＤＵ フォーマットとしてはタイプ３又は４のＡＡＬ（ＡＴＭ Ａｄａｐｔａｔｉｏｎ Ｌａｙｅｒ） プロトコルタイプが使用される。
ＳＴ （セグメントタイプ） 、ＳＮ （シーケンス番号） 、ＭＩＤ（局内制御通信用セルではｄｏｎ’ｔ ｃａｒｅ） 、ペイロード、ＬＩ （ペイロードバイト長表示） 、及びＣＲＣ（ＳＴ，ＳＮ，ＭＩＤ，ペイロードに対するＣＲＣ−１０） からなるＳＡＲ−ＰＤＵは、ＡＴＭ セルのペイロードに格納され、その前部にＡＴＭ ヘッダが付加される。
なお、後述するパート３の４．も参照すること。
１０．６ ＡＡＬ の機能
局内通信に使用されるＬ２ （レイヤ２） フレームは、ＣＳ−ＰＤＵ（パート３の４．２．２及び４．２．３を参照） を介して、ＳＡＲ−ＰＤＵ のペイロードにマッピングされる。ＤＳ３−ＳＭＤＳインタフェースが実現するＡＡＬ 処理は、（１） セルに対するＬ２フレームの分解・組立、（２） 局内通信用セルの送信／受信、（３） 受信セルのペイロード内ビット誤りの検出、（４） 送信セルのペイロードに対するＣＲＣ の付与、の機能を有する。
１０．７ 誤り監視
ＡＡＬ 処理によってペイロードのビット誤りが検出されたセルは、破棄される。誤りはＤＳ３−ＳＭＤＳインタフェースで保持され、ＭＳＣＮとして表示される。ＡＡＬ 処理によってＳＮ異常又はＳＴのシーケンス異常が検出された場合、その異常が検出されたセルに関連する一連のセルは、全て破棄される。ＡＡＬ 処理では、ペイロードに誤りのないＳＳＭ （Ｓｉｎｇｌｅ Ｓｅｇｍｅｎｔ Ｍｅｓｓａｇｅ）に対応するセル、又はペイロードに誤りがないＢＯＭ（Ｂｅｇｉｎｎｉｎｇ Ｏｆ Ｍｅｓｓａｇｅ） からＥＯＭ（Ｅｎｄ Ｏｆ Ｍｅｓｓａｇｅ） までの一連のシーケンス異常のないセルのみが、有効セルとして取り込まれる。検出されたシーケンス異常は、ＤＳ３−ＳＭＤＳインタフェース内に保持されＭＳＣＮとして表示される。ＡＡＬ 処理では、検出された誤りの回復は行われない。
１０．８ Ｌ２インタフェース
１０．８．１ Ｌ２の機能
局内通信で使用されるＬ２のプロトコルである簡易ＬＡＰ は、（１） Ｌ２リンクの確立、（２） Ｌ３−ＰＤＵ の送信及び受信、（３） Ｌ２リンクの状態監視、の機能のみをサポートする。
１０．８．２ フレームフォーマット
図６８に、局内通信用Ｌ２フレームフォーマットを示す。このフレームは、図６７に示されるＳＡＲ−ＰＤＵ のペイロードに格納されて伝送される。
１０．８．３ コネクション設定手順
ＤＳ３−ＳＭＤＳインタフェースとＢＳＧＣＳＨの間のＬＡＰ リンクは、ＤＳ３−ＳＭＤＳインタフェースの電源投入／リセットの時、又はＢＳＧＣＳＨの電源投入／リセットの後に局データ上のＤＳ３−ＳＭＤＳインタフェースの実装が指定された時に確立する。それ以降は、ＤＳ３−ＳＭＤＳインタフェースのＩＮＳ／ＯＵＳ 状態に係わらず、ＤＳ３−ＳＭＤＳインタフェースとＢＳＧＣＳＨの何れも、リンクを切断することはない。リンク確立時にＢＳＧＣＳＨがＤＳ３−ＳＭＤＳインタフェースに転送するＳＡＢＭ（Ｓｅｔ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｂａｌａｎｃｅｄ Ｍｏｄｅ）フレーム内でコネクションのレスポンス用ＶＰＩ／ＶＣＩ 値が通知されるため、リンク確立のアクションはＢＳＧＣＳＨの責任で行われる。
１０．８．４ リンクの状態監視
ＢＳＧＣＳＨは、一定周期 （１ｓｅｃ毎） にＲＲ（Ｒｅｃｅｉｖｅ Ｒｅａｄｙ） フレームをＤＳ３−ＳＭＤＳインタフェースに送信し、それに対するＤＳ３−ＳＭＤＳインタフェースからのＲＲフレームの返送を確認することによって、リンクの状態を監視する。ＤＳ３−ＳＭＤＳインタフェースは、リンクの状態監視は行わない。従って、ＤＳ３−ＳＭＤＳインタフェースは、障害によるリンクの切断は認識しない。
１０．８．５ 確認手順
簡易ＬＡＰ を用いたＬ２プロトコルでは、Ｌ３情報の転送はＵＩ（Ｕｎｎｕｍｂｅｒｅｄ Ｉｎｆｏｒｍａｔｉｏｎ）フレームによって行われる。従って、Ｌ３情報の転送に対するＬ２での確認手順はない。Ｌ３情報の転送確認は、Ｌ３プロトコルで行われる。
１０．８．６ 障害監視
簡易ＬＡＰ プロトコルでは、転送情報の誤りは検出されない。
１０．９ Ｌ３インタフェース
１０．９．１ Ｌ３フレームフォーマット
図６９に、Ｌ３フレームフォーマットを示す。このフレームは、図６８に示されるＬ２フレームの情報フィールドに格納されて伝送される。
１０．９．２ 通信手順
Ｌ３プロトコルの手順は全て、交換機ソフトウエアを主、ＤＳ３−ＳＭＤＳインタフェースを従としたコマンド／レスポンス形式で実行される。交換機ソフトウエアは、は送信したコマンドに対応するレスポンスを受信することにより、ＤＳ３−ＳＭＤＳインタフェースによるコマンドの受信を確認する。ＤＳ３−ＳＭＤＳインタフェースは、対応したレスポンスが存在しないコマンドに対しては、レスポンスの代わりにＡＣＫ を送信する。ＤＳ３−ＳＭＤＳインタフェースは、送信するＡＣＫ の値を、受信したメッセージ番号に８０００（ＨＥＸ） を加算することにより生成する。ＤＳ３−ＳＭＤＳインタフェースは、送信したＬ３レスポンスが交換機ソフトウエアによって受信されたか否かの確認は行わない。アラームの通知等の自立的なアクションを必要とする情報は、ＭＳＣＮを用いてＤＳ３−ＳＭＤＳインタフェースから交換機ソフトウエアへ通知される。
１０．９．３ 誤り制御
交換機内でのセルの紛失／誤挿入（ｌｏｓｓ／ｉｎｓｅｒｔｉｏｎ）に伴う誤りを検出するために、交換機ソフトウエアは各コマンドのＬ３フレームにシーケンス番号を付加してそれを送信し、ＤＳ３−ＳＭＤＳインタフェースはその各シーケンス番号に対応させてレスポンスを返送することによって、コマンド／レスポンスの対応関係が確保される。
１１．ＤＳ３−ＳＭＤＳ インタフェースの状態管理
１１．１ 初期設定
ＤＳ３−ＳＭＤＳインタフェースのＰＷＣＢ（Ｐｒｉｎｔｅｄ Ｗｉｒｉｎｇ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ 、プリント配線回路板） が実装された時点又は電源が投入された時点を契機とした初期化処理としては、以下に示すものが必要である。
（１） ＤＳ３−ＳＭＤＳインタフェースに対するＳＭＤＳモード （図３３参照） 又はアンビリカルリンクモード （図３４参照） の設定
（２） ＤＳ３−ＳＭＤＳインタフェースに対するＳＭＤＳのＵＮＩ モード又はＩＣＩ，ＩＳＳＩモードの設定
（３） 下り（Ｄｏｗｎｗａｒｄ）ＤＭＵＸ−ＬＳＩバッファ閾値の設定 （必要時に設定される）
１１．２ 閉塞
以下の処理が実行される。
（１） 閉塞指定（ＯＵＳ） のセット
１１．３ インサービス（Ｉｎ Ｓｅｒｖｉｃｅ）化
以下の処理が実行される。
（１） 閉塞指定（ＯＵＳ） のリセット
（２） マスタリセット（Ｍ−ＲＳＴ） のセット／リセット
（３） 初期設定
（４） Ｅ−ＭＳＣＮ上にインサービス完了表示（ＩＮＳ） がセットされることの確認
（５） 各種初期設定データの転送
１１．４ 未実装化
以下の処理が実行される。
（１） 閉塞指定（ＯＵＳ） のセット
１１．５ 障害処理
１１．５．１ 障害監視
ＤＳ３−ＳＭＤＳインタフェースに関する障害の監視は、ＤＳ３−ＳＭＤＳインタフェースで検出されＳＩＦＳＨ Ｃｏｍｍｏｎ経由で交換機ソフトウエアに通知されるＤ−ＭＳＣＮ、及びＳＩＦＳＨ Ｃｏｍｍｏｎ自身によって検出されるＤＳ３−ＳＭＤＳインタフェースの障害に関するＥ−ＭＳＣＮの双方のＭＳＣＮを常時監視することにより行われる。ＤＳ３−ＳＭＤＳインタフェース自体又は回線系の障害に関するＭＳＣＮの常時監視においては、アクティブ系のＳＩＦＳＨ ＣｏｍｍｏｎからのＭＳＣＮが監視される。ＤＳ３−ＳＭＤＳインタフェースとＳＩＦＳＨ Ｃｏｍｍｏｎのインタフェース部分の障害に関するＭＳＣＮの常時監視においては、アクティブ系とスタンバイ系の両方の系のＳＩＦＳＨ ＣｏｍｍｏｎからのＭＳＣＮが照合される。後者の場合、両方の系のデータ到着の時間的ずれを考慮して、一方の系の障害検出時には、他方の系の障害情報に対して一定時間の待ち合わせが行われる。常時監視の対象となるＭＳＣＮの種類は、各種障害種別毎に設けられた代表ＮＧ−ＯＲ ポイントの変化フラグを用いて通知される。
障害監視の対象となるＭＳＣＮには以下の種類があり、それぞれに応じて代表ＮＧ−ＯＲ ポイントがある。また、下記に示す非保持型アラームについては、複数のアラームが発生する可能性があるため、状態変化フラグが設けられる。
（１） ハードウエア障害・・・・・・保持型
１．ＤＳ３−ＳＭＤＳインタフェースの障害として特定可能なもの
２．ＳＩＦＳＨ Ｃｏｍｍｏｎの障害として特定可能なもの
３．ＳＩＦＳＨ ＣｏｍｍｏｎとＤＳ３−ＳＭＤＳインタフェースとのインタフェース部分の障害
（２） 回線系アラーム・・・・・・非保持型
（３） 閾値交差アラート（ＤＳ３／ＰＬＣＰ レイヤ）・・・・・・ 非保持型
（４） ＤＳ３−ＳＭＤＳバッファでのセル破棄開始アラート・・・・・・非保持型
保持型の障害表示ポイントについては、ＭＳＣＮ上の障害表示をリセットするためにＭＳＤ（ＳＤＦＴＲＳＴ）が設定される必要がある。また、非保持型の障害表示ポイントは、それぞれのポイントに固有の条件で、それぞれのポイントに対応するハードウエア自身によってリセットされる。
１１．５．２ 障害検出時の処理
それぞれの代表ＮＧ−ＯＲ ポイントの障害表示が検出された場合の処理は、以下の（１） 〜（３） に示されるものとなる。なお、どの代表ＮＧ−ＯＲ ポイントに関しても、メッセージを表示させるために必要な障害の詳細要因を示す情報は、ＭＳＣＮの別領域を参照することにより、又は局内制御通信を用いて個別部に直接問い合わせることにより、取り出す必要がある。
（１） ハードウエア障害の検出時
１．ＤＳ３−ＳＭＤＳインタフェース内部の障害として特定可能なハードウエア障害の検
出時には、ＤＳ３−ＳＭＤＳインタフェースが閉塞される。
２．ＳＩＦＳＨ Ｃｏｍｍｏｎの障害として特定可能なハードウエア障害の検出時には、アクティブとなるべきＡＳＳＷＳＨの系が切り替えられる。ＡＳＳＷＳＨの系の切替えが不可能な時は、障害が検出されたハードウエアに対応するＤＳ３−ＳＭＤＳインタフェースは継続使用不能であるとして閉塞される。ＡＳＳＷＳＨの系の切替え後に新たなアクティブ系において障害が存続している場合、又は新たにＡＳＳＷＳＨの系の切替えの要因となる障害が検出された場合には、新たなアクティブ系のＳＩＦＳＨ Ｃｏｍｍｏｎに対する障害監視が停止され、その系に対応するＤＳ３−ＳＭＤＳインタフェースは使用不能であるとして閉塞される。この場合、ＡＳＳＷＳＨの系を元に戻すことは行われない。
３．ＳＩＦＳＨ Ｃｏｍｍｏｎとのインタフェース部分のハードウエア障害の検出時には、ＤＳ ３−ＳＭＤＳインタフェース及びＳＩＦＳＨ Ｃｏｍｍｏｎの双方において検出・表示されるＭＳ ＣＮの情報に基づいて、以下のいずれかの判定がなされ、その判定に対応する処理が行われる。
（ａ） ＤＳ３−ＳＭＤＳインタフェースの障害である可能性が高い障害
ＤＳ３−ＳＭＤＳインタフェースが閉塞される。
（ｂ） ＳＩＦＳＨ Ｃｏｍｍｏｎの障害である可能性の高い障害
アクティブ系となるべきＡＳＳＷＳＨの系が切り替えられる。
（ｃ） ＤＳ３−ＳＭＤＳインタフェース又はＳＩＦＳＨ Ｃｏｍｍｏｎのどちらの障害であるかの判定が難しい障害
ＤＳ３−ＳＭＤＳインタフェースが閉塞される。
（２） 回線系アラームの検出時
ＤＳ３−ＳＭＤＳインタフェースが閉塞される。
（３） 閾値交差アラート、バッファでのセル廃棄開始アラートの検出時
ＭＳＣＮにはハードウエア内部における所定の統計処理に基づく表示がなされるので、この表示に基づいてメッセージが表示される。
１１．５．３ 障害の特定
（１） ＡＳＳＷＳＨがＯＵＳ 化された時
障害系ＡＳＳＷＳＨの自動診断によって障害が特定される。
（２） ＤＳ３−ＳＭＤＳインタフェースが閉塞された時
ＤＳ３−ＳＭＤＳインタフェースに対しオンライン診断が実行され障害が特定される。オンライン診断によって障害が確認されない時は、ＡＳＳＷＳＨの系の切替え及びマニュアル診断が行われる。これらの一連の処理は全て人手により行われる。なお、ここでいうオンライン診断とは、ＤＳ３−ＳＭＤＳインタフェースの状態にかかわらず、アクティブ系のＣＣ （交換機プロセッサ） により実行される診断のことを言う。
１１．５．４ 復旧監視
（１） ＡＳＳＷＳＨ、ＤＳ３−ＳＭＤＳインタフェース
これらの部分は、それぞれがＯＵＳ 状態からＩＮＳ 状態に変化させられた時に、復旧される。２重化されたＳＩＦＳＨ Ｃｏｍｍｏｎの両方の系で障害が検出されたためにアクティブ系が障害状態のまま運用されている時は、その系に対応するＤＳ３−ＳＭＤＳインタフェースがＩＮＳ 化されたと同時に、アクティブ系のＳＩＦＳＨ Ｃｏｍｍｏｎの障害監視が再開される。
（２） 回線系アラーム
ＭＳＣＮの監視により、常時、復旧監視が行われる。復旧時には、他に閉塞要因が無いときは、ＤＳ３−ＳＭＤＳインタフェースの閉塞が解除される。
（３） 閾値交差アラート（ＤＳ３／ＰＬＣＰ レイヤ）
所定の時間毎に自動復旧するので、復旧監視は行われない。
（４） バッファでのセル廃棄開始アラート
ＭＳＣＮの監視により、常時、復旧監視が行われる。
１１．６ 各種処理シーケンス
図７０〜図８１に、以下に示される処理シーケンスを示す。
（１） ＤＳ３−ＳＭＤＳインタフェースの初期設定
（２） ＤＳ３−ＳＭＤＳインタフェースのＩＮＳ 化の手順
（３） ＤＳ３−ＳＭＤＳインタフェースのＯＵＳ 化の手順
（４） ＤＳ３−ＳＭＤＳインタフェースのハードウエア障害
１．局内制御通信が可能なハードウエア障害
２．局内制御通信が不可能なハードウエア障害
３．マイクロプロセッサ障害
４．ＳＩＦＳＨ ＣｏｍｍｏｎとＤＳ３−ＳＭＤＳインタフェースの間の交絡障害 （アクティブ系）
５．ＳＩＦＳＨ ＣｏｍｍｏｎとＤＳ３−ＳＭＤＳインタフェースの間の交絡障害 （スタンバイ系）
（５） ＤＳ３／ＰＬＣＰレイヤアラーム処理
（６） ＤＳ３／ＰＬＣＰ ＴＣＡ （閾値交差アラート） の発生時におけるＤ／Ｑ−タイマ （１５分及び１日をカウントするタイマ） の通知、ＰＭデータの収集
（７） ＤＳ３−ＳＭＤＳインタフェースバッファアラームの発生時におけるＤ／Ｑ−タイマの通知、バッファデータの収集
（８） ＰＶＣ パス試験用特番ＶＰＩ／ＶＣＩ セルの設定
１２．ＤＳ３−ＳＭＤＳインタフェースバッファ輻輳制御
ＤＳ３−ＳＭＤＳインタフェースのＰＷＣＢ（Ｐｒｉｎｔｅｄ Ｗｉｒｉｎｇ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ 、プリント配線回路板） がインタフェースする種類としては、以下のものがある。
（１） ＤＳ３ ＳＭＤＳ ＵＮＩ（Ｕｓｅｒ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ）インタフェース
（３） ＤＳ３ ＳＭＤＳ ＩＣＩ（Ｉｎｔｅｒ−ｅｘｃｈａｎｇｅ Ｃａｒｒｉｅｒ Ｉｎｔｅｒｆａｃｅ）インタフェース
（３） ＤＳ３ ＳＭＤＳ ＩＳＳＩ（Ｉｎｔｅｒ−Ｓｗｉｔｃｈｉｎｇ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ） インタフェース
（４） ＤＳ３ アンビリカルリンクインタフェース
これらのインタフェースのうち、（１） 〜（３） に示されるインタフェースが実現される場合には、ＤＳ３−ＳＭＤＳインタフェースはＳＢＭＥＳＨＨ 及びＧＷＭＥＳＨ （図８参照） と接続される。従って、ＳＭＤＳのアクセスクラスに合わせて送出されるＡＴＭ セルに対してはシェーピングが行われるため、ＤＳ３−ＳＭＤＳインタフェース内に設けられビットレートを１５６Ｍｂｐｓ から４５Ｍｐｂｓに変換するバッファにおいて、オーバーフローが発生することはない。
ところが、（４） に示されるＤＳ３ アンビリカルリンクインタフェースが実現される場合には、ＤＳ１−ＳＭＤＳ、ＤＳ１−フレームリレー等のラインが収容されるため、ＤＳ３−ＳＭＤＳインタフェース内に設けられビットレートを１５６Ｍｂｐｓ から４５Ｍｐｂｓに変換するバッファにおいて、バーストデータが入力されることを原因として、オーバーフローが発生する可能性がある。
そのため、ＤＳ３−ＳＭＤＳインタフェースは、図５６に示されるフォーマットにおけるＡＴＭ セルのヘッダ内のタグ領域に表示されるＰ ビット及びＣＯＮ ビットの各値のパターンに基づいて、１５６Ｍｂｐｓ →４５Ｍｂｐｓ変換バッファの輻輳制御を行う。
このバッファの制御用のデータは、交換機ソフトウエアが、局内制御通信を用いたＥ−ＭＳＤ 情報として設定する。このバッファの輻輳時の品質制御、優先制御を行うために、９レベルの閾値を設定する必要性がある。設定される閾値を、以下に示す。
（１） Ｑ０ ：物理的ＦＵＬＬ
（２） Ｑ１ ：論理的ＦＵＬＬ
（３） ＱＡ ：Ｐ ビット＝“０”、ＣＯＮビット＝“０”のセル廃棄処理開始閾値
（４） ＱＢ ：Ｐ ビット＝“１”、ＣＯＮビット＝“０”のセル廃棄処理開始閾値
（５） ＱＣ ：Ｐ ビット＝“０”、ＣＯＮビット＝“１”のセル廃棄処理開始閾値
（６） ＱＤ ：Ｐ ビット＝“１”、ＣＯＮビット＝“１”のセル廃棄処理開始閾値
（７） ＱＡ′：Ｐ ビット＝“０”、ＣＯＮビット＝“０”のセル廃棄処理開始閾値
（８） ＱＢ′：Ｐ ビット＝“１”、ＣＯＮビット＝“０”のセル廃棄処理開始閾値
（９） ＱＣ′：Ｐ ビット＝“０”、ＣＯＮビット＝“１”のセル廃棄処理開始閾値
（１０） ＱＤ′：Ｐ ビット＝“１”、ＣＯＮビット＝“１”のセル廃棄処理開始閾値
図８２に、バッファでの上述のセル廃棄処理開始／解除閾値を示す。
これらの閾値Ｑ１、ＱＡ、ＱＢ、ＱＣ、ＱＤ、ＱＡ′、ＱＢ′、ＱＣ′、ＱＤ′は、局内制御通信によって設定され、セル廃棄の設定、解除は、以下のように行われる。
（１） キュー（ｑｕｅｕｅ） 長が閾値を越えた場合、その状態がＤＳ３−ＳＭＤＳインタフェース内のマイクロプロセッサに通知され、セル廃棄が開始されたことが局内制御通信を用いて交換機ソフトウエアに通知される。なお、ＤＳ３−ＳＭＤＳインタフェースＰＫＧ の挿入時及びハードウエアリセット時には、セル廃棄処理開始閾値は、初期設定値である最大のバッファ長が設定される。
（２） キュー（ｑｕｅｕｅ） 長がセル廃棄解除閾値まで回復した場合、その状態がマイクロプロセッサに通知され、セル廃棄解除が行われたことが局内制御通信を用いて交換機ソフトウエアに通知される。
（３） キュー（ｑｕｅｕｅ） 長が閾値Ｑ１まで達した場合、障害が発生したことがマイクロプロセッサに通知されると同時に、有効セルであってもそのバッファに対する書込みを停止するように制御が行われる。
（４） 各閾値は、以下に示される条件を満たすように局内制御通信を用いて設定される必要がある。
Ｑ０＞Ｑ１＞ＱＡ＞ＱＡ′＞０ Ｑ０＞Ｑ１＞ＱＢ＞ＱＢ′＞０
Ｑ０＞Ｑ１＞ＱＣ＞ＱＣ′＞０ Ｑ０＞Ｑ１＞ＱＤ＞ＱＤ′＞０
１３．試験・保守
１３．１ ＤＳ３−ＳＭＤＳインタフェースが有するループバック機能
ＤＳ３−ＳＭＤＳインタフェースＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ 、プリント回路板） は、シーケンス・保守運用のために、以下に示す４つのループバック機能を有している。
（１） タグ領域に“０”ビットが付加されたセルのループバック機能
（２） 全セルのループバック機能
（３） 特定ＶＰＩ／ＶＣＩ が付加されたセルのループバック機能
（４） Ｌｉｎｅ Ｌｏｏｐｂａｃｋ 機能
図８３に、ＤＳ３−ＳＭＤＳインタフェースＰＣＢ における上述のループバック機能の実装位置を示す （図４５参照） 。
１３．１．１ タグ領域に“０”ビットが付加されたセルのループバック機能
ＤＳ３−ＳＭＤＳインタフェースは、図８３の（１） として示される位置（ＨＡＦＯＯＡ 、図４５参照） に、タグ領域に“０”ビットが付加されたセルのループバック機能を有する。このタグ領域に“０”ビットが付加されたセルは、導通試験を目的として、ＴＣＧ（テストセルジェネレータ） により生成される。なお、ＤＳ３−ＳＭＤＳインタフェースはアクティブ系のＡＴＭ セルしか通過させないため、導通試験用セルは、アクティブ系のＡＳＳＷＳＨからのみ入力される。
このループバック機能の起動／停止は、図５８及び図５９に示されるＥ−ＭＳＤ 上の０−ＬＯＯＰビットによって指示される。但し、ハードウエアの構成上、“０”ビットが付加されたセルのループバック機能と、特定ＶＰＩ／ＶＣＩ セルが付加されたセルのループバック機能は、同時には起動されない。
１３．１．２ 全セルのループバック機能
ＤＳ３−ＳＭＤＳインタフェースは、図８３の（１） 又は（２） として示される位置（ＨＡＦ００Ａ又はＨＤＴＯＯＡ 、図４５参照） に、全セルのループバック機能を有する。このループバック機能はＤＳ３−ＳＭＤＳインタフェースを閉塞させてから起動される必要がある。
このループバック機能の起動は、ＳＩＦＳＨ Ｃｏｍｍｏｎが終端するＥ−ＭＳＤ を用いて、図５８及び図５９に示されるＬＯＯＰ−１ビット（（１）の位置の場合） 又はＬＯＯＰ−２ビット（（２）の位置場合） によって指示される。
このループバック機能を用いることによって、ＤＳ３／ＰＬＣＰレイヤのデータを含むＡＭＴ セルの透過試験を行うことができる。但し、ＤＳ３−ＳＭＤＳインタフェースがＤＳ３−ＳＭＤＳサービスを提供するモードで動作している場合 （図３３に示される場合） には、ＤＳ３−ＳＭＤＳインタフェースはＶＰＩ＝３Ｆ，ＶＣＩ＝０３ＦＦ であるＡＴＭ セルしか透過しない （７．１０及び図５５参照） 。このため、試験時にＤＳ３−ＳＭＤＳインタフェースに入力されるセルには、上記ＶＰＩ／ＶＣＩ の値が設定される必要がある。
１３．１．３ 特定ＶＰＩ／ＶＣＩ が付加されたセルのループバック機能
ＤＳ３−ＳＭＤＳインタフェースは、図８３の（３） として示されるＳＩＦＳＨ Ｃｏｍｍｏｎからの伝送路が接続される位置（ＨＡＦ００Ａ 、図４５参照）に、特定ＶＰＩ／ＶＣＩ が付加されたセルのループバック機能を有する。
このループバック機能の起動時には、局内制御通信によって特定ＶＰＩ／ＶＣＩ の値が通知される。また、このループバック機能により同時にループバックすることのできるＡＴＭ セルは、１種類のＶＰＩ／ＶＣＩ の値が設定されたＡＴＭ セルのみである。このため、他のＶＰＩ／ＶＣＩ の値について試験を行うためには、そのＶＰＩ／ＶＣＩ の値を設定してループバック機能を起動し直す必要がある。
このループバック機能の起動／停止は、図５８及び図５９に示されるＥ−ＭＳＤ 上のＶ−ＬＯＯＰビットによって指示される。
１３．１．４ ラインループバック機能
ＤＳ３−ＳＭＤＳインタフェースは、図８３の（４） として示される位置（ＨＤＴ００Ａ 、図４５参照） に、ＤＳ３ ＰＣＭ ライン（ＤＳ３伝送路） から入力される信号をループバックする機能を有する。
このループバック機能の起動は、図５８及び図５９に示されるＥ−ＭＳＤ 上のＬＯＯＰ−３ビットによって指示される。
このループバック機能は、工事試験等においてＤＳ３ ＰＣＭ ラインの正常性を確認する目的で使用される。
１３．２ 試験方法
上述した各種ループバック機能を利用したＤＳ３−ＳＭＤＳインタフェースの試験方法としては、以下の種類がある。
（１） ＤＳ３−ＳＭＤＳラインループバック試験
（２） アクティブ系オンデマンド（ＯＮ−Ｄｅｍａｎｄ） 試験
（３） ＰＶＣ パス導通試験
（４） ＤＳ３−ＳＭＤＳインタフェース試験、診断
１３．２．１ ＤＳ３−ＳＭＤＳラインループバック試験
ＤＳ３−ＳＭＤＳインタフェースが実行するラインループバック 試験としては、ＤＳＸ−３部分での手動ループバック試験と、ＲＣＬ でのループバック試験の２種類がある。この試験としては、ＴＣＧ からのテスト・セルを起動しての試験になる。
（１） ＤＳＸ−３ でのラインループバック試験
この試験では、配線盤であるＤＳＸ−３（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｃｒｏｓｓ−Ｃｏｎｎｅｃｔ） の部分において手動でループバックが起動されることによって、ＡＴＭ セルの透過性及びラインの回線品質等が試験される。この試験を実現するために、ＴＣＧ（テストセルジェネレータ） とＤＳ３−ＳＭＤＳインタフェース間にパスが設定された後、ＴＣＧ においてランダムなテストパターンを有するテストセルが生成され、そのテストセルが上記パスに送出される。
図８４に、ＤＳＸ−３ でのラインループバック試験の概略を示す。
（２） ＲＬＣ でのラインループバック試験
この試験では、ＲＬＣ（Ｒｅｍｏｔｅ Ｌｉｎｅ Ｃｏｎｃｅｎｔｒａｔｏｒ ：広帯域遠隔回線集線装置、図３４に示されるＢＲＬＣと同じ） において手動でループバックが起動されることによって、ＡＴＭ セルの透過性及びラインの回線品質等が試験される。この試験を実現するために、（１） に示される試験の場合と同様に、ＴＣＧ とＤＳ３−ＳＭＤＳインタフェース間にパスが設定された後、ＴＣＧ においてランダムなテストパターンを有するテストセルが生成され、そのテストセルが上記パスに送出される。
図８５に、ＲＬＣ でのラインループバック試験の概略を示す。
１３．２．２ アクティブ系オンデマンド（ＯＮ−Ｄｅｍａｎｄ） 試験
アクティブ系のオンデマンド試験は、ＤＳ３−ＳＭＤＳインタフェースの障害時に、保守者がコマンドを投入することによって障害箇所を特定する目的で行われる。この場合、１３．１．１で説明したループバック機能が起動され、ＴＣＧ においてタグ領域に“０”ビットが付加されたセルが生成され、ＤＳ３−ＳＭＤＳインタフェースが“０”ビットが付加されているセルのみに対してループバックを行う。この状態がチェックされることにより、障害箇所が特定される。
１３．２．３ ＰＶＣ パス導通試験
ＤＳ３−ＳＭＤＳインタフェースがＤＳ３−ＳＭＤＳサービスを提供するモードで動作している場合 （図３３に示される場合） 、ＤＳ３−ＳＭＤＳインタフェースとＳＢＭＨＳＨ、ＧＷＭＨＳＨ間はＰＶＣ（Ｐｅｒｍａｎｅｎｔ Ｖｉｒｔｕａｌ Ｃｉｒｃｕｉｔ：相手固定接続） によって接続される。このＰＶＣ のパス導通試験を行うために、まず、ＤＳ３−ＳＭＤＳインタフェースが閉塞される。その後、図５８及び図５９に示されるＥ−ＭＳＤ 上のＬＯＯＰ２ ビットにより１３．１．２で説明したループバック機能が起動される。続いて、ＳＢＭＨＳＨ、ＧＷＭＨＳＨがＰＶＣ に対応するＶＰＩ／ＶＣＩ と同じＶＰＩ／ＶＣＩ を付加したテストセルを生成し、ＤＳ３−ＳＭＤＳインタフェースに向けて送出する。このようにして、ＰＶＣ のパス導通が確認される。
図８６に、ＤＳ３−ＳＤＭＳインタフェースとＳＢＭＨＳＨ、ＧＷＭＨＳＨの間のＰＶＣ のパス導通試験の概略を示す。図８６において、ＭＨ−ＣＯＭが、ＳＢＭＨＳＨ又はＧＷＭＨＳＨに対応している。
１３．２．４ ＤＳ３−ＳＭＤＳインタフェース試験、診断
ＤＳ３−ＳＭＤＳインタフェースのＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ 、プリント回路板） の試験、診断としては、以下に示す内容のものを行う必要がある。
（１） ＤＳ３−ＳＭＤＳインタフェースＰＣＢ におけるＡＴＭ セル透過試験
（２） ＤＳ３−ＳＭＤＳインタフェースＰＣＢ におけるハードウエア正常性確認試験
１３．２．４．１ ＤＳ３−ＳＭＤＳインタフェースＰＣＢ におけるＡＴＭ セル透過試験
ＤＳ３−ＳＭＤＳインタフェースＰＣＢ におけるＡＴＭ セルの透過試験を行うために、始めに、ＤＳ３−ＳＭＤＳインタフェースが閉塞させられる。その後、図５８及び図５９に示されるＥ−ＭＳＤ 上のＬＯＯＰ−１ビット又はＬＯＯＰ−２ビットにより１３．１．２で説明したループバック機能が起動される。
以下に、ＤＳ３−ＳＭＤＳインタフェースＰＣＢ におけるＡＴＭ セルの透過試験の手順を示す。
（１） ＤＳ３−ＳＭＤＳインタフェースＰＣＢ の閉塞（ＯＵＳ：Ｏｕｔ ｏｆ Ｓｅｒｖｉｃｅ 化）
（２） ＳＩＦＳＨ ＣｏｍｍｏｎがＥ−ＭＳＤ 上のＬＯＯＰ−１又はＬＯＯＰ−２を設定
（３） ＬＯＯＰ−１又はＬＯＯＰ−２の設定の確認
（４） ＤＳ３−ＳＭＤＳインタフェースとＴＣＧ の間のパスの設定
（５） ＴＣＧ よりテストセルの送出
（６） ＤＳ３−ＳＭＤＳインタフェースからＴＣＧ に戻ってくるテストセルの確認
（７） ＬＯＯＰ−１又はＬＯＯＰ−２の解除
（８） ＬＯＯＰ−１又はＬＯＯＰ−２の解除の確認
（９） ＤＳ３−ＳＭＤＳインタフェースとＴＣＧ の間のパスの解除
１３．２．４．２ ＤＳ３−ＳＭＤＳインタフェースＰＣＢ におけるハードウエア正常性確認試験
ＤＳ３−ＳＭＤＳインタフェースＰＣＢ は、そのハードウエアの正常性を確認するための自己診断機能を搭載している。この自己診断機能が起動されることにより、ＤＳ３−ＳＭＤＳインタフェースの１重化部分 （交絡部は除く） のハードウエアの正常性を確認することができる。
ＤＳ３−ＳＭＤＳインタフェースＰＣＢ でのハードウエアの自己診断としては、以下の内容のものが行われる。
（１） 初期設定
（２） ＳＲＡＭのチェック
（３） デュアルポートＲＡＭのチェック （簡易ＬＡＰＤ処理）
（４） ＤＳ３−ＳＭＤＳインタフェースに搭載される各ＬＳＩ のリード／ライトチェック
（５） ＤＳ３−ＳＭＤＳインタフェースに搭載される各チェッカに対する疑似障害チェック
このＤＳ３−ＳＭＤＳインタフェースの自己診断機能の起動は、図５８及び図５９に示されるＥ−ＭＳＤ 上のＤＳ３ＤＥＣビットによって指示される。自己診断の終了は、図６１及び図６３に示されるＥ−ＭＳＣＮ上のＴＳＴＥＮＤビットによって示される。自己診断の結果は、同じくＥ−ＭＳＣＮ上のＴＳＴＩＮＤビットによって示される。自己診断の後は、ＤＳ３−ＳＭＤＳインタフェースはリセット待ちの状態になり、その状態はハードリセット又はマイクロプロセッサリセットによって解除される。なお、自己診断機能は、図５８及び図５９に示されるＥ−ＭＳＤ 上のＤＳ３ＤＥＣビットによってのみ起動され、パワーオン等によってＤＳ３−ＳＭＤＳインタフェースがリセットされても起動されない。また、このＤＳ３−ＳＭＤＳインタフェースの自己診断時間は、ＤＳ３ＤＥＣビットがオンされた後約１２秒程度を要する。このため、ＤＳ３ＤＥＣビットがオンされてからＴＳＴＥＮＤビット及びＴＳＴＩＮＤビットにより結果が表示されるまでに、約１５秒程度が必要となる。
１４．障害処理
１４．１ 障害検出ポイントと通知方式
ＳＩＦＳＨ（Ｓｕｂｓｃｒｉｂｅｒ Ｉｎｔｅｒｆａｃｅ Ｓｈｅｌｆ）（図８参照） 内に搭載されるＤＳ３−ＳＭＤＳインタフェースに関する障害処理について、障害モード毎に障害の検出・通知方式を以下に示す。
１４．１．１ 障害内容
（１） ＯＢＰ 障害 （各パッケージに搭載されるＯＢＰ の障害）
（２） パッケージ抜け障害
（３） ヒューズ断障害
（４） パッケージ誤挿入障害
（５） 個別部パッケージ障害 （１重化部障害）
１４．１．２ ＯＢＰ 障害
ＳＩＦＳＨ では、図８７に示されるように、シェルフの左右に個別にパワースルーパッケージが搭載され、半シェルフづつ独立に給電される。
１４．１．３ 個別部 （ＤＳ３−ＳＭＤＳインタフェース）におけるＯＢＰ 障害
ＤＳ３−ＳＭＤＳインタフェースに搭載されるＯＢＰ（電源） 障害の検出は、アクティブ系とスタンバイ系の両方の系のＳＩＦＳＨ Ｃｏｍｍｏｎ （ＳＩＦ−ＣＯＭ 、共通部） において行われる。この障害検出は、ＳＩＦＳＨ Ｃｏｍｍｏｎ内の個別部ＯＢＰ 障害レジスタの表示及びＥ−ＭＳＣＮハイウェイにおけるスタックの発生を監視することによって行われる。
ＯＢＰ のＬＥＤ 出力端子の出力は、正常時に開放状態、異常時にグランド状態となる。このため、このＬＥＤ 端子の出力がグランド状態になったときにＯＢＰ 障害レジスタに障害値が設定される。
図８８に、個別部のＯＢＰ 監視機能の構成を示す。
（１） ＋５Ｖ ＯＢＰ 障害
ＤＳ３−ＳＭＤＳインタフェース個別部において＋５Ｖ ＯＢＰ 障害が発生すると、ＳＩＦＳＨ Ｃｏｍｍｏｎに向かうＥ−ＭＳＣＮ（Ｅｘｔｅｎｄｅｄ Ｍａｉｎｔｅｎａｎｃｅ Ｓｃａｎｎｅｒ）情報のためのシリアルハイウエイがスタックしてしまう。このＥ−ＭＳＣＮ上には個別部のＩＤを示す代表ポイントがあって、このポイントに対するスタックの発生がＳＩＦＳＨ Ｃｏｍｍｏｎにより監視される。従って、ＳＩＦＳＨ Ｃｏｍｍｏｎは、ＯＢＰ 障害レジスタによる障害表示を検出し、かつＥ−ＭＳＣＮハイウエイでのスタックの発生を検出した場合に、＋５Ｖ ＯＢＰ 障害を検出する。
（２） −５．２Ｖ ＯＢＰ 障害
ＳＩＦＳＨ Ｃｏｍｍｏｎは、ＯＢＰ 障害レジスタによる障害表示を検出し、かつ、Ｅ−ＭＳＣＮハイウエイにおけるスタックの発生を検出しない場合に、−５．２Ｖ ＯＢＰ 障害を検出する。
１４．１．４ パッケージ抜け障害
ＤＳ３−ＳＭＤＳインタフェースを構成するパッケージが抜けたという障害の検出は、アクティブ系とスタンバイ系の両方の系のＳＩＦＳＨ Ｃｏｍｍｏｎにおいて行われる。この障害検出は、ＳＩＦＳＨ Ｃｏｍｍｏｎ内の個別部ＯＢＰ 障害レジスタの表示及びＥ−ＭＳＣＮハイウエイにおけるスタックの発生を監視することによって行われる。なお、個別部は複数枚のパッケージによって構成されている。そして、この複数枚のパッケージのうち１枚でも抜けがあると、個別部パッケージグループ全体に供給される＋５Ｖ 電源が導通しない構成となっている。従って、ＳＩＦＳＨ Ｃｏｍｍｏｎに向かうＥ−ＭＳＣＮ上の個別部のＩＤポイントを示す項目がオール“Ｈ” （ハイレベル） となることがＳＩＦＳＨ Ｃｏｍｍｏｎによって監視される。そして、ＳＩＦＳＨ Ｃｏｍｍｏｎは、アクティブ系とスタンバイ系の両方の系のＳＩＦＳＨ Ｃｏｍｍｏｎからの「パッケージ抜け」通知を受信した場合においてのみ、「パッケージ抜け」を判定する。一方の系のＳＩＦＳＨ Ｃｏｍｍｏｎからのみ「パッケージ抜け」が通知された場合は、ＳＩＦＳＨ Ｃｏｍｍｏｎは、個別部とＳＩＦＳＨ Ｃｏｍｍｏｎ間のインタフェース障害が発生したと判定する。この状態は、系の切替えの対象とされる。
図８９に、パッケージ抜け監視機能の構成を示す。
１４．１．５ ヒューズ断障害
パワーパッケージに実装される個別部用ヒューズは、アクティブ系とスタンバイ系の両方の系のＳＩＦＳＨ Ｃｏｍｍｏｎにおいて、個別に監視される。ヒューズ断による警報接点ループが、両方の系のＳＩＦＳＨ Ｃｏｍｍｏｎにおいて監視される。
図９０に、ＳＩＦＳＨ Ｃｏｍｍｏｎでのヒューズ断監視機能の構成を示す。
ヒューズ断により、該当する個別部からハイウエイスタックも同時に発生するためパッケージ抜けの障害発生も検出されるが、ＳＩＦＳＨ Ｃｏｍｍｏｎ内のファームウエアによってヒューズ断障害の検出が優先され、交換機ソフトウエアにはヒューズ断障害の発生のみが通知される。
１４．１．６ パッケージ誤挿入障害
ＳＩＦＳＨ は、個別部・ＳＩＦＳＨ Ｃｏｍｍｏｎ共に複数枚のパッケージにより構成されるパッケージグループは、全てのパッケージが揃って挿入されて始めてＯＢＰ が活性化される構成を有する。従って、パッケージの誤挿入が発生しても、シェルフが動作しないだけであり、パッケージ及びその回路素子の破壊を引き起こすことはない。
１４．１．７ ＤＳ３−ＳＭＤＳインタフェース個別部のパッケージの障害
ＤＳ３−ＳＭＤＳインタフェース個別部のパッケージにおけるハードウエア障害としては、以下に示すように２種類のタイプがある。
（１） ＳＩＦＳＨ ＣｏｍｍｏｎからのＥ−ＭＳＣＮを用いて局内制御通信により通知可能なハードウエア障害
（２） ＤＳ３−ＳＭＤＳインタフェースからの局内制御通信により通知可能なハードウエア障害
まず、（１） に示される障害に関連する図６１〜図６３に示されるＥ−ＭＳＣＮ上のポイントは、以下に示すものである。
１．ＭＰＥ（マイクロプロセッサ障害）
２．ＦＥＥＲ−１ （ＤＳ３−ＳＭＤＳインタフェースＰＣＢ による局内制御通信が不可能であるこことを示す障害）
３．ＵＨ１９Ｍ（ＳＩＦＳＨ Ｃｏｍｍｏｎ送信クロック障害）
４．ＵＨＤＰＴ（上りハイウエイデータパリティエラー障害）
５．ＥＧＰＴＹ（局内制御通信終端ＬＳＩ 障害）
次に、（２） に示される障害に関連する図６１〜図６３に示されるＥ−ＭＳＣＮ上のポイントは、以下に示すものである。ＳＩＦＳＨ ＣｏｍｍｏｎはＮＧ ＯＲ 条件を交換機ソフトウエアに通知するため、ＤＳ３−ＳＭＤＳインタフェースは局内制御通信によって詳細データを読み出し交換機ソフトウエアに通知する必要がある。
１．ＦＥＥＲ−２ （ＤＳ３−ＳＭＤＳインタフェースＰＣＢ ハードウエア障害ＯＲ条件）
なお、ＳＩＦＳＨ ＣｏｍｍｏｎからのＥ−ＭＳＣＮを用いた局内制御通信によって交換機ソフトウエアに通知されるＤＳ３−ＳＭＤＳインタフェースハードウエア障害が発生した場合には、ＤＳ３−ＳＭＤＳインタフェースは閉塞させられる。
１５．各ＰＣＢ の機能
１５．１ 各ＰＣＢ の機能
１５．１．１ ＨＡＦＯＯＡの機能
ＨＡＦＯＯＡ （図４５参照） の主機能は、ＳＩＦＳＨ Ｃｏｍｍｏｎとのインタフェース機能である。７．において前述したＤＳ３−ＳＭＤＳインタフェース機能のうち、以下の機能が搭載される。
（１） ＭＳＤ／ＭＳＣＮ情報のＬＡＰ 終端機能
（２） ＳＩＦＳＨ Ｃｏｍｍｏｎに対するインタフェース機能
（３） ＤＳ３−ＳＭＤＳ Ｌ２−ＰＤＵ セル及びＬＡＰ セルのマルチプレクス／デマルチプレクス機能
（４） 特定ＶＰＩ／ＶＣＩ セルのループバック機能
（５） ＭＳＣＮデータのマルチプレクス機能
（６） ＭＳＤ データドロッパ機能
（７） アクティブコントロール機能
（８） マイクロプロセッサインタフェース機能
１５．１．１．１ ＭＳＤ／ＭＳＣＮ情報のＬＡＰ 終端機能
これは、７．１１において説明した機能である。
この機能は、ＥＧＣＬＡＤ ＬＳＩ （図４５参照） とファームウエアによって実現されており、これらの機能分担は以下の通りである。
（１） ＥＧＣＬＡＤ ＬＳＩによる終端機能
１． Ｌ２−ＰＤＵセルとＬＡＰ セルのマルチプレクス／デマルチプレクス機能
２． ＳＡＲ−ＰＤＵ の終端機能
（２） ファームウエアによる終端機能
１． Ｌ２フレームインタフェースの終端機能
２． Ｌ３フレームインタフェースの終端機能
１５．１．１．２ ＳＩＦＳＨ Ｃｏｍｍｏｎに対するインタフェース機能
これは、７．１０において説明した機能である。
ＳＩＦＳＨ ＣｏｍｍｏｎとＤＳ３−ＳＭＤＳインタフェースの間のＬ２−ＰＤＵセルに対するインタフェースは、１９．４４Ｍｂｐｓ の伝送レートと８ビットパラレルのデータ幅を有する。ＤＳ３−ＳＭＤＳインタフェースは、９．７２Ｍｂｐｓの伝送レート及び１６ビットパラレルのデータ幅で処理を行う。このため、ＨＡＦ００Ａは、上述の伝送レート及びデータ幅の変換を行う。
１５．１．１．３ ＤＳ３−ＳＭＤＳ Ｌ２−ＰＤＵ セル及びＬＡＰ セルのマルチプレクス／デマルチプレクス
これらは、７．１２及び７．１３において説明した機能である。
この機能は、ＥＧＣＬＡＤ ＬＳＩによって実現される。
ＥＧＣＬＡＤ ＬＳＩは、ＬＡＰ セルが送信される時にファームウエアによってＥＧＣＬＡＤ ＬＳＩ内のレジスタをオンする。これにより、ＥＧＣＬＡＤＬＳＩ は、ＬＡＰ セル送信クロック（６４Ｋｂｐｓ）に合わせて、Ｌ２−ＰＤＵセルとＬＡＰ セルをマルチプレクスする。
一方、デマルチプレクス時には、ＥＧＣＬＡＤ ＬＳＩは、受信したＡＴＭ セルのタグ領域内のＳＩＧ ビット （図５６参照） に基づいて、Ｌ２−ＰＤＵとＬＡＰ セルをデマルチプレクスし、ＬＡＰ セルをデマルチプレクスしたタイムスロットには空きセルを挿入する。
１５．１．１．４ 特定ＶＰＩ／ＶＣＩ が付加されたセルのループバック機能
ＤＳ３−ＳＭＤＳインタフェースは、特定ＶＰＩ／ＶＣＩ が付加されたセルのループバック機能として、１３．１．１で説明したタグ領域に“０”ビットが付加されたセルのループバック機能と、１３．１．３で説明した特定ＶＰＩ／ＶＣＩ が付加されたセルのループバック機能を有している。
この機能は、ＳＥＬ Ｎ１ ＬＳＩ （図４５参照） によって実現される。
１５．１．１．５ ＭＳＣＮデータのマルチプレクス機能
これは、７．１５において説明した機能である。
この機能は、ファームウエア及びハードウエアによって実現されており、Ｄｕａｌ Ｐｏｒｔ ＲＡＭ（図４５参照） を介してファームウエアとハードウエアがインタフェースされる。図６１〜図６３に示される第００３ バイト以降に収容されているビットはファームウエアによって制御され、その制御結果がＤｕａｌ Ｐｏｒｔ ＲＡＭ へ書き込まれる。但し、第０１７ バイト内のＭＰＥ ビットはハードウエアにより処理される。
Ｄｕａｌ Ｐｏｒｔ ＲＡＭ からのデータの読み出しは、ＳＩＦＳＨ ＣｏｍｍｏｎからのＭＳＣＮインタフェースクロックによって動作するカウンタの出力をアドレスとしてシーケンシャルに行われる。そして、読み出されたデータに、図６１〜図６３に示される第０００ 及び第００２ バイトのコントロールビットが付加され、その結果得られるデータ群が、ＳＩＦＳＨ ＣｏｍｍｏｎへＭＳＣＮ情報として送出される。
１５．１．１．６ ＭＳＤ データドロッパ機能
これは、７．１６において説明した機能である。
この機能は、ファームウエア及びハードウエアによって実現されており、１５．１．１．１の場合と同様に、Ｄｕａｌ Ｐｏｒｔ ＲＡＭ（図４５参照） を介してファームウエアとハードウエアがインタフェースされる。ＳＩＦＳＨ Ｃｏｍｍｏｎから送られてくるＭＳＤ シリアルデータは、８ビットパラレルデータに変換されてＤｕａｌ Ｐｏｒｔ ＲＡＭ に書き込まれる。この書き込まれたデータは、ファームウエアによって、１０ｍｓの周期で読み出される。そして、２周期連続して同じデータが読み出された場合に、そのデータがファームウエアに取り込まれる。
１５．１．１．７ アクティブコントロール機能
この機能においては、アクティブ系とスタンバイ系の両方の系のＳＩＦＳＨ Ｃｏｍｍｏｎから転送されてくるＡＣＴ 情報により、図９１に示される制御が実行される。
１５．１．１．８ マイクロプロセッサインタフェース機能
ＨＡＦＯＯＡ ＰＣＢは８０Ｃ１８６プロセッサを搭載しており、ＨＡＦＯＯＡのプロセッサインタフェース信号及び他のＰＣＢ のプロセッサインタフェース信号を出力する。
１５．１．２ ＨＬＰＯ１Ａの機能
ＨＬＰＯ１Ａ （図４５参照） の主機能は、ＤＳ３−ＳＭＤＳ固有の処理機能である。７．で前述したＤＳ３−ＳＭＤＳインタフェース機能のうち、以下の機能が搭載される。
（１） １５６Ｍｂｐｓ →４５Ｍｂｐｓデータ変換機能
（２） ４５Ｍｂｐｓ→１５６Ｍｂｐｓ データ変換機能
（３） ＤＱＤＢ（Ｄｉｓｔｒｉｂｕｔｅｄ Ｑｕｅｕｅ Ｄｕａｌ Ｂｕｓ）処理機能
これらの機能の概略を以下に示し、また、機能構成を図９２に示す。
１５．１．２．１ １５６Ｍｂｐｓ →４５Ｍｂｐｓデータ変換機能
これは、７．９において説明した機能である。
ＳＩＦＳＨ ＣｏｍｍｏｎからのＬ２−ＰＤＵセルは、ビットレート１５６Ｍｂｐｓ で、８ビットパラレルデータとして送出されてくる。このセルが、ＨＡＦＯＯＡ ＬＳＩにおいて、ビットレート１５６Ｍｂｐｓ で１６ビットパラレルデータとして伝送されるセルに変換される。このセルは、更にＨＬＰＯ１Ａにおいて、ＤＳ３ レイヤのビットレート４５Ｍｂｐｓで８ビットパラレルデータとして伝送されるセルに変換される。
この１５６ｂｐｂｓ →４５Ｍｂｐｓデータ変換機能は、Ｖ２ ＦＭＵＸ ＬＳＩ によって実現される。このＶ２ ＤＭＵＸ ＬＳＩ は、１２．で説明したように、ＤＳ３−ＳＭＤＳインタフェースがＤＳ３ アンビリカルリンクインタフェースを実現している場合における、１５６Ｍｂｐｓ →４５Ｍｂｐｓ変換バッファの輻輳制御を行っている。この変換バッファは、ＨＬＰＯ１Ａ内のＤＭＵＸ ＬＳＩ （図４５参照） によって実現されている。そして、このバッファに対する輻輳制御は、１２．及び図８２で説明したように、９レベルの閾値を用いて行われている。
１５．１．２．２ ４５Ｍｂｐｓ→１５６Ｍｂｐｓ データ変換機能
これは、７．４において説明した機能である。
ＤＳ３ 伝送路からのＬ２−ＰＤＵデータは、ビットレート４５Ｍｂｐｓで受信される。次に、このデータは、ＨＤＴＯＯＡ ＰＣＢ （図４５参照） において、ビットレート４５Ｍｂｐｓで８ビットパラレルデータとして伝送されるデータに変換され、その変換されたデータがＨＬＰＯ１Ａに入力される。更に、このデータは、ＨＬＰＯ１Ａにおいて、ビットレート１５６Ｍｂｐｓ で１６ビットパラレルデータとして伝送されるデータに変換され、この変換されたデータがＨＡＦＯＯＡ （図４５参照） に入力される。
この４５Ｍｂｐｓ→１５６Ｍｂｐｓ データ変換機能は、Ｖ２ ＤＭＵＸ ＬＳＩ により実現される。
１５．１．２．３ ＤＱＤＢ処理機能
これは、７．６において説明した機能である。
１５．１．３ ＨＤＴＯＯＡの機能
ＨＤＴＯＯＡ （図４５参照） の主機能は、ＤＳ３ 伝送路とのインタフェース機能である。７．において前述したＤＳ３−ＳＭＤＳインタフェース機能のうち、以下の機能が搭載される。
（１） ＤＳ３ レイヤ終端機能
（２） ＤＳ３ ＰＬＣＰレイヤ終端機能
（３） 受信Ｌ２−ＰＤＵヘッダチェック機能（ＨＣＳ）
（４） Ｌ２−ＰＤＵヘッダパターン生成機能
１５．１．３．１ ＤＳ３ レイヤ終端機能
これは、７．２において説明した機能である。
１５．１．３．２ ＤＳ３ ＰＬＣＰレイヤ終端機能
これは、７．３において説明した機能である。
１５．１．３．３ 受信Ｌ２−ＰＤＵヘッダチェック機能（ＨＣＳ）
これは、７．４において説明した機能であって、ＤＳ３−ＳＭＤＳインタフェース１がＳＭＤＳサービスを実現する場合とアンビリカルリンクを実現する場合とで、ヘッダチェック機能が切り換えられる。
１５．１．３．４ Ｌ２−ＰＤＵヘッダパターン生成機能
これは、７．５において説明した機能であって、上述したヘッダチェック機能の場合と同様に、ＤＳ３−ＳＭＤＳインタフェース１がＳＭＤＳサービスを実現する場合とアンビリカルリンクを実現する場合とで、ヘッダパターン生成機能が切り換えられる。
１６．ファームウエアインタフェース
１６．１ 概略説明
ＤＳ３−ＳＭＤＳインタフェースには、以下に示す機能を実現するために、８０Ｃ１８６プロセッサが搭載されている。
（１） ＤＳ３ レイヤパフォーマンスモニタ処理
（２） ＰＬＣＰレイヤパフォーマンスモニタ処理
（３） ＤＳ３ レイヤキャリアグループアラーム（ＣＧＡ） 宣言及び解除処理
（４） ＰＬＣＰレイヤキャリアグループアラーム（ＣＧＡ） 宣言及び解除処理
（５） ＤＳ３−ＳＭＤＳインタフェースハードウエアアラーム処理
（７） 局内制御通信 （簡易ＬＡＰＤ） 処理
１６．２ ハードウエアとファームウエア間のインタフェースの概要
ＤＳ３−ＳＭＤＳインタフェースにおけるハードウエアとファームウエア間のインタフェースは、８０Ｃ１８６プロセッサからの制御チップセレクト（ＣＳ）を用いて実現されている。
各インタフェースにおける制御チップセレクト条件を以下に示し、図９３にＤＳ３−ＳＭＤＳインタフェースのメモリマップを示す。なお、随時、図４５を参照すること。
（１） ＳＲＡＭエリア・・・・ＬＣＳ で制御
（２） ＲＯＭ エリア・・・・ＵＣＳ で制御
（３） ＥＧＣＬＡＤ ＬＳＩディアルポートＲＡＭ エリア・・・ＭＣＳＯで制御
（４） ＥＧＣＬＡＤ ＬＳＩコントロールレジスタエリア・・・ＭＣＳ１で制御
（５） 下りＤＭＵＸ ＬＳＩコントロールレジスタエリア・・・ＭＣＳ２で制御
（６） 上りＤＭＵＸ ＬＳＩコントロールレジスタエリア・・・ＭＣＳ２で制御
（７） 下りＳＥＬＮ１ ＬＳＩ コントロールレジスタエリア・・・ＰＣＳＯで制御
（８） 上りＳＥＬＮ１ ＬＳＩ コントロールレジスタエリア・・・ＰＣＳＯで制御
（９） ＭＡＰＬＥ２ ＬＳＩコントロールレジスタエリア・・・ＰＣＳ１で制御
（１０） ＤＳ３ ＬＳＩ コントロールレジスタエリア・・・ＰＣＳ２で制御
（１１） ＤＳ３ ＬＩＮＥ ＩＮＦ（ＨＤＴＯＯＡ）コントロールレジスタエリア・・・ＰＣＳ３で制御
（１２） デバッガインタフェース・・・ＰＣＳ４で制御
（１３） ＤＳ３ ＳＷＩＴＣＨ ＩＮＦ（ＨＡＦＯＯＡ）コントロールレジスタエリア・・・ＰＣＳ５で制御
（１４） ＤＳ３ ＣＯＮＴＲＯＬ ＩＮＦ（ＨＡＦＯ１Ａ） コントロールレジスタエリア・・ＰＣＳ６で制御
なお、ＬＣＳ 、ＵＣＳ 、ＭＣＳ０〜３ はメモリ空間に、ＰＣＳ０〜６ はＩ／Ｏ空間に、それぞれ割り付けられる。
【０００７】
＜パート３＞
パート３では、ＳＩＦＳＨ（加入者インタフェースシェルフ） の詳細について説明する。
１．概説
１．１ ＳＩＦＳＨのシステム内における位置付け
図９４に、図８に示されるＳＩＦＳＨ のシステム内における位置付けを示す。このＳＩＦＳＨ は、以下の説明ではＳＩＦＳＨ−Ａ と呼ぶ。
ＳＩＦＳＨＡ−Ａ（Ｓｕｂｓｃｒｉｂｅｒ Ｉｎｔｅｒｆａｃｅ Ｓｈｅｌｆ ｔｙｐｅ Ａ） は、ＡＴＭ 交換機の加入者インタフェース回線を収容する個別部を、１シェルフあたり最大で８ユニット搭載することができる。
個別部ユニット （以下、単に個別部と呼ぶ） として、以下に掲げる５種類のものが収容可能である。
（１） ＯＣ３Ｃ（１５６Ｍｂｐｓ光インターフェイスユニット） （１重化構成）
（２） ＤＳ−３（４５Ｍｂｐｓ メタリックインターフェイスユニット） （１重化構成）
（パート２で説明したＤＳ３−ＳＭＤＳインタフェース）
（３） ＡＤＳ１ＮＦ（ＡＤＳ１ＳＨ 集線装置ユニット） （２重化構成）
（４） ＴＣＧＡＤＰ（ＴＣＧＳＨアダプタユニット） （１重化構成： ユニットに接続されるＴＣＧＳＨは２系統）
（５） ＬＯＯＰ（１５６Ｍｂｐｓループユニット） （２重化構成）
ＯＣ３Ｃ、ＤＳ−３、ＴＣＧＡＤＰの各ユニットは１重化された構成を有する。また、ＡＤＳ１ＮＦ、ＬＯＯＰの各ユニットは２重化された構成を有し、それらがＳＩＦＳＨ−Ａに実装される場合には必ず２ユニットで１セットとして収容される。従って、ＡＤＳ１ＮＦ、ＬＯＯＰの各ユニットは、１シェルフあたり最大で４セットが搭載可能である。
また、ＡＤＳ１ＮＦ、ＬＯＯＰの各ユニットに対するアクティブ／スタンバイ制御は、ＳＩＦＳＨ 共通部 （以下、ＳＩＦＣＯＭと呼ぶ） によって制御される。
図９４において、ＳＩＦＳＨ−Ａ（ＳＩＦＳＨ）がＡＳＳＷ （ＡＴＭ スイッチ） の右側に設置された場合は、そのＳＩＦＳＨ−Ａ はＬＯＯＰユニット搭載専用シェルフとして機能する。また、図９４において、ＳＩＦＳＨ−Ａ がＡＳＳＷの左側に設置された場合は、そのＳＩＦＳＨ−Ａ は加入者終端用の個別部を搭載するためのシェルフとして機能する。
ＳＩＦＳＨ−Ａ 内のＳＩＦＣＯＭは、局内のシグナリングを、ＢＳＧＣＳＨを介してＡＳＳＷに接続されるＢＳＧＣ（Ｂｒｏａｄｂａｎｄ Ｓｉｇｎａｌｉｎｇ Ｇｒｏｕｐ Ｃｏｎｔｒｏｌｌｅｒ Ｓｈｅｌｆ）との間で実行する。このＢＳＧＣは、ＩＮＦＴ（Ｉｎｔｅｒｆａｃｅ ｔｙｐｅ Ｔ）を経由して特には図示しない交換機プロセッサ（ＣＣ）が実行する交換機ソフトウエアから発行されたコマンドを局内シグナリング信号に変換し、その信号によってＳＩＦＣＯＭを制御する。また、ＳＩＦＣＯＭで検出された障害と上記コマンドに対するレスポンスも、局内シグナリングとして、ＢＳＧＣに通知され、ＩＮＦＴを経由して交換機ソフトウエアに伝達される。
この局内シグナリングには、簡易ＬＡＰ−Ｄ プロトコルが採用される。簡易ＬＡＰ−Ｄ プロトコルは、ＬＡＰ−Ｄ プロトコルを基本にして、ハードウエア及びファームウエアの機能を極力軽減する目的で開発されたプロトコルである。
ＳＩＦＳＨ−Ａに収容される個別部のうち、ＯＣ−３Ｃ、ＤＳ−３の各ユニットも簡易ＬＡＰ−Ｄ プロトコルを用いてＢＳＧＣとの間で通信を行う。ＴＣＧＡＤＰ、ＬＯＯＰ、ＡＤＳ１ＮＦは、簡易ＬＡＰ−Ｄ プロトコル終端機能は持たない。
ＳＩＦＣＯＭは、簡易ＬＡＰ−Ｄ プロトコルを用いて受信したコマンドを解析し、その解析結果が個別部へのコマンドであれば、そのコマンドをＥＭＳＤハイウエイに時分割多重し、個別部に通知する。
また、個別部からのＳＣＮ 情報は、ＥＭＳＣＮ ハイウエイに時分割多重されて、ＳＩＦＣＯＭに通知される。ＳＩＦＣＯＭは、ＥＭＳＣＮ 情報の各ビットの変化を検出し、変化が検出されたビットの信号のみを含むＳＣＮ 情報を、簡易ＬＡＰ−Ｄ プロトコルを用いてＢＳＧＣ経由で交換機ソフトウエアに通知する。
ＳＩＦＣＯＭは、ＡＳＳＷに接続されている６２２Ｍｂｐｓ の伝送レートを有する下りセルハイウエイから、各個別部に対応するＡＴＭ セルを分離し、それを各個別部に接続される１５６Ｍｂｐｓ の伝送レートを有する下りセルハイウエイに送出する。
また、各個別部に接続される１５６Ｍｂｐｓ の上りセルハイウエイ上のＡＴＭ セルを、ＡＳＳＷに接続される６２２Ｍｂｐｓ の上りセルハイウエイに多重する。セル多重方式には、６．１．２等で後述するように、スケジューラ方式が採用される。スケジューラ方式は、各個別部からの上りセルが、到着順に、かつアクティブ系とスタンバイ系の両方の系のＳＩＦＣＯＭにおいて順序差が生じないように多重される方式である。この結果、ＡＳＳＷ及びＳＩＦＣＯＭの系の切り替えの発生時に、セルロスが最小限になるようにした状態で、系の切替えが実現できる。
ＳＩＦＳＨ−Ａ は１シェルフあたり最大で８ユニットの個別部を収容可能であるが、１５６Ｍｂｐｓ のハイウエイから６２２Ｍｂｐｓ のハイウエイへのセルの多重の多重度を向上させる目的から、２つのＳＩＦＳＨ−Ａ を縦続に接続することができる。このデイジーチェーン構成により、１本の６２２Ｍｂｐｓ セルハイウエイに１６本の１５５Ｍｂｐｓ セルハイウエイ上のＡＴＭ セルを多重することが可能となる。
１．２ 機能概要
ＳＩＦＳＨ−Ａ の機能を以下に示す。
（１） セルの多重（１５６Ｍｂｐｓセルハイウェイ→６２２Ｍｂｐｓ セルハイウエイ）
・スケジューラ方式によるプライオリティ制御
・１５６Ｍｂｐｓ セルハイウエイ毎の特定ＶＰＩ／ＶＣＩ を有するＡＴＭ セルの通過数のカウント
・１５６Ｍｂｐｓ セルハイウエイ毎の廃棄セル数のカウント
・１５６Ｍｂｐｓ セルハイウエイ毎の全通過セル数のカウント
・１５６Ｍｂｐｓ セルハイウエイ毎の５２セル分のセルバッファＦＩＦＯ
・セルバッファ量 （キュー（ｑｕｅｕｅ） 長） の監視
・Ｐ 、ＣＯＭ ビットを用いたセルバッファに対する４レベルの輻輳制御
（２） セルの分離（６２２Ｍｂｐｓセルハイウエイ→１５６Ｍｂｐｓ セルハイウエイ）
・セルヘッダ内タグ比較方式によるセルの分離
・プロテクションラインスイッチングを考慮した比較用タグ値のダイナミックなアサイン
・１５６Ｍｂｐｓ セルハイウエイ毎の特定ＶＰＩ／ＶＣＩ を有するＡＴＭ セルの通過数のカウント
・１５６Ｍｂｐｓ セルハイウエイ毎の廃棄セル数のカウント
・１５６Ｍｂｐｓ セルハイウエイ毎の全通過セル数のカウント
・１５６Ｍｂｐｓ セルハイウエイ毎の１１２ セル分のセルバッファＦＩＦＯ
・セルバッファ量 （キュー（ｑｕｅｕｅ） 長） の監視
・Ｐ 、ＣＯＭ ビットを用いたセルバッファに対する４レベルのヒステリシス輻輳制御
（３） ヘッダ変換機能（ＶＣＣ）
・１５６Ｍｂｐｓ セルハイウエイ毎のＶＣＣ
・回線あたり２１６ アドレス×２８ビットのメモリ空間
・入力ＶＰＩ／ＶＣＩ 値の変換アドレスのバウンダリ制御 （ＶＰＩ／ＶＣＩ＝０／１６〜８／８）
・ＶＣＣ メモリの一括リセット
・ＩＮＳ 化組み込み時の他系へのＶＣＣ メモリ内容のコピー
・ ”０” ビットを有するＡＴＭ セルの通過／変換のモード可変
（４） 個別部インターフェイス
・１５６Ｍｂｐｓ セルハイウエイ上のセルの送受信
・１５６Ｍｂｐｓ セルハイウエイ上のセルに対するパリティの生成とチェック
・スタンバイ系の個別部からのセルに対する透過・廃棄制御（”０”ビットの監視）
・個別部抜け検出
・個別部へのスロットナンバーの指示
・２重化装置に対するアクティブ／スタンバイ切替指示（ＭＵＸＡＣＴＤ信号）
・２重化装置からのアクティブ／スタンバイ切替完了通知（ＭＵＸＡＣＴＵ信号）
・ＥＭＳＣＮ シリアルハイウエイからのＥＭＳＣＮ情報（２５６バイト／４ｍｓｅｃ）の受信
・ＥＭＳＤシリアルハイウエイへのＥＭＳＤ情報（２５６バイト／４ｍｓｅｃ） の送信
・ハードリセット信号の送出
・６４ＫＨｚ 基準信号の送出
（５） スイッチインタフェース
・６２２Ｍｂｐｓ セルハイウエイインタフェース （７８Ｍｂｐｓ×８ビットパラレルＥＣＬ 信号、５０芯同軸フラットケーブル）
・６２２Ｍｂｐｓ セルハイウエイ上のセルに対するパリティの生成とチェック
・セルフレーム及び７８Ｍ クロック断の監視 （５０芯同軸フラットケーブル）
・系切替え信号の受信 （２０芯ケーブル）
・２．５ＭＨｚクロックの監視による２０芯ケーブル抜けの監視
（６） デイジーチェーン
・６２２Ｍｂｐｓ セルハイウエイインタフェース （７８Ｍｂｐｓ×８ビットパラレルＥＣＬ 信号、５０芯同軸フラットケーブル）
・６２２Ｍｂｐｓ セルハイウエイ上のセルに対するパリティの生成とチェック
・上位シェルフによる下位シェルフからのセルフレーム及び７８Ｍ クロック断の監視 （５０芯同軸フラットケーブル）
・系切替え信号の送受信 （２０芯ケーブル）
・上位→下位シェルフへの２．５ＭＨｚクロックの送信 （２０芯ケーブル）
・上位→下位シェルフへの系切替え信号の送信 （２０芯ケーブル）
・スケジューラ制御信号の送受信
（７） 簡易ＬＡＰ−Ｄ による局内シグナリング
・簡易局内ＬＡＰ−Ｄ プロトコル（ＡＡＬレイヤタイプ３） の終端
・１１セル分の受信セルバッファ
・送信シェーピングクロックの選択
（８） 系交絡
・ＶＣＣ コピー用アドレス・データバスの交絡
・ＶＣＣ コピー用ゲート開閉制御レジスタの交絡
・ＳＩＣ−ＬＳＩ による交絡通信制御
・上りシグナリングセルの両系へのマルチキャスト送信
（９） クロック
・ＳＹＮＳＨ からの基準クロックの抽出（２系統）
（１０） 試験
・１５６Ｍｂｐｓ セルハイウエイでの試験セルの折り返し （セル ＢＹ セル／一括の選択可能）
・試験セル折り返し時の個別部への該当試験セル流出のストップ
・各種自己診断機能
（１１） 電源
・−４８Ｖ ５系統／片側給電
・各ＳＩＦＣＯＭ及び個別部へのオンボードパワーモジュール（ＯＢＰ）の搭載
・パッケージ抜けによる同系のＳＩＦＣＯＭ及びその他パッケージの自動パワーダウン
２．シェルフ構成
ＳＩＦＳＨ−Ａ は、ＨＰＦ（Ｈｉｇｈ Ｐｏｗｅｒ Ｆｒａｍｅ） 架に搭載され、ＳＩＦＳＨ−Ａ の最大搭載シェル数は３段である。
２．１ 構成
ＳＩＦＣＯＭ部と個別部毎のパッケージ構成について説明する。
２．１．１ ＳＩＦＣＯＭ
ＳＩＦＣＯＭは、ＳＩＦＳＨ−Ａ に固定的に搭載され、図９５に示されるように、１つの系あたり５枚のパッケージで構成される。
ＳＩＦＣＯＭ内のＨＰＴＯ１Ａパッケージが、−４８Ｖ電源を、１つの系内の各ユニットに供給する。シェルフの中心から左右の各系には、別系統で給電が行われる。
２．１．２ 個別部
ＳＩＦＳＨ−Ａ には、個別部を最大で８ユニット搭載することができる。
各個別部ユニットは、１ユニットあたり３パッケージで構成される。これらのパッケージを収容するスロット名は、左からスロットＡ、Ｂ、Ｃである。
２．２ 電源系統
ＳＩＦＳＨ−Ａ の電源は、−４８Ｖ／ＣＧ 、ＳＡＢ／ＳＡＢＧ、＋５Ｖ／Ｅ の３種類から構成される。但し、ＣＧとＥ は完全に分離されており、Ｅ（アース） は、ＳＧ （シグナルアース） と接続される。
２．２．１ −４８Ｖ／ＣＧ
０系及び１系はシェルフの中心から左右に分離される。−４８Ｖ／ＣＧ は、パワースルーパッケージから各個別部及びＳＩＦＣＯＭに、独立に給電される。パワースルーパッケージには、各個別部及びＳＩＦＣＯＭに対応して、保安機であるヒューズが搭載される。ＣＧは、シェルフの中心から左右の系にそれぞれ独立に接続される。
２．２．２ ＳＡＢ／ＳＡＢＧ
０系及び１系は、−４８Ｖ／ＣＧ の場合と同様に、シェルフの中心から左右に分離される。
また、ＳＡＢＧは、架上のミスク板を経由してＡＬＭＳＨ と接続される。
２．２．３ ＋５Ｖ／Ｅ
＋５Ｖは／、個別部の各ユニット内で供給される。また、Ｅ アースは、０系及び１系で共通である。
本シェルフ内の−４８Ｖ／ＣＧ 電源及びＳＡＢ／ＳＡＢＧ電源は、パワースルーパッケージにより供給される。
３．物理インタフェース
ＳＩＦＳＨ−Ａ と他の装置との間のインタフェース及び信号タイミングについて説明する。
３．１ スイッチインタフェース
ＳＩＦＳＨ−Ａ は、ＡＴＭ スイッチ（ＡＳＳＷ）に対して、６２２Ｍｂｐｓ セルハイウエイ及び系切替え信号線のインタフェースを有する。図９６に示されるように、ＳＩＦＳＨ−Ａ 内のＭＵＸ パッケージ（ＨＭＸ０４Ａ）とＡＳＳＷ内のＳＷＭＤＸ（ＨＭＸ０３Ａ、図２４６参照） の間で、５０芯フラット同軸ケーブルを使用して、６２２Ｍｂｐｓ セルハイウエイのインタフェースを確立する。また、ＳＩＦＳＨ−Ａ 内のＰＲＣ パッケージ（ＨＳＦ０１Ａ）とＡＳＳＷ内のＳＷＴＩＦ，ＳＷＭＤＸ，ＳＷＣＮＴ，ＳＷＭＸの何れかとの間で、ＴＤバスケーブルを使用して、系切替え信号のインタフェースを確立する。このＴＤバスケーブルは、ＳＩＦＳＨ−Ａ 側が２０芯、ＡＳＳＷ側が２６芯である。
３．１．１ ６２２Ｍｂｐｓ セルハイウエイインタフェース
図９７に、５０芯フラット同軸ケーブル上の６２２Ｍｂｐｓ セルハイウエイに対するインタフェースタイミングを示す。ＩＳＩＰＴ 及びＯＳＩＰＴ のパリティは、イネーブル信号を除いた８ビットのデータに対する垂直奇数パリティである。
３．１．２ 系切替え信号
図９８に、２０芯ＴＤバスケーブル上の系切替え信号に対するインタフェースタイミングを示す。
また、図９９に、系切替え信号とＳＩＦＳＨ−Ａ でのアクティブ系選択状態の関係を示す。
３．２ ＳＹＮＳＨ インタフェース
ＳＩＦＳＨ−Ａ は、ＳＹＮＳＨ より、基準クロックを光リンクを経由して受信する。
ＳＩＦＣＯＭ内のＰＲＣ パッケージは、図１００に示されるように、＃０系及び＃１系の両方の系のＳＹＮＳＨ からの光リンク経由の８ＭＨｚのクロックを取り込み、ＯＬ−２回路からのアラーム情報をもとに、＃０系又は＃１系からの８ＭＨｚクロックを選択する。従って、どちらかの８ＭＨｚクロックに障害が発生した時は、自律的に選択系が切り替えられる。また、交換機ソフトウエアからのＣＯＭ−Ｅ−ＭＳＤ コマンドによって、選択系を強制的に指定することも可能である。更に、選択されている系は、ＣＯＭ−Ｅ−ＭＳＣＮ情報によって、交換機ソフトウエアに通知される。
図１０１に、各系における、ＣＯＭ−Ｅ−ＭＳＤ コマンドの指示状態、アラーム状態、及び選択された系の状態の関係を示す。
３．３ 個別部インタフェース
ＳＩＦＳＨ−Ａ に搭載されるＳＩＦＣＯＭと個別部との、バックワイアリングボード（ＢＷＢ） を介してのインタフェース及び信号タイミングについて説明する。なお、以下に説明するＳＩＦＣＯＭと個別部の間のインタフェースポイントは全て、ＢＷＢ 上での極性及びタイミングによって規定する。
３．３．１ １５６Ｍｂｐｓ セルハイウエイインタフェース
共通部−個別部間の１５６Ｍｂｐｓ セルハイウエイのインタフェースについて説明する。
図１０２に示されるように、１５６Ｍｂｐｓ 低速（Ｌｏｗ） ハイウエイ上のＡＴＭ セルは、ＴＴＬ レベル／８ビットパラレルの形態で伝送される。１５６Ｍｂｐｓ セルハイウエイ インタフェースとして、下記５種の信号か必要である。
（１） クロック（ＣＬＫ：１９．４Ｍｂｐｓ 、デューティー：５０％）
（２） セルフレームパルス （ＣＦＰ：セル先頭識別負パルス）
（３） セルイネーブル （ＣＥＮ：有効セル時 ”Ｌ”／無効セル時 ”Ｈ”）
（４） データバス（ＤＢ０〜７）
（５） パリティビット （ＰＢ：ＤＢ０〜７ 及びＣＥＮ に対する奇数パリティ）
３．３．１．１ 上り１５６Ｍｂｐｓ セルハイウエイインタフェース
個別部からＳＩＦＣＯＭへ向かう上りセルハイウェイからのＡＴＭ セルの受信タイミングは、図１０３に示す通りである。個別部は、ＳＩＦＣＯＭからのセル要求信号を受信することにより、上りセルを送出する。これは、ＳＩＦＣＯＭでのスケジューラによる管理上、各回線からの上りセルが同期化される必要があるためである。
３．３．１．２ 下り１５６Ｍｂｐｓ セルハイウエイインタフェース
ＳＩＦＣＯＭから個別部へ向かう下りセルハイウエイからのＡＴＭ セルの受信タイミングは、図１０４に示す通りである。ＳＩＦＣＯＭは、個別部からのセル要求信号を受信することにより、下りセルを送出する。これは、ＳＩＦＣＯＭの系の切り替え時に各個別部における下りセルの取り込み処理においてセルの重複・欠落が発生することを防止するために、両系のＳＩＦＣＯＭにおける下りセルフレームの同期を確保するためである。
３．３．２ Ｅ−ＭＳＤ／Ｅ−ＭＳＣＮハイウエイインタフェース
ＳＩＦＣＯＭと個別部の間のＥＭＳＤ／ＥＭＳＣＮハイウエイについて、その物理仕様及び論理仕様を説明する。
下り方向 （ＳＩＦＣＯＭ→個別部） のデータハイウエイを、ＥＭＳＤハイウエイと定義する。ＥＭＳＤは、簡易ＬＡＰ−Ｄ を用いて交換機ソフトウエアからＢＳＧＣ （図９４参照） を経由してＳＩＦＣＯＭに転送された後、ＥＭＳＤハイウエイに多重されて個別部にシリアル転送される。
上り方向 （個別部→共通部） のデータハイウエイを、ＥＭＳＣＮ ハイウエイと定義する。ＥＭＳＣＮ は、上記ＥＭＳＤに対するエコーバック （個別部で正常受信されたＥＭＳＤがそのままＥＭＳＣＮ ハイウエイに折り返し送出されたもの） 、及び個別部での障害・ステータス情報であり、このＥＭＳＣＮ がＥＭＳＣＮ ハイウエイに多重されてＳＩＦＣＯＭにシリアル転送される。このＥＭＳＣＮ の各ビットは、ＳＩＦＣＯＭにおいてその変化が検出され、変化検出されたビットの信号のみが簡易ＬＡＰ−Ｄ 通信によってＢＳＧＣ経由で交換機ソフトウエアに通知される。
３．３．２．１ 系制御
個別部の内部回路は、アクティブ系のＳＩＦＣＯＭからのＥＭＳＤ，ＣＬＫ，ＦＣＫに基づいて動作する。ＥＭＳＣＮ は、選択されたアクティブ系からのクロックに同期して、両系のＳＩＦＣＯＭに向けて送出される。図１０５に、＃０系のＳＩＦＣＯＭがアクティブ系である場合における系制御を示す。
ＡＣＴ コントローラによるアクティブ制御は、図１０６に示される論理に基づいて行われる。また、図１０７に、ＡＣＴ コントローラの回路構成例を示す。個別部においてＡＣＴＯ／ＡＣＴ１ を受信する回路は、必ずＰｕｌｌ−ＵＰ される。これは、ＡＣＴＯ／ＡＣＴ１ 共に、 ”Ｌ” アクティブ制御を行うためである。
３．３．２．２ 物理仕様
以下に、Ｅ−ＭＳＤ／Ｅ−ＭＳＣＮハイウエイインタフェースの物理仕様を示す。

ハイウエイ上では、各バイト内のビットデータはＭＳＢ →ＬＳＢ の順番で伝送され、各バイトは若番→老番の順番で伝送される。以下、ビットナンバーは、ビット０（Ｄ０：ＬＳＢ） 〜ビット７（Ｄ７：ＭＳＢ） とする。また、バイトナンバーは、第０００ バイト〜第２５５ バイトとする （図５８、図６１参照） 。
図１０８に、ＦＣＫ 及びＣＬＫ と、ＥＭＳＤデータ、ＥＭＳＣＮ データとの間の位相関係を示す。これら各データの仕様と、リセットに関する仕様を以下に示す。

３．３．２．３ 論理仕様
３．３．２．３．１ 個別部受信側仕様
個別部におけるＥＭＳＤ受信処理の論理仕様について説明する。
受信側における、ＳＩＦＣＯＭインタフェース障害 （ＥＭＳＤ等のノイズ、スタック障害等） に対する保護は、フレーム同期、パイロット信号チェック、及び２度読み処理によって実現される。
図１１２に、これらの処理に関する動作フローチャートを示す。また、図１１３に、これらの一連の処理を実行する個別部内の機能ブロック図を示す。
３．３．２．３．２ フレーム同期
図１１２のステップ１、図１１３の機能部分１に対応する機能である。
ＥＭＳＤハイウエイに対するフレーム同期に対する保護段数は、前方１段／後方１段とする。また、ＦＣＫ のスタック（Ｌ／Ｈスタック両方） も検出される。
図１０９に、フレーム同期処理の状態遷移図を示す。
具体的には、図１１０に示されるように、ハンティング状態において正常同期ＦＣＫ が受信された場合には、それに対応するフレームからデータ取り込みが開始される。また、同期確立状態において１度でも異常ＦＣＫ が受信されると、フレーム同期状態はハンティング状態に移行し、その時点からのデータは破棄され、次に同期が確立されるまでその時点の直前の受信データが保持される。ここで、正常ＦＣＫ とは、ＣＬＫ／ＦＣＫ に基づいて動作する受信側カウンタ値 （例えばキャリーアウト） と次のＦＣＫ のタイミングが一致することを意味する。異常ＦＣＫ とは、そのタイミングが一致しないことを意味する。
同期外れの検出は、０系、１系それぞれ独立に行われる。また、ＦＣＫ の同期外れが検出されると、その旨がＥＭＳＣＮ（第００２ バイト／ビットＤ７〔ＳＹＮＣＦ 〕、図５８及び図５９参照） によってＳＩＦＣＯＭに通知される。なお、この障害状態は、ＢＷＢ 上においては、 ”Ｈ” として表示される。
３．３．２．３．３ パイロット０／１ 信号チェック （ＥＭＳＤハイウエイのスタックの検出）
図１１２のステップ２、図１１３の機能部分２に対応する機能である。
パイロット０／１ 信号は、ハイウエイスタック監視用のビットであり、ＢＷＢ 上では、パイロット０＝”Ｌ”、パイロット１＝”Ｈ”が、ＳＩＦＣＯＭから常時送出されている。パイロット０ 信号のＥＭＳＤ上での収容位置は第０００ バイト／ビットＤ７、パイロット１ 信号のＥＭＳＤ上での収容位置は第０００ バイト／ビットＤ７である （図５８、図５９参照） 。
個別部は、パイロット０／１ 信号の交番関係が崩れた場合に、ＥＭＳＤハイウエイスタック障害を検出する。個別部は、図１１１に示されるように、異常の発生した時点からのデータを廃棄し、次に正常パイロット信号を検出するまでその時点の直前に受信されたデータを保持する。
スタック障害は、０系、１系それぞれ独立に検出される。
また、スタック障害は、ＥＭＳＣ （第００２ バイト／ビットＤ６〔ＰＬＴＦ〕、図６１、図６２参照） によって、ＳＩＦＣＯＭに通知される。
３．３．２．３．４ ２度読み処理
３．３．２．３．２節で説明したフレーム同期処理、及び３．３．２．３．３節で説明したパイロット０／１ 信号チェック処理の下で取り込まれるデータは、図１１３に示されるノイズ消去メモリ（Ｎｏｉｓｅ Ｅｒａｓｅ Ｍｅｍｏｒｙ）４に記憶され、比較部３において、そのメモリ内のデータの内容と続いて取り込まれる新データの内容が比較される （図１１２のステップ３） 。その処理の結果、２つのデータの一致が検出されれば、即ち２度連続して同じデータが受信されれば、そのデータが図１１３のデータメモリ５へ書き込まれ （図１１２のステップ５） 、２つのデータが一致しなければ、そのデータは破棄される。
ここで、ＤＴＥＮ信号による保護処理も実行される （図１１２のステップ４） 。このＤＴＥＮ信号は、ＳＩＦＣＯＭ内のマイクロプロセッサによって、ＢＷＢ 上で ”Ｌ”となるように設定される。シェルフ内装置が一斉にパワーオンされた時に、ＳＩＦＣＯＭと個別部に対するパワーオンリセットの解除後に立ち上がり時間の競合が発生し、ＥＭＳＤハイウエイ上の値が不確定となる。ＤＴＥＮ信号は、このようなタイミングにおいて個別部がＥＭＳＤデータを取り込まないように制御するための信号である。従って、個別部は、ＤＴＥＮ信号が ”Ｈ”である時には、全てのＥＭＳＤデータを無視する。なお、ＤＴＥＮ信号は、ＥＭＳＤハイウエイの先頭ビット （第０００ バイト／ビットＤ０） に収容される （図５８、図５９参照） 。
３．３．２．３．５ 個別部送信側仕様
個別部におけるＥＭＳＣＮ 送信処理の論理仕様について説明する。
アクティブ系のＥＭＳＣＮ としては、ＥＭＳＤ情報に対するエコーバックと、ＥＭＳＤハイウエイスタック通知とが、送出される。
スタンバイ系のＥＭＳＣＮ としては、アクティブ系のＥＭＳＣＮ と同じ内容で、かつ同じタイミングで送出される。
ＥＭＳＣＮ ハイウエイには、ＥＭＳＤハイウエイと同じ収容位置に、パイロット０／１ 信号が挿入される。この信号は、ＥＭＳＣＮ ハイウエイのスタック監視用であるため、ＥＭＳＤ情報に対するエコーバックではない。
図１１４に、個別部内のＥＭＳＣＮ 送出回路のブロックを示す。
３．３．２．３．６ 障害検出
図１１５に、ＳＩＦＣＯＭと個別部の間のインターフェイス障害についての、個別部における検出方法及び通知方法、並びに、ＳＩＦＣＯＭにおける検出方法及び認識される障害内容の一覧を示す。
３．４ クロックインタフェース
セルの流れに沿ったＳＩＦＣＯＭ及び個別部内のクロック系統を示す。
ＳＩＦＣＯＭでは、ＡＳＳＷ （ＡＴＭ スイッチ） から転送されてくる７７．７６ＭＨｚのクロックを６分周して得られる１２．９６ＭＨｚのクロックに同期して、ＤＭＸ−ＬＳＩ 内部のＤＭＵＸバッファへのセルの書き込みが行われる。
図１１６に示されるように、ＤＭＸ−ＬＳＩ 内のＤＭＵＸバッファから個別部へのセルの読み出しは、個別部から転送されてくる１９ＭＨｚ（正確には１９．４４ＭＨｚ） のクロックに同期して行われる。この個別部からの１９ＭＨｚ のクロックは、次のようにして生成される。即ち、図１１６に示されるように、まず、ＳＩＦＣＯＭにおいて光リンクを経由してＳＹＮＳＨ から受信された８ＭＨｚのクロックを１２８ 分周して得られる６４ＫＨｚ のクロックが、個別部に転送される。個別部内のＰＬＬ モジュールは、そのクロックに基づいて、１５６ＭＨｚ（正確には１５５．５２ＭＨｚ）のクロックを生成する。そして、この１５６ＭＨｚ のクロックが分周されることによって、上述の１９ＭＨｚ のクロックが生成される。
ＳＩＦＣＯＭ内のＰＬＬ モジュールも、ＳＹＮＳＨ から受信された８ＭＨｚのクロックを１２８ 分周して得られる６４ＫＨｚ のクロックに基づいて１５６ＭＨｚのクロックを生成する。上りセルは、個別部から転送される１９ＭＨｚ のクロックに同期して、各回線に対応するＭＵＸ−ＬＳＩ 内のＭＵＸ バッファに書き込まれる。このＭＵＸ バッファからのセルの読み出しは、上述の１５６ＭＨｚのクロックを分周して得られる１３ＭＨｚ（正確には１２．９６ＭＨｚ） のクロックに同期して行われる。読み出されたセルは、そのデータ形式がパラレルデータ形式からシリアルデータ形式に変換され、７８ＭＨｚ（正確には７７．７６ＭＨｚ） のビットレートで、ＡＳＳＷへ送出される。
４．ソフトウエアインタフェース
以下に、ＳＩＦＣＯＭと交換機ソフトウエアの間のインタフェースである、ＡＴＭ レイヤセルフォーマット、ＳＡＲ−ＰＤＵ フォーマット、及びＬＡＰ−Ｄ レイヤ２（Ｌ２）フォーマットについて説明する。なお、ＬＡＰ−Ｄ レイヤ３（Ｌ３）フォーマットについては、パート２の１０．９において説明した。ここで、交換機ソフトウエアとは、交換機全体の処理 （呼処理、スイッチ制御処理等） を制御するプロセッサにおいて実行されるプログラムをいう。
４．１ 概要
ＳＩＦＣＯＭは、ＡＳＳＷＳＨを経由するスイッチ内パスを通って、ＢＳＧＣとの間で簡易ＬＡＰ を用いた局内制御通信を実行することによって、交換機ソフトウエアと通信する （図９４参照） 。ＢＳＧＣは、ＩＮＦＴ（Ｉｎｔｅｒｆａｃｅ ｔｙｐｅ Ｔ）によって交換機プロセッサと通信する。
簡易ＬＡＰ−Ｄ とは、ハードウエア及びファームウエアに対する負荷の軽減を目的として、本出願人が新規に開発したプロトコルである。特にハードウエアに対する負荷を重たくする要因である、レイヤ２における番号制フレームが廃止され、レイヤ２では非番号制フレームのみが処理される。しかし、メッセージの抜け・重複を避けるため、レイヤ３では番号制フレームが採用された。元来、番号管理機能はファームウエアに要求される必須の機能であるため、レイヤ３への番号制フレーム導入がファームウエアに対する負荷を増大させる要因とはならない。
このレイヤ２の簡易ＬＡＰ−Ｄ フレームは、５４オクテットのデータ長を有するＡＴＭ セルに分割して格納され、交換機内のハイウエイ上を転送される。この結果、Ｉｎ−Ｂａｎｄ 局内通信が実現される。
このＩｎ−Ｂａｎｄ 化は、ＢＲＬＣ（Ｂｒｏａｄｂａｎｄ Ｒｅｍｏｔｅ Ｌｉｎｅ Ｃｏｎｃｅｎｔｒａｔｏｒ：広帯域遠隔回線集線装置、図３４参照） をホスト交換機に接続する際に要求される必須の技術である。ホスト交換機内でのＩｎ−Ｂａｎｄ 化は、ＢＲＬＣ及びホスト交換機での制御方式を統一でき、かつホスト内の制御バスとシェルフを接続するケーブルを削減できるという効果を有する。
４．２ 局内制御通信のレイヤ構造
図１１７に、局内制御通信のレイヤ構造を示す。但し、ＣＤ−ＰＤＵ （後述する） は省略されている。
４．２．１ ＡＴＭ レイヤセルフォーマット
図１１８に、簡易ＬＡＰ−Ｄ におけるＡＴＭ レイヤのセルフォーマットを示す。
４．２．２ ＳＡＲ−ＰＤＵ フォーマット
図１１９に、簡易ＬＡＰ−Ｄ のためのＳＡＲ−ＰＤＵ フォーマットを示す。
ＳＡＲ−ＰＤＵ フォーマットとしてはタイプ３又は４のＡＡＬ（ＡＴＭ Ａｄａｐｔａｔｉｏｎ Ｌａｙｅｒ） プロトコルタイプが使用される。
ＳＴ （セグメントタイプ） 、ＳＮ （シーケンス番号） 、ＭＩＤ（局内制御通信用セルではｄｏｎ’ｔ ｃａｒｅ） 、ペイロード、ＬＩ （ペイロードバイト長表示） 、及びＣＲＣ（ＳＴ，ＳＮ，ＭＩＤ，ペイロードに対するＣＲＣ−１０） からなるＳＡＲ−ＰＤＵは、ＡＴＭ セルのペイロードに格納され、その前部にＡＴＭ ヘッダが付加される。
ＳＡＲ−ＰＤＵ のペイロードには、ＬＡＰ−Ｄ メッセージが格納される。
ＬＡＰ−Ｄ データのデータ長が４４バイトである場合 （パート７の図７４９参照） には、このメッセージは１つのＳＡＲ−ＰＤＵ のペイロードに格納される。この場合、ＳＡＲ−ＰＤＵ には、ＳＴとしてＳＳＭ（Ｓｉｎｇｌｅ Ｓｅｇｍｅｎｔ Ｍｅｓｓａｇｅ） が設定され、ＬＩとして４４バイトが設定される。
ＬＡＰ−Ｄ のデータ長が２５６ バイトである場合 （パート７の図７５０参照） は、このメッセージはそれぞれ４４バイトからなるセグメントに分割され、そのセグメントが複数のＳＡＲ−ＰＤＵ のペイロードに格納される。従って、そのＬＡＰ−Ｄ データは、複数のＡＴＭ セルに分割して格納され、転送されることになる。この場合に、先頭のセグメントが格納されるＳＡＲ−ＰＤＵ には、ＳＴとしてＢＯＭ（Ｂｅｇｉｎｎｉｎｇ Ｏｆ Ｍｅｓｓａｇｅ） が設定され、ＬＩとして４４バイトが設定される。また、中間のセグメントが格納されるＳＡＲ−ＰＤＵ には、ＳＴとしてＣＯＭ（Ｃｏｎｔｉｎｕａｔｉｏｎ Ｏｆ Ｍｅｓｓａｇｅ）が設定され、ＬＩとして４４バイトが設定される。更に、末尾のセグメントが格納されるＳＡＲ−ＰＤＵには、ＳＴとしてＥＯＭ（Ｅｎｄ Ｏｆ Ｍｅｓｓａｇｅ）が設定され、ＬＩとして３６バイト （パート７の図７５０参照） が設定される。
４．２．３ ＬＡＰ−Ｄ フォーマット （レイヤ２）
図１２０に、レイヤ２のＬＡＰ−Ｄ フォーマットを示す。ＬＡＰ−Ｄ フレームは、４．２．２で説明したように、適宜分割された上で、ＳＡＲ−ＰＤＵ のペイロードに格納される。
５．タグの割当
図１２１に、ＳＩＦＳＨ−Ａ で処理されるＡＴＭ セルのフォーマットを示す。
本実施例では、ＡＴＭ セルの先頭に付与されているタグを用いて、交換機内のルーティングが行われる。ＶＰＩ（Ｖｉｒｔｕａｌ Ｐａｓｓ Ｉｄｅｎｔｉｆｉｅｒ）領域の一部のビットがタグ領域として使用される。この結果、ＤＳ１ 伝送路に対して定義可能なＶＰＩ は、最大で６４となる。また、１５６Ｍｂｐｓ の方路に対応するタグは全て、第２オクテット内に収容される。更に、方路がＮＮＩ（ネットワーク−ノードインタフェース） を有している場合には、図１２１に示されるＭＵＸＭ、ＡＤＳ１−ＢＬＫ、及びＡＤＳ１−ＳＥＬの計６ビットがＶＰＩ にアサインされる。
図１２２に、ＳＩＦＳＨ−Ａ で使用されるＡＴＭ セルヘッダデータの構成を示す。また、図１２３に、ＳＩＦＳＨ−Ａ におけるＡＴＭ セルヘッダデータの使用方法を示す。
図１２４に、ＲＭＸＳＨ （図３４参照） で使用されるＡＴＭ セルヘッダデータの構成を示す。また、図１２５に、ＲＭＸＳＨ におけるＡＴＭ セルヘッダデータの使用方法を示した図である。
図１２６に、ＢＳＧＣＳＨ （図９４参照） で使用されるＡＴＭ セルヘッダデータの構成を示す。また、図１２７に、ＢＳＧＣＳＨにおけるＡＴＭ セルヘッダデータの使用方法を示す。
図１２８に、ＳＩＦＳＨ−Ａ におけるＳＩＧ／ＡＤＳ１ＢＬＫ／ＡＤＳ１ＳＥＬ の使用方法を示す。
図１２９に、図１２２、図１２３、及び図１２８により規定されるＡＴＭ セルヘッダデータの、ＳＩＦＳＨ−Ａ 及びＡＤＳ１ＳＨ （図８参照） における機能割当てを示す。
６．機能
ＳＩＦＣＯＭの機能について、ハードウエア構成の観点から説明する。
６．１ ＭＵＸ
６．１．１ 概要
図１３０に、ＳＩＦＳＨ−Ａ 内でのＭＵＸ の位置 （ハッチングされた部分） を示す。
ＭＵＸ は、ＳＩＦＳＨ−Ａ 内に収容される＃０〜＃７の個別部から転送されてくるＡＴＭ セル（ＶＣＣによってヘッダが変換された後のセル） と、ＳＩＦＣＯＭ内のＳｉｇｎａｌ処理部で生成されるシグナリングセルとを、ＡＳＳＷへ向かう上りハイウエイに多重する。
ＳＩＦＳＨ が縦続に接続される場合は、双方のＭＵＸ に対する多重制御は統一して行われ、２シェルフ分のデータが１本の上りハイウエイに多重され、上位のＳＩＦＳＨ−Ａ からＡＳＳＷに送出される。図１３１に、ＳＩＦＳＨ−Ａ の縦続接続の構成を示す。
６．１．２ ＭＵＸ の構成
図１３２に、ＭＵＸ の構成を示す。
ＭＵＸ は、各個別部に接続される１５６Ｍｂｐｓ の上りハイウエイ上のセルと、ＳＩＦＣＯＭ内のＳｉｇｎａｌ処理部 （図１３０） で生成されるシグナリングセルとを、ＡＳＳＷへ向かう６２２Ｍｂｐｓ の上りハイウエイに多重する。なお、各個別部から転送されてくるセルは、ＶＣＣ（図１３０参照） によって、そのヘッダが変換された後にＭＵＸ に入力される。
ＭＵＸ は、各個別部に対応してそれぞれ５２セル分のバッファを有し、このバッファには有効なセルのみが書き込まれる。各バッファは、セルが書き込まれる毎に、多重制御部 （スケジューラ） にセルの書き込みがあったことを通知する。そして、各バッファは、スケジューラから出力許可を受信した時に、バッファ内のセルを読み出すことにより、セルの多重を実現する。
６．１．３ 多重制御方式
各個別部から伸びている１５６Ｍｂｐｓ のハイウエイ上のＡＴＭ セルに関する多重制御は、スケジューラにより行われる。スケジューラは、１本の上り６２２Ｍｂｐｓ ハイウエイあたり１つが配置される。ＳＩＦＳＨ−Ａ が縦続に接続された場合は、下位のＳＩＦＳＨ−Ａ 内のスケジューラは動作させられず、下位のＳＩＦＳＨ−Ａ に対する多重制御は、上位のＳＩＦＳＨ−Ａ 内のスケジューラによって行われる。
図１３３に、スケジューラの構成の概要を示す。
各回線に対応したバッファ （図１３２） に有効セルが書き込まれると、各バッファ内の特には図示しない書き込み制御部からスケジューラに対して、１５６Ｍｂｐｓ のハイウエイ上の１つのセルの書き込みが完了したことを示す書き込み完了信号が送出される。
スケジューラは、図１３３に示されるように、それが監視する回線 （個別部） の数に相当するビット幅 （１８ビット） を有するＦＩＦＯを内蔵し、各回線から受信した書き込み完了信号を、２．７ μｓｅｃ の周期でサンプリングして、図１３４に示されるタイミングで、それらの書き込み完了信号をＦＩＦＯへ書き込む。ここで、周期２．７ μｓｅｃ は、１５６Ｍｂｐｓ のハイウエイ上における１つのセルの伝送時間に対応する。
ＦＩＦＯの各ビット位置の出力は、優先制御回路（Ｐｒｉｏｒｉｔｙ Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）でその優先順位が決定された後、図１３５に示されるように、約７００ｎｓｅｃ の周期で、何れかのバッファに対する出力許可信号として出力される。ここで、周期約７００ｎｓｅｃ は、６００Ｍｂｐｓ のハイウエイ上における１つのセルの伝送時間に対応する。
各個別部は１重化された構成を有し、ＳＩＦＣＯＭは２重化された構成を有する。そして、ＡＳＳＷ（ＡＴＭ スイッチ） を含めた２重化部分におけるアクティブ系とスタンバイ系の両方の系におけるセル順序を一致させ系切替え時のセルロスを極力低減する目的から、本スケジューラ多重制御方式が採用されている。
６．１．４ バッファ監視
ＭＵＸ は、低速入力ハイウエイ上のＡＴＭ セルの高速入力ハイウエイへの多重処理用のバッファとして、１回線 （個別部） あたり５２セル（８ビット×５４オクテット×５２セル＝２２４６４ ビット） 分の容量を有するディアルポートＲＡＭ を持ち、それをＦＩＦＯとして使用する。
６．１．５ 書き込み制御
以下の条件が満たされた場合においてのみ、入力されたセルがバッファに書き込まれる。
（１） 入力セルが有効セルである
（２） バッファがフルでない
（３） 輻輳制御が行われていない （６．１．９を参照）
６．１．６ 書き込み異常処理
以下の６．１．６．１及び６．１．６．２に示される異常セルが入力された場合、以下に掲げる書き込み異常処理が実行される。
６．１．６．１ セル長が短い場合
図１３６に示されるように、入力したセルのデータ長が短い場合には、そのセルは廃棄され、バッファ内のそのセルに対応するアドレスに次に入力するセルが書き込まれる。
６．１．６．２ セル長が長い場合
図１３７に示されるように、入力したセルのデータ長が長い場合には、バッファ内の指定されているアドレスにそのセルを構成する先頭の５４オクテット分のデータが書き込まれ、そのセルを構成する残りのデータは無視される。
６．１．７ 読み出し制御
各バッファは、スケジューラからそのバッファに対して、 ”Ｈ”である出力許可信号が入力された場合においてのみ、そのバッファからセルを読み出す。
６．１．８ 読み出し異常処理
図１３８に示されるように、各バッファは、スケジューラからそのバッファに対して、出力許可信号が約７００ｎｓｅｃ（図１３５参照） 以内の時間間隔で入力された場合に、短い時間間隔で入力された出力許可信号は無視し、スケジューラからの次の出力許可信号によって、そのバッファからセルを読み出す。
６．１．９ バッファ輻輳制御
ＭＵＸ は、ＡＴＭ セルのヘッダ内のタグ領域に表示されるＰ ビット及びＣＯＮ ビット （図１２１参照） の各値のパターンに基づいて、ＭＵＸ 内の各バッファの輻輳制御を行う。
このバッファの輻輳制御用のデータは、交換機ソフトウエアが、局内制御通信を用いたＥＭＳＤ情報として設定する。この情報は、ＳＩＦＣＯＭ内のマイクロプロセッサからＤＭＵＸ内の各バッファに通知される。このバッファの輻輳時の品質制御、優先制御を行うために、９レベルの閾値を設定する必要性がある。設定される閾値を、図１３９に示す。
ＳＩＦＳＨ−Ａ ハードウエアリセット時には、セル廃棄処理開始閾値として、初期設定値である最大のバッファ長が設定される。セル廃棄が開始されると、Ｑａ、Ｑｂ、Ｑｃ、Ｑｄの各閾値に対応して廃棄されたセルの数がカウントされる。
各閾値は、以下に示される条件を満たすように局内制御通信を用いて設定される必要がある。この条件は、ハードウエアによってはチェックされない。
Ｑ０ ≧Ｑ１≧Ｑａ≧Ｑａ′＞０， Ｑ０≧Ｑ１≧Ｑｂ≧Ｑｂ′＞０
Ｑ０ ≧Ｑ１≧Ｑｃ≧Ｑｃ′＞０， Ｑ０≧Ｑ１≧Ｑｄ≧Ｑｄ′＞０
６．２ ＤＭＵＸ
６．２．１ 概要
図１４０に、ＳＩＦＳＨ−Ａ 内でのＤＭＵＸの位置 （ハッチングされた部分） を示す。
ＤＭＵＸは、ＡＳＳＷ又は縦続に接続された上位のＳＩＦＳＨ−Ａ からの高速下りハイウエイ上のＡＴＭ セルを、ＳＩＦＳＨ−Ａ 内の各個別部へ向かう低速下りハイウエイに向かうセルと、ＳＩＦＣＯＭ内のＳｉｇｎａｌ処理部に入力されるシグナリングセルに分離する。この分離は、各セルのヘッダ内のタグに基づいて行われる。
６．２．２ 機能
図１４１にＤＭＵＸの構成を、図１４２に交換機内のセルフォーマットを、また、図１４３に、ＤＭＵＸにおいて使用されるヘッダのマッチングビットのロケーションを示す。
ＤＭＵＸは、セルヘッダ内のＳＩＧ 、ＵＬ、ＴＡＧＣ、及びＣＯＭ の各データ （図１４２のハッチングされた部分） に基づいて、６２２Ｍｂｐｓ の高速下りハイウエイから、シェルフ内の最大で８個の個別部のそれぞれへ向かうセルと、シグナリングセルを分離する。そして、ＤＭＵＸは、前者は各個別部に接続される１５６Ｍｂｐｓ の低速下りハイウエイに送出し、後者はＳＩＦＣＯＭ内のＳｉｇｎａｌ処理部 （図１４０） に入力させる。この場合、ＤＭＵＸは、図１４１に示されるように、各個別部に対応して１１２ セル分のバッファを有する。
図１４１に示されるＤＭＵＸ内の各個別部に対応するセルドロッパ（Ｃｅｌｌ ＤＲＰ）は、入力セルのヘッダ内のＳＩＧ 、ＵＬ、ＴＡＧＣ、及びＣＯＭ の各データ （図１４２のハッチングされた部分） のパターンが、予め自装置に設定されているマッチングパターン（Ｓｈｅｌｆ／Ｌｉｎｅ ＩＤ）（図１４３参照） と一致するか否かを判定することにより、そのセルを自装置に接続されている１５６Ｍｂｐｓ の低速下りハイウエイにドロップさせるか否かを決定する。
６．２．３ ダイナミックタグマッチング
ＳＩＦＣＯＭは、ＤＭＵＸに対する図１４３に示されるマッチングパターンを、交換機ソフトウエアからの指示によって設定することができる、ダイナミックタグマッチング機能を有する。
ハードウエアによるデフォルトとしては、各ラインナンバーに応じたタグがハードウエアによって自律的に設定されるが、ホスト交換機とＢＲＬＣ （図３４参照） との間のアンビリカルリンクの設定時には、上述のダイナミックタグマッチング機能が必要となる。
即ち、ＢＲＬＣとの間に設定されるアンビリカルリンクを収容するＳＩＦＳＨ−Ａ には、９．において説明する回線プロテクション（Ｎ＋１方式）と呼ばれる冗長構成が要求される。この場合には、図１４４に示されるように、交換機ソフトウエアからＳＩＦＣＯＭ内のマイクロプロセッサを介して、アンビリカルリンクの本回線を収容する個別部に対応するＤＭＵＸ ０にはコマンドＡによって ＴＡＧＣ＝”１００” が設定され、アンビリカルリンクの予備回線を収容する個別部に対応するＤＭＵＸ ４にはコマンドＢによって ＴＡＧＣ＝”０００” が設定される。そして、本回線において障害が発生した場合には、ＤＭＵＸ ０とＤＭＵＸ ４にそれぞれ設定されている２つのＴＡＧＣの値がスワップされることにより、本回線と予備回線が切り替えられる。
６．２．４ バッファ監視
ＤＭＵＸ内の各バッファ （図１４１参照） では、それがバッファリングしているセル数 （キュー（ｑｕｅｕｅ） 長） がモニタされることにより、以下に示される輻輳制御が実行される。
（１） 現在のキュー長がマイクロプロセッサに通知される。
マイクロプロセッサからセル数の読み出し要求を受け付けると、セルカウント数がレジスタに移動させられると同時に、カウント数がリセットされる （リードリセット）。
（２） 図１４５に示される９レベルの閾値によって、輻輳制御が実行される。
このバッファの輻輳制御用のデータは、交換機ソフトウエアが、局内制御通信を用いたＥＭＳＤ情報として設定する。この情報は、ＳＩＦＣＯＭ内のマイクロプロセッサからＤＭＵＸ内の各バッファに通知される。
ＳＩＦＳＨ−Ａ ハードウエアリセット時には、セル廃棄処理開始閾値として、初期設定値である最大のバッファ長が設定される。
各閾値と各バッファにおけるバッファリング動作との関係を、以下に示す。
（１） キュー長が閾値ＱＡを越えた場合、バッファはその旨をマイクロプロセッサに通知すると同時に、マーキングセルの廃棄指示を、バッファ内の特には図示しないライトコントローラに通知する。マーキングセルとは、ヘッダ内のタグ領域に表示されるＰ ビット及びＣＯＮ ビット （図１４２参照） がセットされているセルをいう。なお、マイクロプロセッサから優先制御、品質制御の指定がない時は、バッファは、自律的に輻輳制御を開始する。
（２） キュー長が閾値ＱＡ′まで回復した場合、バッファはその旨をマイクロプロセッサに通知すると同時に、マーキングセルの廃棄の中止を、バッファ内のライトコントローラに通知する。なお、品質制御、優先制御が中止されるわけではなく、セルの廃棄のみが中止される。
（３） キュー長が閾値Ｑ１に達した場合、バッファは障害の発生をマイクロプロセッサに通知すると同時に、バッファに入力するセルが有効セルであってもバッファリング動作を中止するよう、ライトコントローラに通知する。
＊ 閾値ＱＢ、ＱＣ、ＱＤに関しても、上記（１） 、（２） 、（３） と同様の輻輳制御が実行される。
（４） ＤＭＵＸでは、優先制御と品質制御の間には特別な関係はない。即ち、優先制御、品質制御は、各々独立して行われ、各々の制御に対応する制御ビットを用いて行われる。
各閾値は、以下に示される条件を満たすように局内制御通信を用いて設定される必要がある。この条件は、ハードウエアによってはチェックされない。この条件が満足されない場合の、ＤＭＵＸでのバッファリング動作は保証されない。
Ｑ０＞Ｑ１＞ＱＡ＞ＱＡ′＞０ Ｑ０＞Ｑ１＞ＱＢ＞ＱＢ′＞０
Ｑ０＞Ｑ１＞ＱＣ＞ＱＣ′＞０ Ｑ０＞Ｑ１＞ＱＤ＞ＱＤ′＞０
６．３ ＶＣＣ
６．３．１ ＶＣＣ の位置
ＶＣＣ（Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ Ｃｏｎｔｒｏｌｌｅｒ） は、入力したＡＴＭ セルに付与されているＶＰＩ／ＶＣＩ（以下、入力ＶＰＩ／ＶＣＩ と呼ぶ） に対応するＶＰＩ／ＶＣＩ／ＴＡＧ（以下、出力ＶＰＩ／ＶＣＩ，ＴＡＧ という） をテーブル上で検索し、その出力ＶＰＩ／ＶＣＩ／ＴＡＧ をＡＴＭ セルに付与する。
ＶＣＣ の搭載位置は、２重化部であるＳＩＦＣＯＭに搭載される。
ＶＣＣ は、各回線毎に必要な機能であって本来は個別部に搭載されるべきであるが、下記に示される理由により、ＳＩＦＣＯＭ部へ搭載される。
今、ＶＣＣ が１重化された構成を有する個別部に搭載されると仮定する。また、図１４６に示されるように、加入者線Ａ（Ａ ｓｕｂ）から送信されたセルは加入者線Ｂ（Ｂ ｓｕｂ）で受信され、加入者線Ｃ（Ｃ ｓｕｂ）から送信されたセルは加入者線Ｄ（Ｄ ｓｕｂ）で受信されるものとする。
この仮定のもとで、図１４６に示されるように、加入円者Ａ（Ａ ｓｕｂ）に対応する個別部内のＶＣＣ において障害が発生して、加入者線Ａ（Ａ ｓｕｂ）から送信されたセルが加入者線Ｄ（Ｄ ｓｕｂ）に転送されるルーティングが行われてしまうとする。この結果、ＡＳＳＷ内の特定の方路にセルが集中してしまい、ＡＳＳＷ内の●印 （図１４６） で示される位置で輻輳が発生して、スイッチ障害が発生する恐れがある。最悪の場合には、１つの加入者線に対応するＶＣＣ での障害が、６４回線以上の回線に波及する恐れがある。
この場合、障害検出処理として、着信側におけるＭＣ （モニタリングセル） に対するモニタリングを考えることができる。この処理においては、発信側の各加入者線でモニタリングセル （図１４６のＭＣ１，ＭＣ２）が挿入され、そのセルが着信側の各加入者線上でモニタされることにより、障害が検出される。しかし、上述のスイッチ障害が発生した場合には、障害が発生した加入者線Ａ（Ａ ｓｕｂ）上で挿入されたモニタリングセルＭＣ１ も障害が発生していない加入者線Ｃ（Ｃ ｓｕｂ）上で挿入されたモニタリングセルＭＣ２ も共に、ＡＳＳＷ内で廃棄されてしまう。この結果、正常なモニタリングを行うことができなくなって、障害原因を特定することが困難となる。
また、スイッチ障害が発生した場合には、ＳＩＦＣＯＭ及びＡＳＳＷの系が切り替えられるが、障害は１重化された構成を有する個別部内のＶＣＣ で発生しているため、新たにアクティブ系となったＡＳＳＷにおいても、すぐにスイッチ障害が発生してしまう。
一方、ＶＣＣ が２重化された構成を有するＳＩＦＣＯＭに搭載された場合には、運用されるＳＩＦＣＯＭの系が、障害が発生しているＶＣＣ を含むＳＩＦＣＯＭの系から障害が発生していないＶＣＣ を含むＳＩＦＣＯＭの系に切り替えられることによって、障害を復旧させることができる。
また、系の切り替え後は、ＴＣＧ（Ｔｅｓｔ Ｃｅｌｌ Ｇｅｎｅｒａｔｏｒ）等を用いることにより、障害が発生したＶＣＣ を特定することも可能である。
以上に示した理由から、ＶＣＣ はＳＩＦＣＯＭ部へ搭載される。
６．３．２ ＶＣＣ 用メモリ量
ＶＣＣ 用メモリは、図１４７に示されるように、将来のＶＰ（Ｖｉｒｔｕａｌ Ｐａｓｓ）サービスを考慮して、２個のＶＣＣ テーブルを記憶する。
テーブル１（Ｔａｂｌｅ−１） は、入力ＶＰＩ（入力されたセルに付与されているＶＰＩ）をアドレスとして中間ＶＰＩ を検索するためのテーブルである。本実施例では、ＶＰサービスは行われないと仮定して、入力ＶＰＩ 値＝中間ＶＰＩ 値である。
テーブル２（Ｔａｂｌｅ−２） は、中間ＶＰＩ＋入力ＶＣＩ（入力されたセルに付与されているＶＣＩ）をアドレスとして出力ＶＰＩ／ＶＣＩ を検索するためのテーブルである。
６．３．３ 系間ＶＣＣ コピー
６．３．３．１ 目的
ＯＵＳ →ＩＮＳ 化手順で必要となる、系間コピーについて説明する。
６．３．３．２ 系間コピーの契機
系間コピーは、片系がアクティブ状態で片系がＯＵＳ 状態である状態における、ＯＵＳ →ＩＮＳ 化手順において実行される。
６．３．３．３ コピー対象情報
ＶＣＣ テーブル内に設定される全情報がコピー対象情報である。以下に、それらの情報を列記する。なお、括弧内は、それぞれの情報のビット数である。
（１） ＶＣＣ 設定の有効／ 無効指定 （１）
（２） ＣＬＰ（Ｃｅｌｌ Ｌｏｓｓ Ｐｒｉｏｒｉｔｙ） コピー制御 （１）
（３） 出力方路指定タグフィールド （８）
（４） シグナリング識別 （１）
（５） 上位／下位識別 （１）
（６） ＳＩＦＣＯＭ指定 （１）
（７） ＭＵＸ マルチキャスト表示 （１）
（８） ＡＤＳ１−ＳＥＬ 識別 （１）
（９） ＡＤＳ１−ＢＬＫ 識別 （１）
（１０） 品質クラス （１）
（１１） 装置内試験セル表示 （１）
（１２） 輻輳制御 （１）
（１３） 出力ＶＰＩ （８）
（１４） 出力ＶＣＩ （１６）
（１５） 分配接続（”０”固定） （１）
（１６） ペイロードタイプ （３）
（１７） スイッチ ＩＮ／ＯＵＴ表示 （１）
なお、ＶＣＣ テーブル内にはパリティビットがあるが、これはＶＣＣ テーブルに対する読み出し動作時にチェックされ、書き込み動作時に生成されるものであるため、コピー対象情報ではない。
６．３．３．４ ＩＮＳ 化処理手順
ＯＵＳ 状態からＩＮＳ 状態への状態の移行は、アクティブ系のＶＣＣ テーブルのＯＵＳ 系のＶＣＣ テーブルへのコピーを指示する ”コピー開始コマンド” がＣＣ （交換機プロセッサ） によって発行され、アクティブ系のＶＣＣ テーブルの内容が全てＯＵＳ 系のＶＣＣ テーブルにコピーされた後に、実行される。
また、 ”コピー開始コマンド” の発行前には、必ずＯＵＳ 系のＳＩＦＣＯＭに ”リセット要求コマンド” がＣＣによって発行され、ＯＵＳ 系のＳＩＦＣＯＭ内のＶＣＣ テーブルの内容がリセットされた後に、コピー処理が実行される。更に、ＯＵＳ 系のＳＩＦＣＯＭは、リセット完了後に、 ”リセット完了通知ステータス” をＣＣに報告する。このリセット処理により、アクティブ系のＳＩＦＣＯＭ内のＶＣＣ テーブルにおいて使用されているＶＰＩ／ＶＣＩ のみをＯＵＳ 系のＳＩＦＣＯＭ内のＶＣＣ テーブルにコピーすることが可能となり、コピー時間の短縮が図れる。
図１４８に、ＩＮＳ 化手順のアローダイアグラム（Ａｒｒｏｗ Ｄｉａｇｒａｍ） を示す。以下、この図面に沿って説明する。
まず、コピーが正常に終了すると、両系のＳＩＦＣＯＭからＣＣにコピー終了ステータスが報告される。もし相手系ＳＩＦＣＯＭの無応答などの系間通信障害等によってコピーが正常に終了しない場合は、コピー実行不可ステータスがＣＣに報告される。この結果、ＣＣは、コピーが失敗したとみなして、ＯＵＳ 系のＳＩＦＣＯＭを再度リセットする。両系のＳＩＦＣＯＭのどちらか一方からでもコピー実行不可ステータスが報告された場合に、ＯＵＳ 系のＳＩＦＣＯＭが再度リセットされる。図１４９に、各系のステータスとＣＣの処理を示す。
通常、ＶＣＣ テーブル内容の設定・解除コマンド （呼処理コマンド） は、ＣＣから両系のＳＩＦＣＯＭに対して独立に発行される。また、ＳＩＦＣＯＭは、ＶＣＣ コピー時にも呼処理コマンドを受け付けることが可能なように構成される。但し、ＶＣＣ コピー中は、ＣＣから両系のＳＩＦＣＯＭにコマンドが発行されるのではなく、アクティブ系のＳＩＦＣＯＭに対してのみコマンドが発行される。なぜなら、 ”呼処理コマンド” が、ＯＵＳ 系のＳＩＦＣＯＭに対してアクティブ系のＳＩＦＣＯＭに対してよりも速く到達しＯＵＳ 系のＳＩＦＣＯＭ内のＶＣＣ テーブルが新しい内容に更新されている状態で、アクティブ系のＳＩＦＣＯＭからのＶＣＣ テーブルのコピーによりＯＵＳ 系のＳＩＦＣＯＭ内のＶＣＣ テーブルの内容が古い内容に再設定されてしまう場合が想定されるからである。この矛盾状態の防止をハードウエアで行うことはプロトコルの複雑化とハードウエア規模の増大を招くため、アクティブ系のＳＩＦＣＯＭに対してのみ ”呼処理コマンド” が発行される。
従って、ＳＩＦＣＯＭの状態がコピー状態から運用状態へ遷移する場合に、コマンド／ステータスのすれ違いによりＣＣから旧ＯＵＳ 系のＳＩＦＣＯＭへの呼処理コマンドの指定が欠落してしまうことを防ぐプロトコルが必要となる。以下に、そのプロトコルの要点を列記する。
（１） アクティブ系のＳＩＦＣＯＭは、ＶＣＣ テーブルのコピーの終了後、 ”コピー終了ステータス” を報告する。
（２） ＣＣは、上記（１） のステータスを受信後、アクティブ系のＳＩＦＣＯＭに ”コピー終了通知コマンド” を発行する。
（３） アクティブ系のＳＩＦＣＯＭは、上記（２） のコマンドを受信する以前に受信した ”呼処理コマンド” は全て、他系にコピーする。上記（２） のコマンドを受信した後に受信した ”呼処理コマンド” は全て、自系に対してのみ実行し、他系へはコピーしない。
（４） ＯＵＳ 系のＳＩＦＣＯＭは、アクティブ系のＳＩＦＣＯＭからコピー終了通知を受信すると、ＣＣに ”コピー終了ステータス” を発行する。なお、上記（２） 〜（４） については、それらの時間的な前後関係は規定されない。
（５） ＣＣは、上記（４） のステータスを受信後、ＯＵＳ 系のＳＩＦＣＯＭに、 ”コピー終了通知コマンド” を発行する。
（６） ＣＣは、上記（５） のコマンドを送信後、ＯＵＳ 系のＳＩＦＣＯＭに ”オンラインモード設定コマンド” を発行する。
（７） ＣＣは、上記（３） 〜（６） の処理が実行される間にキュー（ｑｕｅｕｅ） に新たなスタンバイ系への ”呼処理コマンド” が保持されていれば、直ちにそのコマンドを発行する。
上記の（７） の処理以降、ＣＣは、アクティブ系及びスタンバイ系の各ＳＩＦＣＯＭに対して独立に ”呼処理コマンド” を発行する。
６．３．３．５ コピー実行不可報告
両系のＳＩＦＣＯＭは、ＶＣＣ テーブルのコピーが正常に終了するとコピー終了報告をＣＣに通知するが、それが正常に終了しない場合はコピー実行不可報告をＣＣに通知する。このコピー実行不可報告は、系間交絡における下記の障害が発生した時に通知される。
（１） タイムアウト
・アクティブ系のＳＩＦＣＯＭからのコピー開始要求に対して、ＯＵＳ 系のＳＩＦＣＯＭからのコピー開始要求がない場合
・ＯＵＳ 系のＳＩＦＣＯＭからのコピー開始要求に対して、アクティブ系からのコピー開始要求がない場合
・アクティブ系のＳＩＦＣＯＭからのコピー終了通知が無い場合
（２） パリティエラー検出
・転送中にパリティエラーが発生した場合
６．３．４ ＶＣＣ とＳＭＤＳサービスとの関係
ＳＩＦＣＯＭ内のＶＣＣ は、ＤＳ３−ＳＭＤＳインタフェース等の個別部から入力されたペイロード部にＳＭＤＳサービスのＬ２−ＰＤＵを含むＡＴＭ セルのヘッダ部に付加されているＶＰＩ／ＶＣＩ の値を、個別部で付加された特定値 （例えばＶＰＩ＝３Ｆ，ＶＣＩ＝０３ＦＦ）から、ＳＩＦＣＯＭとＳＭＤＳサービスを提供するＳＢＭＥＳＨ （図８参照） の間に張られるＰＶＣ（Ｐｅｒｍａｎｅｎｔ Ｖｉｒｔｕａｌ Ｃｉｒｃｕｉｔ：相手固定接続） を特定すると同時に、そのＡＴＭ セルを送出した個別部がが終端するＳＮＩ（Ｓｕｂｓｃｒｉｂｅｒ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ）を特定するＶＰＩ／ＶＣＩ の値に、付け替える。従って、ＳＩＦＣＯＭとＳＢＭＥＳＨの間に張られるＰＶＣ には、そのＳＩＦＣＯＭに接続されＳＭＤＳサービスに使用される個別部が終端するＳＮＩ の数に対応する数のＶＰＩ／ＶＣＩ の値が割り当てられることになる。また、ＳＩＦＣＯＭは、そのＡＴＭ セルの先頭に、そのＡＴＭ セルがＡＴＭ スイッチ内で自律的にスイッチングされてＳＢＭＥＳＨに転送されるようにするための、タグを付加する。
６．４ シグナリング処理（ＥＧＣＬＡＤ）
６．４．１ 概要
図１５０に、ＳＩＦＳＨ−Ａ 内でのＳｉｇｎａｌ処理部（ＥＧＣＬＡＤ）の位置を示す。
ＥＧＣＬＡＤ ＬＳＩは、ＳＩＦＳＨ−Ａ とＢＳＧＣ （図９４） の間の局内制御通信を実現させるために、簡易ＬＡＰ−Ｄ に基づくフレームとＡＴＭ セルとの間で相互に変換を行う。
マイクロプロセッサとＥＧＣＬＡＤ ＬＳＩは、デュアルポートＳＲＡＭ （図１５０に示されるＤＰＲＡＭ）を介して、ＬＡＰ−Ｄ レイヤ２フレームの通信を行う。
６．４．２ ＥＧＣＬＡＤ ＬＳＩの機能
ＥＧＣＬＡＤ ＬＳＩは、シグナリングセルの分解、組み立てを行うために、以下の機能を有する。
６．４．２．１ ＡＴＭ ヘッダチェック機能
ＥＧＣＬＡＤ ＬＳＩは、ＢＳＧＣからＡＳＳＷ （図９４参照） を経由して転送されてきたシグナリングセルのヘッダのうち、図１５１に示されるハッチングされた部分の内容をチェックする。そして、ＥＧＣＬＡＤ ＬＳＩは、上述のチェック結果がグッドとなったセルに基づき、ＬＡＰ−Ｄ フレームを組み立てる。ＥＧＣＬＡＤ ＬＳＩは、フレーム化されたデータをデュアルポートＳＲＡＭへ書き込み、受信完了フラグをセットすることにより受信フレームが存在することをマイクロプロセッサに通知する。
マイクロプロセッサは、そのフラグのセットを割り込み契機として、デュアルポートＳＲＡＭから受信フレームを読み出す。
６．４．２．２ ＡＴＭ ヘッダインサート機能
マイクロプロセッサは、ＬＡＰ−Ｄ レイヤ２フレームをデュアルポートＳＲＡＭに書き込み、書き込み完了をレジスタ経由でＥＧＣＬＡＤ ＬＳＩに通知する。
ＥＧＣＬＡＤ ＬＳＩは、書き込み完了通知を受けた後、デュアルポートＳＲＡＭ上のＬＡＰ−Ｄ レイヤ２フレームを読み出す。そして、ＥＧＣＬＡＤ ＬＳＩは、そのフレームに図１５２に示されるハッチングされたヘッダ部及びトレイラ部を挿入することにより、そのフレームをシグナリングセルに変換する。ＥＧＣＬＡＤ ＬＳＩは、このシグナリングセルを、外部か供給されるシェーピングクロックに同期して送出する。
７．試験， 保守
ＡＴＭ スイッチの監視・試験方法としては、以下に示されるものがある。
（１） ＭＣ （モニタリングセル） によるパス品質の監視
（２） ＴＣＧ（テストセルジェネレータ） による試験セルの導通試験
７．１ ＭＣによるパス品質の監視
図１５３に示されるように、入力側ＳＩＮＦ（Ｓｕｂｓｃｒｉｂｅｒ Ｉｎｔｅｒｆａｃｅ：加入者用個別部） において、ＭＣ （モニタリングセル） が挿入される。ＭＣは、パス毎に所定のセル間隔で挿入する必要がある。また、出力側ＳＩＮＦでは、出力ＶＰＩ／ＶＣＩ 毎に所定のセル間隔で挿入されているＭＣを監視する機能が必要である。
ＭＣを用いた監視は、アクティブ系に対してのみ有効である。なぜならば、スタンバイ系のＡＳＳＷを経由してきたＭＣは、全てスタンバイ系の出力側ＳＩＦＣＯＭにおいて廃棄されてしまい、図１５３の破線で示されるように、出力側ＳＩＮＦには到達しないためである。
従って、スタンバイ系のパス品質は、ＴＣＧ によってのみ試験される。
また、ＭＣを用いたパス品質の監視は、全てＳＩＮＦにおいて行われ、ＳＩＦＣＯＭでは行われない。
７．２ ＴＣＧによる試験セルの導通試験
ＴＣＧによる導通試験は、以下の試験を契機にして起動される。
（１） アクティブ系装置に対するＯｎ Ｄｅｍａｎｄ 試験
・アクティブ系での障害発生時における、保守者によるコマンド投入に基づく障害箇所の特定試験
（２） スタンバイ系装置に対するＯｎ Ｄｅｍａｎｄ 試験
・系の切替え前の、オンラインソフトによる正常性確認試験
（３） ＯＵＳ 系装置に対するＯｎ Ｄｅｍａｎｄ 試験と診断試験
・スタンバイ系の障害発生→ＯＵＳ 化時の、保守者によるコマンド投入に基づく障害箇所の特定試験
・診断試験
図１５４に示されるように、アクティブ系装置の障害箇所の特定試験及びスタンバイ系装置に対する系の切替え前の正常性確認試験のため、ユーザセルに対しては通常の処理を実行しＴＣＧ によって生成されたセルのみを折り返す ”セル ＢＹ セル折り返し機能” が、ＳＩＮＦ及びＳＩＦＣＯＭに搭載される。
”セル ＢＹ セル折り返し機能” とは、ＶＰＩ／ＶＣＩ 毎の折り返しを意味する。従って、交換機ソフトウエアは、ＳＩＦＣＯＭ又はＳＩＮＦ等の、折り返し機能を持つ装置に対して、折り返されるセルのＶＰＩ／ＶＣＩ 値をＭＳＤ によって通知する。
ＴＣＧによるスタンバイ系又は又はＯＵＳ 系に対する試験は２重化部に対してしか行えないため、図１５４における点線部分の正常性は確認することができない。従って、点線部分の正常性は、ハードウエアによる監視機能 （パリティパイロット信号のループバック機能等） を用いて監視され、その部分で障害が発生した時にはＭＳＣＮ情報によって通知される。
また、ＯＵＳ 系装置は、アクティブ系装置及びスタンバイ系装置と同様に、 ”セル ＢＹ セル折り返し機能” を持つが、 ”全セル一括折り返し機能” も起動することができる。この機能も、交換機ソフトウエアからのＭＳＤ 情報によって起動される。
８．障害処理
８．１ 障害検出ポイントと通知方式
ＳＩＦＳＨ−Ａ に関する障害処理について、障害モード毎に障害の検出・通知方式を以下に示す。
８．１．１ 障害モード
（１） ＯＢＰ 障害 （各パッケージに搭載されるＯＢＰ の障害）
（２） パッケージ抜け障害
（３） ヒューズ断障害
（４） ＳＩＦＣＯＭパッケージ前面コネクタ抜け障害
（５） パッケージ誤挿入障害
（６） 個別部パッケージ障害 （１重化部障害）
（７） ＳＩＦＣＯＭパッケージ障害 （２重化部障害）
ａ）個別部インタフェース部障害
ｂ）共通部障害
（８） 個別部−ＳＩＦＣＯＭインタフェース障害 （１重化／二重化交絡部障害）
８．１．２ ＯＢＰ 障害
この障害については、パート２の１４．１．２で説明した。
８．１．２．１ 個別部ＯＢＰ 障害
この障害については、パート２の１４．１．３で説明した。
８．１．２．２ ＳＩＦＣＯＭにおけるＯＢＰ 障害
この障害は、図１５５に示されるように、障害監視対象の系のＳＩＦＣＯＭに対するメイト系のＳＩＦＣＯＭにおいて、ＯＢＰ 障害レジスタの値が監視されることによって、検出される。
ＯＢＰ のＬＥＤ 出力端子の出力は、正常時に開放状態、異常時にグランド状態となる。このため、このＬＥＤ 端子の出力がグランド状態になったときにＯＢＰ 障害レジスタに障害値が設定される。
ＳＩＦＣＯＭは、４枚のパッケージによって構成され、それぞれのパッケージにＯＢＰ が搭載されているため、これら全てのＯＢＰ のＬＥＤ 出力端子を接続する信号線がメイト系ＳＩＦＣＯＭに接続される。
８．１．３ パッケージ抜け障害
８．１．３．１ 個別部パッケージ 抜け
この障害については、パート２の１４．１．４で説明した。
８．１．３．２ ＳＩＦＣＯＭパッケージ抜け
この障害は、図１５６に示されるように、障害監視対象の系のＳＩＦＣＯＭに対するメイト系のＳＩＦＣＯＭにおいて、監視信号線の電圧開放状態が検出されることによって、検出される。
８．１．３．３ パワーパッケージ抜け
この障害は、図１５７に示されるように、障害監視対象の系のＳＩＦＣＯＭに対するメイト系のＳＩＦＣＯＭにおいて、ループ信号線の状態が監視されることによって、検出される。
８．１．４ ヒューズ断障害
８．１．４．１ 個別部用ヒューズ断障害
この障害については、パート２の１４．１．５で説明した。
８．１．４．２ ＳＩＦＣＯＭ用ヒューズ断障害
この障害は、図１５８に示されるように、障害監視対象の系のＳＩＦＣＯＭに対するメイト系のＳＩＦＣＯＭにおいて、ＳＩＦＣＯＭ用ヒューズに接続される信号線の状態が監視されることによって、検出される。
なお、この障害の検出時には、８．１．３．２で説明したＳＩＦＣＯＭパッケージ抜け障害も同時に検出されるが、ＳＩＦＣＯＭ内のファームウエアによってヒューズ断障害の検出が優先され、交換機ソフトウエアにはヒューズ断障害の発生のみが通知される。
８．１．５ ＳＩＦＣＯＭパッケージ前面コネクタ抜け障害
８．１．５．１ ５０芯同軸フラットケーブル障害
（１） ＡＳＳＷ→上位シェルフ→下位シェルフ
ＡＳＳＷに接続される下り５０芯同軸フラットケーブルの断障害として、７８Ｍｂｐｓクロック及びセルフレームパルス（ＣＦＰ） の断が、図１５９に示される構成によって検出される。
検出された障害は、障害監視対象の系のＳＩＦＣＯＭに対するメイト系のＳＩＦＣＯＭを経由して、交換機ソフトウエアに通知される。
ＡＳＳＷからの７８Ｍｂｐｓクロック及びＣＦＰ は下位のシェルフへも分配されるため、これらの障害は、上位のシェルフで検出されると同時に下位のシェルフでも検出され、下位のメイト系ＳＩＦＣＯＭからも交換機ソフトウエアに通知される。
（２） 下位シェルフ→上位シェルフ→ＡＳＳＷ
図１６０に示されるように、上記（１） に関する図１５９と同様の検出手段が、上位シェルフ及び下位シェルフの双方に設けられる。但し、図１６０に示されるように、下位のシェルフの検出出力はマスク処理される。上位のシェルフにおいて検出されたクロック断障害は、自系 （監視対象の系） のＳＩＦＣＯＭから交換機ソフトウエアに通知される。
８．１．５．２ ５０芯ＴＤバスケーブル障害
このケーブルによって、上位シェルフから下位シェルフに、セルの書き込み通知信号及びセルの出力許可信号 （６．１．３等を参照） が伝送される。このケーブルの障害は、図１６１に示されるように、ケーブル内の空きピンが上位シェルフにおいて接地され、そのピンの状態が下位シェルフで監視されることにより、検出される。
８．１．６ パッケージ 誤挿入障害
この障害については、パート２の１４．１．６で説明した。
８．１．７ 個別部パッケージ障害
この障害については、パート２の１４．１．７で説明した。
８．１．８ ＳＩＦＣＯＭパッケージ障害
ＳＩＦＣＯＭ内の障害は、以下の２種類に大別される。
（１） 個別部インタフェース部障害
（２） 共通部障害
図１６２に障害が発生する構成部分について示し、図１６３に、障害ポイントと、検出論理・検出箇所、障害通知方法、及び検出周期を示す。
９．回線プロテクション（Ｎ＋１方式）
９．１ Ｎ＋１ プロテクション方式の概要
ＢＲＣＬ（Ｂｒｏａｄｂａｎｄ Ｒｅｍｏｔｅ Ｌｉｎｅ Ｃｏｎｃｅｎｔｒａｔｏｒ：広帯域遠隔回線集線装置、図３４参照） 又はＢＲＳＵ（Ｂｒｏａｄｂａｎｄ Ｒｅｍｏｔｅ ｌｉｎｅ Ｓｗｉｔｃｈｉｎｇ Ｕｎｉｔ：広帯域遠隔回線交換装置） とホスト交換機の間の伝送路障害発生時における加入者パス張り替え制御方式として、Ｎ＋１ プロテクション方式が採用される。
本実施例では、ホスト交換機からＢＲＬＣ等を制御するためのインバンド局内制御通信 （Ｉｎ−Ｂａｎｄ Ｓｉｇｎａｌｉｎｇ）のルートが予め２本用意され、その２本のルートは異なる伝送路に収容される。この結果、１つの伝送路での障害発生時にも、ホスト交換機からＢＲＬＣへの制御の継続が可能となっている。
更に、本実施例では、図１６４に示されるように、ホスト交換機とＢＲＬＣとがＮ本のアンビリカル回線によって接続されている場合、このＮ本の回線の何れかにおいて障害が発生しても、その回線を予備回線（Ｐ回線） に切り替えることができる。
９．２ 回線の切り替えのシーケンス
アンビリカル回線の障害検出は全て、個別部（ＯＣ３Ｃ 又はＤＳ−３、図９４参照） において行われる。
検出された回線障害は、ＥＭＳＣＮ 情報として個別部からＳＩＦＣＯＭに通知され、ＳＩＦＣＯＭからＢＳＧＣを経由して交換機ソフトウエアへ通知される。
このＥＭＳＣＮ 通知は障害代表通知であり、障害詳細情報の読み出しは、交換機ソフトウエアから個別部へのコマンド要求に基づいて行われる。
個別部は、このコマンドに対するレスポンスとして、障害詳細情報を交換機ソフトウエアへ通知する。
図１６５に、回線プロテクション処理における回線の切り替えシーケンスを示す。
９．３ 予備回線へのＶＣＣ の設定
Ｎ本の本回線に対応するＶＣＣ テーブルと全く同じ内容のＶＣＣ テーブルが予め予備回線に設定されており、本回線の何れかに障害が発生した場合に、即座に予備回線に切り替えることができる。
従って、本回線及び予備回線共に同じハードウエア規模のＶＣＣ テーブルを有するため、アンビリカル回線にアサイン可能なＶＰＩ／ＶＣＩ は、以下の制限を満足する必要がある。
（１） Ｎ本の本回線に設定される各ＶＰＩ／ＶＣＩ は、ユニークであること。
（２） Ｎ本の本回線に設定されるＶＰＩ／ＶＣＩ の種別は、２^１６を超えないこと。
（３） 本回線へのＶＣＣ 設定コマンドの発行と予備回線へのＶＣＣ 設定コマンドの発行は同時に行われること。
なお、上述した制限は、ホスト側ＳＩＦＳＨ とＢＲＬＣ側ＲＭＸＳＨ の双方に対する制限である。
９．４ 予備回線への切り替え
この機能については、６．２．３で説明した。
９．５ 切り替えコマンド
ＳＩＦＣＯＭ及びＲＭＸＣＯＭ共に、縦続接続構成を採ることができ、この場合に、上位シェルフと下位シェルフはそれぞれ独立したマイクロプロセッサによって制御される。従って、本回線と予備回線が上位シェルフと下位シェルフにまたがって収容されることを想定すると、縦続接続が行われた場合と行われない場合とで本回線から予備回線への切り替えコマンドの効果が異ならないようにするために、図１６６に示されるコマンドフォーマットが採用される。
図１６６に示されるように、このコマンドは、タグ値の変更を行うユニットの識別番号（Ｕｎｉｔ Ｎｏ．）とタグ値（ＴＡＧＣ）のみの情報を有する。即ち、切り替え元及び切り替え先 （プロテクションライン） のそれぞれに対して、タグ値の切り替えコマンドが発行されることになる。
【０００８】
＜パート４＞
パート４では、ＡＴＭ スイッチであるＡＳＳＷＳＨ （ＡＴＭ 加入者スイッチシェルフ） の詳細について説明する。
１．概要
１．１ 機能の概略
ＡＴＭ スイッチである図８に示されるＡＳＳＷＳＨは、上り方向及び下り方向のそれぞれ毎に、１面の４×４のＡＴＭ スイッチング機能を有するＡＳＳＷＳＨ−Ａと、タイミング信号作成機能を有するＣＬＫＳＨ−Ａ から構成される。
ＡＳＳＷＳＨ−Ａは、それぞれ６２２Ｍｂｐｓ の伝送速度を有する４本の入力ＡＴＭ ハイウエイ上のセルを、同じくそれぞれ６２２Ｍｂｐｓ の伝送速度を有する４本の出力ＡＴＭ ハイウエイの何れか１本にスイッチさせる能力をもっている。このスイッチングは、ＡＴＭ セル内のタグ領域に書き込まれたルーティング情報に基づいて行われる。
２．装置構成
２．１ 装置構成
図１６７に、ＡＳＳＷＳＨ−Ａの内部構成を示す。
図１６７において、ＳＷＭＤＸ（ＨＭＸ０３Ａ） は、ＳＩＦＳＨ 、ＳＢＭＥＳＨ、又はＢＳＧＣＳＨ （図８参照） に対するインタフェースである。
ＳＷＭＸ（ＨＳＲ００Ａ）は、スイッチマトリックス部分である。
ＳＣＬＫ（ＨＴＧ０２Ａ）は、ＣＬＫＳＨ−Ａ（ＨＴＧ００Ａ） で生成されたタイミング信号を、ＳＷＭＤＸ（ＨＭＸ０３Ａ） 、ＳＷＭＸ（ＨＳＲ００Ａ）、又はＳＷＣＮＴ（ＨＳＲ０１Ａ） に供給する。
ＳＷＣＮＴ（ＨＳＲ０１Ａ） は、ＩＮＦＡ（Ｉｎｔｅｒｆａｃｅ ｔｙｐｅ Ａ）を介して特には図示しないシステムバスに接続され、ＳＷＭＤＸ（ＨＭＸ０３Ａ） 、ＳＷＭＸ（ＨＳＲ００Ａ）、又はＳＣＬＫ（ＨＴＧ０２Ａ）とＣＣ （交換機プロセッサ） の間の制御データの通信を中継する。
３．インタフェース
３．１ 通話路系
図１６８に、通話路系の接続構成を示す。
通話路系の信号は、５０芯フラット同軸ケーブルを使用してＳＷＭＤＸ と接続される。
６２２Ｍｂｐｓ のＡＴＭ ハイウエイ（ＨＷ）上の信号は、８ビットパラレルデータ （１ビットあたり７２Ｍｂｐｓの伝送速度を有する） と、そのデータのためのパリティ信号、７８ＭＨｚ のクロック、セルの先頭を示すセルフレームパルス、セルの有効・無効を示すセルイネーブル信号からなる。これらの信号は全て、ＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ：エミッタ結合論理） の回路構成を有する平衡伝送を用いたインタフェースを有する。また、ケーブルの接続の有無を示すＪＳＯＵｘＮ信号は、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ：トランジスタ−トランジスタ論理） の回路構成を有する非平衡伝送を用いたインタフェースを有する。
パリティは、８ビットパラレルデータに対する奇数パリティであり、イネーブルは含まない。また、ＡＴＭ スイッチの入力部では有効セルについてのみそのパリティがチェックされ、ＡＴＭ スイッチの出力部でも有効セルについてのみパリティが付与される。無効セルの情報フィールド （ペイロード） のデータの内容は保証されない。
図１６９に、図１６８又は図１６７に示されるＳＷＭＤＸ と６２２Ｍｂｐｓ のＡＴＭ ハイウエイの間のインタフェースにおける信号タイミングを示す。また、図１７０に、そのインタフェースにおけるセルフォーマットを示す。
３．２ 制御系
図１６７に示されるように、ＡＳＳＷＳＨ−Ａ及びＣＬＫＳＨ−Ａ は、ＳＷＣＮＴ（Ｓｗｉｔｃｈ Ｃｏｎｔｒｏｌｌｅｒ） 及びＩＮＦＡ（Ｉｎｔｅｒｆａｃｅ ｔｙｐｅ Ａ） を介して特には図示しないシステムバスと接続されることにより、特には図示しないＣＣによって制御される。
ＳＷＣＮＴ（Ｓｗｉｔｃｈ Ｃｏｎｔｒｏｌｌｅｒ） （図１６７参照） は、アクティブ系及びスタンバイ系の両方の系のＩＮＦＡとの間で、系間交絡インタフェースを有する。ＳＷＣＮＴ とＡＳＳＷＳＨ−Ａ内の各ブロックは、プロセッサデータバス及びアドレスバスによって接続される。
各ブロックに対する制御としては、障害監視が主となる。この場合、障害結果には、ＭＳＣＮによってＩＮＦ 経由でＣＣへ通知されるものと、イベントによってＣＣに通知されるものの、２種類のものがある。
図１７１に、ＩＮＦＡとＡＳＳＷＳＨ−Ａの間のインタフェースを示す。
また、ＳＷＣＮＴ は、両方の系のＩＮＦＡに対するインタフェースだけでなく、他方の系のＳＷＣＮＴ に対するインタフェースも有している。図１７２に、自系のＳＷＣＮＴ と他系のＳＷＣＮＴ の間のインタフェースを示す。
ＡＳＳＷＳＨ−Ａの制御系機能としては、スイッチモジュール内の制御機能の他に、各端末装置に対するアクティブ／スタンバイ制御機能がある。図１６７及び図１６８に示されるように、ＳＷＣＮＴ は、ＳＷＭＤＸ を介して、ＳＷＭＸの両サイド（ｓｉｄｅ０，ｓｉｄｅｌ：ＳＷＭＸ の左右の位置） の３２本の出力６２２Ｍｂｐｓハイウエイに対応して３２個の出力部を有しており、ここから図１６７等には特には図示しないＳＷＴＩＦ を介して、図１７３に示されるタイミングで系選択信号及びそのストローブ信号を送信する。なお、系選択信号は、アクティブ系／スタンバイ系を表示する信号ではないため、両系において同じ極性の信号として出力される。各端末装置は、系選択信号に関する図１７４に示される系選択論理に基づいて、システム内のアクティブ系装置を選択する。
３．３ クロック系
ＡＳＳＷＳＨ−Ａ内の各装置は、図１６７に示されるＳＣＬＫが、ＣＬＫＳＨ−Ａ から受信された１０．３６８ＭＨｚ のクロックに基づいて作成する１５５．５２ＭＨｚ のクロックによって動作する。
それぞれ２つの系からなるＡＳＳＷＳＨ−ＡとＣＬＫＳＨ−Ａ は系間交絡を有しており、何れの系のクロックがＡＳＳＷＳＨ−Ａ内で使用されるかは、ＡＳＳＷＳＨ−Ａ内において自律的に選択される。また、ＡＳＳＷＳＨ−Ａ内において、片系のＣＬＫＳＨ−Ａ のクロックの断が検出されその系がマスター系であった場合には、自律的に系が切り替えられる。
ＡＳＳＷＳＨ−Ａ内のクロック系統としては、ＳＷＭＤＸ 及びＳＷＭＸの各ブロックに、１５５．５２ＭＨｚ のクロック及びその２７クロックに１回のセルフレームパルスが渡され、各ブロック内でのバッファ読み出しに使用される。
３．４ ＡＳＳＷＳＨ−Ａ内ブロック間インタフェース
以下に、ＡＳＳＨＳＨ−Ａ内の各ブロック間のインタフェースを示す。
図１７５及び図１７６に、図１６７に示されるＳＷＭＸに関する外部インタフェースを示す。
図１７７及び図１７８に、図１６７に示されるＳＷＭＤＸ に関する外部インタフェースを示す。
図１７９及び図１８０に、図１６７に示されるＳＷＣＮＴ に関する外部インタフェースを示す。
４．詳細機能
図１８１に、ＡＳＳＷＳＨ−Ａを構成する各ブロックの詳細な機能を示す。
図１８２に、図１６７に示されるＳＷＭＤＸ を構成する各ブロックを示し、図１８３に、それら各ブロックの機能を示す。
図１８４に、図１６７に示されるＳＷＭＸを構成する各ブロックを示し、図１８５に、それら各ブロックの機能を示す。
図１８６に、図１６７に示されるＳＷＣＮＴ を構成する各ブロックを示し、図１８７に、それら各ブロックの機能を示す。
図１８８に、ＳＷＴＩＦ（図１６７等には特には図示しない） を構成する各ブロックを示し、図１８９に、それら各ブロックの機能を示す。
図１９０に、図１６７に示されるＳＣＬＫを構成する各ブロックを示し、図１９１に、それら各ブロックの機能を示す。
５．トラヒックコントロール
５．１ セル廃棄クラス
本実施例では、Ａｓｓｕｒｅｄ サービスとＮｏｎ ａｓｓｕｒｅｄ サービスを提供するため、交換機システム内では、図１９２に示されるセル廃棄クラスが規定される。
図１９２において、ＣＬＰ 、Ｐは、各々ＡＴＭ セルのヘッダ内のＣＬＰ ビット、Ｐ ビットに対応しておりシステム内では、ＣＬＰ ビットはＡｓｓｕｒｅｄ サービスの品質制御に使用され、Ｐ ビットはＡｓｓｕｒｅｄ サービスとＮｏｎ−ａｓｓｕｅｒｄ サービスを区別するために使用される。
ＡＳＳＷＳＨ−Ａ内においては、Ａｓｓｕｒｅｄ サービスとＮｏｎ−ａｓｓｕｒｅｄ サービスを区別する制御のみが行われ、従って、Ｐ ビットのみがその制御に使用される。輻輳時にはＮｏｎ−ａｓｓｕｒｅｄ サービスが指定されたセルは廃棄される
５．２ 輻輳制御
図１９２に示されるセル廃棄クラスの制御機能は、ＡＳＳＷＳＨ−Ａ内では、ＳＷＭＸと、ＳＷＭＤＸ 内の２．４Ｇｂｐｓ／６２２Ｍｂｐｓ ＤＭＵＸ部に設けられる。輻輳制御として、ＬＳＩ 内のセルバッファに対し閾値（Ｘｐ）が設定され、バッファにおけるキュー（ｑｕｅｕｅ） 長がその閾値（Ｘｐ）を越えた場合に、Ｐ ビットに１が設定されているセルが廃棄され、キュー長がその閾値（Ｘｐ）を下回った場合に上述のセル廃棄が中止される。
５．２．１ ＳＷＭＸ内輻輳制御
図１８４に示されるように、ＳＷＭＸはＳＷＣＮＴ ＬＳＩ とＡＴＭＳＷ ＬＳＩ によって構成される。そして、ＡＴＭＳＷ ＬＳＩ 内のキュー長をＳＷＣＮＴ ＬＳＩ が管理しており、ＳＷＣＮＴ ＬＳＩ は、そのキュー長が閾値を越えた場合に、ＡＴＭＳＷ ＬＳＩ に対して廃棄指示を出力する。
バッファの閾値は、初期設定手順において、ＣＣによってＳＯコマンドを用いて設定される。この場合、ファームウエアの初期設定時には、上述の閾値として、デフォルト値Ｘｐ＝Ａ８（Ｈ）が設定される。ＳＯコマンドのパラメータとしてサイドを指定することができるため、ＳＷＭＸの両サイド （ｓｉｄｅ０，ｓｉｄｅｌ：図１６８におけるＳＷＭＸの左右の位置） で、独立した閾値を設定することが可能である。
５．２．２ ＳＷＭＤＸ 内輻輳制御
ＳＷＭＤＸ 内の２．４Ｇｂｐｓ／６２２Ｍｂｐｓ ＤＭＵＸ部は、図１８２に示されるＡＤＭＵＸ ＬＳＩ に設けられる。そして、このＳＬＩ に対して閾値が設定されることにより、輻輳制御が行われる。
ＳＷＭＤＸ の場合と同様に、バッファの閾値は、初期設定手順において、ＣＣによりＳＯコマンドを用いて設定される。この場合、ファームウエアの初期設定時には、上述の閾値として、デフォルト値Ｘｐ＝７１（Ｈ）が設定される。同一のＡＳＳＷＳＨ−Ａ内のＳＷＭＤＸ には、サイドに係わらず、同一の閾値 （ＳＯコマンドにより指定された閾値） が設定される。
５．２．３ セル廃棄
輻輳，輻輳制御、又は障害等により、ＡＳＳＷＳＨ−Ａ内でセル廃棄が発生する場合がある。このとき、セル廃棄の発生がＣＣに通知されるが、その通知処理は、ＳＷＭＸとＳＷＭＤＸ とでは異なる。以下に、ＳＷＭＸとＳＷＭＤＸ のそれぞれにおけるセル廃棄発生の通知処理を示す。
ＳＷＭＸにおいては、セル廃棄は障害とみなされる。セル廃棄発生の通知時には、ＭＳＣＮ内の第２２ビットの ”ＳＷ内障害” がセットされると共に、詳細障害データ内にセル廃棄が発生したＳＲＭ（Ｓｅｌｆ Ｒｏｏｔｉｎｇ Ｍｏｄｕｌｅ）の入力ハイウェイが表示される。障害データについては、７．において詳細に説明する。
ＳＷＭＤＸ において、セル廃棄は障害とはみなされない。ＳＷＭＤＸ 内の６２２Ｍｂｐｓ／２．４Ｇｂｐｓ ＭＵＸ 部はＳＴＭ であるため廃棄は発生せず、廃棄箇所は２．４Ｇｂｐｓ／６２２Ｍｂｐｓ ＤＭＵＸ部に特定される。この部分での１５分毎のセル廃棄数が、５．３に示すトラヒック測定処理によってカウントされる。そして、このカウント値が、ＣＣによって読み取られることにより、セル廃棄の発生が認識される。
５．３ トラヒック測定処理
ＡＳＳＷＳＨ−Ａ内では、ネットワークの態管理のため、パフォーマンスモニタに類似する機能として、２．４Ｇｂｐｓ／６２２Ｍｂｐｓ ＤＭＵＸ部における以下に示されるセル数がカウントされる。
（１） 各６２２Ｍｂｐｓ ハイウエイ毎の通過セル数（Ｐ＝０）
（２） 各６２２Ｍｂｐｓ ハイウエイ毎の通過セル数（Ｐ＝１）
（３） 各６２２Ｍｂｐｓ ハイウエイ毎の廃棄セル数（Ｐ＝０）
（４） 各６２２Ｍｂｐｓ ハイウエイ毎の廃棄セル数（Ｐ＝１）
上述した各パラメータは、ＣＣからの１５分毎の通知をトリガとして、１５分毎に収集される。
図１９３は、トラヒック測定回路のブロック図である。
セル数のカウントは、ＡＤＭＵＸ ＬＳＩ（図１８２） １からの図１９３に示される出力Ｌ，Ｖ，Ｈ に基づいて行われ、外部のＲＡＭ ４、５に値が保持される。
トラヒックのカウントは、ハイウェイ毎に８ビットのカウンタ２、３により約２５μｓｅｃ の周期でカウントされる。カウント値は、セレクタ（ＳＥＬ） ８及びアダー（ＡＤＤ） ９を介して、ＲＡＭ ４又は５の特定アドレスに格納される。次の周期には、ＲＡＭ ４又は５からセレクタ（ＳＥＬ） ６又は７を介して読み出されたカウント値と、セレクタ（ＳＥＬ） ８を介してカウンタ２又は３から読み出された次のカウント値とが、アダー（ＡＤＤ） ９で加算され、上述の特定アドレスに再度格納される。ＴＧ１０は、ＣＣからの１５分毎の通知を受信する毎に、セレクタ（ＳＥＬ） ６〜８に切り替え指示を出力すると共に、カウント値の書き込みが行われるＲＡＭ をＲＡＭ ４又は５に切り替える。この結果、カウント値の書き込みが行われなくなったＲＡＭ ４又は５には、上記通知の直前の１５分間のカウント値が保持される。次の１５分間のカウントは、新たにカウント値の書き込みが行われるようになったＲＡＭ ４又は５を用いて行われる。
ＣＣからの１５分毎の通知の後、ファームウエアによって、カウント値の書き込みが行われなくなったＲＡＭ ４又は５にから、各カウント値が読み出される。読み出された各カウント値は、ＣＣからＳＯコマンドによってカウント値の読み出しが要求されるまで、ファームウエアに保持される。
図１９４に、図１９３に示されるトラヒック測定回路の動作タイミングチャートを示す。図１９４に示される信号Ａ〜Ｅは、図１９３に示される信号Ａ〜Ｅに対応している。
６．ファームウエア機能
ＡＳＳＷＳＨ−Ａは、スイッチ内制御機能、ＩＮＦＡインタフェース機能として、ＳＷＣＮＴ 内にファームウエアを有する。
以下に、ファームウエアの機能及びそれとハードウエアとのインタフェースを示す。
６．１ ＩＮＦＡインタフェース
ＡＳＳＷＳＨ−ＡとＩＮＦＡとのインタフェースは、データバス（ＳＢＯ〜ＳＢ７７） 上に規定フォーマットを有する。
このフォーマットに基づく情報転送には、以下の種類がある。
（１） ＣＣ アクセス（ＩＮ 命令）
（２） ＣＣ アクセス（ＯＵＴ命令）
（３） ＤＭＡ アクセス （リード）
（４） ＤＭＡ アクセス （ライト）
図１９５に、ＣＣアクセス（ＩＮ 命令） のタイミングチャート（（ａ）図） 及びアドレス／データフォーマット（（ｂ）図） を示す。
図１９６に、ＣＣアクセス（ＯＵＴ命令） のタイミングチャート（（ａ）図） 及びアドレス／データフォーマット（（ｂ）図） を示す。
図１９７に、ＤＭＡ アクセス （リード） のタイミングチャート（（ａ）図） 及びアドレス／データフォーマット（（ｂ）図） を示す。
図１９８に、ＤＭＡ アクセス （ライト） のタイミングチャート（（ａ）図） 及びアドレス／データフォーマット（（ｂ）図） を示す。
また、ＡＳＳＷＳＨ−Ａにおいて受信したオーダーは、そのアドレスの第４ワード目の下位４ビットの値によって、図１９９に示される各オーダーに分類される。各オーダーの受信時におけるＡＳＳＷＳＨ−Ａ内での処理を以下に示す。

６．２ 装置内ハードインタフェース
ファームウエアとＡＳＳＷＳＨ−Ａ内の各ブロックとのインタフェースは、ＳＷＣＮＴ からのデータバス上の特定フォーマットによるオーダー及びレスポンスにより行われる。
６．３ 障害処理
６．３．１ 障害検出
ＳＷＣＮＴ 内のファームウエアの主な機能は、ＡＳＳＷＳＨ−Ａ内の障害情報の収集と、その障害情報の上位装置（ＣＣ）への通知である。
図２００に、ＭＳＣＮにより通知が行われる場合における障害検出手順を示す。また、図２０１に、自律的にステータスが通知される場合における障害検出手順を示す。
ＡＳＳＷＳＨ−Ａ内の何れかのブロックで障害が発生した場合に、そのブロックは、ＳＷＣＮＴ 内のファームウエアに対して割り込みをかけるとともに、６．２に示したレスポンスを用いてその障害内容をそのファームウエアに通知する。
インタラプトハンドラ （ＩＮＴＯハンドラ） は、障害内容を障害処理タスクへ通知するための障害通知データ （メッセージボックス：ＭＳＧ ＢＯＸ） を作成して、障害処理タスクを起床させる。
障害処理タスクは、メッセージボックスの内容に基づいて詳細障害データを更新し、その内容がＭＳＣＮ内の障害ならばＭＳＣＮテーブルも更新する。
上述した処理は、以下の（１） 〜（３） の処理モジュールによって実現される。

各ブロックから障害が通知される毎に上記（１） のアラーム割り込みハンドラにより障害カウンタ （後述する図２３１参照） が更新される。その障害が固定障害である場合には障害が通知される毎に障害カウンタがインクリメントされ、その障害が間欠障害である場合には障害カウンタはインクリメントされないか又はインクリメントの割合が少ない。従って、上記（２） の周期起動タスクにおいて、障害カウンタの値が判定されることにより、各ブロックから通知される障害が間欠障害であるか固定障害であるかが判定される。
６．３．２ メッセージボックス
図２０２に、障害処理タスクが処理するメッセージボックスの基本フォーマットを示す。
（１）ＳＣＬＫから片系クロックの断が通知される場合の図２０２に示されるフォーマットを有するメッセージボックスの内容は、以下の通りである。
回線アドレス ：ＯｘＦＦ
コントロールフィールド ：Ｏｘ０６
ＭＳＣＮ設定ｂｉｔ ：Ｏｘ００
付加情報 ：Ｏｘ０２／Ｏｘ０４ （０系／１系）
障害内容 ：Ｏｘ００００４０００
メッセージボックスアドレス ：１９ＢＢＡ（Ｈ）
（２）ＳＷＭＸ、ＳＷＭＤＸ 、ＳＣＬＫなどから片系断以外の通常障害が通知される場合の図２０２に示されるフォーマットを有するメッセージボックスの内容は、以下の通りである。
回線アドレス ：ＯｘＦＦ
コントロールフィールド ：Ｏｘ０３
ＭＳＣＮ設定ｂｉｔ ：障害内容による （既存値にＯＲで書き込み）
付加情報 ：Ｏｘ００
障害内容 ：障害内容による （既存値にＯＲで書き込み）
メッセージボックスアドレス ：１９ＢＢＡ（Ｈ）
更に図２０３に、上記（２） に示される通常障害における図２０２に示されるフォーマットを有するメッセージボックス内の障害内容書き込みデータを示す。図２０３において、表示 ”内” 又は ”間” は、障害がパッケージ内のものであるかパッケージ間のものであるかを示す表示である。この識別は、６．２で示したフォーマットを用いて通知される各装置の障害内容に基づいて行われる。
６．４ 自己診断
ＳＷＣＮＴ 内のファームウエアは、ＣＣ （交換機プロセッサ） から自己診断設定コマンドを受信すると、オーダーによって各障害監視機能の診断を行う。
ファームウエアは、６．２において示したオーダー群のうち、以下に示されるオーダーを発行し、その結果を診断する。
（１） ＳＷＭＸ 強制アラーム ハイウエイパリティエラー
（２） ＳＷＭＸ 強制アラーム クロック断
（３） ＳＷＭＸ 強制アラーム ＦＩＦＯパリティエラー
（４） ＳＷＭＸ 強制アラーム バッファＦＵＬＬ
（５） ＳＷＭＸ 強制アラーム ハイウエイパリティエラー
（６） ＳＷＭＸ 強制アラーム クロック断
（７） ＳＷＭＸ 強制アラーム ハードエラー
自己診断は、ＡＳＳＷＳＨ−Ａの状態が閉塞されている場合に有効であり、その他の場合にはコマンドイリーガルの結果となる。また、ファームウエアは、自己診断設定コマンドを受信すると、ＡＳＳＷＳＨ−Ａの状態を閉塞状態から自己診断状態へ移行させる。
自行診断手順については、７．において説明する。
７．保守運用
７．１ ソフトウエア−ハードウエアインタフェース
ＡＳＳＷＳＨ−Ａの保守運用手順について、交換機ソフトウエアとＡＳＳＷＳＨ−Ａのハードウエアとのインタフェースを含めて説明する。
ＣＣとＡＳＳＷＳＨ−ＡのインタフェースはＩＮＦＡを介して行われる （図１６７参照） 。そして、ＣＣが実行する交換機ソフトウエアは、基本的には、コマンドの送受信及びステータスの送受信により、ＡＳＳＷＳＨ−Ａを制御する。なお、ＡＳＳＷＳＨ−ＡとＩＮＦＡとのインタフェースは、６．で説明したファームウエアによって実現される。
７．２ 運用処理
７．２．１ 状態遷移
ＡＳＳＷＳＨ−Ａは、以下の状態を有する。
（１） 初期設定中 リセット信号が受信され、装置内ファームウエアの初期設定が行われている状態。
（２） 閉塞中 リセット完了通知後の状態であって、初期設定用コマンドの実行が可能な状態。
（３） 運用中 オンライン設定コマンドが受信され、本来の機能が実行されている状態。
（４） 障害中 装置内障害が発生し、使用できない状態。
（５） 自己診断中 初期設定が完了し、自己診断が行われている状態。
７．２．２ ＨＭＸ０３Ａ 指定搭載
ＡＳＳＷＳＨ−Ａ内に設けられＭＵＸ 機能を有するＨＭＸ０３Ａ（ＳＷＭＤＸ）（図１６７参照） は、ＨＳＲ００Ａ（ＳＷＭＸ）の両側のそれぞれのサイドに、最大で４枚、両サイド合わせて８枚まで実装可能である。ＨＭＸ０３Ａは指定により搭載されるため、局条件に合わせて使用されるハイウエイ数分のＨＭＸ０３Ａを搭載するだけで、ＡＳＳＷＳＨ−Ａを機能させることができる。
但し、ＡＳＳＷＳＨ−Ａ内のファームウエアは、各パッケージにアクセスする際に必ずそのパッケージからのアンサ （応答） を期待するため、実装されていないＨＭＸ０３Ａスロットが存在する場合には、ファームウエアはそのスロットを意識してパッケージを制御する必要がある。
ファームウエアは、以下の手順に基づいて、指定によるＨＭＸ０３Ａの搭載を認識した装置内制御を実行する。
（１） ＡＳＳＷＳＨ−Ａが初期設定中の状態にある場合に、ファームウエアは、各ＨＭＸ０３Ａスロットに向けて個別リセットオーダーを送出し、そのアンサを待つ。
アンサが返ってきたスロットについてはＨＭＸ０３Ａが実装されていると認識し、アンサが返ってこなかったスロットについてはＨＭＸ０３Ａが実装されていないと認識する。
ファームウエアは、これ以降の全ての処理を、実装を認識したスロットに対してのみ実行する。
（２） 装置内初期設定が終了後、ＡＳＳＷＳＨ−Ａの状態が、上位からシステム初期設定が行われる運用中状態に移行する。このとき、ファームウエアは、交換機ソフトウエアが保持する局データが表示するＨＭＸ０３Ａの実装状態を受信し、その状態を上記（１） の処理においてファームウエアが認識した実装状態と比較する。
（３） 上記（２） の比較処理において、ファームウエアによってＨＭＸ０３Ａが実装されていないと認識され、かつ局データによってＨＭＸ０３Ａが実装されていると表示されているスロットが存在した場合には、ファームウエアは、そのスロットに関して障害が発生したと認識する。この場合には、ファームウエアは、ＭＳＣＮの第２２ビットの ”ＳＷ 内障害” をセットすると共に、詳細障害データにそのスロットを表示する。
（４） 上記（２） の比較処理において、ファームウエアによってＨＭＸ０３Ａが実装されていると認識され、かつ局データによってＨＭＸ０３Ａが実装されていないと表示されているスロットが存在した場合には、ファームウエアは、そのスロットに関しては障害は発生していないと認識する。この場合におけるその後の制御は、局情報に基づいて行われる。
７．３ 障害処理
ＡＳＳＷＳＨ−Ａ は、以下に示される障害監視の仕様を有する。
（１） 冗長構成として、２重化構成が採用される （片系で１シェルフ）。
（２） 各種障害検出が実行され、この結果に基づいて系が切り換えられる （交換機ソフトウエアによる制御）。
（３） 障害監視については、間欠障害／固定障害が判別され、その判別結果がＣＣに通知される。判別方法として、０．１ 〜１秒周期で連続３回障害が検出された場合に固定障害と判別され、その他の場合における間欠障害はＣＣには通知されない。
（４） 障害通知方法には、ＭＳＣＮによるものと、イベントによるものがある。
（５） 障害が通知された場合、交換機ソフトウエアからの制御により、図示しない電源パッケージに搭載されているアラームＬＥＤ が点灯させられる。
【０００９】
＜パート５＞
パート５においては、加入者メッセージ・ハンドラ（ＳＢＭＨ）について詳細に説明する。
１．概要
１．１ 概要
ＳＢＭＥＳＨ （Ｓｕｂｓｃｒｉｂｅｒ Ｍｅｓｓａｇｅ Ｈａｎｄｌｅｒ Ｓｈｅｌｆ） は、ＳＭＤＳ加入者のデータ交換を行う装置である。この交換は、メッセージフォーマットを意識しながら行うが、実際には、セル単位での交換である。プロトコル的には、ＳＭＤＳ加入者のプロトコルであるＳＩＰ（ＳＮＩ ｉｎｔｅｒｆａｃｅ Ｐｒｏｔｏｃｏｌ） のレベル２（ＡＡＬ−ＳＡＲ） およびレベル３（ＡＡＬ−ＣＳ，ＣＬ）を終端する。なお、図中ＳＢＭＥＳＨ−Ａと示したところもあるが、同じものを示す。
１．１．１ システム内の位置付け
図２０４に、システム内におけるＳＢＭＥＳＨの位置付を示す。この図は、本実施例のパート１の図８に示す全体構成の中の、ＳＢＭＥＳＨ（および、パート６に後述するＧＷＭＥＳＨ）を中心にしめしている。
ＳＢＭＥＳＨは、ＡＳＳＷに接続されるハイウェイ毎に最大４個までいもづる式に接続可能である。そのような１本のハイウェイに対して接続されているＳＢＭＥＳＨのグループを、同図に示すように、ＳＢＭＨ（Ｓｕｂｓｃｒｉｂｅｒ Ｍｅｓｓａｇｅ Ｈａｎｄｌｅｒ）と呼ぶ。
同図において、ＳＮＩ （Ｓｕｂｓｃｒｉｂｅｒ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ）の先には実際のＳＭＤＳ端末が接続されている。また、ＩＳＳＩ（Ｉｎｔｅｒ Ｓｗｉｔｃｈｉｎｇ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）の先には他のＳＳ （Ｓｗｉｔｃｈｉｎｇ Ｓｙｓｔｅｍ） が接続されている。ＩＣＩ （Ｉｎｔｅｒ Ｃａｒｒｉｅｒ Ｉｎｔｅｒｆａｃｅ ）の先には、他のＬＡＴＡのＳＳが接続されている。
ＳＢＭＥＳＨ（ＳＢＭＨ）は、 Ｓ部および Ｒ部に大別することができる。ＳＮＩ からシステムに入力されたデータは、ＳＢＭＥＳＨ （ＳＢＭＨ） の Ｓ部で処理され、ＳＢＭＥＳＨ（ＳＢＭＨ）の Ｒ部で処理されたデータがシステムからＳＮＩ へ出力される。なお、ＧＷＭＥＳＨ（ＧＷＭＨ）との接続については、パート６において説明する。
１．１．２ ＳＭＤＳデータ処理の概要
図２０５は、ＳＮＩ −ＳＮＩ 間でのＳＭＤＳデータのルートを説明する図であり、以下の手順で処理される。
▲１▼ ＳＮＩ からＳＩＦＳＨ 等を介してＡＳＳＷ（ＵＰ）に入力されたデータは、ＡＳＳＷ（ＵＰ）内の固定パスまたは半固定パスによってＳＢＭＨ（Ｓ） に転送される。ここでは、セルのヘッダ部に格納されているＶＰＩ／ＶＣＩ が、上記ＳＮＩ からＳＢＭＥＳＨへのルーティングを示している。
▲２▼ ＳＢＭＥＳＨでは、データ内に格納されている送出先アドレス（ＤＡ）を解析し、送出先ＳＮＩ を収容するＳＢＭＨ （Ｒ）へのルートを検索し、ＡＳＳＷ（ＵＰ）へ送出する。
▲３▼ 上記データは、ＡＳＳＷ（ＵＰ）、ＬＬＰ およびＡＳＳＷ（ＤＯＷＮ）を介して上記送出先ＳＮＩ を収容するＳＢＭＨ（Ｒ） に入力する。
▲４▼ ＳＢＭＨ （Ｒ）では、受信データ内の送出先アドレス（ＤＡ）を参照して自分が収容されているＳＮＩ へのデータのみを取り込み（フィルタリング）、送出先ＳＮＩ へのルートを検索し、そのデータをＡＳＳＷ（ＤＯＷＮ）へ送出する。ＳＢＭＨ（Ｒ） と上記送出先ＳＮＩとの間は、固定パスまたは半固定パスによって接続されている。
図２０６は、ＳＮＩ からＩＳＳＩまたはＩＣＩ へのＳＭＤＳデータの転送、図２０７は、ＩＳＳＩまたはＩＣＩ からＳＮＩ へのＳＭＤＳデータの転送、図２０８は、ＩＳＳＩまたはＩＣＩ からＩＳＳＩまたはＩＣＩ へのＳＭＤＳデータ転送時のルートを説明する図であり、それぞれ各図の太線に示される経路で転送される。
このように、ＳＮＩ −ＳＮＩ 間でのデータ転送の場合には、ＳＢＭＨのみで処理が行われるが、他のＳＳや他のＬＡＴＡのＳＳとの間でのデータ転送の場合には、ＳＢＭＨおよびＧＷＭＨの処理によって行われる。なお、実際のルーティング制御、上記各ルートとＶＰＩ／ＶＣＩ との関係等については、後述詳しく説明する。
１．２ 方式構成
図２０９は、ＳＢＭＥＳＨのブロック図である。
同図に示すように、ＳＢＭＥＳＨは、ＡＳＳＷとの間のインタフェースを行うＭＨ−ＣＯＭ部、および実際のスイッチング処理を行うＬＰ部とに大別することができる。
ＭＨ−ＣＯＭ部は、ＳＤＭＸ， ＲＤＭＸ， ＳＭＵＸ， ＲＭＵＸを有する。それらＭＵＸ， ＤＭＸの頭文字Ｓ およびＲ は、それぞれ図２０４に示すＳＢＭＨ（Ｓ） 及びＳＢＭＨ（Ｒ） に対応する。そして、例えば、ＳＤＭＸは、ＡＳＳＷの出力に複数個いもづる式に接続されているＳＢＭＥＳＨのなかで、当該ＳＢＭＥＳＨの下流に接続されているＳＢＭＥＳＨからのデータを多重化する。上記ＤＭＸ は、ＡＳＳＷから出力されたデータを自ＳＢＭＥＳＨに取り込み、ＭＵＸ は、自ＳＢＭＥＳＨからＡＳＳＷへデータを出力する。
尚、同図には示していないが、上記構成の他に、ＬＡＰ（Ｌｉｎｋ Ａｃｃｅｓｓ Ｐｒｏｃｅｄｕｒｅ）終端部、および ＶＣＣ （ＶＣＩ Ｃｏｎｖｅｒｔｅｒ）を有している。このＶＣＣ の設定は、ＬＡＰ で行う。また、ＭＨ−ＣＯＭ部はチェック機能を有し、そこで検出された情報は、ＬＡＰ またはパート７で後述するＢＳＧＣ（Ｂｒｏａｄｂａｎｄ Ｓｉｇｎａｌｉｎｇ Ｃｏｎｔｒｏｌｅｒ） を介して、ソフトウェアとのインタフェースをとる。
ＬＰ部は、ＳＭＬＰ， ＲＭＬＰ， ＬＰ−ＣＯＭを有する。ＳＭＬＰ， ＲＭＬＰの各頭文字 ＳおよびＲ は、それぞれ上述してＳＢＭＨ（Ｓ） およびＳＢＭＨ（Ｒ） に対応し、いずれも、データのスイッチングを行う。ＬＰ−ＣＯＭは、ＳＭＬＰ， ＲＭＬＰの制御を行う部分であり、ＩＮＦ（Ｉｎｔｅｒｆａｃｅ）を介してソフトウェアとのインタフェースをとる。また、スイッチングに必要な局データ、加入者データや、ＬＰ部内の各チェック機能が検出する情報、課金情報などは、ＩＮＦ を介してソフトウェアとのインタフェースをとる。
上述したように、ＡＳＳＷの各ハイウェイ毎に最大４個までのＳＢＭＥＳＨがいもづる式に接続可能である。そして、これらのＳＢＭＥＳＨが授受するデータは、ＳＤＭＸ， ＲＤＭＸ，ＳＭＵＸ， ＲＭＵＸによって分離・多重される。一方、ＬＰ部と ＩＮＦとの接続は１：１接続でり、例えば、４個のＳＢＭＥＳＨがいもづる式に接続されている場合には、 ＩＮＦのための放路が４個必要になる。
１．３ 冗長構成
図２１０に示すように、ＭＨ−ＣＯＭ部およびＬＰ部は、共に２重化構成（＃０系，＃１系）となっている。
ＭＨ−ＣＯＭ部は、ＡＳＳＷにくくりつけのマスタ／スレイブ構成の２重化であり、ＬＰ部は、これとは独立したマスタ／スレイブ構成の２重化である。ＬＰ部のマスタ系（例えば、＃０）とスレイブ系（例えば、＃１）は、基本的には同一機能であり、スレイブ系でも実際のスイッチング動作を行う。ただし、その場合、スレイブ系でのスイッチによる課金情報はソフトウェアには通知されない。
２重化されているＭＨ−ＣＯＭ部およびＬＰ部の間、すなわち、ＭＨ−ＣＯＭ部＃０とＬＰ部＃１との間、およびＭＨ−ＣＯＭ部＃１とＬＰ部＃０との間には、系間交絡が存在するが、ＬＰ部＃０とＩＮＦ ＃１との間、またはＬＰ部＃１とＩＮＦ ＃０との間には系間交絡が存在しない。
ＬＰ部＃０のＲＭＬＰには、ＭＨ−ＣＯＭ部＃０のＲＤＭＸからのデータと、ＭＨ−ＣＯＭ部＃１のＲＤＭＸからのデータが入力する。そして、ＲＭＬＰ内の入力部に存在する不図示のセレクタが、マスタ系であるＭＨ−ＣＯＭ部からのデータを選択する。また、同様に、ＭＨ−ＣＯＭ部のＳＭＵＸには、ＬＰ部＃０のＳＭＬＰからのデータとＬＰ部＃１のＳＭＬＰからのデータとが入力する。そして、そのＳＭＵＸの入力部に存在する不図示のセレクタが、マスタ系であるＬＰ部からのデータを選択する。
２．処理方法
２．１ メッセージハンドラ （ＭＨ） 網の構成
ＳＮＩ からの発信メッセージは、そのＳＮＩ からＤＴ（Ｄｉｇｉｔａｌ Ｔｅｒｍｉｎａｌ）等を介してＳＢＭＨ内の所定のＳＭＬＰへ転送され、ＳＮＩ への着信メッセージは、ＳＢＭＨ内の所定のＲＭＬＰからそのＳＮＩ へ転送される。それらの転送は、ＡＳＳＷを介して、ＰＶＣ（ＰｅｒｍａｎｅｎｔＶｉｒｔｕａｌ Ｃｉｒｃｕｉｔ ｏｒ Ｐｅｒｍａｎｅｎｔ Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ） からなるパスを用いて行われる。ここで、各ＳＭＬＰ、ＲＭＬＰは、それぞれ複数のＳＮＩ を収容するので、上記転送先の識別はＶＣＩ によって行う。
各ＭＨ−ＭＨ 間（ＧＷＭＨも含めて）は、図２１１に示すように、フルメッシュ接続されている。この接続は、ＡＳＳＷを介するＰＶＣ である。ただし、各ＲＭＬＰ（着ＳＢＭＨ、ＧＷＭＨ）には、複数のＳＭＬＰ（発ＳＢＭＨ、ＧＷＭＨ）からのメッセージが入力するので、その識別は各ＰＶＣ を指定するＶＣＩ によって行う。
各ＰＶＣ の帯域（平均、ピーク）は、ＳＮＩ とＭＨとの間では、たとえばＤＳ１−ＳＮＩ の場合２．１Ｍとし、ＤＳ３−ＳＮＩ の場合３８．８８Ｍに設定する。また、各ＭＨ−ＭＨ 間では、ＭＨの個数に応じてシステム設定時に設定するが、システム保守者等が任意に設定できるようにしてもよい。
ＩＳＳＩまたはＩＣＩ への発信メッセージは、そのＩＳＳＩまたはＩＣＩ を収容するＧＷＭＨ内のＳＭＩＰから該ＩＳＳＩまたはＩＣＩ へのルート、ＩＳＳＩまたはＩＣＩ からの発信メッセージは、そのＩＳＳＩまたはＩＣＩ から該ＩＳＳＩまたはＩＣＩ を収容するＧＷＭＨ内のＲＭＩＰへのルートを、それぞれＡＳＳＷを介するＰＶＣ で接続する。ただし、各ＧＷＭＨ内のＳＭＩＰ、ＲＭＩＰでは、複数のＩＳＳＩまたはＩＣＩ を収容するので、その識別は各ＰＶＣ を指定するＶＣＩ によって行う。
２．２ ルーティング方式
ルーティング処理は、先ず、図２０９に示すＳＭＬＰ内で行われる。すなわち、加入者端末から発信されたデータは、ＰＶＣ を介してＳＢＭＨに入力される。そして、そのＳＢＭＨ内のＳＭＬＰにおいて、その転送データの着信先のアドレスＤＡが識別され、そのＤＡから着信先の加入者端末が収容されているＭＨを認識する。そして、そのＭＨに対して一意にＶＣＩ を割り当てて、上記データをＡＳＳＷへ出力する。（ＳＮＩ でのＶＣＩは、転送データがＳＭＤＳデータであることを示す特定の固定値であるが、実際は、上記ＳＢＭＨと上記着信先の加入者端末が収容されているＭＨのＲＭＬＰとの間にＶＣＣ が設けられており、そのＶＣＣ において、該ＭＨへのＰＶＣ を示すＶＣＩ に変換される）
一方、ＲＭＬＰにおいても、上記ＤＡに基づいて着信先の加入者端末のＳＮＩ の識別を行う。そして、そのＲＭＬＰとＳＮＩ との間に設けられているＶＣＣ において、該ＳＮＩ を指定するＶＣＩ が割りつけられる。このように、ＳＭＬＰおよびＲＭＬＰにおけるルーティング制御は、基本的には着信先アドレスＤＡに基づいて行われる。
着信先アドレスＤＡは、メッセージ単位（Ｌ３−ＰＤＵ単位）、すなわちレイヤ３で規定される概念であるが、実際のスイッチングは、セル単位で行う。以下に、その制御方法を説明する。
レイヤ２、レイヤ３におけるユーザ情報の分解・組立について、図２１２を参照しながら説明する。加入者端末から発信されたユーザ情報は、レイヤ３において、そのヘッダ部に着信先アドレスＤＡが書き込まれている。そして、レイヤ２のＡＡＬ／ＳＡＲ において、データ転送単位である５３バイト（実際は、Ｌ２−ＰＤＵ用のヘッダおよびトレイラを含めて５３バイト）のセルに変換するときに、上記レイヤ３のメッセージはＢＯＭ （Ｂｅｇｉｎｎｉｎｇ ｏｆ Ｍｅｓｓａｇｅ）， ＣＯＭ （Ｃｏｎｔｉｎｕａｔｉｏｎ ｏｆ Ｍｅｓｓａｇｅ）， ＥＯＭ （Ｅｎｄ ｏｆ Ｍｅｓｓａｇｅ） に分解される。また、上記メッセージが小さく、その情報を１つのセル内に格納することが出来る場合には、そのメッセージは、１種類のセル ＳＳＭ （Ｓｉｎｇｌｅ Ｓｅｇｍｅｎｔ Ｍｅｓｓａｇｅ） となる。
上記レイヤ２のＡＡＬ／ＳＡＲ におけるデータ構成を図２１３に示す。同図に示すように、レイヤ３のメッセージおいて指定されている着信先アドレスＤＡは、レイヤ２のＡＡＴ／ＳＡＲ では、ＢＯＭ （または、 ＳＳＭ）のペイロードに格納される。また、上記セルの種類 ＢＯＭ， ＣＯＭ， ＥＯＭ， ＳＳＭ は、セグメントタイプＳＴとして第６バイト目に格納される。ＭＩＤ （Ｍｅｓｓａｇｅ Ｉｄｅｎｔｉｆｉｅｒ）は、各メッセージ（または、各ＳＮＩ ）に対して一意に割り当てられる識別子である。
ＳＢＭＨは、ＢＯＭ またはＳＳＭ を受信すると、そのペイロードに格納されているＤＡを解析し、そのＤＡから出力ＶＣＩ を決定する。そして、ヘッダ部のＶＣＩ をその決定した出力ＶＣＩ に書き換える。また、その出力ＶＣＩ に対して利用されていないＭＩＤ を検索し、入力セルに格納されているＭＩＤ （入ＭＩＤ ）を上記検索したＭＩＤ （出ＭＩＤ）に書き換える。さらにＢＯＭ の場合は、後続のＣＯＭ， ＥＯＭのために、入力ＶＣＩ／ＭＩＤと出力ＶＣＩ／ＭＩＤ との対応関係をルーティング用メモリに記憶させる。
ＳＢＭＨは、ＣＯＭ またはＥＯＭ を受信すると、そのセルの入力ＶＣＩ／ＭＩＤ をキーとして上記ルーティングメモリを検索して出力ＶＣＩ／ＭＩＤ を読み出し、そのセルの所定位置に書き込む。図２１４に上記出力ＶＣＩ／ＭＩＤ に決定方法をまとめた表を示す。
次に、個々のルーティングに付いて説明する。
（ａ） 発ＳＮＩ から発ＳＢＭＨへのルーティング
発ＳＮＩ から出力されるセルのＶＣＩ は、前述したように特定の固定値であるが、発ＳＮＩ と発ＳＢＭＨとの間にあるＳＩＦＳＨ 内に設けられたＶＣＣ において、上記発ＳＮＩ に対して予め設定されているＶＣＩ に変換される。そして、そのセルには、そのセルが該発ＳＮＩ が収容されているＳＢＭＥＳＨへ転送されるようなタグ情報が付与される。そして、発ＳＢＭＨでは、上記付与されたタグに従って、所定のＳＭＬＰへの振り分けが行われる。
このように、発ＳＮＩ から発ＳＢＭＨへのルーティングにおいては、上記ＶＣＩ によって決定されるルート、すなわち、予め設定されているＰＶＣ を介してセルの転送が行われる。なお、上記ルーティングは、上記発ＳＮＩ が ＤＳ３−ＤＴ カードに収容されている場合の例である。
（ｂ） 発ＳＢＭＥＳＨ （ＳＢＭＨ） から着ＳＢＭＨへのルーティング
発ＳＢＭＥＳＨにおいては、 ＢＯＭまたはＳＳＭ の場合は入力セルに格納されているＤＡから、ＣＯＭ またはＥＯＭ の場合はそのセルの入力ＶＣＩ／ＭＩＤ から、それぞれ着ＳＢＭＨを決定する。そして、発ＳＢＭＥＳＨにおいて、上記発ＳＢＭＥＳＨとその着ＳＢＭＨとの間に予め設定されているＰＶＣ 用のＶＣＩ／ＭＩＤ を該セルに付与する。さらに、そのセルには、そのセルが該着ＳＢＭＨへ転送されるようなタグが付与される。着ＳＢＭＨにおいては、ＢＯＭ またはＳＳＭ の場合は上記ＤＡに基づいて、ＣＯＭ またはＥＯＭ の場合は着ＳＢＭＨへの入力セルの入力ＶＣＩ／ＭＩＤ に基づいて出力ＶＣＩ／ＭＩＤ を取り出し、それぞれ所定のＲＭＬＰへルーティング情報として付与して出力する。
（ｃ） 着ＳＢＭＥＳＨから着ＳＮＩ へのルーティング
着ＳＢＭＥＳＨでは、ＲＭＬＰにおいて、ＢＯＭ またはＳＳＭ の場合は上記ＤＡに基づいて、ＣＯＭ またはＥＯＭ の場合は着ＳＢＭＨへの入力セルの入力ＶＣＩ／ＭＩＤ に基づいてそれぞれ着ＳＮＩ を決定する。そして、ＲＭＬＰは、該着ＳＢＭＥＳＨとその着ＳＮＩ との間に予め設定されているＰＶＣ 用のＶＣＩ／ＭＩＤ を該セルに付与する。さらに、そのセルには、そのセルが該着ＳＮＩ へ転送されるようなタグが付与される。尚、上記ルーティングは、上記着ＳＮＩ が ＤＳ３−ＤＴ カードの収容されている場合の例である。
以上のルーティング処理をまとめて表したものを図２１５に示す。
２．３ ＶＰＩ／ＶＣＩ および ＭＩＤの割り当て方法
２．３．１ ＶＰＩ／ＶＣＩ の割り当て方法
ＶＰＩ／ＶＣＩ は、原則としてデータ転送方向にかかわらず、同一ＰＶＣ 上では同じ値を割り当てる。
（１） ＳＮＩとＳＢＭＨとの間の割当方法
ＳＮＩ 上およびＢ−ＵＮＩ 上でのＶＰＩ／ＶＣＩ は、固定値である。
ＳＮＩ 上で加入者からＡＳＳＷへ向かうセルのＶＰＩ／ＶＣＩ
（ａ） ＭＳＢ ８ ｂｉｔ は任意
（ｂ） 続く２０ ｂｉｔは、”ｆｆｆｆｆ（ｈ）”
ＳＮＩ 上でＡＳＳＷから加入者へ向かうセルのＶＰＩ／ＶＣＩ
”００ｆｆｆｆｆ（ｈ）”
Ｂ−ＵＮＩ 上で加入者からＡＳＳＷへ向かうＳＭＤＳ用のセルのＶＰＩ／ＶＣＩ
（ａ） ＭＳＢ ４ ｂｉｔは任意 （ＧＦＣ ｆｉｅｌｄ）
（ｂ）続く２４ ｂｉｔは、”０００００ｆ（ｈ）”
Ｂ−ＵＮＩ 上でＡＳＳＷから加入者へ向かうＳＭＤＳ用のセルのＶＰＩ／ＶＣＩ
”００００００ｆ（ｈ）”
ＡＳＳＷ−ＳＢＭＥＳＨ 間のＶＣＩ は、ＳＭＬＰにおいてＳＮＩ の識別ができるように、図２１６に示すように、各ＳＮＩ に一意に対応させてＶＰＩ／ＶＣＩ を割り当てる。
以上説明したＳＮＩ とＳＢＭＨとの間でのＶＰＩ／ＶＣＩ の割り当て方法を、図２１７および図２１８に示す。一例として、図２１７の中段に示す「ＳＮＩ からＳＭＬＰへ（上り）」でのＶＰＩ／ＶＣＩ の割り当てを説明する。
同図に示すように、ＳＮＩ 上では、固定値”ｘｘｆｆｆｆｆ（ｈ）”がセルのヘッダ部に付与されている。そして、ＤＴ（例えば、パート２で説明したＤＳ３−ＥＳＤＳインタフェース）は、その固定値”ｘｘｆｆｆｆｆ（ｈ）”を持ったセルをＳＮＩ から受信すると、ハード的にその値を”０３ｆ０３ｆｆ（ｈ）”に変換する。さらに、ＳＩＦ−ＣＯＭ において、そのＶＰＩ／ＶＣＩ を”０３ｆ０３０７（ｈ）”に変換する。ここで、下位ビットによって表される”０７”は、ＳＮＩ 番号＃７に対応した値である。そして、ＶＰＩ／ＶＣＩ として”０３ｆ０３ｆｆ（ｈ）”が割当てられたセルがＳＢＭＨへ転送される。
ＳＢＭＨでは、上記セルを受信すると、そのＶＰＩ／ＶＣＩ から、該セルがＳＮＩ ＃７から出力されたＳＭＤＳデータであることを認識することができる。
（２） ＭＨ間での割当方法（局内のＭＨ間）
ＳＭＬＰからＳＭＬＰ出力ＶＣＣ のＶＣまでの間
ＶＰＩ は、”０３ｆ（ｈ）”、 ＶＣＩ は、”０３００ 〜０３ｆｆ（ｈ）”を用いる
受信側のＭＨを識別するための番号を、ＶＣＩ の下位８ビットに設定する
ＳＭＬＰ出力ＶＣＣ から受信側ＡＳＳＷのＶＣＣ までの間
この間のＶＰＩ／ＶＣＩ については、ここでは規定しない。
受信側ＡＳＳＷのＶＣＣ から ＲＭＬＰ， ＳＭＩＰ までの間
ＶＰＩ は、”０３ｆ（ｈ）”、 ＶＣＩ は、”０３００ 〜０３ｆｆ（ｈ）”を用いる
送信側のＭＨを識別するための番号を、ＶＣＩ 下位８ビットに設定する。
図２１９に、上記ＭＨ間でのＶＰＩ／ＶＣＩ の割当て方法をまとめた表を示す。また、図２２０に、上記ＭＨ間でのＶＰＩ／ＶＣＩ の割り当ての例を示す。
図２２０に示すように、ＳＢＭＨ＃４からＳＢＭＨ＃３への転送の場合は、ＶＰＩ／ＶＣＩ として”０３ｆ０３０３（ｈ）”が付与され、その下位８ビットが受信側ＭＨであるＳＢＭＨ＃３を示している。そして、そのセルがスイッチ（ＡＩＳＷ）等を介してＳＢＭＨ＃３に接続されているＳＩＦ−ＣＯＭ の入力されると、該セルのＶＰＩ／ＶＣＩ は”０３ｆ０３０４（ｈ）”に変換され、その下位８ビットが送信側ＭＨであるＳＢＭＨ＃４を示す。このようにして、ＶＰＩ／ＶＣＩによって、送信・受信側のＭＨを認識することができる。
２．３．２ ＭＩＤの割り当て方法
（１） ＳＮＩ とＳＢＭＨとの間
ＳＮＩ からＳＢＭＨへ転送されるセルのＭＩＤ の付与方法は、接続されている加入者端末の構成に依存する。したがって、ＳＭＬＰは、全てのパターンのＭＩＤ を受信可能な構成とする。また、ＭＩＤ は、各ＳＮＩ に対して同時に１６種類の値をとることが出来る。ＳＢＭＨからＳＮＩ へ転送されるセルの ＭＩＤは、”０００〜１ｆｆ（ｈ）” とする。
（２） ＭＨ相互間
ＳＭＬＰにおいて、着ＭＨに対して送出するセルのＭＩＤ は、各ＶＣＩ 当たり（即ち、各着ＭＨ当たり）２５６個とする。前述したように、着ＭＨでは、受信セルのＶＣＩ を用いて発ＭＨの識別を行う。ここで、同一の発ＭＨに属する複数のＳＭＬＰ（たとえば、１つのＳＢＭＨが、複数のＳＢＭＥＳＨをいもづる接続した構成であった場合、各ＳＢＭＥＳＨがそれぞれＳＭＬＰを有する）が、同一の ＭＩＤを使用したとすると、着ＭＨにおいてＳＭＬＰを特定することができない。このため、同一の発ＭＨに属する各ＳＭＬＰに対して割り当てるＭＩＤ の範囲を図２２１に示すように規定する。同図におけるＳＭＬＰ＃０は、最大４台までいもづる式に接続されるＳＢＭＥＳＨのうち、最上流のＳＢＭＥＳＨ内に設けられたＳＭＬＰを意味し、以下順番に、＃１，＃２，＃３と下流に向かう。
２．４ グループアドレス
着信先アドレスＤＡが、グループアドレスの場合には、そのＤＡによって転送されるメッセージは、発ＳＢＭＨにおいて、局内の全ての着ＳＢＭＨおよび全ての発ＧＷＭＨに対して複写転送される。着ＳＢＭＨでは、受信したグループアドレスに属するＳＮＩ を収容するＲＭＬＰがそのメッセージを取り込む。そして、ＲＭＬＰは、そのグループアドレスに属するＳＮＩ の数を認識し、そのＳＮＩ 数だけ複写を行い、各ＳＮＩ に対してその複写したメッセージを転送する。図２２２にグループアドレスを用いたデータ分配を示す。
２．５ 多重化処理について
ＳＭＬＰ，ＲＭＬＰは、それぞれ複数のＳＮＩ を収容することができる。したがって、セル毎に各ＳＮＩ の識別ができるようにする。また、ＳＭＬＰ，ＲＭＬＰは、複数の Ｌ３−ＰＤＵを同時に扱うので、各セルが属する Ｌ３−ＰＤＵ の識別を行うために、ＶＰＩ／ＶＣＩ およびＭＩＤ を用いる。図２２３に、各セルが送受信されるＳＮＩ および各セルが属するＬ３−ＰＤＵを識別するために用いる情報をまとめた表を示す。
２．６ 機能概略
図２２４は、ＳＢＭＥＳＨの機能ブロック図である。同図に示す各ブロックに関する説明は後述する。なお、図２２４においては、図面を見やすくするために、ＰＷＣＢ分割は示していない。
３． ＳＭＬＰ
３．１ 処理概要
ＳＭＬＰ部では、ＭＨ−ＣＯＭ部でＤＭＵＸされて入力してきたセルに対して、ＳＩＰ Ｌ２＆ＳＩＰＬ３のプロトコル・パフォーマンスチェックを行う。また、該セル中の着信先アドレスＤＡ（相手先アドレス）を解析し、対応するＳＮＩ （加入者）を収容するＳＢＭＨや対応するＩＳＳＩ、ＩＣＩ を収容するＧＷＭＨに向けて該セルを送出する。さらに、ＳＩＰ Ｌ３フォーマットをＩＳＳＩ Ｌ３ フォーマット（ｈａｌｆ Ｅｎｃａｐｓｕｌａｔｉｏｎ）に変換する機能も有する。
３．２ 構成
ＳＭＬＰ部の全体構成を図２２５に示す。
ＳＭＬＰ部は、ＨＭＨ０３Ａ〜ＨＭＨ０６Ａの４枚のＰＷＣＢ（Ｐｒｉｎｔｅｄ Ｗｉｒｉｎｇ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）から構成される。ＨＭＨ０３Ａ， ＨＭＨ０４Ａでは、主にプロトコル・パフォーマンスチェックを行う。該チェックにおいてエラーと判別されたセルは、そのセルデータと並列に転送されるエラーフラグに各種表示が行われ、最終的には、ＨＭＨ０６Ａの出力部で廃棄される。ＨＭＨ０５Ａでは、主にＤＡ解析・送出先ＭＨ決定処理であるルーティング処理を行う。ＨＭＨ０６Ａでは、主にＳＭＬＰ−ＲＭＬＰ 間のＰＶＣ の帯域制限処理を行う。各ブロックの機能概要及び、エラーセル、保守用セルとの関係を図２２６〜図２２８に示す。
（１） エラーセル
エラーセルは、マスターエラーフラグ（ＥＦ１ ＭＳ）がＮＧ（ＯＮ）になっているセルであり、廃棄する必要がある。ＳＭＬＰ部内では様々な用途のためにメモリを使用しているが、エラーセルの場合には、メモリへのライトアクセスをスキップする。
（２） ＣＲＣ−１０ エラーセル
ＣＲＣ−１０エラーとは、ＳＩＰ−Ｌ２のデータに誤りがあることを示す。
データに誤りがある場合、その誤ったデータを使用してプロトコル・パフォーマンスチェックを行うと、更にそのエラーによって他のエラーが発生する可能性がある。また、Ｌ３−ＰＤＵ（または、ＳＩＰ−Ｌ３メッセージ）は、他のＬ３−ＰＤＵとの識別をＭＩＤ で行うため、ＭＩＤ 値が誤っていた場合には、あるＳＩＰ−Ｌ３メッセージで発生したエラーが他のＳＩＰ−Ｌ３メッセージに対するエラーとみなされる可能性がある。この為、ＣＲＣ−１０エラーを検出した場合は、それ以降のプロトコル・パフォーマンスチェックは行わない。
（３） ＬＰ試験セル（診断）
ＳＢＭＥＳＨの診断において、ＨＬＰ０２Ａから試験セルを送出し、それをＳＭＬＰ部内の各処理部を通してＨＬＰ０２Ａに送り返し、エラーフラグを見る試験等を行う。
本診断は、ＳＭＬＰ部が、ＯＵＳ 状態（アウト・オブ・サービス状態）の時に行う。各ＳＮＩ に対応する試験のための加入者データは、実際のデータ転送に使用されるテーブルに設定し、試験用のテーブルは持たない。このため、エラーフラグが立たない様なＬＰ試験セルは、廃棄されずにＭＨ−ＣＯＭ部のＭＵＸ へ転送されてしまうが、この診断中は、本ＳＭＬＰ部はマスター状態ではない（ＯＵＳ 状態であるため）ので、上記試験セルはＭＵＸ の入力部におけるセレクタで廃棄される。
（４） ＰＶＣ 試験
▲１▼ ＳＢＭＥＳＨ−ＭＨ 間のＰＶＣ 試験
この試験では、まず、当該ＳＢＭＥＳＨのＨＬＰ０２Ａ（ＨＬＰ０２Ａは、後述するＬＰ−ＣＯＭ部内のＰＷＣＢである）が、ＳＭＬＰ部に試験セルを送出する。ＳＭＬＰ部は、ＡＳＳＷを通して転送先のＭＨのＲＭＬＰ部に上記試験セルを送出する。そのＲＭＬＰ部は、上記試験セルを該ＭＨ内のＨＬＰ０２Ａに送り、セルの正常性をチェックする。このようにして、当該ＳＢＭＥＳＨと転送先ＭＨとの間のＰＶＣ の試験を行う。尚、上記試験セルは特定のＶＣＩ 値でＨＬＰ０２Ａから送出される。
ＳＭＬＰ部では、ＶＣＩ 中の試験セル識別ビット（このビットについては、後述するが、「Ｏ（オ−）ビット」もしくは「ｂｉｔ−７ 」と呼ぶ）が“１”の場合、上記試験セルであると認識し、その試験に対応する処理を行う。この試験はＩＮＳ 状態（イン・サービス状態）で行う為、通常のメッセージに影響を及ぼさない様にプロトコル・パフォーマンスチェックは行わない。
▲２▼ ＳＮＩ−ＳＢＭＥＳＨ間の ＰＶＣ試験
この試験では、ＨＬＰ０２ＡがＲＭＬＰ部に試験セルを送出する。上記試験セルは、ＳＮＩ（この実施例では、ＳＩＦＳＨ ）にて折り返されＳＭＬＰ部に入力する。ＳＭＬＰ部内の各チェッカは、この試験セルに対して、通常のセルと同等の処理を行う。ルーティング部では、ＤＡを元に試験セルの判別を行い、試験セルの場合は，ＶＣＩ ＝”ＦＦ（ｈ）”としてＨＬＰ０２Ａに送出する。この試験は、試験対象のＳＮＩ を閉塞して行う。
３．３ 各機能ブロックとエラーフラグの対応
図２２９〜図２３２に、各機能ブロック毎に操作するエラーフラグ（ＥＦ）、および、各機能ブロックが動作する条件を示す。同図に示す表の読み方を以下に説明する。
縦軸は機能ブロックを示す
横軸はエラーフラグＥＦ（ＥＦ１， ＥＦ２）と、ＭＥＳＨ間ＰＶＣ 試験の状態を示す。
各項目内は、上段・下段に別れており、上段は、機能ブロックのチェックによりＮＧになるＥＦを示し、ＮＧの場合は‘ＯＮ’と記述してあるＥＦを制御する。一方、下段は、機能ブロックを動作（チェッカの場合はチェック）させるかどうか、もしくはチェック結果をＥＦに反映させるかどうかの条件を示す。
また、図２３３〜図２３７にエラーフラグ（ＥＦ）とエラー名称（ＴＲ での名前） の対応関係及び、セル内でのＥＦの位置を示す。
３．４ 各ブロックの処理
この章の図面において、「自」の表示がある処理は、ハードウェア自律による読み書きメモリを示す。
（１） 交絡セレクトＳ
ＨＬＰ０２Ａによって設定されるスイッチのａｃｔ 情報（ＳＷＡＣＴＡ ：ｈｏｍｅ系ＳＷ ＡＣＴ＝‘Ｌ’、ｍａｔｅ系ＳＷ ＡＣＴ＝‘Ｈ’） に基づき、アクティブ系データをセレクトする。スイッチ部のＡＣＴ コントロール、すなわち「昔ＡＣＴ 保持」等の制御はＨＬＰ０２Ａで行う。また、ｈｏｍｅ系およびｍａｔｅ系スイッチからのデータは、セルの先頭位置が互いに揃っていない（互いにタイミングがあっていない）ので、一度バッファに書き込みんだ後にｈｏｍｅ系およびｍａｔｅ系から各々のセルの位相を合わせて読み出す。
アクティブ系のＳＷが切り替わった時、実際にデータのセレクタを切り換える。タイミングは、セルの切れ目で行う。そのタイミングを図２３８に示す。
ＳＭＬＰには、ＡＴＭ レイヤのスイッチング試験を行うためのＴＣＧ セル（テスト・セル・ジェネレータ・セル）が、通常のデータに混ざって入力されるため、該ＴＣＧセルを無効にしなければならない。ＴＣＧ セルの識別は、タグ領域の第１４ｂｉｔ 目にある「Ｏビット」を用いて行う。本ブロックでは、イネーブルが有効で、この「Ｏビット」が‘１’のセルは、イネーブルを無効側にする処理も合わせて行う。また、イネーブルを無効にした場合パリティも合わせて修正する。図２３９に、セルのフォーマットを示す。同図において「Ｏビット」を網かけで示している。
（２） 試験セル多重Ｓ
試験セル多重部は、回線の空セルのタイミングで、ＨＬＰ０２Ａからの試験セルを多重する。ＨＬＰ０２Ａからは、試験セルを送出したいときに任意のタイミングで送出してくる。本ブロックでは、回線側が空きセル状態のとき（イネーブル（ＥＮＢ） ＝Ｈの時）、試験セルを多重して送出し、ＨＬＰ０２Ａに対して「試験セル多重ＯＫ？」を示す信号（ＴＳＯＫ）で結果を通知する。もし、回線側が有効セルをたんそうしているタイミングであった場合は、該信号をＮＧ側にする。通常の試験セルとして、有効セルを受信しなかった時は、ＴＳＯＫをＮＧ側にしておく。
また、ＬＰ部（ＬＰ−ＣＯＭ， ＳＭＬＰ， ＲＭＬＰ）が、自己診断（診断中はＯＵＳ 状態である）を行う時は、回線系のセルを全て無効側にマスクして、ＨＬＰ０２Ａからの試験セルのみを多重する構成となる。ＬＰ部自己診断の指定は、ＨＭＨ０３Ａ内のＭＳＤ で設定する。以上の関係を、図２４０にまとめて示す。
（３） ＣＲＣ−１０チェックＳ
セルのペイロードをＣＲＣ 除算することによってエラーのチェックを行う。ＣＲＣ多項式が０以外の時に、ＥＦＣＣを”Ｌ” にする。（Ｌ２ Ｐａｙｌｏａｄ ＣＲＣ Ｖｉｏｌａｔｉｏｎ）
セルの０２ワード目の試験ビットが”１” （ＭＥＳＨ 間ＰＶＣ 試験セル） のものは処理対象なので、エラー編集Ｉ Ｓ でマスクする。また、ＥＦＩＲＭ をＬ２ヘッダがＮＧという意味で“Ｌ”にする。上記関係を図２４１の表に示す。
（４） ＰＬ長チェックＳ
セル（セグメントタイプ毎）の有効ペイロード長のチェックを行う。
図２４２に示す表の条件の時、ＥＦＰＬを”Ｌ” にする。（Ｌ２ ペイロードレングスエラー） セルの０２ワード目の試験ビットが”１”（ＭＥＳＨ間ＰＶＣ 試験セル） のものは処理対象外である。このＭＥＳＨ間のＰＶＣ 試験セルの場合、チェックは行うが、結果はエラー編集ＩＳでマスクされる。また、ＥＦＩＲＭ をＬ２ヘッダがＮＧという意味で“Ｌ”にする。
（５） ＭＩＤ 値チェックＳ
ＢＯＭ， ＥＯＭ， ＳＳＭ でエラーの時、Ｅ２の ＥＦＩＭ を”Ｌ” にする。また、ＣＯＭ でエラーの時、Ｅ１ ＫＥＦＩＭを”Ｌ” にする。（ＢＯＭ／ＳＳＭ／ｗｉｔｈ Ｉｎｖａｌｉｄ ＭＩＤ Ｅｒｏｒｒ）
セルの０２ワード目の試験ビットが”１”（ＭＥＳＨ間ＰＶＣ 試験セル） のものは処理対象外なので、エラー編集Ｉ Ｓ でマスクする。また、ＥＦＩＲＭ をＬ２ヘッダがＮＧという意味で“Ｌ”にする。上記試験におけるエラー条件を図２４３に示す。
（６） ＭＩＤ チェックＳ
ＢＯＭ ではＶＣＩ／ＭＩＤ がＮｏ Ａｃｔｉｖｅ な否か、 ＣＯＭ， ＥＯＭ ではＶＣＩ／ＭＩＤ がＡｃｔｉｖｅか否かチェックを行う。
・ＢＯＭ 到着時にＶＣＩ／ＭＩＤ をアドレス（キー）としてメモリから読み出し。
▲１▼ ｕｓｅｄ（｀１’） であれば、エラーフラグ（ＥＦ２のＥＦＭＡ） をたて（ＭＩＤ Ｃｕｒｒｅｎｔｌｙ Ａｃｔｉｖｅ）、エラーとなるのは前メッセージなので、マスタフラグ（ＥＦＭＳ）を立たないようにする。
▲２▼ ｎｏｎ−ｕｓｅｄ（｀０’）であればＯＫとする。
▲３▼メモリにｕｓｅｄ（｀１’） を書き込む。
・ＣＯＭ 到着時にＶＣＩ／ＭＩＤ をアドレスとしてメモリから読み出す。
▲１▼ ｎｏｎ−ｕｓｅｄ（｀０’）であればエラーフラグ（ＥＦＩのＥＦＭＡ） をたてる。
▲２▼ ｕｓｅｄ （｀１’） であればＯＫとする。
▲３▼上記▲１▼の時はｎｏｎ−ｕｓｅｄ（｀０’） を、上記▲２▼の時はｕｓｅｄ（｀１’） をメモリに書き込む。
・ＥＯＭ 到着時にＶＣＩ／ＭＩＤ をアドレスとてメモリから読みだす。
▲１▼ ｎｏｎ−ｕｓｅｄ（｀０’）であれば、エラーフラグ（ＥＦ２のＥＦＭＡ） をたてる（ＥＯＭ ｗｉｔｈ Ｕｎａｐｐｒａｖｅｄ Ｍｉｄ） 。
▲２▼ ｕｓｅｄ （｀１’） であればＯＫとする。
▲３▼メモリに、ｎｏｎ−ｕｓｅｄ（｀０’） を書き込む。
・ＳＳＭ は処理対象外
１． セルの０２ワード目の試験ビットが”１”（ＭＥＳＨ間ＰＶＣ 試験セル）
２． ＣＲＣ−１０チェック， ＰＬ長チェック， ＭＩＤ 値チェックエラー。
３． 回線セルのＥＮＢ がＤＳＢ（無効） 。
上記１，２，３ の内、１つでも該当するセルは、メモリへのアクセスはしない。また、上記の１ に該当するセルのエラーフラグは、ＯＫ側にする。図２４４に、上記 ＭＩＤチェックの関係を示す。
（７） ＳＮチェックＳ
ＢＯＮ， ＳＳＭでＳＮ（シーケンス・ナンバー）を初期化し、ＣＯＭ， ＥＯＭでそのＳＮの順序性をチェックする。
・ＢＯＭ， ＳＳＭ到着時にＶＣＩ／ＭＩＤ をアドレス（キー）とてメモリをリードする。
▲１▼自ＳＮとリード値が一致してもしなくてもエラーフラグ（ＥＦＳＮ）は立てない。
▲２▼自ＳＮ＋１ とした値をＶＣＩ／ＭＩＤ をアドレスとしてメモリにライトする。
・ＣＯＭ， ＥＯＭ到着時にＶＣＩ／ＭＩＤ をアドレスとしてメモリをリードする。
▲１▼自ＳＮとリード値が一致すれば、ＯＫとしてエラーフラグ（ＥＦＳＮ）は立てない。
▲２▼自ＳＮとリード値が一致しなければ、ＮＧとしエラーフラグ（ＥＦＳＮ）を立てる。
▲３▼自ＳＮ＋１ とした値をＶＣＩ／ＭＩＤ をアドレスとしてメモリにライトする。
１． セルの０２ワード目の試験ビットが”１”（ＭＥＳＨ間ＰＶＣ 試験セル）
２． ＭＩＤ がＮｏ Ａｃｔｉｖｅ 。
３． 回線セルのＥＮＢ がＤＳＢ（無効） 。
・上記１，２，３ の内１つでも該当するセルは、メモリへのアクセスはしない。
ＥＦＲＭがＮＧ（ＣＲＣ−１０ チェック、ＰＬ長チェック、ＭＩＤ 値チェックエラー） の場合もメモリへのアクセスを行わない。
・上記の１ に該当するセルのエラーフラグ（ＥＦ２ＭＡ， ＥＦ１ＭＡ）は、エラー編集 Ｉ Ｓでマスクする。
上記ＳＮチェックをまとめたものを、図２４５に示す。
（８） アドレスフォーマットチェックＳ
ＳＩＰ のヘッダのＳＡ， ＤＡアドレスのフォーマットチェックを行う。
ＳＡ，ＤＡ アドレスフィールド内のアドレスタイプ４ビットが、図２４６に示す条件の時にエラーとなる。また、セルの０２ワード目の試験ビットが”１”（ＭＥＳＨ間ＰＶＣ試験セル） のものは処理対象外なのでエラー編集 Ｉ Ｓでマスクする。
（９） ＤＡチェックＳ
自己折り返しセルをはじく。
・ ＢＯＭ， ＳＳＭ 到着時、ＤＡをアドレスとしてＣＡＭ に入力する。
１． マッチが取れなかった時
セルの０２ワード目の台１５ｂｉｔ 目に”０” （ルーティング処理部でルート検索が必要）
２． マッチが取れた時
マッチアドレスがＳＮＩ ＩＤと等しければ、エラーフラグ（ＥＦＳＡ）をたてる。
・ＣＯＭ， ＥＯＭはチェック対象外。
・セルの０２ワード目の試験ビットが”１” （ＭＥＳＨ 間ＰＶＣ 試験セル） のものは処理対象外なのでエラー編集 Ｉ Ｓでマスクする。
但し、グループアドレスはチェック対象外だが、ＣＡＭ でマッチが取れない。
上記ＤＡチェックをまとめたものを図２４７に示す。
（１０） ＢＡサイズチェックＳ
ＳＩＰ Ｌ３（Ｌ３−ＰＤＵ）のＢＡサイズが正しいかどうかチェックを行う。
エラーの時、ＥＦＢＡを”Ｌ” にする。但し、セルの０２ワード目の試験ビットが”１”（ＭＥＳＨ間ＰＶＣ 試験セル）のものは処理対象外なので、エラー編集 Ｉ Ｓでマスクする。図２４８に、ＢＡサイズチェックのエラーの条件を示す。
（１１） イングレス流量チェックＳ
各ＳＮＩ のＤＳ３ クラスに対して、アクセスクラスを５段階に分け、制限速度が守られているかチェックする。
加入者毎にある固定容量のリーキパケット（９１９２ ｏｃｔ）から、クラス毎の一定のオクテット数をインクリメントし、ＢＯＭ， ＳＳＭの到着時にリーキパケットにＢＡｓｉｚｅが許容可能かどうかでチェックする。
・３２セルフレーム毎（ＳＮＩ は、＃０〜＃３１まである）に、ＳＮＩ 毎のリーキパケットから一定のｏｃｔｅｔ 数をインクリメントする（１加入者のインクリメント処理）
・１セルフレーム内では、１つの ＳＮＩのインクリメント処理を行った後、到着ＢＯＭ に対するＳＮＩ に関してＢＡｓｉｚｅ許容可能かどうかの判断をする。
・アクセスクラスワード”０”， ”５”（”０” はＤＳ１， ”５”はＤＳ３ フル使用） に関してはインクリメント流量チェックは不要だが、インクリメント・オクテット数をａｌｌ１とすることによりインクリメント処理を行う。
・各ＳＮＩ に対するインクリメント・オクテット数とバッファ容量（９１９２：一定値）は、ファームウェアが設定する。
実際の処理としては、
▲１▼ インクリメント処理（１セルフレーム毎に、１加入者の処理を行う）
ＳＮＩ ＩＤ（ＳＮＩ 番号）をアドレス（キー）として、インクリメントｏｃｔｅｔ 数メモリからインクリメントｏｃｔｅｔ 数をリードする。
ＳＮＩ ＩＤをアドレスとして、リーキパケットメモリからバッファ容量をリードして、リード値とインデクリメントｏｃｔｅｔ 数を加算する。
ここで、加算値が９１９２より大きければ、バッファ容量を９１９２としてリーキパケットメモリにライトする。一方、加算値が９１９２以下であれば、その加算値をリーキパケットメモリにライトする。
▲２▼ ＢＯＭ，ＳＳＭ 受信時に、ＳＮＩ ＩＤをアドレスとして、リーキパケットメモリからデータをリードし、そのリード値から（ＢＡｓｉｚｅ：３２） を減算する。
ここで、減算値が０より大きければ、バッファ容量として、この減算値をリーキパケットメモリにライトする。一方、減算値が０以下であれば、リーキパケットメモリからリードされたバッファ容量をそのまま（減算しない値）メモリにライトし、ＥＦ２ＡＣ を立てる。
１． ＣＯＭ， ＥＯＭは処理対象外。
２． セルの０２ワード目の試験ビットが”１” （ＭＥＳＨ間ＰＶＣ 試験セル）。
３． ＥＦＩＲＭ が“Ｌ”の場合（ＣＲＣエラー、ＰＬ長エラー、ＭＩＤ 値エラー） とＢＡｓｉｚｅチェックはエラーは処理対象外。
４．回線系セルのＥＮＢ がＤＳＢ （無効）。
上記１，２，３，４ のうち、１つでも該当するセルは、メモリへのアクセスを行わない。また、上記２ に該当するセルのエラーフラグ（ＥＦ２ＡＣ） は、エラー編集 Ｉ Ｓでマスクする。
上記イングレス流量チェックを説明する図を、図２４９に示す。
（１２） エラー編集 Ｉ Ｓ
各チェッカでチェックされたエラーをエラーフラグの各位置に付与する。
エラーフラグＥＦ２ でフラグが立てば、ＥＦ１ のＥＦＭＳのフラグを立てる。但し、ＥＦ２ＭＡ でエラーが立っていてもＥＦＭＳは立てない。
ＳＴ（セグメントタイプ：２ビット）とＭＩＤ （メッセージ識別子：１０ビット）をセルの００ワード目にコピーする。入ＶＣＩ （ＳＮＩ 番号（ＳＮＩ ＩＤ）を、その下位８ビットで示している）をセルの０１ワード目にコピーする。
セルの０２ワード目の試験ビットが”１”（ＭＥＳＨ間ＰＶＣ 試験セル） のセルのエラーフラグをマスクする。
（１３） 同時入力数チェック Ｓ
各ＳＮＩ 毎に、同時に受け付けできるメッセージ数の制限を行う。もし、到着メッセージ数が制限数（１または１６） を越えている時、その到着メッセージを廃棄する。
制限数（１／１６）の区別に関して、初期設定の時、同時入力制限数メモリに、”０”または”１” （”０” ：制限数＝１、”１” ：制限数＝１６）の設定を行う。
・ＢＯＭ 到着時の処理
▲１▼ＳＮＩ に対する受信メッセージ数≠１６（ 又は≠１）の時（通常動作）
次読み出しカウンタ＋ＳＮＩ ＩＤをアドレス（キー）として、ＲＭＩＤ管理テーブルからＲＭＩＤをリードする。（ＲＭＩＤとは、後述するが、ＭＩＤ とＳＮＩ 番号との組合せから得られる値であり、ＳＮＩ および該ＳＮＩ 上での各ＭＩＤ に対して一意に割り当てられる値である）
このＲＭＩＤをアドレスとして、ＲＭＩＤ変換ＣＡＭ にＶＣＩ ＋ＭＩＤ をライトする。
このＲＭＩＤをセルの０３ワード目（ＬＳＢ １０ｂｉｔ） に書き込む。
受信メッセージ数（１６ 〜０）をインクリメント（ ＋１）する。
制限数が１６（同時入力制限数メモリで判断）の時、次読み出しカウンタ（０〜１５） をインクリメント（ ＋１）する。
▲２▼ ＳＮＩ に対する受信メッセージ数＝１６（または、１）の時は、エラーフラグ（Ｅ２ＥＭ， ＥＩＭＳ）を立てる。
・ＳＳＭＳ到着時の処理
▲１▼ ＳＮＩ に対する受信メッセージ数≠１６または、≠１）の時（通常動作）
次読み出しカウンタ＋ＳＮＩ ＩＤをアドレスとして、ＲＭＩＤ管理テーブルからＲＭＩＤをリードする。
次書き込みカウンタ＋ＳＮＩ ＩＤをアドレスとして、このＲＭＩＤをＲＭＩＤ管理テーブルにライトする。
このＲＭＩＤをセルの０３ワード目（ＬＳＢ １０ｂｉｔ） に書き込む。
制限数が１６（ 同時入力制限数メモリで判断） の時、次読み出しカウンタ（０〜１５） と次書き込みカウンタをインクリメント（ ＋１）する。
▲２▼ ＳＮＩ に対する受信メッセージ数＝１６（または、１）の時は、エラーフラグ（Ｅ２ＥＭ，Ｅ１ＥＳ） を立てる。
・ＣＯＭ 到着時には、ＲＭＩＤ変換ＣＡＭ でＶＣＩ／ＭＩＤ をマッチアドレスとしてマッチングを取る。
▲１▼ マッチ時
マッチアドレスをＲＭＩＤとして、このＲＭＩＤをセルの３ワード目（ＬＳＢ １０ｂｉｔ）に書き込む。
▲２▼ マッチしなかった時
エラーフラグ（Ｅ１ＲＭ， Ｅ１ＭＳ）を立てる。
・ＥＯＭ 到着時には、ＲＭＩＤ変換ＣＡＭ でＶＣＩ／ＭＩＤ をマッチアドレスとしてマッチングを取る。
▲１▼ マッチ時
マッチアドレスをＲＭＩＤとする。
このＲＭＩＤをセルの３ワード目（ＬＳＢ １０ｂｉｔ）に書き込む。
次書き込みカウンタ＋ＳＮＩ ＩＤをアドレスとして、このＲＭＩＤをＲＭＩＤ管理テーブルにライトする。
受信メッセージ数（１６ 〜０）をデクリメント（−１）する。
制限数が１６の時、次書き込みカウンタ（０〜１５） をインクリメント（ ＋１）する。
▲２▼ マッチしなかった時
エラーフラグ（Ｅ１ＲＭ，Ｅ１ＭＳ） を立てる。
タイムアウトセル（ＥＯＭ） が送出されているかの判断は、のエラーディスカード処理部のマスタ（ＭＳ）エラー付与ｍｅｍｏｒｙ（１ｂｉｔ）が１かどうかでわかる。タイムアウトセルが送出されていればエラーディスカード処理部でこのＥＯＭ セルを無効セルにする。
ＭＥＳＨ 間ＰＶＣ 試験セル（試験ビットが１）は処理を行わない。エラーセル（ＥＦ１ＭＳが１）は処理を行う。
図２５０に、上記同時入力数チェックを説明する図を示す。
（１４） ＭＲＩ タイムアウト Ｓ
ＢＯＭ 受信からＥＯＭ 受信までの時間を監視し、ＭＲＩ タイムアウトを判別する。
セル到着（ 空きセルも含む） 毎に時刻をＣＡＭ に入力することにより、ＭＲＩ タイムアウト・メッセージを発見する。
１． セルフレーム毎に、ｕｓｅｄ（０） ＋１ ＋現時刻をマッチデータとしてＭＲＩ タイムＣＡＭ でマッチを取る。（ セルフレーム毎の処理）
Ｉ．マッチ時
▲１▼ 空きセルの場合、タイムアウトセル（下記、注１参照） を生成し、ＲＭＩＤ変換ＣＡＭ とＭＲＩ タイム ＣＡＭに ａｌｌ １をライトする。
▲２▼ 空きセル以外（ＢＯＭ， ＣＯＭ， ＥＯＭ， ＳＳＭ）の場合、マッチアドレスをアドレスとしてＭＲＩ タイム ＣＡＭにｕｓｅｄ（０） ＋１ ＋ａｌｌ １ をライトする。
ＩＩ． アンマッチ時には、何も処理しない。
２． 上記セルフレーム毎の処理を行った後、以下のセル毎の処理を行う。
・空きセル時
Ｉ． セルフレーム毎の処理でＭＲＩ タイム ＣＡＭでマッチした時
上記 １− ▲１▼と同じである。
ＩＩ． セルフレーム毎の処理でＭＲＩ タイム ＣＡＭでアンマッチの時、ｕｓｅｄ（０） ＋０＋ａｌｌ １ をマッチデータとしてＭＲＩ タイムＣＡＭ でマッチを取る。
▲１▼ マッチ時、タイムアウトセル（注１ 参照）を生成し、マッチアドレスとしてＲＭＩＤ変換ＣＡＭ とＭＡＩ タイムＣＡＭ にａｌｌ １ をライトする。
▲２▼ アンマッチ時には、何も処理しない。
注１ ：タイムアウトセルとしてエラーフラグ（Ｅ２ＭＴ）を立てたＥＯＭ セル（ 入ＶＣＩ と入ＭＩＤ を書き込む） を生成する。入ＶＣＩ と入 ＭＩＤはマッチアドレスであるＲＭＩＤをアドレスとして、ＲＭＩＤ変換ＣＡＭ からＶＣＩ ＋ＭＩＤ をリードする。
この時、上記（１３）に記載した「同時入力数チェック Ｓ処理」において以下の処理をする。すなわち、次書き込みカウンタ＋ＳＮＩ ＩＤ（ＶＣＩ） をアドレスとして、マッチアドレスであるＲＭＩＤをＲＭＩＤ管理テーブルにライトする。そして、このＳＮＩ ＩＤに対する受信メッセージ数（１６ 〜０）をデクリメント（−１）する。さらに、制限数が１６の時、このＳＮＩ ＩＤに対する次書き込みカウンタ（０〜１５） をインクリメント（ ＋１）する。
・ＢＯＭ 受信時
ＲＭＩＤをアドレスとしてＭＲＩ Ｔｉｍｅ ＣＡＭにｕｓｅｄ（０） ＋１ ＋〔タイムアウト時刻（現時刻＋Ｔ）をライトする。（例えば、 Ｔ＝２．７ μｓ／セル ｘ ６４ｋ （１６ｂｉｔ）≒１７７ｍｓ ）・ＥＯＭ 受信時
▲１▼ 上記（１３）に記載したＲＭＩＤ変換ＣＡＭ でマッチした時、ＲＭＩＤをアドレスとしてＲＭＩＤ変換ＣＡＭ とＭＲＩ Ｔｉｍｅ ＣＡＭにａｌｌ １ をライトする。
▲２▼ 上記（１３）に記載したＲＭＩＤ変換ＣＡＭ でマッチしなかった時には、ＭＲＩ タイムアウトとしての処理はなし。
・ ＣＯＭ／ＳＳＭは、ＭＲＩ タイムアウト Ｓとしての処理はなし。
・ ＭＥＳＨ 間ＰＶＣ 試験セル（試験ビットが１）は処理を行わない。
・ エラーセル（ＥＦＩＭＳが１）は処理を行う。
上述のＭＲＩ タイムアウト処理を説明する図を示す。図２５１は、ＭＲＩ Ｔｉｍｅの算出を説明する図であり、図２５２は、ＲＭＩＤ変換ＣＡＭ と、ＭＲＩ ＣＡＭ へのリード／ライトデータを示す図であり、図２５３は、各セルのタイミングを説明する図である。また、図２５４は、同時入力数制限ＲＭＩＤ獲得／ＭＲＩ タイムアウトの処理を示すフローチャートである。
ここで、同時入力チェックＳ 、ＭＲＩ タイムアウトＳ， （および ＲＭＩＤ 獲得） について補足説明をする。
ＲＭＩＤ
まず、ＳＭＬＰ内の必要な処理容量を考えると、１ＳＭＬＰにおけるＳＮＩ（加入者） の数は最大３２であり、また、１ＳＮＩ におけるＬ３−ＰＤＵの同時入力制限数は最大１６である。従って１ ＳＭＬＰ 内では、同時に存在するＬ３−ＰＤＵは最大５１２個となる（３２ＳＮＩ ×１６ Ｌ３ＰＤＵ＝５１２）。
ＲＭＩＤとは、ＳＭＬＰ内においてこの５１２個のＬ３−ＰＤＵに対して一意に割り当てる管理番号であり、ＶＣＩ とＭＩＤ から生成する。このＲＭＩＤを用いることにより、各種テーブルのアドレスを３２ ＶＣＩ×１０２４ＭＩＤ ＝３２キロビットから、ＲＭＩＤの５１２ビットに縮退することができ、テーブル容量の節約が可能となる。上記縮退を図２５５に示す。
ＲＭＩＤは、以下の時に獲得（ＲＭＩＤ 変換テーブルに設定） する。
・正常なＢＯＭ の受信
・正常なＳＳＭ の受信（ＳＳＭの場合は、ＲＭＩＤを獲得してもＲＭＩＤ変換テーブルには設定しない）
ＲＭＩＤは、以下の時に解放（ＲＭＩＤ 変換テーブルをクリア）する。
・正常なＥＯＭ の受信時
・ＭＲＩ Ｔ．Ｏ． ＥＯＭ送信時（ＭＲＩ タイムアウトに伴う ＥＯＭ送信）
・正常なＳＳＭ の受信時（ＳＳＭの場合は、ＲＭＩＤ変換テーブルには設定しないので、解放処理は必要ない）。
・エラー（ＭＳ ＯＮだが、ＲＭ ＯＦＦ） のＢＯＭ， ＣＯＭ， ＥＯＭ 受信時でＲＭＩＤが獲得されていた場合
ＣＯＭ／ＥＯＭ では、既に獲得されているＲＭＩＤをＶＣＩ ＋ＭＩＤ を元に、ＲＭＩＤ変換テーブルから読み出し（ＡＭＤＣＡＭのマッチ機能を用いる） 、ＲＭＩＤを付与する。
ＲＭＩＤ獲得部、同時入力制限、ＭＲＩ Ｔ．Ｏ．設定／ 解除における正常セルと異常セルの処理を図２５６に示す。
１） 入力ＭＩＤ 不定の場合
ＲＭとは、ＥＦ１ＲＭ のことであり、入力時にこのＲＭがＯＮの場合は以下のチェックでＮＧを検出したことを示す。
ＣＲＣ−１０
ＰＬ 長
ＭＩＤチェック
上記チェックの結果がＮＧの場合、ＭＩＤ 値が正しくない可能性があるので、ＲＭＩＤ獲得部（同時入力制限、ＭＲＩ タイムアウトチェックも含む）では処理を全く行わない。
以下に示すブロックでは、ＲＭＩＤをアドレスとしてメモリへのリード／ ライトを行っている。ＲＭＩＤ獲得部では、ＲＭがＯＮで、ＲＭＩＤを獲得しなかった場合に、ＲＭＩＤとして入力のＭＩＤ を送出してしまい、正常なＲＭＩＤをアドレスとしてライトされたデータを破壊する可能性がある。これを防ぐため、ＲＭＩＤを獲得（付与も含む）しなかった場合は、ＲＭＩＤ値を‘１１ １１１１ １１１１’ とし、メモリの未使用アドレスをアクセスする。
エラーディスカード部 Ｓ
ルーティング情報 Ｓ
ＧＡ コピー Ｓ
ＶＣ−ＳＨ 送出ＯＫ Ｓ
また、以下に示すブロックでも前記と同様の問題が発生する。これらは、ＲＭがＯＮの場合処理を行わないようにしている。本来は、前記のＲＭＩＤ値が、‘１１ １１１１１１１１’ の場合はメモリの未使用アドレスをアクセスすることにより対処すべきである。ＲＭを用いても問題はないが、整合性をとるため、どちらかに統一するようにしてもよい。
ＢＡｓｉｚｅマッチ、ＢＥｔａｇ マッチ、Ｌｅｎｇｔｈチェック
出ＭＩＤ 獲得
その他
ＢＯＭ でＲＭ ＯＮ 、同一Ｌ３−ＰＤＵの ＣＯＭ，ＥＯＭ では、ＲＭ ＯＦＦの場合、ＢＯＭ の入力ＭＩＤは正しくない可能性があるので、ＣＯＭ ＥＯＭ は、ＢＯＭ がなかった場合と同様の処理となる。
ＥＯＭ でＲＭ ＯＮ の場合は、この入力ＭＩＤ は正しくない可能性があるので、ＲＭＩＤ，ＭＲＩ Ｔ．Ｏ．の解放、クリアは行わない。従って、ＲＭＩ タイムアウトが発生する。２） マスターエラー ＮＧ の場合（ＲＭ はＯＦＦ）
入力メッセージがマスタエラーＮＧ（ＥＦ１ＭＳ ＯＮ）の場合、ＢＯＭ／ＣＯＭ／ＥＯＭ／ＳＳＭ のどの場合も、ＯＫを示すメッセージと同様に、入力のＶＣＩ ＋ＭＩＤ でＲＭＩＤを獲得済であるかチェックする。
獲得済の場合は、ＲＭＩＤとして獲得済のＲＭＩＤ（ＲＭＩＤ ＣＡＭ のマッチアドレス） を付与する。また、ＭＳがＯＮなので、このＬ３−ＰＤＵの処理はストップする必要があるためＲＭＩＤを解放し、ＭＲＩ Ｔ．Ｏ．もクリアする。
一方、未獲得の場合は、ＲＭＩＤとして‘１１ １１１１ １１１１’ を設定し、また、ＥＦ１ＲＭをＯＮにする。
３） ＯＫの場合
ＯＫメッセージの場合、ＢＯＭ／ＣＯＭ／ＥＯＭ／ＳＳＭ のいずれの場合も、先ずＲＭＩＤが獲得されているかどうかをチェックする。
獲得済の場合
メッセージ毎の処理を行う。
▲１▼ ＢＯＭ の場合： ＲＭＩＤ を付与し、ＭＲＩ Ｔ．Ｏ．を再設定する。
▲２▼ ＣＯＭ の場合： ＲＭＩＤ を付与する。（正常状態）
▲３▼ ＥＯＭ の場合： ＲＭＩＤ を付与後、すぐ解放し、ＭＲＩ Ｔ．Ｏ．をクリアする（正常状態）
▲４▼ ＳＳＭ の場合： ＲＭＩＤ を付与後、すぐ解放し、ＭＲＩ Ｔ．Ｏ．をクリアする。
未獲得の場合
▲１▼ ＢＯＭ の場合： ＲＭＩＤ を獲得し、ＭＲＩ Ｔ．Ｏ．を設定する。（ 正常状態）
▲２▼ ＣＯＭ の場合： ＲＭＩＤ を‘１１ １１１１ １１１１’ とし、ＭＳ， ＲＭをＯＮする。
▲３▼ ＥＯＭ の場合： ＲＭＩＤ を‘１１ １１１１ １１１１’ とし、ＭＳ， ＲＭをＯＮする。
▲４▼ ＳＳＭ の場合： ＲＭＩＤ を獲得後、すぐ解放する。（正常状態） 。
４） 同時入力制限ＮＧの場合
このブロックで同時入力制限のチェックを行う。
ＢＯＭ／ＳＳＭ 受信時に同時入力制限テーブルにファームウェアより設定される。同時入力制限数（制限数 １の場合＝０， １６ の場合＝１ がテーブルに設定される）とＢＯＭ を受信済だが、ＥＯＭ を受信していない（ＭＲＩ Ｔ．Ｏ． も発生していない）Ｌ３−ＰＤＵ数（ 受信メッセージ数） とを比較する。もし既に同時入力制限数と同じであればエラーフラグＭＳとＥＭをＯＮにする。この時のＲＭＩＤとして‘１１ １１１１ １１１１’ を設定する。また、ＲＭＩＤ獲得、ＲＭＩ Ｔ．Ｏ．の設定を行わない。
受信数カウントアップは、ＢＯＭ で、かつ、ＲＭＩＤを新規に獲得する場合にのみ行う。
受信数カウントダウンは以下の時に行う。
ＥＯＭ で正常終了した場合
タイムアウトＥＯＭ を送出した場合
ＢＯＭ／ＣＯＭ／ＥＯＭ でＲＭが ＯＦＦ， ＭＳが ＯＮ 、かつＲＭＩＤが獲得済の場合
５） ＭＲＩ タイムアウトチェックの場合
このブロックでＭＲＩ タイムアウトチェックを行う。
ＭＲＩ タイムアウトの監視は、受信セルの有効／ 無効に関係なく、毎セルについて監視する。もし、タイムアウトしていた場合は、該当するＲＭＩＤをアドレスとして、ＭＲＩ Ｔ．Ｏ．テーブルにタイムアウトパターンを設定する。
無効セルの場合、ＭＲＩ Ｔ．Ｏ．テーブルにタイムアウトパターンの有無をチェックし、タイムアウトパターンがあった場合は、ＲＭＩＤ変換テーブルより読み出してきたＶＣＩ ＋ＭＩＤ と、ＲＭＩＤをＴ．Ｏ． ＥＯＭ（タイムアウトＥＯＭ ）に付与して送出する。この時、エラーフラグはＭＳとＭＴをＯＮする。Ｔ．Ｏ． ＥＯＭ送出後、ＲＭＩＤの解放、ＭＲＩ Ｔ．Ｏ．クリアを行う。
ＭＲＩ Ｔ．Ｏ．テーブルのタイムアウト時刻の設定は、ＢＯＭ でしかもＲＭＩＤを新規／ 獲得済にかかわらず設定した場合に行う。
ＭＲＩ Ｔ．Ｏ．テーブルのタイムアウト時刻のクリアは以下の時に行う。
ＥＯＭ で正常終了した場合
Ｔ．Ｏ． ＥＯＭを送出した場合
ＢＯＭ／ＣＯＭ／ＥＯＭ でＲＭ ＯＦＦ， ＭＳ ＯＮ 且つ、ＲＭＩＤが獲得済の場合
６） ＰＶＣ （ＭＥＳＨ−ＭＨ間） の扱い
ＭＥＳＨ−ＭＨ 間 ＰＶＣ試験セルの場合は、ＲＭＩＤ獲得、同時入力制限、ＭＲＩ Ｔ．Ｏ．の処理は一切行わない。ＲＭＩＤの領域、エラーフラグともに、入力セルのデータをそのまま出力する。
（１５） ＨＥＬチェック Ｓ
Ｈｅａｄｅｒ Ｅｘｔｅｎｓｉｏｎ Ｌｅｎｇｔｈ が３と設定されているかチェックを行い、３以外の値であれは、ＥＦＨＥを”Ｌ” にする。
セルの０２ワード目の試験ビットが”１”（ＭＥＳＨ間ＰＶＣ 試験セル） のものは処理対象外。
（１６） ＨＥフォーマットチェック Ｓ
Ｈｅａｄｅｒ Ｅｘｔｅｎｓｉｏｎの最初の３オクテット（ 第１のエレメント） が、それぞれ３（エレメント長），０（エレメントタイプ），１（エレメント値）に設定されているかチェックを行い、異なる値であれば、ＥＦＶＥを”Ｌ” にする。
Ｈｅａｄｅｒ Ｅｘｔｅｎｓｉｏｎの第２のエレメント（次の３オクテット）において、２オクテット目のエレメントタイプ＝１であれば、１オクテット目のエレメント長のチェックを行い、４，６，８以外の値であれば、ＥＦＣＳを”Ｌ” にする。
セルの０２ワード目の試験ビットが”１” （ＭＥＳＨ間ＰＶＣ 試験セル）のものは処理対象外。
図２５７に、上記ＨＥフォーマットチェックをまとめた表を示す。
（１７） ＳＡチェック Ｓ
入力セルに格納されているＳＡが、送信ＳＮＩ に登録してあるＳＡかどうかチェックを行う。
・ ＢＯＭ， ＳＳＭ 到着時、ＳＡをＣＡＭ に入力する。
マッチが取れなければエラーフラグ（ＥＦＳＡ）を立てる。
マッチが取れた時、マッチアドレスがＳＮＩ ＩＤと異なればエラーフラグ（ＥＦＳＡ）をたてる。
マッチが取れた時、マッチがＳＮＩ ＩＤと等しければ何も処理しない。
・ ＣＯＭ， ＥＯＭ はチェック対象外。
・ セルの０２ワード目の試験ビットが”１” （ＭＥＳＨ間ＰＶＣ 試験セル）のものは処理対象外。
図２５８に、上記ＳＡチェックをまとめた表を示す。
（１８） ＤＡスクリーニング Ｓ
着ＳＮＩ への発信規制をかける。
・ ＢＯＭ，ＳＳＭ 到着時の処理
▲１▼ ＡＴ（アドレスタイプ）から、個別アドレス（ＩＡ）かグループアドレス（ＧＡ）かを判別し、ＳＣ属性メモリからＡＴ（ＩＡ かＧＡ） に対する属性を読み出す。
▲２▼ ＤＡをマッチデータとしてＤＡスクリーニングＣＡＭ でマッチを取る。
ＳＣ属性とマッチ状況を示す図２５９を参照し、エラーとなればエラーフラグ（ＥＦＤＡ）を”Ｌ” にする。
・ ＣＯＭ， ＥＯＭ は処理対象外
・ セルの０２ワード目の試験ビットが”１” （ＭＥＳＨ 間ＰＶＣ 試験セル） のものは処理対象外。
（１９） ＢＥｔａｇ マッチ Ｓ
ＳＩＰ （Ｌ３−ＰＤＵ）のヘッダとトレイラにそれぞれ格納されているＢＥｔａｇ の一致をチェックする。
ＢＯＭ のペイロード部に格納されているＳＩＰ Ｌ３−ＰＤＵのＢＥｔａｇ を記憶し、ＥＯＭ を受信した時、上記記憶されているＢＥｔａｇ と、該ＥＯＭ に格納されているＢＥｔａｇ と比較し、異なる値であればＥＦＢＥを”Ｌ” にする。
セルの０２ワード目の試験ビットが”１” （ＭＥＳＨ間ＰＶＣ 試験セル）のものは処理対象外。
図２６０に、上記ＢＥｔａｇ マッチをまとめた表を示す。
（２０） ＢＡｓｉｚｅマッチチェック Ｓ
ＳＩＰ （Ｌ３−ＰＤＵ）のヘッダ部に格納されているＢＡｓｉｚｅと、トレイラに格納されているレングス値との一致をチェックする。
ＢＯＭ のペイロード部に格納されているＢＡｓｉｚｅを記憶し、ＥＯＭ を受信した時、上記記憶したＢＡｓｉｚｅと、該ＥＯＭ に格納されているレングス値と比較し、異なる値であればＥＦＬＥを”Ｌ” にする。
セルの０２ワード目の試験ビットが”１” （ＭＥＳＨ間ＰＶＣ 試験セル）のものは処理対象外。
図２６１に、上記ＢＡｓｉｚｅマッチチェックをまとめた表を示す。
（２１） 情報長チェック Ｓ
ＢＡｓｉｚｅと実際に受信したＬ３−ＰＤＵの情報長の一致をチェックする。
・ ＢＯＭ到着時の処理
ＢＡｓｉｚｅ から、必要セル数と最終セル（ＥＯＭ） に含まれる情報長（ＰＬ 長） を算出する。その算出方法は、「ＢＡｓｉｚｅ÷４０ｏｃｔ ＝商＋余り」を計算し、商＝セルカウント数、余り＋４０ｏｃｔ ＝ＥＯＭ のＰＬ長となる。
ＲＭＩＤをアドレス（キー）としてセルカウントメモリとＰＬ長メモリに計算結果を書き込む。
・ ＣＯＭ 到着時には、ＲＭＩＤをアドレスとしてセルカウントメモリから値を読み出す。
▲１▼ リード値が０の時、エラーフラグ（ＥＦＩＬ）をたてる。
▲２▼ リード値が０でない時、リード値をインクリメントしセルカウントメモリに書き込む。
・ ＥＯＭ 到着時には、ＲＭＩＤをアドレスとしてセルカウントメモリから値を読み出す。
▲１▼ リード値が０でない時、エラーフラグ（ＥＦＩＬ）を立てる。
▲２▼ リード値が０の時、ＲＭＩＤをアドレスとしてＰＬ長メモリからリードする。
リード値とＥＯＭ の実際のペイロード長を比較し、異なる値であればエラーフラグ（ＥＦＩＬ）を立てる。
・ セルの０２ワード目の試験ビットが”１” （ＭＥＳＨ間ＰＶＣ 試験セル）のものは処理対象外。
図２６２に、上記情報長チェックをまとめた表を示す。
（２２） エラー編集ＩＩ Ｓ
各チェッカでチェックされたエラーをエラーフラグの各位置に付与する。
エラーフラグＥ２でフラグが立てば、ＥＦＭＳのフラグを立てる。
（２３） Ｅｒｒｏｒｅｄ Ｌ３−ＰＤＵ コントロール＆エンキャプセレーション Ｓ
（１） Ｅｒｒｏｒｅｄ Ｌ３−ＰＤＵ コントロール
本ブロックでは、以下の２つの処理を行う。
▲１▼ Ｌ３−ＰＤＵ単位のエラーメッセージ廃棄
マスタエラー（ＥＦＭＳ）がＯＮのＢＯＭ または ＣＯＭを受信した場合、それ以降受信した同一ＳＮＩ／ＭＩＤ 値のＣＯＭ およびＥＯＭ は、たとえ正常なＬ２−ＰＤＵであっても、本ブロックでマスタエラーをＯＮとする。図２６３に、上記Ｌ３−ＰＤＵ単位のエラーメッセージ廃棄を説明する図を示す。
▲２▼ ＭＲＩ タイムアウトＥＯＭ（疑似ＥＯＭ 受信） 後に受信したメッセージの廃棄
ＭＲＩ タイムアウトの場合、ＨＭＨ０４ＡのＭＲＩ タイムアウト部で疑似ＥＯＭ を発生して送信する。ＭＲＩ タイムアウト部以降のブロックでは、この疑似ＥＯＭ を元にＬ３−ＰＤＵ終了の処理を行う。また疑似ＥＯＭ 以降に受信したセルは本ブロックで以下の処理が行われる。
・ ＣＯＭ：マスタフラグ（ＭＳ−ＦＬＡＧ ）がｏｎとなり以降はエラーセルとして処理される。
・ ＥＯＭ：無効セルとして廃棄される。この時、廃棄カウント数をカウントアップするための信号を出力する。
図２６４に、上記ＭＲＩ タイムアウトＥＯＭ 後に受信したメッセージの廃棄を説明する図を示す。
上記処理▲１▼のエラーセル（マスタエラーフラグが立っている）のメッセージに対してマスタエラーフラグを立てる。
・ ＢＯＭ到着時に、そのセルがエラーセルの場合、試験ビット＋入ＶＣＩ ＋入ＭＩＤをアドレス（キー）としてエラーメモリにマスタエラー情報（ 以後、ＭＳ） をライト、タイムアウト情報（以後、ＤＭ）を初期化する。
エラーセルでない時は、同アドレスのＭＳ， ＤＭを初期化する。（図２６５の▲１▼および▲２▼を参照） 。
・ＣＯＭ 到着時に、試験ビット＋入ＶＣＩ ＋入ＭＩＤ をアドレスとして、メモリからＭＳ， ＤＭをリードする。（同▲３▼〜▲７▼参照）
Ｉ． リード値のＭＳがエラーの場合、到着セルのマスタエラーフラグを立てる。（同▲４▼参照）
ＩＩ． リード値のＤＭがエラーの場合、到着セルのマスタエラーフラグを立てる。（同▲５▼参照）
ＩＩＩ． 到着セルがエラーセルの場合、同アドレスにＭＳをライトする。（同▲６▼および▲７▼参照）
・ ＥＯＭ 到着時に、試験ビット＋入ＶＣＩ ＋入ＭＩＤ をアドレスとしてエラーメモリからＭＳ， ＤＭをリードする。（同▲８▼〜○１０参照）
Ｉ． リード値のＭＳ， ＤＭにエラーが無い場合、同アドレスにＤＭをライトする。（同▲８▼参照）
ＩＩ． リード値のＭＳがエラーの場合、到着セルのマスタエラーフラグを立てる。また、同アドレスにＤＭをライトする。（同▲９▼参照）
ＩＩＩ． リード値のＤＭがエラーの場合、このセルを無効セルにする。（同○１０参照）
（２） エンキャプセレーション
処理▲２▼において、ＳＩＰ Ｌ３−ＰＤＵからＩｎｔｅｒ−ＭＨ ｉｎｆ． ＰＤＵ （メッセージ・ハンドラ間インタフェース用プロトコル・データユニット）に変更（ＳＩＰ ＢＯＭセルをコピーしてＩｎｔｅｒ−ＭＨ ＢＯＭセルを作成） する。
・ エラー（マスタエラーフラグが立っている）セルは処理対象外
・ ＢＯＭ， ＳＳＭ到着時に、そのセルをバッファリングする。
・ 到着ＢＯＭ， ＳＳＭをコピーし、エンキャプ ＢＯＭ（Ｉｎｔｅｒ−ＭＨ ｉｎｆ 用ＢＯＭ）を作成する。（ＩＳＳＩ ヘッダ〔ＥＳ：Ｅｘｐｌｉｃｉｔ Ｓｅｌｅｃｔｉｏｎ］とキャリアを付与） そして、エンキャプＢＯＭ セルを送出する。
・ 到着ＢＯＭ は、セグメントタイプ（ＳＴ）をＣＯＭ にして、空きセル時に送出。
・ 到着ＳＳＭ は、セグメントタイプ（ＳＴ）をＥＯＭ にして、空きセル時に送出。
・ ＣＯＭ， ＥＯＭ到着時に
Ｉ． 同一メッセージ（ＲＭＩＤ により判断） がバッファに残っている時、バッファ内のセルを先に送出（同一メッセージのセル順序の入替りを防止）する。
ＩＩ． 同メッセージ（ＲＭＩＤ により判断） がバッファに残っていない時、このセルを送出。
・ バッファにセルを書き込むことが出来ない場合
▲１▼ そのセルは廃棄（無効セルとする）する。
▲２▼ 廃棄セル数をカウントするために、廃棄信号をセルフレームに同期（１セルフレーム内に１セル廃棄を示す） させてＨＭＨ０６Ａに通知する。
図２６６に、上記エンキャプセレーションをまとめた表を示す。また、図２６７に、Ｉｎｔｅｒ−ＭＨ ｉｎｆ用ＢＯＭ に付与すべきＩＳＳＩヘッダを説明する表、図２６８に、Ｉｎｔｅｒ−ＭＨ ｉｎｆ用ＢＯＭ セルフォーマットを説明する図を示す。
（２４） キャリアセレクション Ｓ
・ ＢＯＭ， ＳＳＭ到着時に
▲１▼ Ｈｅａｄｅｒ Ｅｘｔｅｎｓｉｏｎの第２エレメントにキャリアセレクションが無い時、ＩＳＳＩヘッダのＥｘｐｌｉｃｉｔ Ｓｅｌｅｃｔｉｏｎビットを”０” とする
ＳＮＩ ＩＤをアドレスとしてメモリからキャリアＩＤを読み出す。
このキャリアＩＤをＩＳＳＩヘッダのキャリア領域に書き込む。
▲２▼ Ｈｅａｄｅｒ Ｅｘｔｅｎｓｉｏｎの第２エレメントにキャリアセレクションがある時、ＩＳＳＩヘッダのＥｘｐｌｉｃｉｔ Ｓｅｌｅｃｔｉｏｎビットを”１” とする
Ｈｅａｄｅｒ ＥｘｔｅｎｓｉｏｎのキャリアＩＤをＩＳＳＩヘッダのキャリア領域に書く。
▲３▼ エラー（マスタエラーフラグが立っている）セルは処理対象外。
・ ＣＯＭ， ＥＯＭは処理対象外。
図２６９に、上記キャリアセレクションを説明する図を示す。
（２５） ルーティング Ｓ
ルート情報を検索し、出ＶＣＩ（着ＭＨＩＤ） を付与する。
・ ＢＯＭ 到着時に、
Ｉ． グループアドレス（ＧＡ）の場合（ＤＡ のアドレスタイプがＧＡ（１１１０）の時） 、局内の全ＳＢＭＨ／ＧＷＭＨ へのブロードキャストを行う。
▲１▼ セルの０２ワード目のＢＣ領域にブロードキャストの指定を行う。また、ＶＣＩ領域にａｌｌ ”０” をライトする。
▲２▼ ＲＭＩＤをアドレスとして、ルーティング情報メモリにセルの０２ワード目のＢＣと出ＶＣＩ をライトする。
ＩＩ． 個別アドレス（ＩＡ）の場合（ＤＡ のアドレスタイプがＩＡ（１１００）の時） 、ＤＡをマッチデータとして局内、局内局番、局外局番ルーティングテーブルに同時にリードする。但し、マッチ優先順位は、局内、局内局番、局外局番テーブルの順とする。
▲１▼ 局内ルーティングテーブルにおいてマッチが取れた時、ＳＢＭＨ指定ＶＣＩ の付与を行う。
・マッチアドレスをアドレスとして局内電番用ＶＣＩ 付与テーブルから出ＶＣＩ をリードし、セルの０２ワード目のＶＣＩ 領域にライトする。また、ＢＣ領域にブロードキャストの指定を行う。
・ ＲＭＩＤ をアドレスとして、ルーティング情報メモリにセルの０２ワード目のＢＣと出ＶＣＩ をライトする。
・ ＩＳＳＩキャリア領域をａｌｌ ‘０’にする。
▲２▼ 局内局番テーブルにおいてマッチが取れた時、全ＳＢＭＨへブロードキャストを行う。
・ セルの０２ワード目のＢＣ領域にブロードキャストの指定を行う。また、ＶＣＩ領域にａｌｌ｀０’をライトする。
・ ＲＭＩＤをアドレスとして、ルーティング情報メモリにセルの０２ワード目のＢＣと出ＶＣＩ をライトする。
・ ＩＳＳＩ ｃａｒｒｉｅ 領域を ａｌｌ ０ にする。
▲３▼ 局外局番テーブルにおいてマッチが取れた時には、ＧＷＭＨ指定ＶＣＩ の付与を行う。
・マッチアドレスをアドレスとして局外局番用ＶＣＩ 付与テーブルから出ＶＣＩ をリードし、セルの０２ワード目のＶＣＩ 領域にライトする。また、ＢＣ領域にブロードキャストの指定を行う。
・ＲＭＩＤをアドレスとして、ルーティング情報メモリにセルの０２ワード目のＢＣと出ＶＣＩ をライトする。
▲４▼ ３つのルーティングテーブルでマッチが取れない時、ＬＡＴＡ内の全ＧＷＭＨへブロードキャストを行う。
・セルの０２ワード目のＢＣ領域にブロードキャストの指定を行う。また、 ＶＣＩ領域にａｌｌ｀０’をライトする。
・ＲＭＩＤをアドレスとして、ルーティング情報メモリにセルの０２ワード目のＢＣと出ＶＣＩ をライトする。
・ＣＯＭ， ＥＯＭは、ＲＭＩＤをアドレスとして、ルーティング情報メモリからルート情報をリードし、セルの０２ワード目のＢＣ領域、ＶＣＩ 領域にライトする。
図２７０に、上記ルーティングをまとめた表、図２７１に、上記ルーティングを説明する図を示す。
（２６） キャリアクリーニング Ｓ
各ＳＭＩ 毎に指定されたキャリアへの発信規制をかける。
ＢＯＭ， ＳＳＭ到着時に、ＩＳＳＩヘッダのＳＭＩ ＩＤ＋ ｃａｒｒｉｅｒをデータとして、キャリアスクリーニングＣＡＭ によりマッチの検出を行う。この時、マッチが検出された場合、ＩＳＳＩキャリア領域をクリア（ａｌｌ｀０’）するとともにエラーフラグ（ＥＦＥＢ）を立てる。図２７２に、上記キャリアクリーニングおよびキャリアの状態を説明する図を示す。
（２７） ＧＡコピー Ｓ
ブロードキャストセルを実装ＭＨに転送するために、実装ＭＨの数だけのセルのコピーと出ＶＣＩ の付与を行う
・セル到着時に、セルの０２ワード目のＢＣ領域（１２， １３ ビット目） を見て、図２７３に示す条件に従って転送先ＭＨを決定する。
・ＢＯＭ 到着時の処理
▲１▼ バッファに空き領域がある時（バッファ≠Ｆｕｌｌ）
Ｉ ＦＩＦＯライト ＮＧ メモリに０を書き込み、バッファにセルを書き込む。
ＩＩ バッファからセルを読み出し、ＢＣ領域の指定でコピーメモリに書き込む。
ＩＩＩ 出ＶＣＩ を付与し、さらにＣＰ領域に０を書き込んで送出する。ＢＣ領域が００の場合は、何も処理しないでそのまま送出する。
ＩＶ ＢＣ領域に１が立って（２ｂｉｔ のうちのいずれか） いれば、バッファからのセルのリードを停止して、ＭＨ ＩＤ は実装／ 未実装メモリのアドレス（アドレス００〜ＩＦがＳＢＭＨ， ４０〜５Ｆを ＧＷＭＨ ）に対応しており、コピーメモリをリード（セルをコピー）してアドレスの順番に出ＶＣＩ を付与する。
Ｖ コピーセルの場合は、ＣＰ領域に１を書き込む。
▲２▼ バッファに空き領域がない時（ バッファ＝Ｆｕｌｌ）
Ｉ そのセルは廃棄（ 無効セルとする）する。
ＩＩ 廃棄セル数をカウントする（μ−Ｐバスに直付けのデュアルポートＲＡＭに書き込む）
ＩＩＩ ＦＩＦＯライトＮＧメモリに１を書き込む。
・ＣＯＭ／ＥＯＭ 到着時の処理
▲１▼ バッファに空き領域がある時（ バッファ≠Ｆｕｌｌ）
Ｉ ＦＩＦＯライトＮＧメモリをリードし、０ならばバッファにセルを書き込む。
ＩＩ バッファからセルをリードし、ＢＣ領域の指定でコピーメモリに書き込む。
ＩＩＩ 出ＶＣＩ を付与し、さらにＣＰ領域に０を書き込んで送出する。ＢＣ領域が００の場合は、何も処理しないでそのまま送出する。
ＩＶ ＢＣ領域に１が立って（２ビットのうちのいずれか）いれば、バッファからセルのリードを停止して、ＭＨ ＩＤ は実装／ 未実装メモリのアドレス（アドレス００〜ＩＦをＳＮＭＨ， ４０〜５ＦをＧＷＭＨ）に対応しており、コピーメモリをリード（セルをコピー）してアドレスの順番に出ＶＣＩ を付与する。
Ｖ コピーセルの場合は、ＣＰ領域に１を書き込む。
▲２▼ バッファに空き領域がない時（ バッファ＝Ｆｕｌｌ） および、ＦＩＦＯライトＮＧメモリ＝１
Ｉ そのセルは廃棄（ 無効セルとする） する。
ＩＩ 廃棄セル数をカウントする。（μ−Ｐバスに直付けのデュアルポートＲＡＭに書き込み）
ＩＩＩ ＦＩＦＯライトＮＧメモリに１を書き込む。
・エラーセル（マスタエラーフラグが立ったもの）の場合の処理
▲１▼ ＢＣ領域が００の時は、何も処理しないでそのまま送出する。
▲２▼ ＢＣ領域に１が立って（２ビットのいずれか）の時は、
ＢＯＭ 以降がエラーセルの場合、出ＶＣＩ 付与のみ行いそのまま送出する。
ＣＯＭ／ＥＯＭ 以降がエラーセルの場合、同一メッセージの最初のエラーセルのみＣＶ領域に１をライトして通常のコピー動作を行うが、２番目以降のエラーセルはＣＶ領域に０をライトして出ＶＣＩ 付与のみ行いそのまま送出する。
図２７４に、ＧＡコピーを説明する図、図２７５に、ブロードキャスト後のセルフォーマット、図２７６に、ＧＡコピー処理フローチャートを示す。
（２８） 出力帯域制限 Ｓ
転送ＭＨ（３２ＳＢＭＨ／３２ＧＷＭＨ） 毎に、出力（ピークレート）の制限を行う。
バッファに空き領域が無いことによって廃棄されたメッセージ数のカウントを行う。図２７７に、上記出力帯域制限を説明する図を示す。
（２９） 出ＭＩＤ 獲得 Ｓ
転送先ＭＨ毎にＭＩＤ （異なるメッセージハンドラＭＨに対しては、同一ＭＩＤ が存在する場合がある）を割り付ける。１つのＭＨ ＩＤ に対して最大２５６個のＭＩＤ が設定できる。但し、ＭＥＳＨ＃０ は０ 〜２５５， ＭＥＳＨ ＃１ は２５６ 〜５１１， ＭＥＳＨ ＃２ は５１２〜７５５， ＭＥＳＨ ＃３ は７５６／１０２３を設定し、ＭＥＳＨＩＤの区別はファームウェアにより判定する。
・ＢＯＭ 到着時の処理
▲１▼ ＭＨ ＩＤ に対する獲得可能ＭＩＤ 数≠０の時（次読出カウンタ≠次書込カウンタ）
次読出カウンタ＋ＭＨ ＩＤ をアドレスとして、ＭＩＤ 管理テーブルからＭＩＤ を読みだす。
セルのＭＨ ＩＤ ＋ＲＭＩＤをアドレスとて、ＭＩＤ 変換メモリにＭＩＤ を書き込む。
リードされたＭＩＤ をセルの３ワード目（ＬＳＢ １０ ビット） に書き込む。
次読み出しカウンタ（０〜２５５）をインクリメントする。
ＲＭＩＤ＋ＭＨ ＩＤ をアドレスとして、ＭＩＤ 変換メモリのフラグ（１ビット）に１を書き込む。
▲２▼ ＭＨ ＩＤ に対する獲得可能ＭＩＤ 数＝０の時（次読出カウンタ＝次書込カウンタ）
マスタエラーフラグ（ＥＩＭＳ）とエラーフラグ（Ｅ２ＭＮ）を立てる。
・ ＣＯＭ到着時の処理
セルのＭＨ ＩＤ ＋ＲＭＩＤをアドレスとして、ＭＩＤ 変換メモリからＭＩＤ ＋フラグを読みだす。
▲１▼ フラグリード値＝１なら、リードされたＭＩＤ をセルの３ワード目（ＬＳＢ １０ビット） に書き込む。
▲２▼ フラグリード値＝０ならマスタエラーフラグ（Ｅ１ＭＳ ＋Ｅ１ＭＮ） を立てる。
・ ＥＯＭ 到着時に
セルのＭＨ ＩＤ ＋ＲＭＩＤをアドレスとして、ＭＩＤ 変換メモリからＭＩＤ ＋フラグを読みだす。
▲１▼ フラグリード値＝１なら、リードされたＭＩＤ をセルの３ワード目（ＬＳＢ １０ビット） に書き込む。
次のＭＩＤ 開放動作を行う。
次書き込みカウンタ＋ＭＨ ＩＤ をアドレスとして、このＭＩＤ をＭＩＤ 管理テーブルに書き込む。
次書き込みカウンタ（０〜２５５）をインクリメントする。
▲２▼ フラグリード値＝０ならマスタエラーフラグ（Ｅ１ＭＳ ＋Ｅ１ＭＮ） を立てる。
・エラーセル（マスタエラーフラグ（ＭＳ）が立っているもの）は処理対象外。
但し、ＣＯＭ／ＥＯＭ 到着時に、ＭＩＤ 変換メモリのフラグ＝１の場合、ＭＩＤ 開放動作を行う。
図２７８に、上記出ＭＩＤ 獲得処理を説明する図、図２７９に、ＭＩＤ 獲得処理のフローチャートを示す。
（３０） 廃棄カウント Ｓ
・ ＶＣ−ＳＨ ＬＳＩ での廃棄セル数のカウントをする。
・ ＶＣ−ＨＳ ＬＳＩ での廃棄メッセージ数のカウントをする。
・ ＧＡコピー部での廃棄セル数のカウントをする。
・ エンキャプセレーション処理部での廃棄セル数のカウントをする。
（３１） ＳＮ付与 Ｓ
ＢＯＭ は、ＳＮに対して１減算した値を付与する。
ＣＯＭ， ＥＯＭは、何も処理しない。
（３２） エラーセル廃棄 Ｓ
エラーフラグのＭＳ（Ｍａｓｔｅｒ Ｅｒｒｏｒ）がＮＧのセルを廃棄する。
（３３） ＶＰＩ／ＶＣＩ 付与 Ｓ
セル０１ワード目（ ＭＳＢ側４ビット、ＬＳＢ 側４ ビット）を０（Ｈ）、０２ワード目（ＭＳＢ側４ビット） を３（Ｈ）の値を付与する。
（３４） μ−Ｐ インタフェース Ｓ
ＨＬＰ０２ＡよりＭＮＧ μｐ とのインタフェースを行う。
（３５） タイミング Ｓ
ＨＬＰ０２Ａより受信した１９Ｍ クロックとセルフレームを基に、９Ｍクロックとセルフレームを作成する。
以上、ＳＭＬＰの各ブロックについて詳細に説明してきたが、参考までに図２８０および図２８１に、ＳＭＬＰテーブル一覧を示す。
４．ＲＭＬＰ
４．１ 処理概要
メッセージ内の相手先アドレス（ＤＡ：Ｄｅｓｔｉｎａｔｉｏｎ Ａｄｄｒｅｓｓ）を参照し、自分のＲＭＬＰに収容される加入者へのメッセージのみをフィルタリング（取込む）する。さらに、着信加入者へのルートを検索し、着信ラインへのＶＣＩ をセルヘッダへ書き込みＳＷへと送出する。
４．２ 構成
ＲＭＬＰの全体構成を図２８２に示す。また、図２８２の各ブロックの機能概要を図２８３および図２８４に示す。（項番と図中の０１〜２３は対応する）
４．２．１ ＰＶＣ試験
ＰＶＣ 試験時の試験セルのルートを図２８５〜図２８７に示す。図２８５はＳＮＩ折り返しテスト、図２８６はＭＨ間（ 特定ＤＡ使用） テスト、そして、図２８７はＭＨ間（割付済ＤＡ使用）テストを示す。
４．２．２ ＭＳＣＮ
ＲＭＬＰ の ＭＳＣＮ を図２８８に示す。
４．２．３ ＭＳＤ
ＲＭＬＰのＭＳＤ を図２８９に示す。
４．２．４ 各機能ブロックとエラーフラグの対応
ＲＭＬＰの各機能ブロック毎に操作するエラーフラグ（ＥＦ）を図２９０の表に示す。また、同図の表中に機能ブロックが動作する条件も示す。
表の見方
− 縦軸は機能ブロックを示す
− 横軸はＥＦ（ＥＦ１， ＥＦ２）とＰＶＣ 試験の状態を示す。
− 項目内は、上段、下段に分かれており、上段は、機能ブロックのチェックによりＮＧになるＥＦを示し、ＮＧの場合は｀ＯＮ’と記述してあるＥＦを制御する。一方、下段は、機能ブロックを動作（チェッカの場合はチェック）させるかどうか、もしくはチェック結果をＥＦに反映させるかどうかの条件とする。
４．２．５ ＲＭＬＰ とＬＰＣＯＭ のデータインタフェース
ＲＭＬＰとＬＰ−ＣＯＭのデータインタフェース、およびセルのフォーマットを図２９１〜図２９５に示す。以下に、図２９１〜図２９５のセルフォーマットの詳細について説明する。
ＩＳＴ ： Ｉｎｔｅｒ−ＭＨインタフェースフォーマットのＳＴ（セグメント・タイプ）
ＤＭ ： ＨＭＨ００ＡのＤＡ−ＣＴＬ ＬＳＩでのマッチ結果（１：マッチ、０ ：アンマッチ）
出ＭＩＤ ： 出ＭＩＤ の下位５ビットのコピー
ＲＤＡ ： ００ワード目のＤ．Ｃ．と出ＭＩＤ ′を併せたエリアがＲＤＡ である。Ｉｎｔｅｒ−ＭＨインタフェースフォーマットのＤＡに対するＤＡ−ＩＤ が入る。ＨＭＨ００ＡのＤＡ ＣＴＬ ＬＳＩで付与され、ＨＭＨ０２Ａの出ＭＩＤ 獲得後にＤ．Ｃ．と出ＭＩＤ ′に変更される。
入ＶＣＩ ： ＭＤＸ から入力されたＶＣＩ のＬＳＢ ８ビットで発信ＭＨ番号を示す。１５−１２はＭＳＢ の４ビット、０３−００ はＬＳＢ の４ビット
ＢＲＬＣ： 着ＳＮＩ が属するＢＲＬＣ Ｎｏ．（アンビリカルリンクＩＤ）が入る。着ＳＮＩ がＨＯＳＴ ＳＷ のときは、０
出ＶＣＩ ： 着ＳＮＩ を示す。試験セルでは、ＭＳＢ １ビットは１とする。
ＰＴ ： ペイロードタイプ（処理部では、処理を行わない）
ＣＬＰ ： セルロスプライオリティ（ 処理部では、処理を行わない）
ＳＳＴ ： ＳＩＰ のセグメントタイプ。エンキャプセレーションしたものは、ＩＳＴと同じ値が入る。
ＳＮ ： シーケンス番号、処理部からＰＭ部／ 課金部へ元の値が送られる。
出ＭＩＤ ： メッセージ識別子
▲１▼ ＨＭＨ０１ＡのＲＭＩＤ獲得でＶＣＩ とＭＩＤ を縮退したＲＭＩＤが付与される。
▲２▼ ＨＭＨ０２Ａの出ＭＩＤ 獲得で出ＭＩＤ に変更される。
ＰＬ ： ＳＩＰ のＰＬが入る。
ＣＲＣ ： 課金部に対しては、付け替え後のＰＬが入る。
４．３ ＨＭＨ００Ａ
ＨＭＨ００Ａの機能ブロック図を図２９６に示す。また、図２９６に示す各ブロックの機能概要をまとめた表を図２９７に示す。
４．３．１ 交絡セレクト Ｒ
ＭＨ−ＣＯＭからのデータを選択して処理部へと導く。
（１） 機能概要
図２９８に交絡セレクトＲ の機能ブロック図を示し、図２９９に各ブロック機能概要をまとめた表を示す。
４．３．１−１，２，３ 系交絡
ＨＭＨ００Ａは、ＲＭＬＰの入口となるため、他系ＲＭＬＰとの交絡を持つ。Ｂ．Ｗ．Ｂ より自系ＭＤＸ からのデータを内部へ取り込むと同時にフロントコネクタＢ から他系に出力する。また、フロントコネクタＡ から他系のデータを取り込む。（図３００）
４．３．１−４ ３９ＭＨｚ ＦＩＦＯ
自系、他系から非同期で取り込まれたデータを、Ｖ１ ＤＭＸ ＬＳＩを使用し、同一のクロック、ＣＦで読み出すことにより、自系、他系の同期をとる。読み出しのＣＦはタイミングジェネレータＲ で生成されたものを使用する。（図３０１）
４．３．１−５ 交絡データセレクト
ＦＩＦＯから出力された自系、他系のデータを、ＳＷＡＣＴ によりＡＣＴ 側をセレクトする。セレクトはセルフレーム単位で行う。（図３０２）
４．３．１−７ アドレスフィルタＲ Ｉｎｆ．
アドレスフィルタＲ では、ＤＡ−ＣＴＬ ＬＳＩを使用しているためＣＳＰＣ−ＡＤ ＬＳＩ を使用して、３９Ｍ／１６ｂｉｔ パラレル信号を、１３Ｍ／４８ｂｉｔ パラレル信号に変換する。また、ＣＳＰＣ−ＡＤ ＬＳＩ では、パリティにイネーブルを含んでいないためパリティの付け替えを行う。
（２） ＭＳＣＮ ポイント
図３０３に、交絡セレクト部に関するＭＳＣＮポイントを示す。極性は、｀Ｈ’ で障害とし、疑似障害も｀Ｈ’ で疑似障害とする。尚、表の項番（▲１▼〜▲４▼）は図２９８に対応する。
４．３．２ タイミングジェネレータ
自系のＨＬＰ０２Ａよりクロック及びフレームパルスを受信し、ＲＭＬＰ内部で使用するクロックとセルフレームの生成を行う。
（１） 機能概要
図３０４にタイミングジェネレータＲ の機能ブロック図を示し、それら各ブロックの機能概要をまとめた表を、図３０５に示す。
４．３．２−１ ３９ＭＨｚ ＣＦ ジェネレータ
ＶＩ ＤＭＵＸ 読出ＣＦは、ｈｏｍｅ（自系）， ｍａｔｅ（他系）から同じセルを読み出せるタイミングが必要である。読出ＣＦが、ｈｏｍｅ， ｍａｔｅ書き込みＣＦの間にあると、１セルずれたセルを読み出してしまうことになる。そこで、生成したＣＦの前後６τの間に書き込みＣＦ（ｈｏｍｅ， ｍａｔｅ）が来ると読出ＣＦを９τ遅らせ、Ｖ１ ＤＭＵＸ へｈｏｍｅ， ｍａｔｅ共に書き込まれた後に読出ＣＦとする。図３０６に、上記動作を説明する図を示す。
（２） ＭＳＣＮポイント
図３０７にタイミングジェネレータＲ に関するＭＳＣＮポイントを示す。極性はすべて｀Ｈ’ で障害とし、疑似障害も｀Ｈ’ で疑似障害とする。尚、表の項番（ ▲１▼〜▲３▼） は図３０４に対応する。
４．３．３ アドレスフィルタＲ
自ＲＭＬＰで処理すべきセルかどうかの判断を行い、１５５Ｍの処理部へと導く。
（１） 機能概要
図３０８にアドレスフィルタＲ の機能ブロック図を示し、図３０８の各ブロックの機能をまとめた表を図３０９に示す。
４．３．３−１ ＤＡ マッチャ
ＢＯＭ， ＳＳＭ到着時に、セルのＤＡとテーブル内部データとのマッチをとり、マッチ信号とマッチアドレスを出力するとともに、マッチしたセルを取り込み、タグ部にマッチ情報とマッチアドレスを付与する。ＣＯＭ， ＥＯＭ到着時には動作しない。
４．３．３−２ ＶＣＩ／ＭＩＤマッチャ
ＤＡマッチャでマッチしたＢＯＭ のＶＣＩ／ＭＩＤ を利用してＣＯＭ， ＥＯＭをフィルタリングし、自ＭＥＳＨに対するメッセージのセルのみ取り込む。
４．３．３−３ イネーブルコントロール
ＤＡマッチャ、ＶＣＩ／ＭＩＤ マッチャでマッチしなかったセルと、ＴＣＧ テストセルに対しイネーブルを無効にする。イネーブルを変換したデータに対しパリティの付け替えを行う。
図３１０に、 ＶＣＩ／ＭＩＤマッチャ条件をまとめた表を示す。
（２） ＭＳＣＮポイント
図３１１に、アドレスフィルタＲ に関するＭＳＣＮポイントを示す。極性はすべて｀Ｈ’ で障害とし、疑似障害も｀Ｈ’ で疑似障害とする。尚、表の項番（ ▲１▼〜▲５▼） は図３０８に対応する
４．４ ＨＭＨ０１Ａ
ＨＭＨ０１Ａ の機能ブロック図を、図３１２に示す。また、図３１２の各ブロックの機能概要を図３１３に示す。
４．４．１ 試験セル多重Ｒ， ９ＭＧ Ｒ
回線側が空きセル時に、ＨＬＰ０２Ａからの試験セルを多重して処理部へと導く。また、ＨＬＰ０２Ａよりの１９ＭＣＫ とＦＰを元に、９ＭＣＫを作成する。
（１） 機能概要
図３１４に、試験セル多重Ｒ， ９ＭＧ Ｒの機能ブロック図およびその機能概要をまとめた表を示す。
（２） ＭＳＣＮポイント
図３１５に、試験セル多重 Ｒ， ９ＭＧ Ｒ に関するＭＳＣＮポイントを示す。極性はすべて｀Ｈ’ で障害とし、疑似障害も｀Ｈ’ で疑似障害とする。尚、表の項番号（ ▲１▼，▲２▼， ▲３▼） は図３１４に対応する。
４．４．２ ＭＩＤチェックＲ
セルデータに対してＭＩＤ チェックを行う。
（１） 機能概要
図３１６に， ＭＩＤチェックＲ の機能ブロック図およびそれら各ブロックの機能概要をまとめた表を示す。
（２） ＭＩＤ チェック
本ＭＩＤ チェックＲ において、セグメントタイプ、ＤＭ， ＲＡＭ 情報に基づいて、図３１７に示す処理を行う。
（３） エラーフラグ
本ＭＩＤ チェックＲ において、エラーを検出した場合は、セグメントタイプに従って、それぞれ図３１８に示すようにエラーフラグを｀Ｌ’ にする。ただし、テストセル（ＳＮＩ折り返し） は対象外である。
（４） ＭＳＣＮポイント
図３１９に、ＭＩＤ チェックＲ 部に関するＭＳＣＮポイントを示す。極性は全て｀Ｈ’で障害とし、疑似障害も｀Ｈ’ で障害とする。尚、表の項番号（ ▲１▼， ▲２▼） は図３１６に対応する。尚、ＳＮチェック、エンキャプセレーションとメモリを共用している為、本ＭＳＣＮポイントはＳＮチェック及びエンキャプセレーションと共用する。
４．４．３ ＳＮ チェックＲ
セルデータに対してＳＮチェックを行う。
（１） 機能概要
図３２０に，ＳＮチェックＲ の機能ブロック図およびそれら各ブロックの機能概要をまとめた表を示す。尚、本処理部は、ＭＩＤ チェック及びエンキャプセレーションと同時に処理を行う。
（２） エラーフラグ
本ＳＮチェックＲ において、エラーを検出した場合は、セグメントタイプに従って、それぞれ図３２１に示すようなエラーフラグを｀Ｌ’ にする。ただし、テストセル（ＳＮＩ折り返し） は対象外である。
（３） ＭＳＣＮポイント
図３２２に、ＳＮチェックＲ 部に関するＭＳＣＮポイントを示す。極性はすべて｀Ｈ’で障害とし、疑似障害も｀Ｈ’ で障害とする。尚、本ＭＳＣＮポイントはＭＩＤ チェック及びエンキャプセレーションと共用する。また、表の項番号▲１▼は図３２０に対応する。
４．４．４ エンキャプセレーションＲ
Ｉｎｔｅｒ−ＭＨ ｉｎｆ．ＰＤＵ （メッセージハンドラＭＨ間インタフェース・プロトコル・データ・ユニット）からＳＩＰ ｉｎｆ． ＰＤＵ（ＳＩＰ インタフェース・プロトコル・データ・ユニット）を取り出しセグメントタイプＳＴを変更する。
（１） 機能概要
図３２３に、エンキャプセレーションＲ の機能ブロックおよびそられ各ブロックの機能概要をまとめた表を示す。尚、本処理部は、ＭＩＤ チェック及びＳＮチェックと同時に処理を行う。
（２） エラーフラグ
図３２４に、エンキャプセレーション部に関するエラーフラグを示す。極性はすべて｀Ｌ’ で障害とする。尚、テストセルは対象とする。
（３） ＭＳＣＮポイント
図３２５に、エンキャプセレーション部に関するＭＳＣＮポイントを示す。極性はすべて｀Ｈ’ で障害とし、疑似障害も｀Ｈ’ で疑似障害とする。尚、表の項番▲１▼は図３２３に対応する。また、本ＭＳＣＮポイントは、ＳＮチェック及びＭＩＤ チェックと共用する。
４．４．５ エラー編集Ｉ Ｒ
各チェッカでチェックされたエラーをエラーフラグの各位置に付与する。
（１） 機能概要
図３２６に、エラー編集Ｉ Ｒ の機能ブロック図およびそのブロックの機能概要を示す。
４．４．６ ＲＭＩＤ 獲得Ｒ
ＶＣＩ／ＭＩＤ より内部処理用に圧縮する。
（１） 機能概要
図３２７に、ＲＭＩＤ獲得Ｒ の機能ブロック図を示し、図３２７の各ブロックの機能概要をまとめた表を図３２８に示す。
（２） エラーフラグ
図３２９に、ＲＭＩＤ獲得Ｒ 部に関するエラーフラグを示す。極性はすべて｀Ｌ’ で障害とする。
４．４．７ ＭＲＩタイムアウトチェックＲ
ＨＭＨ００Ａより受信したメッセージのＭＲＩ タイムアウトを判別する。
（１） 機能概要
図３３０に、ＭＲＩ タイムアウトチェックＲ の機能ブロック図を示し、図３３０の各ブロックの機能概要ををまとめた表を図３３１に示す。
（２） 機能詳細説明
１． セルのＳＴ判別
ＭＩＤ 圧縮のＳＴ獲得部と共用する為、ＳＴ獲得部参照
２． セルカウンタ
全セルをカウントするモードと、有効セルだけカウントするモードの２種類のカウント方法がある。本モードの切り換えはＭＳＤ において行う。
ＭＲＩＴＥＭ：アドレス０２１８ ，ビット０３， ０：全セルカウント， １ ：有効セルだけカウント
３． 空きパターン作成
ＭＩＤ 圧縮の空きパターン部と共用する為、空きパターン部参照
４． ＭＲＩ ＴＩＭＥ（ＡＭＤＣＡＭ）
▲１▼ ＢＯＭ 時にセルカウンタから現時刻を書き込む
▲２▼ ＣＯＭ， ＥＯＭ時に書き込まれた時刻と現時刻とを比較する。
▲３▼ マッチなら、タイムアウトパターン作成からタイムアウトパターンをもらい書き込む。
▲４▼ アンマッチで、かつＥＯＭ ならば、空きパターン作成より空きパターンをもらう。
５． タイムアウトパターン作成
ＭＲＩ ＴＩＭＥのマッチ信号よりタイムアウトパターンをＭＲＩ ＴＩＭＥに出力する。
６． ＴＯセル送出
無効セル時にタイムアウトセル（ＴＯセル）を作成し、送出する。ＴＯセルのヘッダフォーマットを図３３２に示す。
なお、タイムアウトパターンでマッチしたアドレスが、ＲＭＩＤを示している。ＧＡコピー部で本ＲＭＩＤを元に着ＳＮＩ−ＩＤを付与して送出する。従って、同図の「着ＳＮＩ−ＩＤ」は、正確には送出時「Ｄ．Ｃ． ： Ｄｏｎ’ｔ ｃａｒｅ 」であり、ＧＡコピー部より送出時に「着ＳＮＩ−ＩＤ」が付与される。
（３） エラーフラグ
図３３３に、ＭＲＩ タイムアウトチェック部に関するエラーフラグを示す。極性はすべて｀Ｌ’ で障害とする。
４．４．８ ＧＡ コピー
ＧＡで入力されたセルを，各加入者に出力する。
（１） 機能概要
図３３４に、ＧＡコピーＲ の機能ブロック図を示し、図３３４の各ブロックの機能概要をまとめた表を図３３５に示す。
（２） エラーフラグ
図３３６に、ＧＡコピー部に関するエラーフラグを示す。極性はすべて｀Ｌ’ で疑似障害とする。
（３） ＭＳＣＮポイント
図３３７に、ＧＡコピー部に関するＭＳＣＮポイントを示す。極性はすべて｀Ｈ’ で障害とし、疑似障害も｀Ｈ’ で疑似障害とする。尚、表の項番（▲１▼ 〜▲５▼）は図３３４に対応する。
４．４．９ ＳＮＩ利用可能 Ｒ
ＳＩＰ のＤＴ障害、またはその他の受信不可能のときにセルを廃棄する。
（１） 機能概要
図３３８に、ＳＮＩ 利用可能 Ｒの機能ブロック図およびそのブロックの機能概要を示す。
（２） エラーフラグ
本ＳＮＩ 利用可能 Ｒにおいて、エラーを検出した場合は、セグメントタイプに従って、それぞれ図３３９に示すようなエラーフラグを｀Ｌ’ にする。尚、Ｉｎｔｅｒ−ＭＨ ＣＯＭ， ＥＯＭ 及び着ＳＮＩ−ＩＤの最上位ビットが｀１’ ならチェック対象外。但し、エラーセルは対象とする。
（３） ＭＳＣＮポイント
図３４０に、ＳＮＩ 利用可能 Ｒ部に関するＭＳＣＮポイントを示す。極性は全て｀Ｈ’で障害とし、疑似障害も｀Ｈ’ で疑似障害とする。
４．４．１０ エラー編集ＩＩ Ｒ
各チェッカでチェックされたエラーをエラーフラグの各位置に付与する。
（１） 機能概要
図３４１に、エラー編集ＩＩ Ｒ機能ブロック図およびそのブロックの機能概要を説明する表を示す。
４．４．１１ ＳＡチェック Ｒ
ＧＡメッセージに対して、自己への折り返しセルをはじく。
（１） 機能概要
図３４２に、ＳＡチェックＲ の機能ブロック図およびそのブロックの機能概要を示す。
（２） エラーフラグ
本ＳＡチェック Ｒにおいて、エラーを検出した場合は、セグメントタイプに従って、それぞれ図３４３に示すようなエラーフラグを｀Ｌ’ にする。ただし、Ｉｎｔｅｒ−ＭＨ ＣＯＭ， Ｉｎｔｅｒ−ＭＨ ＣＯＭはＤ．Ｃ 。着ＳＮＩ−ＩＤの最上位ビットが｀１’ ならチェック対象外。すでにＥＦＭＳ（マスタフラグ）が立っているセルならチェック対象外。
（３） ＭＳＣＮポイント
図３４４に、ＳＡチェック部に関するＭＳＣＮポイントを示す。極性はすべて｀Ｈ’ で障害とし、疑似障害も｀Ｈ’ で疑似障害とする。尚、表の項番（ ▲１▼， ▲２▼） は図３４２に対応する。
４．５ ＨＭＨ０４Ａ
ＨＭＨ０４Ａ は、ＲＭＬＰにとっては、ＳＡスクリーニングＲ の機能のみを実現する。９ＭＧＳ， μＰ インタフェース ＳについてはＳＭＬＰと共通であるので、ここではその説明を省略する。
４．５．１ ＳＡ スクリーニング Ｒ
・ 機能概要
着ＳＮＩ への着信規制を行う。着信規制の方法としては２種類がある。
▲１▼ 登録アドレス（ＩＡ）からの着信を規制する。（ＳＣ 属性＝１）
▲２▼ 登録アドレス（ＩＡ）以外からの着信を規制する。（ＳＣ 属性＝０）
本着信規制の方法はＳＣ属性メモリに示されている。
・ ＢＯＭ， ＳＳＭ到着時の処理
▲１▼ ＳＣ属性メモリ（ＳＭＬＰ のＤＡスクリーニングと共用） のＩＡに対する属性をリードする。
▲２▼ ＳＡをマッチデータとして、ＳＡスクリーニングＣＡＭ（ＳＭＬＰで使用しているＤＡスクリーニングＣＡＭ と物理的には同じＬＳＩ）でマッチを取る。
ＳＣ属性とのマッチ状況を示す図３４５の表を参照し、エラーであると判断すれば、エラーフラグ（ＥＦＳＳ）を”Ｌ” にする。
・ ＣＯＭ， ＥＯＭは処理対象外
・ 着ＳＮＩ−ＩＤの最上位ビット（０２ ワード目のビット１１） が１の場合、ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験セルであるので、処理対象外である。
４．６ ＨＭＨ０２Ａ
ＨＭＨ０２Ａは、ＳＢＭＥＳＨ−ＲＭＬＰ 部における帯域制御及びメッセージ送出数の制限を行う。図３４６に、ＨＭＨ０２Ａの全体構成を表すブロック図を示す。
４．６．１ 構成概要
図３４７に、ＨＭＨ０２Ａの機能ブロック図を示す。同図において、横方向の接続は主にハイウェイＨＷデータ系を表し、縦方向の接続は、主に制御データ及び制御信号を示す。
４．６．２ 機能概要
図３４８に、図３４７に示した各ブロックの機能をまとめた表を示す。
４．６．３ インタフェースＩ／Ｆ 概要
図３４９に、ＨＭＨ０２ＡのインタフェースＩ／Ｆ 状況を示す。横方向の接続は、主にＨＷデータ系を表し、縦方向の接続は、主に制御データ及び制御信号を示す。
４．６．４ 詳細説明
前述の概要に沿って機能詳細を順次記述する。
４．６．４．１ メッセージ制御
図３５０に、メッセージ制御の内容をまとめた表を示す。
（１） 同時送出数制限
ＳＮＩ 毎に受信したメッセージを管理し、同時に送出するメッセージの数（ＳＮＩ毎のＭＩＤ 数の対応する）を制御する。制限数を越えるメッセージと、エラーを含むセルはＨＷより分離する。
図３５１に、上記同時送出数制限部の詳細ブロック図を示す。
同時送出数制限部は、メッセージ送出数と制限数の比較結果を元に送出管理を行う。メッセージが到着した時点において、送出数が制限数を下回る場合は、そのメッセージは送出可能となり送出数に加算を行う。一方、送出数が制限数と既に同数の場合は、到着したメッセージは送出不可とする。送出不可となった最初のメッセージについては、バッファリング（バッファリングについては、後述する）を行う。それ以外の送出不可なメッセージは、エラーフラグをセットして無効メッセージとして扱い、同時送出数制限以降の処理は行わない。同時送出制限数としては、１個または１６個を規定する。
（１） −１ 送出数管理
送出数は、ＳＮＩ 毎に管理を行う。図３５２に、特定ＳＮＩ に対する送出数管理を説明する表を示す。
（１） −２ エラーセル分離
通過するセルのエラーフラグを監視し、エラーを持つセルは無効セルとして扱い、同時送出数制限以降の処理部に渡さないよう、処理の流れから分離を行う。また、無効セルが発見された場合、そのセルが属するメッセージもその時点から無効メッセージとして扱う。エラーを持つセルは、最終的に、エラーの種別による統計を取り、分析を行う為にＬＰ−ＣＯＭ部に向け送信される。
（１） −３ バッファリングコントロール
バッファリング可能なメッセージに属するセルを識別し、セルメモリに対してアクセスするとともに、そのセル数を管理し、メッセージ単位でのバッファリングコントロールを行う。
バッファリングは、同時送出不可でありセルメモリが未使用である場合に限り行われる。バッファリングはメッセージ単位で行うが、実際に到着する時は様々なメッセージがセル単位で混在してくる為、セル単位の制御が必要となる。
バッファリング可・不可についての判断は、ＩＢＯＭ通過時に行い、バッファリング可能と判断された場合それを登録する。後続のセル群は自分の属するメッセージの登録状況を検索し、それに従う。
▲１▼ メッセージライトコントロール
到着したセルがバッファリング可能なメッセージに属する場合、セルメモリに対し書き込みを行う。また、セルメッセージに書き込んだセルの個数は、ＳＮＩ 毎に集計し、メッセージ毎に管理する。
▲２▼ メッセージリードコントロール
バッファリングされたメッセージは、その着ＳＮＩ への同時送出数が制限数を下回った時に、バッファリード可能と判断される。バッファリード可能と判断されたメッセージは、セルメモリよりセル単位での読み出しを行い、空きセルが通過するタイミングで送出される。また、その時メモリから読み出したセルの個数の集計も▲１▼同様に行い、リードカウントとし管理する。
上記▲１▼と▲２▼との比較により、メッセージの状況を監視する。そして、▲２▼が小さい時はセルメモリにセルが残存することを示し、同数であればそれは読み出しが終了したことを示す。
図３５３に、バッファリング管理を説明する概念図を示す。
（２） 出ＭＩＤ 獲得
ＲＭＩＤは、ＨＭＨ０１Ａ内部にて、ＳＮＩ と組み合わせることによって圧縮されたＭＩＤ である為、これをそのままＭＤＸ 部に送ることは出来ない。したがって、ＲＭＩＤを元に出ＭＩＤ を獲得し置き換える。ＭＩＤ は、同一ＶＣＩ （ＳＮＩ ）に対して転送される異なる複数種類のメッセージを識別する為のものであり、このＭＩＤ を用いることによって、セル単位でもメッセージ別の識別も可能となる。図３５４に、出ＭＩＤ 獲得部のブロック図を示す。
出ＭＩＤ 獲得は，図３５５に示すように、ＩＢＯＭ到着時にそのＩＢＯＭのＶＣＩ とＲＭＩＤを元に行われる。到着したＩＢＯＭセルのＶＣＩ をキーとして、出ＭＩＤ 獲得テーブル（図３５４に示すメモリ）を参照する。ここで、上記ＩＢＯＭセルのＶＣＩ は、特定のＳＮＩを示している。そして、上記ＩＢＯＭセルのＶＣＩ に対応するＳＮＩ を持つデータのアドレスに所定の固定データを加えて出ＭＩＤ とする。さらに、そのアドレスの斜線領域にＲＭＩＤの書き込みを行うことによりメッセージの登録とする。このメッセージの登録をもって「出ＭＩＤ の獲得」と呼ぶ。
上記ＩＢＯＭの後続のセル群は、上記ＩＢＯＭの「出ＭＩＤ 獲得」処理において書き込まれたＶＣＩ／ＲＭＩＤを、自己の持つＶＣＩ／ＲＭＩＤをキーとして検索し、その結果得られたアドレスに所定の固定データを加えて出ＭＩＤ とする。すなわち、ＩＢＯＭの後続のセル群では、ＩＢＯＭ到着時に作成した出ＭＩＤ 獲得テーブルを利用することにより、自己の持つＶＣＩ／ＲＭＩＤをキーとしてそのテーブルを検索するだけで、出ＭＩＤ を得ることができる。
ＩＥＯＭまたはエラーセルが到着した場合は、「出ＭＩＤ の獲得」処理において上記出ＭＩＤ 獲得テーブルに書き込まれたＲＭＩＤを削除することによって獲得されたＭＩＤを解放する。
（３） エグレス流量制限
エグレス流量制限部は、受信したメッセージをＳＮＩ 毎に分類し、予め規定された帯域に基づいた出力帯域制御を行う。
帯域制御は、セル送出の時間間隔を管理・制御して行う。これは送出するセルとセルとの間隔を小さく採ればセル流量は増加し、反対に間隔を大きく採れば流量は減少する、というＡＴＭ の基本概念に基づいた方式である。
具体的には、帯域により規定されているタイムパラメータを基にセル送出の時間間隔制御を行い、また、その時間情報を各ＳＮＩ 対応のタイムテーブルに常時記録・管理することにより実現している。帯域制御の為のパラメータは、加入者の契約帯域に基づいて生成され、ＳＢＭＥＳＨ内部ではＬＰ−ＣＯＭ部のＨＬＰ０２Ａに搭載されているμＰ 部によりテーブル操作及び設定など一括管理される。図３５６に、エグレス流量制限部のブロック図を示す。
（４） 廃棄カウンタ
「エグレス流量制限」による帯域制御によって廃棄されたセルのカウントを行い、またＰＭ部（ＨＬＭ０１Ａ）にその情報を送る。
カウンタはＲＡＭ による２面構成のメモリを持ち、ＨＬＭ０１Ａからのデータ要求に対して片面を開放、残りの一方で廃棄カウントを行う。ＲＡＭ の面切り換えは、ＨＬＭ０１ＡからのＲＡＭＣＨＧ信号により制御される。図３５７に、廃棄カウンタ部のブロック図を示す。
（５） ＣＲＣ−１０生成
ＣＲＣ−１０生成部は、データの正常性と品質保証の為、セルペイロード部をＣＲＣ による管理対象とする。ＣＲＣ−１０を生成付加することにより、１ビットエラーの判定及び修復、複数ビットエラー発生の判別が可能となる。図３５８に、ＣＲＣ−１０生成部のブロック図を示す。また、図３５９に、ＣＲＣ−１０生成部が生成する ＣＲＣ−１０ の多項式、およびセル内における ＣＲＣ−１０ 多項式の格納位置を示す。
４．６．４．２ クロック生成部
マスタクロックを受信し、それを基にＲＭＬＰ内部におけるハイウェイＨＷデータ処理及び外部Ｉ／Ｆ の為の９ＭＨｚ． クロックを生成する。
マスタクロックは、ＳＢＭＥＳＨ内部クロックをシステムとして統一し、また、同種クロックの複数伝送により、ＢＷＢ 等の資質を無駄に浪費することを防ぐ目的を持ち、ＨＬＰ０２Ａより分配をうける。また、作成するクロックの立ち上がり、立ち下がり等を一律とする為、同期用のフレームパルス（ＦＰ）も同様に分配される。マスタクロックを基に作成する９ＭＨｚクロックは、ＦＰにより位相の同期を行い、その後は自走体制に入る。（ＦＰ による同期は常時受け付ける） 図３６０に、クロック生成部のブロック図を示す。また、図３６１に、クロック生成方法を説明する図を示す。
４．６．４．３ μＰ Ｉ／Ｆ
ＨＬＰ０２Ａに設けられたμＰ 部より各種アドレス、データ帯制御信号等の受信とデータの送信を行い、内部の各機能の制御並びに管理等を行う。図３６２に、μＰＩ／Ｆ の内容を示す。
５． ＭＨ−ＣＯＭ部
５．１ 概要
ＭＨ−ＣＯＭ部は、以下の機能を有する。
▲１▼ ＡＴＭ スイッチより流入して来るデータをＤＭＵＸしてＬＰ部へ与える。
▲２▼ ＬＰ部からのデータをＭＵＸ してＡＴＭ スイッチへ送出する。
▲３▼ ＬＡＰ によるシグナリングの終端を行う。
ＭＨ−ＣＯＭ部は、ＡＴＭ スイッチの系にくくりつけの二重化構成であり、系間にはシグナリング及びＶＣＣ コピー用の交絡を持つ。ＭＨ−ＣＯＭ部は、図３６３に示した４枚のＰＷＣＢよりなる。各ＰＷＣＢの機能は、同図に示す通りである。
５．２ ＲＤＭＸ／ＳＭＵＸ機能（ＨＭＸ１０Ａ）
図２０４に示したように、 ＳＢＭＥＳＨ は、ＡＴＭ スイッチ（ＡＳＳＷ）のサイド０，サイド１の両方に接続されている。そして、物理的には、ＡＳＳＷ ｕｐ 側サイド０とＳＢＭＥＳＨ間、及びＡＳＳＷ ｄｏｗｎ 側サイド０とＳＢＭＥＳＨ間とは同一ケーブルを用いている。本ケーブルは、ＨＭＸ１０Ａ ＰＷＣＢ のＡ−ｃｏｎｎ． に接続される。（Ｂ−ｃｏｎｎ． からは、イモヅル接続のためのケーブルが伸びる）
図２０４に示すように、本ケーブルを通るデータは以下の２つである。
・ ＳＢＭＥＳＨのＳ 側、すなわち、ＳＭＬＰ部からＡＳＳＷに向かうもの
・ ＡＳＳＷよりＳＢＭＥＳＨのＲ 側、すなわち、ＲＭＬＰ部に向かうもの
よって、ＨＭＸ１０Ａは、以下の機能を有する。
・ ＳＭＬＰ→ＡＳＳＷ方向のデータの多重化機能（ＳＭＵＸ 機能）
・ ＡＳＳＷ→ＲＭＬＰ方向のデータの分解機能（ＲＤＭＸ 機能）
図３６４に、ＨＭＸ１０Ａのブロック図を示す。また、図３６５及び図３６６に、上記ＨＭＸ１０Ａの監視項目を示す。
実際のＲＤＭＸ機能は、グループアドレスＧＡのブロードキャストを考えると、タグ情報による分解ではなく、着信先アドレスＤＡによるＲＭＬＰ部への「引き込み」を行う。よって、ＨＭＸ１０Ａには、真の意味の多重化機能はなく、その機能は、ＲＭＬＰ部で行われる。ＨＭＸ１０Ａは、ＡＳＳＷからのデータをＲＭＬＰ部へ中継する。なお、図中のＤＭＵＸ ＬＳＩはテストセル用である。
５．３ ＳＤＭＸ／ＲＭＵＸ機能（ＨＭＸ１１Ａ）
図２０４に示したように、ＳＢＭＥＳＨはＡＴＭ スイッチ（ＡＳＳＷ）のサイド０，サイド１の両方に接続されており、物理的にはＡＳＳＷ ｕｐ 側サイド１とＳＢＭＥＳＨ間、及びＡＳＳＷ ｄｏｗｎ 側サイド１とＳＢＭＥＳＨ間とは同一ケーブルを用いている。
本ケーブルはＨＭＸ１１Ａ ＰＷＣＢ のＡ−ｃｏｎｎ． に接続される。（Ｂ−ｃｏｎｎ． からは、イモヅル接続のためのケーブルが伸びる。）
図２０４に示したように、本ケーブルを通るデータは以下の２つである。
・ ＳＢＭＥＳＨのＲ 側、すなわち、ＲＭＬＰ部からＡＳＳＷに向かうもの
・ ＡＳＳＷからＳＢＭＥＳＨのＳ 側、すなわち、ＳＭＬＰ部に向かうもの
よって、 ＨＭＸ１１Ａ は、以下の機能を有する。
・ ＲＭＬＰ→ＡＳＳＷ方向のデータの多重化機能（ＲＭＵＸ 機能）
・ ＡＳＳＷ→ＳＭＬＰ方向のデータの分解機能（ＳＤＭＸ 機能）
また、ＨＭＸ１１Ａは、ＬＡＰ によるシグナリングデータの多重化機能、分解機能も有する。
図３６７にＨＭＸ１１Ａのブロック図を示す。また、図３６８〜図３７０にＨＭＸ１１Ａの監視項目を示す。
ＨＭＸ１１Ａ ＰＷＣＢの分解機能は、ＨＭＸ１０Ａのそれとは違い、タグ情報によるものである。よって、テストセルのみならず、ＳＭＬＰ部へ渡すデータも図３６７に示すＤＭＵＸ ＬＳＩで抽出する。
５．４ ＶＣＣ 機能／テストセル多重化機能／スケジュール機能（ＨＭＸ１２Ａ）
５．４．１ ＶＣＣ 機能
図３７１にＨＭＸ１２ＡのＶＣＣ 機能を中心としたブロック図、図３７２にＨＭＸ１２Ａのスケジューラ機能を中心としたブロック図を示す。また、図３７３〜図３７５に、ＨＭＸ１２Ａの障害処理に関する監視項目を示す。
ＳＭＬＰ， ＲＭＬＰ部からのセルデータとＴＣＧ セルのヘッダ部の変換を行う。ヘッダ変換は、図３７１に示すＶＣＩＰ−ＬＳＩ（ＳＭＬＰ 側ＶＣＩＰ， ＲＭＬＰ側ＶＣＩＰ） で行う。
ＶＣＣ 値の設定は、ＬＡＰ によって、ＢＳＧＣからＨＳＦ０５Ａ経由でＶＣＩＰ−ＬＳＩのＲＡＭ に書き込むことによって行う。ＶＣＩＰ−ＬＳＩはヘッダ部の情報を読み取り、さらに上記ＲＡＭに書き込まれている情報に従ってヘッダ値に変換を行う。
５．４．２ テストセル多重化機能
ＳＭＬＰからのデータセルと、ＨＭＸ１０ＡからのＴＣＧ セルとを多重化するＳＥＬ−Ｎ１−ＬＳＩ、および、ＲＭＬＰからのデータセルと、ＨＭＸ１１ＡからのＴＣＧ セルを多重化するＳＥＬ−Ｎ１−ＬＳＩがある。ＳＥＬ−Ｎ１−ＬＳＩでは、ＳＭＬＰ／ＲＭＬＰ からのセルの場合はそのまま多重化を行うが、ＴＣＧ−セルの場合はヘッダ部の情報を読み取り、ＴＣＧ−セルであることが認識されると多重化を行う。
５．４．３ スケジュール機能（ ｍｕｌｔｉｐｌｅｘ −ＬＳＩ制御）
ＨＭＸ１０Ａ， ＨＭＸ１１Ａ内に設けられているｍｕｌｔｉｐｌｅｘ −ＬＳＩの多重化制御を行う。
スケジューラの機能は、ＨＭＸ１２ＡのＬＣＡ 内部にあり、ＨＭＸ１０Ａの多重化機能を制御するＬＣＡ， ＨＭＸ１１Ａ の多重化機能を制御するＬＣＡ の２ 個のＬＣＡ がある。
ＬＣＡ の機能（スケジューラ機能）は、ＡＳＳＷの高速ハイウェイＨＷに串刺しの状態で各ＭＵＸ−ＬＳＩ からの書き込み通知信号を元に、各ＭＵＸ−ＬＳＩ に読み出し許可信号を送出する。
ＨＭＸ１２Ａは、その前面にコネクタを４個有するが、その内２個はシグナリングデータの系間交絡用でり、残りの２個はスケジューラ機能用信号のイモヅル接続用である。
５．５ ＬＡＰ 終端・始端クロック分配（ＨＳＦ０５Ａ）
５．５．１ ＬＡＰ 終端・始端
図３７６に、ＨＳＦ０５Ａの機能ブロック図を示す。また、図３７７に上記ＨＳＦ０５Ａの障害処理に関する監視項目を示す。
ＢＳＧＣ経由でＬＡＰ によって転送されてくるシグナリングセルを、図３７６に示すＥＧＣＬＡＤにて終端を行い、μＰ にてシグナリングデータの処理をする。処理内容としては、ＭＳＣＮの収集、ＭＳＤ の設定、ＬＳＩ の設定・監視、ＶＣＣ コピー、障害の監視等を行う。また、ＭＨ−ＣＯＭ内／外で起こった障害などの情報を通知する。
（１） ＭＳＣＮ／ＭＳＤ
ＭＳＣＮは、各パッケージＰＫＧ 単位で別れており、ＣＫ／ＣＦ， パリティ， ＯＢＰ の電圧異常、ヒューズ監視やその他の監視の為の機能である。また、ＭＳＤ は、ＭＳＣＮのチェックポイントに疑似障害をかける。
（２） ＬＳＩ の設定・通知
ＬＡＰ 経由でμＰ を用いてＬＳＩ の設定を行う。また、エラー監視、セル廃棄等の監視を行う。
（３） ＶＣＣ コピー
ＶＣＣ コピーは、ＯＵＳ だった系をＩＮＳ にする際に、現在アクティブ系である側のＶＣＣ 情報を、次にアクティブ系となる系にコピーする機能である。
（４） 他系通信
ＳＩＣ にて、ＶＣＣ コピーの開始／終了等の情報や障害情報等を他系に通知する機能である。
５．５．２ クロック分配
ＨＳＦＯ５Ａでは、ＳＹＮＳＨ からソースクロックを受信し、６４ＫＨｚ をＭＨ−ＣＯＭ内とＬＰ−ＣＯＭで使用する。また、ＭＨ−ＣＯＭでは、１５５．５２ＭＨｚ を生成し、そのクロックにて各種タイミング信号を生成する。図３７８に、ＳＢＭＥＳＨのクロック系統図を示す。
６． プロトコル・パフォーマンス・モニタ
６．１ 概要
ＳＢＭＥＳＨでは、レイヤ２のＬ２−ＰＤＵ， レイヤ３のＬ３−ＰＤＵに対するプロトコル・パフォーマンス監視を行う。本プロトコル・パフォーマンス・モニタは、概ねベル・コミュニケーション・リサーチ社発行のＴＲ−ＴＳＶ−０００７７４ Ｉｓｓｕｅ １，（以下、単にＴＲ−７７４と記す）に準拠する。
本プロトコル・パフォーマンス・モニタ機能は上述したＨＬＭ０１Ａにて実現する。なお、ＨＬＭ０１Ａは、後述するデータ・コレクション機能も行う。
図３７９にＨＬＭ０１Ａの機能ブロック図を示す。また、図３８０および図３８１に上記ＨＬＭ０１Ａの各ブロックの機能概略を示す。さらに、図３８２および図３８３に上記ＨＬＭ０１Ａにおいて行われるチェック一覧を示す。なお、図３８２および図３８３に示した「チェック名」は、図３７９に示した名称に対応する。
上記チェックの結果は、図３７９に示されるＭＳＣＮレジスタに書き込まれ、ＨＬＰ０２Ａへ通知される。また、上述していない以下の項目の結果も、ＭＳＣＮレジスタに書き込まれる。すなわち、
・ 初期設定中
・ ＬＣＡ コンフィギュレーション中
・ 交絡ケーブル抜け
・ ｍａｔｅ系フューズアラーム
・ ｍａｔｅ系ＨＬＰ０２Ａのウォッチドッグ・タイマのタイムアウト
図３８２および図３８３において、チェック名＝ＰＣｃ よりも下段に示したチェックでは、各項目毎に記載した条件を満たしていない場合にはチェックを行わない。また、有効セルでない場合にも、チェックを行わない。
６．２ レイヤ２・プロトコル・パフォーマンス・モニタ
ＳＢＭＥＳＨでは、以下の各レイヤ２のパラメータについてのプロトコル・パフォーマンス・モニタを行う。
（１） ペイロードＣＲＣ ｖｉｏｌａｔｉｏｎ
（２） ペイロード長エラー
（３） 無効シーケンス・ナンバー
（４） ＭＩＤ カレントリー・アクティブ
（５） 無効 ＭＩＤを有するＢＯＭｓ／ＳＳＭｓ
（６） 未承認 ＭＩＤを有するＥＯＭｓ
ＳＢＭＥＳＨのＨＬＭ０１Ａにおいて、ＳＭＬＰ部からのエラー通知（その詳細は後述する）を受信すると、上記（１） 〜（６） の各パラメータについて、入力ＳＮＩ 毎にＳｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムを適用したレイヤ２・プロトコル・パフォーマンス・モニタを行う。Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムのための閾値は、加入者データの一部としてソフトウェアよりＳＮＩ 毎に設定する。
ＴＲ−７７４では上記閾値を１〜（２ ^２２ −１）の間で可変であることと規定している。ＳＢＭＥＳＨのＨＬＭ０１Ａにおいては、加入者データの一部としてソフトウェアによって、上記閾値を（２^ｘ −１） のに含まれるものとしてとらえ、ソフトウェアによって設定される８桁の値は、（２^ｘ −１） の指数部Ｘ をバイナリで表す。
Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムにおけるカウント値と上記閾値との比較は、ハードウェア自律で行い、カウント値が閾値を超過した場合は、ファームウェアに対してフラグとして通知する。ファームウェアは、このフラグを定期的に監視しており、オン状態を検出するとソフトウェアへ通知する。そして、ソフトウェアはこれにより通知を受信すると、ＴＣＡ を発生する。
ＴＲ−７７４では、Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムの一環として、カレント１５分カウンタ（Ｃｕｒｒｅｎｔ １５−ｍｉｎｕｔｅ ｃｏｕｎｔｅｒ ）を１個、プレビアス１５分レジスタ（Ｐｒｅｖｉｏｕｓ １５−ｍｉｎｕｔｅ ｒｅｇｉｓｔｅｒ ）を３２個用意する様に規定している。
ＳＢＭＥＳＨでは、１５分カウンタを２個用意し、面切替えを行う。ソフトウェアは面切替え指示後、１５分以内にその時のプレビアス１５分レジスタに対応する側の１５分カウンタからカウント値を吸い上げ記憶する。すなわち、ＴＲ−７７４の３２個のプレビアス１５分レジスタをソフトウェアが用意する。
ＴＲ−７７４では、上記（１） 〜（６） のパラメータについての各々のエラーカウントも規定している。具体的には、Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムと同様に、各パラメータについてのカレント１５分カウンタ１個、プレビアス１５分レジスタ３２個の用意を規定している。
これに対して、ＳＢＭＥＳＨでは、上述したケースと同様に、１５分カウンタを２個用意し、面切替えで使用し、ＴＲ−７７４の３２個のプレビアス１５分レジスタをソフトウェアが用意する。
カウンタ、レジスタの桁数についての規定は、ＳＢＭＥＳＨでは、Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムとして要求されているそれらの桁数に準拠する。
ＴＲ−７７４では、上記（１） のペイロードＣＲＣ ｖｉｏｌａｔｉｏｎ とＨＣＳ ｖｉｏｌａｔｉｏｎ を同一カウンタでカウントし、プレビアス１５分レジスタも両パラメータで共用する様に規定している。ＳＢＭＥＳＨでは、上記（１） のペイロードＣＲＣ ｖｉｏｌａｔｉｏｎ はＳＢＭＥＳＮ自身がチェックし、ＨＣＳ ｖｉｏｌａｔｉｏｎ はＤＴ側でチェックする。また、ＳＢＭＥＳＨでは、上記（３） 無効シーケンスナンバー、および（４） ＭＩＤ カレントリ・アクティブの各パラメータについては、ＲＭＬＰ部からのエラー通知（その詳細は後述する）を受けて各々カウントする。（ ＲＭＬＰ 部においては、上記の各チェックを行い、エラー検出時には廃棄するので、一応カウントを行う。尚、各カウンタの桁数はやはりＳｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムとして要求されているものに準拠する。）
上記カウント動作は、ｅｒｒｏｒｅｄ Ｌ２−ＰＤＵを送出してきたＭＨ毎に行う。この場合もＳＢＭＥＳＨでは、１５分カウンタを２個用意し、面切替えで使用する。
６．３ レイヤ３・プロトコル・パフォーマンス・モニタ
ＳＢＭＥＳＨでは、以下の各レイヤ３のパラメータについてのプロトコル・パフォーマンス・モニタを行う。
（１） 無効 ＢＡ サイズ・フィールド値
（２） 無効 ＨＥＬフィールド値
（３） 無効ヘッダ・イクステンション・バージョン・エレメント
（４） 無効ヘッダ・イクステンション・キャリア・セレクション・エレメント
（５） ＢＥｔａｇ ミスマッチ
（６） ＢＡｓｉｚｅフィールドとＬｅｎｇｔｈフィールドとの不一致
（７） インコレクト・レンクス
（８） ＭＲＩ タイムアウト
（９） 無効 ＤＡ タイプ
（１０）無効 ＳＡ タイプ
（１１）オリジナルＳＮＩ に付与された無効 ＤＡ
ＳＢＭＥＳＨのＨＬＭ０１Ａにおいて、ＳＭＬＰ部からのエラー通知（詳細は後述する）を受信すると、上記（１） 〜（８） の各パラメータについて、入力ＳＮＩ 毎にＳｕｍ−ｏｆ−Ｅｒｒｏｒｓアルゴリズム、Ｂｕｒｓｔｙ Ｅｒｒｏｒアルゴリズムを適用したレイヤ３のプロトコル・パフォーマンス・モニタを行う。
Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズム用の閾値は、レイヤ２の場合と同様に加入者データの一部としてソフトウェアよりＳＮＩ 毎に設定する。また、エラー通知のカウント値が上記閾値を越えたことをソフトウェアに通知手法としてファームウェアを介することもレイヤ２で説明した通りである。また、レイヤ３においても、レイヤ２の場合と同様に、ＳＢＭＥＳＨは１５分カウンタを２個用意し、面切替えで使用する。また、ＴＲ−７７４の３２個のプレビアス１５分レジスタをソフトウェアが用意する。
上記（１） 〜（８） の各パラメータに関するエラー発生時のログの内容としては、以下のものがある。
（ａ） エラー検出の日時（年、月、日、時、分、秒）
（ｂ） ＳＮＩ
（ｃ） 送信元アドレス
（ｄ） 着信先アドレス（アドレスタイプを含む）
（ｅ） 発生した特殊状態
ハードウェアでは、ログ対象エラーが発生すると、（ｂ） 〜（ｅ） をログレジスタへ設定する。ｆｉｒｍｗａｒｅは、該レジスタよりログ内容を読み出し、ソフトウェアへ通知する。（ａ） の内容はハードウェアよりｆｉｒｍｗａｒｅに対しては渡さない。これらは、ｆｉｒｍｗａｒｅが（ａ） 以外のログ内容を取り込んだ時に、ｆｉｒｍｗａｒｅが管理している時間情報を付与する。ただし、ソフトウェアへの通知内容には年・月・日は含まれていない。これらについては、ソフトウェアが管理する。また、ＳＢＭＥＳＨでは、ログの検索機能をソフトウェアで実現する。
Ｂｕｒｓｔｙ Ｅｒｒｏｒアルゴリズム用の閾値も、レイヤ２の場合と同様に加入者データの一部としてソフトウェアよりＳＢＭＥＳＮ−Ａへ送られてくるが、これらはＳＮＩ 毎に設定する必要はなく、ｆｉｒｍｗａｒｅが蓄積・管理する。
ＴＲ−７７４では、この閾値は１〜１００の間で可変と規定されているが、ＳＢＭＥＳＨでは、これをソフトウェアによってバイナリ８桁で指定する。また、Ｂｕｒｓｔｙ Ｅｒｒｏｒアルゴリズムで使用するＮｉ， Ｎｂも加入者データの一部としてソフトウェアより送られてくるが、これらはＳＮＩ 毎に設定する。
ＴＲ−７７４によれば、Ｎｉ， Ｎｂは１〜（２^２２−１） の間で可変と規定されているが、これを２ ^ｘ のバリエーションとしてとらえ、ＳＢＭＥＳＨでは、ソフトウェアより指定された８桁が上式の指数部Ｘ をバイナリで表すものとして扱う。
尚、ＴＲ−７７４ではＮｉ， Ｎｂ共にＳＳ ＮＥ 毎に設定できれば良いとの規定ではあるが、上述の様にＳＮＩ 毎に（ 同じ値を） 設定する。
Ｂｕｒｓｔｙ Ｅｒｒｏｒアルゴリズムの詳細はＴＲ−７７４を参照のこと。簡単に言うと、
・ Ｌ３−ＰＤＵをＮｉ個受信すると、インターバル・カウンタをインクリメントする
・ その時、その間で受信したｅｒｒｏｒｅｄ Ｌ３−ＰＤＵの個数が Ｎｂ 個以上の場合は、バッド・インターバル・カウンタをインクリメントする。
・ １５分毎に、バッド・インターバル・カウンタとインターバル・カウンタのそれとの比を求め、それが閾値を超過していた場合はＴＣＡ を発生する。
というものである。
以上の手順において、上記２つのカウンタのインクリメントは、ハードウェア自律で行う。ファームウェアは１５分毎の比率計算を行い、その比が閾値を超過していた場合、ソフトウェアへ通知する。ソフトウェアは、ＴＣＡ 発生を行う。
ＴＲ−７７４では、バッド・インターバル、インターバル、およびそれらの比について、それぞれ１個のカレント１５分カウンタを設け、さらにバッド・インターバル、インターバルについては、それぞれ３２個のプレビアス１５分レジスタを用意することを要求している。ＳＢＭＥＳＨでは、バッド・インターバル、インターバルについては、それぞれ１５分カウンタを２個ずつ用意し、それぞれ面切替えで使用する。また、Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズム同様に、ＳＢＭＥＳＨでは、３２個のプレビアス１５分レジスタをソフトウェアが用意する。また、上記比をカウントするためのカレント１５分カウンタは存在しない。
ＴＲ−７７４では、前記（９） 〜（１１）のパラメータについては各々のエラーカウントを規定している。上記カウンタおよびレジスタの構成は、Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムと同様である。
ＳＢＭＥＳＨでは、上記（１０）のＭＲＩ タイムアウトについては、ＲＭＬＰ部からのエラー通知（詳細は後述する）を受けてカウントする。（ＲＭＬＰ 部においては上記チェックを行い、エラー検出時には廃棄するので、一応カウントを行う。桁数は、Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムとして要求されているものに準拠する）。本カウントは、発ＭＨ毎に行われる。ＳＢＭＥＳＨでは、１５分カウンタを２個用意し、面切替えで使用する。
６．４ Ｉｎｇｒｅｓｓ部におけるプロトコル・パフォーマンス・モニタ
６．４．１ 処理方式
ＴＲ−７７４を元に、Ｉｎｇｒｅｓｓ 部（イングレス部）におけるチェック項目、ＮＧ検出時のアクション、チェック処理手順をまとめたものを図３８４に示す。ただし、ＳＢＭＥＳＨに係わる項目を追加してある。
「群」としてはパラメータのグループ分けを示しており、アルファベット順に各パラメータをチェックする。例えば、Ａ 群に属するパラメータのチェックでＮＧを検出した場合は、Ｂ 群以降の各パラメータに対するチェック（ＮＧ 検出時のアクションを含む） は不要とする。同一群内に複数パラメータがある場合は、そのパラメータ間でのチェック順は自由で良い。
「Ｎｏ」については後述する。
Ａ 群のＭＲＩ タイムアウトは、ＮＧの時のカウント、ログを含む。
Ｏ 群はＳＢＭＥＳＨ独自仕様である。
ＭＩＤ Ａｓｓｉｇｎｅｄ ＥｒｒｏｒはＳＢＭＥＳＨ内部処理におけるエラーであり、Ｅｎｄ Ｕｓｅｒ Ｂｌｏｃｋｉｎｇ はキャリアスクリーニングエラーである。
ＴＲ−７７４に規定されている無効ＢＡｓｉｚｅフィールド、無効ヘッダイクステンション・エレメント・レンクスが示されているが、上表には示していない。
Ｂ 〜Ｄ 群に属する各パラメータは、ＤＴ部でチェックするので、ＳＢＭＥＳＨでは、チェック対象外である。
Ｌ 群２項、 Ｍ群４〜６項の各パラメータは、ＮＤＣ（ネットワーク・データ・コレクション） であり、トラフィック測定に関するものであるので、プロトコル・パフォーマンス・モニタには関係しない。（ただし、Ｎｏは付与する。これについて後述する）
Ｊ 群， Ｋ群 ２項，３項の各パラメータはＳＭＬＰ側でチェックを行わない。よって、エラー通知されることはないが、本ＰＷＣＢでは、エラーカウントを行う領域は確保してある。
本処理を行うのは、前述の様に、ＨＬＭ０１Ａであるが、これも前述の様にＩｎｇｒｅｓｓ部にける各種チェックのエラー通知はＳＭＬＰ部より受信する。
ＨＬＭ０１Ａは、この他に、ＳＭＬＰ部からデータ、セルフレーム、イネーブルの信号を受信する。それらの各信号のタイムチャートを図３８５に、各信号の説明を図３８６にそれぞれ示す。
図３８５に示したように、データは１６ビットパラレルのセルフォーマットでＳＭＬＰ部より入力してくる。交換機（ＳＢＭＥＳＨ を含む） 内では、１セル＝５４オクテットのイメージで扱っているので、入力データの１セルは ９Ｍ クロックで２７τの長さとなる。
１セルは、ＡＴＭ ヘッダに相当する部分３τ（この部分のフォーマットはＳＢＭＥＳＨの内部フォーマットであり、一般的なＡＴＭ ヘッダフォーマットとは、完全には合致しない。図示した様に、本部の中に該セルの送出元ＳＮＩ を示す部分（発ＳＮＩ ＩＤ）が含まれている。）とその他２４τからなる。尚、図３８５に示したセルの内容は、該セルがＳＩＰ−ＢＯＭ であった場合の例である。
図３７９のＳＴ識別ブロックにおけるセルセグメントタイプの識別方法を、図３８７に示す。このように、図３８５に示したＳＳＴ とＩＳＴ に格納されている値の組み合わせにより、セグメントタイプＳＴを識別することができる。
同図において、Ｉｎｔｅｒ−ＢＯＭ は、ＳＭＬＰ部においてハーフエンキャプセレーション処理を行い増えたＢＯＭ である。但し、本処理はエラーセルであった場合には行われない。したがって、Ｉｎｔｅｒ−ＢＯＭ を受信することはない。その場合のＳＩＰ−ＢＯＭ ，ＳＩＰ−ＳＳＭ のＩＳＴ は、それぞれ‘１ ０’ ｀１ １’ となる。
図３７９のエラー解析ブロックにおけるエラーの判別方法を下記に示す。
図３８５では、 ９Ｍ クロックの上に括弧で括って０〜２６までの数字を示している。これは、上記の様に、１セル＝２７τであるが、あるセルの１τ目に０が対応し、以降１ずつインクリメントし、２７τ目に２６が対応する。
これらの数が、図３８４に示した各種チェック項目の「Ｎｏ」に対応する。すなわち、エラー通知信号（２） によるエラー種別の通知方法であるが、図３８５では括弧の中の数字の６に対応する部分でエラー通知信号が”Ｌ” 、すなわちエラーであるとの例を示している。
図３８４の「Ｎｏ ６」 に対応するのは、無効シーケンスナンバーである。すなわち、本例は、ＳＭＬＰ部での各種チェックの結果、該セルが上記エラーを有することを示している。尚、本信号は括弧の中の数字の２６に対応する部分では、そのセル内のエラーの有無にかかわらず常に”Ｌ” となる。これはエラー通知用ではなく本信号のスタック監視用である。エラー通知信号とては、０は未使用である。
上記の方法でエラー種別を判定する。ただし有効セルの場合のみである。尚、ＳＭＬＰ部では１セルの中に複数個のエラーがある場合は、その分のエラー通知を全て行う。ただし、図３８４は、チェック処理順にチェック項目を並べ、その順に「Ｎｏ」を付与したので、本ブロックではエラー通知信号が最初に”Ｌ” となったものに対応するエラーのみの処理を行う。
図３７９に示すＳＡ／ＤＡ 蓄積ＲＡＭ であるが、有効Ｉｎｔｅｒ−ＢＯＭ（エラーセルでハーフエンキャプセレーションしない場合は、ＳＩＰ−ＢＯＭ もしくはＳＩＰ−ＳＳＭ）が流入してきた場合は、該セル内部にあるＳＡ， ＤＡを蓄積する。ＳＡ，ＤＡの蓄積の理由を以下に示す。
レイヤ３プロトコル・パフォーマンス・モニタの対象パラメータは、前述した６．３章の冒頭に示してある１１項目であるが、この中の（１） 〜（８） についてはエラー検出時のログが要求されている。ＳＡ，ＤＡ は、Ｉｎｔｅｒ−ＢＯＭ（ＳＩＰ−ＢＯＭ，ＳＩＰ−ＳＳＭにも同じものが入っている） に含まれるので、エラーが、ＳＩＰ−ＢＯＭ， ＳＩＰ−ＳＳＭで生じた場合は特に蓄積の必要は無いが、例えば、ＢＥｔａｇ ミスマッチエラー等の場合は、そのエラーはＥＯＭ 受信時点で判明するで、当該Ｌ３−ＰＤＵのＩｎｔｅｒ−ＢＯＭ 内にあるＳＡ． ＤＡを蓄積しておく。
ＳＡ． ＤＡの蓄積方法であるが、Ｌ３−ＰＤＵの識別は、セル内の発ＳＮＩ ＩＤと入ＭＩＤ との組み合わせ（ＲＭＩＤに対応する）により行う。よって、（発ＳＮＩ ＩＤ＋ＭＩＤ ）をアドレス（キー）としＲＡＭ に保持する。但し、図３８５に示した様に、発ＳＮＩ ＩＤ フィールドは６ビットであるが、各ＳＢＭＥＳＨが収容するＳＮＩ 数は３２であるので、該フィールドは下位５ビットのみ使用し、入ＭＩＤ フィールド用の１０ビットと、合わせて計１５ビットすなわち、２ ^１５のアドレスを有するＲＡＭ を使用する。
図３８４のＧ 群については、そのセルがＳＩＰ−ＢＯＭ であればＭＩＤ カレントリ・アクティブとして、ＥＯＭ であれば未承認 ＭＩＤとして別にカウントする。
ＭＲＩ タイムアウトは、ＥＯＭ セルがＳＭＬＰ部へ届かずにタイムアウトするというエラーを検出することであるが、その時はＳＭＬＰ部にて疑似ＥＯＭ セルを生成し、該セルと共にＭＲＩ タイムアウトを示すエラー通知を行う。該疑似ＥＯＭ セル内の発ＳＮＩＩＤ， 入ＭＩＤ は、後述する理由により対応するＢＯＭ のそれと同じものである。
エラー解析ブロックにおいて、当該項目のエラーと判定した場合は、それぞれプロトコル・パフォーマンス・モニタとしての処理は中断する。また、ログを要するエラーであれば、ログ内容をレジスタ（図３７９のＩｎｇｒｅｓｓ ＬＯＧ−Ｒｅｇ．）に格納する。
図３８５の「試」は、このセルがＭＥＳＨ−ＭＨ 間ＰＶＣ 試験用セルであるか否かを表すフィールドであり、そのフィールドの値が‘１’であった場合は、Ｉｎｇｒｅｓｓ プロトコル・パフォーマンス・モニタに関する処理を一切行わない。
図３８５の「ＣＰ」は、ＳＭＬＰ部でＧＡコピー処理が実行された際にコピーされたセルであることを表す。このフィールドの値が｀１’ であった場合もＩｎｇｒｅｓｓ プロトコル・パフォーマンス・モニタに関する処理を一切行わない。
図３７９に示す各カウンタは、カウント値を（ＳＮＩ毎、エラー種別毎等に）ＲＡＭに格納し、必要なカウント値を読み出してカウントアップし、またＲＡＭ に格納することで実現する。該ＲＡＭ はデュアルポートＲＡＭ を使用する。また、該ＲＡＭ の内部を大きくは２面に区分し、片面をハードウェア側アクセスのカレント・カウンタとして使用し、もう片面をファームウェア側アクセスのプレビアスレジスタとして使用する。ただし、その面割り付けは、ＲＡＭ アドレスに固定したものとはせず、１５分毎にファームウェアからの面切替え指示により入れ替わる。上記ＲＡＭであるが、図３７９に示すように、それぞれＬ２／３ Ｓｕｍ ｏｆ Ｅｒｒ．カウント値用、Ｌ２／３個別Ｅｒｒ．カウント値用、Ｌ３ Ｂｕｒｓｔｙ Ｅｒｒ．カウント値用のチップが設けられている。
該ＲＡＭ のハードウェア側からのアクセスを制御するのが、図３７９の各ＲＡＭ ＆カウンタ制御ブロックである。また、該ＲＡＭ のクリアはハードウェア自律で行う（例えば、パワーオン時等）。
実際にあるセルでエラーがあった場合の処理（カウントアップ等）は、次のセル受信中に行う。これは、例えばＥｎｄ Ｕｓｅｒ Ｂｌｏｃｋｉｎｇ の場合は、そのエラー種別が確定するのが、そのセルのほとんど末尾であるからである。図３８８に、エラー発生時の処理を説明するタイムチャートを示す。
前述したように、各種カウント値はＲＡＭ に格納されている。カウントアップのためには、該ＲＡＭ からのカウント値の読み出し、外部でのカウントアップした後に再度該ＲＡＭ への格納する。
レイヤ３ Ｂｕｒｓｔｙ Ｅｒｒ．処理では、最悪ＰＤＵ カウント、Ｅｒｒｏｒｅｄ ＰＤＵ カウント、無効カウント、バッド・インターバル・カウントカウントの４値についてのアクセスがある。これらはシリアルに行われる。
カウントアップは、Ｅｒｒｏｒｅｄ ＰＤＵ カウント以下は条件付けカウントアップであり、条件が整わない時はカウントアップは行わない。レイヤ３ Ｂｕｒｓｔｙ Ｅｒｒ．処理に限らないが、カウント値がハードが用意しているカウンタのＭａｘ．値に到達した場合は、以降のカウント動作を行わない。
６．４．２ 処理詳細
▲１▼ Ｌ２／３ Ｓｕｍ ｏｆ Ｅｒｒ． カウント
Ｌ２／３ Ｓｕｍ ｏｆ Ｅｒｒ．に関するエラーが通知された場合は、
（１） カウント値格納ＲＡＭ よりカウント値を読み出してカウントアップ（ ＋１）を行う。また、この動作と同時に、スレッショルドＲＡＭ より閾値を読み出す。
（２） 上記（１） でカウントアップしたカウント値と閾値とを比較し、その結果がカウント値＞閾値の場合はＥｒｒ． ｆｌａｇ−Ｒｅｇ．のフラグをオンとし、ファームウェアに通知する。
（３） カウントアップしたカウント値をＲＡＭ に格納する。
カウント値は２４ビットであるが、ＲＡＭ へのリード／ ライトは８ビットずつ３回に分けて行う。カウントアップ、閾値比較、ｆｌａｇ−ｏｎ は発ＳＮＩ 単位に行う。
６．４．１章で前述したように、上記（１） においてカウント値がＭａｘ であった場合にはカウントアップ（ ＋１）を行わない。また、閾値の読み出し時にパリティチェックを行い、カウント値格納時にパリティ生成を行い、さらにカウント値の読み出し時にパリティチェックを行う。
図３８９に、閾値とカウント値のアクセスのタイミングを説明するタイムチャート示す。
▲２▼ Ｌ２／３ 個別エラーカウント
個別にカウントすべきエラーが通知されたときには、以下の処理を行う。
（１） カウント値格納ＲＡＭ からカウント値を読み出し、カウントアップ（＋１）を行う。
（２） カウントアップしたカウント値をＲＡＭ に格納する。
図３９０にＬ２／３ 個別エラーカウント処理を説明するタイムチャートを示す。▲３▼ レイヤ３ Ｂｕｒｓｔｙ Ｅｒｒ． 関連
レイヤ３ Ｂｕｒｓｔｙ Ｅｒｒ．に関するエラーが通知された場合は、以下の処理を行う。
（１） カウント値格納ＲＡＭ よりＥｒｒｏｒｅｄ−ＰＤＵ カウント値を読み出し、カウントアップ（＋１）を行う。
（２）カウントアップしたＥｒｒｏｒｅｄ−ＰＤＵ カウント値をＲＡＭ に格納する。
一方、ＳＩＰ−ＢＯＭ， ＳＳＭを受信した場合は、以下の処理を行う。
（１） カウント値格納ＲＡＭ よりＰＤＵ カウント値、Ｅｒｒｏｒｅｄ−ＰＤＵ カウント値、インターバル・カウント値、バッド・インターバル・カウント値を読み出し、ＰＤＵ カウントのみをカウントアップ（＋１）すると同時に、Ｎｉ， Ｎｂ格納ＲＡＭ よりＮｉ， Ｎｂを読み出す。
（２） 上記（１） でカウントアップしたＰＤＵ カウントとＮｉとを比較し、その結果がＰＤＵ カウント値＝Ｎｉの場合は、
（ａ） 上記（１） で読み出したインターバル・カウント値をカウントアップ（＋１）する。
（ｂ） Ｅｒｒｏｒｅｄ−ＰＤＵ カウント値とＮｂとを比較し、Ｅｒｒｏｒｅｄ−ＰＤＵ カウント値≧Ｎｂの場合のみ上記（１） で読み出したバッド・インターバル・カウント値をカウントアップする。
（ｃ） ＰＤＵ カウント値、Ｅｒｒｏｒｅｄ−ＰＤＵ カウント値をクリアし（ａｌｌ ０） 、ＲＡＭ に格納する。（ａ） でカウントアップしたインターバルカウント値をＲＡＭ に格納し、（ｂ） でカウントアップした場合のみバッド・インターバル・カウント値をＲＡＭ に格納する。
上記（２） の結果がＰＤＵ カウント値＝Ｎｉでなかった場合は、（１） でカウントアップしたＰＤＵ カウント値のみをＲＡＭ に格納する。
各カウントアップ、Ｎｉ／Ｎｂ 比較は、発ＳＮＩ 単位に行う。Ｎｉ，Ｎｂ 読み出し時にパリティチェックを行い、各カウント値格納時にパリティ生成を行い、各カウント値の読み出し時にパリティチェックを行う。
図３９１に、レイヤ３ Ｂｕｒｓｔｙ Ｅｒｒ．処理を説明するタイムチャートを示す。
前述のＥｒｒｏｒｅｄ−ＰＤＵ のカウントは、１つのＬ３−ＰＤＵに対して複数のエラーがあっても１回カウントを行うが、ＳＭＬＰからはエラーがある度にエラー通知を行う。これに対しては、発ＳＮＩ ＋ＭＩＤ をアドレス（キー）とするＲＡＭ（Ｅ−ＰＤＵ ｆｌａｇ ＲＡＭ） にＢｕｒｓｔｙエラー（バーストエラー）に関連するエラーがあった場合には｀１’ を書き込む。また、ＥＯＭ を受信した時にＲＡＭ を読み、｀１’ であった場合のみＥｒｒｏｒｅｄ−ＰＤＵ をカウントアップする。
図３９２に、Ｅ−ＰＤＵ ｆｌａｇ ＲＡＭへのアクセス方法を示す。
６．５ Ｅｇｒｅｓｓ 部におけるプロトコルパフォーマンス・モニタ
６．５．１ 処理方式
ＴＲ−７７４を元に、Ｅｇｒｅｓｓ部におけるチェック項目、ＮＧ検出時のアクション、チェック処理手順をまとめたものを、図３９３に示す。なお、同図には、ＴＲ−７７４に対してＳＢＭＥＳＨの独自使用を追記してある。
「群」、「Ｎｏ． 」については、図３８４と同様の使用法である。また、群の分類およびその配置は、Ｅ， ＦについてはＴＲ−７７４に従い、その他は図３８４と同じである。
Ｂ群，Ｇ群の各パラメータはＲＭＬＰ側でチェックを行わない。よってエラー通知されることはないが、本ＰＷＣＢではエラーカウントを行う領域は確保してある。
本処理を行うのも、前述の様にＨＬＭ０１Ａ ＰＷＣＢ であるが、これも前述の様にＥｇｒｅｓｓ部における各種チェックのエラー通知はＲＭＬＰ部より受信する。
ＨＬＭ０１ＡはＰＭＬＰ部よりこの他にデータ、セルフレーム、イネーブルの信号を受信するが、それらの各信号のタイムチャートを図３９４に、各信号の説明を図３９５にそれぞれ示す。（Ｉｎｇｒｅｓｓ部におけるプロトコル・パフォーマンス・モニタのためにＳＭＬＰ部より受信する各信号と同等である。）
Ｅｇｒｅｓｓ部での処理は、基本的に前述したＩｎｇｒｅｓｓ 部におけるプロトコル・パフォーマンス・モニタのためにＳＭＬＰ部より受信する各信号と同等である。
ＡＴＭ ヘッダに相当する部分 ３τのフォーマットは、ＳＢＭＥＳＨの内部フォーマットであり、一般的なＡＴＭ ヘッダフォーマットとは完全には合致しない。同図に示すように、該セルは該セルの送出元ＭＨを示すフィールド（ 発ＭＨ ＩＤ）と着信先のＳＮＩを示すフィールド（ 着ＳＮＩ ＩＤ） 有している。尚、図３９４に示すセルはＳＩＰ−ＢＯＭの例である。
ＭＲＩ タイムアウトの場合のエラー通知方法もＩｎｇｒｅｓｓ 部におけるそれと同等であり、ＲＭＬＰ部にて疑似ＥＯＭ セルを生成し、該セルと共にＭＲＩ タイムアウトとあるエラー通知を行う。また、該疑似ＥＯＭ セル内の着ＳＮＩ ＩＤは対応ＢＯＭ のそれと同じものである。
図３９６に、図３７９のＳＴ識別ブロックにおけるセルのセグメントタイプの識別方法を示す。このように、図３９４に示したＩＳＴ とＳＳＴ との組み合わせによりセルのセグメントタイプを識別することができる。
その他の図３７９に示す各ブロックについては、Ｉｎｇｒｅｓｓ 部におけるそれらと同等の機能を有し、同等の動作を行う。
図３９４の１τ目のデータ１５の「試」はＭＥＳＨ−ＭＨ 間 ＰＶＣ試験用セルであるか否かを表すフィールドである。ＳＮＩ−ＳＢＭＥＳＨ間 ＰＶＣ試験用セル又はＭＥＳＨ−ＭＨ 間 ＰＶＣ試験用セルであった場合は、ＥｇｒｅｓｓプロトコルＰｅｒｆｏｒｍａｎｃｅ Ｍｏｎｉｔｏｒ に関する全ての処理を行わない。
６．５．２ 処理詳細
基本的に、イングレス部での処理を同じであるので、ここでは、Ｌ２／３個別Ｅｒｒ．カウント処理のタイムチャートを図３９７に示すにとどめる。
７． ネットワーク・データ・コレクション
７．１ 概要
ＳＢＭＥＳＨでは，Ｌ２−ＰＤＵ， Ｌ３−ＰＤＵに対するデータ・コレクションを行う。本データ・コレクションは、概ねＴＲ−７７４に準拠する。また、本データ・コレクション機能は、ＨＬＭＯ１Ａにて実現する。
７．２ ネットワーク・データ・コレクション・パラメータ
ＳＢＭＥＳＨでは、以下の各パラメータについて、ＳＮＩ 毎に、ネットワーク・データ・コレクションを行う。
（１） Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ ｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ
（２） Ｔｏｔａｌ Ｔｅｒｍｉｎａｔｉｎｇ ｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ
（３） Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ Ｌ２ ＰＤＵｓ
（４） Ｔｏｔａｌ Ｔｅｒｍｉｎａｔｉｎｇ Ｌ２ ＰＤＵｓ
（５） Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ ｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ
（６） Ｔｏｔａｌ Ｔｅｒｍｉｎａｔｉｎｇ ｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ
（７） Ａｃｃｅｓｓ Ｃｌａｓｓ Ｖｉｏｌａｔｉｏｎｓに起因する廃棄Ｌ３ ＰＤＵｓ
（８） Ｉｎｇｒｅｓｓ部における、データユニット数が所定最大値を越えたことに起因する廃棄Ｌ３ ＰＤＵｓ
（９） Ｅｇｒｅｓｓ 部における、データユニット数が所定最大値を越えたことに起因する廃棄Ｌ３ ＰＤＵｓ
（１０） ＳＡ スクリーニングＶｉｏｌａｔｉｏｎｓに起因する廃棄Ｌ３ ＰＤＵｓ
（１１） ＤＡ スクリーニングＶｉｏｌａｔｉｏｎｓに起因する廃棄Ｌ３ ＰＤＵｓ
（１２） 発ＳＮＩ にＳＡが割り当てられていないことに起因する廃棄Ｌ３ ＰＤＵｓ
（１３） 着ＳＮＩ Ｕｎａｖａｉｌａｂｌｅ に起因する廃棄Ｌ３ ＰＤＵｓ
上記（１） 〜（６） は、各Ｌ２，Ｌ３ ＰＤＵ数のカウントであり、廃棄されたＬ３ ＰＤＵ数も含みカウントする。（７） 以降は各種要因により廃棄されたＬ３ ＰＤＵ数のカウントである。
ＴＲ−７７４においては、Ｌ３ ＰＤＵ数のカウントについては、以下を要求する。
Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ （ｔｅｒｍｉｎａｔｉｎｇ）Ｌ３ ＰＤＵｓ数
Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ （ｔｅｒｍｉｎａｔｉｎｇ） ｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ 数
これに対して、ＳＢＭＥＳＨでは、以下を計数し、ソフトウェアが下記両者の加算を行って、「全数」を導く。
Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ （ｔｅｒｍｉｎａｔｉｎｇ）ｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ 数
Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ （ｔｅｒｍｉｎａｔｉｎｇ） ｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ 数
ＳＢＭＥＳＨのＨＬＭＯ１Ａにおいて、ＳＭＬＰ部、もしくはＲＭＬＰ部からのエラー通知を受けると、前記（１） 〜（１３）の各パラメータについてネットワーク・データ・コレクションを行う。
ＴＲ−７７４では、１インターバルを１５分とし、少なくとも過去２インターバル期間の各種データの保持を規定している。
ＳＢＭＥＳＨでは、プロトコル・パフォーマンス・モニタの構成と同様に、１５分カウンタを２個用意し、面切替えで使用する。そして、ソフトウェアは面切替え指示後、１５分以内にその時のプレビアス１５分レジスタに相当する１５分カウンタからカウント値を吸い上げ記憶する。すなわち、少なくとも過去２インターバル期間の各種データの保持はソフトウェアが行う。
また、ＴＲ−７７４では、前記（７） 〜（１３）の各パラメータについては、エラー発生時のログも要求している。
ログ内容としては、以下が要求されている。
（ａ） 送信元アドレス
（ｂ） 着信先アドレス（アドレスタイプを含む）
（ｃ） ＳＮＩ
（ｄ） 状態コード
（ｅ） エラー検出の日時（年、月、日、時、分、秒）
（ｆ） アドレス・スクリーニング
ハードウェアでは、ログ対象エラーが発生すると、上記（ａ） 〜（ｄ） をログ・レジスタへ設定する。ファームウェアは、該レジスタからログ内容を読み出し、ソフトウェアへ通知する。（ｅ） の内容は、ハードウェアからファームウェアに対しては渡さない。これらは、ファームウェアが、（ｅ） ， （ｆ） 以外のログ内容を取り込んだ時に、ファームウェアが管理している時間情報を付与する。ただし、ソフトウェアへの通知内容には年・月・日は含まれていない。これらについては、ソフトウェアが管理する。（ｆ） についてはソフトウェアが付与する。また、ログ内容の各種管理機能はソフトウェアで実現する。
７．３ Ｉｎｇｒｅｓｓ部におけるネットワークデータコレクション
７．３．１ 処理方式
前記のネットワーク・データ・コレクション対象のパラメータ（１） 〜（１３）の中で、Ｉｎｇｒｅｓｓ 部において処理するのは（１） ，（３） ，（５） ，（７） ，（８） ，（１１）， （１２）の７項目である。この内、（７） 以降の４項目はエラーに関連するものであり、６．４章に示したＩｎｇｒｅｓｓ 部におけるプロトコル・パフォーマンス・モニタ処理におけるエラーの扱いと同等である。
（１） ，（３） ，（５） のＬ２， Ｌ３ ＰＤＵ数のカウントであるが、該Ｌ２ ＰＤＵ内もしくは該Ｌ３ ＰＤＵ内のエラーの有無に関わらずカウントを行う。
本処理を行うのは、前述の様にＨＬＭＯ１Ａであるが、Ｉｎｇｒｅｓｓ 部における各種チェックのエラー通知はＳＭＬＰ部より受信する。そして、そのエラー通知は、プロトコル・パフォーマンス・モニタ処理におけるそれと兼用である。また、その処理方式もプロトコル・パフォーマンス・モニタ処理と同様である。
ＳＢＭＥＳＨでは、セルフォーマットでデータを受信するので、ＳＮＩ 毎のＬ２ ＰＤＵ数のカウントは容易であり、該Ｌ２ ＰＤＵのＳＴ部を解析し、ＳＩＰ−ＳＳＭ またはＳＩＰ−ＢＯＭ の場合は、Ｌ３ ＰＤＵ数のカウントアップを行う。このとき、同時にＳＡを解析して、ｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵ か否かの判定を行う。尚、既述の様にＳＭＬＰ部からはｈａｌｆ ｅｎｃａｐｓｕｌａｔｉｏｎしたセルが流入するが、ｈａｌｆ ｅｎｃａｐｓｕｌａｔｉｏｎすることにより増えたセルはカウント対象外である。
また、プロトコル・パフォーマンス・モニタと同様に、ＭＥＳＨ−ＭＨ 間 ＰＶＣ試験用セルであった場合と、ＧＡコピー処理によってコピーされたセルであった場合は、Ｉｎｇｒｅｓｓ ネットワークデータコレクションに関する全ての処理は行わない。
タイミング生成、ＳＮＩ 識別、ＳＡ／ＤＡ 識別、エラー解析、ＲＡＭ ＆カウンタの各ブロックとＳＡ／ＤＡ 蓄積ＲＡＭ は、プロトコル・パフォーマンス・モニタ処理におけるそれと兼用である。また、各カウンタは、プロトコル・パフォーマンス・モニタ処理におけるそれと同様である。
図３９８に、イングレス部におけるネットワーク・データ・コレクションの処理を説明するタイムチャートを示す。
７．３．２ 処理詳細
ｈａｌｆ ｅｎｃａｐｓｕｌａｔｉｏｎによって増えた Ｉｎｔｅｒ−ＢＯＭ以外の有効セルを受信した場合は、以下の処理を行う。
（１） カウント値格納ＲＡＭ よりＬ２ ＰＤＵカウント値を読み出し、カウントアップ（＋１）を行う。
（２） カウントアップしたＬ２ ＰＤＵカウント値をＲＡＭ に格納する。
ＳＩＰ−ＢＯＭ もしくは、ＳＩＰ−ＳＳＭ を受信した場合は、以下の処理を行う。
（１） カウント値格納ＲＡＭ よりＬ３ ＰＤＵカウント値を読み出し、カウントアップ（＋１）を行う。その際、ＳＡ部を解析しｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵ かグループアドレスＬ３ ＰＤＵかを判別し、それぞれ個別にカウントアップする。
（２） カウントアップしたＬ３ ＰＤＵカウント値をＲＡＭ に格納する。
ネットワーク・データ・コレクションで個別にカウントすべきエラーが通知された場合は、以下の処理を行う。
（１） カウント値格納ＲＡＭ より各エラーカウント値を読み出し、カウントアップ（＋１）を行う。
（２） カウントアップした各エラーカウント値をＲＡＭ に格納する。
カウント値は３２ビットであるが、ＲＡＭ へのリード／ ライトは１６ビットずつ２回に分けて行う。カウントアップは発ＳＮＩ 単位で行う。また、各カウントアップは、（１） においてカウント値がＭａｘ であった場合は行わない。
前述したように、Ｌ２， Ｌ３ ＰＤＵのカウントはエラーの有無にかかわらずカウントする。また、上記のエラーカウントはエラーがあった場合のみの処理である。カウント値格納時にパリティ生成を行い、その読み出し時にパリティチェックを行う。図３９９にデータ・コレクション処理を説明するタイムチャートを示す。
７．４ Ｅｇｒｅｓｓ 部におけるネットワークデータコレクション
７．４．１ 処理方式
前記のネットワークデータコレクション対象パラメータ（１） 〜（１３）の中でＥｇｒｅｓｓ部において処理するのは、（２） ，（４） ，（６） ，（９） ，（１０），（１３）の６項目である。この内、（９） 以降の３項目はエラーに関連するものであり、６．４章に示したＥｇｒｅｓｓ部におけるプロトコル・パフォーマンス・モニタ処理におけるエラーの扱いと同等である。
（２） ，（４） ，（６） のＬ２， Ｌ３ ＰＤＵ数のカウントであるが、該Ｌ２ ＰＤＵ内もしくは該Ｌ３ ＰＤＵ内のエラーの有無に関わらずカウントを行う。また、本処理を行うのも前述の様にＨＬＭＯ１Ａ ＰＷＣＢ であるが、Ｅｇｒｅｓｓ部における各種チェックのエラー通知はＲＭＬＰ部より受信する。
本エラー通知は、プロトコル・パフォーマンス・モニタ処理におけるそれと兼用である。また、その他の処理方式も、プロトコル・パフォーマンス・モニタ処理と同様である（プロトコル・パフォーマンス・モニタ処理は、発ＭＨ毎に行っているが、ネットワーク・データ・コレクション処理は、着ＳＮＩ 毎に行う・また、ログ通知の為にエラー種別を蓄積する点が異なる。）
エラー種別の蓄積の理由は以下の通りである。すなわち、前記（９）， （１０）， （１３） については、エラー検出時のログが要求されており、その要求の中には該エラーのエラー種別も含まれる。そして、エラー種別はＩｎｔｅｒ−ＢＯＭ で判別されるが、有効ＳＡ， ＤＡはＳＩＰ−ＢＯＭ 受信時点で判明するので、エラー種別を蓄積しておく必要がある。
ＳＢＭＥＳＨでは、セルフォーマットでデータを受信するので、ＳＮＩ 毎のＬ２ ＰＤＵ数のカウントは容易であり、該Ｌ２ ＰＤＵのＳＴ部を解析し、ＳＩＰ−ＳＳＭ ｏｒ ＳＩＰ−ＢＯＭの場合はＬ３ ＰＤＵ数のカウントアップを行う。（ 同時にＳＡ部を解析して、ｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵ かグループアドレスＬ３ ＰＤＵかの判定を行う。尚、既述の様にＲＭＬＰ部からはｈａｌｆ ｅｃｃａｐｓｕｌａｔｉｏｎしたセルが流入する。ｈａｌｆ ｅｎｃａｐｓｕｌａｔｉｏｎすることにより「増えた」セルはカウント対象外である。）
プロトコル・パフォーマンス・モニタと同様に、ＳＮＩ−ＳＢＭＥＳＨ間 ＰＶＣ試験用セルであった場合、およびＭＥＳＨ−ＭＨ 間 ＰＶＣ試験用セルであった場合は、Ｅｇｒｅｓｓネットワークデータコレクションに関する全ての処理は行わない。
７．４．２ 処理説明
着ＳＮＩ 単位にカウントする以外は、Ｉｎｇｒｅｓｓ 部におけるネットワークデータコレクション処理と同じである。
８． 課金機能
８．１ 概要
課金については、ＴＲ−７７５（ベル・コミュニケーション・リサーチ社発行）に規定があるが、ＳＢＭＥＳＨでは正常に伝送されたＬ３−ＰＤＵに関する課金処理のみを行う。本課金機能は、ＨＬＭ００Ａにて実現する。
８．２ 課金処理
図４００に、課金部のブロック図を示す。本課金部は、ＲＭＬＰ部からの通知により課金処理を行う。
課金処理用としてＲＭＬＰ部から課金部に流入する信号は、セルフォーマットであるが、課金処理用として流入するセルとしてはエラーを有するセルを含まない。すなわち、ＲＭＬＰ部はエラーを検出すると、そのセルおよびそのセルに関連するセルは課金部に対して送出しない。例えば、エラーがあったセルがＬ３−ＰＤＵのＢＯＭ だった場合は、そのＬ３−ＰＤＵの以降のＣＯＭ， ＥＯＭを課金部に対して送出しない。したがって、課金部では、流入するセルは全てエラーを持たない正常セルと見なして課金動作を行う。なお、課金部に流入するセルは全てハーフエンキャプセレーションした後のものであり、そのＢＯＭ には元のＬ３−ＰＤＵ内にあるＳＡとキャリアに関連する情報が、そのＥＯＭ には元のＬ３−ＰＤＵ内にあるデータ長に関する情報が含まれている。
概要に示した様に、正常Ｌ３−ＰＤＵ（または、その正常Ｌ３−ＰＤＵを分解したセル）に対しての課金動作を行うが、ＴＲ−７７５では、以下の記録を要求している。
（１） 着信先アドレス ＤＡ
（２） 送信元アドレス ＳＡ
（３） ＳＮＩアドレス
（４） 状態コード
（５） セグメント・カウント（Ｌ２−ＰＤＵ 数）
（６） パケット・カウント （Ｌ３−ＰＤＵ数）
課金は着側で行う。ＳＮＩ アドレスについては、着信先アドレスＤＡを解析すれば一意に求めることができる。したがって、ソフトウェアがＤＡを解析してＳＮＩ アドレスを求める。状態コードは、正常Ｌ３−ＰＤＵの課金データなのか、部分的に伝送されたＬ３−ＰＤＵに対するそれなのか等を示すものであるが、これも前述の様に正常Ｌ３−ＰＤＵの課金動作した行わないので一通りである。
図４００に示す、Ｌ２ ＰＤＵ， Ｌ３ ＰＤＵ， ＳＡ， キャリア蓄積ＲＡＭ に、それぞれのパラメータが蓄積される。そして、ファームウェアが上記から各種データを吸い上げてソフトウェアへ送出する。以下、図４０１に示すセルフォーマットを参照しながら、課金動作の概要を説明する。
課金部に対し、ハーフエンキャプセレーション後のＢＯＭ が流入すると、その中の送信元アドレス ＳＡ ６４ビット， キャリア情報５０ビットを、図４０１のＳＡ，キャリア蓄積ＲＡＭ （図４０１においては、Ｉ／Ｏ が個別の様に示したがこれはあくまでイメージであり、実際はＩ／Ｏ 共通である）に格納する。
キャリア情報５０ビットとは、後述するＩＣＩ Ｃａｒｒｉｅｒ ＩＤ １６ ｂｉｔ ，Ｉｎｃｏｍｉｎｇ Ｎｅｔｗｏｒｋ ＩＤ １６ ｂｉｔ， Ｉｎｃｏｍｉｎｇ ＩＣＩ ＴＰＳ ＩＤ １６ ｂｉｔ， ＩＩＴ ２ｂｉｔ のことである。
格納するための上記蓄積ＲＡＭ のアドレスは、該ＢＯＭ の中の着ＳＮＩ ＩＤ ５ｂｉｔ， ＭＩＥ
５ｂｉｔ を元に示す。
ＲＭＬＰ部からのセルフォーマットの中で、着ＳＮＩ ＩＤは８ビット分のフィールドである。しかし、各ＳＢＭＥＳＨが収容するＳＮＩ 数を最大３２個と設定した場合は、そのフィールドのうちの下位５ビットのみを使用する。
課金部に対しハーフエンキャプセレーション前のＢＯＭ が流入すると、その中に格納されている６４ビットの ＤＡ を９ビットに圧縮したＲＤＡ 及び「Ｄ 」ビットをＳＡ， キャリア，ＲＤＡ蓄積ＲＡＭ に格納する。
ＤＡ を９ビットに圧縮する理由、「Ｄ 」ビットについては後述する。
格納するためのアドレスは、上記と同様に、該セルの中の着ＳＮＩ ＩＤ， ＭＩＤ をキーとして決定する。
以上より、上記情報を格納するためには、 ２^１０（ ＝１ｋ） ×１２８ ビットの容量を有するＲＡＭ が必要となる。物理的には、６４ｋ ×１６ｂｉｔ のＲＡＭ を１個で充分であるが、ＲＡＭ アクセスにおけるハードウェアを３２ｂｉｔ 動作させる為、６４ｋ ×１６ｂｉｔ のＲＡＭ を２個使用する。図４０２に、ＳＡ， キャリア，ＲＤＡ蓄積ＲＡＭ に格納されるデータを模式的に示す。
着信先アドレス ＤＡ を９ビットに圧縮したが、これは、各ＳＮＩ 当たりの個別アドレス（ＩＡ）とグループアドレス（ＧＡ）を共に８個制限した場合である。すなわち、ＳＮＩ を３２個とすると、合計５１２個のアドレスを管理することになり、よって９ビットで表すことができる。
ＧＡ を考えると、複数ＳＮＩ において同一 ＤＡ が定義されうる。すなわち、通常のＣＡＭ の使用法では複数マッチが生ずる可能性がある。したがって、ＣＡＭ 内部を各 ＳＮＩ対応の８ＩＡ＋８ＧＡの計１６マッチパターンを１個のブロックとする様にブロック分割し、どのブロックでマッチ動作を行うか否かをＳＮＩ ＩＤにて指定する。そのＣＡＭ 内部のマッチパターンは、加入者データ受信時にファームウェアが設定する。ファームウェアとのインタフェースはコマンドメモリ・レスポンスメモリ経由である。
図４０３に、 ＤＡ 圧縮ＣＡＭ のイメージを示す。 ＤＡ 圧縮ＣＡＭ は、図４００に示すように、６４ビットの着信先アドレス ＤＡ を受信して、９ビットのＲＤＡ を生成するときに利用される。ファームウェアはＲＤＡ とＳＮＩ ＩＤ， ＤＡの対応を記憶する。流入セルに対して上記マッチパターンのどれともマッチしなかった場合は「Ｄ 」ビットというＤＡ圧縮マッチ有無を示すビットを設け、それをＤＡ， キャリア， ＲＤＡ蓄積ＲＡＭ へ格納する。そして、「Ｄ 」ビット＝１（マッチ有）の時は課金処理を行い、「Ｄ 」ビット＝０（マッチ無）の時は課金処理は行わない。
本課金部は、ＲＤＡ 蓄積後はハーフエンキャプセレーション後のＥＯＭ が流入するまで動作は停止する。Ｌ２ ＰＤＵ数のカウントは必要であるが、実はＢＯＭ 流入時にも（ＳＡ 等の蓄積は行うものの）Ｌ２ ＰＤＵ数のカウントは行っていない。Ｌ２ ＰＤＵ数のカウントについては後述する。
ＥＯＭ が流入してきた場合の動作を、図４０４を参照しながら説明する。
まず、該ＥＯＭ 中に含まれるＬ３−ＰＤＵのデータ長情報「レングス」からＬ２ ＰＤＵ数を求める。「レングス」とＬ２ ＰＤＵ数とは一意に対応している。したがって、課金部にＥＯＭ が流入すると、そのＥＯＭ に格納されているレングスを図４００に示したように、レングスアドレスとして出力する。同図では、レングス１６ ｂｉｔをＲＯＭ アドレスとして与えているが、レングスの最大値が分かっている場合には、その最大値に従って適当な数のビット数を用いればよい。また、このレングスアドレスには、正常性チェックのためにパリティを付与し、ＲＯＭ からのリード時にチェックを行えるようにしている。
上記動作と並列に、該ＥＯＭ の着ＳＮＩ ＩＤとＭＩＤ をアドレスとして、予め（ 該ＥＯＭに相当するＢＯＭ 流入時等に）ＳＡ， キャリア・ＲＤＡ 蓄積ＲＡＭ に格納しておいたＳＡ，キャリア，ＲＤＡをリードする。
まず、６４ビットの送信元アドレスＳＡを、図４００に示すＳＡ圧縮ＣＡＭ にて圧縮する。ここは２５６個のマッチパターンを管理するので、圧縮後のＳＡ（ＲＳＡ） は８ビットである。
尚、ＳＡ， キャリア圧縮ＣＡＭ にデータを入力する時にはセルフォーマットにする必要がある。このセル化は、図４００に示すＣＬＦＭが実行する。そして、ＳＡ， キャリア圧縮ＣＡＭ において、８ビットのＲＳＡ と５０ビットのキャリアからなる合計５８ビットを更に圧縮する。ここでは、２５６マッチパターンを管理するので圧縮後のＳＡ， キャリア（ＲＳＡＣ）は８ビットとなる。以上のＳＡ圧縮ＣＡＭ， ＳＡ，キャリア圧縮ＣＡＭ はハードウェア自律の動作を行う。
具体的には、入力ＳＡ， キャリアパターンと内部に保持しているマッチパターンとのマッチングを行い、マッチした場合はそのレジスタ番号をＲＳＡ， ＲＳＡＣ として出力し、マッチしなかった場合は空きレジスタに入力ＳＡ， キャリアパターンを登録し、そのレジスタ番号をＲＳＡ， ＲＳＡＣ として出力する。ファームウェアとのインタフェースは行わない。（ただし、保守用としてはインタフェースをとる）
以上で得られたＲＳＡＣ ８ｂｉｔ とＲＤＡ ９ ｂｉｔ の計１７ ｂｉ をアドレスとし、図示のＬ２ ＰＤＵ， Ｌ３ ＰＤＵ， ＳＡ， キャリア蓄積ＲＡＭ に対するアクセスが行われる。（このＲＡＭもＩ／Ｏ 個別イメージで示したが、実際はＩ／Ｏ 共通である）
該アドレスを用いて、それまでのＬ２ ＰＤＵ数をリードし、そのＬ２ ＰＤＵ数と当該ＥＯＭ に対応するＬ３ ＰＤＵを構成するＬ２ ＰＤＵ数とを加算して、その加算値をＬ２ ＰＤＵ， Ｌ３
ＰＤＵ， ＳＡ， キャリア蓄積ＲＡＭ に再格納する。
また図示していないが、それまでのＬ３ ＰＤＵ数もリードし、その値をインクリメントして、Ｌ２ ＰＤＵ， Ｌ３ ＰＤＵ， ＳＡ， キャリア蓄積ＲＡＭ に再格納する。同時に、６４ビットの ＳＡ ５０ビットのキャリアも格納される。そして、このＬ２ ＰＤＵ， Ｌ３ ＰＤＵ， ＳＡ， キャリア蓄積ＲＡＭ をファームウェアがアクセスし、課金情報を収拾する。具体的には、本ＲＡＭ を二面構成とし、ある一定時間（例えば、１分）毎に、ファームウェアによって面切り換え指示を行う。片面では上記ハードウェアよりアクセスが行われ、もう片面よりファームウェアが各種データを吸い上げる。
該ＲＡＭ のＬ２ ＰＤＵ数、Ｌ３ ＰＤＵ数のビット幅は、上記の一定時間（１分） に流入する個数より求める。
本課金部へはハーフエンキャプセレーションして流入してくるので、ＳＳＭ であっても２セルとなる。そして、１セルは２．７ μｓ であるので、１分で約１１Ｍ 個となり、ビット幅としては２４ビットが必要となる。また、Ｌ３ ＰＤＵ数のヒット幅はそれ以下である。
以上まとめると、片面当たり ２^１７ （１２８ｋ） ×１２８ ｂｉｔ のＲＡＭ 容量となる。物理的には５１２ｋ×８ｂｉｔのＲＡＭ を片面当たり８ 個使用する。図４０５に、課金関連データを蓄積するＲＡＭ のイメージを示す。上記ＲＡＭ は、μ−ｐのバスに直結する。また、該ＲＡＭ は二面構成であるが、もう一面では、そのバンク番号にそれぞれ＋１０を加算して呼ぶ。
図４０５には、パリティビットが示されているが、これはハードウェアが上記ＲＡＭ にアクセスする時の正常性チェック用であり、ファームウェアからのリード時は無視し、クリア時は｀１’ を設定する。
課金データの吸い上げは、ファームウェアは、着ＳＮＩ ＩＤの有無、その中でのＤＡ割り付けを認識可能であるので、有効な情報のみを読みだすことによってその時間の短縮を行う。
更に言えば、本ハードウェア構成では、着ＳＮＩ ＩＤとＤＡとのそれぞれの組み合わせに対し、 ＳＡ，キャリアの組み合わせが２５６通り割り当てられている。（ ただし、ある着ＳＮＩ ＩＤとＤＡとの組み合わせに対して割り当てられた２５６通りと、別の着ＳＮＩ ＩＤとＤＡとの組み合わせに対するそれとが異なることはできない。全ての着ＳＮＩ ＩＤとＤＡとの組み合わせに対し共通して２５６通りの組み合わせとなる）そして、この値が最大値であり、実際に何通りの組み合わせが存在するかは、図４００に示すＳＡ、キャリア圧縮ＣＡＭ から、その内部に何通りのマッチパターンが（ハードウェア自律で）登録されたかを読み出すことにより判明する。
これを利用することによって、アドレス下位のＲＳＡＣを全てアクセスすることを避け、更にデータ吸い上げ時間の短縮を図る。
８．３ チェック機能
課金部内での各種チェック機能について図４０６を参照しながら説明する。
図４０６では、以下に示すチェック出力を示している。
・μＰ 部のチェッカとして、ウォッチドッグタイマ、コマンド／レスポンス、１６Ｍ ｃｌｏｃｋ ｃｈｅｃｋ を行う。（ 図中の、ＷＤＴＯ， ＣＲＮＧ、ＣＬＫａ）
・ＲＭＬＰ部からの受信部にてパリティチェック、クロックチェック、ＣＦチェックを行う。（ 図中の、ＰＣａ 、ＣＬＫｂ、ＣＬＫｃ）
・各ＣＡＭ から入力される圧縮データのパリティチェックを行う。（ 図中のＰＣｂ 、ＰＣｄ 、ＰＣｆ）
・各 ＣＡＭから出力される圧縮データのパリティチェックを行う。（ 図中のＰＣｃ 、ＰＣｅ 、ＰＣｇ）
・各ＲＡＭ 、ＲＯＭ からリードした時は、パリティチェックを行う。（ 図中のＰＣｉ 、 ＰＣｊ）
Ｌ２ ＰＤＵ， Ｌ３ ＰＤＵ， ＳＡ、キャリア蓄積ＲＡＭ は、ハードウェア、ファームウェアの双方からのアクセスがあるが、上記パリティチェックはハードウェアアクセス時のみ有効であり、ファームウェアアクセス時はパリティチェックは行わない。
本ＲＡＭ は二面構成であり、ファームウェアが面切り換え制御を行い、ハードウェアがアクセスしている面とは逆の面よりデータを吸い上げる。各ＣＡＭ は、ファームウェアとのインタフェースを設けてあるので、診断時にライト／ リード等を行う。各ＣＡＭ による圧縮の正常性やＡｄｄ によるＰＤＵ 数の加算処理については、上記チェックを行わず、診断時に試験セル生成部より試験セルを流し込み、詳細にチェックを行う。
９． ＬＰＣＯＭ 部 （ ＩＮＦ インタフェース部 ）
９．１ 概要
ＬＰ−ＣＯＭ部は、以下の機能を有する。
（１） ＩＮＦ とインタフェースし、ＳＭＬＰ部・ＲＭＬＰ部の制御
（２） 課金処理
（３） パフォーマンス・モニタ、データ・コレクション（トラフィック・モニタ）
物理的には、以下の３枚のＰＷＣＢよりなる。
（ａ） ＨＬＰ０２Ａ
（ｂ） ＨＬＭ００Ａ
（ｃ） ＨＬＭ０１Ａ
上記機能（１） 〜（３） は、それぞれ（ａ） 〜（ｃ） に示したＰＷＣＢに対応する。
課金処理については８章で、パフォーマンス・モニタについては６章で、データ・コレクションについては７章で説明した通りである。ここでは、ＩＮＦ とのインタフェース機能、ＳＭＬＰ部・ＲＭＬＰ部の制御機能、即ちＨＬＰ０２Ａについて示す。
９．２ 機能概要
図４０７に、 ＨＬＰ０２Ａ のブロック図を示す。また、図４０８および図４０９に上記ＨＬＰ０２Ａの各ブロックの機能を示す。
ＨＬＰ０２Ａの詳細な機能説明は。図４０８および図４０９に示した通りであるが、その主機能としては、ＩＮＦ とのインタフェース、ＬＰ部および各テーブルの設定・管理、ＬＰ部およびＬＰ−ＣＯＭ部のエラー監視、状態制御を行う。
９．３ ＩＮＦインタフェース制御手順
９．３．１ ＩＮＦインタフェース制御
ＳＢＭＥＳＨ（ＭＮＧ−Ｆｉｒｍ）とＢＣＰＲ間のＩＮＦ を使用したインタフェースの制御手順について以下に示す。
ａ． ＩＮＦコマンド起動
（１） ＣＰＵ（マイクロプロセッサ）にＤＭＡ 設定を行う。
（２） ＢＣＰＲ は、ＩＮＦ オーダでコマンド起動するとき、ＭＭアドレスを２ｂｉｔ 右シフト（０， ４， ８が０， １， ２ となる） したイメージで指定してくる。よって、ＩＮＦ 受信時、ＳＢＭＥＳＨは以下の動作を行う。
▲１▼ コマンド起動を認識すると、ＳＢＩＦ ＬＳＩのポートＡ からＭＭアドレス、コマンド数を受け取る。
▲２▼ ＳＢＩＦ ＬＳＩのポートＢ に、ＭＭアドレスの上中下位をひねって設定する。
▲３▼ ＳＢＩＦ ＬＳＩのポートＦ に、転送長（コマンド数×４ ワード）を設定する。
▲４▼ ＳＢＩＦ ＬＳＩのポートＣ に、ＤＭＡ リードスタートを設定する。
ｂ． ＩＮＦステータス通知
ステータス通知に指定するＭＭアドレスは、２ｂｉｔ右シフト（０， ４， ８が０， １， ２ となる） したものであり、受信バッファ通知で指定されたままのものである。
メッセージ長もＢＣＰＲメモリ上で左がＭＳＢ 、右がＬＳＢ である。
ＳＢＭＥＳＨは以下の動作を行う。
（１） ＳＢＩＦ ＬＳＩ のポートＢ に、ＭＭアドレスの上中下位をひねって設定する。
（２） ＳＢＩＦ ＬＳＩ のポートＦ に、転送長（コマンド数×４ワード）を設定する。
（３） ＳＢＩＦ ＬＳＩ のポートＣ に、ＤＭＡ ライトスタートを設定する。
コマンドとステータスに指定するＭＭアドレスとメッセージ長に関しては、以下の通りである。
（１） コマンドで指定するデータのＭＭアドレスは、２ｂｉｔ右シフトのものを指定する。
（２） メッセージ長は、ＢＣＰＲメモリ上で左がＭＳＢ 、右がＬＳＢ である
ステータス通知においても、ＭＭアドレスは受信バッファ通知で指定されたものと同じである。
ステータスキューアドレス・受信バッファアドレスの通知に関しては、以下の通りである。
（１） ＢＣＰＲは、ＳＢＭＥＳＨへ予めステータスキュー及び、受信バッファのＭＭアドレスを通知する。
（２） ＭＭアドレスは２ｂｉｔ右シフトのものを指定する。
（３） メッセージ長としてはバイト長を指定する。
９．３．２ ＩＰＦインタフェース割り込み制御
ＳＢＭＥＳＨ内ＩＮＦ インタフェース制御における割り込み制御について以下に説明する。
ａ． コマンド起動
コマンド起動は、外部割り込みＩＮＴＯで処理する。ＩＮＴＯ割り込みはポートＡ の３ワードリードでリセットされる。
ｂ． ステータス送信
ＡＣＣ−ｆｉｒｍより１分周期で発生する課金ステータスを送信する。また、ＭＳＲ−ｆｉｒｍより発生するログステータス（ログ対象エリア発生時）を送信する。
ｃ．ＤＭＡ 制御
ＣＰＵ 内部のＤＭＡ コントローラで行う。使用するＤＭＡ チャネルは０とする。ＭＤＡ終了は、割り込みとｌｏｏｋ ｉｎ の２種を使い分ける。割り込みは、ＣＰＵ 内ＤＭＡ コントロールレジスタのＩＮＴ ビットで制御する。
ＩＮＦ のＤＭＡ 転送速度は、４Ｍｂｙｔｅ／ｓｅｃなので、４ｂｙｔｅ のＤＭＡ リード（テイルポインタ、ルックイン等）はＣＰＵ クロックが８Ｍｈｚなら、１μｓ で終了する。よってＤＭＡ 終了割り込みは使用せずｌｏｏｋ ｉｎ で行う。
９．４ ＳＭＬＰ／ＲＭＬＰ制御
ＳＭＬＰ／ＲＭＬＰ に対する制御を以下に示す。
ＨＬＰ０２Ａより、ＳＭＬＰ／ＲＭＬＰ に対して与える状態制御情報を以下に示す。
・ 自系のＡＣＴ／ＳＢＹ （アクティブ／スタンバイ）状態
・ 自Ｓｈｅｌｆ のＳｈｅｌｆ Ｎｏ． （０〜３）（シェルフ番号）
・ 初期設定時のリセット
・ 各種チェッカへの障害リセット
・ 各種ＭＳＤ テーブルに対する設定
・ 各種ＭＳＤ テーブルに対するリセット
・ ハードウェア・インヒビット状態信号（ハードウェア動作をマスク）
ＨＬＰ０２Ａは、この他にＳＭＬＰ／ＲＭＬＰ の各パッケージより、ＭＳＣＡＮ 情報を収拾し、状態監視を行っている。
１０． 各種インタフェース
１０．１ 概要
本章ではＳＢＭＥＳＨの各ブロック間（ ＳＢＭＥＳＨ と ＡＴＭスイッチ ＡＳＳＷ 間を含む）の論理的インタフェースについて示す。
１０．２ ＡＳＳＷ→ＳＤＭＵＸ（ＨＭＸ１１Ａ）
図４１０に、ＡＳＳＷからＳＤＭＵＸ へ入力するセル（ヘッダ部）のフォーマットを示す。（ルートは、図２０９を参照）
ＡＳＳＷからＳＤＭＵＸ へ入力するセルとしては、以下の３種類がある。
▲１▼ ＴＣＧ よりのテストセル
▲２▼ ＢＳＧＣよりのシグナリング用セル
▲３▼ 通常のユーザセル
上記３種のいずれのセルであっても、ＴＡＧＡ部およびＴＡＧＢ部が、対応するＳＢＭＨが接続される６２２Ｍハイウェイを指定する。また、ＴＡＧＣ部が、ＳＢＭＨ内のＳＢＭＥＳＨを指定（例えば、 ＡＳＳＷ より近い順に０， １， ２， ３）する。このように、タグ部の内容は上記３種のいずれのセルに関しても同じ方法で付与されるが、その他の部分については、種別毎の付与となる。以下に示す。
▲１▼ ＴＣＧ よりのテストセル
・ Ｏ ：１ （これは「Ｏ（オー）ビット」である）
・ ＵＬ ：０
・ ＣＯＭ ：０
・ ＳＩＧ ：０
・ ＶＰＩ ：０００（Ｈ）
・ ＶＣＩ ：０３ＦＡ（Ｈ） ｏｒ ０３ＦＢ（Ｈ）
▲２▼ ＢＳＧＣよりのシグナリング用セル
・ Ｏ ：０
・ ＵＬ ：０
・ ＣＯＭ ：１
・ ＳＩＧ ：１
・ ＶＰＩ ：０００（Ｈ）
・ ＶＣＩ ：０３ＦＣ（Ｈ） ｏｒ ０３ＦＤ（Ｈ）
▲３▼ 通常のユーザセル
・ Ｏ ：０
・ ＵＬ ：０
・ ＣＯＭ ：０
・ ＳＩＧ ：０
・ ＶＰＩ ：０３Ｆ（Ｈ）
・ ＶＣＩ ：０３ｘｙ（Ｈ） （ここで、 ｘｙ は、ＳＮＩ ナンバーを示し、例えば、ＳＮＩ ナンバーが０のときは、ｘｙ＝００、・・・ＳＮＩ ナンバーが３１のときは、ｘｙ＝１Ｆ（Ｈ） と指定する。）
１０．３ ＳＤＭＵＸ（ＨＭＨ１１Ａ） →ＳＭＬＰ（ａ）（ＨＭＨ０３Ａ）
図４１１に、ＳＤＭＵＸ からＳＭＬＰ（ａ） へ入力するセルのフォーマットを示す。同図においては、ＳＭＬＰ（ａ） が参照する部分のみを示している。（ルートは、図２０９参照）
ＳＤＭＵＸ よりＳＭＬＰ（ａ） へ入力するセルは、以下の２種類である。
▲１▼ ＴＣＧ よりのテストセル
▲２▼ 通常のユーザセル
なお、ＢＳＧＣよりのシグナリング用セルはＳＭＬＰ（ａ） へは入力しない。
第１バイトの６ビット目「Ｏ（オー）ビット」に設定されている値が１、すなわち、ＴＣＧ よりのテストセルであった場合には、そのテストセルはＳＭＬＰ（ａ） において廃棄され、処理対象外となる。一方、同ビットが０、すなわち、通常のユーザセルであった場合、そのセルはＳＭＬＰ（ａ） において処理対象となる。そして、その通常のユーザセルの ＶＰＩ／ＶＣＩを以下に示す。
・ ＶＰＩ ：０３Ｆ（Ｈ）
・ ＶＣＩ ：０３ｘｙ（Ｈ） ｘｙ は、ＳＮＩ ナンバーを示す。（１０．２章と同じ）
このように、通常のユーザセルの ＶＰＩ／ＶＣＩは、ＡＳＳＷよりＳＤＭＵＸ に入力した状態に対して書換えられずにそのままＳＭＬＰ（ａ） に入力される。したがって、ＳＭＬＰ（ａ）では、ＶＣＩ より該セルの発ＳＮＩ を識別可能である。また、ＳＴ， ＳＮ， ＭＩＤ は、発加入者よりのものが（ＳＤＭＵＸがＡＳＳＷより受けたものが）そのまま入力する。
尚、ＳＭＬＰ（ａ） では、通常のユーザセルと、ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験用の試験セルとを区別することなく処理を行う。
１０．４ ＬＰ−ＣＯＭ（ＨＬＰ０２Ａ）→ＳＭＬＰ（ａ） （ＨＭＨ０３Ａ）
図４１２に、ＬＰ−ＣＯＭよりＳＭＬＰ（ａ） へ入力するセルのフォーマットを示す。同図においてもＳＭＬＰ（ａ） が参照する部分のみを示す。（ルートは、図２０９参照）
ＬＰ−ＣＯＭよりＳＭＬＰ（ａ） へ入力するセルは試験セルであり以下の２種類がある。
▲１▼ ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験
▲２▼ 診断
上記▲１▼はマスタ時に、▲２▼はＯＵＳ 時（アウト・オブ・サービス状態）にそれぞれ行われる。
▲１▼ ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験時
・ ＶＰＩ ：０３Ｆ（Ｈ）
・ ＶＣＩ ：０３ＦＦ（Ｈ）
▲２▼ 診断時
・ ＶＰＩ ：０３Ｆ（Ｈ）
・ ＶＣＩ ：０３ｘｙ（Ｈ） ｘｙ は、ＳＮＩ ナンバーを示す。（１０．２章と同じ）
なお、第１バイトの６ビット目に設定は、０である。
上記▲１▼の場合は、ＶＣＩ の値を、通常のユーザセルとしては使用しない特定の値とし、ＳＭＬＰ（ａ） 内で識別している。その特定ＶＣＩ の値としては、たとえば、０３ＦＦ（Ｈ） すなわち００００ ００１１ １１１１ １１１１（Ｂ） と設定し、下線部が１であることで、本テストセルであることを認識する。
▲２▼の場合は、診断用セルをあたかも任意のＳＮＩ からの通常のユーザセルであるかのように振る舞わせるため、このような ＶＰＩ／ＶＣＩを設定している。
また、上記▲１▼および▲２▼のいずれの場合も、ＳＴ， ＳＮ， ＭＩＤ は適当なものものを付与するが、▲１▼のＭＥＳＨ， ＭＨ間ＰＶＣ 試験時のＭＩＤ は“１０ ００００ ００００”に設定する。（ＳＳＭ の場合も同様）
１０．５ ＳＭＬＰ（ａ） （ＨＭＨ０３Ａ）→ＳＭＬＰ（ｂ） （ＨＭＨ０４Ａ）
図４１３に、ＳＭＬＰ（ａ） （ＨＭＨ０３Ａ）からＳＭＬＰ（ｂ） （ＨＭＨ０４Ａ）へ入力するセルのフォーマットを示す。（ルートは、図２２５参照）
ＳＭＬＰ（ａ）Ｍにおいては、ヘッダ部に対して以下の各種の加工が行われる。
ＳＴ， ＳＮ， ＭＩＤ は、ＳＭＬＰ（ａ） がＳＤＭＵＸ もしくはＬＰ−ＣＯＭ部から入力した状態を書き換えることなくそのままである。
ＳＳＴ， 入ＭＩＤ は、それぞれＳＴ， ＭＩＤ をコピーしたものである。ＲＶＰＩは、ＳＭＬＰ（ａ） がＳＤＭＵＸ もしくはＬＰ−ＣＯＭより受けたＶＰＩ １２ｂｉｔ の下位８ ｂｉｔ である。また、ＲＶＣＩは、ＳＭＬＰ（ａ） が受けたＶＣＩ １６ ｂｉｔの下位８ ｂｉｔ である。ＳＮＩ−ＩＤ（１） は、ＲＶＣＩの上位４ ｂｉｔ であり、ＳＮＩ−ＩＤ（２） はＲＶＣＩの下位４ ｂｉｔ である。
ＳＭＬＰ（ａ） 内では、各セル毎にＤＡチェックを行い、その一環として、該セルを自ＭＥＳＨにルーティングすべきかどうか（ 該セルの ＤＡ が自ＭＥＳＨ配下のＳＮＩ に割り当てられたものかどうか）の判定を行う。ここで、自ＭＥＳＨにルーティングすべきセルの場合は同図に示するＸ は１であり、自ＭＥＳＨにルーティングすべきでないセルの場合はＸ は０である。但し、この処理は、ＳＭＬＰ（ｃ） での処理は行うが、ＳＭＬＰ（ｄ）（ＨＭＨ０５Ａ） での自ＭＥＳＨルーティング処理は行わない。
前述したように、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験のＬＰ−ＣＯＭよりのセルの場合は、同図のＲＶＣＩ、ＳＮＩ−ＩＤ（１） の各ＭＳＢ は１である。（ ＳＭＬＰ（ｂ）で識別する）同様に、ＭＩＤ のＭＳＢ も１である。尚、通常ユーザセル（ＳＮＩ−ＭＥＳＨ−ＭＨ間ＰＶＣ 試験セルも含む） の場合は、診断時のＬＰ−ＣＯＭからのセル（ＳＮＩからのセルと見せ掛けたもの）として特に識別していない。
１０．６ ＳＭＬＰ（ｂ）（ＨＭＨ０４Ａ） →ＳＭＬＰ（ｃ）（ＨＭＨ０５Ａ）
図４１４に、ＳＭＬＰ（ｂ）（ＨＭＨ０４Ａ） →ＳＭＬＰ（ｃ）（ＨＭＨ０５Ａ） へ入力するセルのフォーマットを示す。（ルートは、図２２５参照）
１０．５章との差異は、ＲＭＩＤである。すなわち、ＭＳＬＰ（ｂ） は、ＳＭＬＰ（ａ） より受けたＲＶＣＩ（この場合、発ＳＮＩ ナンバーを示している）と、ＭＩＤ （ＳＮＩ 内で一意）よりＲＭＩＤ（自ＳＭＬＰ内でユニーク）を作成する点である。
尚、 ＲＭＩＤ フィールドは１０ビットであるが、実際は下位の９ビットが有効である。（ＲＭＩＤ としては０−５１１（Ｄ）まで）また、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験のＬＰ−ＣＯＭよりのセルの場合は、ＲＭＩＤを獲得しない。
前述したように、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験のＬＰ−ＣＯＭよりのセルの場合は、上表のＲＶＣＩ， ＳＮＩ−ＩＤ（１）の各ＭＳＢ は１である。（ＳＭＬＰ（ｃ）で識別している） この場合ＲＭＩＤを獲得しないので、ＬＰＣＯＭ はＲＭＩＤ ０〜５１１（Ｈ）と重ならない値５１２（Ｈ）をＭＩＤ に付与する。
１０．７ ＳＭＬＰ（ｂ）（ＨＭＨ０４Ａ） →ＳＭＬＰ（ＨＭＨ０５Ａ）：ＭＲＩ タイムアウト・ダミーセル
図４１５に、ＳＭＬＰ（ｂ）（ＨＭＨ０４Ａ） からＳＭＬＰ（ＨＭＨ０５Ａ）に入力するタイムアウト・ダミーセルのフォーマットを示す。
ＳＭＬＰ（ｂ） 内では、ＭＲＩ タイムアウトチェックを行っている。このチェックにおいて ＮＧ を検出した場合は、ＮＧを通知する等の目的でｄｕｍｍｙ セルを送出する。
同図において、空白部は「ｄｏｎ’ｔ ｃａｒｅ」である。また、ヘッダ部に続く領域の内容も「ｄｏｎ’ｔ ｃａｒｅ」である。
ＳＴ， ＳＳＴ はＥＯＭ を示している。また、その他の入ＭＩＤ 、ＳＮＩ−ＩＤ（１） ・（２） 、Ｘ， ＲＭＩＤ については、本来のＥＯＭ に付けべきものと同じものが付いている。１０．８ ＳＭＬＰ（ｃ）（ＨＭＨ０５Ａ） →ＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ）
図４１６に、ＳＭＬＰ（ｃ）（ＨＭＨ０５Ａ） からＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ） へ入力するセルのフォーマットを示す。（ルートは、図２２５参照）
１０．６章との差異は、ＢＣ，ＲＶＣＩ’， ＩＳＴ の３点である。以下に示す。
ＳＭＬＰ（ｃ） は、エンキャプセレーションを行う。（エラーセルに対しては行わない）
ＳＩＰ−Ｌ３ ＰＤＵに対しては、ヘッダが１セル分付加されるイメージである。したがって、付加されたセル（Ｉ−ＢＯＭ） のＩＳＴ はＢＯＭ を示す値となり、元の ＢＯＭ（Ｓ−ＢＯＭ）のそれはＣＯＭ となる。元々が ＳＳＭ（Ｓ−ＳＳＭ） の時は、そのＩＳＴ はＥＯＭ となる。
ＳＳＴ は書換えられず、ＳＩＰ−Ｌ２ ＰＤＵとしてのＳＴを保持する。（Ｉ−ＢＯＭ のＳＳＴ はＢＯＭ ）
ＳＭＬＰ（ｃ） では、ルーティング処理も行い、その結果がＢＣ， ＲＶＣＩ’ に反映さる。（エラーセルでもルーティング処理は一応行う。）
ＢＣはｂｒｏａｄｃａｓｔ の略であり、ＳＭＬＰ（ｄ） 内でのセルのコピーの有無、コピー対象ＭＨを指定するものである。詳細は以下の通り。
・ ＢＣ＝１１（Ｂ） ：全ＭＨ（ 全ＳＢＭＨ＋全ＧＷＭＨ） へのコピー要
・ ＢＣ＝０１（Ｂ） ：全ＳＢＭＨへのコピー要
・ ＢＣ＝１０（Ｂ） ：全ＧＷＭＨへのコピー要
・ ＢＣ＝００（Ｂ） ：コピー不要（ 着ＭＨが特定できた場合）
ＲＶＣＩ’ にはルーティング処理結果等が反映されている。以下に示す。
・ ルーティング処理結果、着ＭＨが特定できた場合：着ＭＨ ＩＤ を入れる。（ＳＢＭＨは００−ＩＦ，（ コピー不要の場合） ＧＷＭＨは４０−５Ｆ）
・ ルーティング処理結果、着ＭＨが特定不可の場合：００（ コピー不要の場合）
・ ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験セルの場合： ＦＦ（この時ＢＣ＝００、本セルの場合はエンキャプセレーション処理は受けている。本試験ＰＤＵ のＤＡが試験ＤＡであることをＳＭＬＰ（ｃ） が識別してＲＶＣＩ’ をＦＦとする。）
このように、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験のＬＰ−ＣＯＭよりのセルの場合は、同図のＳＮＩ−ＩＤ（１） のＭＳＢ は１である。ただし、ＳＭＬＰ（ｃ） では特に意識せず、通常のユーザセルと同様にエンキャプセレーション処理、ルーティング処理を行う。
１０．９ ＳＭＬＰ（ｃ）（ＨＭＨ０５Ａ） →ＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ） ：Ｉ−ＢＯＭ
図４１７に、ＳＭＬＰ（ｃ）（ＨＭＨ０５Ａ） からＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ） へ入力するＩ−ＢＯＭ のセルフォーマットを示す。Ｉ−ＢＯＭ は、ＳＭＬＰ（ｃ） においてエンキャプセレーション処理の結果として生成されるセルである。
第００バイト〜０７バイトの内容は、１０．８章と同じである。また、第０８〜４３バイト、第５２および５３バイトの内容は、Ｉ−ＢＯＭ を生成するためのオリジナルとなるＳ−ＢＯＭ， Ｓ−ＳＳＭの同部分のままである。したがって、第４４〜５２バイトが、以下のように書換えられる。
ＩＩＴ ＝ ０１（Ｈ）
ＩＮＩＤ ＝００００（Ｈ）
ＩＩＴＰＳ ＝００００（Ｈ）
とする。これはＳＮＩ 発信であることを意味している。
ＲＶ＝ａｌｌ ０
とする。これは固定値である。
ＥＳは、ＳＩＰ−Ｌ３ ＰＤＵのヘッダ・イクステンション内のエレメントタイプが１の時（キャリアセレクションを意味している） に１であり、それぞれ以外の時は０である。
同図のｃａｒｒｉｅｒ は、キャリアセレクション時はＳＩＰ−Ｌ３ ＰＤＵのヘッダ・イクステンション内のキャリアが入り、それ以外の時は、プレ・セレクテッド・キャリアが入る。ただし、キャリア・スクリーニングで ＮＧ を検出した時は本領域は００００（Ｈ） である。
エラーセルの場合は上記処理は行われず、スルーとなる。（ 元々エンキャプセレーション処理も受けていない）
１０．１０ ＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ）→ＳＭＵＸ（ＨＭＸ１２Ａ）
図４１８に、ＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ） からＳＭＵＸ（ＨＭＸ１２Ａ）へ入力するセルのフォーマットを示す。（ルートは、図２０９の ＳＭＬＰ → ＳＭＵＸ ）
ここでは、ＳＭＬＰ（ｄ） がＳＭＬＰ（ｃ） から受けた内容をスルーするのが殆どである。（ＳＳＴ， 入ＭＩＤ， ＲＶＰＩ， ＩＳＴについては、１０．８章の説明と同じである）
ＳＮＩ−ＩＤ（１） ・（２） やＸ， ＢＣ の領域が同図にしめす図示の様に特定パターンに設定されている。
ＲＶＣＩ″は、着ＭＨ ＩＤ である。（ＳＭＬＰ（ｄ）入力時点（ＲＶＣＩ’） においてはコピーを要するセルでは００（Ｈ） であったが、ＳＭＬＰ（ｄ） 内でコピー後、各セル毎に着ＭＨ ＩＤ を付与する） 尚、ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験セルの場合は、ＲＶＣＩ″はＦＦ（Ｈ） である。（ＳＭＬＰ（ｄ） がＳＭＬＰ（ｃ） より受けたものがスルーする）
出ＭＩＤ は、着ＭＨ ＩＤ 毎に一意なものが付与される。エラーセルの時は付与しない。尚、出ＭＩＤ のためのフィールドは１０ビット確保してあるが、実際には発ＭＥＳＨ当たり２５６種までのサポートである。そして、着ＭＨ側において、発ＭＥＳＨの識別が可能な様に、各発ＭＨを構成する最大４つの発ＭＥＳＨでは使用ＭＩＤ 領域を区別している。以下に示す。
発ＭＥＳＨ ０（ＡＳＳＷ に直結される発ＭＥＳＨ） ：使用ＭＩＤ ０００ − ＦＦ（Ｈ）
発ＭＥＳＨ １（０の次にＡＳＳＷに近い発ＭＥＳＨ） ：使用ＭＩＤ １００ −１ＦＦ（Ｈ）
発ＭＥＳＨ ２（１の次にＡＳＳＷに近い発ＭＥＳＨ） ：使用ＭＩＤ ２００ −２ＦＦ（Ｈ）
発ＭＥＳＨ ３（２の次にＡＳＳＷに近い発ＭＥＳＨ） ：使用ＭＩＤ ３００ −３ＦＦ（Ｈ）
ＳＭＬＰ（ｃ） におけるエンキャプセレーション処理で生成されるＩ−ＢＯＭ のＳＮは、元のＳ−ＢＯＭ または Ｓ−ＳＳＭのそれのコピーである。
ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験セルは、ＳＭＬＰ（ｄ） では特に意識せず、通常のユーザセルと同等の処理を受ける。
同図に示す００００＋ＲＶＰＩがＶＰＩ に相当する。ＲＶＰＩは、ＭＳＬＰ（ａ） が、ＳＤＭＵＸ または ＬＰ−ＣＯＭ より受けたＶＰＩ １２ ｂｉｔの下位８ ｂｉｔ であるから、結局ＳＭＬＰ（ｄ） よりＳＭＵＸに渡すセルのＶＰＩ は０３Ｆ（Ｈ）となる。
一方、同図に示す００００＋００１１＋ＲＶＣＩ″がＶＣＩ に相当する。ＲＶＣＩ″は上述の様に着ＭＨ ＩＤ であり、１０．８章にも示した様に、着ＭＨ ＩＤ としてはＳＢＭＨが００−ＩＦ 、 ＧＷＭＨ が４０−５Ｆ であるので、結局ＳＭＬＰ（ｄ） よりＳＭＵＸに渡すセルのＶＣＩ は以下となる。
ＶＣＩ ：０３ｘｙ（Ｈ） ｘｙは着ＭＨ ＩＤ を示す。（ ＳＢＭＨ ナンバーが０のとき、ｘｙ＝００、・・・・ ＳＢＭＨ ナンバーが３１のとき、 ｘｙ ＝１Ｆ、 ＧＷＭＨ ナンバーが０のとき、 ｘｙ ＝４０、・・・ ＧＷＭＨ ナンバーが３１のとき、 ｘｙ ＝５Ｆ）
ＳＮＩ ＝ＳＢＭＥＳＨ間ＰＶＣ 試験セルについては、 ＳＭＵＸ においてこれを廃棄し、ＡＳＳＷに出力しない。
１０．１１ ＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ）→ＬＰ−ＣＯＭ（ＨＬＰ０２Ａ， ＨＬＭＯ１Ａ）
図４１９に、 ＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ）からＬＰ−ＣＯＭ（ＨＬＰ０２Ａ， ＨＬＭＯ１Ａ）へ入力するセルのフォーマットを示す。
ここでは、ＳＭＬＰ（ｄ） がＭＳＬＰ（ｃ） より受けたものをスルーするのが殆どである。すなわち、 ＳＳＴ， 入ＭＩＤ ， ＲＶＰＩ， ＲＶＣＩ″，ＳＮ， 出ＭＩＤ については、１０．１０章と同じである。
１０．１０章との差異を以下に示す。
ＣＰは、ｏｒｉｇｉｎａｌ：０ 、ｃｏｐｙｅｄ ：１ である。
エラーであった場合でも、ＨＭＨ０６Ａは制御を行う。また、ＨＬＭＯ１Ａは、Ｌ３， Ｌ２， エラー， ＧＡ， についてｏｒｉｇｉｎａｌの場合のみカウントを行う。
ＨＬＰ０２Ａにとっては、ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験セルのみ必要であるが、通常のユーザセルも送出される。また、前述したが、ユーザセルの場合、ＲＶＣＩ″は着ＭＨ ＩＤ（００−ＩＦ， ４０−５Ｆ） であり、前記試験セルの場合はＲＶＣＩ″はＦＦなので、これで識別する。
ＨＬＭ０１Ａは、プロトコル・パフォーマンス・モニタのためのエラーカウントや、ネットワーク・ＮＷデータコレクションのためのＰＤＵ カウントを行っている。これらは、発ＳＮＩ 対応のカウントとなるが、前述の様にＳＮＩ−ＩＤより発ＳＮＩ Ｎｏ． が判るので、これを手掛かりとしてカウントを行う。
また、エラーログのためには、発ＳＮＩ ナンバーだけでなく、該発ＳＮＩ よりの個々のセルの識別も必要である。このため、入ＭＩＤ は、発ＳＮＩ より送られてきたＰＤＵ のＭＩＤ を用いて解析する。
尚、ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験セルの場合は、そのＲＶＣＩ″がＦＦであることは上述の通りである。また、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験セルの場合は、前述の様にＳＮＩ−ＩＤ（１） のＭＳＢ が１である。
１０．１２ ＳＭＵＸ（ＨＭＸ１２Ａ） →ＡＳＳＷ
図４２０に、ＳＭＵＸからＡＳＳＷへ出力されるセルのフォーマットを示す。（ルートは、図２０９参照）
ＳＭＵＸからＡＳＳＷへ出力されるセルとしては、以下の２種類がある。
▲１▼ ＴＣＧ へのテストセル
▲２▼ 通常のユーザセル
通常のユーザセルは、ＳＭＬＰ（ｄ） からＳＭＵＸへ入力し、ＳＭＵＸ内のＶＣＣ にて各種付与・変換が行われ、同図に示すフォーマットとなる。各パラメータの値は、ＳＢＭＥＳＨとしては関知しないので、ここでは特に規定していない。尚、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験セルも通常のユーザセルと同等である。
ＴＣＧ へのテストセルは、ＲＤＭＵＸ よりＳＭＵＸへ入力し、やはりＳＭＵＸ内のＶＣＣ にて各種付与・変換が行われ同図のフォーマットとなる。
１０．１３ ＡＳＳＷ →ＲＤＭＵＸ（ＨＭＸ１０Ａ）
図４２１に、ＡＳＳＷからＲＤＭＵＸ へ入力するセルのフォーマットを示す。（ルートは、図２０９参照）
ＡＳＳＷからＲＤＭＵＸ へ入力するセルとしては、以下の２種類がある。
▲１▼ ＴＣＧ よりのテストセル
▲２▼ 通常のユーザセル
上記２種のいずれであっても、ＴＡＧＡ部、ＴＡＧＢ部にて対応するＳＢＭＨが接続される６２２Ｍハイウェイを指定する。また、ＴＡＧＣ部は、種別によって異なり、他パラメータと共に以下に示す。
▲１▼ ＴＣＧ よりのテストセル
・ Ｏ ：１ （「Ｏ（オー）ビット」）
・ ＵＬ ：０
・ ＣＯＭ ：０
・ ＳＩＧ ：０
・ ＶＰＩ ：０００（Ｈ）
・ ＶＣＩ ：０３ＦＡ（Ｈ） ｏｒ ０３ＦＢ（Ｈ）
・ ＴＡＧＣ ：対応するＳＢＭＥＳＨに応じて決定する（ＡＳＳＷ より近い順に０，１，２，３）
▲２▼ 通常のユーザセル
・ Ｏ ：０
・ ＵＬ ：０
・ ＣＯＭ ：０
・ ＳＩＧ ：０
・ ＶＰＩ ：０３Ｆ（Ｈ）
・ ＶＣＩ ：０３ｘｙ（Ｈ） ｘｙは発ＭＨ ＩＤ を示す（ＳＢＭＨ ：００−１Ｆ， ＧＷＭＦ ：４０−５Ｆ）
・ ＴＡＧＣ ：ａｌｌ ０
尚、ＭＥＳＨ ＭＨ 間ＰＶＣ 試験セルも通常のユーザセルと同等である。
１０．１４ ＲＤＭＵＸ（ＨＭＸ１０Ａ）→ＲＭＬＰ（ａ）（ＨＭＨ００Ａ）
図４２２に、 ＲＤＭＵＸ（ＨＭＸ１０Ａ）からＲＭＬＰ（ａ）（ＨＭＨ００Ａ） へ入力するセルのフォーマットを示す。（ルートは、図２０９参照）
ＲＤＭＵＸ は、ＡＳＳＷとのインタフェース用に設けられているだけであり、ＡＳＳＷからＲＤＭＵＸ が受けた内容を書き換えることなく、ＲＭＬＰ（ａ） へ送る。
ＴＣＧ からのテストセルも、ＲＭＬＰ（ａ） に入力するが、廃棄され、処理対象外となる。一方、０ ｂｉｔ が０である通常のユーザセル（ＭＥＳＨ−ＭＨ間ＰＶＣ 試験セルを含む）は、ＲＭＬＰ（ａ） の処理対象セルであり、そのＶＰＩ，ＶＣＩ を下に示す。
・ ＶＰＩ ：０３Ｆ（Ｈ）
・ ＶＣＩ ：０３ｘｙ（Ｈ） ｘｙ は発ＭＨ ＩＤ を示す（ＳＢＭＨ ：００−１Ｆ， ＧＷＭＦ：４０−５Ｆ）
ＶＣＩ にて発ＭＨが特定可能である。また、ＳＴ， ＳＮ， ＭＩＤ は発ＭＨにて付与されたものがそのまま入力する。
１０．１５ ＲＭＬＰ（ａ）（ＨＭＨ００Ａ）→ＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ）
図４２３に、 ＲＭＬＰ（ａ）（ＨＭＨ００Ａ）からＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ） へ入力するセルのフォーマットを示す。（ルートは、図２８２参照）
ここでは、ＲＭＬＰ（ａ） がＲＤＭＵＸ より受けた内容をほとんど書き換えることなくスルーする。ＲＭＬＰ（ａ） で書き換える内容は、ＩＳＴ，ＤＭ， ＲＤＡ である。
ＩＳＴ はＳＴのコピーである。
ＲＭＬＰ（ａ） では、入力ＰＤＵ のＤＡを参照し、自ＭＥＳＨに取り込むべきものかどうかを判定している。本判定は、Ｉ−ＢＯＭ （Ｉ−ＳＳＭ も）の中のＤＡで行う。そして、その結果がＤＭ， ＲＤＡ に反映される。以下に示す。
・自ＭＥＳＨに取り込むべきＩＢＯＭ， ＩＳＳＭの場合
ＤＭ＝１
ＲＤＡ ：自ＭＥＳＨ内部に使用するためのもの（自ＭＥＳＨ内ＤＡ ＩＤ イメージ）
・自ＭＥＳＨに取り込まないＩＢＯＭ， ＩＳＳＭの場合
ＤＭ＝０
ＲＤＡ ：ｄｏｎ’ｔ ｃａｒｅ
以上はＩＢＯＭ， ＩＳＳＭに対してのものである。ＩＣＯＭ，ＩＥＯＭではＤＭ，ＲＤＡ 共に（取り込む、取り込まないに関わらず）「ｄｏｎ’ｔ ｃａｒｅ」である。
ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験用のセルには、特定試験ＤＡを用いたものと、割付け済ＤＡを用いたものとの２種がある。前者の試験セルのＩＢＯＭのＲＤＡ は、ここではＩＦＦ（Ｈ）となる。
１０．１６ ＬＰ−ＣＯＭ（ＨＬＰ０２Ａ） →ＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ）
図４２４に、ＬＰ−ＣＯＭ（ＨＬＰ０２Ａ）からＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ） へ入力するセルのフォーマット示す。（ルートは、図２０９参照）
ＬＰ−ＣＯＭからＲＭＬＰ（ｂ） へ入力するのは試験セルであり、以下の２種類がある。
▲１▼ ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験
▲２▼ 診断
▲１▼はマスタ時、▲２▼はＯＵＳ 時（アウト・オブ・サービス状態）にそれぞれ行われる。
ＶＰＩ， ＶＣＩについて以下に示す。
▲１▼ ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験時
・ ＶＰＩ ：０３Ｆ（Ｈ）
・ ＶＣＩ ：０３ＦＦ（Ｈ）
▲２▼ 診断時
・ ＶＰＩ ：０３Ｆ（Ｈ）
・ ＶＣＩ ：０３ｘｙ（Ｈ） ｘｙは、ＭＨ ＩＤ を示す。（ＳＢＭＨ ：００−１Ｆ， ＧＷＭＨ ：４０−５Ｆ）
▲１▼の場合は特定ＶＣＩ とし、ＲＭＬＰ（ｂ） 内で識別する。具体的には、ＶＣＩ を０３ＦＦ（Ｈ） ＝００００ ００１１ １１１１ １１１１（Ｂ） ト設定し、下線部が１であることで認識している。
▲２▼の時は、そのセルが、あたかもある発 ＭＨ から発信された通常のユーザセルであるようにみせかける。
１０．１７ ＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ）→ＲＭＬＰ（ｃ）（ＨＭＨ０４Ａ）
図４２５に、 ＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ）からＲＭＬＰ（ｃ）（ＨＭＨ０４Ａ） へ入力するセルのフォーマットを示す。（ルートは、図２８２参照）
ＲＭＬＰ（ｂ） においては、同図に示すように、セルのヘッダ部に対して、以下に示す各種の加工が行われる。
ＩＳＴ， ＤＭ， ＳＮ は、ＲＭＬＰ（ｂ） が受けたものをスルーしている。
ＰＬは、Ｌ２ ＰＤＵ内有効データ長を示すペイロードレングスフィールド（６ ｂｉｔ） の上位４ビットの内容である。ＲＤＡ は、１０ ｂｉｔの中の下位９ ｂｉｔ が有効であり、これがＲＤＡ’である。
発ＭＨ ＩＤ（１）・（２） を用いて、発ＭＨ ＩＤ を示す。１０．１６章で示したＶＣＩ の下位８ ｂｉｔ が、通常の場合はこれを示している。本８ ｂｉｔ の上位４ ｂｉｔ が発ＭＨ ＩＤ（１）であり、下位４ ｂｉｔ が発Ｈ ＩＤ（２） である。
ＢＲＬＣ フィールドには、ＲＭＬＰ（ｂ） で求められた、本セルが向かうべきＢＲＬＣナンバー（正確には、アンビリカル・リンク・ナンバー）が付与されている。
ＲＶＣＩには、同様に、本セルの着ＳＮＩ ＩＤが付与されている。尚、ＭＥＳＨ−ＭＨ 間 ＰＶＣ試験（特定ＤＡを使用したもの）のセルの場合は、ＲＶＣＩはＦＦ（Ｈ） となる。
ＳＳＴ は、エンキャプセレーションをはずした場合（ＳＩＰに戻した場合） のＳＴが付与されている。
ＲＭＬＰ（ｂ） では、受信したＶＣＩ（発ＭＨ ＩＤ に対応している） とＭＩＤ（発ＭＨ内でユニーク） よりＲＭＩＤ（ 自ＲＭＬＰ内でユニーク） を作成し、付与する。尚、ＲＭＩＤを付与できない場合（ＥＦＭＮ ｏｒ ＥＦＭＤ がｏｎ）は、ＲＭＩＤは「ｄｏｎ’ｔ ｃａｒｅ」であり、ＲＶＣＩをＥＯ（Ｈ）とする。
１０．１８ ＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ）→ＲＭＬＰ（ｃ）（ＨＭＨ０４Ａ） ：ＭＲＩ タイムアウト・ダミーセル
図４２６に、 ＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ）からＲＭＬＰ（ｃ）（ＨＭＨ０４Ａ） で転送されるタイムアウト・ダミーセルのフォーマットを示す。（ルートは、図２８２参照）
ＲＭＬＰ（ｂ） 内では、ＭＲＩ タイムアウトチェックを行っている。そして、そのチェックにおいてＮＧ検出時には、ＮＧ通知等の目的でダミーセルを送出する。
ＲＶＣＩには、着ＳＮＩ ＩＤが入っている。（ 上位５ ｂｉｔ は ａｌｌ ０） また、ＲＭＩＤは、１０．１７章と同様である。
同図において、空白部、及びヘッダ部に続く領域の内容は「ｄｏｎ’ｔ ｃａｒｅ」である。
１０．１９ ＲＭＬＰ（ｃ）（ＨＭＨ０４Ａ）→ＲＭＬＰ（ｄ）（ＨＭＨ０２Ａ）
図４２７に、 ＲＭＬＰ（ｃ）（ＨＭＨ０４Ａ）からＲＭＬＰ（ｄ）（ＨＭＨ０２Ａ） へ入力するセルのフォーマットを示す。（ルートは、図２８２参照）
同図に示す各パラメータは、ＲＬＭＰ（ｃ） においてスルーされる。したがって、ＲＭＬＰ（ｂ） から出力された内容がそのままＲＭＬＰ（ｄ） に受け継がれる。（上記のＭＲＩ タイムアウト・ダミーセルもスルーである）
１０．２０ ＲＭＬＰ（ｄ）（ＨＭＨ０２Ａ）→ＬＰ−ＣＯＭ（ＨＬＰ０２Ａ， ＨＬＭ００Ａ）
図４２８に、 ＲＭＬＰ（ｄ）（ＨＭＨ０２Ａ）からＬＰ−ＣＯＭ（ＨＬＰ０２Ａ， ＨＬＭ００Ａ）へ入力するセルのフォーマットを示す。
ＨＬＰ０２Ａは、診断、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験（割付け済ＤＡ使用時）の試験セルを要している。エラーセルはＲＭＬＰ（ｄ） からは出力されない。
出ＭＩＤ は、着ＳＮＩ に対して一意の値となる様に付与される。出ＭＩＤ のための領域は１０ビットであるが、使用されるのは下位５ビットであり、上位５ビットはａｌｌ ０ である。（Ｓ−ＳＳＭとなるものに対しては、下位５ビットも ａｌｌ ０を付与する）そして、この下位５ビットが出ＭＩＤ ’である。
本部はまだエンキャプセレーションされたままである。
ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験の特定ＤＡを使用した場合は、ＲＤＡ（ＲＭＬＰ（ｄ） 入力ではＲＤＡ’）がＩＦＦ（Ｈ）である。この場合ＲＶＣＩはＦＦ（Ｈ） である。そして、これがＲＭＬＰ（ｄ） 内で判定され、該セルは出力させない。
ＨＬＰ０２Ａは、診断、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験（割付け済ＤＡ使用時）の試験セルを受信する必要がある。診断時は、ＡＳＳＷからＲＭＬＰ部に入力するユーザセルを遮断するので、それなりに試験可能である。（ＲＶＣＩを見て取り込む）また、ＭＥＳＨ−ＭＨ 間 ＰＶＣ試験（割付け済ＤＡ使用時）の場合もＲＶＣＩを見て取り込むが、これは着ＳＮＩ ＩＤである。
ＨＬＭ００Ａは、課金用にセルを受信する必要がある。課金データには着ＳＮＩ ナンバーが含まれるが、これはＲＶＣＩで判定する。
診断時には流入セルに対する課金動作を行うが、診断時はＭＥＳＨとしてＯＵＳ であり問題はない。また、ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験用セルでも課金動作を行うが、この時はＳＮＩ は閉塞されているので、課金データは無視される。
ＭＥＳＨ−ＭＨ間ＰＶＣ 試験（割付け済ＤＡ使用時）セルでも課金動作を行うが、特定ＳＡがついているので、これを手掛かりに課金データを無視する。
１０．２１ ＲＭＬＰ（ｄ）（ＨＭＨ０２Ａ）→ＬＰ−ＣＯＭ（ＨＬＰ０２Ａ， ＨＬＭ０１Ａ）
図４２９に、 ＲＭＬＰ（ｄ）（ＨＭＨ０２Ａ）からＬＰ−ＣＯＭ（ＨＬＰ０２Ａ， ＨＬＭ０１Ａ）へ入力するセルのフォーマットを示す。
ＨＬＰ０２Ａは、診断用の試験セル、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験（ 特定ＤＡ使用時） の試験セルを要しており、ＨＬＭＯ１Ａは、ＰＭ／ＴＭ 用セルを要している。この部分のインタフェースには、エラーセルも含む全セル（ エンキャプセレーションのまま） が出力される。
同図に示す部分は、ＲＭＬＰ（ｄ） 入力と同じである。
ＨＬＰ０２Ａは、診断、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験（ 特定ＤＡ使用時） の試験セルを受信する必要がある。診断時は、ＡＳＳＷよりＲＭＬＰ部に入力するユーザセルを遮断することによって、試験を行う。（ＲＶＣＩ を見て、試験セルを取り込む）
前述したように、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験の特定ＤＡを使用した場合は、ＲＤＡ（ＲＭＬＰ（ｄ） 入力ではＲＤＡ’） が１ＦＦ（Ｈ）である。この場合、ＲＶＣＩはＦＦ（Ｈ） である。
ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験（ 割付け済ＤＡ使用時） の時もセルが流入するが、ＨＬＰ０２Ａが本セルを受信するモードでは動作していない。また、ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験用セルでもセルが流入するが、同様に、ＨＬＰ０２Ａが本セルを受信するモードでは動作していない。
ＨＬＭＯ１Ａは、ＰＭ／ＴＭ 用にセルを受信する必要がある。ＰＭでは、発ＭＨを、ＴＭでは着ＳＮＩ を単位とするが、それぞれ発ＭＨ ＩＤ（１）・（２） 、ＲＭＣＩを手掛かりとする。
診断時には流入セルに対する各種動作を行うが、診断時はＭＥＳＨとしてＯＵＳ であり問題はない。
ＲＭＬＰ（ｂ） 入力のＶＣＩ の下位８ ｂｉｔ が発ＭＨ ＩＤ（１）・（２） にコピーされている。ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験用セルでＰＭ／ＴＭ 動作を行わないために、該試験セルの発ＭＨ ＩＤ（１）のＭＳＢ を１とする。
ＭＥＳＨ−ＭＨ 間 ＰＶＣ試験（ 特定ＤＡ使用時） の時はＲＶＣＩがＦＦ（Ｈ） である。ＰＭ／ＴＭ 動作はこれを手掛かりにマスクする。
１０．２２ ＲＭＬＰ（ｄ）（ＨＭＨ０２） →ＲＭＵＸ（ＨＭＸ１２Ａ）
図４３０に、 ＲＭＬＰ（ｄ）（ＨＭＨ０２） からＲＭＵＸ（ＨＭＸ１２Ａ）へ入力するセルのフォーマットを示す。（ルートは、図２０９参照）
ここでのインタフェースでは、エンキャプセレーションは外されている。またエラーセルも出力されない。
ここでのセルは、１０．２０章とほぼ同様であるが、発ＭＨ ＩＤ（１）・（２） およびＢＲＬＣの領域が図示の様に特定パラメータとなっている。
００００ ００１１ １１１１の領域がＶＰＩ に相当する。すなわち０３Ｆ（Ｈ）である。また、００００ ００１１ ＲＶＣＩが ＶＣＩに相当する。
ＲＶＣＩは、着ＳＮＩ ＩＤである。すなわち、０３００−０３１Ｆ の範囲の値となる。
ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験セルは、このインタフェース部では、送出しない。具体的には、ＲＶＣＩのＭＳＢ が１であることで検出して、該試験セルであることを認識している。割付け済ＤＡの場合はＲＭＵＸへ送出され、そのセルはＡＳＳＷにも出力されてしまうが、本試験時はＳＮＩ を閉塞する。
１０．２３ ＲＭＵＸ（ＨＭＸ１２Ａ） →ＡＳＳＷ
図４３１に ＲＭＵＸ（ＨＭＸ１２Ａ） からＡＳＳＷへ出力されるセルのフォーマットを示す。（ルートは、図２０９参照）
ＲＭＵＸからＡＳＳＷへ出力するセルには、以下の３種類がある。
▲１▼ ＴＣＢ へのテストセル
▲２▼ ＢＳＧＣへのシグナリング用セル
▲３▼ 通常のユーザセル
通常のユーザセルは、ＲＭＬＰ（ｄ） からＲＭＵＸへ入力し、ＲＭＵＸ内のＶＣＣ にて各種付与・変換が行われ図４３１に示すフォーマットとなる。各パラメータの値はＳＢＭＥＳＨとしては関知しないことなので、ここでは特に規定しない。（ＳＮＩ−ＳＢＭＥＳＨ 間ＰＶＣ試験セルも同等）
ＴＣＧ へのテストセルは、ＳＤＭＵＸ からＲＭＵＸへ入力し、やはりＲＭＵＸ内のＶＣＣ にて各種付与・変換が行われ同図のフォーマットとなる。各パラメータの値は、やはりＳＢＭＥＳＨとしては関知しないことなので規定していない。
ＢＳＧＣへのシグナリング用セルについてもＳＢＭＥＳＨとしては特に関知しないので規定はしない。
１０．２４ エラーフラグ（ ＳＭＬＰ 側）
図４３２に、 ＳＭＬＰ 側におけるエラーフラグを示す。
１０．２５ エラーフラグ（ ＲＭＬＰ 側）
図４３３に、 ＲＭＬＰ 側におけるエラーフラグを示す。
１１．ソフトウエアインタフェース
１１．１ 初期設定
ＳＢＭＥＳＨ に関してソフトウェアが行う初期設定には、以下の２つがある。
▲１▼ ＭＨ−ＣＯＭ部の初期設定
▲２▼ ＬＰ部の初期設定
▲１▼はＬＡＰ 経由で、▲２▼はＩＮＦ 経由でそれぞれ行う。そして、 ＳＢＭＥＳＨ 全体として初期設定する場合は、▲１▼， ▲２▼の順に行う。
以下に各々の場合について説明する。
１１．１．１ ＭＨ−ＣＯＭ 部の初期設定
（１） ＭＨ−ＣＯＭの初期設定手順
図４３４に、ＭＨ−ＣＯＭの初期設定を説明するフローを示す。
ＭＨ−ＣＯＭ部の初期設定は、以下の手順で行う。
▲１▼ ＡＣＴ／ＳＢＹ 同時に局内ＬＡＰ を確立する。
▲２▼ ＡＣＴ／ＳＢＹ それぞれに自系リセット要求（ ＲＯＷ０：Ｄ６ ）を発行する。同時にリセット時タイマ（タイムアウト時間：１分）をスタートする。
▲３▼ ＭＨ−ＣＯＭ部は、リセット状態となり、局内ＬＡＰ は切断されるため、ＢＣＰＲは局内通信リンク断を検出する。但し、リセット時タイマがタイムアウトしない期間は、ＢＣＰＲは局内通信リンク確立要求を送出し続ける（ＢＳＧＣ からは、ＳＡＢＭが送出され続ける）
▲４▼ ＭＨ−ＣＯＭは、自身のリセットが完了した後に受信したＳＡＢＭに対してＵＡを返送する。これにより局内通信リンクが再び確立する。
▲５▼ ＢＣＰＲは、ＣＯＭ−ＥＭＳＣＮ 読出要求コマンド（ＣＯＭ−ＥＭＳＣＮ−ＲＤ−ＲＱ） を発行する。これに対するレスポンスが、ＭＨ−ＣＯＭより返送される（ＣＯＭ−ＥＭＳＣＮ−ＤＡＴ−ＲＰ）。この時点では、Ｅ−ＭＳＣＮは全てマスクとなっているので、ＢＣＰＲの受信するＥＭＳＣＮ ビットは、ａｌｌ ＯＫである。
▲６▼ ＢＣＰＲはＣＯＭ−Ｅ−ＭＳＤ によりマスクパターンの設定を行う（ＲＯＷ １８０〜１９５）。
▲７▼ ＢＣＰＲは，必要に応じて、ＣＯＭ−Ｅ−ＭＳＤ により閾値の設定を行う（ＲＯＷ ３６ 〜５１） 。
▲８▼ リセットが完了する前にリセット時タイマがタイムアウトした場合は、再設定は行わず障害とする。
（２） 局内通信
図４３５を参照しながら、局内通信について説明する。また、図４３６に局内通信用セルのＶＰＩ／ＶＣＩ 値の例を示す。
局内通信には簡易ＬＡＰ 手順を用いる。ＭＨ−ＣＯＭに関するＥ−ＭＳＤ／Ｅ−ＭＳＣＮ、装置制御は、全てこの簡易ＬＡＰ 手順によって処理される。ＬＰ， ＬＰ−ＣＯＭの制御は一切行わない。
ＢＳＧＣ−ＭＨ−ＣＯＭ 間には、論理的には１本の通信リンクが設定される。但し、ＭＨ−ＣＯＭは二重化されているので、両系がそれぞれ１本づつの通信リンクを持つ。
同図に示すように、ＢＳＧＣ→ＭＨ−ＣＯＭ， ＭＨ−ＣＯＭ→ＢＳＧＣともに、片系のハイウェイに両系の局内通信用セル（簡易ＬＡＰ をＡＴＭ セル化したもの）が流れている。
ＢＳＧＣ→ＭＨ−ＣＯＭのセルは、両系でＶＣＩ 値が異なっている。この値は系によって固定の値となっている。ＭＨ−ＣＯＭは、ＶＣＩ 値により自系用局内通信セルのみを取り込み、他系用セルは廃棄される。
ＭＨ−ＣＯＭ→ＢＳＧＣのセルは両系で同一のＶＣＩ 値をもつが、ＡＴＭ ヘッダ内のＣＯＭ ｂｉｔが系により異なっている（あるハイウェイに対して、その系用の局内通信セルであればＣＯＭ ＝１、他系用セルであればＣＯＭ ＝０）。ＢＳＧＣは、ＣＯＭ ｂｉｔ により自分が終端すべきセルのみを終端し、他系用セルは廃棄される。
ＢＳＧＣは、ＡＳＳＷのサイド０，１ 両方に収容可能である。ＳＢＭＥＳＨは、ＡＳＳＷのサイド０，１ 両方に接続されているが、局内通信リンクが設定されるのは、サイド０ のＢＳＧＣに対してのみである。図４３７にその様子を示す。
ＳＢＭＥＳＨは、１本の６２２Ｍｂｐｓ ハイウェイに最高４台までカスケード接続（いもづる接続）される。１ハイウェイに対して複数のＳＢＭＥＳＨが接続される場合、局内通信リンクはＳＢＭＥＳＨ毎に設定される。この時、ＢＳＧＣ→ＭＨ−ＣＯＭの局内通信用セルのＶＰＩ／ＶＣＩ 値は全て同じであるが、ＴＡＧＣ値が装置毎に異なる。
ＭＨ−ＣＯＭは、自分が収容されているＳＢＭＥＳＨのシェルフ・ナンバーにより自分の取り込むべきセルのＴＡＧＣ値（タグ Ｃ）を得て、該当するセルのみを取り込む。
以上のように、ＭＨ−ＣＯＭは、ＴＡＧＣ値によりカスケード接続時の動作を決定する。ＡＴＭ 制御内のＵＬは使用しない（“０”固定とする）
ＳＢＭＥＳＨのシェルフ・ナンバーは、ＳＢＭＥＳＨ１台の単独構成の場合をｓｈｅｌｆ Ｎｏ． ＝０とし、以下、ＳＢＭＥＳＨを１台拡張する毎に＋１ した値を割り当てる。シェルフ・ナンバーとそのシェルフに関するＢＳＧＣ→ＭＨ−ＣＯＭ局内通信用セルのＴＡＧＣ値は、図４３８に示すように、一致する。
（３） 専用線の設定
ＳＮＩ →ＭＥＳＨ間、ＭＥＳＨ→ＭＨ間、ＭＥＳＨ→ＳＮＩ 間は全て専用線（ＰＶＣ ）で接続する。専用線の設定は初期設定終了直後に行う。専用線のＶＰＩ， ＶＣＩについては２章に示してあるので、以下にタグ部について示す。
・ ＳＮＩ →ＭＥＳＨ間
この部分は、タグにより該ＳＮＩ を収容するＳＢＭＥＳＨを「狙い撃ち」にする。（ＴＡＧＡ， ＴＡＧＢにて、所定のＳＢＭＥＳＨが接続されている６００Ｍハイウェイを指定しているものとする。）
図４３９に、ＳＢＭＥＳＨを指定するＭＥＳＨ入力セルのタグ部を示す。ＢＲＬＣ内のＳＮＩ からは、所定のタグを用いてホストまで導き、ホスト内でＭＥＳＨに導く時に上記タグを付与する。
・ ＭＥＳＨ→ＭＨ間
この部分は、ＳＢＭＥＳＨ（０〜３）の「狙い撃ち」ではなく、ＳＢＭＨの「狙い撃ち」である。すなわち、ＴＡＧＡ， ＴＡＧＢにて対応するＳＢＭＨの６００Ｍハイウェイを指定する。図４４０に、特定のＳＢＭＨを指定するセルのタグ部を示す。
・ ＭＥＳＨ→ＳＮＩ 間
この部分は、タグによりＳＮＩ を「狙い撃ち」にする。詳細は省略する。
上記以外にタグを使用した定期試験用パスのためのＶＣＣ 設定も必要となる。この試験に用いる試験セル用パスのＶＣＣ 設定については試験開始・終了時に、その都度設定・開放が行われる。
１１．１．２ ＬＰ部の初期設定
ＬＰ部は、オンライン動作起動を受けて各種処理を開始する。これに対し、加入者データ等がＬＰ部に送られるのはその後である。従って、この間に各種エラー（ハード的なものではなく、プロトコルパフォーマンスモニタ等に関するもの）が生ずる可能性がある。これを防ぐために、ソフト的な処理を行う。以下、該処理について、図４４１を参照しながら説明する。
同図に示す統計時刻情報登録▲１▼は、ＬＰ部からのオンライン動作応答ステータスに対して送られるものであり、同▲２▼は、１５分毎に送られるものである。なお、▲２▼以降は図示していないが１５分毎に送られる。また、▲１▼と▲２▼の間は０分以上、１５分未満で可変である。
上述の様に、オンライン動作起動から加入者データ、各種局データの登録が完了するまでの期間（同図の期間３においては、正常なセルがＳＢＭＥＳＨに対し入力しているにも関わらず、加入者データ、局データが設定されていないために、プロトコル・パフォーマンス・モニタやネットワーク・データコレクションに関するエラーが生ずる可能性があり、エラーカウントが行われ、それがＴＣＡ を発生する可能性がある。エラーの種類によってはそのエラー・ログがファームウェアからソフトに対して送出される可能性もある。したがって、ソフトは、期間３でのエラー・ログを無視し、期間５のエラー・ログを正しい記録として処理する。
また、期間３におけるエラーカウントは信用出来ないので、統計時刻情報登録▲２▼（ 正確には収集面切り換え） までの間（同図の期間４）における各種カウント値、ＴＣＡ も無視すること。
・ 加入者データ登録について
加入者データ登録コマンドは、ＳＮＩ を単位としており、あるＳＢＭＥＳＨに対してはそれが収容しているＳＮＩ 数分（ｍａｘ． ３２回） 送られる。
ファームウェアは、デフォルトとして全ＳＮＩ 閉塞とする。そして、本コマンドを送ってきた加入者に対しては、自ＳＢＭＨに収容されている加入者であるものとして、閉塞を解除する。これは、処理要求が「追加・変更」を示している時の処理であり、運用中に処理要求が「削除」である本コマンドを受信した場合は、対応ＳＮＩ を閉塞する。尚、１個で複数ＳＮＩ の閉塞・閉塞解除が指定可能なＳＮＩ 閉塞登録コマンド・ＳＮＩ 閉塞解除コマンドもある。これらのコマンドも受付け、それなりにＳＮＩ の閉塞・閉塞解除を行うのが、これらのコマンドは原則してＳＮＩ の削除・追加時には使用せず、運用中に何かの要因で一時的にＳＮＩ を閉塞する時、またはそれを解除する時に使用する。
また、本コマンドでは１ＳＮＩ 当たり、１６種の個別アドレス、４８種のグループアドレス、１２８種のスクリーニングアドレス、１６種のブロッキングキャリアを設定可能である。
ＧＡＩＤは、ＳＮＩ にまたがって（更に言えば、ＭＥＳＨ， ＭＨ にもまたがって同一ＳＳ内で）同一ＧＡであれば、同一ＧＡＩＤを付与する。
初期設定時には、上述の様に収容全ＳＮＩ 分の設定を行うが、運用中のＳＮＩ の追加・削除時には、対応するＳＮＩ に関するもののみを本コマンドにより設定する。また、運用中のあるＳＮＩ に対する各種パラメータ変更時も、対応するＮＳＩ に関するもののみを本コマンドにより設定する（該コマンドは、変更すべきパラメータは変更し、そうでないパラメータは書き換えることなく送出する）が、個別アドレス、グループアドレスの削除時に注意点があるので以下に示す。
一例として、個別アドレスとしてＡ，Ｂ，Ｃ，Ｄ を登録していた時にＣ を削除する場合の例を図４４２に示す。
通常なら、Ｃ に対応していた箇所にＤ を詰めるイメージとなるが、実際は、同図の様に削除するＣ の部分はａｌｌ ０ に入れて送出する。この制約は、個別アドレス、グループアドレスに対するものであり、スクリーニングアドレス、ブロッキングキャリアに関しては削除時は「詰める」。
上記制約は課金部に起因している。前例でＣ をａｌｌ ０ とせず、即座にＤ を詰めた場合は、課金部のハードの構成より、それ以降、次の課金データのソフトへの送出までの間、Ｃ に対する課金データとＤ に対するそれとの区別がつかなくなるためである。逆の見方をすれば、一旦Ｃ をａｌｌ ０ とし、Ｃ に対する課金データを吸い上げた後では、ａｌｌ ０ としていた部分に新たなアドレスを登録することは可能である。
運用中に加入者データ登録コマンドによりＳＮＩ の追加・削除・既存ＳＮＩ の個別アドレス等のパラメータ変更を行った場合も、初期設定時と同様にプロトコルパフォーマンスモニタ等に関するエラーが生ずる可能性があり、これによりＴＣＡ が発生したり、種別によってはログが上がることもある。このため、初期設定時のエラーはソフト的に無視する。
これに対し、上記の運用中の追加・削除等の場合は、ある意味ではエラーとなって当たり前であり、そう大量のエラーも発生しないであろうことより、これはそのままエラーと認識し、ＴＣＡ やログも容認するものとする。
・ 各種局データ登録について
局データの登録は、以下のコマンドを用いて行う。
（１） 局データ（個別）登録コマンド
（２） 局データ（グループ）登録コマンド
（３） 局データ（ＭＨ）登録コマンド
（４） 局データ（ＧＷＭＨ）登録コマンド
（５） 局データ（局内局番）登録コマンド
（６） 局データ（β）登録コマンド
（１） 局データ（ 個別） 登録コマンド
本コマンドの単位はＳＢＭＥＳＨであり、コマンド内のパラメータ（ＭＨＡＴ ＋ ＭＨＩＤ ＋ＭＥＳＨＩＤ） で特定されるＳＢＭＥＳＨがサポートしてる個別アドレスが通知される。よって、あるＳＢＭＥＳＨの初期設定時には、該ＳＢＭＥＳＨに対して該ＳＢＭＥＳＨも含めてＳＳ内の全てのＳＢＭＥＳＨに関する本コマンドを送出する。ＳＳ内に３２個のＭＨが有り、各ＭＨがそれぞれ４個のＳＢＭＥＳＨのイモヅル構成の時は、該ＳＢＭＥＳＨに対し１２８回のコマンド送出となり、システムとしての初期設定では全部で１２８^２ 回の送出となる。
あるＳＢＭＥＳＨに収容されるＳＮＩ の個別アドレスについて変更が生じた場合は、全ＳＢＭＥＳＨに対し本コマンドで変更を通知する。
複数のコマンドの中でパラメータ（ＭＨＡＴ ＋ＭＨＩＤ＋ＭＥＳＨＩＤ） 、加入者識別子が使用されるが、この様に複数のコマンドの中で共通して使用されるパラメータは、共通した認識で付与する。
アドレス識別子は、（ＭＨＡＴ ＋ＭＨＩＤ＋ＭＥＳＨＩＤ＋加入者識別子） で指定されるＳＮＩに割り付けた個別アドレスに対する識別子である。
加入者データ登録コマンドの中の個別アドレス指定部では、１６個の個別アドレスを指定可能であるが、該ＳＮＩ に対する該コマンドメッセージ内で最初に指定する個別アドレスの識別子を０とし、以下指定順に１，２，・・・，１５とする。
尚、本コマンドは，ＳＭＬＰの中のルーティングテーブルの設定に使用する。この場合、１つの方法として、ルーティングテーブルにおいて全ＤＡの解析を行う。ここで、システム構成によっては、コマンド送出回数を減らすことができる。たとえば、ルーティングテーブルが、４ ＳＢＭＨ× ４ ＳＢＭＥＳＨ ×３２ ＳＮＩ×４ ＩＡ分のサポートしか行わない場合を考える。
システムが３２ＳＢＭＨを収容し、各ＳＢＭＨが４ＳＢＭＥＳＨからなっていても、ＭＨＩＤが０〜３のものとしかテーブルに設定されないのであるから、あるＳＢＭＥＳＨには４ ＳＢＭＥ×４ ＳＢＭＥＳＨ＝１６回のコマンド送出だけでいいはずであり、システムトータルとしても１６×１２８ 回のコマンド送出で良い。各コマンドで定義する個別アドレス数も３２ ＳＮＩ×４ ＩＡ＝１２８ 個で良い。
また、例えばシステム内にＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ の６つのＳＢＭＨがあり、それらの中ではＡ，Ｂ，Ｃ，Ｄ のグループ内、Ｅ，Ｆ のグループ内でのトラフィックが多く、両グループ間でのそれは余り多くない場合があったとする。この場合、機械的に全ＭＨに対してＡ，Ｂ，Ｃ，Ｄ の４つのＳＢＭＨに関するＩＡを本コマンドで送ると、Ａ，Ｂ，Ｃ，Ｄ グループ内のものはＤＡの「狙い撃ち」が可能だが、Ｅ，Ｆ グループ内のものはそれが出来ずにブロードキャストになる。この様な時は、Ａ，Ｂ，Ｃ，Ｄ に対してはＡ，Ｂ，Ｃ，Ｄ，の４つのＳＢＭＨに関するＩＡを本コマンドで送り、Ｅ，Ｆ に関してはＥ，Ｆ の２つのＳＢＭＨに関するＩＡを本コマンドで送ると、Ｅ，Ｆ グループ内のものも「狙い撃ち」が可能となり、全体としてブロードキャストを減らすことができる。
（２） 局データ（グループ）登録コマンドについて
本コマンドは、ＧＡＩＤとグループアドレスの対応を通知する。ただし、ＳＢＭＥＳＨでは本を使用しないので、ＳＢＭＥＳＨには送出する必要はない。
（３） 局データ （ＭＨ） 登録コマンドについて
本コマンドは、あるＳＢＭＥＳＨに対し、該ＳＢＭＥＳＨと各（自分も含む）ＳＢＭＨ， ＧＷＭＨとの間（ＳＭＬＰ →ＲＭＬＰのイメージ） での帯域を与えるものである。（同時に、各ＳＢＭＨ， ＧＷＭＨの実装／未実装情報も与える）また、１ＳＢＭＥＳＨには１回の送出となる。
あるＳＢＭＥＳＨに送出する本コマンドと、別のＳＢＭＥＳＨに送出する本コマンドでは、各ＳＢＭＨ，ＧＷＭＨの実装／未実装情報の部分は同一になるが、帯域を与える部分は通常は異なる。
帯域に変更が生じた時は、関係ＳＢＭＥＳＨにのみ本コマンドで通知する。本コマンドでは変更部のみの通知は出来ないので、必然的に変更のない部分についても通知する。また、ＳＢＭＨ， ＧＷＭＨの増減設があった場合は、全ＳＢＭＥＳＨに本コマンドで通知する。
初期においては、ソフトはＭＥＳＨ−ＭＨ 間の帯域制御を行わず、全バスが１５５Ｍフル帯域となるが、その場合でもそれなりに本コマンドを送出する。本コマンドでは帯域のみならず、ＭＨの実装情報についてもＭＥＳＨへ通知するので、ファームウェアがデフォルトで動作することはできない。
（４） 局データ（ＧＷＭＨ） 登録コマンドについて
本コマンドは、ＧＷＭＨとそのＧＷＭＨ配下のＬＡＴＡ内局番（及びそのＬＡＴＡ内局番ＩＤ） の対応を通知するものであり、全ＳＢＭＥＳＨに対して同一の内容のコマンドが送出される。ここで、ＧＷＭＨ配下のＬＡＴＡ内局番とは、同一ＬＡＴＡ内ではあるが、別ＳＳに割り付けられている局番である。自ＳＳ内の局番は含まない。その様な局番は次項に示す局内局番として定義する。
本コマンドは、各ＳＢＭＥＳＨに対して１回の送出となる。また、変更が生じた場合は、全ＳＢＭＥＳＨに対して変更分を通知する。尚、本コマンドでもＳＭＬＰの中のルーティングテーブルの設定に使用する。１コマンドで、最大５１２種のＬＡＴＡ内局番を通知することが可能で、該５１２種とＧＷＭＨＩＤとの対応は自由であるコマンド・フォーマットとしている。ただし、ルーティングテーブルがサポートする局番の数が少ない場合には、コマンド長の削減を行うことも可能である。
（５） 局データ（局内局番）登録コマンドについて
本コマンドは、局内局番とその局内局番ＩＤの対応を通知するものであり、全ＳＢＭＥＳＨに対して同一内容のコマンドが送出される。
本コマンドは、各ＳＢＭＥＳＨにに対して１回の送出となる。また、変更が生じた場合は、全ＳＢＭＥＳＨに対して変更分を通知する。
（６） 局データ（β）登録コマンドについて
本コマンドは、あるＳＢＭＥＳＨに論理的に収容されているＳＮＩ が、物理的にはＢＲＬＣ配下にある場合、ＢＲＬＣナンバー、アンビリカル・リンク・ナンバーと該アンビリカルリンク上のトラフィックの規制値であるβの対応を通知するものである。
本コマンドは、各ＳＢＭＥＳＨに対して１回の送出となるが、個々のＳＢＭＥＳＨへの通知内容は異なる。また、変更が生じた場合は、関連ＳＢＭＥＳＨに対して変更分を通知する。本設定がない場合は、ＳＢＭＥＳＨはデフォルト値（β＝１）で動作する。
１１．２ ＩＮＳ 処理（インサービス化処理）
本項では、ＭＨ−ＣＯＭ部のＩＮＳ 処理とＬＰ部のＩＮＳ 処理についてそれぞれ示す。ここで言うＩＮＳ 処理とは、ＯＵＳ （アウトオブサービス状態）だった系を、ＩＮＳ （インサービス状態）に組み込む処理である。
１１．２．１ ＭＨ−ＣＯＭのＩＮＳ 処理
ＭＨ−ＣＯＭのＩＮＳ 処理を、図４４３を参照しながら説明する。
ＭＨ−ＣＯＭのＩＮＳ 処理は、マスタ系ＶＣＣ テーブルの内容を、ＩＮＳ 化される系のＶＣＣへコピーする操作が主な処理である。以下にその手順を示す。ＩＮＳ 化に際し、組み込み診断は行わない。なお、ＩＮＳ 処理は、これからＩＮＳ 化するＯＵＳ 系に障害がない状態で行う。また、初期設定は完了し、局内通信リンクは確立しているものとする。
▲１▼ ＢＣＰＲは、ＡＣＴ， ＯＵＳ両系に対して、ＶＣＣ コピー要求コマンド（ＶＣＣ−ＣＰ−ＲＱ） を発行する。
▲２▼ ＡＣＴ 系ＭＨ−ＣＯＭは、ＶＣＣ−ＣＰＹ−ＲＱ受信後自系μＰ−ｂｕｓ をＯＵＳ 系にも接続し、ＳＩＣ経由の系間通信によりＯＵＳ 系に対してＶＣＣ コピー要求を通知する。更に、ＢＣＰＲに対してＶＣＣ−ＣＰＹ−ＲＱに対するＡＣＫ を返送する。
ＯＵＳ 系ＭＨ−ＣＯＭは、ＢＣＰＲからＶＣＣ−ＣＰＹ−ＲＱを受信し、更に系間通信によりＡＣＴ 系よりＶＣＣ コピー要求を受信すると、自系ＶＣＣ をバスより分離する（これによりＡＣＴ系μＰ−ｂｕｓ のＩ／Ｏ 空間にＯＵＳ 系ＶＣＣ が見えるようになる）。その後、ＢＣＰＲへＡＣＫを返送する。
▲３▼ ＡＣＴ 系μＰ は、ＶＣＣ コピーを開始する（自系ＶＣＣ の設定内容を順次リードし自系ｂｕｓ に見えている他系ＶＣＣ にライトする）。コピー元のＶＣＣ のリード内容がテーブル未設定となっていればそのアドレスについてはコピーを行わず、次のアドレスをリードする。
ＢＣＰＲは、両系のＭＨ−ＣＯＭからＶＣＣ−ＣＰＹ−ＲＱに対するＡＣＫ を受信した後は（つまり、ＶＣＣ コピー中）ＡＣＴ系ＶＣＣ に対してのみ、ＶＣＣ−ＳＥＴ−ＲＱを送出する（通常は、両系同時発行である）。
▲４▼ ＶＣＣ コピーが終了すると、ＡＣＴ 系ＭＨ−ＣＯＭは、ＢＣＰＲに対してＶＣＣ コピー完了通知（ＶＣＣ−ＣＰＹ−ＣＭＰ） を送出する。ＶＣＣ−ＣＰＹ−ＣＭＰ に対するＡＣＫ をＡＣＴ 系ＭＨ−ＣＯＭが受信すると、ＯＵＳ 系ＭＨ−ＣＯＭへ系間通信によりＶＣＣ コピー終了通知を行う。
ＢＣＰＲは、ＡＣＴ 系ＭＨ−ＣＯＭからのＶＣＣ−ＣＰＹ−ＣＭＰ を受信し、それに対するＡＣＫ を発行した直後から両系に対してＶＣＣ−ＣＰＹ−ＲＱを発行する。
▲５▼ ＯＵＳ 系ＭＨ−ＣＯＭは、系間通信によりＡＣＴ 系ＭＨ−ＣＯＭからＶＣＣ コピー終了通知を受信した後、ＢＣＰＲに対してＶＣＣ−ＣＰＹ−ＣＭＰ を送出する。ＢＣＰＲからＶＣＣ−ＣＰＹ−ＲＱに対するＡＣＫ が受信された後、自系ＶＣＣ を自系μＰ−ｂｕｓ 配下は切り戻し、系間通信でＡＣＴ系ＭＨ−ＣＯＭに対してＶＣＣ コピー終了通知を発行する。ＡＣＴ 系ＭＨ−ＣＯＭはＯＵＳ 系からのＶＣＣ コピー終了通知を受信した後、自系ｂｕｓ を他系ｂｕｓ から切り離す。
上記▲１▼〜▲５▼の処理により、ＯＵＳ 系はＩＮＳ 状態となる。
１１．２．２ ＬＰ部のＩＮＳ 処理
本手順は「１１．１．２ ＬＰ部の初期設定手順」において、両系に行っていた手順をＩＮＳ 化しようとしている系に対してのみ行うものであり、障害監視の開始時期等については１１．１．２章に示したものと同じである。
１１．３ 障害監視・系切り換え
ＳＢＭＥＳＨに関してソフトウェアが検出する障害には以下の５種がある。
▲１▼ ＭＨ−ＣＯＭ部との間のＬＡＰ リンクに関するもの
▲２▼ ＬＰ部との間のＩＮＦ を使用した通信に関するもの
▲３▼ ＭＨ−ＣＯＭ部内のＭＳＣＮ
▲４▼ ＬＰ部内のＭＳＣＮ
▲５▼ ＬＰ部ヘルスチェックに関するもの
以下に各々の場合について説明し、系切り換えについてはその後でまとめて示す。
１１．３．１ ＭＨ−ＣＯＭ部の障害監視
ＭＨ−ＣＯＭの障害は、全て局内通信用ＬＡＰ によりＢＳＧＣ経由でＢＣＰＲへ通知される。簡易ＬＡＰ 経由で通知される障害情報をＥ−ＭＳＣＮと呼ぶ。
ＭＨ−ＣＯＭの障害には、自系Ｅ−ＭＳＣＮによりＢＣＰＲへ通知を行う種類のものと、他系Ｅ−ＭＳＣＮ経由で通知を行うものとがある。自系Ｅ−ＭＳＣＮでは通知のしようのない障害、または通知しても信用できない障害に関しては、他系Ｅ−ＭＳＣＮに収容される。この種の障害としては、以下の３つがある。
・ μＰ 障害（ウォッチドッグタイマ）
・ 電源障害（フューズ断／ＯＢＰ異常）
・ 局内通信処理部障害（ＥＧＣＬＡＤ−ＬＳＩ 障害／ シグナリング ＤＭＸ 障害）
ＡＣＴ 系（アクティブ系）で障害が発生した場合は、ＡＳＳＷの系切り換えを行い、旧ＡＣＴ 系を障害閉塞すると同時に、診断を起動する。一方、ＳＢＹ 系（スタンバイ系）で障害が発生した場合は、ＡＳＳＷの系切り換えを行わず、ＳＢＹ 系を障害閉塞すると同時に、診断を起動する。図４４４に、ＭＨ−ＣＯＭ部の障害時の動作について示す。
１１．３．２ ＭＨ−ＣＯＭ障害通知・処理のシーケンス
以下に、ＭＨ−ＣＯＭの障害通知・処理シーケンスについて述べる。
（１） 差分通知
ＭＨ−ＣＯＭの障害は、Ｅ−ＭＳＣＮにて差分通知で行われる。ＢＣＰＲは、たとえば定期的にＥ−ＭＳＣＮリードコマンドを送出して自分からＥ−ＭＳＣＮデータを収集するのではなく、障害の発生した時に個々の障害発生に基づいて、ＭＨ−ＣＯＭから通知が行われる。障害が復旧した場合も同様である。つまり、Ｅ−ＭＳＣＮのビットに変化が発生した時にのみ、ＢＣＰＲに対して通知を行う。また、Ｅ−ＭＳＣＮにはマスクパターン（Ｅ−ＭＳＤ によりＢＣＰＲから設定される）もあり、マスクされているＥ−ＭＳＣＮビットに関しては変化が発生しても通知を行わない。
但し、ＢＣＰＲから任意の時刻でＥ−ＭＳＣＮを読み出すことを可能とするために、ＣＯＭ−Ｅ−ＭＳＣＮ−ＤＡＴ−ＲＱ コマンドも用意されている。本コマンドによりリードされるＥ−ＭＳＣＮに関してはマスクがかからない。
（２） 障害処理シーケンス
障害処理のシーケンスは、その障害が自系Ｅ−ＭＳＣＮで通知されるものか、他系Ｅ−ＭＳＣＮで通知されるものか、障害発生系はＡＣＴ かＳＢＹ かにより異なってくる。以下に各場合の障害処理シーケンスを図示する。
▲１▼ 自系Ｅ−ＭＳＣＮで通知される障害が、ＳＢＹ 系で発生した場合
▲２▼ 自系Ｅ−ＭＳＣＮで通知される障害が、ＡＣＴ 系で発生した場合
▲３▼ 他系Ｅ−ＭＳＣＮで通知される障害が、ＳＢＹ 系で発生した場合
▲４▼ 他系Ｅ−ＭＳＣＮで通知される障害が、ＡＣＴ 系で発生した場合
上記▲１▼〜▲４▼を、それぞれ図４４５〜図４４８に示す。
１１．３．３ ＬＰ部との間のＩＮＦ を使用した通信に関する障害
ＳＢＭＥＳＨ−ＡとＢＣＰＲ間は、図４４９に示すように、ＩＮＦＴ，ＩＮＦＡ経由でインタフェースする。
ここで言う障害は、上記ＳＢＭＥＳＨとＩＮＦＡの間でのものであり、ＢＣＰＲ， ＩＮＦＴ， ＩＮＦＡ（ＳＢＭＥＳＨに対向している部分以外）の正常性は保証されているものとする。
以下に対処概念を示す。尚、ＤＭＡ に関する障害に関しては、ＩＮＦ ＭＳＣＮに表示される。基本的にはソフトウェアとＢＳＧＣとのＩＮＦ を使用した通信に関する障害監視と同等であり、ＯＵＳ， ＡＬＭ ｌａｍｐ の制御タイミングについても同等となる。
・マスタ系ＬＰ部との間での通信に関して障害を検出した場合
ＳＢＭＥＳＨのＬＰ部の系切り換えを行う。旧マスタ系ＬＰ部はＯＵＳ とし、診断を起動する。
・スレイブ系ＬＰ部との間での通信に関して障害を検出した場合
スレイブ系ＬＰ部をＯＵＳ とし、診断を起動する。
ソフトからのコマンドに対してＳＢＭＥＳＨが返送するステータスには、その中に要因コードを含むものがあるが、ＢＳハード的な障害を本パラメータにて通知することはしない。
１１．３．４ ＬＰ部内のＭＳＣＮにて発見する障害
ＬＰ部内にある各種チェッカのチェック結果はＩＮＦ 経由でソフトウェアに通知する。
ＭＳＣＮポイントとしては、大きく分けると、以下の４点がある。
▲１▼ ＭＨ−ＣＯＭ部、ＬＰ部の系間交絡に関するポイント
▲２▼ ▲１▼以外のＮＧまたはポイント
▲３▼ ▲１▼、▲２▼以外のポイント
▲４▼ 詳細ポイント
上記▲１▼， ▲２▼， ▲３▼は、ＩＮＦ ＭＳＣＮ ３２ ｂｉｔ に収容されている。ＩＮＦ ＭＳＣＮ ３２ ｂｉｔ を図４５０に示す。▲４▼はＩＮＦ ＭＳＣＮではなく、詳細ＭＳＣＮである。
ＩＮＦ ＭＳＣＮ ３２ ｂｉｔ 中で障害等を通知する場合は、ＣＣ（ソフト）に対してはＩＮＦ割り込みが発生する。
上記▲１▼は系間交絡に関するチェック結果である。このチェックの概念を図４５１に示す。
ＭＨ−ＣＯＭ部のＤＭＵＸよりＬＰ部に対する交絡は、ＭＨ−ＣＯＭ部より両系のＬＰ部へ、それぞれ独立してデータ、クロックを送出するのが本来の形態であるが、物理的制約（コネクタネック等）により、図４５１に示す方式をとっている。
ＭＨ−ＣＯＭ部のＤＭＵＸブロックより、ＬＰ部に伝送されたデータ、クロックについてのチェッカが図中のＣＫａＨ， ＣＫａＭである。末尾のＨ，Ｍ は、それぞれ自系（Ｈｏｍｅ）ＭＨ−ＣＯＭ部・他系（Ｍａｔｅ）ＭＨ−ＣＯＭ部からのデータ、クロックについてのものであることを示している。
ＩＮＦ ＭＳＣＮ中のビット・ナンバーとの対応は以下の通りである。
ＣＫａＨ：ｂｉｔ ２１， ２０， １３， １２
ＣＫａＭ：ｂｉｔ １９， １８， １１， １０
ＬＰ部より、ＭＨ−ＣＯＭ部のＭＵＸ ブロックに伝送されたデータ、クロックについてのチェッカが図中のＣＫｂＨ，ＣＫｂＭ である。末尾のＨ，Ｍ の意味付けは上と同様である。これらのチェッカはＭＨ−ＣＯＭ部内に存在するが、そのチェック結果は該データ、クロックの送出元のＬＰ部に送り返され（例えば、ＭＨ−ＣＯＭ部 ＃０ ＣＫｂＭでのチェック結果はＬＰ部 ＃１ へ送り返される）、ＩＮＦ ＭＳＣＮに収容される。
ＩＮＦ ＭＳＣＮ中のビット・ナンバーとの対応は以下の通りである。
ＣＫｂＨ：ｂｉｔ １７， １６， ０９， ０８
ＣＫｂＭ：ｂｉｔ １５， １４， ０７， ０６
ＬＰ部のクロックはＬＰ部の中のＰＬＬ にて作成するが、これは最終的にはＭＨ−ＣＯＭ部のクロックに同期する必要がある。このため、ＭＨ−ＣＯＭ部よりＬＰ部内のＰＬＬ にソースクロック（６４ｋ） を与えており、本クロックの系間交絡が存在する。そして、ＬＰ部にて両系のＭＨ−ＣＯＭ部からのソースクロックをそれぞれチェックしている。
ＩＮＦ ＭＳＣＮ中のビット・ナンバーとの対応は以下の通りである。
ＣＫａＨ：ｂｉｔ ０１
ＣＫａＭ：ｂｉｔ ００
上記▲１▼に関係するｂｉｔ は、前述したように、各ＳＭＢＥＳＨ片系当たり１８ビットあり、両系では３６ビットになる。そして、これら３６ビットを以下に示す４ビットずつの９グループに分け、個々のグループにて判定を行う。
グループ（１） ０系、１系のｂｉｔ １７， １５
グループ（２） ０系、１系のｂｉｔ １６， １４
グループ（３） ０系、１系のｂｉｔ ０９， ０７
グループ（４） ０系、１系のｂｉｔ ０８， ０６
グループ（５） ０系、１系のｂｉｔ ２１， １９
グループ（６） ０系、１系のｂｉｔ ２０， １８
グループ（７） ０系、１系のｂｉｔ １３， １１
グループ（８） ０系、１系のｂｉｔ １２， １０
グループ（９） ０系、１系のｂｉｔ ０１， ００
通常の障害であれば、同時に２つ以上のグループにまたがったＮＧが発生することはない。ただし、ＭＨ−ＣＯＭ部のパワー障害の場合は、これが有りうる。例えば、ＭＨ−ＣＯＭ部 ＃０ のパワー障害であれば、該部へのＬＡＰ リンクが切れる。もしくはＭＨ−ＣＯＭ部 ＃１ 経由のＭＳＣＮで判明するので、そちらを参照の上で処理を行う。以下に各グループに分けて系再構成について示す。
・グループ（１） の場合
図４５２（ａ） に示すように、あるＭＨ−ＣＯＭ部（＃０ ）内の２個のポイントがＮＧの場合は、該ＭＨ−ＣＯＭ部の障害と考える。したがって、該ＭＨ−ＣＯＭ部がマスタの場合はＭＨ−ＣＯＭ部の系切り換えを行い、旧マスタ系をＯＵＳ とし、診断を起動する。該ＭＨ−ＣＯＭ部がスレーブの場合はＯＵＳ とし、診断を起動する。
図４５２（ｂ） に示すように、あるＬＰ部（＃０ ）に対応する２個のポイントがＮＧの場合は、該ＬＰ部の障害と考える。したがって、該ＬＰ部がマスタの場合は、ＬＰ部の系切り換えを行い、旧マスタ系をＯＵＳ とし、診断を起動する。該ＬＰ部がスレーブの場合はＯＵＳ とし、診断を起動する。
図４５２（ｃ） に示すように、ＬＰ部、ＭＨ−ＣＯＭ部のそれぞれにおいて１個のポイントのみがＮＧの場合は、その障害の原因がＬＰ部、ＭＨ−ＣＯＭ部のいずれにあるのか判定はつかない。同図の例では、ＭＨ−ＣＯＭ部 ＃０ 、ＬＰ部 ＃０ をＯＵＳ として、それぞれ診断を起動する。元々ＭＨ−ＣＯＭ部 ＃０ がマスタ、もしくはＬＰ部 ＃０ がマスタだった場合は系切り換えを伴う。
同図では、ＬＰ部 ＃０ ｂｉｔ １７ ＮＧ， ｂｉｔ １５ ＯＫであるが、これが ｂｉｔ １７ ＯＫ， ｂｉｔ１５ ＮＧとすると、ＭＨ−ＣＯＭ部 ＃１ 、 ＬＰ 部 ＃０ をＯＵＳ 化して診断を行う。ただし、この場合、ＬＰ部 ＃１ も被疑範囲であり、診断結果解析時に考慮する。
以上、図４５２に示した例は、ＭＨ−ＣＯＭ部が両系ＩＮＳ モード時で４ポイント参照が可能な場合である。
図４５３に、ＭＨ−ＣＯＭ部の片系が既にＳＢＹ または ＯＵＳであり、マスタ系の２ポイントしか参照できない時の例を示す。また、ＬＰ部の片系が既にＯＵＳ の時は、それに対応する２ポイントの参照は禁止する。さらに交絡の物理構成よりもう１ポイントも参照を禁止する。
図４５３（ａ） は、ＭＨ−ＣＯＭ部 ＃１ がＩＮＳ 以外の状態（すなわち、ＳＢＹ ｏｒ ＯＵＳ）であり、その中の２ポイントが参照不可の場合である。この時、ＭＨ−ＣＯＭ部 ＃０ の中の２ポイントがＮＧとする。この場合、ＭＨ−ＣＯＭ部 ＃０ の障害ではあるが、メッセージ出力のみとする。
図４５３（ｂ） は、ＭＨ−ＣＯＭ部 ＃１ がＩＮＳ 以外の状態でその中の２ポイントが参照不可の場合であり、かつＭＨ−ＣＯＭ部 ＃０ の中の１ポイントがＮＧの場合の例である。この場合、ＭＨ−ＣＯＭ部、ＬＰ部のいずれの障害かの判定はつかない。ＭＨ−ＣＯＭ側は再構成不可なので、図４５３（ｂ） の例では、ＬＰ部 ＃０ をＯＵＳ とし、診断を起動する。元々ＬＰ部 ＃０ がマスタのはあいは系切り換えを伴う。尚、図４５３（ｂ） では、ＬＰ部 ＃０ ｂｉｔ １７ＮＧ、ＬＰ部 ＃１ ｂｉｔ１５ ＯＫであるが、これが逆の時はＬＰ部 ＃１ をＯＵＳ 化して診断を行う。ただし、 ＬＰ 部 ＃０ 被疑範囲であり、診断結果解析時に考慮する。
図４５４（ａ） は、ＬＰ部 ＃１ がＯＵＳ 状態で、対応する ＬＰ 部 ＃１ 内の２ポイントと、ＯＵＳ であるＬＰ部を経由して結果が得られる１ポイントの系３ポイントが参照不可の場合である。そして、残り１ポイントがＮＧであるとする。この場合は、再構成不可としメッセージ出力のみとする。
図４５４（ｂ） は、ＬＰ部 ＃１ がＯＵＳ 状態で、ＮＨ−ＣＯＭ部 ＃０ がＩＮＳ 以外の状態の場合である。この時は４ポイント全てが参照できない。このような状態は、二重障害であると判断する。
・ グループ（２） の場合
グループ（１） の場合と同様である。
ｂｉｔ 対応は ｂｉｔ １７ →ｂｉｔ １６、ｂｉｔ １５→ｂｉｔ １４である。
・ グループ（３） の場合
グループ（１） の場合と同様である。
ｂｉｔ 対応はｂｉｔ １７→ｂｉｔ ０９、ｂｉｔ１５ →ｂｉｔ ０７である。
・ グループ（４） の場合
グループ（１） の場合と同様である。
ｂｉｔ 対応はｂｉｔ １７→ｂｉｔ ０８、ｂｉｔ１５ →ｂｉｔ ０６である。
・ グループ（５） の場合
図４５５（ａ） は、あるＬＰ部（＃０ ）内の２個のポイントがＮＧの場合の例であり、この場合は、該ＬＰ部の障害と考える。したがって、該ＬＰ部がマスタの場合はＬＰ部の系切り換えを行い、旧マスタ系をＯＵＳ とし、診断を起動する。一方、該ＬＰ部がスレーブの場合はＯＵＳ とし、診断を起動する。
図４５５（ｂ） は、あるＭＨ−ＣＯＭ部（＃０ ）に対応する２個のポイントがＮＧの場合の例であり、この場合は、該ＭＨ−ＣＯＭ部、及びそれに直結するＬＰ部のいずれが障害かの判定はつかない。そして、ＭＨ−ＣＯＭ部 ＃０ 、ＬＰ部 ＃０ をＯＵＳ として、それぞれ診断を起動する。一方、元々ＭＨ−ＣＯＭ部 ＃０ がマスタ、もしくはＬＰ部 ＃０ がマスタだった場合は系切り換えを伴う。
図４５５（ｃ） は、１個のポイントのみがＮＧの場合の例であり、この場合は、ＬＰ部の障害と考える。したがって、該ＬＰ部がマスタ部の場合はＬＰ部の系切り換えを行い、旧マスタ系をＯＵＳ とし、診断を起動する。一方、該ＬＰ部がスレーブの場合はＯＵＳ 化し、診断を起動する。尚、図４５５（ｃ） においてはＬＰ部 ＃０ ｂｉｔ ２１ ＮＧ， ｂｉｔ １９ ＯＫであるが、これが逆の場合も、同様にＯＵＳ 化、診断を行うが、この場合ＬＰ部 ＃１ も被疑範囲であり、診断結果解析時に考慮する。
以上、図４５５に示した例は、ＬＰ部が両系ＩＮＳ で４ポイント参照が可能な場合の例である。
以下では、図４５６を参照しながら、ＬＰ部の片系が既にＯＵＳ である時の例を示す。この場合は、ＯＵＳ 系の２ポイントは参照不可であり、さらに、交絡の物理構成よりもう１ポイントも参照を禁止する。また、ＭＨ−ＣＯＭ部の片系が既にＯＵＳ の時は、それに対応する２ポイントの参照は禁止する。
図４５６（ａ） は、ＬＰ部 ＃１ が ＯＵＳ状態であり、その中の２ポイントと、ＯＵＳ であるＬＰ部を経由している１ポイントの系３ポイントが参照禁止の場合である。このとき、残りの１ポイントがＮＧとする。この場合は再構成不可としメッセージ出力のみとする。
図４５６（ｂ） は、ＭＨ−ＣＯＭ部 ＃１ が ＯＵＳ状態で、対応する２ポイントが参照禁止の場合である。この時、残り２ポイントと共にＮＧとする。この場合も再構成不可としてメッセージ出力のみとする。
図４５６（ｃ） は、ＭＨ−ＣＯＭ部 ＃１ がＯＵＳ 状態で、対応する２ポイントが参照禁止の場合である。この時、残り２ポイントの内１ポイントのみがＮＧとする。この場合はＬＰ部の障害と考える。したがって、該ＬＰ部がマスタの場合はＬＰ部の系切り換えを行い、旧マスタ系をＯＵＳ とし、診断を起動する。一方、該ＬＰ部がスレーブの場合はＯＵＳ とし、診断を起動する。図４５６（ｃ） では、ＬＰ部 ＃０ ｂｉｔ ２１ ＮＧ， ＬＰ部 ＃１ ｂｉｔ １９ ＯＫ であるが、これが逆の場合はＬＰ部 ＃１ のＯＵＳ 化、診断となる。ただしＬＰ部 ＃０ も被疑範囲であり、診断結果解析時に考慮する。
図４５６（ｄ） は、ＬＰ部 ＃０ がＯＵＳ 状態で、ＭＨ−ＣＯＭ部 ＃１ がＯＵＳ 状態の場合である。この時は、４ポイント全てが参照できない。このような状態は、二重障害であると判断する。
・ グループ（６） の場合
グループ（５） の場合と同様である。
ｂｉｔ 対応はｂｉｔ ２１→ｂｉｔ ２０、ｂｉｔ １９→ｂｉｔ １８である。
・ グループ（７） の場合
グループ（５） の場合と同様である。
ｂｉｔ 対応はｂｉｔ ２１→ｂｉｔ １３、ｂｉｔ １９→ｂｉｔ １１である。
・ グループ（８） の場合
グループ（５） の場合と同様である。
ｂｉｔ 対応はｂｉｔ ２１→ｂｉｔ １２、ｂｉｔ １９→ｂｉｔ １０である。
・ グループ（９） の場合
グループ（５） の場合と同様である。
ｂｉｔ 対応はｂｉｔ ２１→ｂｉｔ ０１、ｂｉｔ １９→ｂｉｔ ００である。
１１．３．５ ＬＰ部のヘルスチェック
実運用に入った後に、ソフトウェアと ＳＢＭＥＳＨ ＬＰ部との間で送受されるのは、以下の情報などである。
▲１▼ 課金情報
▲２▼ プロトコル・パフォーマンス・モニタ情報
▲３▼ ネットワーク・データコレクション情報
▲４▼ ▲２▼、▲３▼に関するエラーログ情報
▲５▼ 統計時刻情報
上記▲１▼、▲４▼は、ＬＰ部から自律的にソフトへ送出するものであるが、ソフトへ通知すべき情報が無い場合は送出されず、ソフトも上記▲１▼が定期的に送受されているか否かは特にチェックしていない。上記▲２▼、▲３▼、▲５▼に関しては、１５分に１回の送受が行われる。このため、実運用中にＩＮＦ 通信に関する障害が発生したとすると、次に、▲２▼、▲３▼、▲５▼の送受が行われるまで、最悪１５分間はその障害が潜在することになる。これを防止するためにＬＰ部（マスタ、スレーブ両方）に対してヘルスチェックを行う。図４５７にヘルスチェックの概念を示す。
ソフトウェアは、定期的（例えば、５秒毎）にＬＰ部に対してヘルスチェックコマンドを発行し、それと同時に、例えば２秒のタイマを起動する。そして、そのタイマがタイムアウトする前にヘルスチェック応答があった場合は正常と判断する。一方、タイムアウトした場合は、その障害を認識する方法はドライバ・ソフトに任せる。（たとえば、ドライバ・ソフトは２秒間隔で、３回リトライし、それでもＮＧの時は障害とすると認識する）
マスタ系ＬＰ部が障害と認識した場合は、ＬＰ部系切り換えを行い、旧マスタ系ＬＰをＯＵＳ とし、診断を起動する。スレーブ系ＬＰ部が障害と認識した場合は、その系をＯＵＳ とし、診断を起動する。
尚、ＢＳＧＣでも同様にヘルスチェックを行っており、上の方式に加えて、ＢＳＧＣ側においてソフトが正常に動作しているか否か（定期的にヘルスチェックコマンドを送出しているか否か）のチェックを可能としている。
１１．３．６ 系切り換え
ＳＢＭＥＳＨの系切り換えには、以下の２種類がある。
（１） ＭＨ−ＣＯＭ 部の系切り換え
（２） ＬＰ 部の系切り換え
以下に個々について示す。
（１） ＭＨＣＯＭの系切り換え
ＭＨ−ＣＯＭの系は、ＡＳＳＷの系にくくりつけである。また、ＭＨ−ＣＯＭの系はＬＰの系と独立である。ＭＨ−ＣＯＭは、ＡＳＳＷから前面ケーブル経由でＡＣＴ 信号を受信する。ＭＨ−ＣＯＭに対するＡＣＴ 信号は局内通信ＬＡＰ 経由ではなく、専用線で分配される。
それぞれの系のＭＨ−ＣＯＭに対するＡＣＴ 信号は、その信号を受信している系に対しＡＣＴ／ＳＢＹ を通知する意味づけの信号ではなく、現在のＡＣＴ 系が＃０系か、或いは＃１系かを通知する信号である。従って、定常状態（系切り換え中の過渡的状態でない）において、図４５８に示すＡＣＴ 信号受信部が受信する情報は両系で一致している。
系切り換えが生じた場合、ＡＳＳＷからのＡＣＴ 信号は論理的には同時に変化し、新しいＡＣＴ 系を表示する。しかし、実際に両系のＡＣＴ 信号が同時に変化することはなく、過渡的状態として、ＭＨ−ＣＯＭ ＃０ の受信するＡＣＴ 信号は＃１系がＡＣＴ であるといい、ＭＨ−ＣＯＭ ＃１ の受信するＡＣＴ 信号は＃０系がＡＣＴ であるという（あるいはその逆の場合もある）ように見える瞬間が必ず存在する。
この過渡的状態の時にＭＨ−ＣＯＭの系がの状態が不安定にならないよに、ＭＨ−ＣＯＭ内にはＡＣＴ 判定部があり、ここで両系の受信したＡＣＴ 信号を監視して、両系でＡＣＴ信号の内容が一致するまではＡＣＴ 信号が変化する以前の系状態を保持する論理をとる。
また、上記のＡＣＴ 信号を伝送するケーブルがＡＣＴ 系で抜け、その系のＡＣＴ 信号受信部がＡＣＴ にスタックすると、ＢＣＰＲがケーブル抜けを検出し（ ＡＣＴケーブル抜けはＥ−ＭＳＣＮによりＢＣＰＲへ通知される）ＡＣＴ 信号を変化させて系を切り換えることができない場合がある。これを防ぐために、ＡＣＴ ケーブル抜けを検出したＡＣＴ 信号受信部は、他系がＡＣＴ であるという信号を受信したものとして動作する。この系切り換えは、ＭＨ−ＣＯＭの両系に発行するコマンドが一致している状態で行う。また、系切り換え中はコマンド発行、障害監視は行わない。
（２） ＬＰ 部の系切り換え
この系切り換えは、ＩＮＦＡのＡＣＴ 変更により行う。
１１．４ 試験・診断
ＳＢＭＥＳＨに関する試験としては以下の３種がある。
▲１▼ ＴＣＧ を用いた試験
▲２▼ ＳＮＩ−ＳＢＭＥＳＨ間のＰＶＣ 試験
▲３▼ ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験
基本的には，上記▲１▼は定期的に行われる試験であり、▲２▼、▲３▼は加入者からの要求や苦情等を契機とし、オンデマンドで行われる試験である。また、上記▲１▼を行っている時に▲２▼、▲３▼のいずれか一種の試験を行うことは可能である。但し、その場合、上記▲２▼または▲３▼の試験を行っている期間に、▲１▼の試験を待ち合わせる必要があることもある。
以下に各々の試験について示し、最後に診断について示す。
１１．４．１ ＴＣＧ を用いた試験
ＳＢＭＥＳＨは、ＳＩＦＳＨ 等と同様に、ＤＭＵＸ直後の１５６Ｍレベルでのテストセル折り返しし機能を有する。図４５９に、ＳＢＭＥＳＨの折り返し試験を説明する図を示す。
実際の「折り返し」は図中に太線で示したルートで行う。例えば、ＡＳＳＷ （ＵＰ）のサイド１からＳＢＭＥＳＨのＳＤＭＸに流入したテストセルは、図示の様にＲＭＵＸへ「折り返され」、ＡＳＳＷ （ＤＯＷＮ） のサイド１へと送出される。同様に、ＡＳＳＷ （ＤＯＷＮ） のサイド０からＳＢＭＥＳＨへ流入したテストデータは、ＡＳＳＷ （ＵＰ） のサイド０へと送出される。
例えば、（ＳＩＮＦ／ＤＳ３ を搭載する）ＳＩＦＳＨ は、両スイッチＡＳＳＷのサイド０側にしか接続されず、必然的にＡＳＳＷ （ＤＯＷＮ） のサイド０から流入したテストデータは、ＡＳＳＷ （ＵＰ） のサイド０へと送出されることとなる。ＴＣＧ を用いたＳＢＭＥＳＨの折り返し試験は、このイメージを合わせたものである。
尚、ＳＢＭＥＳＨ内部では、ＭＨ−ＣＯＭ部（図中、ＳＭＵＸ， ＳＤＭＸ， ＲＭＵＸ， ＳＤＭＸ）とＬＰ部（同じく、ＳＭＬＰとＲＭＬＰ）はそれぞれ二重化されており、それぞれ別のマスタ／ スレーブ運用形態であり、その間には系間交絡がある。ただし、上記テストセルは例えば＃０系のＲＤＭＸに流入したものは＃０系のＳＭＵＸから送出されるというように、系間交絡ルートは通らず、マスタ／ スレーブには無関係に同一系よりの入出力となる。
本試験は、マスタ系でもスレーブ系でもそれぞれ定期的に行い、その目的は以下の２つである。
（１） ＡＳＳＷ交点のスイッチングの正常性の確認。
（２） 各シェルフ（この場合、ＳＢＭＥＳＨ）のＤＭＵＸ， ＭＵＸ 機能の確認。
例えば、ＳＩＦＳＨ では、ＳＩＦ−ＣＯＭ 配下に８個の個別部が存在し、各個別部に対してＤＭＵＸした直後で「折り返し」ＭＵＸ する構成となっている。図４６０に、ＳＩＦＳＨに収容される個別部での折り返しのイメージを示す。
ＳＩＦＳＨ の場合、上記（１） の確認のためには、任意の個別部に対して折り返しテストを行えばよいので、個別部０対応の「折り返し」機能を使用する。一方、上記（２） の確認のためには、残りの個別部１〜７対応の「折り返し」機能を使用する。どの「折り返し」機能を使用するかは、送出するテストセルのタグ情報（ＴＡＧＣ部）で制御する。
ＳＢＭＥＳＨの場合は、上記ＳＩＦＳＨ の場合と対応づけて考えると、ＭＨ−ＣＯＭ部配下に個別部（この場合ＬＰ部）が１個だけ収容されているイメージである。但し、ＳＢＭＥＳＨは、ＡＳＳＷからのハイウェイに４個までイモヅル接続される。そして個々のシェルフが個別部に対応するイメージとなる。図４６１に、各 ＳＢＭＥＳＨ の ＬＰ 部での折り返しのイメージを示す。
ＳＢＭＥＳＨの場合、上記（１） の確認のためには、シェルフ０対応の「折り返し」機能を使用し、（２） の確認のために残りのシェルフ１〜３対応の「折り返し」機能を使用する。どの「折り返し」機能を使用するかは、テストセルのタグ情報（ＴＡＧＣ部）で制御する。
図４６２に、ＴＣＧ からＳＢＭＥＳＨ方向に送出されるテストセルの（ＳＢＭＥＳＨ 入力時の）タグ情報について示す。ただし、ＴＡＧＡ， ＴＡＧＢにて、当該ＳＢＭＥＳＨが接続される６００Ｍハイウェイが指定されているものとする。
上記テストセルのＶＰＩ はａｌｌ ０、ＶＣＩ は０３ＦＡ （Ｈ）または０３ＦＢ（Ｈ） であるが、ＳＢＭＥＳＨとしてはそれらは特にチェックせず、「Ｏｂｉｔ 」＝１の条件で折り返している。（「Ｏビット」とは、例えば、図４１１のセルフォーマットの第１バイトの６ビットがこれに相当する）
上記テストセルは、例えばＲＤＭＸ→ＳＭＵＸへとＭＨ−ＣＯＭ部内で折り返すイメージであるが、その時、ＲＤＭＸからＲＭＬＰ部へもテストセルを入力し、ＳＤＭＸ→ＲＭＵＸへの折り返し時にはＳＭＬＰ部へも入力するものの、それぞれＲＭＬＰ部・ＳＭＬＰ部内において、「Ｏビット」＝１の条件を見て廃棄される。
上記テストセルは、折り返し処理の後、ＳＢＭＥＳＨ内ＶＣＣ でタグが与えられ、ＡＳＳＷ経由でＴＣＧ へ戻るが、折り返し処理に際しては、該テストセルのタグ部、ＶＰＩ，ＶＣＩ には変化は生じない。すなわち、テストセルは、ＳＢＭＥＳＨへの入力時のＴＡＧ 部、ＶＰＩ，ＶＣＩ の状態のまま、書き換えられることなくＳＢＭＥＳＨ内のＶＣＣ に入力される。このイメージを、図４６３に示す。なお、同図では、 ＳＤＭＸ →ＲＭＵＸのみ示しているが、ＲＤＭＸ→ＳＭＵＸについても同じである。
ＳＢＭＥＳＨは、ＳＤＭＸ→ＲＭＵＸの折り返しルートと、ＲＤＭＸ→ＳＭＵＸの折り返しルートを有する。これは、ＡＳＳＷのサイド０に接続されるＴＣＧ 用の折り返しルートと、ＡＳＳＷのサイド１に接続されるＴＣＧ 用の折り返しルートに対応する。
本試験の目的にはＡＳＳＷの確認と、ＳＢＭＥＳＨにおけるＤＭＵＸ， ＭＵＸ 機能の確認の２つがあると前述した。このうち、第一の目的（ＡＳＳＷの確認） のために、サイド０またはサイド１のいずれの（あるいは両方の）ＴＣＧ を用いるかについては本設計要項では規定しない。一方、第二の目的（ＳＢＭＥＳＨのＤＭＵＸ， ＭＵＸ 機能の確認） のためには、サイド０のＴＣＧ を使用した試験、サイド１のＴＣＧ を用いた試験の両方を行う。図４６４は、ＳＢＭＥＳＨのＤＭＵＸ， ＭＵＸ 機能の確認のためのテストのイメージである。
既述の様に、ＳＤＭＸは、タグ情報に従って、ＤＭＵＸ（すなわち、放路の指定）を行う。よって、本試験はそのＤＭＵＸ機能を試験していることになる。（同時に、ＡＳＳＷとの間の接続、イモヅル接続、ＲＭＵＸ機能の試験も行っていることになる）
これに対し、ＲＤＭＸは、タグ情報に従ったＤＭＵＸではなく、着信先アドレスＤＡに従ったＤＭＵＸである。よって、本試験ではＲＤＭＸ機能の試験は出来ないのであるが、ＡＳＳＷとの接続、イモヅル接続、ＳＭＵＸ機能の試験は行える。
１１．４．２ ＳＢＭＥＳＨでの折り返し試験
この試験は、ＴＲ−７７４に規定されている方法と同じであり、ここでは詳細な説明は行わず、以下の概略を述べる。
まず、ＳＮＩ に接続される装置より試験ＰＤＵ を出力し、それを交換機側で折り返して送出元の装置で折り返ってきた試験ＰＤＵ をチェックするというものである。交換機側では、試験ＰＤＵ であることをＤＡにより認識（ＤＡは既知に設定しておく）し、ＤＡとＳＡを入れ替えて、該試験ＰＤＵ を折り返す。
１１．４．３ ＳＮＩ−ＳＢＭＥＳＨ間のＰＶＣ 試験
本試験は、加入者コンプレイン（要求・苦情）等を契機とし、オンデマンドで行う試験である。この試験は、ＰＶＣ の試験であるので、試験用セルのＶＰＩ， ＶＣＩはその試験を行うＰＶＣ のそれと同一である。すなわち、試験に当たってＶＣＣ の設定をする必要はない。図４６５に、ＳＮＩ−ＳＢＭＥＳＨ間のＰＶＣ 試験を説明する図を示す。同図の例では、ＳＩＦＳＨ 内のＳＩＮＦを試験する。
試験用セルは、ＳＢＭＥＳＨが生成して出力する。この例では、ＳＢＭＥＳＨのＲＭＬＰ部内の生成部（ｇｅｎ．）にて試験用セルを発生させる。そして、その試験セルを、試験すべきＰＶＣ を介してＳＩＮＦへ転送し、ＳＩＮＦにて折り返し処理を受ける。試験セルは、上記ＰＶＣ を介して返送され、ＳＢＭＥＳＨがこれを受信する。そして、ＳＢＭＥＳＨ内のＳＭＬＰ部に設けられているチェック部（ｃｈｅｃｋ ）にてチェックされる。
試験時のＳＩＮＦ， ＤＴの閉塞の有無、折り返し手段について、図４６６に示す。（ＳＩＮＦ， ＤＴ としては閉塞しないものもあるが、ＳＮＩ としては閉塞する）
同図に示すように、本試験を行う時は、試験対象装置が、ＴＣＧ からのテストセルをＴＣＧ に対して折り返す機能が無効となる。即ち、本試験を行う時にはＴＣＧ による定期試験は停止する必要がある。
本試験を行う時は試験対象ＳＮＩ を閉塞する。よって、被試験ＳＮＩ 以外のＳＮＩ から、被試験ＳＮＩ へ向かうべきＰＤＵ がＳＢＭＥＳＨに流入しても、それは被試験ＳＮＩ に送出しない。また、この時上記ＰＤＵ に関するプロトコル・パフォーマンス・モニタ等関連でエラーカウントが生ずるが、これは許容する。
以下に、上記ＰＶＣ 試験の手順を示す。この試験では、基本的に、マスタ系に各コマンドを発行する。また、スレーブ系に発行してもそれなりに処理は行われるが、ＰＶＣ 試験結果要求コマンドに対する応答ステータスはマスタ系よりのものを使用してチェックする。
（１） ＳＢＭＥＳＨにＳＮＩ 閉塞登録コマンドを発行し、被試験ＳＮＩ 閉塞を通知する。また図４６６に示した表に従って、被試験ＳＮＩ を収容しているブロック（ＤＴ）の閉塞を行う。
（２） 図４６６に示した表に従って、被試験ＳＮＩ を収容しているブロック（ＤＴ， ＳＩＮＦ）に折り返し指示を行う。
（３） ＳＢＭＥＳＨにＰＶＣ 試験開始指示コマンドを発行する。
被試験種別は「０１」を指定し、被試験ＰＶＣ 、加入者識別子は共に被試験ＳＮＩ ナンバーを指定する。
試験セル用ＤＡは、未使用の個別アドレスタイプのものを指定する。
試験セル用ＳＡも、未使用の個別アドレスタイプのものを指定する。
（４） ５秒以上のタイミングをとる。
（５） ＳＢＭＥＳＨにＰＶＣ 試験終了指示コマンドを発行する。
（６） ＳＢＭＥＳＨにＰＶＣ 試験結果要求コマンドを発行し、それに対する応答ステータスの試験結果をチェックする。
（７） 上記（２） で指示した折り返しを解除する。
（８） 上記（１） で指示した閉塞を解除する。
このように、ＰＶＣ 試験開始指示コマンド、ＰＶＣ 試験終了指示コマンド、ＰＶＣ 試験結果要求コマンドがセットになっている。
ＳＢＭＥＳＨ側では、これらコマンドの論理チェックを行う。例えば、ＰＶＣ 試験開始指示コマンドを受信していないのに、ＰＶＣ 試験終了指示コマンドやＰＶＣ 試験結果要求コマンドを受信した場合、もしくは、ＰＶＣ 試験開始指示コマンドは受信したが、ＰＶＣ 試験終了指示コマンドを受信せずにＰＶＣ 試験結果要求コマンドを受信した場合などのように、セットがくずれたと認識した場合は論理チェックＮＧと見なす。具体的には（セットをくずした）コマンドに対するステータスの要因コードを「異常終了」とする。尚、ＳＢＭＥＳＨ内においては、試験結果はＰＶＣ 試験結果要求コマンドに対するステータスの返送後に消去される。
ＳＢＭＥＳＨに対して、試験手順として何らかのコマンドを発行した時は、該コマンドに対するステータスを確認してから次の手順に進む。コマンド群は組まない。（上記手順でも示したが、試験用ＳＡを誤課金防止の目的でＳＢＭＥＳＨに通知している。しかし、本通知は、ＳＢＭＥＳＨ ＬＰ 部管理用ファームが一旦受信し、その後で課金管理用ファームに通知される。これは、コマンド群が組まれ、コマンドが連続してＳＢＭＥＳＨに与えられると、ＬＰ部管理用ファームよりの通知を元に、課金用ファームが試験用ＳＡを認識する前に、試験用セルが到着し、誤課金される可能性があるためである。）
以上のコマンドの論理チェックから試験手順のコマンド群禁止までの処理は、次項に示すＭＥＳＨ−ＭＨ 間 ＰＶＣ試験でも同様である。
１１．４．４ ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験
本試験は、加入者コンプレイン等を契機としオンデマンドで行う試験である。また、ＰＶＣ の試験であるので、試験用セルのＰＶＩ， ＶＣＩはその試験を実施するＰＶＣのそれと同一である。すなわち、試験に当たってＶＣＣ の設定は必要無い。
図４６７を参照しながら、ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験について説明する。
同図に示す例では、ＳＢＭＥＳＨ（ｂ） およびＳＢＭＥＳＨ（ｃ） が同一ＭＨ（ＭＨ１）内に設けられている。そして、ＳＢＭＥＳＨ（ａ） は、ＰＶＣ 介して上記ＭＨ１に接続されている。ここでは、ＳＢＭＥＳＨ（ａ） とＭＨとの間のＰＶＣ を試験する例を示す。
ＳＢＭＥＳＨ（ａ） のＳＭＬＰ部内の生成部（ｇｅｎ．）が試験用セルを発生し、該試験用セルは、ＰＶＣ に沿ってＳＢＭＥＳＨ（ｂ） ， （ｃ） を収容するＭＨ１へ転送される。ＳＢＭＥＳＨ（ｂ） ，（ｃ） では、該試験用セルのＤＡをチェックし、自シェルフに取り込むべきものであれば取り込む。そして、該試験用セルは、ＲＭＬＰ内のチェック部（ｃｈｅｃｋ ）にてチェックされる。このように、ＤＡに基づいて、自シェルフへ取込みを行うか否かを判断するので、タグ情報を用いた試験ではチェック出来ないＲＤＭＸの機能もチェック可能となる。
尚、図４６７では、試験用セルを発生するＳＢＭＥＳＨと、それを受信するＳＢＭＥＳＨとが別シェルフに存在するイメージで示しているが、ＭＥＳＨ−ＭＨ 間のＰＶＣ には発ＭＥＳＨが着ＭＨに含まれているものも存在する。すなわち、試験用セルを発生するＳＢＭＥＳＨと、それを受信するＳＢＭＥＳＨとが同一シェルフの場合もありうる。
また、試験用セルを受けるのは、１つのシェルフとは限らない。複数シェルフとなることもある。そして、それらが同一ＭＨに収容されるとも限らない。更に、図４６７では試験用セルを受けるシェルフをＳＢＭＥＳＨと示したが、これに限定されるものではなく、ＧＷＭＥＳＨの場合もある。よって以下では、単にＭＥＳＨと示す。
詳細は後述するが、本試験では発着両ＭＥＳＨに対して使用用ＤＡを指定する。本試験用ＤＡとして、以下の２通りの指定方法がある。
（１） 未使用のＤＡを指定する。
（２） 着ＭＥＳＨがそれまで扱っているＤＡを指定する。（ＳＢＭＥＳＨ の場合は、該ＳＢＭＥＳＨに収容されているＳＮＩ に既に割り付けらているアドレスを指定する）
上記（１） は、主にＭＥＳＨ−ＭＨ 間のＰＶＣ をメインに試験するものである。例えば、あるＭＥＳＨから他のＳＢＭＥＳＨの配下のどの加入者への通信も正常に行えない様なときに実行する試験である。以下、この場合のＤＡを「特定試験ＤＡ」と言うことにする。
上記（２） は、ＰＶＣ 試験というよりも、ＤＡ試験をメインにしている。例えば上記あるＭＥＳＨから上記他のＳＢＭＥＳＨ配下の加入者への通信はほぼ正常に行えるのであるが、唯一あるＤＡだけには正常に行えない様な時に実行する試験である。この場合のＤＡを「割付け済ＤＡ」と以下では言う。
また、試験用ＤＡは、個別アドレスタイプ、グループアドレスのいずれでも指定可能である。図４６８に、ＤＡの指定法とそのタイプ指定での試験についてまとめたものを示す。
本試験を行う時はＭＥＳＨを閉塞する必要はない。また、特定試験ＤＡを使用した試験の場合、試験用セルは着ＭＥＳＨからは出力されない。これに対し、割付け済ＤＡを使用した試験の場合、試験用セルが該ＤＡを含む着ＳＮＩ に送出される。よって、この場合は、該当する着ＳＮＩ は閉塞する。このように、着ＳＮＩ を閉塞するので、あるＳＮＩ から、上記閉塞された着ＳＮＩ へ向かうべきＰＤＵ がＳＢＭＥＳＨに流入しても、それは該ＳＮＩ が収容する着加入者には届かない。
以下に、ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験の手順を示す。この試験は、基本的にマスタ系に各コマンドを発行する。また、スレーブ系に発行してもそれなりに処理は行われるが、ＰＶＣ 試験結果要求コマンドに対する応答ステータスはマスタ系よりのものを使用してチェックする。なお、以下で「ｄｏｎ’ｔ ｃａｒｅ」と示したものは、たとえば、 ａｌｌ ０とする。
（１） 割付け済ＤＡを使用した試験の場合は、ＳＢＭＥＳＨにＳＮＩ 閉塞登録コマンドを発行し、被試験ＳＮＩ 閉塞を通知する。（該ＳＮＩ がＳＭＤＳ ＤＳ１／ＤＳ３に収容されている時はそのＤＴも閉塞する）
（２） 着ＭＥＳＨにＰＶＣ 試験開始指示コマンドを発行する。複数着ＭＥＳＨの場合は、それぞれ発行する。尚、発着が同一ＭＥＳＨのものには（３） で指定する。
被試験種別は、図４６８に示したケースＡ，Ｂ の時は「０２」を指定し、ケースＣ，Ｄ の時は「０３」を指定する。
送受信識別は「０２」を指定する。
被試験ＰＶＣ は「ｄｏｎ’ｔ ｃａｒｅ」とする。
加入者識別子は、ケースＡ，Ｂ の時は「ｄｏｎ’ｔ ｃａｒｅ」とし、ケースＣ，Ｄ の時は試験セル用ＤＡを含む着ＳＮＩ のＳＮＩ ナンバーを指定する。
試験セル用ＤＡは、ケースＡ，Ｂ の時は未使用の個別アドレスタイプ／グループアドレスタイプのものを指定し、ケースＣ，Ｄ の時は試験対象ＤＡを指定する。
試験セル用ＳＡは、ケースＡ，Ｂ の時は「ｄｏｎ’ｔ ｃａｒｅ」とし、ケースＣ，Ｄ の時は未使用の個別アドレスタイプのものを指定（誤課金防止のため）する。
（３） 発ＭＥＳＨに対してＰＶＣ 試験開始指示コマンドを発行する。
被試験種別は、ケースＡ，Ｂ の時は「０２」を指定し、ケースＣ，Ｄ の時は「０３」を指定する。
送受信識別は、通常は「０１」を指定し、自分が着ＭＥＳＨでもある時は「０３」を指定する。
被試験ＰＶＣ は、ケースＡ，Ｃ の時は送出先ＭＨのＭＨＩＤを指定し、ケースＢ，Ｄ の時は「ｄｏｎ’ｔ ｃａｒｅ」とする。
加入者識別子は、通常は「ｄｏｎ’ｔ ｃａｒｅ」とする。ただし、自分が着ＭＥＳＨでもある場合で、ケースＡ，Ｂ の時は「ｄｏｎ’ｔ ｃａｒｅ」とし、ケースＣ，Ｄ の時は試験セル用ＤＡを含む着ＳＮＩ のＳＮＩ ナンバーを指定する。
試験セル用ＤＡは、ケースＡ，Ｂ の時は未使用の個別アドレスタイプ／グループアドレスタイプのものを指定し、ケースＣ，Ｄ の時は試験対象ＤＡを指定する。
試験セル用ＳＡは、ケースＡ，Ｂ の時は「ｄｏｎ’ｔ ｃａｒｅ」とし、ケースＣ，Ｄ の時は未使用の個別アドレスタイプのものを指定（ 誤課金防止のため）する。
（４） ５秒以上のタイミングをとる。
（５） 発ＭＥＳＨにＰＶＣ 試験終了指示コマンドを発行する。
（６） 発ＭＥＳＨにＰＶＣ 試験結果要求コマンドを発行し、それに対する応答ステータスの試験結果をチェックする。自分が着ＭＥＳＨでもある時は、着ＭＥＳＨとしてのチェックも行う。
（７） 着ＭＥＳＨにＰＶＣ 試験終了指示コマンドを発行する。複数着ＭＥＳＨの場合はそれぞれ発行する。
（８） 着ＭＥＳＨにＰＶＣ 試験結果要求コマンドを発行し、それに対する応答ステータスの試験結果をチェックする。複数着ＭＥＳＨの場合はそれぞれ発行し、それぞれチェックする。
（９） 上記（１） で示した閉塞を解除する。
ケースＤ の場合は、着ＭＥＳＨにおいても試験用セルが試験セル用ＤＡを含む着ＳＮＩ全てに送出されるべくコピーされるが、この内チェック可能なのはＰＶＣ 試験開始指示コマンド内の加入者識別子で指定された着ＳＮＩ に対するものだけである。よって、この場合に全着ＳＮＩ に対する試験を行うためには、上記の（２） 〜（８） を全着ＳＮＩ の分繰り返すことになる。
１１．４．５ ＰＶＣ 試験結果のチェック
ＰＶＣ 試験結果要求コマンドに対する応答ステータスに含まれるＰＶＣ 試験結果表示部を図４６９に示す。
ＰＶＣ 試験には、２種（詳細には３種）あるが、どの試験時でも同一フォーマットである。また、図４６９の表はプリントアウトした場合の例を示しており、試験ＮＧ時に、同図に示すような表をプリントアウトする。ただし、例えばＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験を行ったのであれば、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験結果表示エリア（特定試験ＤＡ使用時、割付け済ＤＡ使用時共に）はプリントアウトしなくとも良い。
テストセル送出部障害表示エリア １６ ｂｉｔ は、テストセル送出部がテストセル送出不能状態にあるか否かを表す領域であり、送出不能の時はその要因を示す。送出が不能か否かは、以下のようにして表す。
１６ ｂｉｔが ａｌｌ ０パターン ：送出不能状態ではない（Ｏ．Ｋ．）
１６ ｂｉｔが ａｌｌ ０以外のパターン ：送出不能状態である（ＮＧ）
図４７０に一例を示す。同図において、Ｂ が１とは、テストセル送出が終了していないことを示す。尚、ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時の、自分が発ＭＥＳＨでないＭＥＳＨの場合は、本部１６ ｂｉｔは ａｌｌ ０である。
テストセル受信部障害表示エリア １６ ｂｉｔ は、テストセル受信部がテストセル受信不能状態にあるか否かを表す領域であり、受信不能のときはその要因を示す。受信不能か否かを、以下のようにして表す。
１６ ｂｉｔが ａｌｌ ０パターン ：受信不能状態ではない（Ｏ．Ｋ．）
１６ ｂｉｔが ａｌｌ ０以外のパターン ：受信不能状態である（ＮＧ）
図４７１に一例を示す。尚、ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時の、自分が着ＭＥＳＨでないＭＥＳＨの場合は、本部 １６ ｂｉｔ は ａｌｌ ０である。
ＳＮＩ−ＳＢＭＥＳＨ間 ＰＶＣ試験結果表示エリアは、図４６９の上段４行に示すように、１ブロック ４ｂｉｔ ×３２ブロック（図では、ｃｅｌｌ ０− ｃｅｌｌ ３１ と表示） に分割される。ハード的には、テストセル受信部の容量は ３２ ｃｅｌｌ分であり、本試験時はテストセルのみが受信される。各ブロック ４ｂｉｔ にて、テストセルを受信したか否か、及び受信した時はその内容の妥当性を示す。各ブロックのビットパターンが表す内容の概要を以下に示す。
４ ｂｉｔが ａｌｌ ０パターン ：受信し、内容も正常
４ ｂｉｔが ｀０００１’ パターン ：受信したが、内容が異常
４ ｂｉｔが ｀１０００’ パターン ：受信していない
尚、１回の試験ではテストセルは６個有り、本部のｃｅｌｌ ０− ｃｅｌｌ ５の領域に各結果が上記の様に表示される。それ以外のｃｅｌｌ ６− ｃｅｌｌ ３１ のブロックは ａｌｌ ０である。
また、ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時には、通常、本アドレス全体としてａｌｌ ０ とする。換言すれば、以下のことが言える。
全ブロックがａｌｌ ０ パターン ：Ｏ．Ｋ．
どこかにａｌｌ ０ 以外のパターンがある：ＮＧ
ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験結果表示エリア（特定試験ＤＡ使用時）も同様である。
尚、ＳＮＩ−ＳＢＭＥＳＨ間のＰＶＣ 試験時、もしくは、割付け済ＤＡを使用したＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時は、本エリアは全体としてａｌｌ ０ である。また、特定試験ＤＡを使用したＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時であっても、自分が着ＭＥＳＨでないＭＥＳＨの場合も本エリアは全体としてａｌｌ ０ である。
ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験結果表示エリア（割付け済ＤＡ使用時）も同様に３２ブロックに分割される。ただし、割付け済ＤＡを使用した試験なので、テストセルのみが受信されるとは限らない。たとえば、試験に無関係なＭＥＳＨから試験対象割付け済ＤＡでＰＤＵ が来ると、これもテストセル受信部で受信してしまう。テストセルは６個であるが、上記の様にテストセルのみの受信ではないので、ｃｅｌｌ ０− ｃｅｌｌ ３１ の全ブロックをチェック対象とする。
各ブロック ４ ｂｉｔにてテストセルを受信したか否かを表し、受信した時はその内容の妥当性を、また、非試験ＭＥＳＨからのｃｅｌｌの受信かどうかを示す。概要を以下に示す。
４ ｂｉｔが ａｌｌ ０パターン ：テストセルを受信し、内容も正常
４ ｂｉｔが ｀０００１’ パターン ：テストセルを受信したが、内容が異常
４ ｂｉｔが ｀１０００’ パターン ：テストセルも、非試験ＭＥＳＨよりのセルも受信していない。
４ ｂｉｔが ａｌｌ １パターン ：非試験ＭＥＳＨよりのセルを受信
尚、ＳＮＩ−ＳＢＭＥＳＨ間のＰＶＣ 試験時、もしくは、特定試験ＤＡを使用したＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時は、本エリアは全体としてａｌｌ ０ である。また、割付け済ＤＡを使用したＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時であっても、自分が着ＭＥＳＨでないＭＥＳＨの場合も本エリア全体としてａｌｌ ０ である。本試験の場合は、非試験ＭＥＳＨよりのセルのためにテストセルが受信できないことがある。このため、この試験では、他試験にはないリトライという概念がある。
以下に，試験種別毎にチェック方式を詳細に示す。
・ＳＮＩ−ＳＢＭＥＳＨ間のＰＶＣ 試験時
本試験に関連するＭＥＳＨは１個のみである。この時は該ＭＥＳＨは発ＭＥＳＨであり、かつ、着ＭＥＳＨでもある。
試験結果でソフトがチェックすべきは、テストセル送出部障害表示エリア、テスト受信部障害表示エリア、ＳＮＩ−ＳＢＭＥＳＨ間 ＰＶＣ試験結果表示エリアである。それ以外のエリアは無効であり、ソフト的にチェックの対象外とする．ただし、該無効エリアの ａｌｌ ０は保証している。本試験の場合は、チェック対象エリアが ａｌｌ ０であればＯ．Ｋ．であり、それ以外のパターンがどこかにあればＮＧである。図４７２に、本試験の結果のプリントアウトイメージを示す。
・ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時（特定試験ＤＡ使用時）
本試験に関連する発ＭＥＳＨは１個のみであるが、着ＭＥＳＨは複数個の場合がありうる。また、発ＭＥＳＨが着ＭＥＳＨの中の１個であることもあり得る。
試験結果でソフトがチェックすべきは、発ＭＥＳＨにおいてはテストセル送出部障害表示エリアであり、着ＭＥＳＨにおいてはテストセル受信部障害表示エリア、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験結果表示エリア（特定試験ＤＡ使用時）である。それ以外のエリアは無効であり、ソフト的にチェックの対象外とする。ただし、該無効エリアの ａｌｌ ０は保証している。本試験の場合、チェック対象エリアが ａｌｌ ０であればＯ．Ｋ．であり、それ以外のパターンがどこかにあればＮＧである。図４７３に、本試験のプリントアウトイメージを下に示す。
・ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時（割付け済ＤＡ使用時）
本試験の場合も、関連する発ＭＥＳＨは１個のみであるが、着ＭＥＳＨは複数個の場合がありうる。また、発ＭＥＳＨが着ＭＥＳＨの中の１個であることもありうる。
試験結果でソフトがチェックすべきは、発ＭＥＳＨにおいてはテストセル送出部障害表示エリアであり、着ＭＥＳＨにおいてはテストセル受信部障害表示エリア、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験結果表示エリア（割付け済ＤＡ使用時）である。それ以外のエリアは無効であり、ソフト的にチェックの対象外とする。但し、該無効エリアの ａｌｌ
０は保証している。
本試験の場合は、テストエリア送出部障害表示エリア、テストセル受信部障害表示エリアについては ａｌｌ ０であればＯ．Ｋ．であり、それ以外のパターンがどこかにあればＮＧである。ただし、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験結果表示エリア（割付け済ＤＡ使用時）に関しては少し複雑であり、具体例を下に示す。
・リトライ
本エリアがａｌｌ １ の場合。これはテストセル受信部で受信した３２ ｃｅｌｌ が全て非試験ＭＥＳＨからのものであることを示している。
・Ｏ．Ｋ．
本エリアがａｌｌ １パターンのブロックとａｌｌ ０ パターンのそれとの混在であること。すなわち、少なくとも１個以上の正常なテストセルの受信部があり、その他は非試験ＭＥＳＨからのセルで埋め尽くされた状態を示す。
・ ＮＧ
１回の試験に関わるテストセルの個数は６個である。そして、試験ＮＧの場合の本エリアのパターンは、３２ブロックの中のａｌｌ ０ であるブロックが６個未満であり、かつ、｀１０００’パターンであるブロックが１個以上存在するというものである。（その他に、ａｌｌ １ パターンであるブロックが存在しても、しなくても同等の扱いとする）これはテストセル受信部に３２ ｃｅｌｌ の受信がなく、かつ、テストセルを規定個数受信していないこと（テストセルに欠落があること）を示している。これ以外にも、内容が異常であるテストセルを１個以上受信した時もＮＧである。この場合の本エリアのパターンは、３２ブロックの中に｀０００１’パターンであるブロックが１個以上存在するというものである。（それ以外のブロックについては「ｄｏｎ’ｔ ｃａｒｅ」） 図４７４に、本試験のプラントアウトイメージを示す。
１１．４．６ ＭＨ−ＣＯＭの診断
（１） ＭＨ−ＣＯＭの診断機能
ＭＨ−ＣＯＭの診断機能としては、以下のものがある。
（ａ） 自己診断
▲１▼ 試験課用自己診断
▲２▼ 工事（Ｐ−ＯＮ）診断
▲３▼ ＢＣＰＲからの診断起動による自己診断
上記▲１▼から▲３▼の診断プログラムはほぼ同一である。
（ｂ） ＴＣＧ を用いた導通試験
ＴＣＧ によりテストセルを発生させ、ＭＨ−ＣＯＭ部からいったんＡＳＳＷにおいて当該ＭＨ−ＣＯＭにスイッチし、さらにＭＨ−ＣＯＭにてそのテストセルを折り返してＴＣＧ へ戻すことにより導通試験を行う。
ＳＢＭＥＳＨは、ＡＳＳＷのｓｉｄｅ ０，１双方とインタフェースしているため、折り返しパターンにも、以下の２つがある。
▲１▼ ＳＤＭＸ側で取り込んだテストセルをＲＭＵＸへ折り返す
▲２▼ ＲＤＭＸ側で取り込んだテストセルをＳＭＵＸへ折り返す
上記▲１▼、▲２▼の同時指定もある。
ＭＨ−ＣＯＭは受信したテストセルの透明性を完全に守って折り返す。通過するＴＣＧセルに対しては、処理を行わない。以下に、テストセルのＤＥＭＵＸ／ＭＵＸ について説明する。
（１） Ｓ →Ｒ 方向
・テストセルは、ＳＤＭＸ部のＳＭＬＰデータをデマックスするＤＭＵＸ−ＬＳＩで取り込まれる。従って、テストセルは、ＳＭＬＰへのデータと同じタグ値を持つ。ＶＰＩ／ＶＣＩ 値はＳＭＬＰへのセルとテストセルで異なる。
・ＳＭＬＰでは、ＶＰＩ／ＶＣＩ 値によりＳＭＬＰへのデータセルのみを取り込み、テストセルは廃棄する。
・Ｒ 側ＳＥＬ−Ｎ１では、ＳＤＭＸでデマックスされたセル（ ＳＭＬＰ へのセルとテストセルが混在）の中から、「Ｏビット」がセットされているセル（テストセルだけが「Ｏビット」がセットされている）だけをＲＭＬＰから受信したハイウェイへと多重する。つまり、ＳＥＬ−Ｎ１ではＶＰＩ／ＶＣＩ 値は「ｄｏｎ’ｔ ｃａｒｅ」である。
・ＲＭＬＰからのハイウェイに多重されたテストセルは、ＲＶＣＣによりＶＣＩ 変換されてＴＣＧ へと戻る。
（２） Ｒ →Ｓ 方向
・テストセルは、ＲＤＭＸ部のテストセル専用ＤＭＵＸ−ＬＳＩ（Ｒ−ＴＣＧ ＤＭＵＸ）によるＡＳＳＷからの ６２２ Ｍｂｐｓ ハイウェイより分離される。但し、分離はタグ値のみによって行われる（「Ｏビット」には無関係）ので、分離されたセルデータは、テストセルだけとは限らない。
・ＲＭＬＰでは、ＶＰＩ／ＶＣＩ 値によりＲＭＬＰへのデータセルのみを取り込み、テストセルは廃棄する。
・Ｓ 側ＳＥＬ−Ｎ１では、Ｒ−ＴＣＧ でＤＭＵＸされたセル（ ＲＭＬＰ へのセルとテストセルが混在）の中から、「Ｏビット」がセットされているセルだけを、ＳＭＬＰから受信したハイウェイへと多重する。つまり、ＳＥＬ−Ｎ１ではＶＰＩ／ＶＣＩ 値は「ｄｏｎ’ｔ ｃａｒｅ」である。
・ＳＭＬＰからのハイウェイに多重されたテストセルは、ＳＶＣＣによりＶＣＩ 変換されてＴＣＧ へと戻る。
（２） ＭＨＣＯＭ 自己診断の概要
図４７５に、ＭＨ−ＣＯＭの自己診断機能に関する概要をまとめる。
（２）−１ ＴＰ について
ＴＰには、一試ＴＰ、三試ＴＰ、交事ＴＰの３種類がある。ＴＰは、電源投入時・ＨＳＦ０５Ａ前面のリセットスイッチ押下により起動されるが、どのＴＰが起動されるかはＨＳＦ０５Ａ上のディップスイッチの設定による。ＴＰによる診断結果は、ＨＳＦ０５Ａ上の７ ｓｅｇ． ＬＥＤにより表示される。
（２）−２ ＤＰ について
オンライン診断は、ＡＣＴ 系よりＯＵＳ 系に対して起動される場合と、ＯＵＳ 系に直接起動される場合とがある。起動の契機は以下の通りである。
起動ｉ） ＡＣＴ系よりＯＵＳ 系に対して起動される場合
▲１▼他系障害検出後（診断結果は、ＡＣＴ 系に通知され、ＡＣＴ 系ＣＯＭ−Ｅ−ＭＳＣＮにてソフト通知）
ｉｉ） ＯＵＳ系に直接起動される場合
▲１▼ 自系障害検出後
▲２▼ 診断コマンド入力（診断結果は、ＯＵＳ 系ＬＡＰ で、ＣＯＭ−Ｅ− ＭＳＣＮ にてソフト通知）
（３） 診断結果通知
（３）−１ ＤＰ 実行結果
ＤＰ実行後、図４７６に示すように、ＤＰ結果、（ＯＫ／ＮＧ， レングス、詳細） を自系起動の場合は自系ＣＯＭ−Ｅ−ＭＳＣＮにて通知し、他系から起動された場合は、系間通信により他系に通知し、その他系のＣＯＭ−Ｅ−ＭＳＣＮにてソフト通知する。
ｉ） ＲＥＳＵＬＴ ：被疑ＰＷＣＢ（ＮＧ ＰＷＣＢ） を設定する。（図４７７参照）
ｉｉ） レングス：診断ＮＢの詳細情報を何バイトで示すかを明記する。（図４７８参照）
ｉｉｉ） 結果 ：レングスで示された長さの詳細ＮＧ情報を示す。（図４７９参照）１１．４．７ ＬＰ部の診断
ＬＰ部の診断について以下に示す。
この診断の主な項目を以下を示す。
▲１▼ ＩＮＦ インタフェース試験
▲２▼ ＬＰ部機能試験
上記▲１▼は、診断プログラムが行うものであり、ＢＳＧＣの診断の冒頭で行われるＩＮＦ インタフェース試験と同等のものである。
▲１▼は、大きく分けると、以下の２つからなる。
（１） ＣＣ アクセス ライト／リード試験
（２） ＤＭＡ 転送試験
それら試験の詳細パフォーマンスを図４８０に示す。なお、同図には、純粋に結果を表示している部分のみを示している。また、ＡＰＩＤ等の部分は除いてある。同図において、「＊１ 」が診断がＯ．Ｋ．かＮＧかを示すエリアである。その領域は８ビットであり、ａｌｌ ０ パターンがＯ．Ｋ．を示し、ａｌｌ １ パターンがＮＧを示す。診断がＯ．Ｋ．の場合は、「＊１」以外のエリアは「ｄｏｎ’ｔ ｃａｒｅ」扱いとする。一方、上記診断がＮＧの場合は。「＊１」以外のエリアかが意味を持つ。
フェーズ・ナンバー・エリア、サブフェーズ・ナンバー・エリア、テストナンバー・エリアには、ＮＧとなったフェーズ・ナンバー、サブフェーズ・ナンバー、およびテストナンバーがそれぞれ二進、ｂｉｔ 右詰めで表示される。
尚、フェーズ・ナンバーは、自律診断としてのフェーズ・ナンバーであり、ＳＢＭＥＳＨ ＬＰ 部の診断としてのそれではない。
被疑プライオリティ表示エリアは、図４８０に示すように、ｈｏｍｅ系とｍａｔｅ系に大別され、更に各ＰＷＣＢ対応（４ ｂｉｔ 毎）に分割される。例えば、＃Ｏ 系に診断をかけている場合、ｈｏｍｅ系とは＃０ 系であり、ｍａｔｅ系とは＃１ 系である。前述したように、ＬＰ部とＭＨ−ＣＯＭ部との間には系間交絡があるので、ｍａｔｅ系のＰＷＣＢが被疑ＰＷＣＢとなることもある。各ＰＷＣＢ対応に被疑ＰＷＣＢか否か、被疑ＰＷＣＢの場合はその被疑プライオリティが二進、 ｂｉｔ右詰めで表示される。
同エリアにおいて、ａｌｌ ０ は被疑ＰＷＣＢでは無いことを意味する。十進で表現した場合、１が最も疑わしいこと（被疑プライオリティが最も高い） を意味し、以下２，３，・・・と続く。ただし、中にはプライオリティをつけることができない場合もあり、その場合は同一プラオリティでの通知を行っている。タイムアウト時は、ＬＰ部よりの診断結果通知ステータス待ち状態を解除し、被疑ＰＷＣＢの指摘を行う。
尚、前述したが、ＬＰ部のＩＮＦ ＭＳＣＮのＮＧ ｂｉｔパターンによっては（ＬＰ 部・ＭＨ−ＣＯＭ部のいずれが障害かの判定がつかないので）、ＬＰ部・ＭＨ−ＣＯＭ部の両者に対して診断を行う場合がある。
ＬＰ部はＩＮＦ 経由で、ＭＨ−ＣＯＭ部はＬＡＰ 経由でそれぞれ診断を行うことになるが、上記の様に両者に対して行う場合は、両者同時に診断を行わない。すなわち、いずれかの診断を先に行い、該診断が終わるまで残った方の診断は起動しない。
この理由は、以下の例で説明する。たとえば、ＭＨ−ＣＯＭ部の診断の中の一環として、ＬＰ部へ送出されるデータのパリティをくずす様な疑似障害試験が行われる。（これは、ＭＨ−ＣＯＭ部内のパリティチェッカがＮＧを検出することを確認するものであるが、そのデータがＬＰ部にも送出されてしまう）このとき、同時にＬＰ部の診断が行われており、その一環としてのＭＨ−ＣＯＭ部よりのデータのパリティチェックがＯ．Ｋ．であることを期待したテストが行われていたとすると、そのテストがＮＧとなってしまうためである。
上記▲１▼でＮＧがあった場合は、上記▲２▼を行わない。また、▲１▼は（１） と（２） にわかれるが、（１） でＮＧの場合は（２） を行わない。
上記▲２▼は、ＬＰ部のμ−ｐが行う自律診断であり、複数個のフェーズ、サブフェーズ、テストよりなるが、あるテストでＮＧとなると、その時点で自律診断は打ち切られ、診断結果通知ステータスが送出される。
１１．５ ＭＳＣＮ
ＳＢＭＥＳＨ に関するＭＳＣＮとしては、以下の２つがある。
▲１▼ ＭＨ−ＣＯＭ部に関するもの
▲２▼ ＬＰ部に関するもの
上記▲１▼はＬＡＰ 経由で、▲２▼はＩＮＦ 経由でソフトにインタフェースする。以下に各々について示す。
１１．５．１ ＭＨ−ＣＯＭのＭＳＣＮ
前述したように、ＭＨ−ＣＯＭのＭＳＣＮは、簡易ＬＡＰ 経由で通知されるＥ−ＭＳＣＮである。Ｅ−ＭＳＣＮは、基本的に差分通知によりＢＣＰＲへと送られる。
ＳＢＭＥＳＨの場合、Ｅ−ＭＳＣＮに収容される障害は全てＭＨ−ＣＯＭに関するものである。ＬＰに関する障害情報は一切含まない。ＭＨ−ＣＯＭの障害情報だけということは、ＳＢＭＥＳＨのＭＳＣＮは全て共通部Ｅ−ＭＳＣＮ（ＣＯＭ−Ｅ−ＭＳＣＮ）であることを意味する。すなわち、個別部情報はない。ＭＨ−ＣＯＭのＥ−ＭＳＣＮには、ＮＧ−ＯＲ ／詳細の区別はない。（全てが詳細ポイントである）ＢＣＰＲは、個々のポイントの内容に応じてアクションをとる。
▲１▼ ＭＨ−ＣＯＭ Ｅ−ＭＳＣＮ のフォーマット
ＭＨ−ＣＯＭのＥ−ＭＳＣＮは、図４８１に示すように、２５６ ｒｏｗ ×８ ｂｉｔ ｍａｐ である。そして、２５６のｒｏｗはいくつかの領域に分割され、ＢＣＰＲにとって障害発生時のアクション種別毎にまとまって収容されている。Ｅ−ＭＳＣＮは差分通知であるが、同図に示すフォーマットのなかのどれか１ビットでも変化したならば、２５６ｒｏｗ 全てをＢＣＰＲへ通知する。
Ｅ−ＭＳＣＮは、Ｅ−ＭＳＤ により１ワード（２ ｒｏｗｓ）単位でマスクの指定が可能である。マスクされたビットが変化しても通知は行わない。また、マスクされていないビットの変化によりマスクされたビットも同時に送出される場合（通常、そのような場合が多い）、そのビットは「ＯＫ」として通知される。
Ｅ−ＭＳＣＮの極性は、「ＯＫ」で”０” 、「ＮＧ」で”１” とする（ＮＧ でセットされる）。表中の” あき” 領域の極性は”０ ”に保証されている。
障害情報表示のＥ−ＭＳＣＮポイントは、ＭＨ−ＣＯＭを構成する各ＰＷＣＢに配置されたチェッカの出力をＨＳＦ０５ＡのμＰ で編集した結果として表示される。各チェッカでは保護はとっておらず、一度でもＮＧが検出されたならばμＰ よりのフォールト・リセット（ｆａｕｌｔ ｒｅｓｅｔ ）指示かくるまで結果を保持する。一方、μＰ はこれらのチェッカを一定周期で監視しており、チェック結果をリードしてフォールト・リセットをかける動作を繰り返している。この監視法で二回連続してＮＧが検出されたならば、そのチェッカのある箇所で障害が発生したと認識して、そのチェッカの関係するＥ−ＭＳＣＮポイントを「ＮＧ」にセットする。チェッカの監視周期はチェッカの内容に応じて異なる。
以下に、個々の領域について、その詳細内容を示す。
（１） ＭＨ−ＣＯＭ制御ＭＳＤ エコーバック領域（０ 〜３５ ＲＯＷ）
本領域には、ＭＨ−ＣＯＭ制御用ＭＳＤ（Ｅ−ＭＳＤ）のエコーバックが収容される。収容時の極性は反転しない（Ｅ−ＭＳＤ と同じ極性） 。
（２） 装置状態表示領域（３６〜３９ ＲＯＷ）
本領域では、ＭＨ−ＣＯＭの障害情報ではなく、ＡＣＴ の状態やクロック選択などの装置状態に関する情報を収容する。
（３） 他系障害表示領域（４０ 〜４５ ＲＯＷ）
本領域は、他系ＭＨ−ＣＯＭの障害情報が収容されている。他系障害情報は、ＭＨ−ＣＯＭ間の系間通信リンク、あるいは別線で通知される。本領域に収容される障害が発生し、その系がＡＣＴ である場合は、ＡＳＳＷの系切り換え契機となる。
（４） 自系障害表示領域（４６ 〜５５ ＲＯＷ）
本領域は、自系ＭＨ−ＣＯＭの障害情報が収容されている。本領域に収容される障害が発生し、その系がＡＣＴ である場合は、ＡＳＳＷの系切り換え契機となる。
（５） ｗａｒｎｉｎｇ 表示領域（７２ 〜８３ ＲＯＷ）
本領域には、ＭＨ−ＣＯＭ内の警報情報が収容される。主に、ＭＨ−ＣＯＭ内のハイウェイデータを蓄積するバッファに関するバッファ ｆｕｌｌ／ｃｅｌｌ廃棄発生表示である。本領域に収容されるビットのセットは、ＡＣＴ 系であっても、直接ＡＳＳＷの系切り換え契機とはならない。
（６） 診断結果表示領域（８４ 〜９９ ＲＯＷ）
本領域には、ＭＨ−ＣＯＭに対するオンライン ＤＰ の実行結果が収容される。
（７） 統計情報表示領域（１００〜１１９ ＲＯＷ）
本領域には、ＭＨ−ＣＯＭ内の各種統計データが収容される。統計データは主に各マルチプレクサ／デマルチプレクサでのセル通知数・廃棄数である。
１１．５．２ ＬＰ部の ＭＳＣＮ
ＬＰ部の ＭＳＣＮ には、以下の２種類がある。
（１） ＩＮＦ ＭＳＣＮ
（２） 詳細 ＭＳＣＮ
前述したように、ＳＢＭＥＳＨのＬＰ部において障害が発生すると、ＩＮＦ 割り込みでソフトに通知される。ソフトは、その割り込みに対してＭＳＣＮ読み取りコマンドを発行するが、そのコマンドに対する応答で得られるのが、図４５０に示したＩＮＦ ＭＳＣＮ ３２ ｂｉｔ である。
ソフトは、このデータから障害種別を認識するが、その時、必要に応じて、更に詳細な情報を得るために、詳細障害問い合わせコマンドを発行する。このコマンドに対する応答として得られるが、詳細ＭＳＣＮである。
・詳細ＭＳＣＮ
図４８２に、詳細ＭＳＣＮ収容概念を示す。
ＬＰ部は、ＨＭＨ００Ａ−ＨＭＨ０６Ａ， ＨＬＭ００Ａ， ＨＬＭ０１Ａ， ＨＬＰ０２Ａ の１０枚のＰＷＣＢよりなる。各ＰＷＣＢにはそれぞれ１２８ビットが割り付けられ、同図の順でならんでいる。
各ＰＷＣＢのエリアは、同図に示すように、各種チェッカのチェック結果が収容されているＭＳＣＮエリア６４ビットと、該チェッカに対する疑似障害ポイントのエコー・バックが収容されているＭＳＤ エコー・バックエリア６４ビットよりなる。
ＭＳＣＮエリア６４ビットは上記のように、１６ ｂｉｔ×４ ブロックに区分される。
１１．６ ＭＳＤ
ＳＢＭＥＳＨに関するＭＳＤ としては、以下の２種類がある。
▲１▼ ＭＨ−ＣＯＭ部に関するもの
▲２▼ ＬＰ部に関するもの
上記▲１▼は、ＬＡＰ 経由でソフトとインタフェースととり、上記▲２▼は、ＩＮＦ 経由でソフトをインタフェースをとる。
１１．６．１ ＭＨ−ＣＯＭのＭＳＤ
ＭＨ−ＣＯＭに関するＭＳＤ は、局内通信ＬＡＰ に収容され、ＢＣＰＲからＢＳＧＣを介してＭＨ−ＣＯＭ上のＭＳＤ テーブルをアクセスする。局内通信ＬＡＰ によるＭＳＤ をＥ−ＭＳＤ と呼ぶ。ＳＢＭＥＳＨに対するＥ−ＭＳＤ は、ＭＨ−ＣＯＭに関するＭＳＤ ポイントのみを収容する。
▲１▼ ＭＨ−ＣＯＭ Ｅ−ＭＳＤのフォーマット
ＭＨ−ＣＯＭのＥ−ＭＳＤ は、図４８３に示すように、２５６ｒｏｗ×８ ｂｉｔ ｍａｐ である。２５６のｒｏｗ はいくつかの領域に分割され、各々のＥ−ＭＳＤ ポイントの意味づけに応じて区別して収容されている。ＢＣＰＲは、Ｅ−ＭＳＤ に対する操作を行う時は、操作対象ビットだけでなく、２５６ ｒｏｗ ×８ ｂｉｔ 全ての領域をＭＨ−ＣＯＭに対して、ＣＯＭ−Ｅ−ＭＳＤコマンドによって送出する。コマンドを受信したＭＨ−ＣＯＭは、受信したＥ−ＭＳＤ テーブルを前回受信したものと比較し、変化している部分全てを新しい設定と認識する。従って、ＢＣＰＲは、操作対象でないポイントに対しては、前回送出したＥ−ＭＳＤテーブルと同じ値をセットする。
Ｅ−ＭＳＤ の極性は、“０”でリセッし、“１”でセットである。Ｅ−ＭＳＤ テーブルの一部の領域はＥ−ＭＳＣＮへエコー・バックされる。この時もＥ−ＭＳＤ の極性は保たれる。以下に、図４８３に示すＭＨ−ＣＯＭＥ−ＭＳＤ の個々の領域について、その詳細を示す。
（１） ＭＨ−ＣＯＭ制御Ｅ−ＭＳＤ 領域（０〜３５ ＲＯＷ）
本領域には、ＭＨ−ＣＯＭ制御用Ｅ−ＭＳＤ が収容される。本領域はＥ−ＭＳＣＮへエコー・バックされる。図４８４に本領域の収容を示す。また、図４８５および図４８６に本領域の各ポイントの内容を示す。
（２） 統計用閾値設計領域（３６ 〜５１ ＲＯＷ）
本領域には、ＭＨ−ＣＯＭ内の各種統計機能に対する閾値を収容する。図４８７に本領域の収容を示す。また、図４８８および図４８９に、本領域の各ポイントの内容を示す。
（３） ＣＯＭ−Ｅ−ＭＳＣＮ マスクパターン設定領域（１８０〜１９５ ＲＯＷ）
本領域にはＥ−ＭＳＣＮに対するマスクパターンが収容される。マスクは１ワード（＝２ｒｏｗ ＝１６ ｂｉｔ） 単位で、Ｅ−ＭＳＣＮの全ての領域に対して設定・解除ができる。マスクを指定されたＥ−ＭＳＣＮポイントは「ＯＫ」に固定される。また、マスクを指定されたＥ−ＭＳＣＮポイントに関して障害が発生、あるいはそのポイントの極性が反転するべき事象が発生しても、Ｅ−ＭＳＣＮ通知（差分通知）は行わない。但し、マスクされているポイントであっても、Ｅ−ＭＳＣＮ読み出し要求コマンド（ＣＯＭ−ＥＭＳＣＮ−ＤＡＴ−ＲＱ）に対しては、マスクはないものとして、その時点でのカレントデータを返送する。また、初期設定直後、ＢＣＰＲよりマスクパターンの指定があるまでは、Ｅ−ＭＳＣＮの全フィールドに対してマスクがかかっている状態となる。
図４９０に、本領域の収容を示す。また、図４９１に、本領域のマスク指定ポイントの内容を示す。
１１．６．２ ＬＰ部のＭＳＤ
ＬＰ部は、ＨＭＨ００Ａ〜ＨＭＨ０６Ａ， ＨＬＭ００Ａ， ＨＬＭ０１Ａ， ＨＬＰ０２Ａの１０枚のＰＷＣＢよりなる。各ＰＷＣＢには、それぞれ１６ビット分のエリアが割り付けられている。各ＰＷＣＢ共にほとんどのＭＳＤ ポイントは診断時に使用する疑似障害用である。したがって、ＬＰ部のＭＳＤ ポイントの診断は、μ−ｐが自律で行うものなので、ファームウェアだけが制御可能であればよく、ソフトよりは制御不可としている。
１１．７ 課金・統計処理
１１．７．１ 概要
ＳＢＭＥＳＨに関する上記処理としては、以下の５つがある。
▲１▼ ＭＨ−ＣＯＭ部における統計処理
▲２▼ ＬＰ部における課金処理
▲３▼ ＬＰ部におけるプロトコルパフォーマンスモニタ処理
▲４▼ ＬＰ部におけるネットワークデータコレクション処理
▲５▼ ＬＰ部における各種セル数の処理（トラフィック制御）
上記▲１▼は、ＬＡＰ 経由でソフトとのインタフェースを行い、上記▲２▼以降は、ＩＮＦ経由でソフトにインタフェースする。
▲１▼ ＭＨ−ＣＯＭの統計処理
ＭＨ−ＣＯＭにおける統計処理は、下記の位置について行うことが出来る。
（１） ＳＤＭＸ部（デマックス機能 ６００Ｍｂｐｓ→１５５Ｍｂｐｓ 部）
ＳＢＭＥＳＨにおいては、ＭＨ−ＣＯＭでデマルチプレクスは行わないため、ＲＤＭＸ部の統計処理はない。
（２） ＳＭＵＸ ＲＭＵＸ 部（マックス機能、１５５Ｍｐｂｓ →６００Ｍｐｂｓ 部）
（３） ＬＡＰ 終端 ＤＯＷＮ側（デマックス機能 ６００Ｍｂｐｓ→１５５Ｍｂｐｓ 部）
（４） ＬＡＰ 終端 ＵＰ 側（マックス機能 １５５Ｍｂｐｓ→６００Ｍｂｐｓ 部）
（５） Ｒ−ＴＣＧ 部（テストセル・マックス／デマックス部）
図４９２に、統計処理のシーケンスを示す。
（１） 統計処理シーケンス
統計情報の収集・通知は、ＣＯＭ−Ｅ−ＭＳＤ 指示／ＣＯＭ−Ｅ−ＭＳＣＮ 通知による。統計契機は、時計設定（１５分）指示でカウントデータ退避、その後読出要求によりＢＣＰＲへ通知する。以下にシーケンスを示す。
（１） バッファ閾値設計を各回線マックス／デマックス毎に行う。
（２） 統計開始指示（各回線マックス／デマックス毎）により統計開始。
（３） 面切替え（１５分）指示によりカウントデータ退避、同時にカウンタリセット。
（４） 統計情報読出要求により統計データを通知する。
（５） 上記（３） 〜（４） を繰り返す。
（２） 統計情報収集異常について
統計処理において局内通信に簡易ＬＡＰＤプロトコルを使用する上で注意すべき点を説明する。
リンクリセットが生じた場合、ＮＳ（ソフトコマンドの番号チェック用シーケンスナンバー）が初期化される。この為、同一コマンドの二重設定といった弊害が生じる。図４９３に、ＭＨ−ＣＯＭの統計処理の収集が異常となる例を示す。
ＢＣＰＲは、時計設定のＡＣＫ が返送されないためにＵＩタイムアウトとなりリンク再確立後、再び時計設定のコマンドを送出する。この時、ＮＳは初期化され、装置側でのＮＳ番号チェックも初期化されているので、装置側ではコマンドの重複とはみなせず二重設定してしまう。この面切替えの二重設定が生じると、１５分間隔の統計データの収集に誤差が生じてしまう。そこで以下の様な保護をＭＨ−ＣＯＭの統計処理のアプリケーションで取ることとする。
（１） 統計処理開始後、面切替え指示の後に読出要求が無い場合、次の面切替え指示は無視する。
（２） ソフトは、統計処理を行っている回線に対しては、面切替え指示後必ず統計情報読出要求を発行すること。
図４９４に、統計処理異常時の処理シーケンスを示す。
次に、上記▲２▼〜▲５▼についてのシーケンスを説明する。
図８３６は、上記（２） 〜（５） についてのシーケンスを説明する図である。
プロトコル・パフォーマンス・モニタ、ネットワーク・データコレクション等の各種カウンタは、ハード的には二面構成であり、ソフトよりの収集面切替え要求コマンドにより、そのハードアクセス面が切り替えられる。
上記カウントでは、ソフトは毎時００分、１５分、３０分、４５分にＳＢＭＥＳＨ ＬＰ 部に対して収集面切替え要求コマンドを発行し、本切替えより次の切替えまでの１５分以内に、各種カウント値を読み出す。
尚、上記では、パフォーマンス情報要求コマンド、トラフィック・メジャーメント情報要求コマンド、廃棄セル数要求コマンドの順で示したが、この順序は単なる１例であり、規定するものではない。ただし、各コマンド（収集面切替え要求コマンドも含む） は「秒単位」の間隔をおいて発行すること。（コマンド群として集中して発行されると、ファームウェアが輻輳するため）
統計時刻情報コマンドも上記の様に１５分毎に発行する。本コマンドでは、ファームウェアが管理している時計を補正するのみである。他コマンドとの位相関係に特に規定はない。（ただし、他コマンドとの間隔は「秒単位」とする）
以上は全てソフトよりの制御になるが、この他にハード自律でソフトに送出されるステータスとしては、以下の４つがある。
（１） 課金データ通知
（２） プロトコル・パフォーマンス・ログ通知
（３） トラフィック・メジャーメント・ログ通知
（４） プロトコル・パフォーマンスモニタに関する ＴＣＡ通知
（１） は、基本的には１分毎に送出される。（２） および（３） は、ログを要するエラーが発生する毎に送出される。ただし、ハード的にある程度のフィルタがかかっており、最も頻繁にログが通知されるときでもその間隔は「秒単位」となる。（４） は、エラーカウントが閾値を超過する毎に送出される。
１１．７．２ 課金処理
課金データは、基本的には１分毎に課金データ通知ステータスにより、ハード自律でソフトへ通知される。ただし、その１分間にセルの着信が一切無く、従ってソフトへ通知すべき課金データも無い場合は、課金データ通知ステータスは送出されない。
ＴＲ−７７５では課金に際して、以下の各データを収集するように指示している。
（１） ＤＡ
（２） ＳＡ
（３） ＳＮＩアドレス
（４） ｃｏｎｄｉｔｉｏｎ ｃｏｄｅ
（５） Ｌ２ ＰＤＵ カウント
（６） Ｌ３ ＰＤＵ カウント
（７） データ収集時刻
また、将来のＬＡＴＡ間通信を考慮し、キャリアに関する情報も収集する。
上記（１） 〜（７） の個々のパラメータおよびキャリアに関する情報と、課金データ通知ステータス内のパラメータとの対応を以下に示す。
上記（１） のＤＡはステータス中には独立パラメータとしては定義されていない。また、ステータス中のＭＨＡＴ， ＭＨＩＤ， ＭＥＳＨＩＤ， ＳＮＩ， ＩＤ， アドレスＩＤよりソフトが求める。
上記（２） のＳＡは、ＳＡそのものがステータスに含まれている。
上記（３） のＳＮＩ アドレスは、ＴＲ−７７５に示されている求め方に従ってソフトが求める。（ステータス中には独立パラメータとしては定義されていない）
上記（４） のｃｏｎｄｉｔｉｏｎ ｃｏｄｅは、エラー無Ｌ３−ＰＤＵでは「０」で、エラー有Ｌ３−ＰＤＵでは、エラー種別に従ってＴＲ−７７５に定義されているが、ＳＢＭＥＳＨのハードはエラー無Ｌ３−ＰＤＵに対しのみ課金処理を行うので、該コードを「０」とする。該コードはソフトが付与する。
上記（５） 〜（７） のＬ２／Ｌ３ ＰＤＵ カウント、データ収集時刻、及びキャリアに関する情報はそれら情報そのものがステータスに含まれている。
全体のデータ量は、直前の１分間でのセル着信数等に依存し、一定量とはならない。よって、それらデータが課金データ通知ステータスの１つのメッセージに収まりきれない場合は、複数の前記ステータスが送出される。
ハード的には、課金データ蓄積ＲＡＭ は二面構成であり、ソフトに送出されるものは、その時点でのハード非アクセス面（凍結面）に蓄積されているデータである。課金データ通知ステータス中には、二面の内のいずれの面に蓄積されていたデータなのかを示すパラメータがある（ブロック・ナンバー）。また、上記の様に全体としての課金データが複数個のステータスで通知されうるため、シーケンス・ナンバーもパラメータとして存在する（０〜４０９５が使用される）。
全ての課金データ送出後にファームウェアより課金転送終了ステータスが送出される。この課金転送終了ステータスに対し、ソフトより課金受信終了コマンドが送出され、更に、そのコマンドに対して課金受信終了応答ステータスをファームウェアが送出することで一連の課金データの送受が完了する。
正確には、ソフトよりの課金受信終了コマンド中には受信結果パラメータがあり、それがＡＣＫ を示している時は「Ｏ．Ｋ．」であり、ファームウェアが課金受信終了応答ステータスを送出して完了となる。ファームウェアは、更に課金データ蓄積ＲＡＭ の送出完了面のクリアを行う。
課金受信終了コマンド中の受信結果パラメータがＮＣＫ を示している時は「ＮＧ」であり、課金データの再送を行う。本再送では全ての課金データが再送される。（これに限らず、何の契機での再送であっても、全課金データの再送となる）
また、ソフトが課金データ通知ステータス受信中にシーケンス・ナンバーの異常（抜け）を検出した場合は、それを契機とし（課金転送終了ステータス受信前でも）受信結果パラメータがＮＣＫ である課金受信終了コマンドを送出する。ファームウェアは、そのコマンドを受信すると、課金データの再送を行う。また、ファームウェアは、課金転送終了ステータスを送出すると、２００ｍｓ のタイマを起動し、ソフトよりの課金受信終了コマンドを待つ。
タイムアウトした場合は課金データの再送を行う。その再送においてもタイムアウトした場合は、以降同様に無限回のリトライを行う。ただし、基本的には１分周期の課金データ送出であるので、再送処理はこれを越すことはせずに打ち切ることになる。
前記の様に、課金データ通知ステータスの中にはデータ収集時刻パラメータが含まれているが、再送する場合のそれは、再送前の（以前に送った）課金データ通知ステータスのそれと同じ値である。
課金転送終了ステータス中にもデータ収集開始時刻パラメータがあるが、その値は、該課金転送終了ステータスに先立つ課金データ通知ステータス中のデータ収集時刻パラメータの値より１分以内である。
課金部のハード構成より、「ＳＡ＋キャリア情報」の組み合わせは２５６種までの対応となっている。これを超過する場合は、直前の課金データ蓄積ＲＡＭ の面切り替え時から１分が経過していなくとも面切り替えを行い、課金データ通知ステータスの送出を行う。
以上はファームウェア自律での課金データ送出についてであるが、この他にソフトよりの問い合わせによるものがある。例えば、ある電番を削除することに伴う精算処理用である。
この場合は、ソフトより課金精算データ転送要求コマンドを発行する。本コマンド化には精算対象電番がパラメータとして含まれている。ファームウェアは、これを受けても直ちに対応課金データを送出することはせず、課金精算データ転送応答ステータスを送出するだけである。対応課金データを送出するのは、本コマンド受信後の初めての課金データ蓄積ＲＡＭ の面切り替えを行った後である。
通常の課金データ通知ステータス送出に先立ち、対応課金データを課金精算データ通知ステータスとして送出する。１分以内に複数個の電番の精算を要求されていた場合は、それらの対応課金データはこの時まとめて送出される。また、対応課金データが０であった場合は、対応課金データが無いことを示す情報を送出する。
本ステップにおいても、課金データ通知ステータスと同様に、ブロック・ナンバー、シーケンス・ナンバーのパラメータがあり（シーケンス・ナンバーは、本ステータスの後に送出される課金データ通知ステータスのそれと通番として付与される）複数メッセージにもなりうる。ここで、課金精算データとしての最終なのか、そうでないかは、終了通知パラメータに反映される。また、精算対象電番もパラメータとして含まれている。
再送に関する考え方は通常の場合と同じであり、精算データも含めた全データの再送となる。課金データのソフトに対する送出領域であるが、基本的にはＩＮＦ初期データ登録コマンドで通知された領域を使用する。ファームウェアが、この領域が不足したと認識すると、ソフトに対して課金バッファ要求ステータスを送出し、ソフトより課金バッファ登録コマンドにて通知された領域を使用する。
課金バッファ要求ステータスに対して、ソフトから課金バッファ登録コマンドによる領域通知が無い場合は課金データは廃棄される。ファームウェアは、課金バッファ要求ステータス送出と同時に１０秒のタイマをはる。タイムアウト時は一度だけリトライする。それでもソフトよりの通知が無いと廃棄とする。
１１．７．３ プロトコル・パフォーマンスモニタ処理
ＳＢＭＥＳＨでは、ＴＲ−７７４に従ったプロトコルパフォーマンスモニタ処理を行っている。この処理については、６章に示したが、若干の追加説明を行う。プロトコル・パフォーマンスモニタ処理に関しては、以下の３つが必要となる。
（１） １５分毎の各種カウント値の保存
（２） エラーカウント値が閾値を超えた場合のＴＣＡ 発生
（３） エラーログの発生
ハード的には、各種カウンタはそれぞれ二面構成であり、ソフトよりの収集面切替え要求コマンドにより面切替えが行われる。そして、ソフトは次の該コマンド発行までの１５分間に、それまでの１５分間でのカウント値をパフォーマンス情報要求コマンドにより吸い上げる。 ＴＲ−７７４ で規定されている１５分毎の各種カウント値の保存はソフトで行う。
パフォーマンス情報要求コマンドに対する応答ステータスの処理では、Ｌ２に関するバースティエラーアルゴリズムは行わず、Ｌ２ ＃Ｂａｄ ｉｎｔｅｒｖａｌｓ， Ｌ２ ＃ｉｎｔｅｒｖａｌｓ， Ｌ２ Ｂｕｒｓｔｙ Ｅｒｒｏｒ Ｑｕｏｔｉｅｎｔは「ｄｏｎ’ｔ ｃａｒｅ」として扱う。また、ＴＲ−７７４において具体的に規定していない部分を、以下のようにする。
Ｌ３−ＰＤＵ Ｔｒａｎｓｆｅｒｒｅｄ Ｃｏｕｎｔ（発側）：ネットワークデータコレクションの一環としてカウントしている値
Ｅｒｒｏｒｅｄ Ｌ３−ＰＤＵ ｃｏｕｎｔ（発側）：プロトコル・パフォーマンスモニタの一環としてカウントしているＬ３のＳｕｍ ｏｆ Ｅｒｒｏｒｓ カウント値と個別カウント値の和
Ｌ２−ＰＤＵ Ｔｒａｎｓｆｅｒｒｅｄ Ｃｏｕｎｔ（発側）：ネットワーク・データコレクションの一環としてカウントしている値
Ｅｒｒｏｒｅｄ Ｌ２−ＰＤＵ ｃｏｕｎｔ（発側）：プロトコル・パフォーマンスモニタの一環としてカウントしているＬ２のＳｕｍ ｏｆ Ｅｒｒｏｒｓ カウント値
Ｌ３−ＰＤＵ Ｔｒａｎｓｆｅｒｒｅｄ Ｃｏｕｎｔ（着側）：ネットワーク・データコレクションの一環としてカウントしている値
Ｅｒｒｏｒｅｓ Ｌ３−ＰＤＵ ｃｏｕｎｔ（着側）：０
Ｌ２−ＰＤＵ Ｔｒａｎｓｆｅｒｒｅｄ Ｃｏｕｎｔ（着側）：ネットワーク・データコレクションの一環としてカウントしている値
Ｅｒｒｏｒｅｓ Ｌ２−ＰＤＵ ｃｏｕｎｔ（着側）：０
Ｌ３−ＰＤＵ Ｔｒａｎｃｆｅｒｒｅｄ Ｃｏｕｎｔに関しては、ネットワーク・データコレクションではＤＡが個別アドレスのものと、グループアドレスのものに分けてカウントしているが、ここではその和を通知する。
Ｌ３−ＰＤＵ Ｔｒａｎｓｆｅｒｒｅｄ Ｃｏｕｎｔ， Ｌ２−ＰＤＵ Ｔｒａｎｓｆｅｒｒｅｄ Ｃｏｕｎｔ共に、そのカウント値は正常ＰＤＵ のものだけではなく、ｅｒｒｒｏｅｄ ＰＤの分も含む。
Ｅｒｒｏｒｅｄ ＰＤＵ ｃｏｕｎｔ であるが、本ステータスで通知するからにはプロトコル・パフォーマンスモニタに関するエラー個数である。
着側では、エラー個数を０とする。一方、発側では、Ｌ２， Ｌ３共に各種チェックを行う。Ｌ２の場合は、各エラーは個別にもカウントし、Ｓｕｍ ｏｆ Ｅｒｒｏｒｓ としてもカウントする。よって、Ｓｕｍ ｏｆ Ｅｒｒｏｒｓ カウント値を通知する。Ｌ３の場合は、個別にカウントするエラーとＳｕｍ ｏｆ Ｅｒｒｏｒｓ としてカウントするものが異なる。よって、両者の和を通知する。
エラーカウント値が閾値を超えた場合のＴＣＡ 発生に関する処理であるが、ファームウェアがエラーカウント値の閾値に対する超過を検出すると自律でソフトに対しステータスを発生する。これは、Ｓｕｍ ｏｆ ｅｒｒｏｒｓ アルゴリズムに関するものである。Ｌ２， Ｌ３に対応して自律ステータスも２種ある。
ソフトは、自律ステータスを受けＴＣＡ メッセージを発生することになるが、該メッセージにはＳＮＩ ナンバーが含まれている必要がある。ＳＢＭＥＳＨは、３２ ＳＮＩを収容するが、上記自律ステータス中に、３２ ＳＮＩのそれぞれに対応する３２ビットの領域があり、各ビットのｏｎ／ｏｆｆで対応するＳＮＩ における「超過」の有無を示す。そして、ソフトは ｂｉｔ番号からＳＮＩ ナンバーを求める。ただし、以下に示す注意が必要である。
ハードのエラーカウンタは二面有り、ソフトよりの収集面切替要求コマンドにより面切替えが行われ、新たなハードアクセス面では０からのカウントアップが行われる。Ｓｕｍ ｏｆ ｅｒｒｏｒｓ の場合、カウントが進み超過が生じる（ＳＮＩ ｘが超過したと仮定する） とソフトに対して自律ステータスを発生する。このステータスでは、ＳＮＩ ｘ のみが超過との情報が送られる。
そして、更に時間が経過し（ただし次の収集面切替要求コマンドよりは前） 、ＳＮＩ ｙ が超過したとする。この場合、再び自律ステータスが発生するが、その中では新たに超過したＳＮＩ ｙ と、それ以前に超過していたＳＮＩ ｘ とが超過との情報が送られる。このとき、ソフトは例えばｌａｓｔ ｌｏｏｋ 等の方法を適用し、新たに超過したＳＮＩ ｙ のＳｕｍ ｏｆ ｅｒｒｏｒ ＴＣＡのみを発生する。
Ｂｕｒｓｔｙ ｅｒｒｏｒ（バースト・エラー）に関しては、ハード的にはカウントのみを行っており、ソフトよりの収集面切替要求コマンドをトリガとし、ファームウェアが比の計算を行い、これが閾値を超過していると、自律ステータス（上記のＬ２， Ｌ３のＳｕｍ ｏｆ ｅｒｒｏｒｓ に関するものとは別種）でソフトへ通知する。Ｓｕｍ ｏｆ ｅｒｒｏｒｓ に関する自律ステータスと同様に、３２ ＳＮＩのそれぞれに対応する３２ ｂｉｔの領域があり、各ビットのｏｎ／ｏｆｆで対応するＳＮＩ における「超過」の有無を示している。
尚、ＳＢＭＥＳＨのハードが正常であれば、０系で超過する時には、１系でも超過する筈であるが、自律ステータスはマスタ系よりのみ発行される。
ＴＲ−７７４によれば、プロトコル・パフォーマンスモニタに関し、閾値の変更・現カウント値の読み出し、現カウント値のクリアが要求されている。これらはそれぞれ、規制値変更要求コマンド、カレント・パフォーマンス情報要求コマンド、カレント・パフォーマンス・カウンタ・クリア要求コマンドによりそれぞれ実現可能である。
ロギングが要求されているエラーが生じた時は、プロトコル・パフォーマンスログ通知ステータスにて通知される。本データ（及び、上記のＴＣＡ 関連の自律ステータス） のソフトに対する送出領域であるが、基本的にはＩＮＦ 初期データ登録コマンドで通知された領域を使用する。ファームウェアが、この領域が不足したと認識すると、ソフトに対してロギングバッファ要求ステータスを送出し、ソフトよりロギングバッファ登録コマンドにて通知された領域を使用する。ロギングバッファ要求ステータスに対して、ソフトよりロギングバッファ登録コマンドにての領域通知が無かった場合は、ロギングデータは廃棄される。課金バッファの場合と違い、本ロギングバッファの場合はタイマは起動せず、また、リトライも行わない。
１１．７．４ ネットワーク・データコレクション処理
ＳＢＭＥＳＨでは、ＴＲ−７７４に従ったネットワーク、データコレクション処理を行っている。詳細は７章に記載したが、ここで若干の追加説明を行う。ネットワーク・データコレクション処理に関しては、以下の２つが必要となる。
（１） １５分毎の各種カウント値の保存
（２） エラーログの発生
ハード的には、各種カウンタは二面構成であり、ソフトよりの収集面切替え要求コマンドにより面切替えが行われる。ソフトは、次の該コマンド発行までの１５分間に、それまでの１５分間でのカウント値をトラフィック・メジャーメント情報要求コマンドにより吸い上げる。ここで、１５分毎の各種カウント値の保存はソフトが行う。
これに対する応答ステータスであるが、以下に示す注意が必要である。
Ｔｏｔａｌ Ｏｒｉｇｉｎａｔｉｎｇ Ｌ３−ＰＤＵｓ 〜Ｔｏｔａｌ Ｔｅｒｍｉｎａｔｉｎｇ Ｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３−ＰＤＵｓの６種のカウント値であるが、それぞれ正常ＰＤＵ 数だけではなく、ｅｒｒｏｒｅｄ ＰＤＵ数も含んでいる。また、Ｔｏｔａｌ Ｏｒｉｇｉｎａｔｉｎｇ／Ｔｅｒｍｉｎａｔｉｎｇ Ｌ３−ＰＤＵｓ の２種のカウント値は、ＤＡが個別アドレスタイプのＬ３−ＰＤＵに対するものであり、真の意味での総和は、本カウント値とＴｏｔａｌ Ｏｒｉｇｏｎａｔｉｎｇ／Ｔｅｒｍｉｎａｔｉｎｇ Ｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３−ＰＤＵｓ の和である。また、Ｌ３−ＰＤＵｓ ｄｉｓｃａｒｄｅｄ ｂｙ ｃｏｎｇｅｓｔｉｏｎ ｃｏｎｔｒｏｌｓ以下の４種のカウント値であるが、今回のハードはカウントしておらず、これらは「ｄｏｎ’ｔｃａｒｅ」として扱う。
プロトコル・パフォーマンスモニタ処理と同様に、現カウント値の読み出し、現カウント値のクリアが、それぞれカレント・トラフィック情報要求コマンド、カレント・トラフィック・カウンタ・クリア要求コマンドによりそれぞれ実現可能である。
ＴＲ−７７４によりロギングが要求されているエラーが生じた時は、トラフィック・メジャーメント・ログ通知ステータスにて通知される。本データのソフトに対する送出領域であるが、基本的にはＩＮＦ 初期データ登録コマンドで通知された領域を使用する。ファームウェアが、この領域が不足していると認識すると、ソフトに対してロギングバッファ要求ステータスを送出し、ソフトからロギングバッファ登録コマンドにて通知された領域を使用する。（プロトコルパフォーマンスログと共用）
ロギングバッファ要求ステータスに対する、ソフトよりのロギングバッファ登録コマンドにての領域通知が無かった場合は、ロギングデータは廃棄される。ただし、課金バッファの場合とは違い、本ロギングバッファの場合はタイマは起動せず、また、リトライも行わない。
１１．７．５ 各種セル数の処理
ソフトが廃棄セル数要求コマンドを送出すると、その応答としてＳＭＬＰ， ＲＭＬＰそれぞれの出力部にあるＶＣ−ｓｈａｐｅｒ （シェーピング機能を実行するブロック）におけるＬ２−ＰＤＵ， Ｌ３−ＰＤＵの廃棄数等が得られる。このカウント値は、システム全体のトラフィック制御（特にＳＢＭＥＳＨの増減設時）に使用されるものである。具体的な使用法はトラフィックＷＧの決定に従う。
プロトコル・パフォーマンスモニタ処理と同様に、現カウント値の読み出し、現カウント値のクリアが、それぞれカレント廃棄セル数要求コマンド、カレント廃棄セル数クリア要求コマンドによりそれぞれ実現可能である。
ＳＭＢＥＳＨでは、各種エラーカウントを行っている。これらは独自カウント情報要求コマンドに対する応答として得られる。そして、これらのエラーが生じた場合はエラーセルは廃棄するので、その数をカウントする。これらのエラーカウント値は、保守者が投入するコマンドで読み出せるだけでなく、障害処理に使用することもできる。
これらのカウント値に対しても、現カウント値の読み出し、現カウント値のクリアが、それぞれカレント独自カウント情報要求コマンド、カレント独自カウントクリア要求コマンドによりそれぞれ実現可能である。
【００１０】
＜パート６＞
パート６では、ゲートウェイ・メッセージ・ハンドラ（ＧＷＭＨ）について詳細に説明する。
１． 概要
１．１ 概要
ＧＷＭＥＳＨ（Ｇａｔｅｗａｙ Ｍｅｓｓａｇｅ Ｈａｎｄｌｅｒ Ｓｈｅｌｆ） は、ＳＭＤＳ交換機間のデータ交換を行う装置である。この交換は、メッセージのフォーマットを意識するものの、実際にはセル単位の交換を行うものである。プロトコル的には、ＳＭＤＳの加入者プロトコルであるＳＩＰ （ＳＮＩ ｉｎｔｅｒｆａｃｅ Ｐｒｏｔｏｃｏｌ）のレベル２ （ＡＡＬ−ＳＡＲ）およびレベル３
（ＡＡＬ−ＣＳ，ＣＬ）を終端する。
１．１．１ システム内の位置付け
図４９６は、１つのスイッチングシステムを表しており、そのシステム内におけるＧＷＭＥＳＨの位置付けを示す。この図は、本実施例のパート１の図８に示す全体構成の中の、ＧＷＭＥＳＨ（および、前述したＳＢＭＥＳＨ）を中心に示している。ＤＳ３ などを有するＳＩＦＳＨ はパート２及びパート３で説明した。また、ＬＬＰ を有するＳＩＦＳＨは、パート１の図９に示したＳＩＦＳＨ である。
ＧＷＭＥＳＨは、ＡＳＳＷに接続される各ハイウェイ毎に、最大４個までいもづる式（デイジー・チェイン）に接続可能である。そのような１本のハイウェイに対して接続されているＧＷＭＥＳＨのグループをＧＷＭＨと呼ぶ。ＧＷＭＥＳＨとＧＷＭＨの関係は、ＳＢＭＥＳＨとＳＢＭＨの関係と同じである。
図４９６において、ＳＮＩ は加入者・ネットワーク・インタフェースであり、この先に実際のＳＭＤＳ加入者が接続されている。また、ＩＳＳＩはスイッチング・システム間インタフェースであり、この先には他のＳＳ（スイッチング・システム）が接続されている。さらに、ＩＣＩ はキャリア間インタフェースであり、この先にはキャリア経由で他のＬＡＴＡが接続されている。
ＧＷＭＥＳＨ（ＧＷＭＨ）は、Ｉｎｃｏｍｉｎｇ（ＩＣ）部と、Ｏｕｔｇｏｉｎｇ（ＯＧ）部に大別される。ＩＳＳＩまたはＩＣＩ を介して入力されてきたデータは、ＧＷＭＥＳＨのＩＣ部で処理され、 ＧＷＭＥＳＨ のＯＧ部で処理されたデータが、ＩＳＳＩまたはＩＣＩ へ出力される。
１．１．２ ＳＭＤＳデータ処理のルート
図４９７〜５９１に、ＳＢＭＥＳＨおよびＧＷＭＥＳＨにおける、ＳＭＤＳデータのルーティング処理の概要を説明する。ここでの説明は、ＳＢＭＥＳＨの説明と一部重複する。
図４９７は、当該スイッチング・システムに収容されるＳＮＩ −ＳＮＩ 間でのＳＭＤＳデータの処理を示す図である。
同図に示すように、ＳＮＩ−１からＳＮＩ−２に対してデータ転送を行うときは、ＳＮＩ−１から出力されたデータ（メッセージ）は、いったんＳＩＦＳＨ １１で終端され、１つまたは複数のセルに分解されて、上記ＳＩＦＳＨ １１とＳＢＭＨ（Ｓ） との間に設定されている固定パスまたは半固定パス（ＰＶＣ ）を介してＳＢＭＨ（Ｓ） に入力される。このときのセルのヘッダ部には上記ＰＶＣ を指定するＶＰＩ／ＶＣＩ が書き込まれている。
ＳＢＭＨ（Ｓ） は、そのセルに格納されているアドレス情報（着信先アドレスＤＡ）から、そのセルの着信先の加入者が自スイッチング・システム内に収容されていることを認識し、該セルのＶＰＩ／ＶＣＩ として、ＳＢＭＨ（Ｓ） とＳＢＭＨ（Ｒ） との間に設定されているＰＶＣ を示す値を書き込んで出力する。
上記ＳＢＭＨ（Ｓ） からＳＢＭＨ（Ｒ） へのパスは、実際には同図に示すようにＳＩＦＳＨ １２を介している。ＳＩＦＳＨ １２の構成は、図９に示す通りであり、本実施例のパート３で説明したＳＩＦＳＨ と同様にそのＳＩＦ−ＣＯＭ 部にＶＣＣ が設けられている。そして、上記データ転送の場合、ＳＢＭＨ（Ｓ） から出力されたセルは、いったんＳＩＦＳＨ １２に転送され、ＳＩＦＳＨ １２内のＶＣＣ を介してＳＢＭＨ（Ｒ） へ出力される。これらのパスもＰＶＣ で接続されている。
そして、そのセルを受信したＳＢＭＨ（Ｒ） は、同様に、そのセルに格納されているアドレス情報からＳＮＩ−２が収容されているＳＩＦＳＨ （ＳＩＦＳＨ １１）を認識し、ＳＢＭＨ（Ｒ） と上記ＳＩＦＳＨ １１との間に設定されているＰＶＣ を示すＶＰＩ／ＶＣＩ を書き込んで出力する。
このように、同一スイッチング・システム内に収容されているＳＮＩ −ＳＮＩ 間でのＳＭＤＳデータの処理においては、ＧＷＭＥＳＨは使用されず、ＳＢＭＨ（Ｓ） およびＳＢＭＨ（Ｒ）のみを介してルーティングされる。
ここで、パスの指定方法について簡単に説明する。
ＳＢＭＨ（Ｓ） またはＳＢＭＨ（Ｒ） におけるＶＰＩ／ＶＣＩ の指定は、セルに格納されているアドレス情報（ＤＡ）をもとに行うが、この指定は、全てのセルに対して行わず、ＳＮＩ−１から出力されたメッセージ毎に行う。すなわち、そのメッセージを複数のセルに分解した場合、該メッセージのＤＡは、ＢＯＭ のペイロード内の所定位置に格納（そのメッセージが１つのセルに変換された場合は、ＳＳＭ ）されており、ＳＢＭＨ （Ｓ）またはＳＢＭＨ （Ｒ）は、そのＢＯＭ （ＳＳＭ ）受信時に、上記アドレス情報に基づいて、入力ＶＰＩ／ＶＣＩ 及び入力ＭＩＤ と出力ＶＰＩ／ＶＣＩ との対応関係を自身のテーブルに設定する。そして、ＳＢＭＨ （Ｓ）またはＳＢＭＨ （Ｒ）は、上記ＢＯＭ に続くＣＯＭ， ＥＯＭを受信すると、それらＣＯＭ， ＥＯＭが有する入力ＶＰＩ／ＶＣＩ および入力ＭＩＤ をキーとして上記テーブルを検索することにより、セルに書き込むべきＶＰＩ／ＶＣＩ を獲得し、その値を付与して出力する。
このように、任意の長さのメッセージのルーティング処理をセル単位で行う。このとき、ＣＯＭ， ＥＯＭのルーティング処理では、入力ＶＰＩ／ＶＣＩ および入力ＭＩＤ のみに基づいてハード的に行い、ソフトウェア処理が必要なレイヤ３（またはレイヤ３よりも高いレイヤ）での処理が含まれないため、高速で実行される。また、上記は、ＳＢＭＨ （Ｓ）またはＳＢＭＨ （Ｒ）について説明したが、ＧＷＭＨ（Ｉ） またはＧＷＭＨ（Ｏ） についても同様である。
図４９８は、ＳＮＩ → ＩＳＳＩ またはＩＣＩ の場合のＳＭＤＳデータの処理を示す図である。同図において、ＳＮＩ から出力されたメッセージがセル分解されてＳＢＭＨ （Ｓ）に入力されるところまでは、図４９７の例と同じであるが、ここでは、このメッセージの着信先加入者が他のスイッチング・システムに収容されているので、ＧＷＭＨが使用される。即ち、ＳＢＭＨ （Ｓ）において、ＳＢＭＨ （Ｓ）と上記着信先加入者を収容しているＧＷＭＨ （Ｏ）との間に設定されているＰＶＣ を指定するＶＰＩ／ＶＣＩ をセルのヘッダ部に書き込んでそのセルを出力する。（ここでも、実際は、ＳＩＦＳＨ １２を介して転送される）そして、該セルを受信したＧＷＭＨ（Ｏ） は、ＧＷＭＨ （Ｏ）と上記他のスイッチング・システムのＧＷＭＨ （Ｉ）との間に設定されているＰＶＣ を指定するＶＰＩ／ＶＣＩ をセルのヘッダ部に書き込んでそのセルを出力する。
図４９９は、 ＩＳＳＩ またはＩＣＩ →ＳＮＩ の場合のＳＭＤＳデータの処理を示す図である。同図に示すように、他のスイッチング・システムから当該スイッチングシステムに入力されてきたセルはＧＷＭＨ （Ｉ）に入力される。この場合、上記他のスイッチング・システムのＧＷＭＨ （Ｏ）が、そのＧＷＭＨ （Ｏ）と当該システムの ＧＷＭＨ（Ｉ）との間のＰＶＣ を示すＶＰＩ／ＶＣＩ をセルのヘッダ部に書き込んで出力している。上記 ＧＷＭＨ（Ｉ） は、受信したセルの着信先が当該システムに収容されている加入者であることを認識すると、ＧＷＭＨ （Ｉ）とＳＢＭＨ （Ｒ）との間のＰＶＣ を示すＶＰＩ／ＶＣＩ をセルのヘッダ部に書き込んで出力する。（ここでも、実際は、ＳＩＦＳＨ １２を介して転送される）そして、そのＳＢＭＨ （Ｒ）が、着信先加入者に対して上記セルを転送する。
図５００は、ＩＳＳＩまたはＩＣＩ →ＩＳＳＩまたはＩＣＩ の場合のＳＭＤＳデータの処理を示す図である。これは、他のスイッチング・システムに収容される加入者からさらに別のスイッチング・システムに収容される加入者へのデータ（メッセージ）転送時において、当該システムが中継の役割をする場合である。
同図に示すように、他のスイッチング・システムから当該スイッチングシステムに入力されてきたセルがＧＷＭＨ （Ｉ）に入力されるところは、図４９９での説明と同じである。そして、ＧＷＭＨ （Ｉ）は、そのセルの着信先が上記別のスイッチング・システムであることを認識すると、ＧＷＭＨ （Ｉ）とＧＷＭＨ （Ｏ）との間のＰＶＣ を指定するＶＰＩ／ＶＣＩ をセルのヘッダ部に書き込んで出力する。そして、ＧＷＭＨ （Ｏ）は、上記着信先加入者が収容されているスイッチング・システムのＧＷＭＨ （Ｉ）との間に設定されているＰＶＣ を示すＶＰＩ／ＶＣＩ をセルのヘッダ部に書き込んで出力する。（ここでも、実際は、ＳＩＦＳＨ １２を介して転送される）
次に、アドレスに応じたＳＭＤＳデータ処理について説明をする。
（１） 個別アドレス、ＧＡＡ 以外のグループアドレス（自スイッチング・システムがその ＧＡ のエージェントではない）、Ｅｍｂｏｄｉｅｄ−ＳＡＣの場合
ＩＣＩ， ＩＳＳＩ からのデータは、ＡＳＳＷ（ＵＰ）の固定パスまたは半固体パス（ＰＶＣ ）によって、ＧＷＭＥＳＨ （Ｉ）に転送される。ＧＷＭＥＳＨ （Ｉ）では、データ内のアドレスタイプ、着信先アドレス（ ＤＡ：Ｅ１６４アドレス）を解析することによって、送出先ＳＮＩ， ＩＣＩ， ＩＳＳＩを収容するＳＢＭＨ （Ｒ）， ＧＷＭＨ （Ｏ）へのルートを検索し、その検索したルートを出力データに付加して、ＡＳＳＷ（ＵＰ）へ出力する。ここで、各ＧＷＭＥＳＨ（Ｉ） とＳＢＭＨ
（Ｒ）， ＧＷＭＨ （Ｏ）との間は、ＰＶＣ で接続されている。
該データは、ＡＳＳＷ（ＵＰ），ＬＬＰ， ＡＳＳＷ（ＤＯＷＮ） を介して、所定のＳＢＭＨ （Ｒ）またはＧＷＭＨ （Ｏ）に入力する。ＳＢＭＨ （Ｒ）またはＧＷＭＨ （Ｏ）は、データ内のＤＡを参照し、当該スイッチング・システムに収容されるＳＮＩ （ＳＢＭＥＳＨの場合）またはＩＣＩ， ＩＳＳＩ （ＧＷＭＥＳＨの場合）へのデータのみをフィルタリング（取り込み）し、着信先ＳＮＩ またはＩＣＩ， ＩＳＳＩ へのルートを検索し、ＡＳＳＷ（ＤＯＷＮ）へ出力する。ここで、ＳＢＭＨ （Ｒ）またはＧＷＭＨ （Ｏ）と、ＳＮＩ またはＩＣＩ， ＩＳＳＩ との間は、ＰＶＣ で接続されている。
（２） ＧＡＡ であるグループアドレスの場合
ＩＣＩ， ＩＳＳＩ からのデータが当該システムに入力され、所定のＳＢＭＨ （Ｒ）またはＧＷＭＨ （Ｏ）に入力されるまでの処理は、上記（１） と同じである。ＳＢＭＨ （Ｒ）またはＧＷＭＨ （Ｏ）は、取り込んだデータのＤＡを参照し、自スイッチング・システムがそのＧＡのＧＡＡ であると認識すると、以下の処理を行う。
自スイッチング・システムが収容するＳＮＩ に接続されている加入者に対してはＳＢＭＨ （Ｒ）が該加入者の数だけデータコピーを行い、さらに、上記ＧＡを各加入者の個別アドレスに変換して各コピーしたデータに付与して転送を実行する。
ＩＣＩ， ＩＳＳＩ 経由で他のスイッチング・システムにデータ転送を行う場合は、ＧＷＭＨ （Ｏ）がデータコピー行い、さらに上記ＧＡから個別アドレスへの変換を行って転送を実行する。
１．２ 方式構成
図５０１に示すように、ＧＷＭＥＳＨは、ＡＳＳＷをインタフェースするＭＨ−ＣＯＭ部および実際のスイッチング処理を行うＬＰ部とに大別される。
ＭＨ−ＣＯＭ部は、ＳＤＭＸ， ＲＤＭＸ， ＳＭＵＸ， ＲＭＵＸを有する。頭文字に「Ｓ 」が付くものはＧＷＭＥＳＨ（Ｉ） に対応し、「Ｒ 」が付くものはＧＷＭＥＳＨ（Ｏ） に対応する。ＤＭＸ はＡＳＳＷからのデータを分解して自シェルフへ取り込む機能であり、ＭＵＸ は自シェルフからのデータを多重化してＡＳＳＷへ送出する機能である。ＧＷＭＥＳＨは、この他に不図示のＬＡＰ 終端部、ＶＣＣ を有する。ＶＣＣ の設定は ＢＳＧＣ からＬＡＰ で行われる。また、ＭＨ−ＣＯＭ部内の各チェッカーの情報も、ＬＡＰ によって ＢＳＧＣ 経由でソフトウェアをインタフェースをとる。
ＬＰ部は、Ｉｎｃｏｍｉｎｇ， Ｏｕｔｇｏｉｎｇ， ＬＰ−ＣＯＭに大別される。Ｉｎｃｏｍｉｎｇ， ＯｕｔｇｏｉｎｇはそれぞれＧＷＭＥＳＨ（Ｉ） およびＧＷＭＥＳＨ（Ｏ） に対応しており、いずれもデータのスイッチング機能である。ＬＰ−ＣＯＭは、ＩｎｃｏｍｉｎｇおよびＯｕｔｇｏｉｎｇの制御部であり、ＩＮＦ でソフトウェアとインタフェースをとる。スイッチングの必要な各種局データ、加入者データ、ＬＰ部内各チェッカーの情報、課金情報などはＩＮＦ でソフトウェアとインタフェースをとる。なお、以降では、ＬＰ部のＩｎｃｏｍｉｎｇを「ＩＣＬＰ」、Ｏｕｔｇｏｉｎｇを「ＯＧＬＰ」と呼ぶ場合がある。
ＡＳＳＷの各ハイウェイに最大４個までのＧＷＭＥＳＨをいもづる式に接続できることは前述したが、ＬＰ部とＩＮＦ の接続は、１対１である。したがって、たとえば、あるハイウェイに４個のＧＷＭＥＳＨがいもづる式に接続されているときには、ＩＮＦ （正確には、ＩＮＦＡ）からの放路が４本必要である。
１．３ 冗長構成
図５０２に、ＧＷＭＥＳＨの冗長構成を示す。
ＭＨ−ＣＯＭ部、ＬＰ部は、それぞれ２重化されている。ＭＨ−ＣＯＭ部は、ＡＳＳＷにくくりつけのマスタ／スレイブ形式の２重化系であり、ＬＰ部は、これと独立した２重化系である。スレイブ系のＬＰ部においても、スイッチング動作は行っているが、スレイブ系からは課金情報がソフトウェアへ通知されない。
２重化されているＭＨ−ＣＯＭ部とＬＰ部との間には系間交絡が存在する。即ち、ＭＨ−ＣＯＭ部の＃０とＬＰ部＃１との間、およびＭＨ−ＣＯＭ部の＃１とＬＰ部＃０との間で情報の授受を行うことができる。ＬＰ部とＩＮＦ との間には系間交絡が存在しない。
たとえば、ＬＰ部＃０のＯｕｔｇｏｉｎｇには、ＭＨ−ＣＯＭ部＃０の ＲＤＭＸ およびＭＨ−ＣＯＭ部＃１の ＲＤＭＸ の双方からデータ入力する。そして、ＬＰ部＃０のＯｕｔｇｏｉｎｇにおいて、その入力部に設けられた不図示のセレクタが、上記＃０，＃１のうちのマスタ系の方のＲＤＭＸからのデータを選択する。同様に、ＭＨ−ＣＯＭ部＃０の ＳＭＵＸ には、ＬＰ部＃０のＩｎｃｏｍｉｎｇ及びＬＰ部＃１のＩｎｃｏｍｉｎｇの双方からデータが入力する。そして、ＭＨ−ＣＯＭ部＃０のＳＭＵＸにおいて、その入力部に設けられた不図示のセレクタが、上記＃０，＃１のうちのマスタ系の方のＩｎｃｏｍｉｎｇからのデータを選択する。
２． 処理方法
２．１ ネットワーク構成
図５０３に、ＳＭＤＳネットワーク構成の一例を示す。同図に示すように、加入者端末（ＣＰＥ に対応）は、ＳＮＩ を介してスイッチング・システムＳＳに収容されている。各ＳＳは、１つのネットワーク内（同図の、ＬＥＣ， ＢＯＣ， ＩＬＥＣに対応）では、 ＩＳＳＩ を介して互いに接続されている。そして、他のネットワークに収容されているＳＳとの通信の場合は、ＩＣＩ を介して行われる。ここで、図４９６に示したシステムは、各ＳＳ毎に設けられる。
２．２ ルーティング方式
図５０４に、個別アドレスを用いてデータ転送をする場合のルーティング処理の例を示す。また、図５０４に示す４種類の通信経路の例を、ネットワーク構成と共に示したものが図５０５である。この場合、各ＳＳでは、ＤＡを参照して着信先を判断する。
（１） ＳＳ内通信は、同一ＳＳ１に収容されるＣＰＥ（Ａ）（Ｃｕｓｔｏｍｅｒ Ｐｒｅｍｉｓｅ Ｅｑｕｉｐｍｅｎｔ）とＣＰＥ（Ｂ）との間の通信である。この場合、ＳＳ１は、図４９７に示した処理を行う。
（２） ＬＥＣ 内通信は、ＳＳ１に収容される ＣＰＥ（Ａ） からＳＳ２に収容される ＣＰＥ（Ｃ）への通信である。この場合、ＳＳ１は図４９８に示した処理を行い、ＳＳ２は図４９９に示した処理を行う。
（３） ＬＥＣ 外 ＬＡＴＡ 内通信は、ＳＳ１に収容される ＣＰＥ（Ａ） から、ＳＳ１と同じＬＡＴＡ内の他のＬＥＣ 内のＳＳ５に収容されている ＣＰＥ（Ｄ） への通信である。ＳＳ１とＳＳ３とが同一ＬＥＣ 内においてＩＳＳＩを介して接続され、ＳＳ４とＳＳ５とが他の同一ＬＥＣ 内においてＩＳＳＩを介して接続されている。また、ＳＳ３とＳＳ４とがＩＣＩ を介して接続されている。この場合、ＳＳ１は図４９８に示した処理を行い、ＳＳ５は図４９９に示した処理を行い、ＳＳ３およびＳＳ４は図５００に示した処理を行う。
（４） ＬＡＴＡ外通信は、ＳＳ１に収容される ＣＰＥ（Ａ） から、ＳＳ１が収容されているＬＡＴＡのネットワーク内のＳＳ８に収容される ＣＰＥ（Ｆ） への通信である。そして、ＳＳ１とＳＳ６とが同一ＬＥＣ 内においてＩＳＳＩを介して接続され、ＳＳ７とＳＳ８とが他の同一ＬＥＣ 内においてＩＳＳＩを介して接続されている。さらに、ＳＳ６とＳＳ７とが、ＩＣネットワークを介してＩＣＩ で接続されている。この場合、ＳＳ１は図４９８に示した処理を行い、ＳＳ８は図４９９に示した処理を行い、ＳＳ６およびＳＳ７は図５００に示した処理を行う。
２．３ グループアドレスの処理
図５０６に、グループアドレスを用いてデータ転送をする場合の処理の例を示す。また、図５０６に示す３種類の通信経路の例をネットワーク構成と共に示したものが、それぞれ図５０７〜図５０９である。この場合、各ＳＳではＤＡ（ここでは、ＧＡ）を参照し、自ＳＳがそのＧＡが指定するエリア内であると判断すると、該ＳＳに収容されているＳＢＭＥＳＨまたはＧＷＭＥＳＨが入力データをコピーし、すべてのＳＳに転送する。なお、上記ＧＡが指定するエリアＧＡＡ への入力までの転送は、図５０４に示した個別アドレスを持ったデータの転送の場合と同じである。
（１） 自ＬＥＣ がＧＡＡ である場合とは、ＧＡが指定するエリアＧＡＡ 内のＳＳ１に収容されるＣＰＥ（Ａ）がデータ送信元である通信である。この場合、ＳＳ１に収容されているＳＢＭＨにおいてデータコピーが行われ、図５０７に示すように、他のすべてのＳＳに対してそのデータが転送される。
（２） ＬＡＴＡ内の他のＩＬＥＣがＧＡＡ である場合とは、データ送信元のＣＰＥ（Ｅ）がＳＳ２に収容され、そのＳＳ２が設けられているＩＬＥＣが、ＧＡの指定するエリアＧＡＡ （図５０８の、ＬＥＣ Ｎｅｔｗｏｒｋ （ＧＡＡ） とする）外であり、かつ、ＳＳ２とＧＡＡ が同一ＬＡＴＡ内である通信である。ここで、ＣＰＥ（Ｅ）からＳＳ４に至る転送は、個別アドレスが指定されている場合と同じである。そして、ＳＳ４に収容されているＧＷＭＨにおいてデータコピーが行われ、図５０８に示すように、他のすべてのＳＳに対してそのデータが転送される。
（３） ＬＡＴＡ外にＧＡＡ がある場合とは、データ送信元のＣＰＥ（Ｇ）がＳＳ５に収容され、そのＳＳ５が設けられているＩＬＥＣが、ＧＡの指定するエリアＧＡＡ （図５０９の、ＬＥＣＮｅｔｗｏｒｋ （ＧＡＡ） とする）が属するＬＡＴＡの外である（ＩＣＩ を介して接続される）通信である。ここで、ＣＰＥ（Ｇ）からＳＳ７に至る転送は、個別アドレスが指定されている場合と同じである。そして、ＳＳ７に収容されているＧＷＭＨにおいてデータコピーが行われ、図５０９に示すように、他のすべてのＳＳに対してそのデータが転送される。
２．４ ロード・スプリッティング
ロード・スプリッティングとは、２つのＳＳ間を結合するＩＳＳＩ上に、またはＳＳと他のキャリアー（例えば、電話会社）のＰＯＰ を結合するＩＣＩ 上に、物理リンク（または、論理リンク）が２本以上ある場合に、各リンク上にかかる負荷を分割させることである。ただし、ＳＳ間の経路が複数ある場合、すなわち、別々の中継ＳＳを挟んで２つのＳＳが結合されている場合には、双方の経路への負荷分散は行わない。図５１０に、上記リンクのイメージを示す。
原則として、同じＤＡ，ＳＡ の組みを持つメッセージは、リンクの状態が変わらない限り、同一のリンクを用いる。これにより、同一ＤＡ，ＳＡ のメッセージ間の転送順序は保証される。また、ＤＡ，ＳＡ がランダムの場合には、各リンクにかかる負荷が均衡する方式をとる。このことを実現するため、ロード・スプリッティングは以下の２つの処理から構成される。
・キー生成
メッセージのＤＡ，ＳＡ （計１２８ビット）から、ある範囲内（キー空間）の値への写像（キー）を生成する。
・キー割当
メッセージのキーから、実際のリンクにメッセージを割り当てる。
２．４．１ ロード・スプリッティングの特徴
同一キャリアのネットワーク内のＳＳ間を結合するＩＳＳＩ、または、ＳＳ−ＰＯＰ間を結合するＩＣＩ 、すなわち、同一のＩＳＳＩ（ＩＣＩ） リンク・セットに属するＩＳＳＩ（ＩＣＩ） を全て同一のＧＷＭＨに収容する。同一ＧＷＭＨ内の複数のＧＷＭＥＳＨ間でのロード・スプリッティングも実現する。（図５１１参照）
ＩＡデータ（個別アドレスが指定されているデータ）、および各ＳＳ（ＧＷＭＨ）でコピーしないグループアドレスＧＡデータの場合は、以下に示すロード・スプリッティング・アルゴリズムを適用し、該当するＧＷＭＥＳＨにおいて処理する。このロード・スプリッティング・アルゴリズムは、既知のアルゴリズム（例えば、ＴＲ−１０５９， Ｉｓｓｕｅ２の９章）に従う。一方、各ＳＳで同一リンク・セットに複数のコピーを送出するＧＡデータ（即ち、ＩＡに展開するデータ）の場合は、付与するＩＡ毎に、各ＩＳＳＩ（ＩＣＩ） リンクを割り当てる。
以下では、上記コピーしない場合に適用されるロード・スプリッティング・アルゴリズムについて述べる。
２．４．２ キー生成
キー生成は、ＤＡ，ＳＡ のビットストリングに対してＣＲＣ−１６の除算を行うことにより、１６ビットキーを生成する。これは、データ毎に行われるため、ハードで実現する。以下に、キー生成の手順を示す。
（ａ） 多項式 Ｌ（ｘ）＝ｘ ^１５＋ ｘ ^１４＋ ｘ ^１３＋ ・・・＋ ｘ ＋ １ および
生成多項式 Ｇ（ｘ）＝ｘ ^１６＋ ｘ ^１２＋ ｘ ^５ ＋ １ とする。
（ｂ） ＤＡ，ＳＡ の組に対して、ＤＡのＭＳＢ がＭＳＢ 側、ＳＡのＬＳＢ がＬＳＢ 側となるような１２８ビットのビット・ストリング Ｆ（ｘ） を生成する。即ち、ＤＡのビット・ストリングをＤ（ｘ）、ＳＡのビット・ストリングをＳ（ｘ）とすると、
Ｆ（ｘ）＝ｘ^６４・ Ｄ（ｘ） ＋ Ｓ（ｘ） である。
（ｃ） Ｆ（ｘ） ・ ｘ^１６＋ Ｌ（ｘ）・ｘ^１２８ を上記生成多項式 Ｇ（ｘ） で剰余した余り Ｒ（ｘ） をロード・スプリッティング・キーとする。
２．４．３ キー割当
キー割当においては、上述のようにして生成されたキーに従って、各アクティブなリンクに対してメッセージを割り当てる。即ち、キー空間を分割し、その分割されたキー空間をアクティブなリンクにそれぞれ割り当て、メッセージに対して生成されたキーが、リンクに割り当てたキーの範囲に入るときに、そのリンクを用いてメッセージの転送を行う。
割り当てるキーの範囲についてのデフォルト値は、ＩＳＳＩ／ＩＣＩリンク帯域に比例した値とする。また、コマンドによって、その値を変更することができる。ただし、これらの割当は、ＧＷＭＥＳＨ間に跨る場合も考慮に入れて、ソフトで実行し、ハード側にリンク毎のキーの通知を行う。そして、ハードにおいて、生成されたキーに基づき、ＧＷＭＥＳＨでの処理判別および所定のリンクでのデータを実現する。
図５１２にロード・スプリッティング・アルゴリズムを説明する図を示す。
３． ＩＣＬＰ
３．１ 処理概要
ＩＣＬＰ部は、図５０１に示すＩｎｃｏｍｉｎｇに対応し、ＭＨ−ＣＯＭ部において、セルのヘッダ部に付加されたタグ情報に基づいてＤＭＵＸされ、１５６Ｍｂｐｓ のデータとして入力してきたセルに対して、ＩＣＩＰ／ＩＳＳＩＰ Ｌ２ ＆ Ｌ３のプロトコル・パフォーマンス・チェックを行う。また、該セル中のＤＡ（相手先アドレス）を解析し、対応するＳＮＩ（加入者） を収容するＳＢＭＨや、対応するＩＳＳＩ／ＩＣＩを収容するＧＷＭＨに向けて該セルを送出する。
３．２ 構成
図５１３に、ＩＣＬＰ部の全体構成ブロック図を示す。同図に示すように、ＩＣＬＰ部は、ＨＭＨ１１Ａ〜ＨＭＨ１３Ａの３枚のＰＷＣＢより構成される。
ＨＭＨ１１Ａでは、主にプロトコル・パフォーマンス・チェックを行う。エラーとなったセルは、該セルに並走して転送されるエラーフラグに各種表示が行われ、そのエラーフラグの内容に対して所定の処理が実行された後に、最終的にはＨＭＨ１３Ａの出力部で廃棄される。ＨＭＨ１２Ａでは、主にＤＡ解析・送出先ＭＨ決定処理であるルーティング処理を行う。ＨＭＨ１３Ａでは、主にＩＣＬＰと ＲＭＬＰ／ＯＧＬＰとの間のＰＶＣ の帯域制限処理を行う。図５１４に、ＩＣＬＰ部の各ブロックの機能をまとめた表を示す。
また、図５１４に補足的にＩＣＬＰ部の機能を以下を示す。
（１） チェック順序
プロトコル・パフォーマンス・チェックは、図５１５および図５１６に記載されている順序に従って処理を行う。
チェックの初期でＣＲＣ−１０エラーが発生した場合、それはＩＣＩＰ／ＩＳＳＩＰ Ｌ２ のデータに誤りがある事を意味するため、その場合その誤ったデータを使用してプロトコル・パフォーマンス・チェックを行うと、更にエラーが生じる可能性がある。この為、ＣＲＣ−１０エラーを検出した場合は、それ以降の特にテーブルを変更するようなプロトコル・パフォーマンス・チェックは行わない。
例えば、ＭＩＤ 値が誤っていた場合、他のＩＣＩＰ／ＩＳＳＩＰ Ｌ３ メッセージとみなす可能性がある。また、ペイロード・レングス・エラーやエンキャプスレイション・エラーの場合も同様である。したがって、ＣＲＣ−１０エラーが発生した場合は、このようなチェックは行わない。
（２） エラー・セルによる廃棄処理
エラー・セルは、マスターエラーフラグ（ＥＦ１ ＭＳ）が ＮＧ （この場合、 ＮＧ のときにフラグがオンにセットされる）になっているもので、廃棄する必要がある。ただし、ＢＯＭ ｗｉｔｈ Ｕｎｅｘｐｅｃｔｅｄ ＭＩＤ （所定の値以外のＭＩＤ を持ったＢＯＭ ）の場合は、セル廃棄しない。なお、ＩＣＬＰ部内では、様々の用途のためにメモリーを使用しているが、エラーの場合にはメモリーへのライトアクセスをスキップする機能ブロックがある。
（３） ＬＰ試験セル（診断）
ＧＷＭＥＳＨの診断において、ＨＬＰ０７Ａ（ＨＬＰ０７Ａは、 ＬＰ−ＣＯＭ 部内にある）から試験セルを送出し、それをＩＣＬＰ部内の各処理部を通してＨＬＰ０７Ａに送り返し、エラーフラグを見る試験等を行う。
本診断は、ＩＣＬＰ部がＯＵＳ 状態（アウトオブサービス状態）の時に行う。各リンクに対応する試験の為の加入者データは実際のテーブルに設定し、試験用のテーブルは持たない。従って、エラーフラグが立たない様なＬＰ試験セルは廃棄されずにＭＨ−ＣＯＭ部のＭＵＸ へ送出してしまが、本ＩＣＬＰ部はマスター状態では無い（すなわち、ＯＵＳ 状態である）為、上記試験セルはＭＵＸ の入力部におけるセレクタにて廃棄される。
（４） ＰＶＣ試験
▲１▼ ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験
本試験では、ＨＬＰ０７ＡがＩＣＬＰ部に試験セルを送出する。ＩＣＬＰ部からＡＳＳＷを通して対象のＳＭＬＰ／ＯＧＬＰ 部に本試験セルを送出する。ＯＧＬＰ部では本試験セルをＨＬＰ０７Ａに送り、セルの正常性をチェックする。
本試験セルは、特定のＶＣＩ 値（ＦＦ）でＤＡ等を設定し、ＨＬＰ０７Ａから送出される。ＩＣＬＰ部では、ＶＣＩ 中の試験セル識別ビット（ビット７）が’１’ の場合、本試験セルであると認識し、その試験に対応する処理を行う。なお、本試験はＩＮＳ 状態（インサービス状態）で行う為、通常のメッセージに影響を及ぼさない様にプロトコル・パフォーマンス・チェックは行わない。
本試験で割付済ＤＡ試験の場合は、着ＭＨのＳＮＩ／リンクを閉塞して行う。詳細は、図５１５および図５１６のエラーフラグ対応表を参照。
▲２▼ Ｌｉｎｋ−ＧＷＭＥＳＨ 間ＰＶＣ 試験
本試験では、ＨＬＰ０７ＡがＯＧＬＰ部に試験セルを送出する。本試験セルは、試験対象のリンクにて折り返されＩＣＬＰ部に入力する。ＩＣＬＰ部内の各チェッカーでは、本セルに対し、通常のセルと同等の処理を行う。ルーティング部では、ＤＡを元に試験セルの判別を行い、試験セルの場合はＶＣＩ＝’ＦＦ’（ｈ） としてＨＬＰ０７Ａに送出する。
本試験は、リンクを閉塞して行う。詳細は、図５１５および図５１６のエラーフラグ対応表を参照。
▲３▼ ループバック試験
本試験では、ＨＬＰ０７ＡがＯＧＬＰ部に試験セルを送出する。本試験セルは、指定ＳＳにて折り返されＩＣＬＰ部に入力する。ＩＣＬＰ部内の各チェッカーでは、本セルに対して通常のセルと同等の処理を行う。ルーティング部では、サービスタイプとＤＡを元に時局宛のＮＭＥセルの判別を行い、その場合はＶＣＩ＝’ＦＦ’（ｈ） としてＨＬＰ０７Ａに送出する。詳細は、図５１５および図５１６のエラーフラグ対応表を参照。
３．３ 各機能ブロックとエラーフラグの対応
ＩＣＬＰの各機能ブロック毎に操作するエラーフラグ（ＥＦ）は、前述の図５１５および図５１６に示されている。また、同図には、各機能ブロックが動作する条件も示してある。以下に、同図に示されている表の見方を示す。
・縦軸は、機能ブロックを示す。
・横軸は、エラーフラグＥＦ（ＥＦ１，ＥＦ２） と、ＭＥＳＨ間ＰＶＣ 試験の状態を示す。
・項目内は、上段・下段に別れている。上段は、機能ブロックのチェックによりＮＧになるＥＦを示し、ＮＧの場合は’ＯＮ’と記述してあるＥＦを制御する。下段は、機能ブロックを動作（チェッカーの場合はチェック）させるかどうか、もしくはチェック結果をＥＦに反映させるかどうかの条件を示す。
エラーフラグ（ＥＦ）とエラー名称（ＴＲ での名前） の対応及び、ＥＦの位置は５章のＬＰ−ＣＯＭ部を参照のこと。
３．４ ＩＣＬＰ入出力フォーマット
図５１７〜図５２２にＩＣＬＰ部への入力セルのフォーマットを示す。
図５２３〜図５２８にＩＣＬＰ部からの出力セルのフォーマットを示す。
図５２９および図５３０に、ＩＣＬＰ部のＨＭＨ１２Ａの入出力セルのフォーマットを示す。
図５３１〜図５４２にＩＣＬＰ部のＨＭＨ１３Ａの入出力セルのフォーマットを示す。
３．５ ＩＣＬＰ処理フロー
図５４３に、ＩＣＬＰ部がメッセージを受信したときのチェックフローを示す。また、図５４４および図５４５に、ＩＣＬＰ部におけるメッセージ・ルーティング処理フローを示す。なお、図５４４および図５４５に示す符号▲１▼〜▲６▼は、それぞれ対応した処理である。
３．６ 各ＰＫＧ ブロック
３．６．１ ＨＭＨ１１Ａ
３．６．１．１ 機能概要
図５４６に、ＨＭＨ１１Ａのブロック図を示す。ＨＭＨ１１Ａは、以下のような機能を有する。
（１）ＩＣＩから入ってきたメッセージの整合性をチェックする機能
（２）ＩＳＳＩ から入ってきたメッセージの整合性をチェックする機能
（３） メッセージ消失時に、装置内各部機能の開放を行うための疑似ＥＯＭ を作成する機能
（４）ＩＣＩ／ＩＳＳＩ のセルフォーマットを ＭＥＳＨ 間インタフェース用セルフォーマットに変換する機能
３．６．１．２ 外部端子
図５４７に、ＨＭＨ１１Ａの外部端子をまとめた表を示す。
３．６．１．３ 機能図及び機能説明
図５４８〜図５５３に、ＨＭＨ１１Ａの要部の回路図を示す。また、図５５４〜図５６０に、メッセージ・チェックに関するタイミングを説明する図を示す。
３．６．２ ＨＭＨ１２Ａ
図５６１に、ＨＭＨ１２Ａのブロック図を示す。
図５６２に、ＨＭＨ１２Ａのルーティング機能の処理フローを示す。
図５６３に、ＨＭＨ１２Ａのブロードキャスト機能の処理フローを示す。
図５６４及び図５６５に、ＨＭＨ１２Ａのコピー制御の処理フローを示す。
図５６６に、疑似ＥＯＭ 送出の処理フローを示す。
３．６．３ ＨＭＨ１３Ａ
図５６７に、ＨＭＨ１３Ａのブロック図を示す。ＨＭＨ１３Ａは、以下の機能を有する。
▲１▼出力帯域制御
▲２▼出力ＭＩＤ 獲得
▲３▼ＶＰＩ／ＶＣＩ 付替え
▲４▼廃棄セル数カウント
３．６．３．１ 出力帯域制限
バースト・トラヒックに対しては、バッファ・メモリを使用して定期的に読出しを行うことによりバースト性を吸収し、ＩＣＬＰからＯＧＬＰまたはＲＭＬＰへの出力帯域をコントロールする。本機能は、図５６７に示すＶＣ−ＳＨ ＬＳＩ により実現する。出力帯域の制御を行うＶＣ−ＳＨ ＬＳＩ およびその周辺の回路構成を図５６８に示す。
３．６．３．２ 出力ＭＩＤ 獲得
出力ＭＩＤ 獲得部は、出ＶＣＩ 対応のＭＩＤ 付与を行う。本機能は、図５６７に示すＭＯＣＴＬ ＬＳＩ により実現する。図５６９に出力ＭＩＤ 獲得部の回路構成を示す図を、図５７０に出力ＭＩＤ 獲得処理に使用テーブルの構成を、図５７１に出ＶＩＣ 確保の処理フローを示す。
ところで、ある Ｌ３−ＰＤＵ のＥＯＭ が損失し、そのＥＯＭ がＨＭＨ１３Ａに入力されない場合、Ｌ３−ＰＤＵ毎に確保した出ＭＩＤ が図５７０に示したテーブルから開放されない。このような状態を回避するために、ＭＯＣＴＬ ＬＳＩ では、タイム・アウト監視を行っている。図５７２にタイム・アウト監視の処理フローを示す。
３．６．３．３ ＶＰＩ／ＶＣＩ付替え
図５７３に、ＶＰＩ／ＶＣＩ 付替えのフォーマットを示す。また、図５７４にＶＰＩ／ＶＣＩ 付替えを実行するハードウェア構成を示す。
３．６．３．４ 廃棄セル数カウント
ＩＣＬＰ内のＧＡコピー部（ＨＭＨ１２Ａ）、出力帯域制限部（ＨＭＨ１３Ａ）では、使用するバッファ・サイズが有限な為、バースト・データの大きさによっては、バッファがオーバーフローすることによってセル廃棄が発生する。廃棄セル数カウント部では、ＨＭＨ１２Ａから受け取った廃棄セル信号から廃棄セル数の積算を行い、出力帯域制限部での廃棄セル数と逐次加算していき、ＤＰ−ＲＡＭ（図５６７に示す、廃棄数書き込みテーブルに対応し、２面構成のＲＡＭ である）に記録する。ＨＬＭ０３Ａは、このＤＰ−ＲＡＭをアクセスしＮＤＣ 処理を行う。
３．６．３．５ 障害監視について
ＨＭＨ１３Ａは、二重化されたＭＨ−ＣＯＭ両方とつながる。その為、自系障害監視機能と他系障害監視とをもつ。図５７５に自系障害監視構成を、図５７６に他系障害監視構成を示す。
４． ＯＧＬＰ
４．１ 処理概要
ＯＧＬＰ部では、ＭＨ−ＣＯＭ部から入力して来たメッセージ内の着信先アドレスＤＡを参照し、自ＭＥＳＨ宛のメッセージのみをフィルタリング（取り込む）する。そして、ＩＣＩＰ／ＩＳＳＩＰ Ｌ２ ＆ Ｌ３プロトコル・パフォーマンス・チェックを行う。また、ＶＣＩ値に基づいて出リンクの決定を行い、ＳＡ， ＤＡの値に基づいてロード・スプリッティングを行い、更にＧＡ処理をして各リンクに対してセルを送出する。
４．２ 構成
図５７７に、ＯＧＬＰ部の概略機能ブロック図を示す。また、図５７８に、ＯＧＬＰ部の詳細機能ブロック図を示す。さらに、図５７９は、ＯＧＬＰ部のＩＣ配置を示すブロック図である。
ＯＧＬＰ部は、ＨＭＨ０７Ａ〜ＨＭＨ１０Ａの４枚のＰＷＣＢより構成される。
ＨＭＨ０７Ａでは、主にＤＡフィルタリング、すなわち、着信先アドレスＤＡに従って入力データを取り込むか否かを判断する。ＨＭＨ０８Ａでは、主にロード・スプリッティング、すなわち、負荷分散の制御を行う。ＨＭＨ０９Ａでは、主にＧＡをＩＡに展開する処理、すなわち、入力データのグループアドレスＧＡに基づいて、そのＧＡが示す個別アドレスＩＡへの展開を行う。ＨＭＨ１０Ａでは、主にＯＧＬＰ−ＩＳＳＩ／ＩＣＩ 間のＰＶＣ の帯域制限処理を行う。
図５８０に、ＯＧＬＰ部の各ブロックの機能概要及び、エラーセル、保守用セルとの関係を示す。また、図５８０に補足的に ＯＧＬＰ 部の機能を以下を示す。
（１）エラーセル
エラーセルは、マスターエラー・フラグ（ＥＦＩ ＭＳ）が ＮＧ（ＯＮ） になっているものであり、廃棄する必要がある。 ＯＧＬＰ 部内では、様々な用途のためにメモリを使用しているが、エラーセルの場合には、メモリへのライト・アクセスをスキップする。詳細は、図５８０の機能概要参照。
（２） ＬＰ試験セル（ 診断）
ＧＷＭＥＳＨの診断において、ＨＬＰ０７Ａから試験セルを送出し、それをＯＧＬＰ部内の各処理部を通してＨＬＰ０７Ａに送り返し、エラー・フラグを見る試験等を行う。
本診断は、ＯＧＬＰ部がＯＵＳ 状態の時に行う。各リンクに対応する試験の為の加入者データは実際に使用するテーブル上に設定し、試験用のテーブルは持たない。したがって、エラー・フラグが立たない様なＬＰ試験セルは廃棄されずにＭＨ−ＣＯＭのＭＵＸ へ送出してしまうが、本診断を行うときには、ＯＧＬＰ部はマスター状態では無い（ＯＵＳ 状態である）為、上記試験セルはＭＵＸ の入力部におけるセレクターにて廃棄される。
（３） ＰＣＶ 試験
▲１▼ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験
本試験では、ＨＬＰ０７ＡがＩＣＬＰ部に試験セルを送出する。ＩＣＬＰ部からは、ＡＳＳＷを通してＯＧＬＰ部に本試験セルを送出する。ＯＧＬＰ部では、本試験セルをＨＬＰ０７Ａに送り、セルの正常性をチェックする。
本試験セルは、特定のＶＣＩ 値（ＦＦ）が設定されて、ＨＬＰ０７ から送出される。ＩＣＬＰ部では、入力セルのＶＣＩ 中の試験セル識別ビット（ビット７）が’１’ の場合、本試験セルであると認識し、その試験に対応する処理を行う。
具体的には、本試験はＩＮＳ 状態で行う為、通常のメッセージに影響を及ぼさない様にプロトコル・パフォーマンス・チェックは行わない。詳細は、図５８０の機能概要に示す。
▲２▼ Ｌｉｎｋ−ＧＷＭＳＨ 間ＰＶＣ 試験
本試験では、ＨＬＰ０７ＡがＯＧＬＰ部に試験セルを送出する。本試験セルはリンクにて折り返されてＩＣＬＰ部に入力する。ＩＣＬＰ部内の各チェッカーでは、本試験セルに対して通常のセルと同等の処理を行う。ルーティング部では、入力セルのＤＡを元に試験セルの判別を行い、試験セルの場合は、ＶＣＩ＝’ＦＦ’（ｈ） としてＨＬＰ０７Ａに対して送出する。なお、本試験はリンクを閉塞して行う。詳細は、図５８０の機能概要に示す。
４．３ 各機能ブロックとエラーフラグの対応
図５８１に・ＬＰ部の各機能ブロック毎に操作するエラーフラグ（ＥＦ）を示す。また、同図に各機能ブロックが動作する条件も示す。以下、表の読み方を示す。
縦軸は、機能ブロックを示す。
・横軸は、エラーフラグＥＦ（ＥＦ１，ＥＦ２） とＭＥＳＨ間ＰＶＣ 試験の状態を示す。
・項目内は上段、下段に別れている。上段は、機能ブロックのチェックによりＮＧになるＥＦを示し、ＮＧの場合は”ＯＮ”と記述してあるＥＦを制御する。下段は、機能ブロックを動作（チェッカーの場合はチェック） させるかどうか、もしくはチェック結果をＥＦに反映させうかどうかの条件とする。
４．４ セル・フォーマット
図５８２〜図６２８に、ＯＧＬＰ内の各部での各セグメント・タイプのセルのフォーマットを示す。
４．５ 処理フロー
図６２９に、ＧＷＭＥＳＨにおけるＯｕｔｇｏｉｎｇのルーティング処理のフローを示す。また、図６３０に、図６２９に示すフローチャート内のＧＡデータ転送のフローを示す。図６３１〜図６３３には、図６２９および図６３０のフローチャートの各ステップで利用するテーブルの例を示す。
４．６ 各ＰＫＧ ブロック
４．６．１ ＨＭＨ０７Ａ
図６３４および図６３５に、ＨＭＨ０７Ａの回路構成を示す。図６３４は、図５７８に示した全体ブロック図の「交絡セレクト」及びその周辺に対応し、図６３５は「ＤＡフィルタリング」及びその周辺に対応する。
図６３６および図６３７に、図６３４のＦＩＦＯへの書き込みタイミングを示す。また、図６３８〜図６４０にＨＭＨ０７Ａが処理する信号のタイムチャートを示す。
４．６．２ ＨＭＨ０８Ａ
図６４１および図６４２に、ＨＭＨ０８Ａの回路構成を示す。図６４１は、図５７８に示した全体ブロック図の「ロード・スプリッティング」「ＤＭＵＸ」及びその周辺に対応し、図６４２は「試験セル多重」及びその周辺に対応している。
４．６．３ ＨＭＨ０９Ａ
図６４３に、ＨＭＨ０９Ａの回路構成を示す。同図は、図５７８に示した全体ブロック図の「ＧＡコピー」「ＩＣ／ＩＬＥＣ Ｕｎａｖａｉｌａｂｌｅ 」及びその周辺に対応している。
図６４４および図６４５に、ＨＭＨ０９ＡにおけるＧＡコピー処理のフローを示す。図６４４は、書き込み制御のフローチャートであり、図６４５は、読み出し制御のフローチャートである。
４．６．４ ＨＭＨ１０Ａ
ＨＭＨ１０Ａでは、ＧＷＭＥＳＨのＯｕｔｇｏｉｎｇ（ＧＷＭＥＳＨ （ＯＧ） ）部において、ＭＲＩ タイムアウト判別、ＭＩＤ 変換、出力帯域制限、各種エラーカウント、フォーマット変換等を行う。
図６４６に、ＨＭＨ１０Ａの回路構成を示す。また、図６４７に、ＨＭＨ１０Ａの各ブロックの機能を示す。以下、各機能について詳細に説明する。
（１） パリティチェック
ＨＭＨ０９Ａから入力される、１６本のデータ信号及びイネーブル信号に対して、パリティチェックを行う。パリティは奇パリティとする。チェック結果がエラーの場合、ＯＤＰＣ（エラー時”Ｈ” ）を出力しＭＳＣＮ部へ引き渡す。疑似障害入力により、強制エラーを発生する機能を有する。本機能はＴＯ ＣＴＬ ＬＳＩにて実現する。図６４８にパリティ・チェック部とその周辺との接続を表す機能ブロック図を示す。
（２） ＭＲＩ タイムアウト
各メッセージ毎に、ＢＯＭ からＥＯＭ までのＭＲＩ タイムアウト判別を行う。ＢＯＭ 到来時、「現在時刻」＋「タイムアウト時刻」を書き込む。セル到来毎に時間を参照し、マッチした時刻をタイムアウトとみなす。本機能は、ＴＯ ＣＴＬ ＬＳＩで実現する。
空きパターン作成：ＭＲＩ ＴＩＭＥ（ＡＭＤ−ＣＡＭ） に初期設定を与える。
ＭＲＩ ＴＩＭＥ（ＡＭＤ−ＣＡＭ）：ＢＯＭ 時に空きパターンを送る。毎セル毎にタイムアウトか否かをチェックする。
ＴＯ パターン作成 ：タイムアウト時にＭＲＩ ＴＩＭＥ（ＡＭＤ−ＣＡＭ） にＴＯパターンを出力し、ＭＩＤ を開放する。
ＴＯ セル送出 ：設定ピンＯＴＯＯ”Ｈ” によりタイムアウトしたメッセージの ＢＯＭ の代わりにタイムアウトを出力する。
セルカウンタ ：セル（すべての種類のセルを含む）が来るたびにカウントするモード、有効セルだけをカウントするモードがある。試験時は、有効セルのみをカウントする。設定は、 ＭＳＤ により行う。
図６４９に、ＭＲＩ タイムアウト部の機能ブロックを示す。
（３） ＭＩＤ 変換
入ＶＰＩ，入ＶＣＩ，入ＭＩＤ から、出ＶＣＩ，出ＭＩＤ への変換を行う。
ＢＯＭ セル到来時、入ＶＰＩ，入ＶＣＩ，入ＭＩＤ をＡＭＤ ＣＡＭ（Ａｍ９９１０ａ）に書き込む。
ＣＯＭ， ＥＯＭセル到来時、入ＶＰＩ，入ＶＣＩ，入ＭＩＤ をＡＭＤ ＣＡＭ に与え、上記ＢＯＭ セル到来時に書き込んだ値とマッチした場合、マッチアドレスを出ＶＣＩ，出ＶＰＩ，出ＭＩＤ としてＭＩＤ の変換を行う。尚、変換の有無はモードピン（ＤＩＶＭ）で実施し、変換ビットの割り付けＥＯＭ の場合開放処理を行う。本機能はＴＯ ＣＴＬ ＬＳＩにて実現する。
図６５０に、ＭＩＤ 変換部の機能ブロックを示す。
（４） セル遅延
セル遅延部は、タイムアウト判別処理、及びＭＩＤ 変換処理に要する遅延に合わせ、主信号の遅延を行う。本機能はＴＯ ＣＴＬ ＬＳＩにて実現する。図６５１にセル遅延部の機能ブロックを示す。
（５） エラーセル廃棄
エラーフラグを識別し、エラーフラグ（マスターエラー）が”Ｌ” であれば対象セルを廃棄する。本機能はＴＯ ＣＴＬ ＬＳＩにて実現する。以下に各 ＰＷＣＢ におけるセル廃棄条件を示す。
ＨＭＨ０８Ａでの廃棄条件
・ＢＯＭ Ｕｎｅｘｐｅｃｔｅｄ ＭＩＤ
・ＣＯＭ Ｕｎｅｘｐｅｃｔｅｄ ＭＩＤ
・ＥＯＭ Ｕｎｅｘｐｅｃｔｅｄ ＭＩＤ
・エンキャプスレイション・エラー
・Ｕｎｅｘｐｅｃｔｅｄシーケンス番号エラー
ＨＭＨ０９Ａでの廃棄条件
・ＧＡビット・エラー
・ＧＡ ａｃｔｉｖｅ ｅｒｒｏｒ
・ＩＳＳＩ／ＩＣＩ Ｕｎａｖａｉｌａｂｌｅ
ＨＭＨ１０Ａでの廃棄条件
・ＭＲＩ タイムアウト・エラー
・Ｅｘｃｅｅｄ ｍａｘｉｍｕｍ ｎｕｍｂｅｒ ｏｆ ＣＤＵ
・ＣＤＵ アクティブ・エラー
図６５２に、エラーセル廃棄部の機能ブロックを示す。
（６） 出力帯域制限
各メッセージを、予め規定された帯域に基づいて、出力帯域の制限を行う。帯域制限は、同一メッセージのセルの単位時間当たりの間隔を管理制限するこによって実現する。単位時間当たり同一メッセージの、セルとセルの間隔を小さくすれば流量が増加し、反対に間隔を大きくすれば流量が減少する。帯域制限のためのパラメーターは、加入者毎の契約に基づいて生成され、ＬＰ−ＣＯＭ部のμｐ 部により与えられ、テーブル操作及び設定など一括管理される。なお、流量制限の機能は、ＶＣ−ＳＨ ＬＳＩ にて実現する。
図６５３に、出力帯域制限部の機能ブロックを示す。また、図６５４に出力帯域制限を実行するＶＣ−ＳＨ ＬＳＩ およびその周辺の回路構成を示す。
（７） フォーマット変換
セルのセグメント・タイプＳＴ（ＰＩ）を識別し、ＩＳＳＩ或いは、ＩＣＩ のフォーマットにセルを変換する。本機能は、ＭＨ１０Ａ ＬＣＡ にて実現する。
図６５５に、フォーマット変換部の機能ブロックを示す。また、図６５６に、フォーマット変換処理をまとめた表を示す。
（８） ＣＲＣ−１０生成付与
データの正常性を確認するため、ペイロード部に対してＣＲＣ の演算を行い、演算結果を付加し送出を行う。ＣＲＣ チェックは別のＰＷＣＢで行う。そして、そのＰＷＣＢでエラー発生の判別を行う。本機能は、ＭＨ１０Ａ ＬＣＡ にて実現する。図６５７に、ＣＲＣ−１０生成付与部の機能ブロックを示す。また、図６５８に、ＣＲＣ−１０演算を説明する図を示す。
（９） 廃棄カウント
出力帯域制限による帯域制限により抑制制御されたセルのカウント、ＨＭＨ０８Ａからの廃棄信号のカウント、ＨＭＨ０９Ａからの廃棄信号のカウントを行い、ＬＰ−ＣＯＭ部にその情報を送る。上記カウント動作に利用するカウンタは、２面構成のＲＡＭ を用い、ＬＰ−ＣＯＭ部からのデータ要求に対して片面を開放、残りの面で廃棄カウントを行う。ＲＡＭ の面切替えは、ＬＰ−ＣＯＭからのＲＡＭＣＨＧ信号により制御される。本機能はＭＨ１０Ｂ ＬＣＡ にて実現する。図６５９に廃棄カウント部の機能ブロックを示す。５． ＭＨ−ＣＯＭ部
５．１ 概要
ＭＨ−ＣＯＭ部は、４枚のＰＷＣＢ（ＨＭＸ１０Ａ， ＨＭＸ１１Ａ， ＨＭＸ１２Ａ， ＨＳＦ０５Ａ）から構成されており以下の機能を有す。ＭＨ−ＣＯＭ部は、ＡＴＭ スイッチ（ＡＳＳＷ）の系にくくりつけの２重化構成であり、系間にはシグナリング及びＶＣＣ コピー用の交絡を持つ。ＭＨ−ＣＯＭ部の主な機能は、以下の３つである。
▲１▼ＡＴＭ スイッチから流入して来るデータをデマックス（分解）してＬＰ部へ与え
る。
▲２▼ＬＰ部からのデータをマックス（多重）してＡＴＭ スイッチへ送出する。
▲３▼ＬＡＰ によるシグナリングの終端を行う。
ＧＷＭＥＳＨのＭＨ−ＣＯＭ部は、ＳＢＭＥＳＨのＭＨ−ＣＯＭ部と同一なので、ここでは詳細な説明は行わず、各ＰＷＣＢの機能概略のみを示す。
５．２ ＨＭＸ１０Ａ
図６６０にＨＭＸ１０Ａにブロック図を示す。ＨＭＸ１０Ａは、以下の機能を有する。
▲１▼ ＨＭＸ１２Ａ からのスケジューラ制御により、ＩＣＬＰ（ＬＰ部のＩｎｃｏｍｉｎｇ）からのデータを６２２Ｍｂｐｓ ハイウェイに多重してＡＳＳＷに出力する機能（ＩＭＵＸ 機能） 。
▲２▼ ＡＳＳＷ の出力側の６２２Ｍｂｐｓ ハイウェイから入力されるデータ（セル）をそのデータの着信先アドレスＤＡに基づいて分離し、ＯＧＬＰ（ＬＰ部のＯｕｔｇｏｉｎｇ）へデータを送り出す機能（ＯＤＭＸ 機能） 。実際には、ＢＯＭ のセルでＤＡをチェックし、分離するデータであればＭＩＤ 情報を記録しておき、ＣＯＭ，ＥＯＭ のセルが入力した場合に、上記記録したＭＩＤ を参照して分離処理をしている。
▲３▼ ＡＳＳＷ の出力側の６２２Ｍｂｐｓ ハイウエイから入力されるの「Ｏ（オー）ビット」の値に基づいて、ＴＣＧ （テストセル生成部）からの試験セルを分離する機能。（▲２▼とは別の機能として分離）
ＡＳＳＷとＧＷＭＥＳＨ間では、ＡＳＳＷからＩＣＬＰへ向かうデータ、ＯＧＬＰからＡＳＳＷへ向かうデータは、物理的に１本の５０芯同軸フラット・ケーブルに収容されており、このケーブルはＨＭＸ１０ＡのＡ コネクタに接続される。ＨＭＸ１０ＡのＢ コネクタはイモズル接続の場合、下流のＧＷＭＥＳＨへハイウエイを接続するケーブルがつながる。
５．３ ＨＭＸ１１Ａ
図６６１に、ＨＭＸ１１Ａのブロック図を示す。ＨＭＸ１１Ａは、以下の機能を有する。
▲１▼ＨＭＸ１２Ａからのスケジューラ制御により、ＯＧＬＰからのデータを６２２Ｍｂｐｓ ハイウェイに多重してＡＳＳＷに出力する機能（ＯＭＵＸ 機能） 。
▲２▼ＡＳＳＷの出力側の６２２Ｍｂｐｓ ハイウェイからのデータ（セル）をそのセルのタグ情報に基づいて分離し、ＩＣＬＰへデータを送出する。また、上記「Ｏビット」の値に基づいてＴＣＧ からの試験セルを分離する機能（ＩＤＭＸ 機能） 。
▲３▼ ＥＺＬＡＰによるシグナリング・データのマックス機能、デマックス機能。
ＡＳＳＷとＧＷＭＥＳＨ間では、ＡＳＳＷからＯＧＬＰへ向かうデータ、ＩＣＬＰからＡＳＳＷへ向かうデータは、物理的に１本の５０芯同軸フラット・ケーブルに収容されており、このケーブルはＨＭＸ１１ＡのＡ コネクタに接続される。ＨＭＸ１１ＡのＢ コネクタはイモズル接続の場合、下流のＧＷＭＥＳＨへハイウェイを接続するケーブルがつながる。
５．４ ＨＭＸ１２Ａ
ＨＭＸ１２Ａは、以下の機能をもっている。
▲１▼ ＨＭＸ１０Ａ， ＨＭＸ１１Ａ で多重するセルに対して、ＶＰＩ／ＶＣＩ の変換及びスイッチング・タグ情報の付与機能（ＶＣＣ機能） 。
▲２▼ ＨＭＸ１０Ａ， ＨＭＸ１１Ａ で分離したＴＣＧ からの試験セルをそれぞれ ＨＭＸ１０Ａ， ＨＭＸ１１Ａ のマックス・ハイウエイに多重する機能。
▲３▼ ＨＭＸ１０Ａ， ＨＭＸ１１Ａ で多重を行う為のスケジューラ機能。
図６６２に、ＶＣＣ 機能を中心としたブロック図を、図６６３に、スケジューラ機能を中心としたブロック図をそれぞれ示す。
ＨＭＸ１２Ａの前面コネクタのうちＡ．Ｃ コネクタはシグナリング・データの系間交絡用、Ｂ，Ｄ コネクタスケジューラ機能用信号のイモズル接続用である。
５．５ ＨＳＦ０５Ａ
ＨＳＦ０５Ａは、以下の機能を有する。
▲１▼ＢＳＧＣ経由で、ＶＣＣ 設定、ＭＨ−ＣＯＭ部内ＭＳＣＮ監視、ＭＳＤ 制御等のＬＡＰ 信号の終端機能。
▲２▼ＳＹＮＳＨ からのソース・クロック（８ＭＨｚ）を基に、ＭＨ−ＣＯＭ内で使用する各種タイミング信号を生成する機能。
図６６４に、ＨＳＦ０５Ａのブロック図を、図６６５に、ＳＢＭＥＳＨのクロック系統図をそれぞれ示す。
６． プロトコル・パフォーマンス・モニタ
６．１ 概要
ＧＷＭＥＳＨでは、Ｌ２−ＰＤＵ、Ｌ３−ＰＤＵに対するプロトコル・パフォーマンス・モニタを行う。本プロトコル・パフォーマンス・モニタは、Ｂｅｌｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｒｅｓｅａｒｃｈ 社発行のＴＲ−ＴＳＶ−１０６１ 及びＴＲ−ＴＳＶ−１０６３（以下では、単にＴＲ−１０６１，ＴＲ−１０６３ と記す）にほぼ準拠する。また、本プロトコル・パフォーマンス・モニタ機能は、ＨＬＭ０３Ａ ＰＷＣＢ にて実現する。なお、ＧＷＭＥＳＨのプロトコル・パフォーマンス・モニタ機能は、ＳＢＭＥＳＨでのそれと、基本的には同じである。
図６６６に、プロトコル・パフォーマンス・モニタ機能を実行するＨＬＭ０３Ａのブロック図を示す。ＨＬＭ０３Ａは、後述するＬＰ−ＣＯＭ部に設けられている。また、ＨＬＭ０３Ａは、後述するデータ・コレクション機能も実行する。また、図６６７および７６８に、ＨＬＭ０３Ａの各ブロックの機能概要を示す。
ＨＬＭ０３Ａでは、図６６９（表中のチェック名は、ＨＬＭ０３Ａ機能ブロック図の名称に対応している）に示すチェックを行っている。チェック結果は、図６６６に示すＭＳＣＮレジスタに表示され、ＨＬＰ０７Ａ（これも、ＬＰ−ＣＯＭ部に設けられている）へ通知する。
ＨＬＭ０３Ａでは、図６６９に示すチェックの他に、以下の結果のＭＳＣＮレジスタに表示する。
・初期設定中
・ＬＣＡ コンフィギュレーション中
・交絡ケーブル抜け
・ｍａｔｅ系電源障害
・ｍａｔｅ系ヒューズアラーム
・ｍａｔｅ系 ＨＬＰ０７Ａ のウォッチドッグ・タイマのタイムアウト
図６６９のチェック名＝ＰＣｄ 以降は条件付きチェック項目であり、条件を満たしていない場合はチェックを行わない。それら条件とは、対象となるセルが有効セルであること、及び、図６７０に示す各チェック項目毎の条件である。
６．２ Ｌ２ プロトコル・パフォーマンス・モニタ
ＧＷＭＥＳＨでは、以下の各Ｌ２パラメータについてのプロトコル・パフォーマンス・モニタを行う。
（１） ＭＲＩ タイムアウト
（２） 無効ペイロードＣＲＣ コード
（３） ペイロード長エラー
（４） ＭＩＤ カレントリ・アクティブ
（５） アンアプルーブドＭＩＤ を持ったＥＯＭ
（６） アンイクスペクテッド・シーケンス番号エラー
ＨＬＭ０３Ａでは、ＩＣＬＰ部からのエラー通知（その詳細は後述する）を受けた場合、上記（１） 〜（６） の各パラメータについて、入力リンク毎にＳｕｍ−ｏｆ−ｅｒｒｏｒｓ アルゴリズムを適用したＬ２プロトコル・パフォーマンス・モニタを行う。
Ｓｕｍ−ｏｆ−ｅｒｒｏｒｓ アルゴリズム用の閾値の設定方法、ＴＲ−１０６１，１０６３で規定されているカウンタやレジスタの実現方法は、ＳＢＭＥＳＨに関する説明と基本的には同じであるので、ここではその説明を省略する。
また、ＧＷＭＥＳＨのＨＬＭ０３Ａにおいては、ＯＧＬＰ部からのエラー通知（その詳細は後述する）を受けた場合、上記（１），（４），（５） の各パラメーターについて、各々のエラーカウントが規定されている。ここでのエラーカウントに利用するカウンタ、レジスタの実現方法もＳＢＭＥＳＨに関する説明において記載したので省略する。
上記エラーカウントは、エラー状態のｌ２−ＰＤＵを送出して来たメッセージ・ハンドラＭＨ毎に行う。
６．３ Ｌ３ プロトコル・パフォーマンス・モニタ
ＧＷＭＥＳＨでは、以下の各Ｌ３パラメータについてのプロトコル・パフォーマンス・モニタを行う。
（１） 無効 ＢＡ サイズ・フィールド値
（２） 無効 ＤＡ タイプ
（３） 無効 ＳＡ タイプ
（４） 無効プロトコルＩＤ
（５） 無効サービス・タイプ
（６） 無効プロトコル・ディスクリミネータ
（７） ホップ・カウント＝０
（８） 無効イングレス・インタフェース・タイプ
（９） ＢＥタグ・ミスマッチ
（１０） ＢＡサイズ・フィールドとレングス・フィールドとの不一致
（１１） ＩＳＳＩ／ＩＣＩのアンアベイラブル
ＧＷＭＥＳＨのＨＬＭ０３Ａでは、ＩＣＬＰ部からのエラー通知（その詳細は後述する）を受けると、上記（１） 〜（１０）の各パラメーターについて入力リンク毎にＳｕｍ−ｏｆ−Ｅｒｒｏｒｓアルゴリズムを適用したＬ３プロトコル・パフィーマンス・モニタを行う。
Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズム用の閾値の設定方法、Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムに利用するカウンタやレジスタの実現方法は、ＳＢＭＥＳＨでの説明と基本的には同じであるので、ここでは省略する。
また、ＴＲ−１０６１，１０６３では、前記（２） 〜（８） の各パラメータについてのエラー発生時のログを要求している。それらログの内容としては、以下のものがある。
（ａ） エラー検出の日時（年、月、日、時、分、秒）
（ｂ） リンク ＩＤ
（ｃ） 送信元アドレス（アドレスタイプを含む）
（ｄ） 着信先アドレス（アドレスタイプを含む）
（ｅ） 発生した特殊状態
本実施例のシステムでは、ログ対象エラーが発生すると、上記（ｂ） 〜（ｅ） をハード的にログレジスタへ設定する。ファームウエアは、該レジスタからログ内容を読み出し、ソフトウエアへ通知する。上記（ａ） の内容は、ハードウエアからファームウエアに対しては渡さない。これらは、ファームウエアが上記（ａ） 以外のログ内容を取り込んだ時に、ファームウエアが管理している時間を付与する。ただし、ソフトウエアへの通知内容には年・月・日は含まれていない。これらについては、ソフトウエアが管理する。
また、ＧＷＭＥＳＨでは、エラー検出毎にそのログをソフトウエアに対し通知し、ログの検索機能等をソフトウエアで実現する。
ＴＲ−１０６１，１０６３では、前記（２）（３）（９）（１０） のパラメータについての各々のエラーカウントを規定している。本実施例におけるこれらのカウント動作は、Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムと同様であり、そのカウント動作に利用するカウンタ、レジスタに実現方法も同じである。
６．４ Ｉｎｃｏｍｉｎｇ 部におけるプロトコル・パフォーマンス・モニタ
６．４．１ 処理方法
Ｉｎｃｏｍｉｎｇ部におけるチェック項目、ＮＧ検出時の動作、チェック処理手順について図６７１にまとめる。
同図において、「群」とはパラメータのグループ分けを示す。Ｇ 群は、ＴＲ−１０６１，１０６３には規定されていないＧＷＭＥＳＨ独自仕様であり、ＧＷＭＥＳＨ内部処理におけるエラーである。
本処理を行うのは、前述の様に、ＨＬＭ０３Ａであるが、Ｉｎｃｏｍｉｎｇ部における各種チェックのエラー通知はＩＣＬＰ部から受信する。ＨＬＭ０３Ａは、ＯＣＬＰ部からこの他にデータ， セルフレーム， イネイブルの信号を受信する。それらの各信号のタイムチャートを図６７２に、各信号の説明を図６７３にそれぞれ示す。
図６７２に示した様に、データは１６ビットパラレルのセルフォーマットでＩＣＬＰ部から入力される。交換機（ＧＷＭＥＳＨを含む）内では１セル＝５４オクテットのイメージで扱っているので、入力データの１セルは ９Ｍ クロックで２７τの長さになる。
１セルは、ＡＴＭ ヘッダに相当する部分３τ（この部分のフォーマットはＧＷＭＥＳＨの内部フォーマットであり、一般的なＡＴＭ ヘッダ・フォーマットとは合致しない。図示した様に、本部の中に該セルの送出元リンクＩＤを示す部分（発リンクＩＤ）が含まれている）とその他２７τからなる。なお、図６７２に示したセルの内容は、該セルがインターＢＯＭ であった場合の例である。
図６６６に示したＳＴ識別ブロックにおけるセル・セグメント・タイプの識別方法を下記に示す。セグメント・タイプの識別は、図６７２に示したＳＳＴ とＩＳＴ との組み合わせにより行う。その組合せとセグメント・タイプとの関係を図６７４に示す。なお、インターＢＯＭ は、ＳＭＬＰ部においてハーフ・エンキャプシュレーション処理を行い増えたＢＯＭ である。
図６６６に示したエラー解析ブロックにおけるエラーの判別方法は、基本的にＳＢＭＥＳＨについて説明した内容と同じであるので、ここではその説明を省略する。ただし、ＳＢＭＥＳＨにおいては、エラー解析時にＳＮＩ の識別を行うのに対し、ＧＷＭＥＳＨではリンクの識別を行う。図６７５に、エラー解析ブロックの処理のタイムチャートを示す。
６．４．２ 処理詳細
▲１▼ Ｌ２／３ Ｓｕｍ ｏｆ Ｅｒｒ．カウント
▲２▼ Ｌ２／３個別Ｅｒｒ．カウント
上記▲１▼および▲２▼の処理は、ＳＢＭＥＳＨについて説明した内容と基本的に同じであるので、その説明を省略する。ただし、ＳＢＭＥＳＨにおいては、カウントアップ動作、閾値の比較、フラグの設定をＳＮＩ 単位で行っていたが、ＧＷＭＥＳＨでは発リンク単位で行う。
６．５ ０ｕｔｇｏｉｎｇ 部におけるプロトコル・パフォーマンス・モニタ
６．５．１ 処理方法
０ｕｔｇｏｉｎｇ部におけるチェック項目、ＮＧ検出時の動作、チェック処理手順について図６７６にまとめる。
「群」については、前述した通りである。また、Ｅ 群は、ＧＷＭＥＳＨの内部処理における独自仕様である。
プロトコル・パフォーマンス・モニタとしては、個々のパラメータに関するエラーカウントを行う。このカウント動作は、発ＭＨ毎に行う。ただし、ＩＳＳＩ／ＩＣＩ Ｕｎａｖａｉｌａｂｌｅについてはログ対象エラーとする。
本処理も、前述の様にＨＬＭ０３Ａで実行されるうが、Ｏｕｔｇｏｉｎｇ部における各種チェックのエラー通知はＯＧＬＰ部から受信する。ＨＬＭ０３Ａは、この他に、ＯＧＬＰ部からデータ、セルフレーム、イネイブル信号を受信するが、それらの各信号のタイムチャートを図６７７に示す。なお、そのタイムチャートに示す各信号の説明は、図６７３に示した通りである。
Ｏｕｔｇｏｉｎｇ部が受信する信号は、基本的にＩｎｃｏｍｉｎｇ部におけるプロトコル・パフォーマンス・モニタのためにＩＣＬＰ部より受信する各信号と同等である。
ＡＴＭ ヘッダに相当する部分３τのフォーマットは、ＧＷＭＥＳＨの内部フォーマットであり、一般的なＡＴＭ ヘッダ・フォーマットとは合致しない。図６７７に示した様に、本部の中に該セルの送出元ＭＨを示す部分（発ＭＨ ＩＤ ）と着信先のリンクを示す部分（着リンクＩＤ）がある。尚、図６７７はインターＢＯＭ の例である。
ＭＲＩ タイムアウトの場合のエラー通知方法もＩｎｃｏｍｉｎｇ部におけるそれと同等であり、ＯＧＬＰ部にて疑似ＥＯＭ セルを生成し、該セルと共にＭＲＩ タイムアウトであることを示すエラー通知を行う。そして、該疑似ＥＯＭ セル内の着リンクＩＤは対応するＢＯＭ のそれと同じものである。また、セル・セグメント・タイプの識別方法もＩｎｃｏｍｉｎｇ部と同じであり、図６７４に示す通りである。その他、図６６６に示す各ブロックについては、Ｉｎｃｏｍｉｎｇ部におけるそれらと同等の機能を有し、同等の動作を行う。
なお、図６７７の１τ目のデータ１５の「試」は、ＬＩＮＫ−ＧＷＭＥＳＨ 間ＰＶＣ 試験用セルであるか否かを表すフィールドであり、２ τ目のデータ１１「試」は、 ＭＥＳＨ−ＭＨ間ＰＶＣ 試験用セルであるか否かを表すフィールドである。また、ＬＩＮＫ−ＧＷＭＥＳＨ 間ＰＶＣ 試験用セル又はＭＥＳＨ−ＭＨ 間ＰＶＣ 試験用セルであった場合は、Ｏｕｔｇｏｉｎｇプロトコル・パフォーマンス・モニタに関する全ての処理を行わない。
６．５．２ 処理詳細
Ｌ２／３ 個別エラー・カウントに関する処理は、ＳＢＭＥＳＨに関して説明したものと基本的に同じであるので、ここでは省略し、図６７８にタイムチャートを示すのみにとどめる。
７． ネットワーク・データ・コレクション
７．１ 概要
ＧＷＭＥＳＨでは、Ｌ２−ＰＤＵ，Ｌ３−ＰＤＵ に対するデータ・コレクションを行う。このデータ・コレクションは、ＴＲ−１０６１．１０６３にほぼ準拠する。本データ・コレクション機能は、ＨＬＭ０３Ａにて実現する。ＨＬＭ０３Ａのブロック図および各ブロックの機能は、図６６６〜図６６８に示した通りである。
７．２ ネットワーク・データ・コレクション・パラメータ
ＧＷＭＥＳＨでは、以下の各パラメータについてのネットワーク・データ・コレクション（スケジュール化された測定であり、リンク毎に行う）を行う。
（１） Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ ｌ２ ＰＤＵｓ
（２） Ｔｏｔａｌ ｔｅｒｍｉｎａｔｉｎｇ ｌ２ ＰＤＵｓ
（３） Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ ｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ
（４） Ｔｏｔａｌ ｔｅｒｍｉｎａｔｉｎｇ ｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ
（５） Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ ｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ
（６） Ｔｏｔａｌ ｔｅｒｍｉｎａｔｉｎｇ ｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ
上記（１） 〜（６） は、各Ｌ２，Ｌ３ ＰＤＵ 数のカウントである。
ＧＷＭＥＳＨでは、上記の様に、
Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ（ｔｅｒｍｉｎａｔｉｎｇ）ｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ数
Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ（ｔｅｒｍｉｎａｔｉｎｇ） ｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ数
を計数しており、「全 Ｌ３ ＰＤＵｓ数」を算出する場合には、ソフトウエアがこの両者の加算を行う。
ＴＲ−１０６１，１０６３では、１インターバル＝１５分とし、少なくとも過去２インターバル分の各種データの保持を規定している。この規定に基づき、本実施例のＧＷＭＥＳＨでは、プロトコル・パフォーマンス・モニタと同様に、１５分カウンタを２個用意し、面切替えで使用する。そして、ソフトウエアは面切替え指示後、１５分以内にその時のプレビアス１５分レジスタに相当する１５分カウンタからカウント値を取り出した記憶する。すなわち、少なくとも過去２インターバル分の各種データの保持はソフトウエアが行う。
７．３ Ｉｎｃｏｍｉｎｇ 部におけるネットワーク・データ・コレクション
７．３．１ 処理方式
前記のネットワーク・データ・コレクション対象パラメーター（１） 〜（６） の中で、Ｉｎｃｏｍｉｎｇ部において処理するのは（１），（３），（５） の３項目である。
（１），（３），（５） のＬ２， Ｌ３ ＰＤＵ数のカウントは、該Ｌ２ ＰＤＵ内もしくは該Ｌ３ ＰＤＵ内のエラーの有無に係わらず行う。
Ｉｎｃｏｍｉｎｇ部ではセルフォーマットでデータを受信するので、リンク毎のＬ２ ＰＤＵ数のカウントは容易であり、該Ｌ２ ＰＤＵのＳＴを解析し、Ｉｎｔｅｒ−ＢＯＭ の場合はＬ３ ＰＤＵ数のカウントアップを行う。また、ＤＡ部を解析し、ｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ＰＤＵ かｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵかの判定を行う。
ネットワーク・データ・コレクションでは、プロトコル・パフォーマンス・モニタと同様に、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験用セルであった場合と、ＧＡコピー処理によりコピーされたセルであった場合はイングレス・ネットワーク・データ・コレクションに関する全ての処理は行わない。
タイミング生成、リンク識別、ＳＡ／ＤＡ 識別、ＲＡＭ ＆ カウンタの各ブロックとＳＡ／ＤＡ 蓄積ＲＡＭ はプロトコル・パフォーマンス・モニタ処理におけるそれと兼用である。また、各カウンタは、プロトコル・パフォーマンス・モニタ処理におけるそれと同様に、図６６６に示すように、カウント値を（リンク毎、Ｌ２，Ｌ３ ＰＤＵ 毎等に）デュアルポートＲＡＭ に格納し、必要なカウント値を読みだしてカウントアップし、またＲＡＭ に格納する事で実現する。
図６７９に、Ｉｎｃｏｍｉｎｇ部におけるネットワーク・データ・コレクションに係わるタイムチャートを示す。
７．３．２ 処理詳細
有効セルを受信した場合の処理は以下の通りである。
（１） カウント値格納ＲＡＭ からＬ２ ＰＤＵカウント値を読み出し、カウントアップ（＋１）を行う。
（２） カウントアップしたＬ２ ＰＤＵカウント値をＲＡＭ に格納する。
有効なＩｎｔｅｒ−ＢＯＭ を受信した場合の処理は以下の通りである。
（１） カウント値格納ＲＡＭ からＬ３ ＰＤＵカウント値を読み出し、カウントアップ（＋１）を行う。その際、ＤＡ部を解析し、個別アドレス Ｌ３ ＰＤＵ かグループアドレスＬ３ ＰＤＵかを判別し、それぞれカウントアップする。
（２） カウントアップしたＬ３ ＰＤＵカウント値をＲＡＭ に格納する。
カウント値は３２ビットであるが、ＲＡＭ へのリード／ ライトは１６ビットずつ２回に分けて行う。カウントアップは、発リンク単位に行う。各カウントアップは、（１） においてカウント値がマックスであった場合は行わない。また、前述したように、Ｌ２， Ｌ３ ＰＤＵのカウントはエラーの有無にかかわらず行う。
カウント値格納時には、パリティ生成を行い、カウント値を読み出すときに、パリティ・チェックを行う。図６８０に、Ｉｎｃｏｍｉｎｇ部でのネットワーク・データコレクションに関するカウント値のリード／ライトのタイムチャートを示す。
７．４ Ｏｕｔｇｏｉｎｇ 部におけるネットワーク・データ・コレクション
７．４．１ 処理方式
前記のネットワーク・データ・コレクション対象パラメーター（１） 〜（６） の中で、Ｏｕｔｇｏｉｎｇ部において処理するのは、（２），（４），（６） の３項目である。
（２），（４），（６） のＬ２， Ｌ３ ＰＤＵ数のカウントは、エラーの無い正常な該Ｌ２ ＰＤＵもしくは該Ｌ３ ＰＤＵのみに対して行う。
Ｏｕｔｇｏｉｎｇ部へは、セルフォーマットでデータが入力されるので、リンク毎のＬ２ ＰＤＵ数のカウントは容易であり、該Ｌ２ ＰＤＵのＳＴ部を解析し、Ｉｎｔｅｒ−ＢＯＭ の場合はＬ３ ＰＤＵ数のカウントアップを行う。また、同時に、ＤＡ部を解析して、個別アドレス Ｌ３ ＰＤＵ かグループアドレスＬ３ ＰＤＵかの判定を行う。
ＬＩＮＫ−ＳＢＭＥＳＨ 間ＰＶＣ 試験用セルであった場合とＭＥＳＨ−ＭＨ 間ＰＶＣ 試験用セルであった場合は、Ｏｕｔｇｏｉｎｇネットワーク・データ・コレクションに関する全ての処理は行わない。尚、ＨＬＭ０３ＡのＯｕｔｇｏｉｎｇ ＮＤＣ部（ネットワーク・データ・コレクション部）では、課金データ用のＬ２ ＰＤＵ， Ｌ３ ＰＤＵのカウントも行う。ただし、課金データ用のＬ３ ＰＤＵのカウントに関しては、Ｔｏｔａｌ ｔｅｒｍｉｎａｔｉｎｇ Ｌ３ ＰＤＵｓ のみに対して行う。
７．４．２ 処理詳細
エラーのない正常なセルを受信した場合の処理は以下の通りである。
（１） ＮＤＣ カウント値格納ＲＡＭ からＬ２ ＰＤＵカウント値を読み出し、カウントアップ（＋１）を行う。
（２） カウントアップしたＬ２ ＰＤＵカウント値をＲＡＭ に格納する。
（３） 課金データカウント値格納ＲＡＭ からＬ２ ＰＤＵカウント値を読み出し、カウントアップ（＋１）を行う。
（４） カウントアップしたＬ２ ＰＤＵカウント値をＲＡＭ に格納する。
正常Ｉｎｔｅｒ−ＢＯＭ を受信した場合の処理は以下の通りである。
（１） ＮＤＣ カウント値格納ＲＡＭ からＬ３ ＰＤＵカウント値を読み出し、カウントアップ（＋１）を行う。その際、ＤＡ部を解析し、個別アドレス Ｌ３ ＰＤＵ かグループアドレスＬ３ ＰＤＵかを判別し、それぞれカウントアップする。
（２） カウントアップしたＬ３ ＰＤＵカウント値をＲＡＭ に格納する。
（３） 課金データカウント値格納ＲＡＭ からＬ３ ＰＤＵカウント値を読み出し、カウントアップ（＋１）を行う。
（４） カウントアップしたＬ３ ＰＤＵカウント値をＲＡＭ に格納する。
カウント値は３２ビットであるが、ＲＡＭ へのリード／ ライトは１６ビットずつ２回に分けて行う。カウントアップは、着リンク単位に行う。各カウントアップは、上記（１） においてカウント値が最大値であった場合は行わない。また、カウント値格納時には、パリティ生成を行い、カウント値を読み出すときに、パリティ・チェックを行う。
図６８１に、Ｏｕｔｇｏｉｎｇ部でのネットワーク・データコレクションに関するカウント値のリード／ライトのタイムチャートを示す。
８． 課金
課金（Ｂｉｌｌｉｎｇ ）処理においては、ＬＥＣ （ Ｌｏｃａｌ Ｅｘｃｈａｎｇｅ Ｃａｒｒｉｅｒ ）網において，ＸＡ−ＳＭＤＳ 及びＢＣＣ−ＩＬＥＣ間のように，キャリア間にまたがるＳＭＤＳに対する課金機能をサポートするために必要なｕｓａｇｅ ｉｎｆｏｒｍａｔｉｏｎ（使用量情報） の生成やｕｓａｇｅ ｍｅａｓｕｒｅｍｅｎｔ（使用量計測） 処理を行う。図６８２に、課金の機能分類と処理手順を示す。
８．１ Ｄａｔａ Ｇｅｎｅｒａｔｉｎｇ（データ生成）
（１） 個別アドレスデータ転送に対する生成
・課金ポイント（図６８３参照）
▲１▼発側ＬＥＣ 網で他のＬＥＣ 網や選択されたＩＣ網へ直接ＩＣＩＰ Ｌ３ ＰＤＵ を転送するスイッチング・システムＳＳ。
▲２▼着側ＬＥＣ 網で着信先ＳＮＩ へ直接ＳＩＰ Ｌ３ ＰＤＵを転送するＳＳ． ただし、各ＳＢＭＨは、局内ＳＭＤＳに対する課金機能を内蔵しており、機能の共通化のため、終端使用量情報の生成はＳＢＭＨで行う。
・課金対象
プロトコル・チェックやｆｅａｔｕｒｅ ｐｒｏｃｅｓｓｉｎｇの結果などから、正常に転送された（ｓｕｃｃｅｓｓｆｕｌｌｙ ｔｒａｎｓｍｉｔｔｅｄ） Ｌ３ ＰＤＵ であると判断されたデータに対してのみ課金を行う。
・課金情報
図６８４に示す内容を含む使用量情報をパケット単位に生成する。
（２） グループアドレスデータ転送に対する生成
・課金ポイント
▲１▼他のＬＥＣ 網や選択されたＩＣ網へ直接ＧＡ及びそのコピーの各ＩＣＩＰ Ｌ３ ＰＤＵ を転送するＳＳ．
▲２▼着信先ＳＮＩ へＧＡに基づいたのコピーＳＩＰ Ｌ３ ＰＤＵを直接転送するＳＳ．
・課金対象
プロトコル・チェックやｆｅａｔｕｒｅ ｐｒｏｃｅｓｓｉｎｇの結果などから、正常に転送された（ｓｕｃｃｅｓｓｆｕｌｌｙ ｔｒａｎｓｍｉｔｔｅｄ） Ｌ３ ＰＤＵ であると判断されたデータに対してのみ課金を行う。
・課金情報
図６８４に示す内容を含む使用量情報をパケット単位に生成する。
（３） 使用量情報の内容
・着信先アドレス
アドレス・タイプとアドレス・サブフィールドから成る着信アドレス。
アドレス・タイプ＝’１１００’： 個別アドレス
＝’１１１０’： グループアドレス
・発信元アドレス
アドレス・タイプとアドレス・サブフィールドから成る発信アドレス。
アドレス・タイプ＝’１１００’： 個別アドレス
・ＳＮＩ アドレス
ＬＥＣ がＧＡ Ａｇｅｎｔの場合、ＧＡメンバーの個別アドレスを設定する。
ＬＥＣ がＧＡ Ａｇｅｎｔでない場合、グループアドレスを設定する。
・状態コード
ＩＣＩＰまたはＳＩＰ Ｌ３ ＰＤＵの転送状態。”１” が正常転送を示す。
・Ｏｕｔｇｏｉｎｇネットワークの識別
ＩＣＩＰ Ｌ３ ＰＤＵ の送出先キャリア （ＬＥＣ，ＩＣ） 。
・Ｏｕｔｇｏｉｎｇ ＩＣＩ転送パス設定の識別
ＩＣＩＰ Ｌ３ ＰＤＵ を送出したＩＣＩ 転送パスのＩＤ。
・Ｉｎｃｏｍｉｎｇネットワーク識別
ＩＣＩＰ Ｌ３ ＰＤＵ の送出元キャリア（ＬＥＣ，ＩＣ）
・Ｉｎｃｏｍｉｎｇ ＩＣＩ転送パス設定の識別
ＩＣＩＰ Ｌ３ ＰＤＵ を受信したＩＣＩ 転送パスのＩＤ。
・キャリア識別
ＴＲ−１０６０ の５．５．１ 章で述べたＬ３ ＰＤＵヘッダのサービス・スペシフィック部で与えられるＩＣを設定する。
・セグメント・カウント
転送したＬ２ ＰＤＵ数。
・パケット・カウント
転送したＬ３ ＰＤＵ数。
・イングレス・インタフェース・タイプ
Ｉｎｃｏｍｉｎｇ／Ｏｕｔｇｏｉｎｇ ネットワーク識別内のコードの判別。相手先がＩＣの場合は”ＣＩＣ” 、相手先がＩＬＥＣの場合は”ＮＥＣＡ”
キャリア間ＳＭＤＳに対してＬＥＣ 網で生成する使用量情報をまとめたものを、図６８４に示している。
８．２ Ｄａｔａ Ａｇｇｒｅｇａｔｉｏｎ （データ集計）
特定のＳＡとＤＡの間で転送されたＳｕｃｃｅｓｓｆｕｌｌｙ ｔｒａｎｓｍｉｔｔｅｄ Ｌ３ ＰＤＵ （正常に転送された Ｌ３ ＰＤＵ ）に対して、ＬＥＣ 網で規定された時間間隔で網間ＳＭＤＳの使用量情報を加算する。
・時間間隔＝１ 分（ＳＢＭＨ と同じ）
・使用量情報の組み合わせ＝６４Ｋ（Ｍａｘ．）
・セル及びパケットカウント数＝２４ビット（Ｍａｘ．）
課金データを収集する為に必要な使用量情報の組み合わせを考えると、ＳＡとＤＡの組み合わせだけでも、ＳＡ， ＤＡがそれぞれ６４ビットで表されているので、その組合せ数は、 ２^６４× ２^６４ビットとなり、膨大なメモリ量となってしまう。このため、使用量情報の組み合わせの最大数を６４Ｋ と規定し、メモリの分配を以下のようにする。
ＲＤＡ（ＳＩＰ）＋ＲＤＡ（ＩＣＩＰ） ＋ＲＳＡ ＋ＲＣＡ ＝６４Ｋ ×（ＳＡ ６４ｂｉｔ ＋ＤＡ（ＳＩＰ） ６４ｂｉｔ ＋ＤＡ（ＩＣＩＰ） ６４ｂｉｔ＋キャリア情報３７ｂｉｔ）
ここでキャリア情報とは、Ｉｎｃｏｍｉｎｇ ＮＷ ＩＤ１６ビット、Ｉｎｃｏｍｉｎｇ ＩＣＩ ＴＰＳ１６ビット、０ｕｔｇｏｉｎｇ ＩＣＩ ＴＰＳ１６ビット、Ｉｎｇｒｅｓｓ ｉｎｆ ｔｙｐｅ８ビットである。
ところが、ＧＷＭＥＳＨがサポートするＩＳＳＩ／ＩＣＩのリンク数は８本くくりつけであるので、Ｏｕｔｇｏｉｎｇ ＮＷ ＩＤとＯｕｔｇｏｉｎｇ ＩＣＩ ＴＰＳを合わせて３ビットで表すことができる。また、Ｉｎｇｒｅｓｓ ｉｎｆ ｔｙｐｅでは下位２ビットのみを使用する。従って、キャリア情報は合わせて３７ビットとなる。図６８５に、ＳＡ， ＤＡ（ＳＩＰ）， ＤＡ（ＩＣＩＰ），キャリア情報圧縮メモリイメージを示す。
課金関連データ蓄積メモリに、上記アドレス毎に Ｌ２−ＰＤＵ 、Ｌ３−ＰＤＵ数を合わせて書き込む。そして、その課金関連データ蓄積メモリをファームウェアがアクセスし、課金情報を収集する。具体的には、本メモリを二面構成として、一定時間（１分）毎にファームウェアから面切り換え指示を行う。なお、一定時間が来る前にメモリがフルになった場合、即時に面切り換えを行う。片面ではハードウェアからのアクセスが行われ、もう片面からファームウェアが各種データを取り出す。尚、課金に関するソフト処理を容易にするために、出リンク対応に Ｌ２−ＰＤＵ、Ｌ３−ＰＤＵ数を課金データ蓄積メモリに書き込むようにしてもよい。図６８６に、そのメモリイメージを示す。
上記課金機能は、ネットワーク・データ・コレクション部、すなわち、ＨＬＭ０３Ａにおいて実現する。
９． ＬＰ−ＣＯＭ部（ＩＮＦ部）
９．１ 概要
ＬＰ−ＣＯＭ部は、以下の機能を行う。
（１） ＩＮＦとインタフェースし、ＩＣＬＰ部・ＯＧＬＰ部の制御
（２） 課金処理
（３） パフォーマンス・モニタ、データ・コレクション（ｔｒａｆｆｉｃ ｍｏｎｉｔｏｒ）
また、 物理的には、以下の３枚の ＰＷＣＢ からなる。
（ａ） ＨＬＰ０７Ａ
（ｂ） ＨＬＭ０２Ａ
（ｃ） ＨＬＭ０３Ａ
上記 （１）〜（３） に示す機能は、それぞれ上記（ａ） 〜（ｃ） に示したＰＷＣＢにおいて実行される。また、ＨＬＭ０２Ａは、ＳＢＭＥＳＨでのＨＬＭ００Ａを用いるが、実際の課金としての操作は行わない。
課金処理については８章で、パフォーマンス・モニタについては６章で、データ・コレクションについては７章で述べた通りである。
本章では、ＩＮＦ とのインタフェース機能、ＳＭＬＰ部・ＲＭＬＰ部の制御機能、すなわち、ＨＬＰ０７Ａについて説明する。
９．２ 機能概要
図６８７に、ＨＬＰ０７Ａのブロック図を示す。また、図６８８および図６８９に、 ＨＬＰ０７Ａ の各ブロックの機能を示す。
ＨＬＰ０７Ａ は、その主機能として以下を行う。
・ＩＮＦ とのインタフェース
・ＬＰ部、各テーブルの設定及び管理
・ＬＰ部，ＬＰ−ＣＯＭ部のエラー監視
・状態制御
９．３ ＩＮＦインタフェース制御手段
９．３．１ ＩＮＦインタフェース制御
ＧＷＭＥＳＨ（ＭＮＧ−Ｆｉｒｍ）とＢＣＰＲ間のＩＮＦ を使用したインタフェースの制御手順について以下に示す。
ａ． ＩＮＦ コマンド起動
（１） ＣＰＵ （マイクロプロセッサ）にＤＭＡ 設定を行う。
（２） ＢＣＰＲは、ＩＮＦ オーダーでコマンド起動するとき、ＭＭアドレスを２ビット右シフト（０，４，８が０，１，２ となる）したイメージで指定してくる。よって、ＩＮＦ受信時、ＳＢＭＥＳＨは以下の動作を行う。
▲１▼コマンド起動を認識すると、ＳＢＩＦ ＬＳＩのポートＡ からＭＭアドレス、コマンド数を受け取る。
▲２▼ ＳＢＩＦ ＬＳＩ のポートＢ に、ＭＭアドレス上中下位をひねって設定する。
▲３▼ ＳＢＩＦ ＬＳＩ のポートＦ に転送長（コマンド数×４ワード） を設定する。
▲４▼ ＳＢＩＦ ＬＳＩ のポートＣ に、ＤＭＡ リードスタートを設定する。
ｂ．ＩＮＦ ステータス通知
ステータス通知に指定するＭＭアドレスは、２ビット右シフト（０，４，８が０，１，２ となる）したものであり、受信バッファ通知で指定されたままのものである。メッセージ長は、ＢＣＰＲメモリ上で左がＭＳＢ，右ＬＳＢ である。ＧＷＭＥＳＨは、以下の動作を行う。
（１） ＳＢＩＦ ＬＳＩのポートＢ に、ＭＭアドレス上中下位をひねって設定する。
（２） ＳＢＩＦ ＬＳＩのポートＦ に、転送長（コマンド数×４ワード）を設定する。
（３） ＳＢＩＦ ＬＳＩのポートＣ に、ＤＭＡ ライトスタートを設定する。
ここで、コマンドとステータスに指定するＭＭアドレスとメッセージ長は、以下に従う。
（１） コマンドで指定するデータのＭＭアドレスは、２ビット右シフトのものを指定する。
（２） メッセージ長は、ＢＣＰＲメモリ上で左がＭＳＢ，右ＬＳＢ である。
（３） ＭＭアドレス以外は全てインタフェース仕様書で規定する。
なお、ステータス通知も同様である。また、ＭＭアドレスは受信バッファ通知で指定されたものと同じである。
ステータスキュー・アドレス、受信バッファアドレスの通知は、以下の通りである。
（１） ＢＣＰＲは、ＧＷＭＥＳＨに対して、予めステータスキューおよび受信バッファのＭＭアドレスを通知する。
（２） ＭＭアドレスは、２ビット右シフトのものを指定する。
（３） メッセージ長は、バイト長を指定する。（メッセージ有効長が必要）
９．３．２ ＩＮＦ インタフェース割り込み制御
ＧＷＭＥＳＨ内のＩＮＦ インタフェース制御における割り込み制御について、以下に示す。
ａ．コマンド起動
コマンド起動は割り込みで処理する。外部割り込みＩＮＴＯである。ＩＮＴＯ割り込みは、ポートＡ の３ワードリードでリセットされる。
ｂ．ステータス送信
ログ対象エラーが発生した場合、ＭＳＲ−ｆｉｒｍから発生するログステータスを送信する。
ｃ． ＤＭＡ制御
ＣＰＵ 内部のＤＭＡ コントローラーで行う。使用するＤＭＡ チャネルは０。ＤＭＡ 終了は、割り込みとｌｏｏｋ ｉｎ の２種を使い分ける。割り込みは、ＣＰＵ 内ＤＭＡ コントロールレジスタのＩＮＴ ビットで制御。
ＩＮＦ のＤＭＡ 転送速度は４Ｍｂｙｔｅ／ｓｅｃなので、４ｂｙｔｅ のＤＭＡ リード（テイルポインタ・ルックイン等）は、ＣＰＵ クロックが８ＭＨｚなら１ μ秒で終了する。よってＤＭＡ終了割り込みは使用せずｌｏｏｋ ｉｎ で行う。
９．４ ＩＣＬＰ ／ ＯＧＬＰ 制御
ＩＣＬＰ／ＯＧＬＰ に対する制御、具体的には、ＨＬＰ０７ＡからＩＣＬＰ／ＯＧＬＰ に対して与える状態制御情報を以下に示す。
・自系のＡＣＴ／ＳＢＹ 状態（アクティブ／スタンバイ状態）
・自Ｓｈｅｌｆ のＳｈｅｌｆＮｏ．（０〜３）（シェルフ番号）
・初期設定時のリセット
・各種チェッカへの障害リセット
・各種ＭＳＤ テーブルに対する設定
・各種ＭＳＤ テーブルに対するリセット
・ハードウェアＩＮＨＢＩＴ状態信号（インヒビット状態信号によって、ハードウェア動作をマスクする）
ＨＬＰ０７Ａは、この他に、ＩＣＬＰ／ＯＧＬＰ の各パッケージＰＫＧ から、ＭＳＣＡＮ 情報を収拾し、状態監視を行う。
１０． ソフト・インタフェース
１０．１ 初期設定
ソフトは、ＧＷＭＥＳＨの初期設定として、以下の２つを行う。
▲１▼ＭＨ−ＣＯＭ部の初期設定
▲２▼ＬＰ部の初期設定
ソフトは、最初に上記▲１▼をＬＡＰ 経由で行い、次に上記▲２▼をＩＮＦ 経由で行う。
１０．１．１ ＭＨ−ＣＯＭ 部の初期設定
ＭＨ−ＣＯＭ部に関するＥ−ＭＳＤ ／ Ｅ−ＭＳＣＮの装置制御は、簡易ＬＡＰ（ＥＺＬＡＰ）を使用した局内通信で行う。局内通信におけるＶＰＩ／ＶＣＩ 値としては、図６９０に示す固定値を用いる。
ＢＳＧＣ−ＭＨＣＯＭ部間には、０系、１系それぞれ１本のＥＺＬＡＰ リンクが張られ、各リンク内部には０系用、１系用局内通信セルが両方とも入力される。
ＭＨ−ＣＯＭ部では、自分あてのスイッチング・タグ情報をもったセルをＩＤＭＸ部にて取り込む。０系用、１系用局内通信セルは、ＶＣＩ 値がそれぞれ異なる為、自系で処理すべきセルはＶＣＩ 値で識別し、他系分は廃棄してしまう。
一方、ＢＳＧＣ側では、０系用、１系用局内通信セルのＶＣＩ 値が互いに同じであるが、自系で取り込むセルはＣＯＭ−ｂｉｔ が”１” で、他系分はＣＯＭ−ｂｉｔ が”０” であることで識別を行い（図４１０に関する説明を参照）、自系へのセルを取り込み、他系へのセルは廃棄する。
１０．１．２ ＬＰ部の初期設定
ＬＰ部の初期設定はＩＮＦ 経由で行う。
１０．２ ＩＮＳ 処理
ＧＷＭＥＳＨでは、ＭＨ−ＣＯＭ部当とＬＰ部では独立に系構成が可能である。この為、ＩＮＳ化処理（インサービス化処理）もＭＨ−ＣＯＭ部とＬＰ部では異なる。
１０．２．１ ＭＨ−ＣＯＭ部のＩＮＳ 化処理
ＭＨ−ＣＯＭ部の制御は、ＥＺＬＡＰ を使用して行う。ＭＨ−ＣＯＭ部のＩＮＳ 化時の主な処理はＶＣＣ のコピーである。
１０．２．２ ＬＰ部のＩＮＳ 化
ＬＰ部のＩＮＳ 化はＩＮＦ 経由で初期設定のみが行われる。
１０．３ 系切替え
ＧＷＭＥＳＨの系切替えとしては、以下の２つがある。
▲１▼ スイッチくくりつけのＭＨ−ＣＯＭ部の系切替え
▲２▼ ＭＨ−ＣＯＭ部とは独立のＬＰ部の系切替え
１０．３．１ ＭＨ−ＣＯＭ部の系切替え
ＭＨ−ＣＯＭ部はスイッチとくくりつけになっており、系切替え信号はＡＳＳＷＳＨ経由で受け取る。したがって、ＭＨ−ＣＯＭ部の系切替え手順は、ＡＳＳＷＳＨの系切替え手順と同様である。
１０．３．２ ＬＰ部の系切替え
ＩＮＦＡのＡＣＴ 変更を行う。
１０．４ 障害監視
１０．４．１ ＭＨ−ＣＯＭ部の障害監視
ＭＨ−ＣＯＭ部の障害は、すべてＥＺＬＡＰ を使用してＭＳＣＮの形式でＢＣＰＲに通知される。ＭＳＣＮの中には、自系監視情報と他系監視情報とがあり、それぞれ処理が異なる。図６９１にＭＨ−ＣＯＭ部の障害時の動作を示す。
１０．４．２ ＩＮＦ 通信に関する障害監視
ＩＮＦ 通信に関する障害監視については、ＢＳＧＣに処理に準ずるので、ここでは詳細説明は省略する。
１０．５ 試験・診断
ＧＷＭＥＳＨに関する試験としては、ＳＢＭＥＳＨと全く同様な機能をもっており以下の４種がある。
▲１▼ ＴＣＧ を用いた試験
▲２▼ ＩＣＩ／ＩＳＳＩ−ＧＷＭＥＳＨ間のＰＶＣ 試験
▲３▼ ＳＢＭＥＳＨまたはＧＷＭＥＳＨとＧＷＭＥＳＨとの間のＰＶＣ 試験
▲４▼ 局間折り返し試験
基本的には、上記▲１▼は定期的に行われる試験であり、▲２▼、▲３▼、▲４▼は加入者からの要求・苦情（クレーム）等により、オンデマンドで行われる試験である。
１０．５．１ ＴＣＧ を用いた試験
ＧＷＭＥＳＨは、他のＡＳＳＷのハイウエイに接続される ＳＩＦＳＨ、ＢＳＧＣＳＨ、ＳＢＭＥＳＨ等と同様に、ＡＳＳＷから入ってきた試験セルを自動的にＤＭＵＸ直後の１５５Ｍハイウエイのところで再びＭＵＸ してＡＳＳＷに折り返す機能を有している。ＴＣＧ で生成されて出力される試験セルは、そのヘッダ部として、図６９２に示す情報を有している。同図の右端は「０（オー）ビット」であり、このビットの値が“１”であることが本試験の試験セルであることを表している。
ＧＷＭＥＳＨにおけるＴＣＧ セルによる折り返し試験の例を、図６９３および図６９４に示す機能イメージ図を参照しながら説明する。
ＧＷＭＥＳＨのＩＤＭＸ（ＯＤＭＸ）では、以下の（１）（２）の処理を行う。
（１） ＴＡＧＣ情報の一致でのデータ取り込む
（２）ＴＡＧＣ 情報の一致、かつ「０ビット」＝１の条件でのデータ取り込む
上記（１） の条件で取り込まれたセルは、ＩＣＬＰ（ＯＧＬＰ）に送られ、「０ビット」＝１のセルが廃棄され、それ以外のセルは通常のルーティング処理が行われる。一方、上記（２） の条件で取り込まれたセルは、上記「０ビット」の値に従い、ＧＷＭＥＳＨ内の折り返される。そして、ＧＷＭＥＳＨが有するＶＣＣ を経た後にＭＵＸ されてＡＳＳＷに送り返される。ＭＵＸ 側で試験セルに対応するＶＣＣ が設定されていない場合には、この折り返し処理は行われない。図６９３では、一方の系のみの機能イメージを示しているが、２重化されたＧＷＭＥＳＨでも同じイメージである。本試験は、ＡＳＳＷ交点のスイッチングの正常性の確認、およびＧＷＭＥＳＨ、ＳＩＦＳＨ のＤＭＵＸ部・ＭＵＸ 部の正常性の確認を行っている。
図６９３に示す試験の動作を説明する。まず、ＴＣＧＳＨ で生成・出力される試験セルは、ルーティング情報として ＶＣＩ_１ を有し、また「０ビット」＝１である。上記 ＶＣＩ_１ は、ＴＣＧＳＨ とＧＷＭＥＳＨのＩＤＭＸとの間のパスを指定している。その試験セルは、上記（１） および（２） の条件で取り込まれ、（２） の条件で取り込まれた試験セルは、「０ビット」＝１であるので、 ＯＭＵＸ に折り返される。
ＯＭＵＸの入力側にはＶＣＣ が設けられており、該試験セルのルーティング情報は、 ＶＣＩ_１ → ＶＣＩ_２ の変換がなされて、ＡＳＳＷに出力される。 ＶＣＩ_２ は、ＧＷＭＥＳＨのＯＭＵＸとＳＩＦＳＨ のＤＭＸ との間のパスを指定している。ＳＩＦＳＨ 内では、ＧＷＭＥＳＨと同様に、「０ビット」＝１であることに従って、該試験セルをＭＵＸ に折り返す。そして、その試験セルに対してはＳＩＦＳＨ のＭＵＸ の入力側に設けられているＶＣＣ で ＶＣＩ_２ → ＶＣＩ_３ の変換がなされて、再びＡＳＳＷに出力される。 ＶＣＩ_３ は、ＳＩＦＳＨ のＭＵＸ とＧＷＭＥＳＨのＩＤＭＸとの間のパスを指定している。
ＧＷＭＥＳＨでは、上述したように、その試験セルが ＯＭＵＸ に折り返されるが、今度は、 ＶＣＩ_３ → ＶＣＩ_４ の変換がなされて、ＡＳＳＷに出力される。 ＶＣＩ_４ は、ＧＷＭＥＳＨのＯＭＵＸとＴＣＧＳＨ との間のパスを指定している。
このようにして、ＴＣＧＳＨ は、ＴＣＧＳＨ 自身が出力した試験セルを受信することによって、ＧＷＭＥＳＨのＩＤＭＸおよびＯＭＵＸ（ＳＩＦＳＨ のＤＭＸ およびＭＵＸ も）の正常性を確認できる。
図６９４に示す試験の動作は、基本的に図６９３で説明した動作と同じであるが、この試験では、ＳＩＦＳＨ の代わりに同図に示す「ＬＯＯＰＳ 」を利用し、ＧＷＭＥＳＨのＩＭＵＸおよびＯＤＭＸの正常性を確認している。なお、上記「ＬＯＯＰＳ 」は、図９に示したＬＬＰ に対応する。
１０．５．２ ＩＣＩ／ＩＳＳＩとＧＷＭＥＳＨとの間のＰＶＣ 試験
ＩＣＩ／ＩＳＳＩ等のトランクは、基本的には他のＭＨでも使用している可能性があるため、回線をＯＵＳ （Ｏｕｔ−ｏｆ−Ｓｅｒｖｉｃｅ）状態しての試験は行わず、ＩＮＳ （Ｉｎ−Ｓｅｒｖｉｃｅ）状態で試験を行う。ＩＣＩ／ＩＳＳＩとＧＷＭＥＳＨとの間のＰＶＣ 試験時におけるＧＷＭＥＳＨの機能イメージを図６９５に示す。
この試験は、ソフトからの試験指示により、ファームウェアがＶＣＩ ＝ｘｘＦＦ（ｈ）（ｘ は任意の数）を有する試験セルをＯＧＬＰ部へ送り出す。ＯＧＬＰ内部では、入力セルのＶＣＩ 値がＶＣＩ ＝ｘｘｘｘ ｘｘｘｘ １ｘｘｘ ｘｘｘｘ（ｂ）であった場合にそのセルを試験セルであると判定し、該試験セルに対して通常のユーザ・セルと同様のルーティング処理を行い、要求（クレーム）のあったトランクに向けてその試験セルを送り出す。ただし、その試験セルに対しては、下記の▲１▼および▲２▼を行わない。
▲１▼ ＢＡサイズまたはＬＥＮＧＴＨに関する所定の演算（セルのセグメント・タイプに基づいて、所定の値を減算する処理）
▲２▼Ｌ２のプロトコル・チェック
ＧＷＭＥＳＨから出力され、ＡＳＳＷ（ｄｏｗｎ）を通り、ＳＩＦＳＨ に到達した試験セルは、ＳＩＦＳＨ の所定のトランクにて折り返され、そのトランク対応のＧＷＭＥＳＨのＩＣＬＰ部に向けて出力される。ここで、上記ＳＩＦＳＨ の所定のトランクは、このＰＶＣ 試験のセルであることを示すＶＰＩ／ＶＣＩ を持ったセルを折り返す機能を有している。
ＩＣＬＰに入ってきたセルのうち、サービス・タイプが”４８”または”６０”ものもはＢＥタグのコピーは行わない。また、ＤＡが自ＳＳ局番を示しており、かつサービス・タイプが”４８”または”６０”のものは、ＢＡサイズ、レングスに関する所定の演算は行わない。そして、上記セルのＶＣＩ 値をＶＣＩ ＝ｘｘＦＦ（ｈ） に変換し、ＭＳＣＮにて試験セルの受信をファームウェアに通知する。
ファームウェア受信部へは、ＶＣＩ ＝ｘｘＦＦ（ｈ） のセルのみがフィルタリングされて取り込まれる。ファームウェアでは、受信した試験セルデータの格納位置を通知し、ソフトにより試験結果をチェックしてもらう。一方、そのままハイウェイを流れていった試験セルはそのＶＣＩ 値が通常セルと異なり、ＶＣＣ に格納されていないため、該ＶＣＣ において廃棄される。
ＰＶＣ 試験では、使用するＶＰＩ／ＶＣＩ は実際のサービス・セルと同じものを使用する。したがって、この試験中は、試験ＶＰＩ／ＶＣＩ 以外のＶＰＩ／ＶＣＩ を有するセルはサービスに使用出来るが、試験ＶＰＩ／ＶＣＩ を有するセルはサービスに使用できない。即ち、該試験ＶＰＩ／ＶＣＩ が指定するパスを介して所望のサービスを受けることは出来ない。尚、ＧＷＭＥＳＨでは、ＶＰＩ ＝０３Ｆ（ｈ）とし、ＶＣＩ ＝”０３００”（ｈ） 〜”０３０７”（ｈ）（ＩＳＳＩ） およびＶＣＩ ＝”０３１０”（ｈ） 〜”０３１７”（ｈ）（ＩＣＩ）がサービスに使用するＶＰＩ／ＶＣＩ 値である。
１０．５．３ ＳＢＭＥＳＨ ／ ＧＥＭＥＳＨ とＧＷＭＥＳＨとの間のＰＶＣ 試験
本機能は、ＳＢＭＥＳＨのもつＭＥＳＨ−ＭＨ 間のＰＶＣ 試験機能と同一である。 ＳＢＭＥＳＨ とＧＷＭＥＳＨの組合せは、以下の４通りである。
（ａ）ＳＭＬＰ−ＲＭＬＰ
（ｂ）ＳＭＬＰ−ＯＧＬＰ
（ｃ）ＩＣＬＰ−ＲＭＬＰ
（ｄ）ＩＣＬＰ−ＯＧＬＰ
ＳＢＭＥＳＨ ／ ＧＥＭＥＳＨ とＧＷＭＥＳＨとの間のＰＶＣ 試験のイメージを図６９６に示す。
この試験は、ソフトからの試験指示によって、ファームウェアが、試験セルのＶＣＩ 値をＶＣＩ ＝ｘｘＦＦ（ｈ） でＩＣＬＰ部へ送り出す。ＩＣＬＰ内部では、入力セルのＶＣＩ 値がＶＣＩ ＝ｘｘｘｘ ｘｘｘｘ １ｘｘｘ ｘｘｘｘ であった場合に、そのセルをこの試験の試験セルであると判定し、その試験セルに対しては通常のユーザセルを同様にしてＤＡでルーティングを行い、要求（クレーム）のあったＳＢＭＨ、ＧＷＭＨに向けてその試験セルを送り出す。ただし、その試験セルに対しては、ＢＥタグのコピー、および、レイヤ２，３のプロトコル・チェックは行わない。
図６９６に示すＳＩＦＳＨ 内のＬＬＰ で折り返された試験セルは、ＰＶＣ の設定されているＳＢＭＨ、ＧＷＭＨに転送され、試験セル内に記述されているＤＡ（着信先アドレス）を基にして、該当するＲＭＬＰもしくはＯＧＬＰに着信する。ＲＭＬＰもしくはＯＧＬＰに入力されたセルのうち、予めファームウェアから指示されている試験ＤＡ値をもつものはＶＣＩ ＝_ｘｘＦＦ（ｈ） に変換される。
ファームウェア受信部へは、ＶＣＩ ＝_ｘｘＦＦ（ｈ） のセルのみフィルタリングされて取り込まれる。ファームウェアでは、受信した試験セルデータの格納位置を通知し、ソフトにより試験結果をチェックしてもらう。一方、そのままハイウェイを流れていった試験セルはＶＣＩ 値が通常セルと異なり、その値がＶＣＣ に格納されていないので廃棄される。
本試験時に使用するＤＡ値について、以下の２種類を使用できる。
▲１▼割付済ＤＡ値を使用する
▲２▼試験用に特別に決めた特定ＤＡ値を使用する
上記▲１▼の場合、使用するＶＰＩ／ＶＣＩ として実際のサービス・セルと同じものを使用するので、ＶＰＩ／ＶＣＩ では試験セルと通常セルとの区別は出来ない。その為、試験中は、試験ＶＰＩ／ＶＣＩ 同じＶＰＩ／ＶＣＩ を有するセルはサービスに使用できない。
上記▲２▼の場合は、上記特定ＤＡのセルのために専用の内部ＶＣＩ 値を定義する。このため、この試験セルを通常のサービス・セルから区別可能となり、この試験中でもサービス・セルには影響を与えない。
なお、ＧＷＭＥＳＨでは、ＶＰＩ ＝０３Ｆ（ｈ）、ＶＣＩ ＝”０３４０”（ｈ） 〜”０３５Ｆ”（ｈ） がサービスに使用されるＶＰＩ／ＶＣＩ 値である。
１０．５．４ 局間試験
局間試験におけるＧＷＭＥＳＨの機能イメージを図６９７に示す。
この試験は、ソフトからの試験指示により、ファームウェアがＶＣＩ ＝ｘｘＦＦ（ｈ）を有する試験セルをＯＧＬＰ部へ送り出す。ＯＧＬＰ部では、入力セルのＶＣＩ の値がＶＣＩ＝ｘｘｘｘ ｘｘｘｘ １ｘｘｘ ｘｘｘｘ であった場合、該セルをこの試験の試験セルであると判断し、該試験セルに対しては通常のユーザー・セルと同様にルーティング処理を行い、局間インタフェース（ＩＳＳＩ， ＩＣＩ ）に転送される。ただし、ＢＡサイズ、レングスに関する所定の演算、レイヤ２のプロトコル・チェックは行わない。
局間の伝送路を介して相手局に入力された試験セルは、ＰＶＣ の設定されているＧＷＭＥのＩＣＬＰ部に転送される。ＩＣＬＰに入力されてきたセルのうち、サービス・タイプが”４８”または”６０”のものはＢＥタグのコピーはしない。ＤＡが自ＳＳ局番を示しており、かつサービス・タイプが”４８”または”６０”のものは、ＢＡサイズ、レングスに起案する所定の演算は行わず、そのセルのＶＣＩ をｘｘＦＦ（ｈ） に変換して、ＭＳＣＮにて試験セルの受信をファームウェアに通知する。
ファームウェアは、ＭＳＣＮにより試験セルの受信を認識し、ＶＣＩ ＝ｘｘＦＦ（ｈ） のセルのみフィルタがかけられ取り込まれる。ファームウェアでは、受信した試験セルデータの格納位置をソフトに通知し、ソフト処理によってＤＡ／ＳＡ を入れ換え、試験セルをその発信元に返送する。そして、その結果はファームウェア経由でソフトに通知される。このようにして、局間にまたがってのループバック試験を行う。なお、この試験はＰＶＣ 試験であるので、使用するＶＰＩ／ＶＣＩ は実際のサービス・セルと同じものを使用する。試験セルと通常セルとの識別は、サービス・タイプで行うので、この試験をサービス中に行うことの可能である。
尚、ＧＷＭＥＳＨでは、ＶＰＩ ＝０３Ｆ（ｈ）、ＶＣＩ ＝”０３００”（ｈ） 〜”０３０７”（ｈ） （ＩＳＳＩ）、ＶＣＩ＝”０３１０”（ｈ） 〜”０３１７”（ｈ） （ＩＣＩ） がサービスに使用されるＶＰＩ／ＶＣＩ 値である。また、ＯＧＬＰでは他のユーザー・セルと同様のＥＳ， Ｈｏｐ ｃｏｕｎｔ ＩＤ， キャリアＩＤはハード内部でロテイションしてしまう為、ファームウェアからのこれらの値の設定はハードでロテイションして正解値となるように逆にロテイションしておく。
１０．５．５ 各部の試験用機能
この章で説明した試験に必要な各部の機能を以下にまとめる。
▲１▼ＩＣＬＰ側
・サービス・タイプが”４８”または”６０”の時
（１）ＢＥｔａｇ のコピーは行わない
・ＤＡが自ＳＳ局版でサービス・タイプが”４８”または”６０”の時
（１）ＶＣＩ をｘｘＦＦ（ｈ） に変換
（２）ＭＳＣＮに通知
（３）ＢＡｓｉｚｅ，Ｌｅｎｇｔｈ に関する所定の処理は行わない
・ＶＣＩ 値が” ｘｘｘｘ ｘｘｘｘ １ｘｘｘ ｘｘｘｘ”の時
（１）プロトコル・チェックはマスク（レイヤ２，３）
（２）ＤＡでルーティング（ユーザ・セルと同じ）
（３）ＢＥｔａｇ のコピーは行わない
▲２▼ＯＧＬＰ側
・ＤＡがファームウェアから通知される試験ＤＡの時
（１）ＶＣＩ をｘｘＦＦ（ｈ） に変換
・ＶＣＩ 値が” ｘｘｘｘ ｘｘｘｘ １ｘｘｘ ｘｘｘｘ”の時
（１）プロトコル・チェックはマスク（レイヤ２）
（２）ＢＡｓｉｚｅ，Ｌｅｎｇｔｈ に関する所定の演算は行わない
▲３▼Ｆｉｒｍ側
・ＥＳ， Ｈｏｐ ｃｏｕｎｔ ＩＤ， キャリアＩＤは、ハード内部でロテイションすることを考慮して事前に逆ロテイションする
１０．５．６ 自己診断
自己診断としては，ＭＨ−ＣＯＭ部の自己診断とＬＰ部の自己診断とがある。
ＭＨ−ＣＯＭ部の自己診断は、障害監視系の正常性確認を行う。すなわち、通常状態でＭＳＣＮ上の障害フラグが立っていないことの確認と、ＭＳＤ の疑似障害ポイントに対して所定の処理を行うことにより、その処理に対応するＭＳＣＮ上の障害フラグが立つことを確認する。
ＬＰ部の自己診断は、障害監視系の正常性確認と試験セルによるＬＰ部内のデータ透過試験を行う。
障害監視系の正常性試験は、通常状態でＭＳＣＮ上障害フラグが立っていないことの確認と、ＭＳＤ の疑似障害ポイントに対して所定の処理を行うことにより、その処理に対応するＭＳＣＮ上の障害フラグが立つことを確認する。
ＬＰ部内のデータ透過試験は、ＩＣＬＰ部、ＯＧＬＰ部それぞれの試験セル多重部から試験セルを出力し、Ｉｎｃｏｍｉｎｇ処理、Ｏｕｔｇｏｉｎｇ処理を終わったあとのセル及びＮＤＣ データ（ネットワーク・データ・コレクション・データ）、課金データの確認を行う。
【００１１】
＜パート７＞
パート７では、ＢＳＧＣ （広帯域シグナリンググループコントローラ） の詳細について説明する。
１．概説
ＢＳＧＣ（Ｂｒｏａｄｂａｎｄ Ｓｉｇｎａｌｉｎｇ Ｇｒｏｕｐ Ｃｏｎｔｒｏｌｌｅｒ Ｓｈｅｌｆ）は、交換機プロセッサであるＢＣＰＲ （広帯域コールプロセッサ、図６９８参照） の制御下において、各加入者端末及び各局内装置との制御情報の通信におけるレイヤ２プロトコルを終端する装置である。１つのＢＳＧＣは、 ２５６〜１０２４ポートのＬＡＰＤ通信ポートを終端することができる。
また、ＢＳＧＣＳＨは、片系あたり６個のＢＳＧＣを収容することができる。このため、１つのＢＳＧＣＳＨあたり２０４８〜８１９２のＬＡＰＤ通信ポートを収容することができる。
１．１ ＢＳＧＣＳＨ及びＢＳＧＣの交換機システム内での位置
図６９８に、本実施例が対象とする交換機システム内におけるＢＳＧＣＳＨ及びＢＳＧＣの位置 （ハッチングされた部分） を示す。
図６９９に、局内ＬＡＰＤ通信の終端ポイントを示す。
図７００に、加入者ＬＡＰＤ通信の終端ポイントを示す。
１．２ ＢＳＧＣの機能分担
ＢＳＧＣは、以下に示される４つ大きな機能を分担する。
（１） ＩＮＦ を介してＢＣＰＲと通信すること。
（２） ＢＣＰＲの制御下で、各通信制御のレイヤ２を終端すること。
（３） 局内通信リンクに関するポートの初期設定及び監視を行うこと。
（４） ＢＳＧＣに搭載されるＣＡＲＰ ＬＳＩの機能とＶＣＣ 機能によって、ＡＴＭ スイッチとの間でインタフェースを確立すること。
１．２．１ ＩＮＦの機能
交換機プロセッサであるＢＣＰＲとＢＳＧＣ （図６９８参照） の間の通信は、ＩＮＦ（Ｉｎｔｅｒｆａｃｅ）と呼ばれる装置によりインタフェースされる。ＰＩＦ は、図６９８に示されるように、ＩＮＦＴ（Ｉｎｔｅｒｆａｃｅ ｔｙｐｅ Ｔ）とＩＮＦＡ（Ｉｎｔｅｒｆａｃｅ ｔｙｐｅ Ａ）とから構成される。
ＩＮＦＴは、システムバス（ＴＯＸ−ＢＵＳ、図６９８参照） に接続されるインタフェース装置であり、ＢＣＰＲの配下の装置とのインタフェースを実現する。このインタフェースは、ＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ：エミッタ結合論理） 平衡伝送方式（３２ＭＨｚ、１ビットデータシリアル） である。ＩＮＦＴは、４個のインタフェース端子を有し、最大で、４個の下位装置と４本のＴＤケーブルによって接続される。なお、１本のＴＤケーブル上には、４方路分の信号が多重されている。
ＩＮＦＡは、通話路装置インタフェース機能を拡張するために、ＩＮＦＴの配下に位置し、ＢＣＰＲと通話路装置（ＢＳＧＣ）との間のインタフェースを制御する。このインタフェースは、Ｖ．１１平衡伝送方式（４ＭＨｚ 、８ビットデータシリアル） である。ＩＮＦＴによって４方路分の信号が多重された３２Ｍｂｐｓインタフェースが、各方路毎の４Ｍｂｐｓ インタフェースに分離される。
１つのＩＮＦＴあたり４つのＩＮＦＡを接続することができ、１のＩＮＦＡあたり４つのＢＳＧＣを接続することができる。
１．２．２ ＬＡＰＤの機能
ＢＳＧＣは、ＢＣＰＲの制御下で、各加入者端末及び各局内装置との制御情報の通信におけるレイヤ２プロトコルを終端する
ここで加入者端末とは、ＵＮＩ（Ｕｓｅｒ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ） 上のＢ−ＩＳＤＮ端末、又はＳＶＣ 時のＦＲ（Ｆｒａｍｅ Ｒｅｌａｙ） 端末をいう。また、局内制御装置とは、ＳＩＦＳＨ（パート３参照） 、ＲＭＸＳＨ（Ｒｅｍｏｔｅ Ｍｕｌｔｉｐｌｅｘ Ｓｈｅｌｆ、図３４等参照） 、ＭＥＳＨ（Ｍｅｓｓａｇｅ ｈａｎｄｌｅｒ Ｓｈｅｌｆ；ＳＢＭＨＳＨ 及びＧＷＭＨＳＨ、パート５、６参照） 、ＳＩＮＦ（Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ Ｉｎｔｅｒｆａｃｅ）、ＤＳ３（ＤＳ３−ＳＭＤＳインタフェース、パート２参照） 、ＦＲ（Ｆｒａｍｅ Ｒｅｌａｙインタフェース） 等をいう。
１．２．３ 局内制御通信リンク
ＢＳＧＣは、ＢＣＰＲと全ての局内装置の間の制御データの通信におけるレイヤ２を終端する。通信プロトコルとしては、ＵＩフレームを用いた簡易ＬＡＰＤが用いられる。信号の抜けを防ぐため、ＢＣＰＲ及び各局内装置は、レイヤ３メッセージ抜けの監視を行う。
簡易ＬＡＰＤプロトコルは、各局内装置のＬＡＰＤ通信に対する負荷を軽減する目的で採用される。
局内制御通信には、１重化装置用通信と２重化装置用通信の２種類がある。
１重化装置用通信では、アクティブ系とスタンバイ系の両方の系のＡＳＳＷ （ＡＴＭ スイッチ） 内にアクティブ系の信号を通過させる信号方式が採用される。この通信の対象となる装置は、ＳＩＮＦ、ＤＳ３ 、ＤＳ１ＦＲ （ＤＳ１ Ｆｒａｍｅ Ｒｅｌａｙインタフェース） などの各局内装置である。この通信方式は、加入者端末との間のシグナリング方式と同様である。
一方、２重化装置用通信には、アクティブ系とスタンバイ系の各系のＡＳＳＷ （ＡＴＭ スイッチ） 内に各系の信号を通過させる信号方式が採用される。この通信は、各２重化装置のアクティブ系及びスタンバイ系の両方と、ＢＳＧＣのアクティブ系用の２つのポートを使用して行われる。これは、２重化装置の交絡部の障害によって両方の系で障害が発生してしまうことを防ぐために、通信リンクを２重にすることによって信頼度を向上させるためである。この通信の対象となる装置は、ＳＩＦＳＨ−Ａ 内のＳＩＦＣＯＭ （パート３参照） 、ＭＥＳＨ（Ｍｅｓｓａｇｅ ｈａｎｄｌｅｒ Ｓｈｅｌｆ；ＳＢＭＨＳＨ 及びＧＷＭＨＳＨ、パート５、６参照） 、ＲＭＸＳＨ（Ｒｅｍｏｔｅ Ｍｕｌｔｉｐｌｅｘ Ｓｈｅｌｆ、図３４等参照） などの装置である。
１．２．４ ＡＴＭ スイッチとのインタフェース
パート２の１０．３で説明したように、ＢＳＧＣは、交換機ソフトウエアによって割り当てられたＶＰＩ／ＶＣＩ 値を使用して、ＤＳ３−ＳＭＤＳインタフェースとの局内通信リンクを設定する。
ＳＩＦＳＨ からＢＳＧＣに向かう局内通信用セルのルーティングに必要なタグ情報の付加は、ＳＩＦＣＯＭ （図８参照） 内のＶＣＣ（仮想チャネルコンバータ） で行われる。逆に、ＢＳＧＣからＳＩＦＳＨ に向かう局内通信用セルのルーティングに必要なタグ情報の付加は、ＢＳＧＣの共通部（ＢＳＧＣ−ＣＯＭ）内のＶＣＣ で行われる。
但し、ＢＳＧＣがＭＥＳＨ又はＬＬＰ と通信するとき （図６９９参照） は、ＢＳＧＣは双方向のＶＣＣ 変換を実行する。
ＶＣＣ は、ＳＩＦＳＨ 、ＢＳＧＣＳＨ、及びＭＥＳＨの２重化部にそれぞれ搭載される。
１．２．５ メタシグナリング（Ｍｅｔａ−ｓｉｇｎａｌｉｎｇ） 通信
ＢＳＧＣは、ＵＮＩ（Ｕｓｅｒ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ） 端末 （加入者端末） との間のシグナリング通信であるメタシグナリング通信用のポートを提供する。但し、ＢＳＧＣとＵＮＩ 端末の間のメタシグナリング通信手順におけるＶＰＩ／ＶＣＩ の割当及びその通信は、ＢＣＰＲの機能であって、ＢＳＧＣはメタシグナリング用信号のメッセージ解析は行わない。
１．３ ＢＳＧＣのポートの数と割当の条件
ＢＳＧＣのポート種別と１つのＢＣＰＲあたりのポート数を以下に示す。
１．３．１ 最大ポート数
（１） 局内制御通信用ＬＡＰＤポート
局内制御通信用ポートには、２重化装置用通信ポートと、１重化装置用通信ポートがある。
（ａ） ２重化装置用通信ポート
ＳＩＦＳＨ ２（ｄａｉｓｙ ｃｈａｉｎ）×１４（ｈｉｇｈｗａｙ） ×２（ＡＣＴ／ＳＢＹ）＝５６
（ｌｏｏｐ用ＳＩＦＳＨ を含む）
ＭＥＳＨ ４（ｄａｉｓｙ ｃｈａｉｎ）×２（ｈｉｇｈｗａｙ） ×２（ＡＣＴ／ＳＢＹ）＝１６
ＲＭＸＳＨ １６（ＲＭＸＳＨ） ×２（ＡＣＴ／ＳＢＹ）×２（ｒｅｄｕｎｄａｎｃｙ） ＝６４
（ｂ） １重化装置用通信ポート
ＳＩＮＦ ８（ＳＩＮＦ） ×２（ＳＩＦＳＨ）×１４（ｈｉｇｈｗａｙ） ＝２２４
ＤＳ３ ８（ｄａｉｓｙ ｃｈａｉｎ）×２（ＳＩＦＳＨ）×１４（ｈｉｇｈｗａｙ） ＝２２４
ＦＲ ４（ＤＳＩ）×８（ＤＴＣ）×４（ＭＵＸ）×２（ＳＩＦＳＨ）×１４（ｈｉｇｈｗａｙ） ＝３５８４
ＲＭＸＳＨが収容するＦＲ
４（ＤＳＩ）×８（ＤＴＣ）×４（ＭＵＸ）×２（ＳＩＦＳＨ）×１６（ＲＭＸＳＨ） ＝４０９６
（２） 加入者制御通信用ＬＡＰＤポート
（ａ） ＵＮＩ Ｂ−ＩＳＤＮ端末 ２０（ＴＥ）×８（ＳＩＮＦ） ×２（ＳＩＦＳＨ）×１４（ｈｉｇｈｗａｙ） ＝４４８０
（ｂ） ＳＶＣ 時のＦＲ （１）（ｂ）のＦＲ（３５８４）、ＲＭＸＳＨ が収容するＦＲ（４０９６）と同じ
（ｃ） メタシグナリング （１）（ｂ）のＳＩＮＦ（２２４）と同じ
１．３．２ 必要ポート数
（１） 共通部
ＳＩＦＣＯＭ 局内制御通信用に２ポート（ＡＣＴ／ＳＢＹ）
ＭＥＳＨ共通部 局内制御通信用に２ポート（ＡＣＴ／ＳＢＹ）
ＲＭＸＳＨ 共通部 局内制御通信用に４ポート（ＡＣＴ／ＳＢＹ とＳＩＦＳＨ の両側）

１．３．３ ＢＳＧＣと他の装置の間の転送速度
（１） ＢＳＧＣとＢＣＰＲ（ＩＮＦＡ）の間の転送速度は、４Ｍｂｙｔｅ／ｓｅｃである。実行速度は、２Ｍｂｙ ｔｅ／ｓｅｃ 程度である。
（２） ＡＴＭ スイッチ制御用ＬＳＩ のクロックレートは２Ｍｂｙｔｅ／ｓｅｃである。
（３） ＡＴＭ スイッチに対する帯域は１Ｍｂｙｔｅ／ｓｅｃである。
（４） ＢＳＧＣとＡＴＭ スイッチ間の通信は、ＢＳＧＣ内に信号が停滞しないようにＢＣＰＲ（ＢＳＧ Ｃ）と各局内装置の間で通信手順が確立されて実行される。ＢＳＧＣ内に信号が停滞しないようにするには、ＢＳＧＣが収容することのできるポート数は以下のようになる （ピークレートアサインの場合） 。
（ａ） １６Ｋｂｐｓ のポートなら１０２４ポートが収容可能。
（ｂ） ６４Ｋｂｐｓ のポートなら ２５６ポートが収容可能。
（ｃ） １２８Ｋｂｐｓ のポートなら １２８ポートが収容可能。
（ｄ） ２５６Ｋｂｐｓ のポートなら ６４ポートが収容可能。
なお、局内制御通信リンクの通信速度は全て６４Ｋｂｐｓとする。但し、ＲＭＸＳＨ の集線比を考慮すると帯域不足が考えられるので、この通信速度はＢＣＰＲからコマンドによって変更可能とされる。
１．３．４ ＢＳＧＣの処理能力とポートの割当条件
ＢＳＧＣの処理能力は、１秒あたり約２００ メッセージである。
ＢＳＧＣが収容するポートは、ＢＳＧＣの処理能力及び１．３．３で示した転送速度を考慮して割り当てる必要がある。メタシグナリングにおける加入者シグナリングの帯域も、同様に割り当てられる。
２． ＢＳＧＣＳＨ機能概要
２．１ 緒元
図７０１に、ＢＳＧＣＳＨの機能の概要を示す。
２．２ 上位インタフェース（ＩＮＦインタフェース）
１．２．１で説明したように、ＢＳＧＣはＢＣＰＲとの通信をＩＮＦ を介して行う。
２．２．１ ＩＮＦ（周辺装置インタフェース） 制御におけるハードウエア構成
図７０２に、ＢＣＰＲ−ＩＮＦ−ＢＳＧＣ 間のハードウエアの接続構成を示す。
２．２．２ ＩＮＦ インタフェース制御手順
ＢＣＰＲによる周辺装置（ＩＮＦ） インタフェース制御には、オーダ及びＤＭＡ 転送によるものがある。
オーダ機能は、主にＢＳＧＣ内ＳＢＩＦ ＬＳＩの機能として実現される。オーダのうちＢＳＧＣに関連するものには、以下のものがある。
（１） ＢＳＧＣのアクティブ系／スタンバイ系を指定するための個別系指定
（２） ＢＳＧＣリセット
（３） ＢＳＧＣへの命令
（ａ） コマンド起動 ：ＢＣＰＲで作成されたコマンド群の通知要求
（ｂ） リトライ指示 ：ＤＭＡ アクセスエラーが発生した場合の再送要求
（ｃ） ＭＳＣＮ読み取り ：ＭＳＣＮ読み取り要求
（ｄ） 試験用折り返し：試験用折り返しデータの書き込み要求
（ｅ） 試験用折り返しデータ読出 ：試験用折り返しデータの読み取り要求
図７０３に、ＢＳＧＣ−ＢＣＰＲ間の制御シーケンスを示す。
ＤＭＡ 転送はコマンド起動オーダによって起動される （ステップ２） 。その後、ＢＣＰＲからコマンドによって通知されたＢＣＰＲ内メモリのアドレスに記憶されているコマンド群 （ステップ１） が、ＢＳＧＣ内ＳＢＩＦ ＬＳＩ及び８０１８６ ＤＭＡ 機能によって、ＢＳＧＣの主導のもとで、ＢＳＧＣ内のメモリにＤＭＡ 転送され （ステップ３） 、各コマンドが処理される （ステップ４） 。ここで、転送されるコマンド群は、コマンドを複数個含み、コマンドはＢＣＰＲからＢＳＧＣへの各種要求を指示する。コマンド群は、８ｍｓｅｃ の周期で、ＢＣＰＲからＢＳＧＣへ通知される。コマンド群の転送が終了すると、ＢＳＧＣからＢＣＰＲへ、コマンド群受信通知がＤＭＡ 転送される （ステップ５） 。
一方、ＢＳＧＣは、ＢＣＰＲへ通知するイベントを発生するとステータスを作成し （ステップ６） 、８ｍｓｅｃ の周期で複数のステータスをまとめてステータス群としてＢＣＰＲへ通知する （ステップ７） 。ＢＣＰＲは、通知されたステータスに対する受信処理を実行する （ステップ８） 。この通知も、ＢＳＧＣ内メモリから予めコマンドで指定されたＢＣＰＲ内メモリのアドレスへのＤＭＡ 転送である。
２．３ スイッチインタフェース （ＣＡＲＰ及びＶＣＣ インタフェース）
スイッチ内レイヤ１制御は、ＢＳＧＣに搭載されるＣＡＲＰ ＬＳＩによって実行される。このＬＳＩ は、タイプ３、４、又は５のＡＡＬ（ＡＴＭ Ａｄａｐｔａｔｉｏｎ Ｌａｙｅｒ） プロトコルタイプのフレームの分解及び組み立て機能を有する。
スイッチ内の方路は、図７０４などに示されるように、ＢＳＧＣ内のＢＳＧＣ−ＣＯＭ （ＢＳＧＣ共通部） に搭載されるＶＣＣ 、ＳＩＦＳＨ 内のＳＩＦＣＯＭに搭載されるＶＣＣ 、及びＭＥＳＨ内の共通部に搭載されるＶＣＣ により決定される。これらのＶＣＣ の内容は、ＢＣＰＲが実行する交換機ソフトウエアによって設定される。
２．３．１ スイッチ内２重化装置制御ハードウエア構成
図７０４に、スイッチ内２重化装置制御ハードウエアの構成を示す。
２．３．２ スイッチ内信号制御
ＢＣＰＲは、ＢＳＧＣに、各ポートの属性及びＶＰＩ／ＶＣＩ を予め通知する。ＢＳＧＣは、指定された情報に基づいて、各ポートを初期設定する。
ＣＡＲＰは、指定されたＶＰＩ／ＶＣＩ に基づいて、ＡＴＭ セルヘッダを設定する。
ＢＣＰＲが実行する交換機ソフトウエアは、スイッチ内の方路を決定するために、ＢＳＧＣ内のＢＳＧＣ−ＣＯＭに搭載されるＶＣＣ 、ＳＩＦＳＨ 内のＳＩＦＣＯＭに搭載されるＶＣＣ 、及びＭＥＳＨ内の共通部に搭載されるＶＣＣ の内容を設定する。
これらのＶＣＣ の機能を、以下に示す。
（１） ＶＣＣ の設定は、ＢＣＰＲの指示に基づき、ＢＳＧＣ、ＳＩＦＳＨ 、及びＭＥＳＨが行う。
（２） ＶＣＣ は、２重化されたＢＳＧＣ、ＳＩＦＳＨ 、及びＭＥＳＨ内に配置され、２つの系間のＶＣＣ テーブルのコピーは、各装置によって実行される。
（３） ＢＳＧＣによるＶＣＣ 制御は、最も番号が若いＢＳＧＣによってのみ行われる。
スイッチ内制御方式としては、アクティブ系及びスタンバイ系のＡＴＭ スイッチにそれぞれ同じ信号が送出されることによりＡＴＭ スイッチの系の切り替えによるセルロスを少なくする方式が、採用される。
以下に、その信号方式をモデル化する。
２．３．２．１ シグナリング用信号制御モデル （１重化装置を含む）
このモデルにおいては、アクティブ系とスタンバイ系の両方の系のＡＴＭ スイッチ内を、１重化装置及び加入者に関する制御信号が転送される。
図７０５に、端末からスイッチに向かう方向のシグナリング用信号制御モデルを示す。この図では、＃０系がアクティブ系であるとする。
例えば、端末からの信号は、１重化されたＡＤＳ１装置から、２重化されたＤＴＣ のアクティブ系とスタンバイ系の両方の系に分配される。アクティブ系とスタンバイ系のＤＴＣ に分配された端末からの信号は、それぞれ、２重化されたＡＤＳＩＮＦのアクティブ系とスタンバイ系に分配される。次に、２重化されたＳＩＦＣＯＭのアクティブ系とスタンバイ系の両方の系は、アクティブ系 （＃０系） のＡＤＳＩＮＦに分配された端末からの信号を取り込む。アクティブ系とスタンバイ系のＳＩＦＣＯＭによって取り込まれた端末からの信号は、それぞれ、２重化されたＡＳＳＷのアクティブ系とスタンバイ系に分配する。ＢＳＧＣＳＨにおいては、スタンバイ系のＡＳＳＷからの信号はＢＳＧＣ−ＣＯＭによって廃棄される。廃棄されるべき信号セルは、それに付加されているタグによって識別される。この廃棄処理については、２．３．４で説明する。
次に、図７０６に、スイッチから端末に向かう方向のシグナリング用信号制御モデルを示す。この図でも、＃０系がアクティブ系であるとする。
例えば、ＢＳＧＣからの信号は、ＢＳＧＣ−ＣＯＭを介して、２重化されたＡＳＳＷのアクティブ系とスタンバイ系の両方の系に分配される。アクティブ系とスタンバイ系のＡＳＳＷに分配されたＢＳＧＣからの信号は、それぞれ、２重化されたＳＩＦＣＯＭのアクティブ系とスタンバイ系に分配される。次に、２重化されたＡＤＳＩＮＦのアクティブ系とスタンバイ系の両方の系は、アクティブ系 （＃０系） のＡＳＳＷに分配されたＢＳＧＣからの信号を取り込む。アクティブ系とスタンバイ系のＡＤＳＩＮＦによって取り込まれたＢＳＧＣからの信号は、それぞれ、２重化されたＤＴＣ のアクティブ系とスタンバイ系に分配される。
２．３．２．２ ２重化装置用信号制御モデル （共通部用）
このモデルにおいては、アクティブ系とスタンバイ系の各系のＡＴＭ スイッチ内を、２重化された装置の各系に関する信号が転送される。
この通信は、各２重化装置のアクティブ系及びスタンバイ系の両方と、ＢＳＧＣのアクティブ系用の２つのポートを使用して行われる。それぞれ２つの系からなるＢＳＧＣとＢＳＧＣ−ＣＯＭは交絡が可能であるため、スタンバイ系スイッチポートがスタンバイ系のＢＳＧＣに収容されると、スタンバイ系のＢＳＧＣがＯＵＳ（ＯＵｔ ｏｆ Ｓｅｒｖｉｃｅ） 状態になった場合にＡＴＭ スイッチ内のスタンバイ系のルートが閉鎖されることとなってしまう。このような状態を回避すべく、アクティブ系のＢＳＧＣの２つのポートが２重化された装置のアクティブ系とスタンバイ系に接続される。
例えば、図７０７に示されるように、アクティブ系のＳＩＦＳＨ（ＳＩＦ）からＢＳＧＣへ転送される信号はアクティブ系のＡＳＳＷへ送出され、スタンバイ系のＳＩＦＳＨ（ＳＩＦ）からＢＳＧＣへ転送される信号はスタンバイ系のＡＳＳＷへ送出される。
アクティブ系の装置からＢＳＧＣに入力される信号とスタンバイ系の装置からＢＳＧＣに入力される信号は、それぞれが入力されるＢＳＧＣ上のポートが異なるため、それらの信号セルに付与されるタグは異なっている。但し、アクティブ系のＢＳＧＣとスタンバイ系のＢＳＧＣとでは、それぞれに対して指定されるタグは同じである。
ＢＳＧＣ−ＣＯＭは、２つの通信ポート宛てのセルをＢＳＧＣ−ＣＯＭに入力される各信号セルに付与されているタグによって識別し、該ポート宛ての信号セルならばそれを廃棄せずにＢＳＧＣへ送信する。この処理の詳細は、４．において説明する。
ＳＩＦＳＨ はアクティブ系とスタンバイ系の両方の系のＡＳＳＷに信号を送信する。このとき、スタンバイ系に送信される信号セルには、ＢＳＧＣ−ＣＯＭがそれを廃棄できるためのタグが付与される。
図７０８に示されるように、ＢＳＧＣが２重化された例えばＳＩＦＳＨ に信号を送出する場合には、ＢＳＧＣは、２つのポートのそれぞれからアクティブ系とスタンバイ系のＡＳＳＷに信号を送出する。両方の系に送出される信号セルには、それぞれ固定のＶＣＩ が付与される。各系のＳＩＦＳＨ は、系が一致するＡＳＳＷからの信号のみを受信する。
２．３．３ 局内制御通信用ＶＰＩ／ＶＣＩ について
ＳＩＦＳＨ からＢＳＧＣに信号が転送される場合、図７０９（ａ） に示されるように、ＳＩＦＣＯＭ内のＶＣＣ（パート３の６．３参照） は、加入者に割り当てられているＶＰＩ／ＶＣＩ を入力ＶＰＩ／ＶＣＩ として、ＢＳＧＣを特定する出力ＶＰＩ／ＶＣＩ／ＴＡＧ を決定する。ＳＩＦＣＯＭ内のＶＣＣ は、そのＳＩＦＣＯＭが含まれるＳＩＦＳＨ 内のＳＩＮＦ （個別部） 毎に配置される。
一方、ＢＳＧＣからＳＩＦＳＨ に信号が転送される場合、図７０９（ｂ） に示されるように、ＢＳＧＣ−ＣＯＭ内のＶＣＣ は、それに接続されるＢＳＧＣカード／ポート番号を入力ＶＰＩ／ＶＣＩ として、転送先の各装置・端末を特定する出力ＶＰＩ／ＶＣＩ／ＴＡＧ を決定する。このＶＰＩ／ＶＣＩ には、メタシグナリングによって決定された加入者端末用ＶＰＩ／ＶＣＩ を含む。ＢＳＧＣカードがＶＰＩ に、ＢＳＧＣポートがＶＣＩ に、それぞれ対応付けられる。従って、ＢＣＰＲ−ＢＳＧＣ間のソフトウエアインタフェースは、上述のＶＣＩ を用いて確立される。
なお、ＢＳＧＣとＲＭＸＳＨ との間で通信が行われる場合、ＲＭＸＳＨ 内の各装置には、ＳＩＮＦの配下の端末と同様のＶＰＩ／ＶＣＩ が割り当てられるが、これらは、装置番号に対応して固定的な値が割り当てられる。
図７１０に、ＶＰＩ／ＶＣＩ の割り当ての一覧を示す。
２．３．４ ＢＳＧＣ−ＣＯＭ におけるセル廃棄手段
図７１１に、ＢＳＧＣ−ＣＯＭ におけるセル廃棄機能を示す。
ＢＳＧＣ−ＣＯＭ内のＤＭＵＸ−ＬＳＩは、入力される信号セルの先頭に付与されているタグであるＳＩＧ／ＵＬ／ＴＡＧＣ パターンが予め設定されたパターンに一致する信号セルのみを取り込む。更に、２．３．２．１で説明したように、ＢＳＧＣ−ＣＯＭ内のＤＭＵＸ−ＬＳＩは、スタンバイ系のＡＳＳＷから入力された１重化装置からの信号も、予め設定されているスタンバイ条件を判定することにより、廃棄する。
２．４ ＢＳＧＣ 装置制御
ＢＳＧＣ内の各装置は、全て２重化され、通常はマスタ／スレーブ状態で運用される。
ＢＳＧＣのアクティブ系指定は、ＢＣＰＲによる周辺装置インタフェース制御における個別系指定に従属する。また、ＢＳＧＣ−ＣＯＭのアクティブ系指定は、そのＢＳＧＣ−ＣＯＭに接続されるＡＳＳＷのアクティブ系指定に従属する （図７０４参照） 。
２．４．１ ＢＳＧＣの装置状態
マスタ系のＢＳＧＣ内のメモリの内容は、ＢＣＰＲからの指示により、スレーブ系のＢＳＧＣ内のメモリへコピーされる。マスタ系のＢＳＧＣ−ＣＯＭに搭載されるＶＣＣ テーブルの内容も、スレーブ系のＢＳＧＣ−ＣＯＭ内のＶＣＣ テーブルにコピーされる。メモリコピー動作の後は、ＢＣＰＲからのオーダは全て両系のＢＳＧＣ内のメモリへ書き込まれる。
図７１２に示されるように、ＢＳＧＣは、ＢＣＰＲの制御下で、ＯＵＳ／ＩＮＳ（マスタ・スレーブ）／スタンバイの３つの状態を採り得る。
（１） ＯＵＳ（ＯＵｔ ｏｆ Ｓｅｒｖｉｃｅ） 状態
ＢＳＧＣにおけるリセット処理が完了し、ＢＣＰＲからのＩＮＳ／ＳＢＹ 起動を待っている状態。ＢＳＧＣ・ＡＴＭ スイッチの診断は、本状態でのみ行うことができる。
（２） ＩＮＳ（ＩＮ Ｓｅｒｖｉｃｅ） 状態
アクティブ系のＢＳＧＣ及びスタンバイ系のＢＳＧＣの両方での初期設定が終了し、運用可能な状態。アクティブ系のＢＳＧＣは、ポートの初期設定が完了しているため、各局内装置・加入者端末と通信を行うことができる。
（３） スタンバイ（ＳＢＹ） 状態
ＩＮＳ 組み込み処理中のＢＳＧＣの状態である。
次に、アクティブ系及びスタンバイ系のＢＳＧＣにおける動作状態を列挙する。
（１） マスタ・スレーブ状態
両系ともＩＮＳ 状態である場合に、マスタ系からスレーブ系へのメモリコピーが完了し、２重化同期運転が行われている状態。マスタ系ＢＳＧＣは、スレーブ系ＢＳＧＣの障害監視を行う。
（２） マスタスタンバイ状態
スタンバイ系ＢＳＧＣをＩＮＳ 組み込み処理中の状態。
（３） マスタＯＵＳ 状態
スタンバイ系ＢＳＧＣのＯＵＳ 状態。マスタ系ＢＳＧＣは、ＯＵＳ 系ＢＳＧＣの障害監視を行わない。
以上の状態管理は、全てＢＣＰＲによって行われる。
２．４．２ ＢＳＧＣ障害処理
ＢＳＧＣプロセッサ部及びＢＳＧＣ−ＣＯＭ （スイッチ部） の各系の障害は、ＢＣＰＲによって監視される。ＢＳＧＣ内にはこの監視を行うハードウエアが配置され、検出された障害は、ＩＮＦ への割り込みを伴って、ＢＣＰＲへ通知される。ＢＣＰＲは、ＩＮＦへの割り込みが発生すると、ＩＮＦ オーダによりＭＳＣＮを読み出し、障害内容を解析し障害処理を実行する。
ＢＳＧＣとＢＳＧＣ−ＣＯＭ間の障害によってＢＳＧＣが切り替えられる時には、ＢＳＧＣのＰｈ−Ａ切替え （中断点再開） によって行われる。
アクティブ系／スタンバイ系の交絡部の障害は、ＢＳＧＣがマスタ／スレーブ同期運転中である場合においてのみ、マスタＢＳＧＣのファームウエアがスレーブＢＳＧＣを周期的に監視することによって検出する。また、スレーブＢＳＧＣは、マスタＢＳＧＣのパワー断を監視する。
ＢＳＧＣ−ＣＯＭ障害については、その障害が検出された後はその障害に対する監視は停止され、ＡＳＳＷ ＩＮＳ化（ＶＣＣコピー開始） を契機に障害監視が再開される。ＢＳＧＣ障害が検出された後は、ＢＳＧＣは、リセット待ちの状態になる。
ＢＳＧＣ障害／ＢＳＧ−ＣＯＭ障害ともに、障害が発生した後はＯＵＳ 状態となり、次の組み込み時の自動診断の結果がＯＫとなることによりその障害が復旧する。
２．５ 通信制御
ＢＳＧＣによるＬＡＰＤ制御は、ＢＳＧＣ内のファームウェアの機能として実現される。ＬＡＰＤ制御における同時最大接続数は、ＣＡＲＰポート数 （例えば２５６） に等しい。
ＢＳＧＣが実現するＬＡＰＤ制御には、加入者端末との間のＬＡＰＤ通信と、局内装置との間の通信である簡易ＬＡＰ 通信 （局内制御通信） がある。
２．５．１ Ｑ．９２２からの差分
ＬＡＰＤのレイヤ２制御においては、ＣＣＩＴＴ（現ＩＴＵ−Ｔ）勧告Ｑ．９２２（ＬＡＰＦ） を基本とした改版ＬＡＰＤが適用される。
図７１３に、改版ＬＡＰＤのフレームフォーマットを示す。
Ｑ．９２２勧告から削除される機能は、以下の通りである。
（１） Ｆ パターン
（２） ＣＲＣ 生成／誤りチェック
（３） ”０” 挿入／削除
（４） ＤＬＣＩ多重
（５） ＥＣＮ，ＤＥ，Ｄ／Ｃビット指定
（６） ＸＩＤフレーム
（７） ダイナミックウインドウ制御
（８） Ｉ レスポンス受信
（９） ＦＲＭＲレスポンス
ＤＬＣＩ部及びＥＣＮ 部には、”０”（固定） が設定される。また、レイヤ２多重 （マルチＬＡＰ）も行われない。但し、受信側では”０” はチェックされない。
２．５．２ 局内ＬＡＰＤ通信 （局内制御通信）
局内ＬＡＰＤ通信制御においては、局内装置とＢＳＧＣの間のリンクの確立と、周期監視のみが実行される。通信メッセージとしては、レイヤ３において確認手順を有するプロトコルが適用されるようにするために、ＵＩフレームが使用される。ＢＳＧＣにおいては、メッセージのシーケンスチェックは行われない。
局内制御通信のリンクに関しては、ＢＣＰＲからの情報に基づいてそのリンクのレイヤ２までがＢＳＧＣによって自律的に確立される。
この機能は、ＢＣＰＲ／ＢＳＧＣ の動作再開時におけるＩＮＦ 転送による負荷を軽減する目的で実現されている。従って、この機能はＢＣＰＲ／ＢＳＧＣ の動作再開時においてのみ有効で、リンク確立失敗時又はリンク切断後はＢＣＰＲからのリンク確立要求が個別に必要である。
２重化装置用の２つの通信ポートに対応するリンクは、両方とも同時に確立される。
図７１４に、局内制御通信リンクの確立手順を示す。また、図７１５に、ＢＲＬＣに関する局内制御通信リンクの確立手順を示す。
２．６ 診断機能
ＢＳＧＣは、ＢＳＧＣＳＨ自身の診断機能と、ＡＳＳＷ等の局内２重化装置を診断するための通信リンクの提供機能を有する。
２．６．１ 診断対象項目
ＢＳＧＣＳＨ自身の診断機能について、以下に説明する。
（１） ＩＮＦ インタフェース ｉ） ＣＣアクセス リード／ライト
ｉｉ） ＤＭＡ 転送 リード／ライト
（２） ＢＳＧＣパッケージ内機能 ｉ）現ＳＧＣ 診断より機能無項目を削除（ＭＡＣＨ−１．２）
して追加機能を入れる。
（ＣＰＵからアクセスできる箇所全てを診断する＝自己診断）
（３） ＢＳＧＣ−ＳＷＩＮＦ間 ｉ）ＢＳＧＣＳＨとＳＷＩＮＦ の間でループを設定して送／受信セルをテスト
（４） ＶＣＣ メモリテスト ｉ）最若番のＢＳＧＣカードから順に、ＶＣＣ テーブルメモリに対するリード／ライトテスト
（５） ＢＳＧＣＳＨ ｉ）ＢＳＧＣＳＨと他装置の間のＬＡＰ リンクの確立テス
（６） ＴＣＧ を用いたＢＳＧＣ−ＣＯＭでのセル ＢＹ セルループ試験→９．２参照
２．６．２ 局内２重化装置診断用通信リンク
局内装置診断用通信リンクは、アクティブ系ＢＳＧＣオンライン制御手順と同様の手順により、確立される。この機能を実現するため、オンライン動作起動コマンドのパラメータとして、０：オンライン、１：診断の何れかを指定できる。
オンライン診断時のＢＳＧＣ起動シーケンスは、５．２で説明する。
２．７ プログラムモジュールの構成
図７１６に、ＢＳＧＣ内におけるプログラムモジュール構成を示す。
ＩＮＦ 制御部（ＩＮＦ−ＩＯＣＳ）１は、ＩＮＦ（ＩＮＦＡ、ＩＮＦＴ） を介したＢＳＧＣとＢＣＰＲとの間の通信を制御する。
装置制御部２は、ＶＣＣ の設定を含む装置管理を行う。
パトロール制御部３は、ＢＣＰＲとＢＳＧＣの間のヘルスチェックを行う。
系間通信制御部４は、アクティブ系又はスタンバイ系における系間の通信を制御する。
メモリコピー制御部５は、ＣＰＵメモリ内容のコピーを実行する。
メモリリード／ライト制御部６は、コマンドに基づいてメモリに対するリード／ライト処理を実行する。
系切替え制御部７は、アクティブ系とスタンバイ系の系の切り替えを制御する。
ｗａｔｃｈ ｄｏｇ 制御部８は、ＢＳＧＣの正常動作の確認制御を行う。
ＬＡＰＤ管理部９は、局内ＬＡＰ の確立を含むＬＡＰ リンクを管理する。
ＬＡＰＤ制御部１０は、Ｑ．９２２勧告に準拠 （２．５．１参照） したレイヤ２制御を実行する。
ＣＡＲＰハンドラ１１は、ＶＰＩ／ＶＣＩ 変換を実行する。
スイッチ制御部１２は、ＣＡＲＰを制御する。
３．ＩＮＦ インタフェース
３．１ ハードウエア構成
ＢＳＧＣによるＩＮＦ の制御は、主に、ＢＳＧＣ内のＳＢＩＦ ＬＳＩの機能として実現される。図７１７に、ＩＮＦ に関するハードウエア構成を示す。
３．２ ＤＭＡ ビット配列
ＤＭＡ アクセス （ライト／リード） 時におけるビット配列の関係は、ＢＣＰＲ、ＩＮＦ 、及びＢＳＧＣの間で、以下に示される通りである。
３．２．１ ＤＡＭ 転送データのビット配列
図７１８に、ＤＭＡ 転送されるデータのＭＭ （主記憶装置） −ＢＳＧＣ間のビット配列を示す。
３．３ ＩＮＦ 制御手順
本出願人は、ＢＣＰＲとＢＳＧＣ の間のＩＮＦ 制御において、ＩＮＦＴ、ＩＮＦＡを介したＤＭＡ 転送を最低限に抑え、ＢＳＧＣの負荷を軽減する方法を確立した。
３．３．１ コマンドキューとステータスキュー
（１） 受信バッファは、ブロック単位で予め通知される。
ＢＳＧＣ内には、常時最大で２ブロック分の受信バッファが確保され、１ブロックが使用されるとＢＣＰＲの主導によってブロックが補給される。
（２） ステータスキューは、イベントが発生する毎に通知される。
ＢＳＧＣはステータスキューの未使用ポインタを独自に有する。そのポインタの更新は、全ステータスキューが使用されている場合においてのみＢＣＰＲ内のステータスキューに対するテールポインタの値を読むことにより行われる。
ステータスキューの空きがなくなったら、１２８ｍｓｅｃ の周期で空きの監視 （テールポインタのリード） が行われる。
（３） コマンド終了の通知は、ステータス通知による負荷を倍増させるため、以下の処理によって代用される。
ｉ） コマンド群内Ｉ フレームのＤＭＡ 転送を含む処理が全て完了した時に、コマンド応答”７ｆ”がなされる。コマンド群全体に異常があった時は、コマンド応答”５５”がなされる。
ｉｉ） 同時に、各コマンドに対してビット対応の終了情報が設けられ、ＢＳＧＣ内で何らかの要因によって信号が廃棄された時にその終了情報としてＮＧ応答がなされる。ＮＧ応答の要因としては、ＢＳＧＣ内受信バッファの不足がある。
終了情報がＮＧの時は、コマンド群全体は正常であるため、コマンド応答”７ Ｆ”がなされる。
ｉｉｉ） ＢＣＰＲは、上記応答を契機として、コマンド終了処理を実行する。
（４） コマンド群の長さは、ＢＳＧＣの処理能力を考慮し、最大で６４個とされる。
（５） 一度に送信されるステータス群の長さは、ＤＭＡ 転送の競合を考慮して、最大で８個である。
３．３．２ コマンド起動とステータス起動の競合
コマンドが起動された場合及びステータスが起動された場合のどちらにおいても、ＢＳＧＣの主導で、ＤＭＡ 転送が起動される。その手順を以下に示す。
（１） コマンド起動
コマンドキューのＤＭＡ 転送及びコマンドキュー内で指定されるＤＡＭ 転送が完了し”７Ｆ”がライトされるまでが、一連の処理として実行される。ＢＣＰＲからのコマンド起動は、ＢＳＧＣ内割り込みとして処理される。
（２） ステータス起動
Ｉ フレームのＤＭＡ 転送、ステータスのＤＭＡ 転送、及びヘッドポインタ更新のためのＤＭＡ 転送までが、一連の処理として実行される。ＢＣＰＲ へのステータス起動は、８ｍｓｅｃ の周期で実行される。８ｍｓｅｃ 以内に発生したイベントがまとめてＤＭＡ 転送される。但し、Ｉ フレームのＤＡＭ 転送が、イベント発生毎に、他の転送に先行して実行される。コマンド競合時を除いて、ステータスキューに通知されるべきステータスが存在する時は、それらが繰り返し送信される。
コマンド・ステータス共に、ＢＳＧＣ内割り込み又はルックイン処理として、ＤＭＡ 転送の終了処理が実行される。
（３） 競合制御
上記（１），（２） の一連の処理の途中では、それぞれ競合・中断は発生しない。
起動時の競合制御は、以下の基準に従って実行される。
ｉ）ＢＳＧＣ内優先制御は、ＩＮＦ 転送が空くことなくＤＭＡ 転送が起動されるように実行される。
ｉｉ）ＢＳＧＣが受理したコマンドのＢＳＧＣ内部処理を完了するまで、次のコマンドはＢＳ ＧＣ内論理によって待ち合わされる。
３．３．３ 輻輳制御
ＢＳＧＣで実行される輻輳制御には、受信系輻輳制御、送信系輻輳制御、ＢＳＧＣ輻輳制御の、３つがある。
３．３．３．１ 受信系輻輳制御
各リンク毎に、受信バッファの輻輳制御が実行される。
受信バッファの輻輳が発生したら、リンク毎にＲＮＲ が送信される。
受信バッファは、ＡＴＭ スイッチとのインタフェースを制御するＣＡＲＰ ＬＳＩに、全ポート分がｃｈａｉｎｉｎｇして使用される。従って、ＢＳＧＣにおいては、受信バッファの輻輳制御は、図７１９に示されるように、スイッチ制御部（ＣＡＲＰ ＩＯＣＳ） １、ＬＡＰＤ制御部２、及びＩＮＦ 制御部（ＩＮＦ ＩＯＣＳ）の間で行われる （図７１６も参照） 。
受信バッファビジーによりＣＡＲＰ ＩＯＣＳ １が受信バッファをハントできず、受信バッファをＣＡＲＰに接続できない場合には、ＣＡＲＰはアンダーラインとなるのみである。但し、Ｌ２情報のみの処理は輻輳中でも必要なため、ＣＡＲＰが最低限必要なバッファ数 （最大制御チャネル数） は、ＣＡＲＰ ＩＯＣＳ １とＬＡＰＤ制御部の間の処理において必須である。
ＢＳＧＣでの受信バッファ輻輳は、ＢＣＰＲのトランザクションビジー等によって、ＩＮＦ を介してＢＣＰＲへデータを送信できないために発生する。なお、ＢＳＧＣ自身の要因で発生する輻輳制御は、３．３．３．３で説明する。
３．３．３．２ 送信系輻輳制御
各リンク毎に、送信バッファの輻輳制御が実行される。
送信バッファの輻輳が発生すると、その輻輳が１次、２次、３次の何れの輻輳であるかが、ＢＣＰＲへ通知される。
１次、２次、及び３次輻輳は、送信バッファの使用率が、それぞれ、７０％、８０％、及び１００ ％となったときに発生する。なお、１次輻輳は、ＢＳＧＣ内で一定時間輻輳が継続した場合においてのみ通知される。
＜１次輻輳が発生した場合の制御＞
１次輻輳が発生した場合には、ＢＣＰＲは、新たな呼は受け付けない。
１次輻輳の発生以降は、ＢＳＧＣの信号処理数は維持され下降することはないように制御される。
＜２次輻輳が発生した場合の制御＞
２次輻輳が発生した場合には、ＢＣＰＲは、局内ＬＡＰＤ等の必要最低限の信号のみが送信される。ＵＩフレームを使用するポートにおいては、送信されたＵＩフレームに対するＡＣＫ（応答） 待ち処理が行われないため、ＵＩフレームがＢＳＧＣ内に停滞する時間はきわめて短い。
ＢＳＧＣは、図７１６に示されるＩＮＦ 制御部１とスイッチ制御部１２との間で、受信バッファに対する輻輳制御と同様の輻輳制御 （バッファ数カウント） を、ポート毎に行う。更に、ＢＳＧＣは、ＩＮＦ 制御部１ （図７１６） がポート番号をコマンドフィールドでゲットしてから、送信バッファのＤＭＡ 転送を行うので、送信バッファの管理をポート単位に行うことができる。従って、上述した１次及び２次の輻輳制御に基づく規制にも関わらず規制の対象であるポートの送信バッファが不足した場合、他のポートのバッファを使い込むことなく、新たな輻輳制御を行うことができる。この輻輳制御が、３次輻輳制御である。
＜３次輻輳が発生した場合の制御＞
（１） ＢＳＧＣ は、送信バッファのない回線を対象とするバッファ付きコマンドを受信した場合、ＩＮＦ のコマンド群終了情報としてＮＧ応答をＢＣＰＲに応答する。
（２） ＢＣＰＲ は、コマンド群終了情報がＮＧ応答のときに、ＢＳＧＣの対応する回線に、Ｄ Ｌ−ＥＳＴ−ＲＱ（リンクリセット要求）を送出する。ＢＳＧＣは、コマンド終了情報ＮＧを通知した後、ＤＬ−ＥＳＴ−ＲＱ（リンクリセット要求）を受信するまで、対応するポートに対するＩ フレーム送信要求に対して、コマンド終了情報ＮＧを応答し続ける。
（３） リンクリセットによりＢＳＧＣ内リンクに停滞している信号は全て廃棄され、新しい情報の通信が可能になる。
（４） ＢＣＰＲは、リンクリセットを契機に、ＢＣＰＲと端末又は局内装置の間の整合処理を行う。
３次輻輳が発生した場合には、以下の（ａ） 〜（ｃ） に示される理由により、ＢＳＧＣが正常動作しているとは考え難いため、リトライ処理は実行されない。
（ａ） ３次輻輳は、１次及び２次輻輳制御による規制の後に発生している。
（ｂ） ＢＳＧＣ内論理によって、Ｉ フレームは、それが例えば ２００時間以上ＢＳＧＣ内に停滞している場合は、自律的に対応するリンクがリセットされる。但し、
この論理はＵＩフレームには適用されない。
（ｃ） 通信量がＢＳＧＣの処理能力を超えた場合は、３．３．３．３で説明するＢＳＧＣ輻輳制御により１次輻輳制御が実行される。ＢＳＧＣに対するコマンドシーケンスは通信量がＢＳＧＣの処理能力を超えないように設計されているため、３次輻輳が発生した場合は、やはりＢＳＧＣは正常状態であるとは言えない。
３．３．３．３ ＢＳＧＣ輻輳制御
ＢＳＧＣは、その内部のＣＰＵ の使用率を１０ｓｅｃ 毎にモニタし、１分毎及び１５分毎の各平均を計測している。この平均ＣＰＵ 使用率が９０％となる状態が所定の閾値時間以上継続した時に、ＢＳＧＣはＢＣＰＲへ輻輳通知を行う。
ＢＣＰＲは、この通知を受信すると、ＢＳＧＣ内の全てのポートにおいて１次輻輳が発生したと判定して、新たな呼の設定を規制する。
図７２０に、以上説明した輻輳制御のもとでのＢＳＧＣの信号処理数のモデルを示す。
３．４ ＩＮＦ の初期設定
ＢＣＰＲは、ＩＮＦ（ＩＮＦＴ、ＩＮＦＡ） を介してＢＳＧＣと通信するため、まず、以下に示される手順に従って、ＢＳＧＣにＩＮＦ 制御情報を通知する。
（１） ＩＮＦ 制御情報の初期設定時には、ＢＣＰＲからは、初期設定コマンドのみが送出される。
（２） 初期設定コマンドには、ステータスキューの登録・受信バッファの登録等の ＩＮＦ インタフェース情報を格納したＩＮＦ 初期情報設定テーブルのアドレスが設定され、ＢＳＧＣはそのテーブルからＩＮＦ インタフェース情報を獲得する。なお、ＩＮＦ 初期情報設定テーブルは、連続な物理メモリ空間に用意される。
（３） 図７２１に、初期設定コマンド及びＩＮＦ 初期情報設定テーブルのフォーマットを示す。
３．５ ＩＮＦ の優先制御
ＢＳＧＣとＢＣＰＲが実行する交換機ソフトウエアの間の信号処理において、ＳＩＦＳＨ 等からの障害処理を優先処理させるために、以下の処理方式が採用される。この場合、ＢＳＧＣから交換機ソフトウエアへ送信されるメッセージのための送信キューが複数設けられ、ＢＳＧＣにで受信された信号は、その信号に設定されている優先度に基づいて、何れかのキューに振り分けられる。
４．スイッチインタフェース
４．１ タグ割当
４．１．１ タグ割当の概念
タグ割当の概念については、パート３の５．において説明した （図１２１、図１２６、図１２９等を参照） 。
４．１．２ ＢＳＧＣからＡＳＳＷ方向への通信におけるタグ割当
図７２２に、ＢＳＧＣからＳＩＦＳＨ 方向への通信におけるＳＩＦＳＨ によるタグＳＩＧ／ＵＬ／ＴＡＧＣ の使用方法を示す。
図７２３に、ＢＳＧＣからＲＭＸＳＨ 方向への通信におけるＳＩＦＳＨ によるタグＳＩＧ／ＵＬ／ＡＤＳ１ＢＬＫ／ＡＤＳ１ＳＥＬの使用方法を示す。
図７２３１に、ＢＳＧＣからＳＩＦＳＨ 方向への通信におけるＳＩＦＳＨ によるタグＳＩＧ／ＵＬ／ＴＡＧＣ の使用方法を示す。
４．１．３ ＡＳＳＷからＢＳＧＣ方向への通信におけるタグ割当
図７２５に、ＡＳＳＷからＢＳＧＣ方向への通信におけるＢＳＧＣＳＨによるタグＳＩＧ／ＵＬ／ＴＡＧＣ の使用方法を示す。なお、ＢＳＧＣＳＨは、上記タグの識別を、ＢＳＧＣ−ＣＯＭに搭載されるＤＭＵＸ−ＬＳＩにおいて行う。
４．２ ＣＡＲＰ制御手順
ＡＳＳＷ（ＡＴＭスイッチ） インタフェースにおけるレイヤ１制御は、ＣＡＲＰ ＬＳＩにより実行される。このＬＳＩ は、タイプ３、４、又は５のＡＡＬ（ＡＴＭ Ａｄａｐｔａｔｉｏｎ Ｌａｙｅｒ） プロトコルタイプのフレームの分解及び組み立て機能を有する。
ＣＡＲＰ ＬＳＩは、ＣＡＲＰ１ とＣＡＲＰ２ からなり、ＣＰＵ（８０１８６ 系） の制御によって、最大で１０２４チャネル （但し、ＢＳＧＣ自体ではファームウエアの制限により最大で２５６ チャネル） 分のセルの、分解及び組み立てを同時に行う。
プロトコルタイプ３、４、又は５は、ポート毎に設定可能であり、各タイプをＢＳＧＣ内に混在させることが可能である。この設定は、交換機ソフトウエアによって行われる。
４．２．１ フレームフォーマット
図７２６に、プロトコルタイプ３ （タイプ４も同じ） のＳＡＲ−ＰＤＵ 及びそれが格納されるＡＴＭ セルのヘッダ部の構成を示す。また、図７２７に、プロトコルタイプ５のフレーム（ＣＰＡＡＬ５−ＰＤＵ）を示す。なお、パート３の４．２等も参照すること。なお、図７２６に示されるＡＴＭ ヘッダの内容は、ＢＳＧＣ−ＣＯＭ内のＶＣＣ において設定される。この場合、ＡＴＭ ヘッダにおいて、ＶＣＩ としてはＢＳＧＣの識別番号が、ＶＰＩ としてはＢＳＧＣ内のポート番号が設定され、それ以外のフィールドは全て０が設定される。
図７２６に示されるプロトコルタイプ３のＳＡＲ−ＰＤＵ のペイロードには、ＬＡＰＤメッセージが格納される。
ＬＡＰＤデータのデータ長が４４バイトである場合 （図７４９参照） は、このメッセージは１つのＳＡＲ−ＰＤＵ のペイロードに格納される。この場合、ＳＡＲ−ＰＤＵ には、ＳＴとしてＳＳＭ（Ｓｉｎｇｌｅ Ｓｅｇｍｅｎｔ Ｍｅｓｓａｇｅ） が設定され、ＬＩとして４４バイトが設定される。
ＬＡＰＤのデータ長が２５６ バイトである場合 （図７５０参照） には、このメッセージはそれぞれ４４バイトからなるセグメントに分割され、そのセグメントが複数のＳＡＲ−ＰＤＵ のペイロードに格納される。従って、そのＬＡＰＤデータは、複数のＡＴＭ セルに分割して格納され、転送されることになる。この場合には、先頭のセグメントが格納されるＳＡＲ−ＰＤＵ には、ＳＴとしてＢＯＭ（Ｂｅｇｉｎｎｉｎｇ Ｏｆ Ｍｅｓｓａｇｅ） が設定され、ＬＩとして４４バイトが設定される。また、中間のセグメントが格納されるＳＡＲ−ＰＤＵ には、ＳＴとしてＣＯＭ（Ｃｏｎｔｉｎｕａｔｉｏｎ Ｏｆ Ｍｅｓｓａｇｅ）が設定され、ＬＩとして４４バイトが設定される。更に、末尾のセグメントが格納されるＳＡＲ−ＰＤＵには、ＳＴとしてＥＯＭ（Ｅｎｄ Ｏｆ Ｍｅｓｓａｇｅ）が設定され、ＬＩとして３６バイト （図７５０参照） が設定される。
図７２７に示されるプロトコルタイプ５のフレームは、それぞれ４８バイトからなるセグメントに分割され、そのセグメントが複数のＡＴＭ セルのペイロードに格納される。
４．２．２ ＣＡＲＰ ＬＳＩ の機能
ＣＡＲＰ ＬＳＩ の送信機能として、以下のものがある。
（１） 送信セルの書き込み
（２） ＳＡＲ−ＰＤＵ ヘッダの生成 （番号制御）
ＣＡＲＰ ＬＳＩ の受信機能として、以下のものがある。
（１） ヘッダチェック
（２） ロングフレーム／ショートフレームのチェック
なお、ＢＳＧＣは、ＨＥＣ チェックは行わない。
４．２．３ 統計機能
通過セル数及び廃棄セル数は、ＭＵＸ／ＤＭＵＸ ＬＳＩによってカウントされ、また、ＣＲＣ エラー数は、ＣＡＲＰ ＬＳＩによってカウントされる。
４．３ ＶＣＣ 設定手順及びＶＣＣ コピー手順
ＢＳＧＣは、ＢＣＰＲからＶＣＣ コピー開始要求、又はＶＣＣ 設定要求 （両系指定） を受信したときから、両系のＶＣＣ に対してデータの書き込みを行う。
また、ＡＴＭ スイッチがＯＵＳ 化された場合等において、ＢＣＰＲから片系ＶＣＣ 設定要求を受信すると、片系のＶＣＣ に対してデータの書き込みを行う。
ＶＣＣ の書込方路 （メイト系／ホーム系） は、ＢＣＰＲによってＣＯＭ ＩＮＳ 通知として指定される。
図７２８に、ＶＣＣ 設定手順を示す。また、図７２９に、ＶＣＣ コピー開始手順を示す。更に、図７３０に、ＶＣＣ コピー停止手順を示す。
５．ＢＳＧＣ装置制御手順
５．１ ＢＳＧＣ障害監視
ＢＳＧＣにおける障害処理の対象としては、以下の３種類がある。
（１） ＢＳＧＣ自身の障害
（２） ＩＮＦ インタフェース障害：両系のＩＮＦ へそれぞれ割り込みを伴って通知
（３） アクティブ系ＢＳＧＣが検出する障害
（ａ） スイッチの障害
（ｂ） スタンバイ系系間交絡障害：ステータスによって通知される。
（メイトＢＳＧＣ ＯＢＰ障害を含む）
マスタ系ＢＳＧＣの障害は、緊急性を伴うので、ＩＮＦ への割り込みによって通知される。ＢＳＧＣ自身の障害が発生した場合、それがアクティブ系であるなら系の切替後に障害系がＯＵＳ 状態とされ、それがスタンバイ系であるならアクティブ系に対しＩＳＯＬ設定が実行され、障害系がＯＵＳ 状態とされる （図７３１の（１）（２）） 。
ＡＳＳＷで障害が発生した時は、ＡＳＳＷの障害処理に従う。但し、系切替え時のＢＳＧＣ−ＣＯＭに対しては、多数決論理は適用されない （図７３１の（３））。
図７３１の（２） に示される障害が発生した場合、障害がＢＳＧＣにあるかＢＳＧＣ−ＣＯＭにあるかを特定することができない。そこで、ＢＣＰＲは、割り込みが発生したＢＳＧＣ番号（＃０〜＃５）の両系のＢＳＧＣから障害要因を読み出し正常なルートを割り出すことによって、障害処理を行う。
５．１．１ ＢＳＧＣＳＨの障害箇所
図７３１に、障害範囲モデルを示す。
図において、障害（１） は、ＢＳＧＣ自身の障害（Ｗａｔｃｈ ｄｏｇタイマオーバー、ＤＲＡＭパリティエラー等） である。また、障害（２） は、ＢＳＧＣとＢＳＧＣ−ＣＯＭ間のデータパリティエラー、クロック／セルフレームの断等である。更に、障害（３） は、ＢＳＧＣ−ＣＯＭ内のＤＭＵＸ、ＭＵＸ 等のＬＳＩ からのアラーム、パッケージ間通信におけるデータパリティエラー等である。
交換機ソフトウエアへの通知は、障害を検出した系のＢＳＧＣからＩＮＦ への割り込みによって行われる。図７３１の各障害（１） 、（２） 、（３） のそれぞれ毎に、ＭＳＣＮを用いて通知される。
５．１．２ 障害発生時の系管理
（１） ＢＳＧＣ障害
（図７３１の障害（１） 、図７４５で右端欄が（１） である障害）
アクティブ系ＢＳＧＣからＩＮＦ 割り込みが発生した場合には、ＢＳＧＣ系が切り替えられる。
スタンバイ系ＢＳＧＣからＩＮＦ 割り込みが発生した場合は、アクティブ系に対し ＩＳＯＬ設定が実行され、障害系がＯＵＳ 状態とされる。
（２） ＢＳＧＣとＢＳＧＣ−ＣＯＭ間の障害
（図７３１の障害（２） 、図７４５で右端欄が（２） である障害）
この障害は、アクティブ系ＢＳＧＣ及びスタンバイ系ＢＳＧＣのそれぞれからＩＮＦ 割り込みによって通知される。
各障害検出ポイントからの通知に対する系管理は、図７３３以降に示される。
（３） ＢＳＧＣ−ＣＯＭ障害
（図７３１の障害（３） 、図７４５で右端欄が（３） である障害）
この障害は、アクティブ系ＢＳＧＣ及びスタンバイ系ＢＳＧＣのそれぞれからＩＮＦ 割り込みによって通知される。
障害が発生した系のＢＳＧＣ−ＣＯＭがＯＵＳ 化され、障害が発生していない系のＢＳＧＣ −ＣＯＭがアクティブ化される。なお、ＢＳＧＣ−ＣＯＭのアクティブ／スタンバイ状態は ＡＳＳＷのアクティブ／スタンバイ状態に従属するため、上述の場合は、ＡＳＳＷの系が切り換えられることを意味する。
図７３２に、ＢＳＧＣによるＢＳＧＣＳＨ−ＣＯＭ障害の検出方法、及びその障害の交換機ソフトウエアへの通知方法を示す。図７３２に示されるように、ＢＳＧＣは、ＢＳＧＣ−ＣＯＭの障害ポイント毎に、自系／他系用の２ビットの情報を有する。但し、ＢＳＧＣ−ＣＯＭ共通障害ポイント （片系ＢＳＧＣ−ＣＯＭに１箇所だけある障害ポイント） は、最若番のＢＳＧＣのみが自系／他系用の２ビットの情報を有する。
以下に、ＢＳＧＣとＢＳＧＣ−ＣＯＭ間で障害が発生した時の系管理方法を示す。
（１） ＢＳＧＣからＢＳＧＣ−ＣＯＭへのデータ送出においてＢＳＧＣ−ＣＯＭ内のチェッカによって検出される障害
図７３３に、ＢＳＧＣからＢＳＧＣ−ＣＯＭへのデータ送出においてＢＳＧＣ−ＣＯＭ内のチェッカによって検出される障害の検出ポイントを示す。
（１）−１ 図７３３の（ａ） 〜（ｂ） ′において、１ビットのみの障害検出ビットがセットされた場合 （１箇所で障害が発生した場合）
図７３３の障害ポイント（ａ） において障害が発生したと仮定すると、＃０系ＢＳＧＣが送出している２系統のデータ （＃０系ＢＳＧＣ→＃０系ＢＳＧＣ−ＣＯＭ、＃０系ＢＳＧＣ→＃１系ＢＳＧＣ−ＣＯＭ） のうち１系統のデータで障害が発生している。しかし、＃１系ＢＳＧＣが送出している２系統のデータでは障害は発生していない。従って、＃１系ＢＳＧＣがアクティブにされ、＃０系ＢＳＧＣがＯＵＳ 状態にされる。これと同様に考えて、図７３４に、図７３３の各障害ポイント（ａ） 、（ａ） ′、（ｂ） 、（ｂ） ′のうちの１箇所で障害が検出された場合の状態を示す。なお、ＯＵＳ 系ＢＳＧＣに対して、障害箇所を特定するための診断処理（ＤＰ）が実行される。
なお、図７３４の （注１） に関して、２重化通信を行うためには、上記表のごとくＢＳＧＣの系切替えで対象できるが、ＢＳＧＣにおいてそれがＯＵＳ 状態とされた後に起動される診断処理（ＤＰ）においてＢＳＧＣ−ＣＯＭ側のチェッカで障害が検出された場合には、障害系ＢＳＧＣ−ＣＯＭがＯＵＳ 状態とされた後に、保守が行われる。
（１）−２ 図７３３の（ａ） 〜（ｂ） ′において、２ビットの障害検出ビットがセットされた場合 （２箇所で障害が発生した場合）
この場合としては、以下の２つの場合が考えられる。
ｉ）障害ポイント（ａ） と（ｂ） の２つで障害が検出された場合、若しくは、障害ポイント（ａ） ′と（ｂ） ′の２つで障害が検出された場合のごとく、同一のＢＳＧＣからの送出データ等が障害となる場合。
ｉｉ）障害ポイント（ａ） と（ａ） ′の２つで障害が検出された場合、若しくは、障害ポイント（ｂ） と（ｂ） ′の２つで障害が検出された場合のごとく、同一のＢＳＧＣ −ＣＯＭのチェッカから２つの障害が検出される場合。
上記ｉ）の場合において、例えば図７３３の障害ポイント（ａ） と（ｂ） の２つで障害が検出された場合には、＃０系ＢＳＧＣが障害であると判定され、＃０系ＢＳＧＣがＯＵＳ 状態、＃１系ＢＳＧＣがアクティブ状態とされる。また、障害ポイント（ａ） ′と（ｂ） ′の２つで障害が検出された場合には、＃１系ＢＳＧＣが障害であると判定され、＃１系ＢＳＧＣがＯＵＳ 状態、＃０系ＢＳＧＣがアクティブ状態とされる。
上記ｉｉ） の場合において、例えば図７３３の障害ポイント（ａ） と（ａ） ′の２つで障害が検出された場合は、＃０系ＢＳＧＣ−ＣＯＭが障害であると判定される。ＢＳＧＣ−ＣＯＭの系の設定はＡＳＳＷの系の設定に従属するため、＃０系ＡＳＳＷがマスタ系である時はＡＳＳＷの系が切り替えられ、＃０系ＡＳＳＷがＯＵＳ 状態とされ、＃１系ＡＳＳＷがマスタ系とされる。＃０系ＡＳＳＷがスレーブ系である時は、系の切り替えは不要で、＃０系のＡＳＳＷがＯＵＳ 状態とされる。また、障害ポイント（ｂ） と（ｂ） ′の２つで障害が検出された場合は、＃１系ＢＳＧＣ−ＣＯＭが障害であると判定される。ＢＳＧＣ−ＣＯＭの系の設定はＡＳＳＷの系の設定に従属するため、＃１系ＡＳＳＷがマスタ系である時はＡＳＳＷの系が切り替えられ、＃１系ＡＳＳＷがＯＵＳ 状態とされ、＃０系ＡＳＳＷがマスタ系とされる。＃１系ＡＳＳＷがスレーブ系である時は、系の切り替えは不要で、＃１系のＡＳＳＷがＯＵＳ 状態とされる。
図７３５に、図７３３の各障害ポイント（ａ） 、（ａ） ′、（ｂ） 、（ｂ） ′のうちの２箇所で障害が検出された場合の状態を示す。なお、ＯＵＳ 系ＢＳＧＣに対して、障害箇所を特定するための診断処理（ＤＰ）が実行される。
図７３６に、図７３５の （注１） で示される障害が検出され、診断処理が実行された後に、ＢＳＧＣ−ＣＯＭ内チェッカの障害と判定される場合を示す。
図７３７に、図７３５の （注２） で示される障害が検出され、診断が実行された後に、ＢＳＧＣ−ＣＯＭ内チェッカの障害と判定される場合を示す。
図７３５の （注３） 又は （注４） で示される障害が検出された場合は、局内２重化装置とのスタンバイ系リンクが断となった場合である。この障害が発生した場合には、診断処理（ＤＰ）は実行されず、以下の判定基準に従って障害が発生した系の該当するＢＳＧＣ−ＣＯＭパッケージが交換される。
障害ポイント（ａ） と（ａ） ′又は障害ポイント（ｂ） と（ｂ） ′で障害が検出された場合には、障害箇所として以下の４通りが考えられる。
ｉ）ＢＳＧＣ−ＣＯＭパッケージのみに障害要因がある場合。
ｉｉ）ＢＳＧＣの送信機能とＢＳＧＣ−ＣＯＭの受信機能の双方に障害要因があり、ＢＳＧＣの送信機能＋ＢＳＧＣ−ＣＯＭ受信機能の１ルートのみで障害が発生している場合。
ｉｉｉ）上記ｉｉ） と同じ障害要因があり、上記ｉｉ） のルートとは異なる他方のルートのみで障害が発生している場合。
ｉｖ）＃０系及び＃１系の双方のＢＳＧＣの送信機能に障害要因がある場合。
上記ｉ）の場合には、ＢＳＧＣ−ＣＯＭパッケージを交換することにより、障害復旧が可能である。上記ｉｉ） 又はｉｉｉ）の場合には、ＢＳＧＣ−ＣＯＭの交換後は１ビットの障害検出ビットのみがセットされる状態になるため、保守処理が実行可能となる。上述のｉｖ） の場合には、ＢＳＧＣ−ＣＯＭを交換しても再度同一の障害が発生するため、＃０系と＃１系の双方のＢＳＧＣが交換される。
障害ポイント（ａ） と（ａ） ′の２つで障害が検出された場合に、障害箇所がＢＳＧＣであるかＢＳＧＣ−ＣＯＭであるかを特定するためには、以下の手順が必要である。
前提条件：＃０系ＢＳＧＣがアクティブ系で＃１系ＢＳＧＣがスレーブ系であるとする。
手順１：＃１系ＢＳＧＣがスレーブ系であるため、＃１系ＢＳＧＣがＯＵＳ 化され、診断処理（ＤＰ）が実行される。＃１系ＢＳＧＣと＃０系ＢＳＧＣ−ＣＯＭの間で障害ポイント （ａ） ′の障害に関する障害箇所の特定が可能となる。
手順２：次に、＃０と＃１系のＢＳＧＣの状態が切り換えられる。即ち、＃１系ＢＳＧＣが ＯＵＳ 状態とされ続いてスレーブ系にさせられた後に、＃０系と＃１系の ＢＳＧＣのマスタ／スレーブが切り換えられる。最後に、＃０系ＢＳＧＣがスレーブ系にさせられた後にＯＵＳ 状態とされる。以後、診断処理（ＤＰ）が実行され、障害ポイント（ａ） に関する障害箇所の特定が可能となる。
障害ポイント（ｂ） と（ｂ） ′の２つで障害が検出された場合も、上述の手順と同様の手順によって、障害箇所がＢＳＧＣであるかＢＳＧＣ−ＣＯＭであるかを特定することができる。
以上説明した２ビットの障害検出ビットがセットされた場合の組合せ以外の組合せが発生した場合、若しくは、３ビット以上の障害検出ビットがセットされた場合には、２重障害が発生したとみなされ、系の再構築処理は実行されない。但し、障害メッセージの出力は必要で、その内容は上述した障害の発生時の出力メッセージとは異なるパターンとされる。この場合、両系のＢＳＧＣから収集された詳細障害内容が全て出力される。
（２） ＢＳＧＣ−ＣＯＭからＢＳＧＣへのデータ送出においてＢＳＧＣ内のチェッカによって検出される障害
図７３８に、ＢＳＧＣ−ＣＯＭからＢＳＧＣへのデータ送出においてＢＳＧＣ内のチェッカによって検出される障害の検出ポイントを示す。
（２）−１ 図７３８の（ａ） 〜（ｂ） ′において、１ビットのみの障害検出ビットがセットされた場合 （１箇所で障害が発生した場合）
図７３３の障害ポイント（ａ） で障害が発生したと仮定すると、＃０系のＢＳＧＣ−ＣＯＭが送出している１系統のデータ （＃０系ＢＳＧＣ−ＣＯＭ→＃０系ＢＳＧＣ） で障害が発生しているように見える。しかし、障害要因としては、＃０系ＢＳＧＣ−ＣＯＭの送信機能と、＃０系ＢＳＧＣの受信機能の２つが考えられる。本障害の発生時には、まず、＃０系ＢＳＧＣの受信機能に問題があると想定して、＃０系ＢＳＧＣがＯＵＳ 状態とされ、＃１系ＢＳＧＣがアクティブ状態とされる。その後、診断処理（ＤＰ）が起動され、障害箇所がＢＳＧＣ−ＣＯＭであるかＢＳＧＣであるかが特定される。もし、＃０系ＢＳＧＣ−ＣＯＭの送信機能に問題があることが判明した時は、＃０系ＢＳＧＣ−ＣＯＭがＯＵＳ 状態とされ （＃０系ＡＳＳＷがＯＵＳ 状態とされ） 、＃１系ＢＳＧＣ−ＣＯＭがアクティブ状態にされて （＃１系ＡＳＳＷがアクティブ状態とされて） 、保守処理が実行される。
図７３９に、図７３８の各障害ポイント（ａ） 、（ａ） ′、（ｂ） 、（ｂ） ′のうちの１箇所で障害が検出された場合の状態を示す。
（２）−２ 図７３８の（ａ） 〜（ｂ） ′において、２ビットの障害検出ビットがセットされた場合 （２箇所で障害が発生した場合）
この場合としては、以下の２つの場合が考えられる。
ｉ）障害ポイント（ａ） と（ｂ） の２つで障害が検出された場合、若しくは、障害ポイント（ａ） ′と（ｂ） ′の２つで障害が検出された場合のごとく、同一のＢＳＧＣ −ＣＯＭからの送出データ等が障害となる場合。
ｉｉ）障害ポイント（ａ） と（ａ） ′の２つで障害が検出された場合、若しくは、障害ポイント（ｂ） と（ｂ） ′の２つで障害が検出された場合のごとく、同一のＢＳＧＣのチェッカから２つの障害が検出される場合。
上記ｉ）の場合において、例えば図７３８の障害ポイント（ａ） と（ｂ） の２つで障害が検出された場合は、＃０系ＢＳＧＣ−ＣＯＭが障害であると判定される。ＢＳＧＣ−ＣＯＭの系の設定はＡＳＳＷの系の設定に従属するため、＃０系ＡＳＳＷがマスタ系である時はＡＳＳＷの系が切り替えられ、＃０系ＡＳＳＷがＯＵＳ 状態とされ、＃１系ＡＳＳＷがマスタ系とされる。＃０系ＡＳＳＷがスレーブ系である時には、系の切り替えは不要で、＃０系のＡＳＳＷがＯＵＳ 状態とされる。また、障害ポイント（ａ） ′と（ｂ） ′の２つで障害が検出された場合は、＃１系ＢＳＧＣ−ＣＯＭが障害であると判定される。ＢＳＧＣ−ＣＯＭの系の設定はＡＳＳＷの系の設定に従属するため、＃１系ＡＳＳＷがマスタ系である時はＡＳＳＷの系が切り替えられ、＃１系ＡＳＳＷがＯＵＳ 状態とされ、＃０系ＡＳＳＷがマスタ系とされる。＃１系ＡＳＳＷがスレーブ系である時は、系の切り替えは不要で、＃１系のＡＳＳＷがＯＵＳ 状態とされる。
上記ｉｉ） の場合において、例えば図７３３の障害ポイント（ａ） と（ａ） ′の２つで障害が検出された場合は、＃０系ＢＳＧＣが障害であると判定され、＃０系ＢＳＧＣがＯＵＳ 状態、＃１系ＢＳＧＣがアクティブ状態とされる。また、障害ポイント（ｂ） と（ｂ） ′の２つで障害が検出された場合には、＃１系ＢＳＧＣが障害であると判定され、＃１系ＢＳＧＣがＯＵＳ 状態、＃０系ＢＳＧＣがアクティブ状態とされる。
図７４０に、図７３８の各障害ポイント（ａ） 、（ａ） ′、（ｂ） 、（ｂ） ′のうちの２箇所で障害が検出された場合の状態を示す。なお、ＯＵＳ 系ＢＳＧＣに対して、障害箇所を特定するための診断処理（ＤＰ）が実行される。
図７４１に、図７４０の （注３） で示される障害が検出され、診断処理が実行された後に、ＢＳＧＣ−ＣＯＭ内チェッカの障害と判定される場合を示す。
図７４２に、図７４０の （注４） で示される障害が検出され、診断が実行された後に、ＢＳＧＣ−ＣＯＭ内チェッカの障害と判定される場合を示す。
図７４０の （注１） 又は （注２） で示される障害が検出された場合は、局内２重化装置とのスタンバイ系リンクが断となった場合である。この障害が発生した場合には、診断処理（ＤＰ）は実行されず、以下の判定基準に従って障害が発生した系の該当するＢＳＧＣ−ＣＯＭパッケージが交換される。
障害ポイント（ａ） と（ｂ） 又は障害ポイント（ａ） ′と（ｂ） ′で障害が検出された場合には、障害箇所として以下の４通りが考えられる。
ｉ）ＢＳＧＣ−ＣＯＭパッケージのみに障害要因がある場合。
ｉｉ）ＢＳＧＣ−ＣＯＭの送信機能とＢＳＧＣの受信機能の双方に障害要因があり、ＢＳＧＣ−ＣＯＭの送信機能＋ＢＳＧＣ受信機能の１ルートのみで障害が発生している場合。
ｉｉｉ）上記ｉｉ） と同じ障害要因があり、上記ｉｉ） のルートとは異なる他方のルートのみで障害が発生している場合。
ｉｖ）＃０系及び＃１系の双方のＢＳＧＣの受信機能に障害要因がある場合。
上記ｉ）の場合には、ＢＳＧＣ−ＣＯＭパッケージを交換することにより、障害復旧が可能である。上記ｉｉ） 又はｉｉｉ）の場合には、ＢＳＧＣ−ＣＯＭの交換後は１ビットの障害検出ビットのみがセットされる状態になるため、保守処理が実行可能となる。上述のｉｖ） の場合には、ＢＳＧＣ−ＣＯＭを交換しても再度同一の障害が発生するため、＃０系と＃１系の双方のＢＳＧＣが交換される。
障害ポイント（ａ） と（ｂ） の２つで障害が検出された場合に、障害箇所がＢＳＧＣであるかＢＳＧＣ−ＣＯＭであるかを特定するためには、以下の手順が必要である。
前提条件：＃０系ＢＳＧＣがアクティブ系で＃１系ＢＳＧＣがスレーブ系であるとする。
手順１：＃１系ＢＳＧＣがスレーブ系であるため、＃１系ＢＳＧＣがＯＵＳ 化され、診断処理（ＤＰ）が実行される。＃１系ＢＳＧＣと＃０系ＢＳＧＣ−ＣＯＭの間で障害ポイント （ｂ） の障害に関する障害箇所の特定が可能となる。
手順２：次に、＃０と＃１系のＢＳＧＣの状態が切り換えられる。即ち、＃１系ＢＳＧＣが ＯＵＳ 状態とされ続いてスレーブ系にさせられた後に、＃０系と＃１系の ＢＳＧＣのマスタ／スレーブが切り換えられる。最後に、＃０系ＢＳＧＣがスレーブ系にさせられた後にＯＵＳ 状態とされる。以後、診断処理（ＤＰ）が実行され、障害ポイント（ａ） に関する障害箇所の特定が可能となる。
障害ポイント（ａ） ′と（ｂ） ′の２つで障害が検出された場合も、上述の手順と同様の手順によって、障害箇所がＢＳＧＣであるかＢＳＧＣ−ＣＯＭであるかを特定することができる。
以上説明した２ビットの障害検出ビットがセットされた場合の組合せ以外の組合せが発生した場合、若しくは、３ビット以上の障害検出ビットがセットされた場合には、２重障害が発生したとみなされ、系の再構築処理は実行されない。但し、障害メッセージの出力は必要で、その内容は上述した障害の発生時の出力メッセージとは異なるパターンとされる。この場合、両系のＢＳＧＣから収集された詳細障害内容が全て出力される。
５．１．３ ＢＳＧＣへの通知手段
図７４３に、障害通知モデルを示す。
ＢＳＧＣ−ＣＯＭ＜障害検出ポイント＞からＢＳＧＣへの通知は、レベル信号によって行われる。
ＢＳＧＣ−ＣＯＭ＜障害検出ポイント＞の障害は、全てＳＢＩＦ ＬＳＩ （３．１及び図７１７参照） で終端され、ＩＮＦ 割り込みによって交換機ソフトウエアへ通知される。
交換機ソフトウエアは、上記割り込みに対して、ＭＳＣＮ読み取りオーダによって詳細障害情報を読み取る。
ＭＳＣＮ読み取りオーダによって、ＢＳＧＣ内のＭＳＣＮレイヤがリセットされ、更に障害発生箇所のアラームが無効とされる。
５．１．４ 復旧監視
５．１．４．１ ＢＳＧＣにおける復旧監視
ＢＳＧＣでは、障害の復旧監視は行われない。装置組み込み診断処理の結果がＯＫとなった時点で、障害が復旧したとみなされる。
５．１．４．２ 交換機ソフトウエアにおける復旧監視
交換機ソフトウエアは、５．４の冒頭で示した（１） 、（２） 、（３） の障害 （アクティブ系及びスタンバイ系の両方） の復旧監視を行う。この復旧監視がＢＳＧＣで行われるとすると、ＢＳＧＣの系切替え及びＡＳＳＷの系切替え（＝ＢＳＧＣ−ＣＯＭの系切替え） の全てをＢＳＧＣで管理する必要があり、ＢＳＧＣによるそのような復旧監視は不可能であるため、その復旧監視は交換機ソフトウエアによって行われる。
５．１．５ ＢＳＧＣハードウエアが検出する障害
ＢＳＧＣハードウエアが検出する障害には、ＩＮＦ における障害、及びＢＳＧＣ自身の障害がある。その障害は、割り込みによってＢＣＰＲ、及びＢＳＧＣのファームウエアに通知される。この障害は、アクティブ系及びスタンバイ系のそれぞれのＢＳＧＣハードウエアによって検出され、通知される。
図７４４に、詳細障害要因を示す。
ＢＳＧＣによって検出されるＩＮＦ インタフェース上の障害は、ＭＳＣＮ読み取りコマンドによってその詳細を直接確認することが可能であるが、ＢＳＧＣ自身の障害は、ＭＳＣＮ上では代表ポイントとなっている。このため、ＭＳＣＮリードシーケンスによって、その障害の詳細を収集する必要がある。
図７４５に、ＢＳＧＣ ＭＳＣＮ 収容図を示す。
ＭＳＣＮ上では、各障害発生箇所は、代表ポイントによって表示される。障害発生箇所については、図７３１に示した。
図７４５に示されるＭＳＣＮの各ビットと、図７３３及び図７３８に示される障害ポイント（ａ） 、（ａ） ′、（ｂ） 、及び（ｂ） ′との関係を以下に示す。
図７４５と図７３３との対応関係
＃０系ＢＳＧＣのＭＳＣＮデータ → （ａ） ：ビット１５、１４ （ｂ） ：ビット１２、１１
＃１系ＢＳＧＣのＭＳＣＮデータ → （ａ） ′：ビット１２、１１ （ｂ） ′：ビット１５、１４
図７４５と図７３４との対応関係
＃０系ＢＳＧＣのＭＳＣＮデータ → （ａ） ：ビット０９、０８ （ａ） ′：ビット０６、０５
＃１系ＢＳＧＣのＭＳＣＮデータ → （ｂ） ：ビット０９、０８ （ｂ） ′：ビット０６、０５
図７４６に示されるＢＳＧＣ障害の詳細要因は、ＴＭセーブによってＢＣＰＲへ通知される。
図７４７に、ＭＳＣＮ詳細読み取りコマンドによって通知される詳細障害要因を示す。
５．１．６ ＢＳＧＣファームウエアが検出する障害
ＢＳＧＣファームウエアは、以下の２種類の障害監視を行う。
（１） 両系のＢＳＧＣ−ＣＯＭのハードウエア障害 （ＢＳＧＣとＢＳＧＣ−ＣＯＭ間のハードウエア障害を含む） 。
（２） スタンバイ系ＢＳＧＣの障害。なお、この障害は、アクティブ系ＢＳＧＣファームウエアによって監視される。
上記障害（１） は、その障害を検出したＢＳＧＣからＩＮＦ への割り込みによって通知される。この詳細は、５．４．６．１で説明する。
上記障害（２） は、アクティブ系ＢＳＧＣからステータスとして通知される。この詳細は、５．４．６．２で説明する。
５．１．６．１ ＢＳＧＣ−ＣＯＭにおける障害 （ＢＳＧＣ自身の障害を除く）
図７４８に、ＢＳＧＣ−ＣＯＭにおける障害の検出シーケンスを示す。
この障害は、ＢＳＧＣハードウエアが検出した状態をＢＳＧＣファームウエアが８ｍｓｅｃ の周期のルックイン処理において検出することによって、検出される。その後、ＩＮＦ 割り込みレジスタがセットされる。ＢＣＰＲは、ＩＮＦ 割り込みが発生すると、最大で１６ｍｓｅｃのタイマを設定しそのタイマがタイムアウトした後に （図７４８参照） 、ＭＳＣＮ読み取りコマンドを発行することによって、障害発生ポイントを特定する。更に、ＢＣＰＲは、詳細情報を収集するために、割り込みを発生させたＢＳＧＣＭにＭＳＣＮ詳細読み取りコマンドを発行する。ＢＳＧＣは、このコマンドを受信すると、レジスタに保持している障害データを通知する。ＢＣＰＲは、ＭＳＣＮデータとＭＳＣＮ詳細読み取りコマンドに対する応答データから、５．４．２で説明した系管理処理を実行する。
５．１．６．２ スタンバイ系ＢＳＧＣにおける障害
この障害は、スタンバイ系ＢＳＧＣの２重化制御部の障害をアクティブ系ＢＳＧＣが周期的に監視することにより、検出される。監視周期は２ｓｅｃである。この監視は、アクティブ系がスタンバイ系と同期して運用されている場合においてのみ実行される。この障害は、アクティブ系ＢＳＧＣからステータスとして通知される。
５．２ ＴＭ セーブ方式
ＢＳＧＣでは、プロセッサ障害が発生した場合に、障害情報を自系メモリ内にセーブする。これをＴＭセーブ処理と呼ぶ。ＢＣＰＲは、ＢＳＧＣプロセッサ障害をＩＮＦ 割り込みによって検出する。障害情報の詳細情報は、ＩＮＦ 割り込みの後にＢＣＰＲからＢＳＧＣに発行されるＭＳＣＮ読み取りコマンドとＭＳＣＮ詳細読み取りコマンドによって、ＢＳＧＣ内の上記メモリから読み出されＢＣＰＲに転送される。
５．３ 統計機能
ＢＳＧＣ統計機能は、以下に示される２種類の方法として提供される。
（Ａ） ＢＣＰＲからの指示に基づいてＢＳＧＣのファームウエアが収集する機能である。ＢＣ ＰＲからの１５分毎の通知によって、統計データの読み出しが行われる。統計項目は、以下の３種類である。
（１） ＢＳＧＣ ＣＰＵ使用率
（２） Ｌ２送信フレーム数とオクテット数 （ポート単位）
（３） ＣＲＣ エラー数
（Ｂ） ＢＳＧＣ−ＣＯＭに搭載されるＤ−ＭＵＸ／ＭＵＸ ＬＳＩ の統計機能によって得られるセル統計が収集される。統計項目は、以下の３種類である。ＢＣＰＲは、ＢＳＧＣ−ＣＯＭへ統計読み出し・書き込み要求を発行することに、下記の３種類の統計データを読み出す。
（１） 通知セル数
（２） 廃棄セル数
（３） 特定ＶＰＩ／ＶＣＩ 通過セル数
６．通信制御
６．１ 局内制御通信の制御
ＢＳＧＣにおいて必要な局内制御通信のためのインタフェースについて説明する。レイヤ１は、タイプ３のＡＡＬ（ＡＴＭ Ａｄａｐｔａｔｉｏｎ Ｌａｙｅｒ） プロトコルタイプに準拠する （４．２．１等を参照） 。レイヤ２は、改版ＬＡＰＤに準拠する。改版ＬＡＰＤとの差分については、６．１．２で説明する。
６．１．１ シグナリングセルフォーマット
シグナリング情報としてＩ フィールドが転送される場合は、図７４９に示されるように、Ｉ フィールドが格納されるＬＡＰＤレイヤ３（Ｌ３）のデータ長は、ＳＳＭ（Ｓｉｎｇｌｅ Ｓｅｇｍｅｎｔ Ｍｅｓｓａｇｅ） に対応する４１オクテットである。この場合、４１オクテットのＩ フィールドのうち、４ オクテットは交換機ソフトウエアのアプリケーションで使用され、残りの３７オクテットがデータフィールドとされる。この４１オクテットのＩ フィールドに、ＬＡＰＤレイヤ２（Ｌ２）の情報が付加され、その外側にＡＡＬ タイプ３の情報が付加され、更にその外側にＡＴＭ セルの情報が付加される （図７２６も参照） 。
シグナリング情報としてＭＳＤ／ＭＳＣＮが転送される場合には、図７５０に示されるように、ＭＳＤ／ＭＳＣＮが格納されるＬＡＰＤレイヤ３（Ｌ３）のデータ長は、２５３ オクテットの固定長である。この場合、２５３ オクテットのＭＳＤ／ＭＳＣＮデータに、３ オクテットのＬＡＰＤレイヤ２（Ｌ２）の情報が付加されて２５６ オクテットのデータとされ、この２５６ オクテットのデータが４４オクテットからなるセグメントに分割され、各セグメントの外側にＡＡＬ タイプ３の情報が付加され、更にその外側にＡＴＭ セルの情報が付加される （図７２６も参照） 。従って、上記２５６ オクテットのＬＡＰＤデータは、６個のＡＴＭ セルによって転送される。この場合、最終セルのペイロード中の有効データ長は、 ４４−（６×４４−２５６）＝３６ オクテットとなる。
６．１．２ 改版ＬＡＰＤとの差分
局内装置独自の処理を、以下に示す。
（１） 情報転送には、ＵＩフレームが用いられる。ＬＡＰＦのアドレスとしてオール０のＤＬＣＩが使用される。
（２） 信号の優先制御
ＢＳＧＣからＢＣＰＲが実行する交換機ソフトウエアへの送信信号の優先制御を行うため、局内装置からの信号には優先度を表示する必要がある。これは、ＬＡ ＰＦのアドレス内の輻輳制御用ビットを用いて行われる。図７５１に、ＵＩフォーマットを示す。
（３） 情報フィールドについて
情報フィールドは、ＢＣＰＲと各装置との間で定義される。図７５２に、各装置における共通フィールドの定義を示す。このフォーマットにおいて、各装置に対するＡＰＩＤ／ＭＥＳＧ の値は、交換機ソフトウエアによって一元的に管理される。
また、このフォーマットは、簡易ＬＡＰ とフルＬＡＰＤとでは、以下の点において若干異なる。
（ａ） 最大メッセージ長は、簡易ＬＡＰ では５０９ バイトである。
（ｂ） ＮＳフィールドは、フルＬＡＰＤでは０固定である。
７．ＢＳＧＣ−ＣＯＭ
７．１ ＢＳＧＣ−ＣＯＭのハードウエア構成
図７５３〜図７５５に、ＢＳＧＣ−ＣＯＭハードウエアの機能ブロックを示す。
７．２ ＢＳＧＣ−ＣＯＭの機能ブロック説明
図７５６に、ＢＳＧＣ−ＣＯＭ内のＨＭＸ００Ａパッケージの機能を示す。
図７５７に、ＢＳＧＣ−ＣＯＭ内のＨＭＸ０１Ａパッケージの機能を示す。
図７５８に、ＢＳＧＣ−ＣＯＭ内のＨＳＦ００Ａ／ＨＳＦ０４Ａ パッケージの機能を示す。
７．３ スイッチインタフェース
図７５９に、ＢＳＧＣ−ＣＯＭ内ＨＭＸ００ＡパッケージからＡＳＳＷＳＨ内ＳＷＭＤＸ（ＨＭＸ０３Ａ） パッケージ （図１６７参照） に転送される信号のインタフェースを示す。
図７６０に、ＡＳＳＷＳＨ内ＳＷＭＤＸ（ＨＭＸ０３Ａ） パッケージからＢＳＧＣ−ＣＯＭ内ＨＭＸ００Ａパッケージに転送される信号のインタフェースを示す。
７．４ ＳＷＴＩＦインタフェース
図７６１（ａ） 及び（ｂ） に、ＢＳＧＣ−ＣＯＭ内ＨＳＦ０４ＡパッケージとＡＳＳＷＳＨ内ＳＷＴＩＦ（ＨＮＣ００Ａ） パッケージ （パート４参照） の間を転送される信号のインタフェースを示す。
７．５ ＢＳＧＣＳＨの上位／下位シェルフ構成
ＢＳＧＣＳＨは、最大で２シェルフをデイジーチェーン接続することができる。図７６２に、ＢＳＧＣＳＨのデイジーチェーン接続を示す。
７．６ ＢＳＧＣ−ＣＯＭループバック構成
７．６．１ ＢＳＧＣ、ＢＳＧＣ−ＣＯＭともＩＮＳ 状態でのセルループバック
図７６３に、ＢＳＧＣ、ＢＳＧＣ−ＣＯＭともＩＮＳ 状態でのセルループバック構成を示す。ループの設定時には、図７６３の位置Ａにおいて、セルイネーブル信号の状態がゲートによって阻止されていた状態からスルー状態に変更される。図７６４に、図７６３に対応するループバック構成に対応するループバックの設定論理を示す。
７．６．２ ＢＳＧＣ、ＢＳＧＣ−ＣＯＭともＯＵＳ 状態でのセルループバック
図７６５に、ＢＳＧＣ、ＢＳＧＣ−ＣＯＭともＯＵＳ 状態でのセルループバック構成を示す。
ループポイントは、図７６５の位置（１） と（２） の２箇所である。
ループポイント（１） でのループバック時における制御手順
ループポイント（１） でのループバックの設定時には、位置（１） において、セルイネーブル信号の状態がゲートによって阻止されていた状態からスルー状態に変更される。図７６６に、図７６５のループポイント（１） でのループバック構成に対応するループバックの設定論理を示す。
ループポイント（１） でのループバック時におけるセルルートとして、ＨＳＦ００／０４Ａにおける上り方向（ＢＳＧＣ→ＡＳＳＷ） の２／１ セルを、強制的に試験系に向ける必要がある。図７６７に、ループポイント（１） でのループバック時におけるセルルート設定論理を示す。
図７６８に、ループポイント（１） でのループバック時におけるＶＣＣ の設定論理を示す。
ループポイント（２） でのループバック時における制御手順
ループポイント（２） でのループの設定時には、位置（２） において、ＣＳＰＣ−ＡＤＰのリセット端子の論理が”１” とされる。この状態は、ＢＳＧＣパッケージ内Ｉ／Ｏ レジスタによって設定される。図７６９に、図７６５のループポイント（２） でのループバック構成に対応するループバックの設定論理を示す。
ループポイント（２） でのループバック時におけるセルルートは、ループポイント（１） でのループバック時と同様に設定される。
ループポイント（２） でのループバック時におけるＶＣＣ の設定論理は、ループポイント（１） でのループバック時と同様である。
８．２重化制御
８．１ ハードウエア構成
８．１．１ ＢＳＧＣハードウエア構成
図７７０に、ＢＳＧＣのハードウエア構成を示す。
８．１．２ ＢＳＧＣハードウエアの概要説明
図７７１に、ＢＳＧＣハードウエアの概要を示す。
８．１．３ メモリマップ
図７７２に、ＢＳＧＣにおけるメモリマップを示す。
８．１．４ Ｉ／Ｏマップ
図７７３に、ＢＳＧＣにおけるＩ／Ｏ マップを示す。
９．保守・運用
ＢＳＧＣＳＨにおける保守・運用について説明する。
９．１ 診断機能
９．１．１ 診断対象項目
診断対象項目は、以下の通りである。

９．１．２ 詳細
以下に、各診断項目における詳細を示す。
９．１．２．１ ＩＮＦ インタフェース→ＢＣＰＲアクセス リード／ライト診断
図７７４に、ＢＣＰＲアクセス リード／ライトを示す。
９．１．２．２ ＩＮＦ インタフェース→ＤＭＡ 転送 リード／ライト診断
ＤＭＡ 転送試験時には、１）コマンド起動、２）リトライ指示も合わせて行れる。
コマンド起動によってＢＳＧＣ内へ入力されるコマンドに、診断用のＤＭＡ ライト動作を行わせるコマンドが用意される。その場合に必要な情報としては、（１） ＭＭ転送先アドレス、（２） 転送ワード数、及び（３） 転送データパターンである。このうち、（１） 及び（２） は、コマンドに格納されて直接ＢＳＧＣへ通知される。また、（３） としては、図７７５に示される２つのパターンが用意される。
９．１．２．３ ＢＳＧＣ内機能診断
ＢＳＧＣ内機能は、自己診断される。
９．１．２．４ ＢＳＧＣとＢＳＧＣ−ＣＯＭ間診断
この機能試験も、９．１．２．３のＢＳＧＣ自己診断の１フェーズとして実行される。図７７６に、ＢＳＧＣとＢＳＧＣ−ＣＯＭ間診断におけるループ位置を示す。図において、ＢＳＧＣとＢＳＧＣ−ＣＯＭ間のループ試験としては、位置（２） における対自系ＢＳＧＣ−ＣＯＭループ試験、位置（３） における対他系ＢＳＧＣ−ＣＯＭループ試験の２種類がある。なお、位置（１） におけるループ試験は、ＣＡＲＰ−ＬＳＩの自己ループ試験である。
９．１．２．５ ＶＣＣ メモリテスト
このテストは、ＢＳＧＣ内自己診断の１フェーズとして実行される。但し、この試験フェーズは、最若番ＢＳＧＣからのみ実行される。なお、このフェーズが行えるのは、＃０系又は＃１系の何れかの系のＢＳＧＣ−ＣＯＭがＯＵＳ 状態である時である。従って、試験開始前にＢＳＧＣ−ＣＯＭ （ＡＳＳＷ） のＯＵＳ／アクティブ／スタンバイ情報の通知が必要である。本試験前に、ＶＣＣ セレクタ強制指定レジスタによってＶＣＣ の手前に位置する２−１ セレクタにその出力を試験ＢＳＧＣ側に強制的に向けさせる必要がある。図７７７に、＃１系ＢＳＧＣがＯＵＳ 状態で診断を実行している場合におけるＶＣＣ リード／ライト試験状態を示す。
９．１．２．６ ＢＳＧＣ−他装置間ＬＡＰ リンク確立テスト
スタンバイ系ＢＳＧＣ−ＣＯＭのセレクタ（ＢＳＧＣ 信号を選択するセレクタ） の出力を強制的に診断実行ＢＳＧＣに向けさせるためのコマンドが用意される。
＜試験方法＞
装置制御ソフトが行う装置間ＬＡＰ リンク確立手順に準拠する。従って、ＢＳＧＣに対して、診断用のＬＡＰ リンク確立プログラムは、特別には用意されない。
９．２ ＴＣ 機能
ＴＣＧ を用いた導通試験におけるＢＳＧＣＳＨの機能について説明する。
９．２．１ 基本方針
図７７８に、ＢＳＧＣＳＨにおけるアクティブ系／スタンバイ系／ＯＵＳ 状態での導通試験の基本方針を示す。
９．２．２ セル ＢＹ セル折り返しについて（ＯＵＳ 状態）
以下に示される２つの方式がある。
（１） ＢＳＧＣ−ＣＯＭにおいて実現される。折り返しポイントは、ＢＳＧＣに対応する伝送速度を有する位置とされる。即ち、６２２Ｍｂｐｓ の伝送速度のもとでの折り返しは行われない。折り返しには、以下の条件が必要である （図７８２を参照） 。
＜条件＞
（ａ） セル ＢＹ セルの折り返しは、ＡＨＭ 使用ＳＥＬ Ｎ−１ ＬＳＩ で実現される。
（ｂ） セル ＢＹ セルの折り返しは、タグの”０” ビットを判定してループする機能のみとする。
（ｃ） ＴＣ （テストセル） のタグ（ＴＣＧ→ＢＳＧＣＳＨ） は、スタンバイ系２重化装置におけるタグと同様とする。スタンバイ系ＢＳＧＣ−ＣＯＭでドロップさせないためである。
（２） ＢＳＧＣでは実現しない。
スタンバイ系ＢＳＧＣ−ＣＯＭにおけるＢＳＧＣ→ＡＳＳＷ方向セレクタの出力を強制的にスタンバイ系ＢＳＧＣへ向けさせる必要がある。しかし、スタンバイ系ＢＳＧＣからのセルを送出しようとすると、アクティブ系ＢＳＧＣの２重化装置スタンバイ側セルがストップしてしまうため、ＢＳＧＣでは実現しないこととする。
９．２．３ セル ＢＹ セル折り返し位置
図７７９に、ＢＳＧＣＳＨ−ＣＯＭでのセル ＢＹ セル折り返し位置を示す。折り返し位置は、ＢＳＧＣ単位 （即ち、ＤＭＵＸ単位） に設定される。
９．２．４ ＯＵＳ 試験時におけるアクティブ系ＢＳＧＣでのＴＣストップ 機能
図７８０に、ＯＵＳ 試験時におけるアクティブ系ＢＳＧＣでのＴＣストップ 機能のハードウエア構成を示す。
ＢＳＧＣは、アクティブ系とスタンバイ系の両方の系からのセルを受信するため、ＭＵＸ を搭載している。但し、片系がＯＵＳ 状態である場合においてスタンバイ系ＡＳＳＷからのＴＣ （テストセル） は、アクティブ系ＢＳＧＣに受信されてはいけないので、ＭＵＸ への入力の前でＯＵＳ 状態であるＢＳＧＣ−ＣＯＭからのセルがストップされる。セルのストップは、アクティブ系ＢＳＧＣのＩ／Ｏ レジスタが設定されることにより行われる。
図７８１に、ＢＳＧＣから２重化装置又は１重化装置への送信シグナリングルートを示す。
図７８２に、２重化装置又は１重化装置からＢＳＧＣへの受信シグナリングルート及びテストセルルートを示す。
【００１２】
＜パート８＞
パート８では、本発明に特に関連する構成および機能等について説明する。
図７８３に、本実施例のシステムに係わるレイヤ２およびレイヤ３のプロトコルデータユニット（Ｌ２−ＰＤＵ， Ｌ３−ＰＤＵ）を示す。
Ｌ３−ＰＤＵ（詳しいフォーマットは後述する）は、そのヘッダ部に着信先アドレスＤＡおよび送信元アドレスＳＡを有している。このＬ３−ＰＤＵを転送する場合には、着信先アドレスＤＡに基づいて交換先が決定される。そして、そのヘッダ部に続いて、可変長のデータが格納される。
このＬ３−ＰＤＵを、図８に示したＡＴＭ スイッチング・ネットワーク（ＡＳＳＷ）を利用したＳＭＤＳて転送する場合には、５３バイトを基本としたセル形式に変換する。このとき、Ｌ３−ＰＤＵは、Ｌ２−ＰＤＵに変換される。Ｌ３−ＰＤＵからＬ２−ＰＤＵを生成する場合、Ｌ２−ＰＤＵは、前述したように、ＢＯＭ セル、ＣＯＭ セル、およびＥＯＭ セルに分解される。（ただし、Ｌ３−ＰＤＵを１つのＬ２−ＰＤＵに変換する場合には、ＳＳＭ セル）
図７８３に示すＬ２−ＰＤＵは、ＢＯＭ セルの例である。ＢＯＭ セルの先頭５バイトはヘッダ部であり、ルーティング情報等が格納されている。詳しくは前述した通りである。ヘッダ部に続く２バイトには、セグメントタイプＳＴ、シーケンス番号ＳＮおよびメッセージ識別子ＭＩＤ （あるいは、多重化識別子）が格納されている。
セグメントタイプＳＴは２ビットのフィールドであり、この２ビットでＢＯＭ， ＣＯＭ， ＥＯＭ， ＳＳＭを表示する。シーケンス番号ＳＮは、転送するセルに順番に付与する番号であり、セルの損失や誤挿入などの検出に使用される。メッセージ識別子ＭＩＤは１０ビットのフィールドであり、各ＳＮＩ ごとにＬ３−ＰＤＵを識別する情報である。このため、１つのＬ３−ＰＤＵから生成された複数のＬ２−ＰＤＵには、同一のメッセージ識別子ＭＩＤ が付与されている。このメッセージ識別子ＭＩＤ は、各ＳＮＩ において重複することはなく、本実施例のシステムでは、各ＳＮＩ 毎に同時に最大１６個までのメッセージ識別子ＭＩＤ を付けることができる。
上記各情報に続いて、４４バイトのユーザ情報部（ペイロード）が設けらる。このユーザ情報部には、ＢＯＭ または ＣＯＭの場合、Ｌ３−ＰＤＵの着信先アドレスＤＡおよび送信元アドレスＳＡが格納されることになる。さらに、ユーザ情報部に続いて、情報長表示（ＬＩ：Ｌｅｎｇｔｈ Ｉｎｄｉｃａｔｉｏｎ）および循環符号検査ＣＲＣ 格納される。情報長表示ＬＩは、セルの有効情報を表示するビットであり、ＢＯＭ， ＣＯＭでは４４であり、ＥＯＭ， ＳＳＭではセル毎に異なる。
次に、ルーティング処理について説明する。ルーティング処理は、パート５で詳細に説明したＳＢＭＨ（ＳＢＭＥＳＨ）およびパート６で詳細に説明したＧＷＭＨ（ＧＷＭＥＳＨ）において実行される。
ＳＢＭＥＳＨ（または、ＧＷＭＥＳＨ）は、図７８４に示すような、入力セル（図８に示すようなＡＳＳＷを利用したシステムの場合、ＳＢＭＥＳＨにはＡＴＭ セル形式で入力するが、ＳＢＭＥＳＨ内ではＬ２−ＰＤＵで処理される。以下では、説明を簡単にするために、両者をセルと呼ぶことがある）のＭＩＤ 「入ＭＩＤ 」をキーとして、出力時にそのセルに付与するタグ情報および出ＭＩＤ を取り出すテーブルを作成する。このテーブルの作成方法、およびこのテーブルを利用したルーティング処理を図７８５に示すフローチャートを参照しながら説明する。
ＳＢＭＥＳＨ（または、ＧＷＭＥＳＨ）にセルが入力すると、ステップＳ１０で、そのセルのセグメントタイプＳＴを調べる。入力セルがＢＯＭ であった場合には、ステップＳ１１において、そのＢＯＭ のペイロード部に格納されているＬ３−ＰＤＵの着信先アドレスＤＡを抽出し、そのＤＡから着信先へのルートを決定する。実際は、当該ＳＢＭＥＳＨと着信先との間には予めＰＶＣ が設定されており、上記取り出したＤＡに対応づけて格納されているタグ情報を検索する。このタグ情報は、例えば図４２０に示すような、タグＡ，Ｂ，Ｃ を含む２バイトの情報である。
続いて、ステップＳ１２で、出ＭＩＤ の獲得を行う。この出ＭＩＤ は、転送先のメッセージハンドラにおいて重複することがないように決定される。詳しくは、パート５の３章４節内の（２９）を参照のこと。そして、ステップＳ３１で、獲得したタグ情報および出ＭＩＤ を、上記ＢＯＭ に付与して出力する。また、ステップＳ１４において、上記ＢＯＭ が入力時に有していたＭＩＤ 「入ＭＩＤ 」をキーとして、上記取り出したタグ情報および出ＭＩＤ を格納したテーブルを作成する。
ステップＳ１０において、入力セルがＳＳＭ であった場合には、ステップＳ２１〜Ｓ２３の処理を行う。ステップＳ２１〜Ｓ２３は、ステップＳ１１〜Ｓ１３の処理と同じである。この後、ステップＳ２４で、出ＭＩＤ を開放する。
ステップＳ１０において、入力セルがＣＯＭ であった場合には、ステップＳ３１で該ＣＯＭ の入力時のＭＩＤ をキーとして上記テーブルを検索する。そして、ステップＳ３２で、該テーブルから取り出したタグ情報および出ＭＩＤ そのＣＯＭ 付与して出力する。
ステップＳ１０において、入力セルがＥＯＭ であった場合には、ＣＯＭ の場合と同様に、ステップＳ４１，Ｓ４２で入ＭＩＤ をキーとして上記テーブルから取り出したタグ情報および出ＭＩＤ そのＥＯＭ 付与して出力する。その後、ステップＳ４３において、出ＭＩＤ を開放する。
このように、ＢＯＭ， ＳＳＭの場合は、そのペイロード部に格納されているＬ３−ＰＤＵのＤＡを用いてルーティングを行い、ＣＯＭ， ＥＯＭの場合は、１つのＬ３−ＰＤＵを分解した複数のセルに対して同じ値が設定されているメッセージ識別子ＭＩＤ を用いてルーティング情報を取り出す。このように、どのセグメントタイプのセルにおいても、セル単位でルーティング処理を行う。このように、Ｌ３−ＰＤＵを組み立てることなくＬ２−ＰＤＵ単位でルーティング処理を行う。
次に、エラーログの収集に関して説明する。
本実施例のシステムにおいては、ではＬ２−ＰＤＵ単位（セル単位）でエラーログを収集する。このエラーログは、ＳＢＭＥＳＨ（または、ＧＷＭＥＳＨ）によって行われる。
ＳＢＭＥＳＨ（または、ＧＷＭＥＳＨ）は、ＭＩＤ およびＳＮＩ 番号をキー（アドレス）としたテーブル（ＲＡＭ ）を有する。このテーブルの作成方法は、上記ルーティング処理に用いたテーブルと基本的に同じである。ただし、このエラーログ収集用にテーブルは、入ＭＩＤ およびＳＮＩ 番号をキーとし、Ｌ３−ＰＤＵの着信先アドレスＤＡおよび送信元アドレスＳＡを格納している。
前述したように、入ＭＩＤ は、１つのＳＮＩ に対して重複することがないように割り当てられている。このため、１つのＳＮＩ に２以上のユーザが存在し、それらが同時にデータの送受をしても、それらを識別することができる。ところが、この実施例のＳＢＭＥＳＨは、複数のＳＮＩ （最大３２個）を収容することができるので、すべてのＬ３−ＰＤＵを識別するためには、ＳＮＩ 番号を識別する必要がある。本システムでは、図２１７に示すように、ＳＮＩ 番号の識別をＶＣＩ で行う。
エラーログ対象チェックＮＧ検出時には、そのＬ２−ＰＤＵのセグメントタイプに係わらず、該Ｌ２−ＰＤＵの入ＭＩＤ およびＳＮＩ 番号をキーとし上記テーブルを検索する。これにより、それらＬ２−ＰＤＵに対応するＬ３−ＰＤＵのＤＡおよびＳＡが得られるので、ＳＮＩ 番号、エラー種別と共に、該エラーが発生したＤＡおよびＳＡをソフトウェアへのインタフェース・レジスタへ格納する。
ソフトウェアのエラーログ収集トリガは、例えば以下である。
（ａ） 上記インタフェース・レジスタへの各パラメータ設定後、ソフトウェアに割り込みを行う。ソフトウェアは割り込みによりログ収集を開始する。
（ｂ） 上記インタフェース・レジスタへの各パラメータ設定後、ソフトウェアへのフラグをＯＮする。ソフトウェアは本フラグを常時監視（ｌｏｏｋ ｉｎ ）しており、フラグＯＮでログ収集を開始する。
（ｃ） エラー種別‘０’には特にエラー種別を割り当てない。そして、ソフトウェアは上記インタフェース・レジスタのエラー種別フィールドを常時監視し、該フィールドが‘０’でないことによりログ収集を開始する（この場合は該レジスタへのパラメータ設定にあたってはエラー種別を一番後に行うことになる）。
上記（ａ） 〜（ｃ） のいずれの方法でログ収集を行った場合でも、ソフトウェアはログ収集完了後は上記インタフェース・レジスタをクリアする（また、例えば上記（ｂ） を採用した場合はフラグのオフも行う）。以上により、一連のログ収集作業が完了する。
尚、以上ではインタフェース・レジスタにはあるタイミングにおいては、一種類のエラーログ用パラメータの設定しか出来ないイメージで示したが、実際は、ソフトウェアの処理能力とエラー発生確率より計算した深さのＦＩＦＯで本レジスタを設ければ、同時に複数種類のエラーログ用パラメータを設定してエラーログの収集を行う。
以上に示した方式では、ＤＡ， ＳＡを格納しておくテーブルの容量が相当なものになる。すなわち、ＭＩＤ は１０ビットの情報であり、ＳＮＩ 番号についても１０ビットが確保されている。このため、単純にＭＩＤ とＳＮＩ 番号とを組み合わせると、合計２０ビットが必要になる。そして、この２０ビットをアドレスとすると、アドレスは２^２０＝１メガとなる。一方、ＤＡ， ＳＡは共に６４ビットである。従って、上記テーブルの「キー」として、ＭＩＤ とＳＮＩ 番号とを単純に組み合わせものを使用した場合、該テーブルを構成するＲＡＭ の容量は非常に大きなものになる。
このため、本実施例では、任意のＳＮＩ 上で同時に送受されるＬ３−ＰＤＵ数（ＳＮＩ 毎のＭＩＤ 数）が最大１６との規定を利用する。すなわち、ＭＩＤ を表すフィールドとしては１０ビットが割り当てられているが、上記規定に従えば、任意のＳＮＩ 上で同時に送受される各Ｌ３−ＰＤＵの識別を４ビットで行うことができる。
よって、ＭＩＤ とＳＮＩ 番号とを単純に組み合わせ場合の２^２０＝１Ｍ だったアドレスが、本方式では２^１４＝１６ｋで済む。上記変換では、ＭＩＤ とＳＮＩ 番号のパターンマッチャ（変換テーブル）を用い、１０ビットで表されたＭＩＤ がそのＳＮＩ 上で何番目のＭＩＤ であるか（上述したように、各ＳＮＩ 上では同時に１６までのＭＩＤ しか許容されないので、１番目〜１６番目までのいずれかの値となる）を導きだす。上記変換以降の処理は、前述したエラーログ収集を同様の処理を行う。
上述した方法においては、ＤＡ， ＳＡを格納するテーブル（ＲＡＭ ）が設けられ、エラーログ対象チェックＮＧ検出時は該テーブルからＤＡ， ＳＡを読み出し、ＳＮＩ 番号およびエラー種別と共に、ソフトウェアへのインタフェース・レジスタへ格納している。
これに対し、ＤＡ， ＳＡ格納用テーブルＳＮＩ 番号、エラー種別も格納出来るようにして、本テーブル自体をソフトウェアへのインタフェースにすることもできる。すなわち、ＢＯＭ 到着毎に該ＢＯＭ のＭＩＤ およびＳＮＩ 番号（または、それらを上述のようにして変換した値）をアドレスとして、該ＢＯＭ のＤＡ， ＳＡをテーブルに格納する。そして、エラーログ対象チェックＮＧ検出時には、いずれのセグメントタイプのＬ２−ＰＤＵに対しても、そのＬ２−ＰＤＵのＭＩＤ およびＳＮＩ 番号をキー（アドレス）として上記テーブルにＳＮＩ 番号およびエラー種別を書き込む。
ソフトウェアのログ収集トリガとしては、上記（ａ） 〜（ｃ） のいずれでも可能であるが、（ｃ） が最適である。
このように、この実施例のエラーログ収集方式では、Ｌ２−ＰＤＵ毎に発生するエラー情報を、Ｌ３−ＰＤＵに組み立てることなく、Ｌ３−ＰＤＵ単位で収集する。また、ＭＩＤ とＳＮＩ 番号の組合せに対して所定の変換を行うことによって、エラーログ収集に必要なテーブルの容量を大幅に小さくしている。
次に、加入者端末から実行する局間ループバック試験について説明する。
この試験は、加入者自身が、ネットワーク内の所定交換局間の伝送路の品質・正常性を確認するものである。図７８６を参照しながら、この試験方式の概要を説明する。なお、ここでは、図７８６において、加入者端末２から、加入者端末２が収容されているＳＷ局３とＳＷ局６との間の伝送路の試験を行う。
まず、加入者端末２からＳＷ局３に対して試験開始要求パケットを発行する。この試験開始要求パケットは、通常のデータ伝送用のパケットとの識別をするために、ヘッダ部に試験開始要求を示す特定のＩＤが設定されている。具体的には、試験要求用の特定のＤＡが設定されている。
ＳＷ局３は、上記試験開始要求パケットを受信すると、試験パケットを生成し、ＳＷ局６に対して出力する。このとき、試験パケットの着信先アドレスＤＡはＳＷ局６を示し、送信元アドレスＳＡはＳＷ局３を示す。試験パケットは、ＳＷ局４およびＳＷ局５で中継されてＳＷ局６に到着する。ＳＷ局６では、試験パケットのＤＡとＳＡを入れ換えてＳＷ局３へ返送する。
ＳＷ局３では、試験パケットを受信すると、試験結果を収集する。すなわち、ＳＷ局３（発局）では、試験パケット生成時にそのペイロード部に時刻を書き込み、ＳＷ局６（終着局）では試験パケットの受信時にそのペイロード部に時刻を書き込むので、ＳＷ局３が返送されてきた試験パケットを受信すると、ＳＷ局３とＳＷ局６との間の伝送路でデータが伝送されたことを確認できると同時に、その間の伝送時間（伝送遅延）も知ることができる。ＳＷ局３は、この試験結果を加入者端末２へ通知する。このようにして、加入者自身が所定の伝送路の試験を行い、かつその結果を知ることができる。
上記試験方法を図７８７を参照しながら詳細に説明する。図７８７に示すＣＰＥ （加入者宅内装置）１０は、図７８６の加入者端末２の相当する。また、ＣＬＳ−ＳＵＢ （加入者線制御コネクションレスサーバ）２０およびＣＬＳ−ＴＲＫ （トランク制御コネクションレスサーバ）３０は、例えば図７８６のＳＷ局３に設けられるサーバである。ＣＰＲ （コールプロセッサ）４０は、該サーバがアクセスするプロセッサである。
まず、試験の起動時は、ＣＰＥ １０内のループバック試験制御部１１において試験開始要求メッセージパケットを生成し、の要求パケットを通常のユーザパケットと同様にネットワークに転送する。ここで、この試験開始要求メッセージパケット上のレベル３ヘッダ部分に設定される電番（ＤＡ）は、予めネットワークとの間で規定された特殊電番（特定ＤＡ）である。
試験開始要求メッセージパケットは、ＣＬＳ−ＳＵＢ ２０内のＬ３ヘッダ分析部２１で終端される。Ｌ３ヘッダ分析部２１は、受信したパケットのヘッダ部を解析し、そのパケットが有するＤＡが上記特定ＤＡかどうか判断する。特定ＤＡでなければ、通常のユーザパケットとして通常のルーティング処理を行う。特定ＤＡであれば、受信セルが試験開始要求メッセージパケットであると認識し、ＣＬＳ−ＳＵＢ ２０内の特定パケット制御部２２へと送られる。
この試験開始要求メッセージパケットのペイロード部分には、この試験を起動した加入者のＩＤ、ループバック終着局の局番、タイムスタンプ等が格納されており、ＣＬＳ−ＳＵＢ ２０はこれらの情報をＣＰＲ ４０に渡す。ＣＰＲ ４０は、これらの情報をもとに既存の局間ループバック試験を起動するのと同等な手順でＣＬＳ−ＴＲＫ ３０に試験開始要求を転送し、加入者からの局間ループバック試験を起動する。
ＣＬＳ−ＴＲＫ ３０では、上記試験開始要求を受信すると、パケット生成部３１が試験パケットを生成して出力する。この試験パケットは、試験開始要求メッセージパケットに格納されていたループバック終着局の局番をＤＡとし、ＣＬＳ−ＴＲＫ ３０またはＣＰＥ １０のＩＤを指示する値をＳＡとする。
ループバック終着局は、ＣＬＳ−ＴＲＫ ３０と同様のサーバを有している。終着局のＣＬＳ−ＴＲＫ ３０が試験パケットを受信した時、該試験パケットのＤＡが自分であることを認識すると、ＤＡ／ＳＡ 反転部３２でＤＡとＳＡとを入れ換える。また、終着局のＣＬＳ−ＴＲＫ ３０が試験パケットを受信した時刻をその試験パケットに書き込む。さらに、その終着局でループバック処理を行ったことを表示（「復路」表示）する。このような処理をした後に、該試験パケットを、上記ＤＡとＳＡとの入換えによって設定されたＳＡに対した出力する。
試験用パケットが終着局においてループバックされた戻ってきたときの加入者への通知は以下の通りである。すなわち、図７８７に示すＣＬＳ−ＴＲＫ ３０が、試験パケットを受信すると、ループバックされた戻ってきたことを「復路」表示から認識し、その試験パケットの内容をＣＰＲ ４０に転送することによって、試験結果（遅延時間など）をＣＰＲ ４０に通知する。ＣＰＲ ４０は、パケット内容を分析して該当する加入者を収容するＣＬＳ−ＳＵＢ を選定して試験結果通知パケット発行要求を行う。ＣＬＳ−ＳＵＢ ２０は、該要求を受けると、試験結果通知用パケットを生成してＣＰＥ １０に送出する。この試験結果通知用パケットに設定するＳＡは、予めネットワークとの間で規定された特殊電番（特定ＳＡ）をであり、これをＣＰＥ １０のループバック試験制御部１１が認識して試験情報を抽出する。また、この試験結果通知用パケット内には、上記試験結果として遅延時間を格納している。
上記手順中、試験用パケットの判別を特定ＤＡにて行うこととしているが、レベル３ヘッダの別のフィールド部分にそのためのデータ部分を設け、その内容により判別を行うようにしてもよい。また、上記手順中、ＣＰＥ １０が試験開始要求を発行してから一定時間内にＣＬＳ−ＴＲＫ ３０に試験パケットが戻らなかった場合に、パケット伝送が正常でないことを示すパケットを生成してその旨をＣＰＥ １０に知らせるようにしてもよい。
さらに、上記試験方式をＳＭＤＳを利用したコネクションレス通信に適用することもできる。この場合、ＣＬＳ−ＳＵＢ ２０およびＣＬＳ−ＴＲＫ ３０をＳＭＤＳ処理用サーバで実現し、特定ＤＡの代わりに特定の識別子をＬ２−ＰＤＵのヘッダ部の設定する。
次に、ＳＭＤＳを利用したコネクションレス通信システムにおいて設定されるＰＶＣの試験方法について説明する。
まず、従来技術として参照した図８９９を用いて、任意のＰＶＣ の障害による波及範囲について示す。ここでは、ＰＶＣ を以下の３種類に分類して考察する。
▲１▼ 発ＳＭＤＳ加入者（ａ）（ｂ）−ＳＭＤＳサポートモジュールＳ 部（ＰＶＣ １，２）
▲２▼ ＳＭＤＳサポートモジュールＳ 部−ＳＭＤＳサポートモジュールＲ 部（ＰＶＣ ３）
▲３▼ ＳＭＤＳサポートモジュールＲ 部−着ＳＭＤＳ加入者（ｘ）（ｙ）（ＰＶＣ ４，５）
▲１▼のＰＶＣ に障害が生じた場合、該発ＳＭＤＳ加入者（ａ）（ｂ）は、どの着ＳＭＤＳ加入者との通信も出来なくなる。発ＳＭＤＳ加入者（ａ） と（ｂ） との間の通信もできない。
▲２▼のＰＶＣ に障害が生じた場合は、該ＰＶＣ の発端であるＳＭＤＳサポートモジュールＳ 部に収容されている全ての発ＳＭＤＳ加入者と、該ＰＶＣ の着端であるＳＭＤＳサポートモジュールＲ 部に収容されている全ての着ＳＭＤＳ加入者との通信が不可となる。すなわち、発ＳＭＤＳ加入者（ａ）（ｂ）と着ＳＭＤＳ加入者（ｘ）（ｙ）との間の通信ができない。
▲３▼のＰＶＣ が障害の場合は、該着ＳＭＤＳ加入者に対するどの発ＳＭＤＳ加入者との通信が不可となる。たとえば、ＰＶＣ ４に障害が発生すれば、着ＳＭＤＳ加入者（ｘ） に関する通信が出来なくなる。
ＰＶＣ の検証には、以下の２つが考えられる。
（１） 加入者コンプレイン（要求、苦情）を契機として行う。
（２） 障害の混在化防止のために定期的に行う。
（２） の場合は、上記▲１▼〜▲３▼の検証を自動的に行えばよい。
（１） の場合は、コンプレインを分析することによりある程度障害箇所の絞り込みが可能であり、それを行った後に対応ＰＶＣ の検証を行う。このアルゴリズムを図７８８に示す。
加入者からの苦情（コンプレイン）が発生すると、ステップＳ１において、苦情が単一発ＳＭＤＳ加入者からのものか調べる。複数発ＳＭＤＳ加入者からの苦情であった場合には、ステップＳ２で、苦情の内容が「単一着ＳＭＤＳ加入者への通信不通」であるか調べる。ステップＳ２がＹＥＳ の場合は、上記▲３▼のＰＶＣ の障害であるとする。ステップＳ２がＮＯの場合は、上記▲２▼のＰＶＣ の障害であるとする。
ステップＳ１において、苦情が単一発ＳＭＤＳ加入者からのものであった場合には、ステップＳ３でその苦情が「どの着ＳＭＤＳ加入者とも通信不可」であるのか調べる。ステップＳ３がＹＥＳ の場合は、上記▲１▼の障害であるとする。一方、ステップＳ３がＮＯの場合は、ステップＳ４で苦情の内容が「単一着ＳＭＤＳ加入者への通信不通」であるか調べる。ステップＳ２がＹＥＳ の場合は、上記▲３▼のＰＶＣ の障害であるとする。ステップＳ２がＮＯの場合は、上記▲２▼のＰＶＣ の障害であるとする。
このように、加入者からの苦情があった場合には、その苦情をを分析し、障害箇所を限定してから、以下に説明するＰＶＣ 試験を行うようにすると、復旧時間を短縮できる。
上記アルゴリズム、すなわち障害の分析を人手で行ってもよいが、苦情をシステムに入力し、自動的に分析させても良い。この場合は、分析結果を元に、自動的に検証処理を行うことも可能となる。
ＰＶＣ の検証方法としては、試験すべきＰＶＣ に試験用メッセージを送出し、受信メッセージと送信メッセージが同一であることを確認する方法が考えられる。例えば、図８９９の発ＳＭＤＳ加入者（ａ） とＳＭＤＳサポートモジュール Ｓ部間のＰＶＣ の検証のためには、発ＳＭＤＳ加入者（ａ） に試験メッセージジェネレータを、ＳＭＤＳサポートモジュール Ｓ部に試験メッセージチェッカをそれぞれ設け、試験メッセージを送受して検証する方法が考えられる。また、ＳＭＤＳサポートモジュール Ｒ部と着ＳＮＤＳ加入者（ｘ） 間のＰＶＣ の検証のためには、着ＳＮＤＳ加入者（ｘ） に試験メッセージチェッカを、ＳＭＤＳサポートモジュール Ｒ部に試験メッセージジェネレータをそれぞれ設け、試験メッセージを送受して検証する方法が考えられる。
しかし、このような方式はＳＭＤＳ加入者毎に試験メッセージジェネレータや試験メッセージチェッカを具備する必要があるので、本実施例の方式では、以下の構成とする。
図７８９にＳＭＤＳを利用したシステム構成を示す。この構成は、従来技術として参照した図８９９と同じである。図８９９では、ＳＭＤＳ加入者と発側と着側とに分けていたが、実際は発信専用の加入者又は着信専用の加入者は存在せず、（ａ） ， （ｂ） はＳＭＤＳサポートモジュールに対応する着ＳＮＤＳ加入者、（ｘ）， （ｙ）は同じく発ＳＭＤＳ加入者でもある。したがって、図８９９で示した構成は、図７８９に示したイメージとなる。
前記▲１▼と▲３▼のＰＶＣ 、すなわち、ＳＭＤＳ加入者とＳＭＤＳサポートモジュール間のＰＶＣの障害の検証のためには、ＳＭＤＳサポートモジュール側に試験メッセージ生成部（試験メッセージジェネレータ）および試験メッセージチェック部（試験メッセージチェッカ）を設ける。これにより、試験メッセージ生成部および試験メッセージチェック部を集中配置することが可能となり、低コスト化が実現される。
ＳＭＤＳ加入者側には試験メッセージの折り返し機能を設ける。この機能は、以下の２つによって実現される。
・試験メッセージであることをＶＰＩ／ＶＣＩ で判定し、試験メッセージだけを折り返す。
・すべての入力メッセージを折り返す。
図７８９に示すＳＭＤＳ加入者が、純粋にＳＭＤＳ専用の場合は後者の方法で折り返しを行えばよいが、該ＳＭＤＳ加入者がＳＭＤＳの他に通常のＡＴＭ セルデータも扱うような場合は、前者の方法が望ましい。ＳＭＤＳメッセージとＡＴＭ セルデータとではＶＰＩ／ＶＣＩ が異なるので、ＳＭＤＳメッセージのみを選択的に折り返すことが可能である。また、本検証中もＡＴＭ セルデータに対するサービスの続行が可能であり、トータル面で見たサービスの向上となる。
また、ＳＭＤＳ加入者側での折り返しの方法としても、以下の２方式がある。
・ＳＭＤＳ加入者側にて入手等により設定する。
・ＳＭＤＳ加入者に対し、システム側（ＳＷ 側） からの折り返し指示を可能とする。
図７９０に上記▲１▼（ただし、ＳＭＤＳ加入者（ａ） が発端） のＰＶＣ の試験イメージを示す。また、図７９１に前記▲３▼（ただし、ＳＭＤＳ加入者（ｘ） が着端） のＰＶＣ の試験イメージを示す。（図示の太線に沿って試験メッセージが流れる。）
いずれも同一の方式で試験可能である。すなわち、ＳＭＤＳサポートモジュールＲ部に試験メッセージ生成部を設け、そこで生成した試験メッセージを図示の太線のルートに沿ってＳＭＤＳ加入者に送る。そして、ＳＭＤＳ加入者において折り返されて図示の太線のルートに沿ってＳＭＤＳサポートモジュールＳ 部に戻ってきたものを、該Ｓ 部に設けられた試験メッセージチェック部でチェックする。
ＳＭＤＳサポートモジュールＲ 部において、試験メッセージを通常のＳＭＤＳメッセージに多重かする位置であるが、図７９２に示す２通り考えられる。１つは、同図（ａ） に示すように、試験メッセージをＳＷからの通常のＳＭＤＳメッセージと多重化してから各種チェック等を行う方式であり、他方は、同図（ｂ） に示すように、各種チェック等の「途中」で多重する方式である。純粋にＰＶＣ 試験に特化するのであれば、両方式には差異はない。ただし、同図（ａ） の方式とした場合は、ＳＭＤＳサポートモジュールＲ部の内部の試験も行えるという利点がある。
図中の多重化の方法であるが、以下の３つの方式がある。
・通常のＳＭＤＳメッセージと試験メッセージを単に選択する方式
・多重化ブロックにおいて通常のＳＭＤＳメッセージの空きタイミングを検出し、そのタイミングを試験メッセージ生成部に通知して、試験メッセージの送出を指示する方式
・試験メッセージ生成部は単に試験メッセージを送出し、多重化ブロックにおいてこれをバッファリングしておいて、通常のＳＭＤＳメッセージの空きタイミングを検出して多重化する方式
第１の方式は、試験時は試験メッセージのみを送出し、通常のＳＭＤＳメッセージは流すことができないので、試験対象以外の加入者への影響が出る。第２、第３の方式では、試験対象以外の加入者からの通常のＳＭＤＳメッセージも流しつつ、その空き時間に試験メッセージを流すことができる。
一方、ＳＭＤＳサポートモジュールＳ 部での、試験メッセージの通常のＳＭＤＳメッセージからの分離箇所であるが、これにも複数種類が存在する。図７９３（ａ） に示す方式では、試験メッセージを受信した直後に試験メッセージチェック部を設け、図７９３（ｂ） に示した方式では、各種チェック等を受けた後に通常のＳＭＤＳメッセージと試験メッセージを分離して試験メッセージをチェックする。（この他にもＤＡ解析、各種チェック等の「途中」で分離する方式も考えられる。）
この場合も、純粋にＰＶＣ 試験に特化するのであれば、両方式には差異はない。ただし、図７９３（ｂ） の方式とした場合は、ＳＭＤＳサポートモジュールＳ部の内部の試験も行えるという利点がある。なお、試験メッセージチェッカには、試験対象ＰＶＣ／ＶＣＩ を有するメッセージのみを取り込む機能を有している。
以上示した様に、▲１▼、▲３▼のＰＶＣ 試験においては、ＳＭＤＳサポートモジュールＲ 部に試験メッセージ生成部を、ＳＭＤＳサポートモジュールＳ 部に試験メッセージチェッカをそれぞれ設けていた。
上記▲２▼のＰＶＣ の試験、すなわちＳＭＤＳサポートモジュール間のＰＶＣ の試験のためには、逆にＳＭＤＳサポートモジュールＳ 部に試験メッセージジェネレータを、ＳＭＤＳサポートモジュールＲ 部に試験メッセージチェッカをそれぞれ設ける。該試験のイメージを図７９４に示す。同図に示す図の太線に沿って試験メッセージの送受を行い、確認する。
ＳＭＤＳサポートモジュールＳ 部における試験メッセージの多重化の箇所、ＳＭＤＳサポートモジュールＲ 部における試験メッセージの分離箇所についても、図７９３または図７９４に示した各種構成とすることができる。図示はしないが、どの方式であれ、純粋にＰＶＣ 試験に特化するのであれば差異はない。ただし、各種チェック等の前で多重化し、あるいは各種チェック等の後ろで分離する様にすれば、ＳＭＤＳサポートモジュール内部の試験も行えるという利点がある。
例えば、図７９５に示すように、ＳＭＤＳサポートモジュールＲ 部において、上記▲１▼、▲３▼のＰＶＣ の試験のための試験メッセージを各種チェック等の前で多重化し、上記▲２▼のＰＶＣ の試験のための試験メッセージを各種チェック等の後で分離する構成をとったとする。この場合、ＰＶＣ 試験のために設けた試験メッセージ生成部やチェッカにより、自モジュールのみで自モジュール内の各種チェック等の機能の試験が可能となる。なお、このことは、ＳＭＤＳサポートモジュールＳ 部においても全く同様である。
次の、より具体的な試験方法について示す。
上記▲１▼〜▲３▼ＰＶＣ のいずれの試験を行う場合でも、試験メッセージ生成部に試験メッセージが用意され、試験開始が指示される。そして、試験メッセージに被試験ＰＶＣ 対応のＶＰＩ，ＶＣＩ が付加され送出される。（ あるいは試験メッセージを用意する時点で、試験メッセージの一部として被試験ＰＶＣ 対応のＶＰＩ，ＶＣＩ を書き込んでおく方式もある。この場合は試験開始により、そのまま試験メッセージが送出される。）
試験メッセージは被試験ＰＶＣ に沿って流れてゆき、試験メッセージチェッカに入力する。（ 既述の様に試験メッセージチェッカには被試験ＰＶＣ 対応のＶＰＩ，ＶＣＩが指示されており、該ＶＰＩ，ＶＣＩ を有するメッセージのみが入力・蓄積される様に制御されている。） 試験開始指示によりある一定時間後（ 試験メッセージ生成部から試験メッセージチェッカに試験メッセージが到着するのに論理的に必要な時間以上） に試験メッセージチェッカ内に蓄積されている試験メッセージが読み出され、その内容チェックを受ける。（ 試験メッセージチェッカ内の蓄積部は試験開始に先立ってクリアされている。）
試験メッセージの個数は１個のみとする方式もあるが、一般的には複数個とする。（ただし、物理的制約より有限個となる。）この場合、このＰＶＣ 試験では、試験メッセージの個数のチェックおよびその内容チェックを行う。
上記▲１▼、▲３▼のＰＶＣ の試験の場合は、被試験ＰＶＣ 対応のＳＭＤＳ加入者は折返しモードとなっている。ここで、任意のＳＭＤＳ加入者からこのモードの被試験ＰＶＣ 対応のＳＭＤＳ加入者へ着信があったと仮定する。
前述した「試験メッセージと通常メッセージとを単に選択する方式」の場合は、通常のＳＭＤＳメッセージは全て廃棄されるので、上記ＳＭＤＳメッセージは被試験ＰＶＣ 対応のＳＭＤＳ加入者へは流れて行かず、試験に支障は生じない。ところが、「通常メッセージの空きタイミングに試験メッセージを挿入する方式」の場合は、上記ＳＭＤＳメッセージが被試験ＰＶＣ 対応のＳＭＤＳ加入者へ送出される。この時のＶＰＩ／ＶＣＩ は被試験ＰＶＣ 対応のそれと同一であり、試験メッセージとの区別が付かない状態である。
これに対しては、以下の２つの対応策が考えられる。
第１の方式は、多重化部にて被試験ＰＶＣ 対応のＶＰＩ／ＶＣＩ を認識し、通常のＳＭＤＳメッセージのＶＰＩ／ＶＣＩ をチェックし、被試験ＰＶＣ 対応のそれと同一のものが入力してきたら該メッセージを廃棄する。
第２の方式では、特にハード的な対処は行わず、試験メッセージに識別情報等を予め付与しておき、試験メッセージチェッカが読み出した時点で判断するというものである。この第２の方式について更に詳細に示す。
試験メッセージを１個のみとした試験方式の場合は、まず、試験メッセージチェッカに１個のメッセージの蓄積があるか否かの判定を行う。
０個の場合は試験ＮＧと認定する。
１個の場合は、それを読み出し、試験メッセージか否かの判定を行う。そして、試験メッセージの場合は内容チェックを行い、ＯＫ／ＮＧ の判定を行う。一方、試験メッセージで無かった場合は試験リトライを行う。ここで、無限リトライを防止するため、一定回数のリトライ後には試験不能と判定するアルゴリズムを持たせる。
試験メッセージをｎ個とした試験方式の場合は、まず、試験メッセージチェッカにｎ個のメッセージの蓄積があるか否かの判定を行う。
これがｎ個未満の場合は試験ＮＧと認定する。
ｎ個の場合は、まず１個目のメッセージを読み出し、試験メッセージか否かの判定を行う。試験メッセージの場合は、内容チェックを行い、ＯＫ／ＮＧ の判定を行う。この判定で、ＮＧの場合はその時点で（全体としての）試験結果をＮＧと認定する。ＯＫの場合は２個目のメッセージの処理に移行する。一方、１個目のメッセージが試験メッセージで無かった場合は２個目のメッセージの処理に移行する。
以降、同様に繰り返しｎ個の判定を行う。そして、試験メッセージをｍ個（ｍ≦ｎ）受信しており、その内容も全てＯＫであれば、（全体としての）試験ＯＫと認定する。なお、上記ｎ個のうちの試験メッセージの数が所定値ｍよりも小さい場合にはリトライを行うが、（ｍは任意に設定可とする）無限リトライを防止するため、一定回数のリトライ後には試験不能と判定するというアルゴリズムを持たせる。
なお、この方式は、上記▲２▼のＰＶＣ の試験の場合にも適用できる。
次に、ＳＭＤＳのデータの正常性を確認するレイヤ３のＢＥｔａｇ， ＢＡｓｉｚｅ チェック、およびレイヤ２のｌｅｎｇｔｈチェックについて説明する。これらのチェックは、本実施例では、ＳＢＭＥＳＨ（またはＧＷＭＥＳＨ）において行う。具体的には、例えばＳＢＭＥＳＨのＨＭＨ０４Ａにおいて行う。
図７９６に、Ｌ３−ＰＤＵのフォーマットを示す。同図に示すように、Ｌ３−ＰＤＵの先頭Ｒｓｖｄフィールドは１オクテットであり、フォーマットの規定を行うために設けられている領域である（現在は未使用）。ＢＥｔａｇ フィールドは、１オクテットであり、Ｌ３−ＰＤＵのトレイラに書き込まれるＢＥｔａｇ と合わせて１組とし、受信側でそれら２つの値の一致を確認することでデータの正常性を調べる情報である。ＢＡｓｉｚｅフィールドは１オクテットであり、このデータを受信する側にバッファサイズを通知するための情報である。ＤＡ， ＳＡフィールドは、それぞれ８オクテットが割り当てられており。ＳＡフィールド以降のＩｎｆｏフィールドまでのデータは、この実施例には特に関係がない。
Ｉｎｆｏフィールドは、実際の転送データが格納される領域であり、９１８８オクテットを最大長とする可変長である。トレイラ部のＲｓｖｄ，ＢＥｔａｇ ，Ｌｅｎｇｔｈフィールドが、それぞれＬ３−ＰＤＵの先頭に格納されているＲｓｖｄ，ＢＥｔａｇ ，ＢＡｓｉｚｅフィールドと同じ情報が格納されている。
Ｌ２−ＰＤＵとＬ３−ＰＤＵ相互関係について、図７９７を参照しながら説明する。同図示すように、Ｌ３−ＰＤＵのＢＡｓｉｚｅとは、Ｌ３−ＰＤＵの全長から、Ｌ３−ＰＤＵの先頭４オクテット（Ｒｓｖｄ，ＢＥｔａｇ ，ＢＡｓｉｚｅフィールド）およびトレイラ部４オクテット（Ｒｓｖｄ，ＢＥｔａｇ ，Ｌｅｎｇｔｈフィールド）を除いた値である。また、Ｌ２−ＰＤＵのペイロード長は、Ｌ２−ＰＤＵの全長（５３バイト）からヘッダ７オクテットおよびトレイラ２オクテットを除いた値である。ただし、ここでいうＬ２−ＰＤＵのペイロード長とは、有効ペイロード長を意味している。したがって、ＢＯＭ， ＣＯＭのペイロード長は４４オクテットであるが、ＥＯＭ， ＳＳＭのペイロード長は可変となる。
ここで、Ｌ３−ＰＤＵのＢＡｓｉｚｅが１００であったと仮定し、このＬ３−ＰＤＵをＬ２−ＰＤＵに変換した場合について以下に説明する。
Ｌ２−ＰＤＵ ＢＯＭには、Ｌ３−ＰＤＵのヘッダ部および情報部のデータの一部、合計４４オクテットが格納される。Ｌ２−ＰＤＵ ＣＯＭには、Ｌ３−ＰＤＵの情報部の４４オクテットが格納される。Ｌ２−ＰＤＵ ＥＯＭには、Ｌ３−ＰＤＵの情報部のデータおよびトレイラ部のデータ、合計２０オクテットが格納される。したがって、この例では、Ｌ２−ＰＤＵ ＥＯＭの有効ペイロード長は２０オクテットとなる。
次に、本実施例で行う３つのチェックの説明を行うが、これらのチェックには「エラーは、ＳＳＭ， ＥＯＭの時にしか立ててはいけない」「Ｌ２ペイロード長チェックの結果がＮＧの時にはＢＡｓｉｚｅ，ＢＥｔａｇはＮＧとはしない」という制約を設ける。
本実施例で行う３つのチェックは、以下である。
１．ＳＳＭ， ＥＯＭ時におけるＬ２−ＰＤＵペイロードレングスチェック
２．Ｌ３−ＰＤＵ ＥＢｔａｇチェック
３．Ｌ３−ＰＤＵ ＢＡｓｉｚｅ チェック
これらのチェックについて説明する前に、データフォーマットについて若干の説明をする。Ｌ３−ＰＤＵは、前述してように、図７９６に示すフォーマットをしている。ここで、Ｌ３−ＰＤＵの長さは必ず４の倍数のオクテット長となる。しかし、交換機内での処理ではＬ２−ＰＤＵのフォーマットが取られる。この時、Ｌ２−ＰＤＵのセグメントタイプには分割されたＬ３−ＰＤＵのどこの部分のデータがセグメンテーション・ユニットに入っているかが示される。また、以下では、ＳＮＩ ＋ＭＩＤ をＲＭＩＤと称することとする。
（１） ＳＳＭ，ＥＯＭ 時におけるＬ２−ＰＤＵペイロードレングスチェック（図７９８）
このチェックでは、Ｌ３−ＰＤＵのＢＡｓｉｚｅからＢＯＭ， ＣＯＭ， ＥＯＭ （またはＳＳＭ ）毎に所定の値を減算してゆき、ＥＯＭ （またはＳＳＭ ）の有効ペイロード長と比較し、その一致・不一致によってデータの正常性を確認する。
まず、Ｌ３−ＰＤＵフォーマットのＢＡｓｉｚｅを抽出する。このＢＡｓｉｚｅは、受信したＢＯＭに格納されている。そして、該ＢＯＭ のＲＭＩＤをキー（アドレス）としてＢＡｓｉｚｅをテーブルに格納する。その後、いったんＢＡｓｉｚｅを取り出し、ＢＡｓｉｚｅ値から９を減算して再度上記テーブルに書き込む。（ＢＯＭ を受信したときには、実際は３６オクテットを減算する。ところが、上述したように、Ｌ３−ＰＤＵの長さは４の倍数のオクテット長であるので、計算を簡単にするために、ＢＡｓｉｚｅ値を含め、すべての値を４で割った値を用いて記載する）
続いて上記ＢＯＭ と同じＲＭＩＤのＣＯＭ を受信すると、そのＲＭＩＤをキーとして上記テーブルをリードし、その読みだした値から１１を減算して再度テーブルに書き込む。ＣＯＭ が複数個ある場合は、この処理を繰り返す。
上記ＢＯＭ と同じＲＭＩＤのＥＯＭ を受信した場合は、そのＲＭＩＤをキーとして上記テーブルをリードする。その値が“０”であった場合、またはその値が該ＥＯＭ の有効ペイロード長を一致しなかった場合にはエラーであると判断する。一致した場合には、Ｌ２−ＰＤＵペイロード長が正常であると判断する。
ＳＳＭ を受信した場合には、該ＳＳＭ に格納されているＬ３−ＰＤＵのＢＡｓｉｚｅを抽出し、そのＢＡｓｉｚｅから８を減算した値と、自身の有効ペイロード長とを比較する。この比較が一致すればＬ２−ＰＤＵペイロード長が正常であると判断する。
処理上の注意点
カウント値とＬ２−ＰＤＵペイロード長とが一致しないことがある。例えばＬ２−ＰＤＵが１つ損失した場合である。これは、Ｌ２−ＰＤＵが損失した時には、ＢＡｓｉｚｅのカウントダウンが行われないためである。この時には、エラーフラグはＬ２ Ｌｅｎｇｔｈ のみＮＧとし、Ｌ３−ＰＤＵ ＢＥｔａｇチェック、Ｌ３−ＰＤＵ ＢＡｓｉｚｅ チェックはＮＧとはしない。このことは、何らかの理由でＬ２−ＰＤＵが増加してしまった場合も同様である。
カウンタによる減算処理であるが、減算回路を用いても良い。また、処理しやすくするためにデータ長が４の倍数という特徴を生かし、１１、９、８という数を減算しているが、４４、３６、３２という数を使用してもよい。
（２） Ｌ２−ＰＤＵ ＢＥｔａｇチェック（図７９９）
このチェックでは、Ｌ３−ＰＤＵフォーマットのヘッダ部とトレイラ部にあるＢＥｔａｇを比較し、その一致・不一致によりデータ伝送が正しく行われているかを監視する。
まず、ＢＯＭ を受信すると、そのペイロード部に格納されているＬ３−ＰＤＵのヘッダ部のＢＥｔａｇ を取り出す。そして、該ＢＯＭ のＲＭＩＤをキーとして上記ＢＥｔａｇ をＲＡＭ に格納する。ＣＯＭ を受信したときには何も処理をしない。ＥＯＭ を受信したときには該ＥＯＭ のＲＭＩＤをキーとして上記ＲＡＭ をリードし、その読み出したＢＥｔａｇ と該ＥＯＭのペイロード部に格納されているＬ３−ＰＤＵのトレイラ部のＢＥｔａｇ とを比較する。この比較が一致すればＳＭＤＳのデータ伝送が正常であると判断し、不一致であれば異常とする。
ＳＳＭ を受信した場合には、該ＳＳＭ ペイロード部に格納されているＬ３−ＰＤＵのヘッダ部のＢＥｔａｇ とＬ３−ＰＤＵのトレイラ部のＢＥｔａｇ とを比較する。
（３） ｌ３−ＰＤＵ ＢＡｓｉｚｅ チェック（図８００）
このチェックでは、Ｌ３−ＰＤＵフォーマットのヘッダ部のＢＡｓｉｚｅとトレイラ部のＬＥＮＧＴＨとを比較し、その一致・不一致によりデータ伝送が正しく行われているか監視する。
まず、ＢＯＭ を受信すると、そのペイロード部に格納されているＬ３−ＰＤＵのＢＡｓｉｚｅを取り出す。そして、該ＢＯＭ のＲＭＩＤをキーとして上記ＢＡｓｉｚｅをＲＡＭ に格納する。ＣＯＭ を受信したときには何も処理をしない。ＥＯＭ を受信したときには、該ＥＯＭ のＲＭＩＤをキーとして上記ＲＡＭ をリードし、その読み出したＢＡｓｉｚｅと該ＥＯＭ のペイロード部に格納されているＬ３−ＰＤＵののＬＥＮＧＴＨとを比較する。この比較が一致すればＳＭＤＳのデータ伝送が正常であると判断し、不一致であれば異常とする。
ＳＳＭ を受信した場合には、該ＳＳＭ ペイロード部に格納されているＬ３−ＰＤＵののＢＡｓｉｚｅとＬ３−ＰＤＵののＬＥＮＧＴＨとを比較する。
図８０１に、上記各チェックを実現するブロック図を示す。
ＳＭＤＳデータとしてＬ２−ＰＤＵを受信すると、セグメントタイプ検出部１が、ＢＯＭ， ＣＯＭ， ＥＯＭ， ＳＳＭのいずれであるのかを検出する。また、同時に、ＲＡＭ アドレス生成部２は該Ｌ２−ＰＤＵのＳＮＩ， ＭＩＤからＲＭＩＤを求め、その値をＲＡＭ １０へのアクセスアドレスとする。
ＢＥｔａｇ， ＢＡｓｉｚｅ（ＬＥＮＧＴＨ）， Ｌ２−Ｐａｙｌｏａｄ−ＬＥＮＧＴＨの検出は、それぞれＢＥｔａｇ 検出部３、ＢＡｓｉｚｅ検出部４、Ｌ２−ＬＥＮＧＴＨ 検出部５が検出し、その検出値は、ＲＡＭ １０上のＲＡＭ アドレス生成部２が生成したアドレスに書き込まれる。ダウンカウンタ６は、ＲＡＭ １０から読み出した値に対して所定の演算（減算）を行い、計算結果は再びＲＡＭ １０に書き込まれる。ＢＥｔａｇ 比較部７、ＢＡｓｉｚｅ比較部８、Ｌ２−ＬＥＮＧＴＨ 比較部９は、それぞれ上記説明した比較動作を行い、その結果を出力する。
次に、コネクションレスデータ処理用サーバ間を専用線で接続したシステムについて説明する。
図８０２は、この実施例のシステム構成図である。同図において、ＳＷ１−１〜１−４はスイッチ（交換機）であり、ＡＴＭ スイッチで実現することができる。ＣＰＲ ２−１〜２−４はコールプロセッサであり、ＣＬＳ ３−１〜３−４はコネクションレス処理用サーバである。ＣＰＲ ２−１〜２−４とＣＬＳ ３−１〜３−４とはそれぞれ情報を授受しながら各種処理を行う。専用線５は、たとえば高速バスである。
同図において、ＳＷ１−１に収容される加入者１からＳＷ１−４に収容される加入者４はコネクションレス通信を行う場合のデータの転送されるルートを示す。この場合、まず、加入者１から出力されたコネクションレスデータは、ＳＷ１−１を介してＣＬＳ ３−１に転送される。この間の転送は、たとえばＰＶＣ を介して行われる。ＣＬＳ ３−１では、ＣＰＲ ２−１との連携動作によりメッセージ解釈や呼種別判定等が行われる。そして、その呼通信形態がコネクションレス通信であり、その転送先がＣＬＳ ３−４に接続された加入者４であると認識すると、上記コネクションレスデータを専用線５を介してＣＬＳ ３−４に転送する。そして、ＣＬＳ ３−４からＳＷ１−４を介して加入者４へ該データが渡される。
このように、ＣＬＳ 間のコネクションレスデータの転送は、ＳＷで交換されることなく、専用線を介して転送される。
図８０３は、上記ＣＰＲ およびＣＬＳ のブロック図である。ＣＰＲ １０は、メッセージ解釈装置１１、呼種別判定装置１２、加入者データ装置１３を有する。ＣＬＳ２０は、宛先判定装置２１、自ＣＬＳ 管理装置２２、他ＣＬＳ データ管理装置２３を有する。また、図８０４（ａ） は、自ＣＬＳ 管理装置２２が管理するテーブルの例であり、図８０４（ｂ） は、他ＣＬＳ データ管理装置２３管理するテーブルの例である。
以下、ＣＰＲ １０およびＣＬＳ ２０のルーティング動作を図８０５のフローチャートを参照しながら説明する。ここでは、スイッチをＡＴＭ スイッチとし、コネクションレス通信方式をＳＭＤＳとする。
スイッチからメッセージを受信すると、ステップＳ１で、メッセージ解釈を行う。この処理は、ＣＰＲ １０のメッセージ解釈装置１１が行う。続いて、ステップＳ２において、受信したメッセージがコネクションレスサービスか否かを判定する。この判定は、呼種別判定装置１２が加入者データ装置１３を検索し、該装置１３内において上記発呼した加入者がコネクションレスサービス加入者として登録されているかを調べる。あるいは、上記メッセージのＶＰＩ／ＶＣＩ がＳＭＤＳセルであることを示す特定の値であることを調べる。
コネクションサービスの場合は、ステップＳ３においてその処理を行う。コネクションレスサービスであった場合には、ステップＳ４で、ＣＬＳ ２０の管理データを検索する。まず、自ＣＬＳ 管理装置２２が管理するテーブルを検索し、データの着信先が自ＣＬＳ に接続される端末か否かを判断（ステップＳ５）し、自ＣＬＳ であればステップＳ６でルーティング処理を行う。
一方、データの着信先が自ＣＬＳ に接続されない端末の場合は、他ＣＬＳ データ管理装置２３管理するテーブルを検索する。データの着信先がこのテーブル内にあれば、そのＣＬＳ 識別番号に基づいて、専用線５を介してコネクションレスデータを転送する。もし、データの着信先がこのテーブル内になければ、該データを廃棄する。
このルーティング方式をＳＭＤＳのセル単位で行う場合、図８０５に示した処理は、ＢＯＭ （または、ＳＳＭ ）に対してのみ行えばよい。そして、ＢＯＭ に対する処理によって得られたルーティンフ情報を、該ＢＯＭ のＭＩＤ （または、ＭＩＤ ＋ ＳＮＩ ）をキーとして格納しておき、ＣＯＭ， ＥＯＭを受信したときには、そのＭＩＤ （またはＭＩＤ＋ ＳＮＩ ）をキーとして上記ルーティング情報を取り出す。
なお、上記専用線上での伝送方式としては、固定時間スロット割当方式、可変時間スロットランダム割当方式、可変時間スロット制御割当方式で実現する。
図８０６は、発明に関連する他の特徴的構成であり、局内ＬＡＰＤ通信の終端ポイントを示している。図中、ＣＣ （交換機プロセッサ） １は、交換機を制御するメインＣＰＵ で、そのプログラムはＭＭ２に格納される。
入出力制御部４は、システムバス３に接続され、ＣＣ１によって制御される。入出力制御部４は、ＬＡＰ 制御装置（ＢＳＧＣ）５、ＡＴＭ スイッチ６と接続され、各装置とシステムバス３を介したＣＣ１の間の制御情報の通信をインタフェースする。
ＣＣ１は、入出力制御部４を経由して、ＬＡＰ 制御装置５又はＡＴＭ スイッチ６へ制御情報を送信し、その制御データを受信した各装置は、ＭＭ２からデータを読み取る必要がある場合は必要に応じて入出力制御部４に対してＤＭＡ 要求を依頼する。入出力制御部４は、これらの要求を順番に受け付け、ＭＭ２上の制御情報をＤＭＡ を用いて各装置へ転送する。
ＬＡＰ 制御装置５と入出力制御部４、並びに、ＡＴＭ スイッチ６と入出力制御装置４は、ケーブルによって直接接続される。
ＬＡＰ 制御装置５は、各局内装置７、８とＬＡＰ に基づくインタフェースを有し、入出力制御部４から受信したデータをＬＡＰ フレームに組み立て、そのフレームを各局内装置へ転送する。局内装置 （ＳＩＮＦ） ７は、例えばパート２のＤＳ３−ＳＭＤＳインタフェースとして説明したように、加入者セルを制御する装置であって、局内装置（ＳＩＦＳＨ） ８の配下の装置である。局内装置７と８は、ケーブルで接続される。局内装置（ＳＩＦＳＨ） ８は、パート３で説明したように、配下の各局内装置７を集線する機能と、加入者セルと局内制御通信用セル （シグナリングセル） を識別する機能、及び局内制御通信用セルをＬＡＰ フレームに変換する機能を有する。ＡＴＭ スイッチ（ＡＳＳＷＳＨ）６は、パート４で説明したように、加入者セル及び局内制御通信用セルを、各セルに付与されているタグ情報に応じてルーティングする機能を有する。
局内制御通信については、パート７において詳細に説明していると共に、例えば、パート２の１０．、パート３の４．又は６．などにおいて詳細に説明している。
図８０７は、発明に関連する他の特徴的構成である。
端末装置（ＴＥＲＭ）１４の制御においては、１つのメモリの分割された領域について書き込み／読み取りが行われるＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ） 方式が採用され、図８０７に示されるように、このメモリである主記憶装置（ＭＭ）７が、交換機の内部に配置される。
図８０８に、ＭＭ７の分割形態と制御情報フォーマットを示す。図８０８に示されるように、ＭＭ７は、ＤＭ１ 及びＤＭ２ という２つの領域に大きく分割されている。そして、一方の領域ＤＭ１ に対しては、ＴＥＲＭ１４による制御情報の書き込み動作が実行され、メインプロセッサ（ＭＰＲ） １による制御情報の読み出し動作が実行される。他方の領域ＤＭ２ に対しては、ＭＰＲ １による制御情報の書き込み動作が実行され、ＴＥＲＭ１４による制御情報の読み出し動作が実行される。ＤＭ１ には、ＴＥＲＭ１４からのステータス、例えば障害情報やコマンド受信に対するアンサなどの制御情報が書き込まれる。そして、ＭＰＲ １が、この制御情報を読み出すことによって、ＴＥＲＭ１４の状態を認識する。逆に、ＤＭ２ には、ＭＰＲ １からのコマンドが書き込まれる。そして、ＴＥＲＭ１４が、このコマンドを読み出すことによって、そのコマンドに対応する制御処理を実行する。
図８０９の（ａ） に、制御情報フォーマットを示す。制御情報フォーマットは２ワード （１ワードは３２ビット） の構成になっており、その構成はコマンドとステータスで同じである。１ワード目の先頭の８ビットは、コマンド内容もしくはステータス内容を示し、例えば障害情報読み取りコマンドであれば、０１（Ｈ） というように定義され、内容は全ＴＥＲＭ１４について統一される。１ワード目の先頭の８ビット以外の領域はアドレスであり、アクセスされるばきＭＭ７上のアドレスが設定される。２ワード目は、データ領域であり、ここにＭＭ７に書き込まれるべき情報が設定される。例えば障害情報通知のステータスであるならば、図８０９の（ｂ） に示されるフォーマットで障害情報内容が設定される。図８０９の（ａ） に示される制御情報が、図８０９の（ｃ） に示されるフォーマットで、制御セルに格納される。この制御セルのＶＰＩ／ＶＣＩ としては、局内でユニークなものが割り当てられる。
実際の制御は、以下のようにして実行される。
まず、図８０７において、各ＴＥＲＭ１４には特定のＶＰＩ／ＶＣＩ が割り当てられ、多重装置であるＣＭＵＸ１２には、上記各ＶＰＩ／ＶＣＩ 毎にタグ（ＴＡＧ） が設定される。
ＭＰＲ １からＴＥＲＭ１４に制御情報が送出される場合には、ＭＰＲ １は、コマンド等の制御情報をＭＭ７上の或るアドレスに書き込み、コマンド送信の必要があることをＴＥＲＭ１４へ通知する。この通知には特定のコマンドコードが使用され、このコマンドコードを格納したセルに、送信先のＴＥＲＭ１４に対応するＶＰＩ／ＶＣＩ 及びそのＴＥＲＭ１４へのルーティングを指示するタグを設定し、そのセルをＣＭＵＸ１２に向けて送出する。
ＳＲＭ １１は、上記セルを、そのセルに付与されているタグに基づいてルーティングする。ＴＥＲＭ１４は、到着したセルのＶＰＩ／ＶＣＩ が制御セルを示すものであることを認識すると、ＭＭ７に対する読み取り処理を開始する。ＭＰＲ １から送信されるコマンド送信通知用制御セルのデータ領域には、コマンドが書き込まれているＭＭ７上のアドレスとコマンド数 （ワード数） が指定されている。
ＴＥＲＭ１４は、それが送信する制御セル内のアドレス領域に上記ＭＰＲ １からの制御セルによって指定されたアドレスを設定し、制御セル用のＶＰＩ／ＶＣＩ を付与し、その制御セルをＣＭＵＸ１２へ送出する。
ＣＭＵＸ１２内のＶＣＣ は、入力した制御セルに、そのセルに付加されている入力ＶＰＩ／ＶＣＩ を出力ＶＰＩ／ＶＣＩ に付け換えると共に、入力ＶＰＩ／ＶＣＩ に対応する特定のタグを設定する。この制御セルが他のユーザセルと共にＳＲＭ １１に入力される。
タグ比較部（ＴＡＧＣＭＰ）１０は、制御セルに対応するタグを有するセルが入力されたタイミングで、その旨をアドレスデコーダ（ＡＤＲＳ ＤＥＣ）９に通知する。
ＡＤＲＳ ＤＥＣ９は、制御セルからアドレスデータを取り出し、そのアドレスをアドレスバス５へ出力する。ＭＭ７は、図８０８に示したようにＤＭ１ とＤＭ２ の２つの領域に分割されており、ＴＥＲＭ１４から見た場合に、ＭＭ７上のアドレス値の大きい領域が読み出し領域、ＭＭ７上のアドレス値の小さい領域が書き込み領域となる。従って、ＡＤＲＳ ＤＥＣ９は、制御セル内のアドレスの上位ビットをデコードすることによって、ＭＭ７に読み出し／書き込みイネーブル信号を供給する。
上述のようにＴＥＲＭ１４が、ＭＭ７からのコマンドの読み出しを指示する制御セルを送出した場合、ＡＤＲＳ ＤＥＣ９は、入力された制御セルに格納されている読み出しアドレスをアドレスバス５に出力すると共に、ＭＭ７に読み出しイネーブル信号を出力する。この結果、ＭＭ７からデータバス４に、ＭＰＲ １によってＭＭ７上の領域ＤＭ２ に書き込まれているコマンド群が読み出される。
ＡＴＭ インタフェース装置（ＡＴＭＩＦ） ６は、データバス４上に読み出されたコマンド群を取り込んでＡＴＭ セルに格納し、それをＣＭＵＸ１２に入力させる。この結果、コマンド群が格納されたＡＴＭ セルは、ＣＭＵＳ１２から下り方向のＳＲＭ １１を介してＴＥＲＭ１４に転送される。
ＴＥＲＭ１４において障害発生時等においてステータス送信の必要が生じた場合、ＴＥＲＭ１４は制御セルを発生させＣＭＵＸ１２へ送出する。この制御セルには、ＭＭ７上の領域ＤＭ１ をアクセスするアドレスが設定されている。
この制御セルの到着は、ＴＡＧＣＭＰ１０で検出される。ＡＤＲＳ ＤＥＣ９は、入力された制御セルに格納されているアドレスの上位ビットを判定することにより、そのアドレスが書き込みアドレスであることを判定し、その書き込みアドレスをアドレスバス５に出力すると共に、ＭＭ７に書き込みイネーブル信号を出力する。
また、制御セルに格納されているステータス情報は、データコンバータ（ＤＴＣＶ）８によって取り出され、データバス４に送出される。
この結果、制御セルに格納されているステータス情報が、データバス４からＭＭ７上の領域ＤＭ１ に書き込まれる。
ここで、ＭＰＲ １とＴＥＲＭ１４の間の通信が常時正常であるか否かを監視すべく、一定周期毎にヘルスチェックが実行される。ＡＴＭＩＦ ６は、ヘルスチェック用のアイドルパターンを生成する機能を有し、一定周期毎に各ＴＥＲＭ１４に向けてこのヘルスチェック用セルを送出する。ＴＥＲＭ１４は、この一定周期で到着するセルを受信するとアンサ用セルを返送する。このアンサ用セルには、制御情報としてＤＭ１ 上の所定のアドレスに特定パターンを書き込む指定がなされており、ＭＰＲ １は、一定周期毎に各ＴＥＲＭ１４毎に分割されたＤＭ１ （図８０８参照） 上のアドレスを監視することにより、ＭＰＲ １とＴＥＲＭ１４の間の通信が正常であるか否かを監視することができる。
図８１０に、図８０７示されるＴＡＧＣＭＰ１０の回路構成を示し、図８１１にその動作タイミングチャートを示す。
図８１２に、図８０７に示されるＡＤＲＳＤＥＣ ９の回路構成を示し、図８１３にその動作タイミングチャートを示す。
図８１４に、図８０７に示されるＡＴＭＩＦ ６の回路構成を示し、図８１５にその動作タイミングチャートを示す。
図８１６は、発明に関連する他の特徴的構成である。
まず、マルチプレクサ（ＭＵＸ）９の出力及びデマルチプレクサ（ＤＭＵＸ） ５の入力にセルのループバックを行わせる治具４が接続される。つぎに、マイクロプロセッサがＩ／Ｏ レジスタ１１を介してセレクタ６に、或は、単独の機能によってセレクタ７に、ループバックが指定される。
次に、マイクロプロセッサ１は、ＲＡＭ １０等に記憶されているテストプログラムを実行する。この結果、例えば、図８１６の破線で示される試験ルートで試験セルが転送される。
即ち、まず、ＬＡＰ 通信制御部（ＬＡＰ） ２からＭＵＸ ９に試験セルが送出され、その後、試験セルは、ＭＵＸ ９→治具４ （ループバック） →ＤＭＵＸ５→セレクタ６又はセレクタ７ （ループバック） →ルーティング符号付加機能部（ＶＣＣ） ８→ＭＵＸ ９→治具４ （ループバック） →ＤＭＵＸ５→ＬＡＰ ２というルートで転送される。ＬＡＰ ２から送出された試験セルがテストプログラムによって監視される一定時間内にＬＡＰ ２で受信された場合に、設定された試験ルートが正常であることが判定され、ＲＡＭ １０にその旨を示す情報が記録される。
ここで、マイクロプロセッサ１は、テストプログラムによって、そのマイクロプロセッサの制御下にある図８１６に示される各種装置の障害チェックを併せて行うように構成することもできる。
図８１７及び図８１８は、発明に関連する他の特徴的構成である。図８１７は、全体イメージを示しており、図８１８は、ソフトウエア制御のイメージを示している。
試験は、発局 （ＡＴＭ 交換機） １に接続されている保守運用端末３から試験コマンド５を入力することにより、開始される。試験コマンド５の入力情報は、着局
（ＡＴＭ 交換機） の局電番である。
試験コマンド５を受けた試験セル送出プログラム８は、自局の電番を読み出して、試験セルを作成する。試験セルには往路情報、着局の着局電番、発局の発局電番が試験セル情報として設定される。
この試験セルは、局間のデータ交換を行う局間接続装置９に直接挿入されて、局間に送出される。局間接続装置９は、電番を認識する機能を備えている。
着局において、局間接続装置９が、試験セル内の着局電番を自局の電番と認識すると、その試験セルによって試験セル受信プログラム１１が起動される。
試験セル受信プログラム１１は、試験セルに格納されている試験セル情報である往路・復路情報を判別する。
試験セル受信プログラム１１は、試験セル情報である往路情報を判定すると、試験セルが到着したことを保守者に通知するため、自律メッセージによりセル受信情報６を出力する。
その後、試験セル受信プログラム１１は、応答のための試験セルを作成する。その試験セルには、試験セル情報として、復路情報、着局電番 （受信した試験セルに付加されていた発局電番） 、及び発局電番 （受信した試験に付加されていた着局電番） が設定される。
試験セル受信プログラム１１が作成した試験セルは、着局の局間接続装置１０に挿入され、局間に送出される。試験コマンドが入力された発局に試験セルが着信すると、局間接続装置９が試験セルを抽出し、試験セル受信プログラム１２が起動される。試験セル受信プログラム１２は、試験セルに格納されている試験セル情報である復路情報を判定されると、セル受信情報７を出力して試験を完了する。
図８１９は、発明に関連する他の特徴的構成である。この構成は、パート４の５．３：ＡＳＳＷＳＨにおけるトラヒック測定処理において説明した図１９３と同じ回路構成である。
即ち、ＡＴＭ スイッチ（ＡＳＳＷＳＨ）内では、ネットワークの状態管理のため、パフォーマンスモニタに類似する機能として、２．４Ｇｂｐｓ／６２２Ｍｂｐｓ のＡＴＭ スイッチ部又はＤＭＵＸ部における以下に示されるセル数がカウントされる。
（１） 各６２２Ｍｂｐｓ ハイウエイ毎の通過セル数（Ｐ＝０）
（２） 各６２２Ｍｂｐｓ ハイウエイ毎の通過セル数（Ｐ＝１）
（３） 各６２２Ｍｂｐｓ ハイウエイ毎の廃棄セル数（Ｐ＝０）
（４） 各６２２Ｍｂｐｓ ハイウエイ毎の廃棄セル数（Ｐ＝１）
上述した各パラメータは、ＣＣ （交換機プロセッサ） からの１５分毎の通知をトリガとして、１５分毎に収集される。
セル数のカウントは、例えばＤＭＵＸ部が対象の場合はＡＤＭＵＸ ＬＳＩ（図１８２参照） １からの図８１９に示される出力Ｌ，Ｖ，Ｈ に基づいて行われ、外部のＲＡＭ ４、５に値が保持される。
トラヒックのカウントは、ハイウェイ毎に８ビットのカウンタ２、３により約２５μｓｅｃ の周期でカウントされる。カウント値は、セレクタ（ＳＥＬ） ８及びアダー（ＡＤＤ） ９を介して、ＲＡＭ ４又は５の特定アドレスに格納される。次の周期には、ＲＡＭ ４又は５からセレクタ（ＳＥＬ） ６又は７を介して読み出されたカウント値と、セレクタ（ＳＥＬ） ８を介してカウンタ２又は３から読み出された次のカウント値とが、アダー（ＡＤＤ） ９で加算され、上述の特定アドレスに再度格納される。ＴＧ１０は、ＣＣからの１５分毎の通知を受信する毎に、セレクタ（ＳＥＬ） ６〜８に切り替え指示を出力すると共に、カウント値の書き込みが行われるＲＡＭ をＲＡＭ ４又は５に切り替える。この結果、カウント値の書き込みが行われなくなったＲＡＭ ４又は５には、上記通知の直前の１５分間のカウント値が保持される。次の１５分間のカウントは、新たにカウント値の書き込みが行われるようになったＲＡＭ ４又は５を用いて行われる。
ＣＣからの１５分毎の通知の後、ファームウエアによって、カウント値の書き込みが行われなくなったＲＡＭ ４又は５にから、各カウント値が読み出される。読み出された各カウント値は、ＣＣからＳＯコマンドによってカウント値の読み出しが要求されるまで、ファームウエアに保持される。
ＡＴＭ スイッチ部又はＤＭＵＸ部の通過、廃棄セル数をカウントしようとした場合、ＡＴＭ スイッチ部又はＤＭＵＸ部内は高速で動作し２．４Ｇｂｐｓ の伝送速度を有している。そして、ＡＴＭ スイッチ部又はＤＭＵＸ部内の全てのセルが有効セルであった場合、若しくはその全てのセルが廃棄された場合、最高で２８ビットのカウンタが必要であり、これを各情報単位におくことはハードウエアとして大きな構成になってしまう。そこで、本実施例では、カウンタ２、３及びセレクタ８からなるＣＮＴＲ部に、４ビット又は８ビットの容量を有する小さなカウンタが配置され、この出力が短い時間内に前回のカウント値に加算されることにより、長時間のカウント動作が実現される。
ＡＴＭ スイッチ部を対象として、そのハイウエイ速度を２．４Ｇｂｐｓ 、ＣＮＴＲ部内のカウンタ２、３の容量を８ビット、ＲＡＭ ４、５のデータ方向領域を８ビット、ＲＡＭ ４、５の切り換え単位時間を１５分とした場合における、図８１９のＲＡＭ ４、５のメモリマップ、ＣＮＴＲ部の回路構成、及びＡＤＤ ９の回路構成を、図８２０、図８２１、及び図８２２に示す。
図８２０に示されるＲＡＭ ４、５内メモリマップにおいて、前述したようにカウント値のためのビット数は２８ビット必要である。従って、ＲＡＭ ４、５のデータ方向領域を８ビットとした場合、１カウント値あたりのアドレスは４アドレス必要で、各カウント値がアドレス００Ｈ から４アドレスずつ割り当てられる。
図８２１は、図８１９のＣＮＴＲ部の回路構成図である。ＣＮＴＲ部は、セルの通過数、廃棄数をカウントするための８ビットカウンタ１ （図８１９のカウンタ２又は３に対応する） を有し、ＡＴＭ スイッチ部又はＤＭＵＸ部からの有効セル通知若しくは廃棄通知が入力された場合に、その通知に従ってカウンタ１をインクリメントする。各々のカウント値は、セレクタ２ （図８１９のセレクタ８に対応する） に入力され、図８１９のＴＧ１０からの制御信号に基づいて多重され、出力される。
図８２２は図８１９のＡＤＤ ９の構成図である。ＡＤＤ ９は、上位４ビット、下位４ビットの加算器１及び２によって構成され、両者間には桁上げがあった場合のＣ０の信号がある。この場合、１情報が４アドレスであるため加算は４回行われるが、実際に加算されるのは最下位アドレスのみであり、残り３アドレスについては桁上げ計算のみが実行される。従って、図８１９において、ＡＤＤ ９に入力されたＣＮＴＲ部からのカウント値は４分割され、先頭の１ブロックだけが実際のカウント値であり、残りは０にマスクされる。この加算器１の出力ＡＤＤＶが図８１９におけるＡＤＤ ９の出力となる。
図８２３に、図８１９のＴＧ１０の構成を示す。ＴＧ１０は、内部に８ビットのカウンタを内蔵しており、これにより全てのタイミング及びＲＡＭを制御する。図８２４にタイミングチャートを示す。ＴＧ１０は、ＣＣからの１５分毎の通知によって、ＲＡＭ ４、５の切り換えを行う。
以上の構成により、長時間のカウント動作が実現される。また、ＡＴＭ セルのヘッダ内にはセルの優先度を表示するＣＬＰ ビットがあるが、ＡＴＭ スイッチ又はＤＭＵＸ部からのヘッダ情報の中からこのビットが取り出され、図８１９のＣＮＴＲ部のカウンタのイネーブル条件に付加され、カウンタを４個とされ、ＴＧ１０からの制御信号をＳＬ１ 、ＳＬ２ の２本とされ、更にＲＡＭ ４、５のマップが４種類に増やされることにより、各優先度単位のセルの通過数、廃棄数のカウントも可能となる。
この場合におけるＣＮＴＲ部の構成を図８２５に示し、ＴＧ１０の構成は図８２３に示す。
図８１９の構成は、セルヘッダの情報を使用する方法によって、ＤＭＵＸ部にも適用できる。ＤＭＵＸ処理は、基本的にセルの先頭に付与されるタグ情報に基づいて行われるが、この情報をＤＭＵＸ部から受信することにより、デマルチプレクスされた出線単位のセルの通過数、廃棄数のカウントも可能である。但し、優先度の場合と同様にＣＮＴＲ部のカウンタのイネーブルの条件、ＲＡＭ ４、５のマップ、ＴＧ１０のアドレスカウンタの増設及び制御信号の増加が必要である。ＤＭＵＸ部を対象とした図８１９のＣＮＴＲ部の構成を図８２６に、ＴＧ１０の構成は図８２３に、更に、ＡＤＤ ９の構成は図８２２に示す。
図８２７は、発明に関連する他の特徴的構成である。
なお、以下の説明では、既に説明した図８１３〜図８１６を、特には言及しない場合であっても適宜参照しているものとする。
ここで解決しようとする課題は、前述のように、１２５ μｓｅｃ の期間において、ＰＬＣＰマルチフレーム中のビット数が、トレイラ長が１３ニブルの時に５５２４ビット、トレイラ長が１４ニブルの時に５５２８ビットとなり、一方、ＤＳ３ ペイロードによって伝送されるビット数が５５９２×８４／８５＝５５２６．２１１・・・となるため、ＰＬＣＰマルチフレームが送出されるときに、１３ニブル又は１４ニブルの２種類の長さをとり得るトレイラ長をどのような規則で選択したらよいか、というものである。特に、トレイラ長を表示するためにＣ１バイトのサイクルスタッフカウンタを使用するという前提がある場合に、Ｃ１バイトは３つのマルチフレーム周期でサイクリックに変化させられるが （図８１５参照） 、この場合に、３番目のマルチフレームのトレイラ長が１３ニブルであるパターンＰと、３番目のマルチフレームのトレイラ長が１４ニブルであるパターンＱとを、どのような規則で混在させたらよいかということが、ここで解決しようとする具体的な課題である。
上述の課題を解決する第１の構成について説明する。
まず、前述したように、トレイラのニブル数のパターンは、３番目のマルチフレームのトレイラ長が１３ニブルであるパターンＰにおいては１３→１４→１３のパターンになり、３番目のマルチフレームのトレイラ長が１４ニブルであるパターンＱにおいては１３→１４→１４のパターンになる。
ここで、パターンＰとパターンＱの混在比をａ：ｂとすると、トレイラ長が１３ニブルであるマルチフレームとトレイラ長が１４ニブルであるマルチフレームの混在比ｍ：ｎは、次式のようになる。
【数２】
ｍ：ｎ＝ （２ａ＋ｂ） ： （ａ＋２ｂ）
また、ｍとｎを使用すると、ＰＬＣＰマルチフレームの平均ビット数は、次式で表すことができる。
【数３】
（Ｍｍ＋Ｎｎ） ／ （ｍ＋ｎ）
ここで、Ｍはトレイラ長が１３ニブルであるマルチフレームのビット数であり、前述したようにＭ＝５５２４ビットである。また、Ｎはトレイラ長が１４ニブルであるマルチフレームのビット数であり、前述したようにＮ＝５５２８ビットである。
更に、前述したように、１２５ μｓｅｃ の期間においてＤＳ３ ペイロードによって伝送されるビット数をＸとすると、
【数４】
Ｘ＝５５９２×８４／８５ビット
である。
よって、このビット数ＸがＰＬＣＰマルチフレームの平均ビット数に等しくなればよいため、数３式と数４式から、次式が成立する。
【数５】
（Ｍｍ＋Ｎｎ） ／ （ｍ＋ｎ）＝Ｘ
この関係と数２式より、ａ：ｂは、次式で表すことができる。
【数６】
ａ：ｂ＝２９：５６
この数６式より、パターンＰとパターンＱの比率が２９：５６であれば、１２５ μｓｅｃ の期間においてＤＳ３ ペイロードによって伝送されるビット数とＰＬＣＰマルチフレームの平均ビット数が等しくなり、ＰＬＣＰマルチフレームを１２５ μｓｅｃ の期間におけるＤＳ３ ペイロードによって過不足なく伝送することができる。
ここで、上述の条件を満たすパターンＰとＱが混在する最小の周期は２９＋５６＝８５ ＰＬＣＰ マルチフレームであることを利用し、８５のＮ倍 （Ｎは１以上の整数） のＰＬＣＰマルチフレーム周期毎に、パターンＰを２９×Ｎ回、パターンＱを５６×Ｎ回送出するようにした構成が、図８２７及び図８２８に示されている。また、これらの構成に対応する動作説明図が図８２９に示されている。
パターンＰとＱのＰＬＣＰフレーム生成部１、２は、ＡＴＭ セル又はＬ２−ＰＤＵセルを、ＰＬＣＰペイロードに格納し、ＰＬＣＰヘッダ及びトレイラを付加することにより、ＰＬＣＰフレームを組み立てる。パターンＰ ＰＬＣＰ フレーム生成部１においては、ニブル数が１３、１４、１３の３周期で繰り返すトレイラが付加され、パターンＱ ＰＬＣＰ フレーム生成部２においては、ニブル数が１３、１４、１４の３周期で繰り返すトレイラが付加される。
図８２７の送出パターン選択部４に対応する図８２８に示される構成において、セレクタ２には、２９×Ｎ個の”０” 入力値と、５６×Ｎ個の”１” 入力値とからなる、合計で８５×Ｎ個の入力値が入力されている。そして、８５×Ｎ分周カウンタは、ＰＬＣＰマルチフレームの周期に同期して、セレクタ２に対して、それへ入力している８５×Ｎ個の入力値を順次サイクリックに選択させ、その入力値をパターン切替信号として図８２７に示されるセレクタ３に出力させる。
セレクタ３は、上述のパターン切替え信号に基づき、入力Ａ１、Ａ２を選択する。即ち、セレクタ３は、パターン切替え信号の値が、”０” の時はパターンＰを選択し、”１” の時はパターンＱを選択する。
ＤＳ３ インタフェース部５は、伝送速度４４．７３６ＭＨｚに同期して、ＰＬＣＰフレームをＤＳ３ ペイロードに挿入し、ＤＳ３ ヘッダを付加することにより、ＤＳ３ フレームを組み立てて送出する。
以上説明した図８２７及び図８２８からなる構成によって、図８２９に示されるように、セレクタ３から出力されるＰＬＣＰマルチフレームにおけるパターンＰとパターンＱの比率が２９：５６となるため、ＰＬＣＰマルチフレームを１２５ μｓｅｃ の期間におけるＤＳ３ ペイロードによって過不足なく伝送することができる。
次に、前述した課題を解決する第２の構成について説明する。
前述した数６式で規定されるパターンＰとパターンＱの比率２９：５６の関係において、パターンＰの比率２９から１を引くと、パターンＱの比率５６の１／２ になる。これを利用すると、パターンＰとパターンＱとが混在する周期を８５マルチフレームとすれば、送出されるＰＬＣＰマルチフレームのパターンを、以下に示されるように、同一の繰り返しパターン×２８回と、最後に付加される１つのパターンＰの組合せによって、数６式の条件を満足することができる。

＊全体で８５マルチフレーム周期となる。
以上の組合せによって、送信されるＰＬＣＰマルチフレームの偏差を小さくすることが可能となる。このような組合せを実現する構成が、図８２７及び図８３０に示されている。また、これらの構成に対応する動作説明図が図８３１に示されている。
図８２７の送出パターン選択部４に対応する図８３０に示される構成において、セレクタ２には、例えば上述の組合せ例３に対応して、２８組の”１０１” 入力値群と、１つの”０” 入力値とからなる、合計で８５個の入力値が入力されている。そして、８５分周カウンタは、ＰＬＣＰマルチフレームの周期に同期して、セレクタ２に対して、それへ入力している８５個の入力値を順次サイクリックに選択させ、その入力値をパターン切替信号として図８２７に示されるセレクタ３に出力させる。
以上説明した図８２７及び図８３０からなる構成によって、第１の構成の場合と同様に、図８３１に示されるように、セレクタ３から出力されるＰＬＣＰマルチフレームにおけるパターンＰとパターンＱの比率が２９：５６となるため、ＰＬＣＰマルチフレームを１２５ μｓｅｃ の期間におけるＤＳ３ ペイロードによって過不足なく伝送することができる。この場合特に、ＱＰＱというパターンが多く繰り返されることになるため、送信されるＰＬＣＰマルチフレームの偏差を小さくすることが可能となるのである。
次に、マルチキャスト機能を持つ交換機について説明する。
本実施例の交換機は、例えば、ＡＴＭ セルを交換するＡＴＭ 交換機を前提とする。ＡＴＭ 交換機においてマルチキャスト機能を実現するためには以下の機能が必要となる。
▲１▼ セルのコピー機能
▲２▼ ＶＰＩ／ＶＣＩ の付け替え機能
また、セルコピーを行う場合、以下の２つの処理が必要である。
▲１▼ スイッチ内部のコピー
▲２▼ 同一ラインにおけるコピー
図８３２は、上記ポイント・ツー・マルチポイント機能を実現するための交換機の構成を示す図であり、（ａ） はトランク方式、（ｂ） は入力部コピー方式、（ｃ） は内部コピー方式である。
（１） トランク方式：ポイント・ツー・マルチポイント接続用セル、すなわち、ソース端末から出力され、複数の加入者へ分配されるセルは、スイッチを通過した後にいったんトランク（たとえば、ＳＭＤＳでは、メッセージハンドラ）に入力させる。そして、トランク内でセルのコピーおよびＶＰＩ／ＶＣＩ の付け替え等を行い、それらセルを再度スイッチに転送し、複数の転送先加入者へ分配する。
（２） 入力部コピー方式：スイッチの前段に、セルをコピーするためのブロックを設け、ポイント・ツー・マルチポイント用のセルはそのブロックでコピーさせる。スイッチは、コピーされたセルを交換（接続）する機能のみを有する。
（３） 内部コピー方式：スイッチのＭＳＳＲ（マルチステージセルフルーティング）構成内でセルをコピーする。
なお、ポイント・ツー・マルチポイント接続用セルには、そのセルがポイント・ツー・マルチポイント接続であることを示す情報が設定されている。また、ポイント・ツー・マルチポイント接続用セルは、たとえば、そのセルのＶＰＩ／ＶＣＩ によって複数の転送先加入者がわかるようになっている。
図８３３は、図８３２に示す３つの方式の特徴を示す表である。
システムでサポートするポイント・ツー・マルチポイント接続の数が少ない場合（数１０〜１００）は、トランク方式が望ましい。また、システムでサポートするポイント・ツー・マルチポイント接続の数が多い場合（１００以上）は、入力部コピー方式または内部コピー方式がよい。この場合、ポイント・ツー・マルチポイント転送を要求するソースの数とセルの転送先加入者のライン数（チャネル数）が同じ程度であれば、入力部コピー方式がよく、それらの数がかけ離れていれば、内部コピー方式がよい。
ところが、交換綱として考えると、ソースと転送先加入者のラインのチャネル数に差がない場合においても、内部コピー方式がよい場合がある。すなわち、ポイント・ツー・マルチポイント接続を提供したとき、ソース側装置は複数のソースを提供しないですむが、使用帯域を考えると、綱としてはポイント・ツー・ポイント接続の場合を同じ使用帯域が占有されるので、入力コピー方式としても交換綱としての優位点がなくなる。このため．交換機内においても、ソースと加入者ライン数に差がある場合にも、ブロック（図８３２（ｂ） に示すコピー機能）を追加する必要のない内部コピー方式が有利になる。以上の理由により、特に、大規模システムにおいては、内部コピー方式が有利であることがわかる。
図８３４は、内部コピー方式を用いてポイント・ツー・マルチポイント接続を実現する構成を示す図である。
ポイント・ツー・マルチポイント接続を内部コピー方式で実現する場合、ビットマップを用いることが必要となるが、ＭＳＳＲでは、出方路数を６４本、集線比を４：１とすると．回線個別への出方路数は１６×４×６４＝４０９６となり、ビットマップで表示できる数を越えてしまう。このため、本実施例のマルチキャスト接続方式は、以下の構成とする。
▲１▼ ＭＳＳＲ１段目 ポイント・ツー・ポイント接続
▲２▼ ＭＳＳＲ２段目 ポイント・ツー・マルチポイント接続のためのビットマップ
▲３▼ ＭＳＳＲ３段目 ポイント・ツー・マルチポイント接続のためのビットマップ
▲４▼ ＤＭＵＸ部 ＶＰＩ／ＶＣＩ のデコードによるビットマップ
ポイント・ツー・マルチポイント接続の場合のビットマップに使用されるビット数は以下の通りである。
▲１▼ ＭＳＳＲ１段目 ３ビット（たとえば、８×８スイッチの場合）
▲２▼ ＭＳＳＲ２段目 ８ビット
▲３▼ ＭＳＳＲ３段目 ８×８ビット
上記ビットマップに使用する各ビットは、交換機内において各セルに付加されるタグ領域に書き込まれる。上述の場合、タグ領域としては９オクテットが必要になるが、交換機内のタグ領域の大きさは、交換機毎に自由に設定できるので、タグ情報を９オクテットとして各セル長を６４オクテットとすれば上記ビットマップを実現できる。セル長を長くした場合には、交換機内の処理に利用するクロック速度を高くすればよい。たとえば、通常、５４オクテットのセルを扱うものとすると、クロック速度を（６４／５４）倍にすればよい。
図８３５は、セル長を伸ばすことなく上記ビットマップを実現する方式を説明する図である。
この場合、図８３４の構成においてＭＳＳＲ３段目で行っていたビットマップを外部トランク２で行う。すなわち、スイッチ１に入力されたポイント・ツー・マルチポイント接続用のセルは、いったんトランク２に入力し、そこでスイッチ１内のＭＳＳＲ３段目に対する接続数のみをコピーする。トランク２の出力部には、ＶＣＣＴ３が設けられており、コピーされた各セルに８ビットのビットマップを付加してスイッチ１へ転送する。この機能により、セル長を伸ばすことなく、ポイント・ツー・マルチポイントのためのビットマップを実現出来る。
図８３６は、ＶＰＩ／ＶＣＩ デコード回路を示す図である。同図に示すＶＰＩ／ＶＣＩ デコード回路は、たとえば、図８３４のＤＭＵＸ部に設けられる。
ＶＰＩ／ＶＣＩ デコード回路内に設けられるテーブル１は、入力セルのＶＰＩ／ＶＣＩ をアドレスとして検索され、取り出されるデータは、１６×４＝６４ビットのビットマップである。
Ｃビットチェック部２は、入力セルのタグ情報内の所定位置に設定されているビット（Ｃビット）を取り出し、その値が”１”であったときに、上記入力セルがポイント・ツー・マルチポイント接続用セルであると判断する。Ｃビットチェック部２の判断結果は、プロセッサに通知され、テーブル１を検索するときに使用される。
同一ライン上でのポイント・ツー・マルチポイント接続について説明する。同一ライン上での処理としては、以下の２つの機能が必要である。
▲１▼ 同一ライン上でのコピー機能としてのＶＰＩ／ＶＣＩ デコード機能
▲２▼ 出力側でのＶＰＩ／ＶＣＩ の付け替え機能
出力側でＶＰＩ／ＶＣＩ の付け替えを行うためには、ＶＣＣＴ（ＶＰＩ／ＶＣＩ 変換テーブル）が必要になる。ＶＣＣＴは、ポイント・ツー・ポイント接続であっても、ポイント・ツー・マルチポイント接続であっても必要である。このＶＣＣＴは、セルに設定されているＶＰＩ／ＶＣＩ をキーとして所定の情報（出力ＶＰＩ／ＶＣＩ など）を取り出すためのテーブルであるので、すべてのＶＰＩ／ＶＣＩ に対して情報を設定しようとすると、ＶＰＩ／ＶＣＩ のビット数がたとえば２４ビットであるとすると、２^２４個の情報を設定するためのメモリが必要になる。このような規模のメモリを設けることは非現実である。このため、本実施例の交換機では、以下のような構成としている。
入力側では、入力セルのＶＰＩ／ＶＣＩ を付け替える処理とタグ情報を付与する処理を行う。このとき、新たに付けられるＶＰＩ／ＶＣＩ は、出力ラインおよび各ライン上でパスを識別できればよく、すべての可能なＶＰＩ／ＶＣＩ を識別する必要はない。したがって、入力側で付けるＶＰＩ／ＶＣＩ としては、ＶＰＩ／ＶＣＩ ビットよりもはるかに少ないビット数のアドレス値を用いる。そして、出力側においてこのアドレス値をキーとして実際のＶＰＩ／ＶＣＩ を取り出す構成とする。このように、交換機内では、縮退させたＶＰＩ／ＶＣＩ を用いることによってメモリ量を小さくしている。
図８３７は、ポイント・ツー・マルチポイント接続の構成図である。
以下の説明では、交換機へ入力されたセルが有するＶＰＩ／ＶＣＩ をＩＶＰＩ／ＶＣＩ とする。また、交換機内で使用されるＶＰＩ／ＶＣＩ をＳＶＰＩ／ＶＣＩ とする。さらに、交換機から出力されるセルに設定するＶＰＩ／ＶＣＩ をＯＶＰＩ／ＶＣＩ とする。
ポイント・ツー・ポイント接続が指定されているＶＰＩ／ＶＣＩ に対しては、以下の設定を行う。すなわち、入力セルが有するＩＶＰＩ／ＶＣＩ に対するパス設定として、入力部ＶＣＣＴ（ＩＶＣＣ）１には、各ＩＶＰＩ／ＶＣＩ に対して、ＳＶＰＩ／ＶＣＩ 、タグ情報、およびポイント・ツー・ポイント接続であることを示す情報（Ｃビットに”０” を設定）を設定する。出力部ＶＣＣＴ（ＯＶＣＣ）２には、各ＳＶＰＩ／ＶＣＩ に対してＯＶＰＩ／ＶＣＩ を設定しておく。デコードテーブル３には、何も設定しない。
ポイント・ツー・マルチポイント接続の場合は、入力部ＶＣＣＴ（ＩＶＣＣ）１には、各ＩＶＰＩ／ＶＣＩ に対して、ＳＶＰＩ／ＶＣＩ 、タグ情報、およびポイント・ツー・マルチポイント接続であることを示す情報（Ｃビットに”１” を設定）を設定する。デコードテーブル３には、各ＳＶＰＩ／ＶＣＩ に対して、ＤＭＵＸ部４におけるビットマップを設定する。このビットマップは、複数の出力部ＶＣＣＴ（ＯＶＣＣ）２のうちの１つまたは複数の出力部ＶＣＣＴ（ＯＶＣＣ）２を指定することができる。出力部ＶＣＣＴ（ＯＶＣＣ）２には、各ＳＶＰＩ／ＶＣＩ に対してライン毎のコピー数及びＯＶＰＩ／ＶＣＩ を設定する。
図８３８は、各出力ラインに対して設けられるバッファおよび出力部ＶＣＣＴの構成図である。
同図に示す構成において、ポイント・ツー・マルチポイント接続用セルのためのコピー処理は、バッファを用いて行い、ＶＰＩ／ＶＣＩ の付け替え処理は、ポイント・ツー・ポイント接続のために設けられているテーブルを利用する。このような構成により、ハードウェア構成を小さくすることができる。
ＤＭＵＸ４から出力されたセルを受信すると、そのセルのタグ情報の所定位置に設定されているＣビットが参照される。Ｃビットが”０” であれば、ポイント・ツー・ポイント接続であるとみなす。この場合、タグ情報内に設定されているライン番号が自己の出力部ＶＣＣＴの番号を示していれば、そのセルをバッファ１の所定クラス（たとえば、０）に書き込む。
一方、Ｃビットが”１” であれば、ポイント・ツー・マルチポイント接続とみなす。この場合、図８３７に示すデコードテーブル３において設定されたビットマップを参照し、自己の出力部ＶＣＣＴの番号（ライン番号）が指定されていれば、そのセルをバッファ１に書き込む。このとき、セルは、そのセルのタグ情報に設定されているクラス識別情報に従って、クラス０〜３のうちの１つ以上のクラスに書き込まれる。
バッファ１からのセル読出し処理は、パスの設定時に交換機を管理するソフトウェアによって設定された情報に従う。そのソフトウェアは、以下の情報を設定する。
▲１▼ 各クラスに対して割り当てる帯域（ＤＭＵＸコントローラのスケジューラの内容）
▲２▼ 出力部ＶＣＣＴのテーブルの内容（ポイント・ツー・ポイント接続の場合、Ｓ ＶＰＩ／ＶＣＩ に対するＯＶＰＩ／ＶＣＩ ；ポイント・ツー・マルチポイント接続の場合は、ＳＶＰＩ／ＶＣＩ に対して、コピー数、パスを確保するためのＳＶＰＩ／ＶＣＩ の値、ＯＶＰＩ／ＶＣＩ ）
図８３９は、上記ソフト設定に基づいてファームウェアが設定する出力部ＶＣＣＴの内容をまとめた表である。
ポイント・ツー・ポイント接続の場合、Ｅ−Ｆ ビットの設定を”１” とする。ポイント・ツー・マルチポイント接続の場合は、まず、ＳＶＰＩ／ＶＣＩ に対して、複数の転送先に対応する複数のＯＶＰＩ／ＶＣＩ の中の１つのＯＶＰＩ／ＶＣＩ を設定する。また、そのＯＶＰＩ／ＶＣＩ のパスを確保するためのＳＶＰＩ／ＶＣＩ の値を、順次Ｑ−ＡＤＤに設定するとともに．そのＳＶＰＩ／ＶＣＩ に対応するアドレスにＯＶＰＩ／ＶＣＩ を設定する。最後のアドレスに対しては、Ｅ−Ｆ ビットを”１” とするが、それ以外の場合は、Ｅ−Ｆ ビットを”０” とする。
図８４０は、出力ＶＰＩ／ＶＣＩ の設定を行ったテーブルの例である。
同図に示す例では、同一ライン上において４本のパス（転送先１〜４）に対してマルチキャスト転送を行う場合であり、ＳＶＰＩ／ＶＣＩ の値が”ａ” 、ＯＶＰＩ／ＶＣＩ の値”ｂ０”〜”ｂ３”、各パスに対して割り当てられている帯域をそれぞれ”ｃ０”〜”ｃ３”としている。
図８４１は、出力部ＶＣＣＴの処理を説明するフローチャートである。出力部ＶＣＣＴでは、各セルに付加されているタグ情報およびＶＰＩ／ＶＣＩ 等を抽出し、さらに図８４０に示すテーブルを参照してセルコピーを行い、そのコピーされた各セルに対してそれぞれ対応する出力ＶＰＩ／ＶＣＩ を書き込む。
ＱＣＰ バッファのクラス０〜３の中から次にセルを読み出すクラス番号（ｉとする）を決め、そのクラス番号に対応する「Ｑ−アドレス」および「Ｅ−Ｆ ビット」をクラス処理メモリから読み出すとともに、ＱＣＰ バッファのクラスｉからセルを読み出す。（ステップＳ１〜Ｓ３）
「Ｅ−Ｆ ビット」が”０” であれば、上記ステップＳ３において読み出したセルのＳＶＰＩ／ＶＣＩ をクラス処理メモリから読み出した「Ｑ−アドレス」とする。（ステップＳ４，Ｓ５）
ＳＶＰＩ／ＶＣＩ をアドレスとして出力部ＶＣＣＴから「ＯＶＰＩ／ＶＣＩ 」、「Ｑ−アドレス」および「Ｅ−Ｆ ビット」を読み出す。たとえば、図８４０に示す例においては、転送先２へのセルの場合、”ｃ０”をアドレスとして、”ｂ１”、”ｃ１”および”０” を取り出す。（ステップＳ６）
上記ステップＳ６において読み出した「ＯＶＰＩ／ＶＣＩ 」をセルに書き込んで出力するとともに、「Ｑ−アドレス」および「Ｅ−Ｆ ビット」をクラス処理メモリに書き込む。（ステップＳ７，Ｓ８）
「Ｅ−Ｆ ビット」が”１” になるまで、上記ステップＳ１〜Ｓ８の処理を繰り返して実行する。そして、「Ｅ−Ｆ ビット」が”１” になると、クラスｉに関するバッファアドレスなどを解放する。図８４０に示す例においては、送信先４へのセルを出力するまで上記ステップＳ１〜Ｓ８の処理が繰り返される。（ステップＳ９，Ｓ１０）
ところで、スイッチのＭＳＳＲを構成するセルフルーティングモジュール（ＳＲＭ ）では、スイッチに入力されるセルのＶＰＩ／ＶＣＩ によりパスを識別する。そして、スイッチ内のルーティングは、セルに付加されるタグ情報に従ってパス単位で行われる。このため、スイッチ（ＳＲＭ ）の入口では、セルに設定されているＶＰＩ／ＶＣＩ によりそのセルのスイッチ内におけるルーティングを指定する情報を取り出し、その取り出したルーティング情報をタグ情報としてセルに付加する機能が必要になる。また、スイッチング処理に際しては、入力セルに設定されているＶＰＩ／ＶＣＩ を出力用ＶＰＩ／ＶＣＩ に付け替える機能も必要である。
ＭＳＳＲ構成のスイッチにおいて、上述のような機能（ＶＣＣＴ）をＳＲＭ 毎に設ける方式も考えられる。ところが、ＶＰＩ／ＶＣＩ のビット数は、ネットワーク・ネットワーク・インタフェイスＮＮＩ で２８ビット、ユーザ・ネットワーク・インタフェイスＵＮＩ で２４ビットであり、これらのすべてのＶＰＩ／ＶＣＩ に対するタグ情報および出力用ＶＰＩ／ＶＣＩ を設定するような大きなテーブル（メモリ）を複数個設けることはハードウェア規模が大きくなり望ましくない。
このため、上記機能を実現するＶＣＩ 変換テーブル（ＶＣＣＴ）は、スイッチの入口に１つ設け、このＶＣＣＴを用いて、タグを付加する処理およびＶＰＩ／ＶＣＩ を書き換える処理を行う。
図８４２は、スイッチの入口にＶＣＣＴを設けた交換システムの構成図である。
ＶＣＣＴにおいて、ＶＰＩ／ＶＣＩ をそのまま用いてテーブル検索を行うとすると、上述したように、ＶＰＩ／ＶＣＩ は２８ビットまたは２４ビットであり、これらのすべてのＶＰＩ／ＶＣＩ に対するタグ情報および出力用ＶＰＩ／ＶＣＩ を設定するためには、２^２８または２^２４アドレスを持ったメモリ（ＶＣＣ Ｔａｂｌｅ ）が必要になる。このような膨大なメモリは、ハードウェア規模が大きく望ましくない。また、ＵＰＣ／ＮＰＣ （使用量パラメータコントロール／ネットワークパラメータコントロール）においても同様にＶＰＩ／ＶＣＩ を用いた検索が行われるので、ＶＰＩ／ＶＣＩ をそのまま用いたテーブル検索方式では、メモリ（ＵＰＣ Ｔａｂｌｅ ）が巨大になり好ましくない。
このため、本実施例の交換システムでは、交換機内において、ＶＰＩ／ＶＣＩ を少ないビット数のメモリ検索用アドレスに変換（縮退）する機能を持たせている。また、ポイント・ツー・マルチポイント接続では、スイッチ内でセルコピーを行うので、各出力ラインに対してＶＣＣＴが必要になる。
図８４３は、本実施例の交換システムの構成図である。
同図に示すように、入力セルのＶＰＩ／ＶＣＩ （ＩＶＰＩ／ＶＣＩ ）をメモリ検索用アドレスとして用いられる交換機内ＶＰＩ／ＶＣＩ （ＳＶＰＩ／ＶＣＩ ）に変換するＩＶＰＩ／ＶＣＩ 変換部１を交換機への入口（ＵＰＣ 、タグ付与部の前段）に設けている。また、交換機の出力部にＳＶＰＩ／ＶＣＩ を出力ＶＰＩ／ＶＣＩ （０ＶＰＩ／ＶＣＩ ）に変換するＳＶＰＩ／ＶＣＩ 変換部２を設けている。
ＡＴＭ 通信サービスにおいては、ＶＰサービスとＶＣサービスが提供されている。ＶＰサービスは、複数の仮想チャネルＶＣを収容する仮想パスＶＰ単位でデータ転送を行う。このため、ＶＰサービスでは、ＶＣＩ を用いることなくＶＰＩ のみで通信路を識別することができる。このことを利用すれば、ＶＣＣＴの構成をより小型化できる。
まず、各セルのタグ情報として、ＶＰサービスまたはＶＣサービスのいずれであるのかを示すサービス識別情報を設定する。交換機では、ＶＰサービスのためのテーブルおよびＶＣサービスのためのテーブルを設ける。ＶＰサービスのためのテーブルには、入力ＶＰＩ に対して出力ＶＰＩ を設定してあり、ＶＣサービスのためのテーブルには、入力ＶＰＩ／ＶＣＩ に対して出力ＶＰＩ／ＶＣＩ を設定してある。そして、交換機にセルが入力すると、そのセルのサービス識別情報によってサービス形態を認識し、いずれか一方のテーブルを用いてＶＰＩ／ＶＣＩ 変換を行う。これらの処理は、ＩＶＰＩ／ＶＣＩ 変換部１で行われる。
また、スイッチを通過したセルは、ＳＶＰＩ／ＶＣＩ 変換部２において、サービス識別情報によってサービス形態を認識する。また、ＳＶＰＩ／ＶＣＩ 変換部２が参照するＯＶＰＩ／ＶＣＩ テーブル３は、ＶＰサービスのためのテーブルおよびＶＣサービスのためのテーブルから構成されている。そして、サービス形態によって一方のテーブルがアクセスされる。
上記構成のように、ＶＰサービスのためのテーブルとＶＣサービスのためのテーブルとを個別に設ける構成とすれば、ＶＰサービスのためのテーブルはその規模が小さいので、ハードウェア量を減らすことが出来る。
このように、ＶＰＩ／ＶＣＩ を縮退させる方法として種々の方法があるが、ＶＰＩ／ＶＣＩ の使用ビット数を制限する方法では、システム運用上問題が発生することが考えられる。このため、ＶＰＩ／ＶＣＩ をそのまま使用し、同時設定パス数を制限することによってメモリを小型化する構成も考えられる。
以上説明したように、本実施例の交換機においては、外部装置を設けることなくポイント・ツー・マルチポイント接続を実現出来る。
次に説明する実施例は、交換機内においてセルと平行にポイント・ツー・マルチポイント接続に必要な情報を転送する方式である。
上述したように、ポイント・ツー・マルチポイント接続を実現するためには、セルをコピーする機能と、そのコピーされたセルのＶＰＩ／ＶＣＩ を付け替える機能が必要になる。そして、これらの機能は、セル単位で処理される。
図８４４は、スイッチ内でのセルのフォーマットを示す図である。同図に示すように、セルは、スイッチ内において、タグ情報、ヘッダ、およびペイロードから構成され、８ビットパラレル形式で処理される。タグ情報は、交換機内のルーティング情報などを含み、交換機への入口において各セルのＶＰＩ／ＶＣＩ に従って付加される。スイッチ内では、セルの制御（ルーティング制御、コピー指示など）は、このタグ情報のみが関与する。本実施例の方式では、交換機内において、上記構成のセルと平行にポイント・ツー・マルチポイント接続のための制御情報を転送し、９ビットパラレル形式で処理を行うものである。
図８４５は、本実施例の交換機の構成図である。
ＵＮＩ／ＮＮＩ （ユーザ・ネットワーク・インタフェイスまたはネットワーク・ネットワーク・インタフェイス）を介して転送されるセルは、各回線毎に設けられているラインインタフェイス部１において終端される。ＶＰＩ／ＶＣＩ 変換部（ＶＣＣＴ）２は、入力セルのＶＰＩ／ＶＣＩ を書き換える。多重部ＭＵＸ ３は、複数の回線から入力されたセルを多重する。スイッチ４は、８×８構成のバッファ型スイッチである。分離部ＤＭＵＸ５は、スイッチ４から出力されたセルを所定のラインインタフェイス部１に分配する。
図８４６は、ポイント・ツー・マルチポイント接続のための制御情報の構成例を示す図である。
ポイント・ツー・マルチポイント接続用制御情報は、スイッチング用ビットマッププ、ＤＭＵＸ用ビットマップ、加入者ＩＤを有する。スイッチング用ビットマップは、スイッチが８×８構成であるので、８ビットの情報である。また、ＤＭＵＸ用ビットマップは、ここでは、分離部ＤＭＵＸ５によって分配されるライン数が１６であることを想定しており、１６ビットが割り当てられている。さらに、加入者ＩＤは、転送先加入者を識別する情報であり、８ビットが割り当てられている。
上記構成のポイント・ツー・マルチポイント接続用制御情報は、入力セルのヘッダに格納されているＶＰＩ／ＶＣＩ に対応づけられてＶＰＩ／ＶＣＩ 変換部（ＶＣＣＴ）２に設定されている。この設定は、呼の設定時に行われる。ポイント・ツー・ポイント接続の場合は、設定しなくてもよい。そして、ＶＰＩ／ＶＣＩ 変換部（ＶＣＣＴ）２は、入力セルにタグ情報を付加してスイッチへ転送するときに、そのセルに平行にポイント・ツー・マルチポイント接続用制御情報を転送する。セルとポイント・ツー・マルチポイント接続用制御情報との間では同期が確立されており、９ビットパラレル形式で転送される。
本実施例のポイント・ツー・マルチポイント接続では、大きく分けて以下の２つの機能を有する、
▲１▼ スイッチ部およびＤＭＵＸ部でのコピー機能
▲２▼ ラインインタフェイス部でのコピー機能およびＶＰＩ／ＶＣＩ 付替え機能
まず、スイッチ部でのコピー機能について説明する。セルが交換機に入力されると、図８４５に示すＶＰＩ／ＶＣＩ 変換部（ＶＣＣＴ）２においてタグ情報が付加されるが、このタグ情報の中には、そのセルがポイント・ツー・ポイント接続用セルであるのか、ポイント・ツー・マルチポイント接続用セルであるのかを示す情報がＣビット情報として設定されている。このＣビット情報が”０” であれば、ポイント・ツー・ポイント接続であるとみなし、交換機内でセルに付加されるタグ情報内に設定されているルーティング情報に従ってセルは処理される。
図８４７（ａ） は、スイッチのバッファ構成を示す図であり、図８４７（ｂ） は、ポイント・ツー・マルチポイント接続用制御情報内のスイッチング用ビットマップの例である。
Ｃビット情報が”１” であれば、ポイント・ツー・マルチポイント接続であるとみなし、交換機内でセルに平行に転送されるポイント・ツー・マルチポイント接続用制御情報が参照される。スイッチ部では、スイッチング用ビットマップが参照される。ここで、上記Ｃビット情報が”１” に設定されているセルが入力ハイウェイ１からスイッチに入力し、そのときのスイッチング用ビットマップが図８４７（ｂ） に示す状態であるとする。この場合、セルはバッファ１２、１３、１５、１６に書き込まれる。したがって、入力ハイウェイ１から入力されたセルは、出力ハイウェイ２、３、５、６へ出力される。このようにして、スイッチ部においてセルコピー機能が実現される。なお、ＤＭＵＸ部におけるコピー機能も同じ原理である。
次に、ラインインタフェイス部でのコピー機能およびＶＰＩ／ＶＣＩ 付替え機能について説明する。
ラインインタフェイス部１は、Ｃビットが”１” であるセルを受信すると、ポイント・ツー・マルチポイント接続であるとみなし、ポイント・ツー・マルチポイント接続用制御情報内の加入者ＩＤを取り出す。ラインインタフェイス部１には加入者ＩＤをキーとして検索するテーブルが設けられている。このテーブルには加入者ＩＤに対して、セルコピー数およびそのコピーによって生成される各セルに付与するＶＰＩ／ＶＣＩ を設定してある。そして、ラインインタフェイス部１は、上記取り出した加入者ＩＤを用いてテーブルをアクセスし、コピー処理およびＶＰＩ／ＶＣＩ 付替え処理を行う。
ポイント・ツー・マルチポイント接続に係わる交換機のソフトウェアの処理を示す。交換機のソフトウェアは、パスの設定要求（呼の設定要求）に際して、ポイント・ツー・マルチポイント接続要求を受けると、図８４５に示すＶＰＩ／ＶＣＩ 変換部（ＶＣＣＴ）２において、そのパスに対して割り当てるＶＰＩ／ＶＣＩ に対応づけてＣビットを”１” に設定する。また、上記パスの設定において転送先加入者ＩＤが指定されるので、交換機のソフトウェアは、その指定に従ってコピー数およびそのコピーによって生成される各セルに設定するＶＰＩ／ＶＣＩ をラインインタフェイス部１が有するテーブルに書き込む。
交換機にセルが入力されると、上記交換機のソフトウェアによって設定された情報に従って上述のハードウェアがポイント・ツー・マルチポイント接続を実行する。
上記構成により、スイッチの外部にセルコピーなどを行う装置を設けることなく、スイッチ内部でポイント・ツー・マルチポイント接続を実現できる。また、交換機内で、ポイント・ツー・マルチポイント制御用情報をタグ情報としてではなく、セルに平行に転送するので、スループットが低下することもない。
図８４８は、本発明に関連する他の特徴的構成を示す図である。同図では、発信端末１が、ＡＴＭ 交換機２を介して送信先端末４ー１〜４ー５へデータをマルチキャスト転送する例を示している。
発信端末１は、マルチキャスト接続を行う場合、転送データ（以下、セルとする）をマルチキャスト装置６へ転送する。すなわち、発信端末１は、送信先アドレスをマルチキャスト装置６としてセルをＡＴＭ 交換機２へ送出する。ＡＴＭ 交換機２は、その送信先アドレスに従ってパス５を設定し、そのパス５を介してセルをマルチキャスト装置６へ転送する。このとき、発信端末１とマルチキャスト装置６との間の伝送路、すなわち回線３およびパス５では、１：１接続と同じ通信状態である。
マルチキャスト装置６は、発信端末１が送出したセルを受信すると、まず、そのセルを送信先端末４ー１へ転送する。すなわち、マルチキャスト装置６は、上記セルの送信先アドレスを送信先端末４ー１としてそのセルをＡＴＭ 交換機２へ送出する。ＡＴＭ 交換機２は、その送信先アドレスに従ってパス７ー１を設定し、そのパス７ー１を介してセルを送信先端末４ー１へ転送する。
つづいて、マルチキャスト装置６は、同様に、発信端末１が送出したセルを、順番に送信先端末４ー２〜４ー５へ転送する。このとき、ＡＴＭ 交換機２内では、それぞれパス７ー２〜７ー５が設定される。
マルチキャスト装置６は、交換局内に設けられ、ユーザからのマルチキャストサービス要求ごとに転送先情報等が設定される。複数のマルチキャストサービスを処理する。
マルチキャスト装置６は、上述のように、コピー機能を有し、Ｎ個の送信先端末（図８４８では、５端末）にそれらコピーされたセルを分配するときに、そのセル転送を１送信先端末ごとに順次行う。このため、ＡＴＭ 交換機２において占有されるリソース量は、１：１接続の場合と同じである。
図８４９は、本実施例のマルチキャスト接続をビデオ配信サービスに適用した例である。同図では、ビデオサーバ１１に格納されているビデオデータを加入者端末２０ー１〜２０ー３へ配信する例を示している。
コントローラ１２は、ビデオを制御するとともにビデオ信号をＢ−ＩＳＤＮアダプタ１３へ転送する。Ｂ−ＩＳＤＮアダプタ１３は、コントローラ１２から転送されるビデオ信号を、加入者線インタフェイス１４のプロトコルに従ってネットワークインタフェイス装置１５に渡す。
ネットワークインタフェイス装置１５は、ビデオ信号を含む転送データを交換機１６の処理形式のデータに変換する。ここでは、交換機１６をＡＴＭ 交換機として説明する。この場合、ネットワークインタフェイス装置１５は、ビデオ信号を含む転送データをＡＴＭ セルに変換する。そして、ネットワークインタフェイス装置１５は、転送先アドレスとしてマルチキャスト装置３０を示すＶＰＩ／ＶＣＩ を各セルに設定し、それらセルを交換機１６へ送出する。マルチキャスト装置３０を示すＶＰＩ／ＶＣＩ は、後述説明するように、コントローラ２７から通知される。
交換機１６は、上記セルを受信すると、そのセルに設定されているＶＰＩ／ＶＣＩ に従って、ネットワークインタフェイス装置１５とマルチキャスト装置３０との間を接続するパス１７を設定し、そのパス１７を介してセルを転送する。
図８５０は、マルチキャスト装置３０の構成図である。
ＶＰＩ／ＶＣＩ 変換テーブル３１は、マルチキャスト接続を要求する呼の設定時に書き込まれる。たとえば、ビデオサーバ１１に格納されているビデオデータを加入者端末２０ー１〜２０ー３へマルチキャスト配信するような呼の接続要求があった場合は、まず、コントローラ２７が、ネットワークインタフェイス装置１５とマルチキャスト装置３０との間を接続するパス（パス１７）を指定するＶＰＩ／ＶＣＩ （ＶＰＩ／ＶＣＩ １７）求める。そして、コントローラ２７は、このＶＰＩ／ＶＣＩ １７をネットワークインタフェイス装置１５に通知するとともに、ＶＰＩ／ＶＣＩ 変換テーブル３１上にＶＰＩ／ＶＣＩ １７のための領域を確保する。
つづいて、コントローラ２７は、マルチキャスト装置３０とネットワークインタフェイス装置２３ー１〜２３ー３との間を接続するパス（パス２２ー１，２２ー２，２２ー３）を指定するＶＰＩ／ＶＣＩ （ＶＰＩ／ＶＣＩ １，ＶＰＩ／ＶＣＩ ２，ＶＰＩ／ＶＣＩ ３）求める。そして、ＶＰＩ／ＶＣＩ 変換テーブル３１上にＶＰＩ／ＶＣＩ １７のための確保した領域にそれらＶＰＩ／ＶＣＩ １〜３を書き込む。
マルチキャスト装置３０がセルを受信したときの動作を説明する。ネットワークインタフェイス装置１５から交換機１６を介して転送されてきたセルは、いったん受信部３２に格納される。制御部３３は、受信部３２に格納されているセルに設定されているＶＰＩ／ＶＣＩ を用いてＶＰＩ／ＶＣＩ 変換テーブル３１を検索する。ここでは、入力セルに設定されているＶＰＩ／ＶＣＩ がＶＰＩ／ＶＣＩ １７であるので、出力用ＶＰＩ／ＶＣＩ としてＶＰＩ／ＶＣＩ １，ＶＰＩ／ＶＣＩ ２，ＶＰＩ／ＶＣＩ ３が取り出される。これらの出力用ＶＰＩ／ＶＣＩ は、ＶＰＩ／ＶＣＩ 付与部３４に渡される。また、制御部３３は、上記取り出したＶＰＩ／ＶＣＩ から、送信先加入者数を認識する。
つづいて、コピー部３５は、制御部３３からの指示に従って受信部３２に格納されているセルをコピーして出力バッファ３６に書き込む。このとき、ＶＰＩ／ＶＣＩ 付与部３４は、コピー部３５においてコピーされたセルに「ＶＰＩ／ＶＣＩ １」を設定する。さらに、コピー部３５において、受信部３２に格納されているセルが２つコピーされ、それらのセルにはそれぞれ「ＶＰＩ／ＶＣＩ ２」および「ＶＰＩ／ＶＣＩ ３」が設定されて出力バッファ３６に書き込まれる。
制御部３３は、まず「ＶＰＩ／ＶＣＩ １」が設定されているセルを交換機２１へ転送する。交換機２１は、セルフルーティングモジュールから構成されるＡＴＭ 交換機であり、このセルを受信すると、マルチキャスト装置３０とネットワークインタフェイス装置２３ー１との間を接続するパス２２ー１を確立する。したがって、ビデオサーバ１１から読み出されたビデオデータは、パス２２ー１を介してネットワークインタフェイス装置２３ー１へ転送される。そして、ネットワークインタフェイス装置２３ー１が受信したデータは、Ｂ−ＩＳＤＮアダプタ２４、コントローラ２５を介して加入者端末２０ー１に転送される。
制御部３３は、同様に、「ＶＰＩ／ＶＣＩ ２」および「ＶＰＩ／ＶＣＩ ３」が設定されているセルを次々と交換機２１へ転送する。交換機２１は、それらのセルを受信すると、ＶＰＩ／ＶＣＩ 値に従ってパス２２ー２および２２ー３を確立する。そして、「ＶＰＩ／ＶＣＩ ２」および「ＶＰＩ／ＶＣＩ ３」が設定されているセルは、それぞれパス２２ー２および２２ー３を介して転送され、加入者端末２０ー２および２０ー３へ到達する。
ところで、コントローラ２７は、ＣＡＣ （Ｃｏｎｎｅｃｔｉｏｎ Ａｄｍｉｓｓｉｏｎ Ｃｏｎｔｒｏｌ：コネクション受付制御）機能により、交換機１６および２１の使用状態を認識している。制御３３は、コントローラ２７から交換機１６および２１の使用状態に関する通知を受ける。交換機２１が輻輳状態であれば、制御部３３は、出力バッファ３６からのセル読出し処理を停止する。このような構成とすると、交換機２１の輻輳状態が継続した場合には、出力バッファ部３６においてセル廃棄が発生する可能性があるが、交換機全体の輻輳状態を早く回復させることができる。
以上説明したように、上記構成のマルチキャスト接続方式によれば、データ送信元では送信先の数とは無関係に１：１接続と同じデータ量のみを送出すればよいので、送信元端末の負担が減るとともに、送信元端末と交換機との間の回線および交換機内の使用率が低下する。したがって、この構成によって未使用状態となるハードウェア資源（上記回線および交換機）を他のサービスに割り当てることができる。
また、従来の交換機を用いてマルチキャスト接続サービスを行う場合には、上記マルチキャスト装置を設けるのみで実現可能である。ＡＴＭ 交換機は、ハードウェア構成への依存度が高いので、交換機自体の設計変更なしでマルチキャスト接続サービスを実現できることは大きなメリットである。
図８５１は、交換機備付けの多者通話トランクを用いて多者通話を行うときのシステム構成図である。
集線装置１に収容される加入者Ａ、集線装置２に収容される加入者ＢおよびＣが３者通話を行う。この３者通話は、音声および画像を用いたテレビ電話会議である。集線装置１および２は、それぞれホスト交換機３に接続されている。ホスト交換機３は、セルフルーティングスイッチ構成のＡＴＭ 交換機であり、各セルのＶＰＩ／ＶＣＩ に従ってパスが設定される。多者通話トランク４は、たとえば交換局内においてホスト交換機３に接続され、各加入者からセル形式で転送されてきた画像・音声データをそのセルのＶＰＩ／ＶＣＩ に基づいて編集・合成する。そして、転送先の加入者を示すＶＰＩ／ＶＣＩ を設定したセルに編集・合成したデータを乗せてホスト交換機３に送出する。この多者通話トランク４は、１つの多者通話ごとに１つ使用される。
加入者Ａと多者通話トランク４との間は、ＶＰＩ／ＶＣＩ ＝”ｘａ”によって指定される双方向仮想パス５によって接続されている。また、加入者ＢおよびＣと多者通話トランク４との間は、それぞれＶＰＩ／ＶＣＩ ＝”ｘｂ”およびＶＰＩ／ＶＣＩ ＝”ｘｃ”によって指定される双方向仮想パス６および７によって接続されている。
上記構成において、加入者Ａ，Ｂ，Ｃが３者通話を行うときには、各加入者からの送信データはいったん多者通話トランク４へ転送され、多者通話トランク４において編集された後に転送先加入者へ送られる。このように、上記構成のシステムでは、交換機側の機能により多者通話サービスが提供される。
図８５２は、加入者回線上の多端子端末を用いて多者通話を行うときのシステム構成図である。
図８５２に示すシステムでは、加入者Ａ，Ｂ，Ｃが３者通話を行うとき、多端子端末１１を利用する。多端子端末１１は、加入者回線を介して集線装置１に収容されている。加入者Ａと多端子端末１１との間は、ＶＰＩ／ＶＣＩ ＝”ｙｄ”によって指定される双方向仮想パス１２によって接続されている。また、加入者ＢおよびＣと多端子端末１１との間は、それぞれＶＰＩ／ＶＣＩ ＝”ｙｅ”およびＶＰＩ／ＶＣＩ ＝”ｙｆ”によって指定される双方向仮想パス１３および１４によって接続されている。
多端子端末１１は、複数のＶＰＩ／ＶＣＩ によって指定される複数の仮想パスを介して転送されるデータを同時に処理することができ、各加入者からセル形式で転送されてきた画像・音声データをそのセルのＶＰＩ／ＶＣＩ に基づいて編集・合成する。そして、転送先の加入者を示すＶＰＩ／ＶＣＩ を設定したセルに編集・合成したデータを乗せてホスト交換機３に送出する。このように、上記構成のシステムでは、加入者回線上に設けた端末により多者通話が提供される。
以下、図８５１または図８５２に示すシステムにおける多者通話サービスの処理手順を説明する。
図８５３は、図８５１に示すシステムにおける３者通話サービスの処理フローチャートである。ここでは、加入者Ａと加入者Ｂとの間の２者通話状態において加入者Ｃを呼び出して３者通話状態へ移行するときの手順を示す。
加入者Ａと加入者Ｂとの間は、所定のＶＰＩ／ＶＣＩ （たとえば、ＶＰＩ／ＶＣＩ ＝”ａｂ”）で接続されている。このような２者通話状態で、加入者Ａまたは加入者Ｂのうちの一方が、予め決められている手順に従って、加入者Ｃを指定して３者通話要求を発行する。
ホスト交換機３は、この３者通話要求を受け取ると、未使用の多者通話トランク４があれば、加入者Ｃを呼び出す。（ステップＳ１，Ｓ２）
ホスト交換機３は、加入者Ｃから応答を受け取ると、その旨を多者通話トランク４へ通知する。（ステップＳ３）
任意の加入者と多者通話トランク４とを接続するためのＶＰＩ／ＶＣＩ が多者通話トランク４に対して予め所定数だけ割り当てられている。そして、ホスト交換機３は、各加入者Ａ，Ｂ，Ｃと多者通話トランク４との間のパスを指定するＶＰＩ／ＶＣＩ として、ＶＰＩ／ＶＣＩ ＝”ｘａ”、”ｘｂ”、”ｘｃ”を選択する。このとき「接続中加入者数」として、「３」を設定する。（ステップＳ４，５）
また、ホスト交換機３は、上記ステップＳ３において加入者Ｃの応答を受け取ると、いったん加入者Ａと加入者Ｂとの間のパスを切断する。そして、各加入者Ａ，Ｂ，Ｃと多者通話トランク４との間のパス５，６，７を確立する。（ステップＳ６，７）
以後、各加入者Ａ，Ｂ，Ｃから送出されるセルは、いったん多者通話トランク４へ転送され、そこで編集などされた後に送信先加入者へ転送される。このようにして２者通話状態から３者通話状態に移行する。このとき、多者通話トランク４から送出される画像および音声のデータが、１加入者分の帯域と同等かまたはそれ以下であれば、３者通話への移行時に帯域のチェックをする必要はない。
図８５４は、図８５１に示すシステムにおける多者通話サービスの処理フローチャートである。ここでは、３者またはそれ以上の加入者による通話状態においてさらに多の加入者を呼び出すときの手順を示す。
多者通話状態において、通話中の加入者の中のいずれかの加入者が、ｎ人目の加入者（加入者Ｎ）を多者通話に加えることを要求する。ホスト交換機３は、上記要求を受け取ると、その値「ｎ」が、多者通話トランク４の利用可能人数以下であるかを調べる。すなわち、多者通話トランク４は、多者通話を行える人数に上限があるので、その上限値を越えていないかどうか判断する。（ステップＳ１１，Ｓ１２）
多者通話を行える人数の上限値を越えていれば、上記要求を受け付けない場合の処理を実行する。（ステップＳ１３）
多者通話を行える人数の範囲内であれば、ホスト交換機３は、加入者Ｎを呼び出す。そして、加入者Ｎからの応答を受信すると、各加入者Ｎと多者通話トランク４との間のパスを指定するＶＰＩ／ＶＣＩ を選択する。このとき「接続中加入者数」を更新する。すなわち、「ｎ」を設定する。この後、各加入者Ｎと多者通話トランク４との間のパスを確立する。以降、ｎ者通話状態となる。（ステップＳ１４〜Ｓ１８）
図８５５は、グループ識別番号を用いた多者通話サービスの処理フローチャートである。ここでは、図８５１に示すシステムにおいて、任意の加入者（加入者Ｄ）が多者通話を要求する場合を説明する。また、この多者通話サービスは、予め契約してある特定加入者によるグループ内で行われるものであり、グループ毎にグループ識別番号が設定されている。なお、多者通話トランク４は、１つのグループによる多者通話に対して１つ割り当てられる。
ホスト交換機３は、多者通話サービスを要求する特番およびグループ識別番号を加入者から受信すると、そのグループ識別番号によって指定されるグループにおいて多者通話が行われている最中かどうかを判断する。（ステップＳ２１、Ｓ２２）
上記グループの多者通話が行われていることろであれば、その多者通話サービスを提供している多者通話トランク４認識し、現在多者通話をしている加入者の数にもう１人通話者を加えた場合に、多者通話トランク４の利用可能人数を越えないかどうか調べる。（ステップＳ２３）
利用可能人数以内であれば、ステップＳ２６へ進む。利用可能人数を越えていれば、上記要求を受け付けない場合の処理を実行する。（ステップＳ２４）
また、ステップＳ２２において、上記グループの多者通話が行われていないと判断された場合には、未使用状態にある多者通話トランク４を獲得し、ステップＳ２６へ進む。（ステップＳ２５）
ホスト交換機３は、上記ステップＳ２１で多者通話を要求した加入者Ｄと多者通話トランク４との間のパスを指定するＶＰＩ／ＶＣＩ を選択する。このとき「接続中加入者数」を更新する。そして、加入者Ｄと多者通話トランク４との間のパスを確立する。このようにして、任意の加入者が特定グループの多者通話に参加できる。（ステップＳ２６〜Ｓ２８）
図８５６は、図８５２に示すシステムにおける３者通話サービスの処理フローチャートである。このシステムでは、加入者回線上に設けられた多端子端末１１と各加入者との間のパスを確立するが、その処理手順は、基本的に図８５３で説明した手順と同じである。
図８５７は、図８５２に示すシステムにおける多者通話サービスの処理フローチャートである。このシステムでは、加入者回線上に設けられた多端子端末１１と新たに呼び出された加入者との間のパスを確立するが、その処理手順は、基本的に図８５４で説明した手順と同じである。
図８５８は、図８５１に示すシステムにおけるコールウェイティングサービスの処理フローチャートである。ここでは、加入者Ａと加入者Ｂとの間で２者通話をしているときに、加入者Ｃ（第３者）が加入者Ａに対して接続要求をした場合を説明する。
ホスト交換機３は、加入者Ａと加入者Ｂとの間で２者通話状態において加入者Ｃから加入者Ａへの接続要求を受け取ると、多者通話トランク４が使用できる範囲のＶＰＩ／ＶＣＩ を選択し、加入者ＡおよびＣと多者通話トランク４との間にそれぞれ新たな仮想パスを設定する。（ステップＳ３１〜Ｓ３３）
ホスト交換機３は、第３者からの接続要求を受信したことを加入者Ａに通知する。これに対して加入者Ａは、第３者（加入者Ｃ）との通話を行った後に再び加入者Ｂと通話するか否かを選択する。
ホスト交換機３は、第３者との通話後に再び加入者Ｂと通話するという要求を受けた場合には、加入者Ｂを待機状態とし、加入者Ａと加入者Ｃとの間を多者通話トランク４を介して接続する。（ステップＳ３４〜Ｓ３８）
ホスト交換機３は、加入者Ａと加入者Ｃとの間の通話終了要求を加入者Ａまたは加入者Ｃから受け取ると、加入者ＡおよびＣと多者通話トランク４との間にそれぞれ設定した仮想パスを解放し、加入者Ａと加入者Ｂとの間を再度接続する。（ステップＳ３９〜４１）
ホスト交換機３は、第３者との通話後に加入者Ｂとは通話しないという要求を受けた場合には、加入者Ｂを切断する。そして、加入者ＡおよびＣと多者通話トランク４との間にそれぞれ設定した仮想パスを解放し、加入者Ａと加入者Ｃとの間を直接接続する。（ステップＳ３４，４２，４３）
図８５９は、図８５１に示すシステムにおける呼転送サービスの処理フローチャート（その１）である。ここでは、加入者Ａと加入者Ｂとの間で２者通話をしているときに、加入者Ａが加入者Ｂと加入者Ｃ（第３者）とを接続させる場合を説明する。
ホスト交換機３は、加入者Ａから呼転送要求および加入者Ｃを示す呼転送先情報を受け取ると、多者通話トランク４が使用できる範囲のＶＰＩ／ＶＣＩ を選択し、加入者ＢおよびＣと多者通話トランク４との間にそれぞれ新たな仮想パスを設定する。（ステップＳ５１〜Ｓ５４）
ホスト交換機３は、加入者Ｃを呼び出し、加入者Ｃからの応答があれば、加入者Ｂと加入者Ｃとの間を多者通話トランク４を介して接続する。（ステップＳ５５，Ｓ５６）
図８６０は、図８５１に示すシステムにおける呼転送サービスの処理フローチャート（その２）である。
上記図８５９に示したステップＳ５１〜５５に続いて、呼の転送者である加入者Ａから切断要求を受け取ると、ホスト交換機３は、加入者およびＣと多者通話トランク４との間にそれぞれ設定した仮想パスを解放し、加入者Ｂと加入者Ｃとの間を直接接続する。（ステップＳ６１〜Ｓ６３）
上記図８５９または図８６０に示す方式により、たとえば、加入者Ｂから加入者Ａへの呼を加入者Ｃへ転送することができる。
図８６１は、図８５１に示すシステムにおけるポイント・ツー・マルチポイント接続サービスの処理フローチャートである。ここでは、加入者Ａ（情報提供加入者）に対して加入者ＢおよびＣがアクセスする場合を説明する。
ホスト交換機３は、加入者Ａからポイント・ツー・マルチポイント接続要求を受け取ると、多者通話トランク４が使用できる範囲内でＶＰＩ／ＶＣＩ を選択し、加入者Ａと多者通話トランク４との間の仮想パスを設定する。（ステップＳ７１，Ｓ７２）
続いて、ホスト交換機３は、加入者ＢおよびＣから加入者Ａへの接続要求を受け取ると、多者通話トランク４が使用できる範囲内で２つのＶＰＩ／ＶＣＩ を選択し、加入者ＢおよびＣと多者通話トランク４との間にそれぞれ仮想パスを設定する。以降、多者通話トランク４を介してポイント・ツー・マルチポイント通話が行われる。（ステップＳ７３〜Ｓ７５）
なお、加入者Ａから加入者ＢおよびＣに対してマルチキャスト転送を行うことも可能である。この場合、ステップＳ７３において、加入者Ａが接続先情報として加入者ＢおよびＣを指定する。
図８６２〜図８６５は、図８５２に示すシステムにおける各種サービスの処理フローチャートであり、それぞれ図８５８〜図８６１に対応する。図８６２〜図８６５に示すシステムでは、多端子端末１１が仮想パスの処理を行う。
以上説明したように、上記実施例によれば、交換機に対して設けられた多者通話トランクまたは加入者回線上に設けられた多端子端末により、多者通話サービス、コールウェイティング、転送サービス等のサービスを提供することが可能となる。
次に、本発明に関連する他の特徴的構成について説明する。この構成は、「発明が解決しようとする課題」の項において前述した、より具体的な第１８の課題に対応する。
以下に説明する実施例では、交換機内装置が処理する回線に関する情報の収集と、障害発生時の交換機内装置の安全な変更を実現する。
図８６６は、本実施例が前提とするＡＴＭ 交換機の構成図である。特には図示しない加入者端末からから送出されたＡＴＭ セルは、端末装置１及び共通装置２を介して通話路スイッチ（ＳＷ）３で交換される。端末装置１及び共通装置２は、１つ以上の回線を処理する通話路系装置である。
図８６７は、本実施例のブロック図である。この図において、加入者データ管理部４、サービス管理部５、回線接続制御部６、装置管理制御部７、入出力装置管理部８、及び回線接続管理部９は、図８６６に示されるＡＴＭ 交換機システムを制御する特には図示しない中央プログラムが実行する制御プログラム又はファームウエアの機能として実現されている。
端末装置１及び共通装置２は、図８６６に示されるものと同じである。
また、主記憶装置１４には、使用状況表１１、装置サービス管理表１２、及び管理情報表１３が記憶される。使用状況表１１は、回線接続制御部６によってアクセスされ、そこには、回線毎に、その使用状況とその使用帯域が登録される。装置サービス管理表１２は、回線接続管理部９によってアクセスされ、端末装置１又は共通装置２毎に設けられ、それぞれには、各端末装置１又は共通装置２が使用するサービスが登録される。管理情報表１３は、サービス管理部５によってアクセスされ、そこには、加入者が使用する回線の識別情報（ＶＰＩ／ＶＣＩ ）と、その回線を処理する端末装置１又は共通装置２の装置番号と、優先・非優先の情報が登録される。
上述の構成において実行される、通常の回線接続処理について、図８６８の動作フローチャートに基づいて説明する。以下の説明において、参照記号Ｓ１〜Ｓ１１は、図８６８の動作フローチャートの各ステップを参照するものである。
まず、加入者データ管理部４は、特には図示しない加入者端末から回線の接続依頼を受信する（Ｓ１）。
加入者データ管理部４は、その接続依頼に基づいてサービス種別を判定し（Ｓ２）、判定したサービス種別に対応するサービス管理部５に対して、回線接続要求を出力する。そのサービス管理部５は、その回線接続要求を回線接続制御部６に転送する（Ｓ３）。
回線接続制御部６は、上記回線接続要求に対応する各端末装置１又は各共通装置２を管理する各装置管理制御部７に対して、それらが管理する各端末装置１又は各共通装置２の状況を問い合せる（Ｓ４、Ｓ５）。
その結果、何れの装置管理制御部７も使用可能状態を返答しなかった場合、上記回線接続要求はリジェクトされる。
一方、何れかの装置管理制御部７が使用可能状態を返答した場合、回線接続制御部６は、更に、上記回線接続要求に対応する要求帯域と、その装置管理制御部７が管理する端末装置１又は共通装置２が使用している回線（ＶＰＩ／ＶＣＩ により規定される仮想的な回線）の状況とを比較することにより（Ｓ６）、その端末装置１又は共通装置２が上記要求帯域を要求する回線（要求回線）を受け付けることができるか否かを判定する（Ｓ７）。
その端末装置１又は共通装置２が上記要求回線を受け付けることができなければ、上記回線接続要求はリジェクトされる。
その端末装置１又は共通装置２が上記要求回線を受け付けることができれば、回線接続制御部６は、上記装置管理制御部７を介してそれが管理する端末装置１又は共通装置２に上記要求回線に対応するＶＰＩ／ＶＣＩ を設定することにより、上記要求回線を上記端末装置１又は共通装置２に接続する（Ｓ８）。
その後、回線接続制御部６は、主記憶装置１４上の使用状況表１１に、設定した回線と、その使用帯域を登録する（Ｓ９）。図８７２に、ＡＴＭ 交換機内の具体的な端末装置１、共通装置２と、主記憶装置１４上の使用状況表１１の例が示されている。ここで、ＬＬＰ−Ａ 及びＬＬＰ−Ｂ 等はラインプロセッサ、ＳＨＥＬＦ−Ａ１、ＳＨＥＬＦ−Ｂ１、及びＳＨＥＬＦ−Ｂ２等は回線集線装置であり、何れも図８６６又は図８６７の共通装置２に対応している。また、Ｔ１及びＴ２等は回線終端装置であり、何れも図８６６又は図８６７の端末装置１に対応している。更に、ＳＷは通話路スイッチであり、図８６６又は図８６７のＳＷ３に対応している。
上述の例からわかるように、使用状況表１１には、回線毎に、その使用状況とその使用帯域とが登録される。
次に、回線接続制御部６は回線を接続した端末装置１又は共通装置２の装置番号を、前記回線接続要求を出力したサービス管理部５に通知する。
この通知に基づいて、サービス管理部５は、加入者が使用する回線の識別情報（ＶＰＩ／ＶＣＩ ）と、その回線を処理する装置の装置番号（ｐｏｉｎｔ ）と、優先・非優先の情報（後述する）を、そのサービス管理部５が管理する主記憶装置１４上の管理情報表１３に登録する（Ｓ１０）。管理情報表１３の例は、図８７２に示されている。
更に、サービス管理部５は、それ自身が管理するサービスの情報と、回線接続制御部６から通知された端末装置１又は共通装置２の装置番号を、回線接続管理部９に通知する。この通知に基づいて、回線接続管理部９は、通知された装置番号に対応する主記憶装置１４上の装置サービス管理表１２（図８７２参照）に、通知されたサービスを登録する（Ｓ１１）。
次に、図８６６又は図８６７に示される構成において実行される、装置障害の発生時における通知処理について、図８６９の動作フローチャートに基づいて説明する。以下の説明において、参照記号Ｓ１２〜Ｓ１６は、図８６９の動作フローチャートの各ステップを参照するものである。
まず、装置管理制御部７は、それが管理する端末装置１又は共通装置２から、障害を検出した旨を示す通知を受信すると（Ｓ１２）、その通知を回線接続管理部９に転送する。
回線接続管理部９は、通知された装置番号に対応する主記憶装置１４上の装置サービス管理表１２を確認することにより、障害が検出された端末装置１又は共通装置２が関わっているサービスを検出する（Ｓ１３）。
この結果、回線接続管理部９は、検出した各サービスを管理する各サービス管理部５に、装置管理制御部７から通知された端末装置１又は共通装置２における障害の検出を通知する（Ｓ１４）。
回線接続管理部９から障害の検出を通知されたサービス管理部５は、通知された端末装置１又は共通装置２を使用している回線の識別情報（ＶＰＩ／ＶＣＩ ）を、主記憶装置１４上の管理情報表１３（図８７２参照）から検索し、その検索結果を、障害が検出された上記端末装置１又は共通装置２に対応する装置管理制御部７に通知する（Ｓ１５）。
上述のＳ１４とＳ１５の処理は、Ｓ１３で回線接続管理部９が検出した、障害が検出された端末装置１又は共通装置２が関わっている各サービスに対応して、繰り返し実行される。
端末装置１又は共通装置２が関わっている各サービスに対応する各サービス管理部５から回線の識別情報（ＶＰＩ／ＶＣＩ ）を通知された装置管理制御部７は、それが管理する端末装置１又は共通装置２における障害の検出情報と、サービス管理部５から通知さた回線の識別情報（ＶＰＩ／ＶＣＩ ）を編集し、その編集結果を、入出力装置管理部８を介して入出力装置１０に送出する（Ｓ１６）。
次に、図８６６又は図８６７に示される構成において実行される、装置障害の発生時における自動回線接続切替え処理について、図８７０及び図８７１の動作フローチャートに基づいて説明する。以下の説明において、参照記号Ｓ１７〜Ｓ２７は図８７０の動作フローチャートの各ステップを参照し、参照記号Ｓ２８とＳ２９は図８７１の動作フローチャートの各ステップを参照するものである。
まず、装置管理制御部７は、それが管理する端末装置１又は共通装置２から、障害を検出した旨を示す通知を受信すると（Ｓ１７）、その通知を回線接続管理部９に転送する。
回線接続管理部９は、通知された装置番号に対応する主記憶装置１４上の装置サービス管理表１２を確認することにより、障害が検出された端末装置１又は共通装置２が関わっているサービスを検出する（Ｓ１８）。
この結果、回線接続管理部９は、検出した各サービスを管理する各サービス管理部５に、装置管理制御部７から通知された端末装置１又は共通装置２における障害の検出を通知する（Ｓ１９）。
回線接続管理部９から障害の検出を通知されたサービス管理部５は、まず、通知された端末装置１又は共通装置２が、自動回線接続切替えの対象である装置であることを確認する。その結果、そのサービス管理部５は、通知された端末装置１又は共通装置２を使用している回線の識別情報（ＶＰＩ／ＶＣＩ ）を、主記憶装置１４上の管理情報表１３（図８７２参照）から検索する（Ｓ２０）。
そして、サービス管理部５は、その検索した回線の接続変更要求を、回線接続制御部６に通知する（Ｓ２１）。
なお、この場合に、サービス管理部５は、管理情報表１３上で、優先・非優先の情報が設定されているものから優先的に検索し、その回線の接続変更要求を優先的に発行するように構成することも可能である。
この要求を受信した回線接続制御部６は、障害が検出された端末装置１又は共通装置２に対応する装置管理制御部７を介して、上記端末装置１又は共通装置２から上記要求された回線に対応するＶＰＩ／ＶＣＩ を削除することにより、上記要求回線を障害が検出された端末装置１又は共通装置２から切り離す。これと同時に、回線接続制御部６は、主記憶装置１４上の使用状況表１１から、上記要求回線とその使用帯域の登録を削除する。なお、使用帯域は、回線の接続変更要求に対応する要求帯域として保持される。更に、回線接続制御部６は、他の各端末装置１又は各共通装置２を管理する各装置管理制御部７に対して、それらが管理する各端末装置１又は各共通装置２の状況を問い合せる（Ｓ２２、Ｓ２３）。
その結果、何れの装置管理制御部７も使用可能状態を返答しなかった場合、上記回線の接続変更要求はリジェクトされ、回線は切断される。
一方、何れかの装置管理制御部７が使用可能状態を返答した場合、回線接続制御部６は、更に、上記回線の接続変更要求に対応する要求帯域と、その装置管理制御部７が管理する端末装置１又は共通装置２が使用している回線（ＶＰＩ／ＶＣＩ により規定される仮想的な回線）の状況とを比較することにより（Ｓ２４）、その端末装置１又は共通装置２が上記要求帯域を要求する回線（要求回線）を受け付けることができるか否かを判定する（Ｓ２５）。
その端末装置１又は共通装置２が上記要求回線を受け付けることができなければ、上記回線の接続変更要求はリジェクトされ、回線は切断される。
その端末装置１又は共通装置２が上記要求回線を受け付けることができれば、回線接続制御部６は、上記装置管理制御部７を介してそれが管理する端末装置１又は共通装置２に上記要求回線に対応するＶＰＩ／ＶＣＩ を設定することにより、上記要求回線を上記端末装置１又は共通装置２に接続する（Ｓ２６）。
その後、回線接続制御部６は、主記憶装置１４上の使用状況表１１に、設定した回線と、その使用帯域を再度登録する（Ｓ２７）。
次に、回線接続制御部６は回線を接続した端末装置１又は共通装置２の装置番号を、前記回線の接続変更要求を出力したサービス管理部５に通知する。この通知に基づき、サービス管理部５は、それが管理する主記憶装置１４上の管理情報表１３で、接続が変更される回線に対応するデータを検索し、そのデータから、障害が発生した端末装置１又は共通装置２の装置番号を削除すると共に、回線接続制御部６から通知された新たな端末装置１又は共通装置２の装置番号を登録する（Ｓ２８）。
更に、サービス管理部５は、それ自身が管理するサービスの情報と、回線接続制御部６から通知された新たな端末装置１又は共通装置２の装置番号を、回線接続管理部９に通知する。この通知に基づいて、回線接続管理部９は、通知された装置番号に対応する主記憶装置１４上の装置サービス管理表１２（図８７２参照）に、通知されたサービスを登録する（Ｓ２９）。また、回線接続管理部９は、障害が検出された端末装置１又は共通装置２に対応する主記憶装置１４上の装置サービス管理表１２（図８７２参照）から、上記通知を行ったサービス管理部５に対応するサービスの登録を削除する。
上述のＳ１９〜Ｓ２９の処理は、Ｓ１８で回線接続管理部９が検出した、障害が検出された端末装置１又は共通装置２が関わっている各サービスに対応して、繰り返し実行される。
次に、図８６６又は図８６７に示される構成において実行される、指定された端末装置１又は共通装置２に対する回線接続状況の出力処理につき説明する。
まず、入出力装置１０において、端末装置１又は共通装置２に対する回線接続状況の出力要求が指定される。
この回線接続状況出力要求は、入出力装置管理部８を介して、加入者データ管理部４に転送される。加入者データ管理部４は、指定された端末装置１又は共通装置２の装置番号を、回線接続管理部９に通知する。
回線接続管理部９は、通知された装置番号に対応する主記憶装置１４上の装置サービス管理表１２を確認することにより、回線接続状況出力要求が指定された端末装置１又は共通装置２が関わっているサービスを検出する。
この結果、回線接続管理部９は、検出した各サービスを管理する各サービス管理部５に、指定された端末装置１又は共通装置２に対応する回線接続状況の出力を指示する。
この指示を受けたサービス管理部５は、指定された端末装置１又は共通装置２を使用している回線の識別情報（ＶＰＩ／ＶＣＩ ）を、主記憶装置１４上の管理情報表１３（図８７２参照）から検索し、その検索結果を加入者データ管理部４に通知する。
加入者データ管理部４は、上記回線接続状況出力要求に対応する全てのサービス管理部５から、指定された端末装置１又は共通装置２を使用している回線の識別情報（ＶＰＩ／ＶＣＩ ）を収集した後、その収集結果を、入出力装置管理部８を介して入出力装置１０に送出する。
次に、図８６６又は図８６７に示される構成において実行される、指定された端末装置１又は共通装置２に対する回線接続切替え処理について説明する。
まず、入出力装置１０において、端末装置１又は共通装置２に対する回線の接続切替え要求が指定される。
この回線接続切替え要求は、入出力装置管理部８を介して、加入者データ管理部４に転送される。加入者データ管理部４は、指定された端末装置１又は共通装置２の装置番号を、回線接続管理部９に通知する。
これ以降の処理は、前述した図８７０のＳ１８以降の処理と同様である。
但し、他の端末装置１又は共通装置２への切替えが成功しなかった場合は、回線接続切替え要求はリジェクトされ、要求が出される前の状態が維持される。
以上説明した図８６６又は図８６７に示される構成を有する実施例において、装置障害の発生時に自動回線接続切替え処理を実行するか、装置障害の発生時にその旨が入出力装置１０に通知されそれに対して保守者が入出力装置１０から端末装置１又は共通装置２を指定して回線接続切替え処理を実行するかが、端末装置１又は共通装置２毎に予め設定されておくように構成することもできる。
次に、本発明に関連する他の特徴的構成について説明する。この構成は、「発明が解決しようとする課題」の項において前述した、より具体的な第１９の課題に対応する。
以下に説明する実施例では、回線上で障害が検出された場合に、帯域（ＶＰＩ／ＶＣＩ ）単位での安全な回線切替えを実現する。
以下の実施例では、遠隔集線装置とＡＴＭ 交換機が複数本の物理回線によって接続されている場合に、回線上でレイヤ１回線障害（物理的な回線障害）又はレイヤ２回線障害（装置障害）が検出された場合を前提とする。
この場合、障害回線上の未障害の使用帯域（ＶＰＩ／ＶＣＩ ）においては、そのまま通信が続行される。そして、障害回線上の障害帯域と、未障害の各回線上の空き帯域の合計とが比較される。
そして、障害帯域値が未障害の各回線上の空き帯域の合計値以下である場合には、障害帯域が未障害の回線の空き帯域へ再割り付けされる。
一方、障害帯域値が未障害の各回線上の空き帯域の合計値よりも大きい場合には、従来と同様に、障害帯域を含む物理回線が予備回線へ物理的に切り替えられる。
まず、障害帯域値が未障害の各回線上の空き帯域の合計値以下である場合に実行される、障害帯域を未障害の回線の空き帯域へ再割り付けする処理について、図８７３の説明図と、図８７４のシーケンス図に基づいて説明する。
この場合、図８７３に示されるように、障害回線＃ｘ及び＃ｙの未障害の使用帯域（ＶＰＩ／ＶＣＩ ）においては、そのまま通信が続行される。
次に、各帯域を使用して通信されるＡＴＭ セルには、そのヘッダ部に帯域別の優先順位を示す情報が付加されている。そして、障害回線＃ｘ及び＃ｙ上の各障害帯域のうち、優先順位の高い情報が付加されるＡＴＭ セルが通信されている帯域から順に、各障害帯域が未障害の回線の空き帯域へ再割り付けされる。
なお、各障害帯域は、障害回線＃ｘ及び＃ｙ上の未障害の帯域へは再割り付けされない。
具体的なシーケンスは、図８７４に示されるとうりである。
即ち、例えば、ＡＴＭ 交換機に接続されている回線終端装置と遠隔集線装置に接続されている回線終端装置との間でＡＴＭ セルが通信されている場合に、回線障害が検出される（Ｓ１）。
この場合、ＡＴＭ 交換機内のＶｃｃ制御装置と遠隔集線装置内のＶｃｃ制御装置との間で、障害検出信号とそれに対応する応答信号、及び性能モニタに関する信号が通信されることにより（Ｓ２）、それぞれのＶｃｃ制御装置において、レイヤ別の回線障害が検知される（Ｓ３）。ここで、Ｖｃｃ制御装置は、物理回線上の各帯域（仮想回線又はコネクション）を識別するためのＶＰＩ／ＶＣＩ を制御する装置である。
この結果、ＡＴＭ 交換機内のＶｃｃ制御装置とＡＴＭ 交換機内の回線終端装置の間、及び遠隔集線装置内のＶｃｃ制御装置と遠隔集線装置内の回線終端装置の間の双方において、各障害帯域が未障害の回線の空き帯域へ再割り付けされる。これら双方の処理は、図８７４のＳ４〜Ｓ１３に示されるように基本的には同じ処理である。従って、以下の説明では、ＡＴＭ 交換機又は遠隔集線装置という限定は付さずに、Ｖｃｃ制御装置と回線終端装置の間の処理として説明する。
始めに、Ｖｃｃ制御装置は、障害の発生を監視するための処理を停止する（Ｓ４）。
次に、Ｖｃｃ制御装置と回線終端装置との間で、障害帯域の再割り付け処理の開始を確認する通信が行われる（Ｓ５）。
次に、Ｖｃｃ制御装置は、回線終端装置からＶｃｃ制御装置に流入するＡＴＭ セルのバッファリングを開始する（Ｓ６）。このバッファリング処理においては、図８７７に示されるように、回線終端装置から流入するセルが、優先順位別に、Ｖｃｃ制御装置内のバッファにバッファリングされる。優先順位を示す情報は、前述したように、各ＡＴＭ セルのヘッダ部内の例えばＣＬＰ（セルロスプライオリティ）ビットに付加される。そして、同一帯域を使用するＡＴＭ セルには、同一の優先順位を示す情報が付加されている。このバッファリング処理により、障害帯域の再割り付け処理の間に回線終端装置から流入するＡＴＭ セルが廃棄されてしまうという事態を防止することができる。優先順位の割り付け例を、図８７８に示す。
次に、Ｖｃｃ制御装置は、障害回線上の障害帯域と、未障害の各回線上の空き帯域をチェックする（Ｓ７）。この結果、Ｖｃｃ制御装置は、障害帯域値が未障害の各回線上の空き帯域の合計値以下であると判定する。
次に、Ｖｃｃ制御装置は、障害回線上の各障害帯域のうち、優先順位の高い情報が付加されるＡＴＭ セルが通信されている帯域から順に、以下のＳ８〜Ｓ１１の処理を実行する。
即ちまず、Ｖｃｃ制御装置は、その装置内のテーブル上で、障害帯域に対応するＶＰＩ／ＶＣＩ の設定を削除する（Ｓ８）。
次に、Ｖｃｃ制御装置は、その装置内のテーブルに、適当な未障害の回線上の空き帯域に対応するＶＰＩ／ＶＣＩ を再設定する（Ｓ９）。
その後、Ｖｃｃ制御装置は、現在処理している優先順位に対応してＶｃｃ制御装置内のバッファにバッファリングされているＡＴＭ セルを、回線終端装置に掃き出す（Ｓ１０）。そして、セルバッファリング処理を解除する（Ｓ１１）。
以上のＳ８〜Ｓ１１の処理を優先順位別に実行した後、Ｖｃｃ制御装置は、障害の発生を監視するための処理を再開する（Ｓ１２）。
最後に、Ｖｃｃ制御装置と回線終端装置との間で、障害帯域の再割り付け処理の終了を確認する通信が行われる（Ｓ１３）。
以上のシーケンスにより、障害帯域値が未障害の各回線上の空き帯域の合計値以下である場合に、障害帯域が未障害の回線の空き帯域へ再割り付けされる。
次に、障害帯域値が未障害の各回線上の空き帯域の合計値よりも大きい場合に実行される、障害帯域を含む物理回線が予備回線へ物理的に切り替える処理について、図８７５の説明図と、図８７６のシーケンス図に基づいて説明する。
この場合には、図８７５に示されるように、障害回線＃ｘ上の各障害帯域が、予備回線＃ｚ上の障害復旧帯域に、優先順位の高い情報が付加されるＡＴＭ セルが通信されている障害帯域から順に、順次再割り付けされる。
具体的なシーケンスは、図８７６に示されるとうりである。
まず、図８７６のＳ１〜Ｓ６までの処理は、図８７４のＳ１〜Ｓ６までの処理と同じである。
Ｓ１〜Ｓ６の処理の後、Ｖｃｃ制御装置は、障害回線上の障害帯域と、未障害の各回線上の空き帯域をチェックする（Ｓ７）。この結果、Ｖｃｃ制御装置は、障害帯域値が未障害の各回線上の空き帯域の合計値よりも大きいと判定する。
次に、Ｖｃｃ制御装置は、障害回線上の各障害帯域のうち、優先順位の高い情報が付加されるＡＴＭ セルが通信されている帯域から順に、以下のＳ８〜Ｓ１１の処理を実行する。
即ちまず、Ｖｃｃ制御装置は、その装置内のテーブル上で、障害帯域に対応するＶＰＩ／ＶＣＩ の設定を削除する（Ｓ８）。
次に、Ｖｃｃ制御装置は、その装置内のテーブルに、予備回線上の空き帯域に対応するＶＰＩ／ＶＣＩ を再設定する（Ｓ９）。
その後、Ｖｃｃ制御装置は、現在処理している優先順位に対応してＶｃｃ制御装置内のバッファにバッファリングされているＡＴＭ セルを、回線終端装置に掃き出す（Ｓ１０）。そして、セルバッファリング処理を解除する（Ｓ１１）。
以上のＳ８〜Ｓ１１の処理を優先順位別に実行した後、Ｖｃｃ制御装置は、障害の発生を監視するための処理を再開する（Ｓ１２）。
最後に、Ｖｃｃ制御装置と回線終端装置との間で、障害回線から予備回線への切替えの完了を確認する通信が行われる（Ｓ１３）。
以上のシーケンスにより、障害帯域値が未障害の各回線上の空き帯域の合計値よりも大きい場合に、障害回線が予備回線へ切り替えられる。
以上の実施例では、帯域の再割付け又は回線の切替えの各処理は、各帯域の優先順位順に実行されたが、各帯域を使用するサービス順に実行されてもよい。
次に、本発明に関連する他の特徴的構成について説明する。この構成は、「発明が解決しようとする課題」の項において前述した、より具体的な第２０の課題に対応する。
以下の実施例では、上述の実施例の場合と同様に、遠隔集線装置とホスト交換機（ＡＴＭ 交換機）が複数本の物理回線によって接続されている場合において回線上で回線障害が検出された場合を前提としており、特に、その回線障害に対して回線切替えを行うための具体的な技術を提供するものである。
図８７９は、本実施例の前提となる遠隔集線装置１とホスト交換機２とが接続されたシステムの構成を示している。遠隔集線装置１には、複数のマイクロプロセッサ（μＰ）４が装備されている。そして、そのマイクロプロセッサ４がホスト交換機２内の呼処理プロセッサ（ＣＰＲ）３から制御されることにより、遠隔集線装置１に収容されている加入者からホスト交換機２へ向かうパスの制御、及びホスト交換機２から遠隔集線装置１に収容されている加入者に向かうパスの制御が実現される。
図８８０は、本実施例の前提となるＡＴＭ 交換方式の一般的な原理を説明する図である。ＡＴＭ セルのヘッダ部には、それが伝送される仮想的な回線を識別するためのＶＰＩ （仮想パス識別子）及びＶＣＩ （仮想チャネル識別子）が付加されている。そして、入力多重部（ＭＵＸ ）５は、マイクロプロセッサ（μＰ）６によってその内容が設定されるＶＣＣ テーブル７を有している。ＶＰＩ＝ＡＡ、ＶＣＩ＝ＢＢを有するＡＴＭ セルがＭＵＸ ５に入力すると、ＭＵＸ ５は、ＶＣＣ テーブル７上の上記ＶＰＩ＝ＡＡ、ＶＣＩ＝ＢＢに対応するアドレス（ＡＡ．＋ＢＢ． ）を検索することにより、出力側のＶＰＩ＝ＸＸ、ＶＣＩ＝ＹＹ、及び自己ルーティング用のタグ＃４を取り出し、上記ＡＴＭ セルのＶＰＩ とＶＣＩ を上記ＸＸとＹＹに付け替えると共に、そのＡＴＭ セルの先頭に上記タグ＃４を付加し、そのＡＴＭ セルをスイッチ部８に転送する。スイッチ部８内のハードウエアスイッチは、転送されていきたＡＴＭ セルの先頭に付加されているタグ＃４のみに従って、そのＡＴＭ セルを自立的にスイッチングし、そのＡＴＭ セルを目的とする出力側ルート＃４に出力する。特には図示しない次段のＭＵＸ 部は、そのＡＴＭ セルに付加されているＶＰＩ＝ＸＸ、ＶＣＩ＝ＹＹに従って、上述の場合と同様のスイッチング動作を行う。
図８８１は、図８７９の遠隔集線装置１とホスト交換機２（ＨＯＳＴ２）とが接続されたシステムにおいて、遠隔集線装置１からホスト交換機２に向かう上りパスで使用されるＶＣＣ テーブルの収容位置を示す図である。上り用第１ＶＣＣ テーブルは、遠隔集線装置１に収容される加入者からのＡＴＭ セルを多重するための遠隔集線装置１内のＭＵＸ （多重装置）内に設けられる。上り用第２ＶＣＣ テーブルは、遠隔集線装置１からのＡＴＭ セルを多重するためのＨＯＳＴ２内のＭＵＸ 内に設けられる。この場合に、例えば、遠隔集線装置１に収容される＃ａ回線から入力した加入者のＡＴＭ セルのＶＰＩ 及びＶＣＩ は、図８８０で説明した原理に従って、上り用第１ＶＣＣ テーブルによって、遠隔集線装置１からＨＯＳＴ２に向かうルート＃１用の値ＡＡＡＡ及びＢＢＢＢに付け替えられ、そのＡＴＭ セルの先頭にルート＃１用のタグ＃１が付加される。その結果、そのＡＴＭ セルは、遠隔集線装置１からＨＯＳＴ２に向かうルート＃１に出力される。次に、ルート＃１からＨＯＳＴ２に入力した上記ＡＴＭ セルのＶＰＩ 及びＶＣＩ は、上り用第２ＶＣＣ テーブルにより、ＨＯＳＴ２から出力されるルート＃Ａ用の値ＸＸＸＸ及びＹＹＹＹに付け替えられ、そのＡＴＭ セルの先頭にルート＃Ａ用のタグ＃Ａが付加される。その結果、そのＡＴＭ セルは、ＨＯＳＴ２内でスイッチングされた後、ルート＃Ａに出力される。
図８８２は、図８７９の遠隔集線装置１とホスト交換機２（ＨＯＳＴ２）が接続されたシステムにおいて、ホスト交換機２（ＨＯＳＴ２）から遠隔集線装置１に向かう上りパスで使用されるＶＣＣ テーブルの収容位置を示す図である。下り用第１ＶＣＣ テーブルは、ＨＯＳＴ２に接続する他のホスト交換機又は加入者からのＡＴＭ セルを多重するためのＨＯＳＴ２内のＭＵＸ 内に設けられる。下り用第２ＶＣＣ テーブルは、ＨＯＳＴ２からのＡＴＭ セルを多重するための遠隔集線装置１内のＭＵＸ 内に設けられる。この場合、例えば、他のホスト交換機又は加入者から入力したＡＴＭ セルのＶＰＩ 及びＶＣＩ は、図８８０で説明した原理に従って、下り用第１ＶＣＣ テーブルにより、ＨＯＳＴ２から遠隔集線装置１に向かうルート＃１用の値ＡＡＡＡ及びＢＢＢＢに付け替えられ、そのＡＴＭ セルの先頭にルート＃１用のタグ＃１が付加される。その結果、そのＡＴＭ セルは、ＨＯＳＴ２から遠隔集線装置１に向かうルート＃１に出力される。次に、ルート＃１から遠隔集線装置１に入力した上記ＡＴＭ セルのＶＰＩ 及びＶＣＩ は、下り用第２ＶＣＣ テーブルにより、遠隔集線装置１から出力されるルート＃ａ用の値ＸＸＸＸ及びＹＹＹＹに付け替えられ、そのＡＴＭ セルの先頭にルート＃ａ用のタグ＃ａが付加される。その結果、そのＡＴＭ セルは、遠隔集線装置１からルート＃ａに出力される。
図８８３〜図８８５は、図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第１の処理例を説明するための図である。
始めに、図８８３は、ＨＯＳＴ２内の呼処理プロセッサ３、遠隔集線装置１内のマイクロプロセッサ４、及びＨＯＳＴ２内の特には図示しないマイクロプロセッサにおいて実行されるパス接続処理の動作フローチャートである。
まず、遠隔集線装置１とＨＯＳＴ２の間のパスの接続要求が発生すると（Ｓ１の判定がＹＥＳ）、上り用第１ＶＣＣ テーブル、上り用第２ＶＣＣ テーブル、下り用第１ＶＣＣ テーブル、及び下り用第２ＶＣＣ テーブルのそれぞれにつき、通常ルートと予備ルートの帯域、ＶＰＩ 、及びＶＣＩ が確保される（Ｓ２）。これと共に、各テーブルを作成するためのメモリ内に、図８８４に示されるような通常用ＶＣＣ データ及び張り替え用ＶＣＣ データが作成される。通常用ＶＣＣ データは通常ルートに対応し、張り替え用ＶＣＣ データは予備ルートに対応する。この通常用ＶＣＣ データと張り替え用ＶＣＣ データのセットは、上り用第１ＶＣＣ テーブル、上り用第２ＶＣＣ テーブル、下り用第１ＶＣＣ テーブル、及び下り用第２ＶＣＣ テーブルのそれぞれに対応して、作成される。
次に、上り用第１ＶＣＣ テーブルと下り用第１ＶＣＣ テーブルにはそれぞれに対応する通常用ＶＣＣ データのみが設定され、上り用第２ＶＣＣ テーブルと下り用第２ＶＣＣ テーブルにはそれぞれに対応する通常用ＶＣＣ データと張り替え用ＶＣＣ データの双方の内容が設定される（Ｓ３）。
以上の処理の結果、障害は発生していないときには、通常用ＶＣＣ データに従った通常ルートをＡＴＭ セルが伝送されることになる。なお、遠隔集線装置１からＨＯＳＴ２へ向かう張り替え用ＶＣＣ データに対応するルートからそのルートに対応するＶＰＩ／ＶＣＩ が設定されたＡＴＭ セルが流入しない限り、上り用第２ＶＣＣ テーブル上の張り替え用ＶＣＣ データが参照されることはないため、予め上り用第２ＶＣＣ テーブルに張り替え用ＶＣＣ データが設定されても問題はない。同様に、ＨＯＳＴ２から遠隔集線装置１へ向かう張り替え用ＶＣＣ データに対応するルートからそのルートに対応するＶＰＩ／ＶＣＩ が設定されたＡＴＭ セルが流入しない限り、下り用第２ＶＣＣ テーブル上の張り替え用ＶＣＣ データが参照されることはないため、予め下り用第２ＶＣＣ テーブルに張り替え用ＶＣＣ データが設定されても問題はない。
次に、図８８５は、ＨＯＳＴ２内の呼処理プロセッサ３、遠隔集線装置１内のマイクロプロセッサ４、及びＨＯＳＴ２内の特には図示しないマイクロプロセッサにおいて実行される障害発生時のパス張り替え処理の動作フローチャートである。
まず、障害が発生したルート（伝送路）が特定され、その障害発生ルートを使用しているパスが、張り替え対象のパスとして抽出される（Ｓ４）。この処理は、各ＶＣＣ テーブル内で、障害発生ルートに対応するタグ情報が検出され、そのタグ情報を設定されているアドレス（入力ＶＰＩ／ＶＣＩ ）を抽出する処理として実行される。
次に、上記張り替え対象のパスの全てについて、上り用第１ＶＣＣ テーブルとクロックＶＣＣ テーブル７に、それぞれに対応する張り替え用ＶＣＣ データ（図８８４参照）が設定される。
以上の処理の結果、障害発生ルートが切り離され、張り替え用ＶＣＣ データに従った予備ルートをＡＴＭ セルが伝送されることになる。この場合、遠隔集線装置１からＨＯＳＴ２へ向かう張り替え用ＶＣＣ データに対応するルートからそのルートに対応するＶＰＩ／ＶＣＩ が設定されたＡＴＭ セルが流入するようになるため、予め設定されていた上り用第２ＶＣＣ テーブル上の張り替え用ＶＣＣ データが参照されるようになる。同様に、ＨＯＳＴ２から遠隔集線装置１へ向かう張り替え用ＶＣＣ データに対応するルートからそのルートに対応するＶＰＩ／ＶＣＩ が設定されたＡＴＭ セルが流入するようになるため、予め設定されていた下り用第２ＶＣＣ テーブル上の張り替え用ＶＣＣ データが参照されるようになる。
次に、図８８６〜図８８９は、図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第２の処理例を説明するための図である。
前述した第１の処理例では、上り用第１ＶＣＣ テーブルと下り用第１ＶＣＣ テーブルにはそれぞれに対応する通常用ＶＣＣ データのみが設定され、上り用第２ＶＣＣ テーブルと下り用第２ＶＣＣ テーブルにはそれぞれに対応する通常用ＶＣＣ データと張り替え用ＶＣＣ データの双方の内容が設定されるが、以下に説明する第２の処理例では、上り用第１ＶＣＣ テーブルと下り用第１ＶＣＣ テーブルにも、それぞれに対応する通常用ＶＣＣ データと張り替え用ＶＣＣ データの双方の内容が設定される。これと共に、上り用第１ＶＣＣ テーブルと下り用第１ＶＣＣ テーブルの各アドレスには、そのアドレスにおいて参照されるデータが通常用ＶＣＣ データであるか張り替え用ＶＣＣ データであるかを指示するためのセレクトビットが付加される。
今、障害が発生していない場合における上り用第１ＶＣＣ テーブル及び上り用第２ＶＣＣ テーブルの内容は、図８８６に示される如くとなっている。
ここで、上り用第１ＶＣＣ テーブルにおいて、＃ａの回線に対応するセレクトビットの値は０であるため、ＶＣＣ データとしては通常用ＶＣＣ データが参照される。従って、例えば、遠隔集線装置１に収容される＃ａ回線から入力した加入者のＡＴＭ セルのＶＰＩ 及びＶＣＩ は、図８８０で説明した原理に従って、上り用第１ＶＣＣ テーブル内の対応する通常用ＶＣＣ データによって、遠隔集線装置１からＨＯＳＴ２に向かうルート＃１用の値ＡＡＡＡ及びＢＢＢＢに付け替えられ、そのＡＴＭ セルの先頭にルート＃１用のタグ＃１が付加される。その結果、そのＡＴＭ セルは、遠隔集線装置１からＨＯＳＴ２に向かうルート＃１に出力される。
一方、上り用第２ＶＣＣ テーブルにおいて、アドレスＡＡ．＋ＢＢ． には、通常ルート＃１からＶＰＩ＝ＡＡ、ＶＣＩ＝ＢＢを有するＡＴＭ セルが流入したときのための通常用ＶＣＣ データが記憶されており、また、アドレスＣＣ．＋ＤＤ． には、予備ルート＃４からＶＰＩ＝ＣＣ、ＶＣＩ＝ＤＤを有するＡＴＭ セルが流入したときのための張り替え用ＶＣＣ データが記憶されている。そして、ルート＃１からＨＯＳＴ２に入力した上記ＡＴＭ セルに付加されているＶＰＩ＝ＡＡＡＡ及びＶＣＩ＝ＢＢＢＢは、上り用第２ＶＣＣ テーブル内のアドレスＡＡ．＋ＢＢ． に記憶されている通常用ＶＣＣ データによって、ＨＯＳＴ２から出力されるルート＃Ａ用の値ＸＸＸＸ及びＹＹＹＹに付け替えられ、そのＡＴＭ セルの先頭にルート＃Ａ用のタグ＃Ａが付加される。その結果、そのＡＴＭ セルは、ＨＯＳＴ２内でスイッチングされた後、ルート＃Ａに出力される。この場合、遠隔集線装置１からＨＯＳＴ２へ向かう予備ルート＃４からは、ＶＰＩ＝ＣＣ、ＶＣＩ＝ＤＤを有するＡＴＭ セルは流入してこないため、張り替え用ＶＣＣ データが参照されることはない。
次に、障害が発生した場合には、図８８７に示されるように、上り用第１ＶＣＣ テーブルの障害発生ルート上のパスである＃ａの回線に対応するセレクトビットの値を０から１に変更すだけで、パスの張り替えを完了することができる。
このように、上り用第１ＶＣＣ テーブルにおいて、＃ａの回線に対応するセレクトビットの値が１となるため、ＶＣＣ データとしては張り替え用ＶＣＣ データが参照されるようになる。従って、例えば、遠隔集線装置１に収容される＃ａ回線から入力した加入者のＡＴＭ セルのＶＰＩ 及びＶＣＩ は、図８８０で説明した原理に従って、上り用第１ＶＣＣ テーブル内の対応する張り替え用ＶＣＣ データによって、遠隔集線装置１からＨＯＳＴ２に向かうルート＃４用の値ＣＣＣＣ及びＤＤＤＤに付け替えられ、そのＡＴＭ セルの先頭にルート＃４用のタグ＃４が付加される。その結果、そのＡＴＭ セルは、遠隔集線装置１からＨＯＳＴ２に向かうルート＃４に出力されるようになる。
そして、ルート＃４からＨＯＳＴ２に入力した上記ＡＴＭ セルに付加されているＶＰＩ＝ＣＣＣＣ及びＶＣＩ＝ＤＤＤＤは、上り用第２ＶＣＣ テーブル内のアドレスＣＣ．＋ＤＤ． に記憶されている張り替え用ＶＣＣ データによって、ＨＯＳＴ２から出力されるルート＃Ａ用の値ＸＸＸＸ及びＹＹＹＹに付け替えられ、そのＡＴＭ セルの先頭にルート＃Ａ用のタグ＃Ａが付加される。その結果、そのＡＴＭ セルは、ＨＯＳＴ２内でスイッチングされた後、ルート＃Ａに出力される。
一方、障害が発生していない場合における下り用第１ＶＣＣ テーブル及び下り用第２ＶＣＣ テーブルの内容は、図８８８に示される如くとなっている。
ここで、下り用第１ＶＣＣ テーブルにおいて、セレクトビットの値は０であるため、ＶＣＣ データとしては通常用ＶＣＣ データが参照される。従って、例えば、他のホスト交換機又は加入者から入力したＡＴＭ セルのＶＰＩ 及びＶＣＩ は、図８８０で説明した原理に従って、下り用第１ＶＣＣ テーブル内の対応する通常用ＶＣＣ データによって、ＨＯＳＴ２から遠隔集線装置１に向かうルート＃１用の値ＡＡＡＡ及びＢＢＢＢに付け替えられ、そのＡＴＭ セルの先頭にルート＃１用のタグ＃１が付加される。その結果、そのＡＴＭ セルは、ＨＯＳＴ２から遠隔集線装置１に向かうルート＃１に出力される。
一方、下り用第２ＶＣＣ テーブルにおいて、アドレスＡＡ．＋ＢＢ． には、通常ルート＃１からＶＰＩ＝ＡＡ、ＶＣＩ＝ＢＢを有するＡＴＭ セルが流入したときのための通常用ＶＣＣ データが記憶されており、また、アドレスＣＣ．＋ＤＤ． には、予備ルート＃４からＶＰＩ＝ＣＣ、ＶＣＩ＝ＤＤを有するＡＴＭ セルが流入したときのための張り替え用ＶＣＣ データが記憶されている。そして、ルート＃１から遠隔集線装置１に入力した上記ＡＴＭ セルに付加されているＶＰＩ＝ＡＡＡＡ及びＶＣＩ＝ＢＢＢＢは、下り用第２ＶＣＣ テーブル内のアドレスＡＡ．＋ＢＢ． に記憶されている通常用ＶＣＣ データにより、遠隔集線装置１から出力されるルート＃Ａ用の値ＸＸＸＸ及びＹＹＹＹに付け替えられ、そのＡＴＭ セルの先頭にルート＃ａ用のタグ＃ａが付加される。その結果、そのＡＴＭ セルは、遠隔集線装置１からルート＃ａに出力される。この場合、ＨＯＳＴ２から遠隔集線装置１へ向かう予備ルート＃４からは、ＶＰＩ＝ＣＣ、ＶＣＩ＝ＤＤを有するＡＴＭ セルは流入してこないため、張り替え用ＶＣＣ データが参照されることはない。
次に、障害が発生した場合には、図８８９に示されるように、下り用第１ＶＣＣ テーブルの障害発生ルート上のパスに対応するセレクトビットの値を０から１に変更すだけで、パスの張り替えを完了することができる。
この結果、下り用第１ＶＣＣ テーブルにおいて、障害発生ルートに含まれていたパスに対応するＶＣＣ データとしては、張り替え用ＶＣＣ データが参照されるようになる。従って、例えば、他のホスト交換機又は加入者から入力したＡＴＭ セルのＶＰＩ 及びＶＣＩ は、図８８０で説明した原理に従って、下り用第１ＶＣＣ テーブル内の対応する張り替え用ＶＣＣ データによって、ＨＯＳＴ２から遠隔集線装置１に向かうルート＃４用の値ＣＣＣＣ及びＤＤＤＤに付け替えられ、そのＡＴＭ セルの先頭にルート＃４用のタグ＃４が付加される。その結果、そのＡＴＭ セルは、ＨＯＳＴ２から遠隔集線装置１に向かうルート＃４に出力されるようになる。
そして、ルート＃４から遠隔集線装置１に入力した上記ＡＴＭ セルに付加されているＶＰＩ＝ＣＣＣＣ及びＶＣＩ＝ＤＤＤＤは、下り用第２ＶＣＣ テーブル内のアドレスＣＣ．＋ＤＤ． に記憶されている張り替え用ＶＣＣ データにより、遠隔集線装置１から出力されるルート＃ａ用の値ＸＸＸＸ及びＹＹＹＹに付け替えられ、そのＡＴＭ セルの先頭にルート＃ａ用のタグ＃ａが付加される。その結果、そのＡＴＭ セルは、遠隔集線装置１からルート＃ａに出力される。
次に、図８９０〜図８９３は、図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第３の処理例を説明するための図である。
この処理例は、図８９０〜図８９３は、図８７９、図８８１、及び図８８２の構成が、例えば図８９０に示されるように、障害時専用の予備ルートであるプロテクションライン（Ｐ−ｌｉｎｅ）を備えていることを前提とする。
この場合、図８９０〜図８９３に示されるように、上り用第２ＶＣＣ テーブル及び下り用第２ＶＣＣ テーブルは、それぞれ、通常ルート用とプロテクションライン用に分割されており、それぞれ別々のマイクロコンピュータ４（図８７９参照）によって制御される。
今、障害が発生していない場合における上り用第１ＶＣＣ テーブル及び上り用第２ＶＣＣ テーブルの内容は、図８９０に示される如くとなっている。即ち、上り用第１ＶＣＣ テーブルの内容と、通常ルート用の上り用第２ＶＣＣ テーブルの内容は、前述した図８８１におけるものと同様であり、プロテクションライン用の上り用第２ＶＣＣ テーブルの内容は空きとなっている。
この結果、障害が発生していない場合における上りのルーティングは、図８８１におけるものと同様となる。
次に、障害が発生した場合には、図８９１に示されるように、上り用第１ＶＣＣ テーブルの障害発生ルート上のパスである＃ａの回線に対応するタグの内容を、ルート＃１に対応する値＃１からプロテクションラインであるルート＃４に対応する値＃４に変更し、一方、通常ルート用の上り用第２ＶＣＣ テーブル上の障害発生ルート上のパスに対応するＶＣＣ データを、プロテクションライン用の上り用第２ＶＣＣ テーブルにコピーするだけで、パスの張り替えを完了することができる。
この結果、例えば、遠隔集線装置１に収容される＃ａ回線から入力した加入者のＡＴＭ セルのＶＰＩ 及びＶＣＩ は、図８８０で説明した原理に従って、上り用第１ＶＣＣ テーブル内の対応するＶＣＣ データによって、値ＡＡＡＡ及びＢＢＢＢに付け替えられると共に、そのＡＴＭ セルの先頭にプロテクションラインであるルート＃４用のタグ＃４が付加される。その結果、そのＡＴＭ セルは、遠隔集線装置１からＨＯＳＴ２に向かうプロテクションラインであるルート＃４に出力されるようになる。
そして、プロテクションラインであるルート＃４からＨＯＳＴ２に入力した上記ＡＴＭ セルに付加されているＶＰＩ＝ＡＡＡＡ及びＶＣＩ＝ＢＢＢＢは、プロテクションライン用の上り用第２ＶＣＣ テーブル内のアドレスＡＡ．＋ＢＢ． に記憶されているＶＣＣ データにより、ＨＯＳＴ２から出力されるルート＃Ａ用の値ＸＸＸＸ及びＹＹＹＹに付け替えられ、そのＡＴＭ セルの先頭にルート＃Ａ用のタグ＃Ａが付加される。その結果、そのＡＴＭ セルは、ＨＯＳＴ２内でスイッチングされた後、ルート＃Ａに出力される。
一方、障害が発生していない場合における下り用第１ＶＣＣ テーブル及び下り用第２ＶＣＣ テーブルの内容は、図８９２に示される如くとなっている。即ち、下り用第１ＶＣＣ テーブルの内容と、通常ルート用の下り用第２ＶＣＣ テーブルの内容は、前述した図８８２におけるものと同様であり、プロテクションライン用の下り用第２ＶＣＣ テーブルの内容は空きとなっている。
この結果、障害が発生していない場合における下りのルーティングは、図８８２におけるものと同様となる。
次に、障害が発生した場合は、図８９３に示されるように、下り用第１ＶＣＣ テーブルの障害発生ルート上のパスに対応するタグの内容を、ルート＃１に対応する値＃１からプロテクションラインであるルート＃４に対応する値＃４に変更し、一方、通常ルート用の下り用第２ＶＣＣ テーブル上の障害発生ルート上のパスに対応するＶＣＣ データを、プロテクションライン用の下り用第２ＶＣＣ テーブルにコピーするだけで、パスの張り替えを完了することができる。
この結果、例えば、他のホスト交換機又は加入者から入力したＡＴＭ セルのＶＰＩ 及びＶＣＩ は、図８８０で説明した原理に従って、下り用第１ＶＣＣ テーブル内の対応するＶＣＣ データによって、値ＡＡＡＡ及びＢＢＢＢに付け替えられると共に、そのＡＴＭ セルの先頭にプロテクションラインであるルート＃４用のタグ＃４が付加される。その結果、そのＡＴＭ セルは、ＨＯＳＴ２から遠隔集線装置１に向かうプロテクションラインであるルート＃４に出力されるようになる。
そして、プロテクションラインであるルート＃４から遠隔集線装置１に入力した上記ＡＴＭ セルに付加されているＶＰＩ＝ＡＡＡＡ及びＶＣＩ＝ＢＢＢＢは、プロテクションライン用の下り用第２ＶＣＣ テーブル内のアドレスＡＡ．＋ＢＢ． に記憶されているＶＣＣ データにより、遠隔集線装置１から出力されるルート＃ａ用の値ＸＸＸＸ及びＹＹＹＹに付け替えられ、そのＡＴＭ セルの先頭にルート＃ａ用のタグ＃ａが付加される。その結果、そのＡＴＭ セルは、遠隔集線装置１からルート＃ａに出力される。
上述した実施例では、上り用第２ＶＣＣ テーブル及び下り用第２ＶＣＣ テーブルがそれぞれ通常ルート用とプロテクションライン用に分割されてそれぞれ別々のマイクロコンピュータによって制御される構成であるが、通常ルート用のＶＣＣ テーブルとプロテクションライン用のＶＣＣ テーブルが１つのマイクロコンピュータによって制御され、上記と同様の機能を実現するように構成されてもよい。
また、上述の実施例のように上り用第１ＶＣＣ テーブル又は下り用第１ＶＣＣ テーブルの障害発生ルート上のパスに対応するタグの内容を書き替えるのではなく、障害発生ルートに対応するタグが付加されているＡＴＭ セルをハードウエア的にプロテクションラインであるルートに出力するように構成されてもよい。
以上説明した実施例により、遠隔集線装置１とホスト交換機（ＨＯＳＴ）２の間のパスの接続時に、通常ルートのパスとは別に予備ルートのパスを予め設定しておくことにより、障害発生時にパスの張り替えを確実に実行できると共に、パスの張り替え時間を短縮することができる。
次に、本発明に関連する他の特徴的構成について説明する。この構成は、「発明が解決しようとする課題」の項において前述した、より具体的な第２１の課題に対応する。
前述した図８８０に示されるＶＣＣ テーブルを含むマイクロプロセッサによって構成されるＶＣＣ 制御装置等の局内装置は、通信の信頼性を確保するために一般に２重する必要がある。そして、運用系の局内装置に障害が発生した場合は、それに設定されている各種通信制御データを予備系の局内装置に転送した後に、今まで運用系装置であった局内装置の動作を停止させると共に今まで予備系であった局内装置を新たな運用系装置としてその動作を開始させる必要がある。上述したＶＣＣ 制御装置の例の場合には、運用系のＶＣＣ 制御装置に障害が発生した場合は、それに含まれるＶＣＣ テーブルの内容を予備系のＶＣＣ 制御装置に転送する必要がある。
以下に説明する実施例は、この転送処理を、安全かつ高速に実行可能とするものである。
図８９４は、上述のＶＣＣ テーブルデータの高速転送機能を有するＶＣＣ 制御装置の実施例の構成図である。
図８９４において、セルヘッダ−アドレス変換回路１は、入力セルデータ内の、ｍビット×ｎワードのサイズを有するセルヘッダを、ｍ×ｎビット＝１ワードのサイズを有するパラレルデータに変換する。
ＶＣＣ テーブル２は、図８８０の説明で前述したように、上述の各入力セルのセルヘッダに含まれる入力ＶＰＩ／ＶＣＩ に対応する各アドレスに、出力ＶＰＩ／ＶＣＩ とタグとからなる新セルヘッダを記憶する。そして、セルヘッダ−アドレス変換回路１からパラレルデータが入力されると、ＶＣＣ テーブル２は、そのパラレルデータに対応する新セルヘッダを出力される。
各種タイミング作成回路３は、セル入力時、マイクロプロセッサによるリード／ライト時、テーブル初期化時、又は系間コピー時等における、ＶＣＣ テーブル２に対する各種アクセスの制御を行う。
遅延回路４は、入力セルデータのセルヘッダの付け替えに要する処理時間分だけ、入力セルデータの転送を遅延させる。
セルヘッダ挿入制御回路６は、遅延回路４から入力する入力セルデータのセルヘッダを、ＶＣＣ テーブル２から出力される新セルヘッダに付け替える。
系間コピー制御回路５は、それ自身が内蔵される自系（運用系）のＶＣＣ 制御装置内のＶＣＣ テーブル２のテーブルデータの、他系（予備系）のＶＣＣ 制御装置内のＶＣＣ テーブル２へのコピー処理を制御する。
テーブルデータ設定回路７は、特には図示しないマイクロプロセッサ（例えば図８８０のマイクロプロセッサ４６）からＶＣＣ テーブル２へのテーブルデータのリード処理及びライト処理を制御する。
図８９５は、入力セルによるＶＣＣ テーブルのアクセスタイミングを示す図である。
まず入力セルデータは、図８９５（ａ） に示されるタイミングで入力される。
セルヘッダ−アドレス変換回路１は、図８９５（ｂ） に示されるタイミングで、入力セルデータ内のセルヘッダを、ｍ×ｎビット＝１ワードのサイズを有するパラレルデータとして出力する。
このパラレルデータは、各種タイミング作成回路３が図８９５（ｃ） に示されるタイミングで出力するタイミングデータに従い、ＶＣＣ テーブル２に入力される。ＶＣＣ テーブル２は、図８９５（ｄ） に示されるタイミングで、新セルヘッダを出力する。
この新セルヘッダは、図８９５（ｅ） に示されるタイミングでセルヘッダ挿入制御回路６にラッチされる。
一方、セルヘッダ−アドレス変換回路１を通過した入力セルは、遅延回路４において遅延させられ、上述の図８９５（ｅ） に示されるタイミングと同じ図８９５（ｆ） に示されるタイミングで、セルヘッダ挿入制御回路６に入力する。
そして、セルヘッダ挿入制御回路６は、遅延回路４から入力する入力セルのセルヘッダを、ＶＣＣ テーブル２から出力される新セルヘッダに付け替え、図８９５（ｇ） に示されるタイミングで新たな出力セルデータを特には図示しないＡＴＭ スイッチに向けて出力する。
次に、図８９６Ａは、マイクロプロセッサによるＶＣＣ テーブルのアクセスタイミングを示す図である。
まず、マイクロプロセッサからテーブルデータ設定回路７に、図８９６Ａ（ａ） に示されるタイミングで、ＶＣＣ テーブル２をアクセスするためのアドレスデータがＶＣＣ テーブル設定データとして設定される。
このデータに基づき、各種タイミング作成回路３は、図８９６Ａ（ｂ） に示されるタイミングで出力する入力セルによるアクセス用のタイミングデータとは別のマイクロプロセッサ４によるアクセス用のタイミングデータを、図８９６Ａ（ｃ） に示されるタイミングでＶＣＣ テーブル２に出力する。これと同期して、テーブルデータ設定回路７は、図８９６Ａ（ｄ） に示されるタイミングで、アドレスデータをＶＣＣ テーブル２に出力する。
そして、テーブルデータ設定回路７は、図８９６Ａ（ｅ） に示されるタイミングで、ＶＣＣ テーブル２にマイクロプロセッサから転送されてきたテーブルデータを書き込み、又はＶＣＣ テーブル２からテーブルデータを読み出してマイクロプロセッサに転送する。
最後に、図８９６Ｂは、ＶＣＣ テーブルデータの系間コピータイミングを示す図である。
系間コピーが実行される場合には、各種タイミング作成回路３は、図８９６Ｂ（ａ） 及び（ｂ） に示されるタイミングで出力する入力セルによるアクセス用のタイミングデータ及びマイクロプロセッサによるアクセス用のタイミングデータとは別の系間コピー用のタイミングデータを、図８９６Ｂ（ｃ） に示されるタイミングでＶＣＣ テーブル２に出力する。これと同期して、系間コピー制御回路５は、図８９６Ｂ（ｄ） に示されるタイミングで、アドレスデータをＶＣＣ テーブル２に出力する。
この結果、ＶＣＣ テーブル２から系間コピー制御回路５へは、図８９６Ｂ（ｅ） に示されるタイミングで、テーブルデータが出力される。
系間コピー制御回路５は、ＶＣＣ テーブル２から出力されるテーブルデータをラッチし、そのテーブルデータをシリアルデータに変換しながら、そのシリアルデータを、系間コピー制御回路５自身が内蔵される自系のＶＣＣ 制御装置が生成する自系クロックに同期させて、他系のＶＣＣ 制御装置に出力する。
特には図示しない他系のＶＣＣ 制御装置内の系間コピー制御回路５は、その他系のＶＣＣ 制御装置が生成する他系クロックに同期させて、上記シリアルデータをラッチしながらパラレルデータに変換し、そのパラレルデータを、その他系のＶＣＣ 制御装置内のＶＣＣ テーブル２に書き込む。
上述の実施例の構成において、系間コピー制御回路５は、予めマイクロプロセッサ４から、ＶＣＣ テーブル２用の一連のアドレスデータを記憶しておき、系間コピーの実行時に、それらを順次ＶＣＣ テーブル２に対して指定するように構成することができる。
また、自系の系間コピー制御回路５から他系の系間コピー制御回路５へ出力されるＶＣＣ テーブル２のテーブルデータは、シリアルデータでなくパラレルデータであってもよい。
また、テーブルデータが自系の系間コピー制御回路５から他系の系間コピー制御回路５に出力される場合に、そのテーブルデータにその開始及び終了を示すデータを付加することにより、他系の系間コピー制御回路５は独自のクロックに従って上記テーブルデータを容易に受信することができる。
また、テーブルデータが自系の系間コピー制御回路５から他系の系間コピー制御回路５に出力される場合に、そのテーブルデータにパリティビットが付加されることにより、他系の系間コピー制御回路５は受信したテーブルデータの誤りの検出及び訂正を行うことができる。
【００１３】
【発明の効果】
以上説明したように、本発明によれば、メッセージ識別子ＭＩＤ をキーとしたハードウェアテーブルを使用することにより、マイコンプログラムを用いてＬ３−ＰＤＵの解析を行うことなしに、ハードウェア自律でＬ２−ＰＤＵ単位でルーティング処理が可能となり、高速交換処理が実現される。また、ルーティング処理時にＬ２−ＰＤＵからＬ３−ＰＤＵを組み立てる必要がないので、多数のＬ２−ＰＤＵを格納しておくためのハードウェア容量を小さくすることができる。さらに、上記方式をエラーログ収集に適用することにより、Ｌ２−ＰＤＵ毎の処理でＬ３−ＰＤＵに関するエラーログを行うことができる。
また、各種伝送品質情報（加入者端末⇔網内交換ノード間の伝送路正常性・伝送遅延時間等の網品質情報など）を加入者自身が知ることが出来るようになり、伝送路から端末までを総括した品質劣化要因の評価が加入者サイドにおいても可能となる。そして、この手順は加入者新規開設時および顧客クレーム対処時におけるクラフトパーソンによるパケット導通試験にも有効である。
本発明のＰＶＣ 試験では、試験データ生成機能およびそのチェック機能をコネクションレス通信用サーバのみに設ける構成としたので、該システムを低コストで実現できる。また、該ＰＶＣ の検証によりシステムの信頼性の向上を計れるとともに、本発明が提供するアルゴリズムを用いることにより、障害発生時の修復時間の短縮が図れる。
本発明のＳＭＤＳデータ正常性確認方式では、Ｌ２−ＰＤＵ毎の処理を可能としたので、この確認を実現するためのハードウェア構成が簡略化され、低コスト化にも効果がある。
さらに、コネクションレス処理用サーバ間のデータ伝送を、スイッチでの交換処理を行うことなしに専用線（高速バス）を介して行うようにしたので、スイッチの帯域リソースを有効に活用でき、またそれに対するリソース管理も減少できるので、交換機の性能向上に寄与することろが大きい。
また、本発明によれば、特定の局内装置のみをシステムバスに接続すればよく、局内の配線を簡単にすることができ、コストの面でも削減することができる。更に、システムバスに接続される装置を削減することにより、バスアクセス権獲得による競合も減少することができ、バスアクセスに関わる負荷を軽減することができる。また、遠隔装置に対してもＬＡＰにて制御することにより、伝送品質が低下することがなく、伝送エラーを生じたとしても誤り制御により、復旧することが容易になるため、局内装置の制御が安定して実現できることからＡＴＭ交換機システムの性能向上に寄与するところが大きい。
また、本発明によれば、網内の端末装置の制御をＡＴＭの特長を利用することにより、簡単なインタフェース及び通信フォーマットにて管理できる。しかも実際のデータハイウェイを用いたインスロット方式なので制御情報の伝達が高速に行える。
また、本発明によれば、今まで試験装置によって行われていた試験セルの折り返しチェックを、交換機内のテストプログラム上で行されることにより、短時間で効率のよい試験ができるようになる。また、セルデータを被試験装置内から送信するため、試験機の代わりにループバックを行う治具を使うことによって試験機が不要にる。
また、本発明によれば、試験の環境設定（試験装置の設定、オペレータの待機等）をする必要がなく、コマンド入力という簡単な方法で試験ができるため、複数の局間の試験も短時間で可能となる。早期の障害の発見も可能で、ＡＴＭ 交換機等のサービス・信頼性の向上に寄与するところが大きい。
また、本発明によれば、少ないハードウェアでＡＴＭ 等の高速ハイウエイ上のセルをカウント可能であり、その効果はＡＴＭ スイッチ等の特性やパフォーマンス及び運用中の状況を判断する要素とすることができる。
また、本発明によれば、パターンの送信規則を固定することができ、その動作及びその動作を実現する回路構成を単純化することができる。
また、本発明によれば、上述と同様の効果に加え、送信フレームの偏差を減少させることができる。
また、本発明によれば、交換システムの大型化を防ぎ、低コストで増設等が容易なポイント・ツー・マルチポイント接続機能を提供することが可能となる。
また、本発明によれば、スイッチの外部に特別な装置を設けることなくポイント・ツー・マルチポイント接続機能を提供することが可能となる。
また、本発明によれば、ハードウェア資源を効率的に使用できるマルチキャスト接続を提供することが可能となる。
また、本発明によれば、広帯域通信ネットワークにおいて画像付き三者通話などの多端子接続サービスの呼処理機能を提供することが可能となる。
また、本発明によれば、交換機内装置が処理する回線に関する情報の収集と、障害発生時の交換機内装置の安全な変更を実現することが可能となる。
また、本発明によれば、回線上で障害が検出された場合に、帯域（ＶＰＩ／ＶＣＩ ）単位での安全な回線切替えを実現することが可能となる。
また、本発明によれば、回線上で障害が検出されたときに帯域（ＶＰＩ／ＶＣＩ ）単位で回線切替えを行う場合に、特に遠隔集線装置とＡＴＭ 交換機が接続される構成においてその回線切替えを行うための具体的な技術を提供することが可能となる。
また、本発明によれば、運用系の局内装置に障害が発生した場合における、それに設定されている各種通信制御データの予備系の局内装置への転送を、安全かつ高速に実行可能とすることが可能となる。
【図面の簡単な説明】
【図１】本実施例が対象とする広帯域ネットワークの構成を示した図である。
【図２】本実施例が対象とする広帯域システムアーキテクチャを示した図である。
【図３】広帯域交換機におけるＳＭＤＳの実現方式を示した図である。
【図４】本実施例が対象とする広帯域交換システムの代表的なハードウエア構成を示した図である。
【図５】ＡＳＳＷにおけるポート構成を示した図である。
【図６】加入者インタフェースシェルフ（ＳＩＦＳＨ） の構成を示した図である。
【図７】ＳＩＦＳＨ に対するＡＤＳ１ＳＨ接続を示した図である。
【図８】ＡＳＳＷを中心とするネットワークの構成を示した図である。
【図９】ＳＩＦＳＨ におけるループバック構成を示した図である。
【図１０】ＳＩＦＳＨ に接続されるテストセルジェネレータの構成を示した図である。
【図１１】ＢＳＧＣＳＨの構成を示した図である。
【図１２】ＢＲＳＵの主なハードウエア構成要素を示した図である。
【図１３】ＢＲＬＣの主なハードウエア構成要素を示した図である。
【図１４】ＢＲＬＣにおける接続構成を示した図である。
【図１５】スモールホスト交換機とラージホスト交換機の構成を示した図である。
【図１６】ＡＳＳＷの構成を示した図である。
【図１７】ＳＲＭ の原理を示した図である。
【図１８】ＡＳＳＷにおいて使用される４×４のＳＲＭ の構成を示した図である。
【図１９】仮想チャネル識別子コンバータ（ＶＣＣ） の位置を示した図である。
【図２０】ＡＳＳＷのＡＴＭ スイッチモジュールの構成を示した図である。
【図２１】本実施例の加入者インタフェース／ネットワークインタフェースを説明する構成図である。
【図２２】ＡＴＭ スイッチ内における広帯域シグナリング・コントローラ（ＢＳＧＣ）の位置を示す図である。
【図２３】ＡＴＭ スイッチ内におけるＳＭＤＳメッセージ・ハンドラの位置を示す図である。
【図２４】広帯域コール・プロセッサ（ＢＣＰＲ）の構成を示す図である。
【図２５】メンテナンス・アンド・オペレーション・システム（ＭＯＳ ）の構成を示す図である。
【図２６】オペレーション・アンド・メンテナンス・プロセッサ（ＯＭＰ ）のハードウェア構成を示す図である。
【図２７】広帯域遠隔集線装置（ＢＲＬＣ）の構成図である。
【図２８】広帯域遠隔交換装置（ＢＲＳＵ）の構成図である。
【図２９】ＳＭＤＳ装置の構成図である。
【図３０】レイヤ構造のＳＮＩ のプロトコルを示す図である。
【図３１】本実施例のＳＭＤＳが採用するレイヤ構成を説明する図である。
【図３２】ＳＭＤＳにおけるセルのルーティングを示す図である。
【図３３】ＤＳ３−ＳＭＤＳインタフェースを説明するためのシステム構成の概略図 （その１） である。
【図３４】ＤＳ３−ＳＭＤＳインタフェースを説明するためのシステム構成の概略図 （その２） である。
【図３５】ＡＴＭ セルのペイロードからＤＳ３ フォーマットへのマッピングを示した図である。
【図３６】ＤＳ３ フレームフォーマットを示した図である。
【図３７】ＤＳ３ ＰＬＣＰフレームフォーマットを示した図である。
【図３８】ＤＳ３−ＳＭＤＳ Ｌ２−ＰＤＵ フォーマットを示した図である。
【図３９】アクセスコントロールフィールドの内容を示した図である。
【図４０】ネットワークコントロールインフォメーションフィールドの内容を示した図である。
【図４１】セグメントタイプの内容を示した図である。
【図４２】ＳＭＤＳサービスにおけるレイヤ階層を示した図である。
【図４３】ＤＳ３ アンビリカルリンクフォーマットを示した図である。
【図４４】ＤＳ３−ＡＴＭ ヘッダフィールドを示した図である。
【図４５】ＤＳ３−ＳＭＤＳインタフェースの機能構成を示したブロック図である。
【図４６】ＤＳ３ レイヤにおけるアラームシーケンスを示した図である。
【図４７】ＤＳ３ レイヤにおけるアラームの優先度を示した図である。
【図４８】各種アラームの検出・復旧条件を示した図である。
【図４９】アラームが宣言されるタイミングを示した図である。
【図５０】ＤＳ３ ＰＬＣＰレイヤにおけるアラームのシーケンスを示した図である。
【図５１】各種アラームの検出・復旧条件を示した図である。
【図５２】アラームが宣言されるタイミングを示した図である。
【図５３】ＤＳ３ レイヤに関するパフォーマンスパラメータの種類と、各パラメータの積算値のカウントアップ条件、及び各パラメータの積算値に対するアラート閾値を示した図である。
【図５４】ＤＳ３−ＰＬＣＰレイヤに関するパフォーマンスパラメータの種類と、各パラメータの積算値のカウントアップ条件、及び各パラメータの積算値に対するアラート閾値を示した図である。
【図５５】ＤＳ３−ＳＭＤＳインタフェースとＳＩＦＳＨ Ｃｏｍｍｏｎ部の間のデータ変換処理の説明図である。
【図５６】交換機内を転送されるＡＴＭ セルのフォーマットを示した図である。
【図５７】Ｅ−ＭＳＤ 信号のタイミングチャートを示した図である。
【図５８】ＤＳ３−ＭＳＤＳインタフェースとＳＩＦＳＨ Ｃｏｍｍｏｎ部の間を転送されるＥ−ＭＳＤ 情報の収容状態を表した表を示した図である。
【図５９】Ｅ−ＭＳＤ 情報の各ビットの内容を示した図である。
【図６０】ＤＳ３−ＳＭＤＳインタフェースとＳＩＦＳＨ Ｃｏｍｍｏｎ部の間の信号線のタイミングチャートを示した図である。
【図６１】ＤＳ３−ＭＳＤＳインタフェースとＳＩＦＳＨ Ｃｏｍｍｏｎ部の間を転送されるＥ−ＭＳＣＮ情報の収容状態を表した表を示した図である。
【図６２】Ｅ−ＭＳＣＮ情報の各ビットの内容を示した図 （その１） である。
【図６３】Ｅ−ＭＳＣＮ情報の各ビットの内容を示した図 （その２） である。
【図６４】ＤＳ３−ＳＭＤＳインタフェースと交換機ソフトウエアの間のインタフェースの接続構成を示した図である。
【図６５】ＤＳ３−ＳＭＤＳインタフェースと交換機ソフトウエアの間のプロトコルスタックを示した図である。
【図６６】ＤＳ３−ＳＭＤＳインタフェースとＢＳＧＣの間の局内通信用セルのＶＰＩ，ＶＣＩ の変換処理の概要を示した図である。
【図６７】局内通信用ＳＡＲ−ＰＤＲ のフォーマットを示した図である。
【図６８】局内通信用Ｌ２フレームフォーマットを示した図である。
【図６９】Ｌ３フレームフォーマットを示した図である。
【図７０】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３−ＳＭＤＳインタフェースの初期設定） を示した図である。
【図７１】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３−ＳＭＤＳインタフェースのＩＮＳ 化の手順） を示した図である。
【図７２】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３−ＳＭＤＳインタフェースのＯＵＳ 化の手順） を示した図である。
【図７３】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３−ＳＭＤＳインタフェースのハードウェア障害／局内制御通信が可能なハードウェア障害） を示した図である。
【図７４】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３−ＳＭＤＳインタフェースのハードウェア障害／局内制御通信が不可能なハードウェア障害） を示した図である。
【図７５】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３−ＳＭＤＳインタフェースのハードウェア障害／マイクロプロセッサ障害） を示した図である。
【図７６】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３−ＳＭＤＳインタフェースのハードウェア障害／ＳＩＦＳＨ ＣｏｍｍｏｎとＤＳ３−ＳＭＤＳインタフェースの間の交絡障害 （アクティブ系））を示した図である。
【図７７】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３−ＳＭＤＳインタフェースのハードウェア障害／ＳＩＦＳＨ ＣｏｍｍｏｎとＤＳ３−ＳＭＤＳインタフェースの間の交絡障害 （スタンバイ系））を示した図である。
【図７８】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３／ＰＬＣＰレイヤアラーム処理） を示した図である。
【図７９】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３／ＰＬＣＰ ＴＣＡの発生時におけるＤ／Ｑ−タイマの通知、ＰＭデータの収集） を示した図である。
【図８０】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３−ＳＭＤＳインタフェースバッファアラームの発生時におけるＤ／Ｑ−タイマの通知、バッファデータの収集） を示した図である。
【図８１】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＰＶＣ パス試験用特番ＶＰＩ，ＶＣＩ セルの設定） を示した図である。
【図８２】バッファでの上述のセル廃棄処理開始／解除閾値を示した図である。
【図８３】ＤＳ３−ＳＭＤＳインタフェースＰＣＢ における上述のループバック機能の実装位置を示した図である。
【図８４】ＤＳＸ−３ でのラインループバック試験の概略を示した図である。
【図８５】ＲＬＣ でのラインループバック試験の概略を示した図である。
【図８６】ＤＳ３−ＳＤＭＳインタフェースとＳＢＭＨＳＨ、ＧＷＭＨＳＨの間のＰＶＣ のパス導通試験の概略を示した図である。
【図８７】ＳＩＦＳＨ の構成図である。
【図８８】個別部のＯＢＰ 監視機能の構成を示した図である。
【図８９】パッケージ抜け監視機能の構成を示した図である。
【図９０】共通部でのヒューズ断監視機能の構成を示した図である。
【図９１】アクティブコントロール機能を示した図である。
【図９２】ＨＬＰＯ１Ａの機能構成を示した図である。
【図９３】ＤＳ３−ＳＭＤＳインタフェースのメモリマップを示した図である。
【図９４】ＳＩＦＳＨ−Ａ のシステム内における位置付けを示した図である。
【図９５】ＳＩＦＣＯＭのパッケージ構成を示した図である。
【図９６】ＳＩＦＳＨ−Ａ とＡＴＭ スイッチ（ＡＳＳＷ）の間のインタフェースを示した図である。
【図９７】５０芯フラット同軸ケーブル上の６２２Ｍｂｐｓ セルハイウエイに対するインタフェースタイミングを示した図である。
【図９８】２０芯ＴＤバスケーブル上の系切替え信号に対するインタフェースタイミングを示した図である。
【図９９】系切替え信号とＳＩＦＳＨ−Ａ でのアクティブ系選択状態の関係図である。
【図１００】ＳＹＮＳＨ からの基準クロックを選択するためのＳＩＦＳＨ−Ａ 内に設けられる回路構成を示した図である。
【図１０１】各系における、ＣＯＭ−Ｅ−ＭＳＤ コマンドの指示状態、アラーム状態、及び選択された系の状態の関係図である。
【図１０２】１５６Ｍｂｐｓ セルハイウエイのインタフェースタイミングを示した図である。
【図１０３】個別部からＳＩＦＣＯＭへ向かう上りセルハイウエイにおけるＡＴＭ セルの受信タイミングを示した図である。
【図１０４】ＳＩＦＣＯＭから個別部へ向かう下りセルハイウエイにおけるＡＴＭ セルの受信タイミングを示した図である。
【図１０５】＃０系のＳＩＦＣＯＭがアクティブ系である場合における系制御を示した図である。
【図１０６】ＡＣＴ コントローラによる系制御の論理を示した図である。
【図１０７】ＡＣＴ コントローラの回路構成例を示した図である。
【図１０８】ＦＣＫ 及びＣＬＫ と、ＥＭＳＤデータ、ＥＭＳＣＮ データとの間の位相関係を示した図である。
【図１０９】フレーム同期処理の状態遷移図を示した図である。
【図１１０】フレーム同期の確立／はずれ過程を示した図である。
【図１１１】パイロット信号の検出／異常過程を示した図である。
【図１１２】３．３．２．３．２、３．３．２．３．３、及び３．３．２．３．４節で説明したデータ取込みのための一連の処理のフローチャートを示した図である。
【図１１３】３．３．２．３．２、３．３．２．３．３、及び３．３．２．３．４節で説明したデータ取込みのための一連の処理を実行する個別部内の機能ブロック図を示す。
【図１１４】個別部内のＥＭＳＣＮ 送出回路のブロック図である。
【図１１５】ＳＩＦＣＯＭと個別部の間のインターフェイス障害についての、個別部における検出方法及び通知方法、並びに、ＳＩＦＣＯＭにおける検出方法及び認識される障害内容の一覧を示した図である。
【図１１６】ＳＩＦＳＨ−Ａ 内部、及び個別部の間の、セル流に沿ったクロックインタフェースを示した図である。
【図１１７】局内制御通信のレイヤ構造を示した図である。
【図１１８】簡易ＬＡＰ−Ｄ におけるＡＴＭ レイヤのセルフォーマットを示した図である。
【図１１９】簡易ＬＡＰ−Ｄ におけるＳＡＲ−ＰＤＵ フォーマットを示した図である。
【図１２０】レイヤ２のＬＡＰ−Ｄ フォーマットを示した図である。
【図１２１】ＡＴＭ セルフォーマットを示した図である。
【図１２２】ＳＩＦＳＨ−Ａ で使用されるＡＴＭ セルヘッダデータの構成を示した図である。
【図１２３】ＳＩＦＳＨ−Ａ におけるＡＴＭ セルヘッダデータの使用方法を示した図である。
【図１２４】ＲＭＸＳＨで使用されるＡＴＭ セルヘッダデータの構成を示した図である。
【図１２５】ＲＭＸＳＨ におけるＡＴＭ セルヘッダデータの使用方法を示した図である。
【図１２６】ＢＳＧＣＳＨで使用されるＡＴＭ セルヘッダデータの構成を示した図である。
【図１２７】ＢＳＧＣＳＨにおけるＡＴＭ セルヘッダデータの使用方法を示した図である。
【図１２８】ＳＩＦＳＨ−Ａ におけるＳＩＧ／ＡＤＳ１ＢＬＫ／ＡＤＳ１ＳＥＬ の使用方法を示した図である。
【図１２９】図１２２、図１２３、及び図１２８によって規定されるＡＴＭ セルヘッダデータの、ＳＩＦＳＨ−Ａ 及びＡＤＳ１ＳＨ （図８参照） における機能割当てを示した図である。
【図１３０】ＳＩＦＳＨ−Ａ 内でのＭＵＸ の位置を示した図である。
【図１３１】ＳＩＦＳＨ−Ａ の縦続接続の構成を示した図である。
【図１３２】ＭＵＸ の構成を示した図である。
【図１３３】スケジューラの構成の概要を示した図である。
【図１３４】スケジューラのＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ バッファ） へのＡＴＭ セルの書込みタイミングを示した図である。
【図１３５】出力許可信号の送出タイミングを示した図である。
【図１３６】入力したセルのデータ長が短い場合の書き込み異常処理の説明図である。
【図１３７】入力したセルのデータ長が長い場合の書き込み異常処理の説明図である。
【図１３８】読み出し異常処理の説明図である。
【図１３９】ＭＵＸ 内のバッファに設定される閾値を示した図である。
【図１４０】ＳＩＦＳＨ−Ａ 内でのＤＭＵＸの位置を示した図である。
【図１４１】ＤＭＵＸの構成を示した図である。
【図１４２】交換機内のセルフォーマットを示した図である。
【図１４３】ＤＭＵＸにおいて使用されるヘッダのマッチングビットのロケーションを示した図である。
【図１４４】アンビリカルプロテクションスイッチングの概要を示した図である。
【図１４５】ＤＭＵＸ内のバッファに設定される閾値を示した図である。
【図１４６】ＶＣＣ ／ＡＴＭ スイッチ障害を説明した図である。
【図１４７】ＶＣＣ 用メモリのテーブル構造を示した図である。
【図１４８】ＩＮＳ 化手順のアローダイアグラム（Ａｒｒｏｗ Ｄｉａｇｒａｍ） を示した図である。
【図１４９】各系のステータスとＣＣ （交換機プロセッサ） の処理を示した図である。
【図１５０】ＳＩＦＳＨ−Ａ 内でのＳｉｇｎａｌ処理部（ＥＧＣＬＡＤ）の位置を示した図である。
【図１５１】ヘッダチェック領域を示した図である。
【図１５２】ヘッダ挿入領域を示した図である。
【図１５３】モニタリングセルＭＣの挿入・監視ポイントと、そのルーティングを示した図である。
【図１５４】ＴＣＧ 試験のルートを示した図である。
【図１５５】ＳＩＦＣＯＭでのＯＢＰ 障害の検出処理の説明図である。
【図１５６】ＳＩＦＣＯＭのパッケージ抜け障害の検出処理の説明図である。
【図１５７】パワーパッケージ抜け障害の検出処理の説明図である。
【図１５８】ＳＩＦＣＯＭ用ヒューズ断障害の検出処理の説明図である。
【図１５９】下り同軸フラットケーブル障害の検出処理の説明図である。
【図１６０】上り同軸フラットケーブル障害の検出処理の説明図である。
【図１６１】ＴＤバスケーブル障害の検出処理の説明図である。
【図１６２】ＳＩＦＣＯＭ障害の説明図 （その１） である。
【図１６３】ＳＩＦＣＯＭ障害の説明図 （その２） である。
【図１６４】ホスト交換機とＢＲＬＣを接続するアンビリカル回線を示した図である。
【図１６５】回線プロテクションにおける回線の切り替えシーケンスを示した図である。
【図１６６】回線切り替えのコマンドフォーマットを示した図である。
【図１６７】ＡＳＳＷＳＨ−Ａの内部構成を示した図である。
【図１６８】通話路系の接続構成を示した図である。
【図１６９】ＳＷＭＤＸ と６２２Ｍｂｐｓ のＡＴＭ ハイウエイとのインタフェースにおける信号タイミングを示した図である。
【図１７０】ＳＷＭＤＸ と６２２Ｍｂｐｓ のＡＴＭ ハイウエイの間のインタフェースにおけるセルフォーマットを示した図である。
【図１７１】ＩＮＦＡとＡＳＳＷＳＨ−Ａの間のインタフェースを示した図である。
【図１７２】自系のＳＷＣＮＴ と他系のＳＷＣＮＴ の間のインタフェースを示した図である。
【図１７３】系選択信号及びそのストローブ信号を示した図である。
【図１７４】系選択信号に関する系選択論理を示した図である。
【図１７５】ＳＷＭＸに関する外部インタフェースを示した図 （その１） である。
【図１７６】ＳＷＭＸに関する外部インタフェースを示した図 （その２） である。
【図１７７】ＳＷＭＤＸ に関する外部インタフェースを示した図 （その１） である。
【図１７８】ＳＷＭＤＸ に関する外部インタフェースを示した図 （その２） である。
【図１７９】ＳＷＣＮＴ に関する外部インタフェースを示した図 （その１） である。
【図１８０】ＳＷＣＮＴ に関する外部インタフェースを示した図 （その２） である。
【図１８１】ＡＳＳＷＳＨ−Ａを構成する各ブロックの詳細な機能を示した図である。
【図１８２】ＳＷＭＤＸ を構成する各ブロックを示した図である。
【図１８３】ＳＷＭＤＸ 内の各ブロックの機能を示した図である。
【図１８４】ＳＷＭＸを構成する各ブロックを示した図である。
【図１８５】ＳＷＭＸ内の各ブロックの機能を示した図である。
【図１８６】ＳＷＣＮＴ を構成する各ブロックを示した図である。
【図１８７】ＳＷＣＮＴ 内の各ブロックの機能を示した図である。
【図１８８】ＳＷＴＩＦ を構成する各ブロックを示した図である。
【図１８９】ＳＷＴＩＦ 内の各ブロックの機能を示した図である。
【図１９０】ＳＣＬＫを構成する各ブロックを示した図である。
【図１９１】ＳＣＬＫ内の各ブロックの機能を示した図である。
【図１９２】セル廃棄クラスを示した図である。
【図１９３】トラヒック測定回路のブロック図である。
【図１９４】トラヒック測定回路の動作タイミングチャートである。
【図１９５】ＣＣアクセス（ＩＮ 命令） のタイミングチャート（（ａ）図） 及びアドレス／データフォーマット（（ｂ）図） を示した図である。
【図１９６】ＣＣアクセス（ＯＵＴ命令） のタイミングチャート（（ａ）図） 及びアドレス／データフォーマット（（ｂ）図） を示した図である。
【図１９７】ＤＭＡ アクセス （リード） のタイミングチャート（（ａ）図） 及びアドレス／データフォーマット（（ｂ）図） を示した図である。
【図１９８】ＤＭＡ アクセス （ライト） のタイミングチャート（（ａ）図） 及びアドレス／データフォーマット（（ｂ）図） を示した図である。
【図１９９】ＩＮ／ＯＵＴ命令の一覧を示した図である。
【図２００】障害検出手順 （ＭＳＣＮにより通知が行われる場合） を示した図である。
【図２０１】障害検出手順 （自律的にステータスが通知される場合） を示した図である。
【図２０２】障害処理タスクが処理するメッセージボックスの基本フォーマットを示した図である。
【図２０３】通常障害におけるメッセージボックス内の障害内容書き込みデータを示した図である。
【図２０４】システム内におけるＳＢＭＥＳＨの位置付を示す全体構成図である。
【図２０５】ＳＮＩ −ＳＮＩ 間でのＳＭＤＳデータのルートを説明する図である。
【図２０６】ＳＮＩ からＩＳＳＩまたはＩＣＩ へのＳＭＤＳデータ転送のルートを説明する図である。
【図２０７】ＩＳＳＩまたはＩＣＩ からＳＮＩ へのＳＭＤＳデータ転送のルートを説明する図である。
【図２０８】ＩＳＳＩまたはＩＣＩ からＩＳＳＩまたはＩＣＩ へのＳＭＤＳデータ転送のルートを説明する図である。
【図２０９】ＳＢＭＥＳＨのブロック図である。
【図２１０】ＳＢＭＥＳＨの冗長構成を示すブロック図である。
【図２１１】メッセージハンドラＭＨ間の論理的な結合を示す図である。
【図２１２】レイヤ２、レイヤ３におけるユーザ情報の分解・組立を説明する図である。
【図２１３】レイヤ２のＡＡＬ／ＳＡＲ におけるデータ構成を示す図である。
【図２１４】セル種別に従った出力ＶＣＩ／ＭＩＤ の付与方法を説明する図である。
【図２１５】システム内の各位置におけるルーティング機能と、そのルーティングに利用されるセル内の情報を説明する図である。
【図２１６】ＳＮＩ に対応させたＶＣＩ の割り当ての例を示す図である。
【図２１７】ＳＮＩ とＳＢＭＨとの間でのＶＰＩ／ＶＣＩ の割当てを説明する図（その１）である。
【図２１８】ＳＮＩ とＳＢＭＨとの間でのＶＰＩ／ＶＣＩ の割当てを説明する図（その２）である。
【図２１９】メッセージハンドラＭＨ間でのＶＰＩ／ＶＣＩ の割り当ての例を示す図である。
【図２２０】メッセージハンドラＭＨ間でのＶＰＩ／ＶＣＩ の割当てを説明する図である。
【図２２１】各ＳＭＬＰに対して ＭＩＤを割り当てる例を示す図である。
【図２２２】グループアドレスを用いたデータ分配の概念を説明する図である。
【図２２３】各セルが属するＳＮＩ および Ｌ３ ＰＤＵ を識別するために用いる情報を説明する図である。
【図２２４】ＳＢＭＥＳＨの機能ブロック図である。
【図２２５】ＳＭＬＰ部の全体構成ブロック図である。
【図２２６】図２２５に示すＳＭＬＰ部の各ブロックの機能概略をまとめた図（その１）である。
【図２２７】図２２５に示すＳＭＬＰ部の各ブロックの機能概略をまとめた図（その２）である。
【図２２８】図２２５に示すＳＭＬＰ部の各ブロックの機能概略をまとめた図（その３）である。
【図２２９】図２２５に示すＳＭＬＰ部の各ブロック毎に操作するエラーフラグをまとめた図（その１）である。
【図２３０】図２２５に示すＳＭＬＰ部の各ブロック毎に操作するエラーフラグをまとめた図（その２）である。
【図２３１】図２２５に示すＳＭＬＰ部の各ブロック毎に操作するエラーフラグをまとめた図（その３）である。
【図２３２】図２２５に示すＳＭＬＰ部の各ブロック毎に操作するエラーフラグをまとめた図（その４）である。
【図２３３】上記エラーフラグ（ＥＦ）とエラー名称（ＴＲ での名前） の対応関係及び、ＥＦの位置を示す図（その１）である。
【図２３４】上記エラーフラグ（ＥＦ）とエラー名称（ＴＲ での名前） の対応関係及び、ＥＦの位置を示す図（その２）である。
【図２３５】上記エラーフラグ（ＥＦ）とエラー名称（ＴＲ での名前） の対応関係及び、ＥＦの位置を示す図（その３）である。
【図２３６】上記エラーフラグ（ＥＦ）とエラー名称（ＴＲ での名前） の対応関係及び、ＥＦの位置を示す図（その４）である。
【図２３７】上記エラーフラグ（ＥＦ）とエラー名称（ＴＲ での名前） の対応関係及び、ＥＦの位置を示す図（その５）である。
【図２３８】交絡セレクトＳ におけるタイミングを説明する図である。
【図２３９】セルのフォーマット（ヘッダ部）を示す図である。
【図２４０】試験セル多重時の、回線セルと試験セルの送出動作を説明する図である。
【図２４１】ＣＲＣ−１０チェックに関する処理を説明する図である。
【図２４２】各セグメントタイプ毎のＰＬ長チェックに関する処理を説明する図である。
【図２４３】各セグメントタイプ毎のＭＩＤ 値チェックに関する処理を説明する図である。
【図２４４】各セグメントタイプ毎のＭＩＤ チェックに関する処理を説明する図である。
【図２４５】各セグメントタイプ毎の ＳＮ チェックに関する処理を説明する図である。
【図２４６】アドレスフォーマット・チェックに関する処理を説明する図である。
【図２４７】各セグメントタイプ毎の ＤＡ チェックに関する処理を説明する図である。
【図２４８】ＢＡ サイズチェックに関する処理を説明する図である。
【図２４９】イングレス流量チェックの処理タイミングを説明する図である。
【図２５０】同時入力数チェックに関する処理を説明する図である。
【図２５１】ＭＩＤのタイムアウトに関する処理を説明する図である。
【図２５２】ＲＭＩＤ変換ＣＡＭ と、ＭＲＩ ＣＡＭ へのリード／ライトデータを示す図である。
【図２５３】各セル毎の、上記ＲＭＩＤ変換ＣＡＭ およびＭＲＩ ＣＡＭ のマッチングおよびリード／ライトのタイミングを説明する図である。
【図２５４】同時入力数制限 ＲＭＩＤ 獲得／ＭＲＩ Ｔｉｍｅ Ｏｕｔの処理を説明するフローチャートである。
【図２５５】ＲＭＩＤ の縮退の概念を説明する図である。
【図２５６】各セグメントタイプ毎に、ＲＭＩＤ獲得部、同時入力制限、ＭＲＩ Ｔ．Ｏ．設定／ 解除における正常セルと異常セルの処理を示す図である。
【図２５７】ヘッダ・イクステンション（ＨＥ）フォーマットチェックに関する処理を説明する図である。
【図２５８】各セグメントタイプ毎の、送信元アドレス（ＳＡ）のチェックに関する処理を説明する図である。
【図２５９】着信先アドレス ＤＡ のスクリーニングに関する処理を説明する図である。
【図２６０】ＢＥタグのマッチングに関する処理を説明する図である。
【図２６１】ＢＡサイズのマッチングチェックに関する処理を説明する図である。
【図２６２】情報長チェックに関する処理を説明する図である。
【図２６３】Ｌ３−ＰＤＵ 単位のエラーメッセージ廃棄を説明する図である。
【図２６４】ＭＲＩ タイムアウトＥＯＭ 後に受信したメッセージの廃棄を説明する図である。
【図２６５】各セグメントタイプ毎に、エラーメモリに対する処理を説明する図である。
【図２６６】エンキャプセレーションを説明する図である。
【図２６７】メッセージハンドラ（ＭＨ）間の情報 ＢＯＮに付与する ＩＳＳＩ ヘッダを示す図である。
【図２６８】メッセージハンドラ（ＭＨ）間の情報 ＢＯＮのフォーマットを示す図である。
【図２６９】キャリアセレクションの関する処理を説明する図である。
【図２７０】ルーティングに関する処理をまとめた図である。
【図２７１】ルーティングに関する処理を概念的に説明する図である。
【図２７２】キャリアスクリーニングに関する処理を説明する図である。
【図２７３】ブロードキャスト指定用ビットを説明する図である。
【図２７４】セルのコピーに関する処理を説明する図である。
【図２７５】ブロードキャスト後のセルフォーマットを示す図である。
【図２７６】グループアドレス ＧＡ 部でのコピー処理のフローチャートである。
【図２７７】出力帯域制限に関する処理を説明する図である。
【図２７８】出 ＭＩＤの獲得に関する処理を説明する図である。
【図２７９】ＭＩＤの獲得に関する処理のフローチャートである。
【図２８０】ＳＭＬＰテーブル一覧を示す図（その１）である。
【図２８１】ＳＭＬＰテーブル一覧を示す図（その２）である。
【図２８２】ＲＭＬＰの全体構成ブロック図である。
【図２８３】上記ＲＭＬＰの各ブロックの機能概要を説明する図（その１）である。
【図２８４】上記ＲＭＬＰの各ブロックの機能概要を説明する図（その２）である。
【図２８５】ＰＶＣ 試験時の試験セルのルートを示す図（その１）であり、ＳＮＩ 折り返しテストを説明する。
【図２８６】ＰＶＣ 試験時の試験セルのルートを示す図（その２）であり、ＭＨ間（ 特定ＤＡ使用） テストを説明する。
【図２８７】ＰＶＣ 試験時の試験セルのルートを示す図（その３）であり、ＭＨ間（ 割付済ＤＡ使用） テストを説明する。
【図２８８】ＲＭＬＰのＭＳＣＮ収容図である。
【図２８９】ＲＭＬＰのＭＳＤ 収容図である。
【図２９０】ＲＭＬＰの各機能ブロック毎に操作するエラーフラグ（ＥＦ）を示す図である。
【図２９１】ＲＭＬＰとＬＰ−ＣＯＭのデータインタフェース、及びセルのフォーマットを示す図（その１）である。
【図２９２】ＲＭＬＰとＬＰ−ＣＯＭのデータインタフェース、及びセルのフォーマットを示す図（その２）である。
【図２９３】ＲＭＬＰとＬＰ−ＣＯＭのデータインタフェース、及びセルのフォーマットを示す図（その３）である。
【図２９４】ＲＭＬＰとＬＰ−ＣＯＭのデータインタフェース、及びセルのフォーマットを示す図（その４）である。
【図２９５】ＲＭＬＰとＬＰ−ＣＯＭのデータインタフェース、及びセルのフォーマットを示す図（その５）である。
【図２９６】ＨＭＨ００Ａの機能ブロック図である。
【図２９７】上記ＨＭＨ００Ａの各ブロックの機能概略を説明する図である。
【図２９８】交絡セレクトＲ の機能ブロック図である。
【図２９９】上記交絡セレクトＲ の各ブロックの機能概略を説明する図である。
【図３００】ＨＭＨ００Ａの系交絡を説明する図である。
【図３０１】ＦＩＦＯによるタイミング調節を説明する図である。
【図３０２】交絡データのセレクト処理を説明する図である。
【図３０３】交絡セレクトに関するＭＳＣＮポイントを説明する図である。
【図３０４】タイミングジェネレータＲ の機能ブロック図である。
【図３０５】上記タイミングジェネレータＲ の各ブロックの機能概要を説明する図である。
【図３０６】セルフレーム（ＣＦ）ジェネレータの動作を説明する図である。
【図３０７】タイミングジェネレータに関するＭＳＣＮポイントを説明する図である。
【図３０８】アドレスフィルタＲ の機能ブロック図である。
【図３０９】上記アドレスフィルタＲ の各ブロックの機能概略を説明する図である。
【図３１０】ＶＣＩ／ＭＩＤ マッチャ条件をまとめた図である。
【図３１１】上記アドレスフィルタＲ に関するＭＳＣＮポイントを説明する図である。
【図３１２】ＨＭＨ０１Ａの機能ブロック図である。
【図３１３】上記ＨＭＨ０１Ａの各ブロックの機能概略を説明する図である。
【図３１４】試験セル多重Ｒ， ９ＭＧ Ｒの機能ブロック図である。
【図３１５】上記試験セル多重Ｒ， ９ＭＧ Ｒに関するＭＳＣＮポイントを説明する図である。
【図３１６】ＭＩＤ チェックＲ の機能ブロック図である。
【図３１７】ＭＩＤ チェックに関する処理を説明する図である。
【図３１８】ＭＩＤ チェックのエラーフラグを示す図である。
【図３１９】ＭＩＤチェックＲ に関するＭＳＣＮポイントを説明する図である。
【図３２０】ＳＮチェックＲ の機能ブロック図である。
【図３２１】ＳＮチェックＲ のエラーフラグを示す図である。
【図３２２】上記 ＳＮ チェックＲ 部に関するＭＳＣＮポイントを説明する図である。
【図３２３】エンキャプセレーション部の機能ブロック図である。
【図３２４】エンキャプセレーション部に関するエラーフラグを示す図である。
【図３２５】上記エンキャプセレーション部に関するＭＳＣＮポイントを説明する図である。
【図３２６】エラー編集Ｉ Ｒ の機能ブロック図である。
【図３２７】ＲＭＩＤ獲得Ｒ の機能ブロック図である。
【図３２８】上記ＲＭＩＤ獲得Ｒ の各ブロックの機能概要を説明する図である。
【図３２９】上記ＲＭＩＤ獲得Ｒ 部に関するエラーフラグを示す図である。
【図３３０】ＭＲＩ タイムアウトチェックＲ の機能ブロック図である。
【図３３１】上記ＭＲＩ タイムアウトチェックＲ の各ブロックの機能概略を説明する図である。
【図３３２】ＴＯセル（タイムアウトセル）のヘッダフォーマットを示す図である。
【図３３３】ＭＲＩ タイムアウトチェック部に関するエラーフラグを示す図である。
【図３３４】ＧＡコピーＲ の機能ブロック図である。
【図３３５】上記ＧＡコピーＲ の各ブロックの機能概略を説明する図である。
【図３３６】ＧＡコピー部に関するエラーフラグを示す図である。
【図３３７】上記ＧＡコピー部に関するＭＳＣＮポイントを説明する図である。
【図３３８】ＳＮＩ 利用可能Ｒ の機能ブロック図である。
【図３３９】ＳＮＩ 利用可能部に関するエラーフラグを示す図である。
【図３４０】ＳＮＩ 利用可能部に関するＭＳＣＮポイントを説明する図である。
【図３４１】エラー編集ＩＩ Ｒの機能ブロック図およびその機能ブロック概要を説明する図である。
【図３４２】ＳＡチェック Ｒの機能ブロック図およびそのブロックの機能概要を説明する図である。
【図３４３】ＭＩＤ チェックのエラーフラグを説明する図である。
【図３４４】ＳＡチェック部に関するＭＳＣＮポイントを説明する図である。
【図３４５】ＳＡスクリーニングＲ において、ＳＣ属性とのマッチ状況を示す図である。
【図３４６】ＨＭＨ０２Ａの全体構成を表すブロック図である。
【図３４７】ＨＭＨ０２Ａの機能ブロック図である。
【図３４８】図３４７に示した各ブロックの機能をまとめた表である。
【図３４９】ＨＭＨ０２ＡのインタフェースＩ／Ｆ 状況を表す図である。
【図３５０】ＨＭＨ０２Ａにおけるメッセージ制御の内容をまとめた表である。
【図３５１】同時送出数制限部の詳細ブロック図である。
【図３５２】特定ＳＮＩ に対するメッセージ送出数管理を説明する表である。
【図３５３】バッファリング管理を説明する概念図である。
【図３５４】出ＭＩＤ 獲得部のブロック図である。
【図３５５】出ＭＩＤ 獲得の処理を説明する図である。
【図３５６】エグレス流量制限部のブロック図である。
【図３５７】廃棄カウンタ部のブロック図である。
【図３５８】ＣＲＣ−１０生成部のブロック図である。
【図３５９】ＣＲＣ−１０生成部が生成するＣＲＣ−１０の多項式のセル内の位置を示す図である。
【図３６０】クロック生成部のブロック図である。
【図３６１】上記クロック生成部によるクロック生成方法を説明する図である。
【図３６２】μＰ Ｉ／Ｆ の内容を示す表である。
【図３６３】ＭＨ−ＣＯＭ部を構成する４枚のＰＷＣＢの機能を説明する図である。
【図３６４】ＨＭＸ１０Ａ ＰＷＣＢ のブロック図である。
【図３６５】上記ＨＭＸ１０Ａ ＰＷＣＢ の監視項目を説明する図（その１）である。
【図３６６】上記ＨＭＸ１０Ａ ＰＷＣＢ の監視項目を説明する図（その２）である。
【図３６７】ＨＭＸ１１Ａ ＰＷＣＢ のブロック図である。
【図３６８】上記ＨＭＸ１１Ａ ＰＷＣＢ の監視項目を説明する図（その１）である。
【図３６９】上記ＨＭＸ１１Ａ ＰＷＣＢ の監視項目を説明する図（その２）である。
【図３７０】上記ＨＭＸ１１Ａ ＰＷＣＢ の監視項目を説明する図（その３）である。
【図３７１】ＨＭＸ１２Ａ ＰＷＣＢ のＶＣＣ 機能を中心としたブロック図である。
【図３７２】ＨＭＸ１２Ａ ＰＷＣＢ のスケジューラ機能を中心としたブロック図である。
【図３７３】上記ＨＭＸ１２Ａ ＰＷＣＢ の障害処理に関する監視項目を示す図（その１）である。
【図３７４】上記ＨＭＸ１２Ａ ＰＷＣＢ の障害処理に関する監視項目を示す図（その２）である。
【図３７５】上記ＨＭＸ１２Ａ ＰＷＣＢ の障害処理に関する監視項目を示す図（その３）である。
【図３７６】ＨＳＦ０５Ａの機能ブロック図を示す。
【図３７７】上記ＨＳＦ０５Ａ ＰＷＣＢ の障害処理に関する監視項目を示す。
【図３７８】ＳＢＭＥＳＨのクロックの系統図である。
【図３７９】ＨＬＭ０１Ａ ＰＷＣＢ の機能ブロック図である。
【図３８０】上記ＨＬＭ０１Ａ ＰＷＣＢ の各ブロックの機能概略を示す図（その１）である。
【図３８１】上記ＨＬＭ０１Ａ ＰＷＣＢ の各ブロックの機能概略を示す図（その２）である。
【図３８２】ＨＬＭ０１Ａ ＰＷＣＢ において行われるチェック一覧を示す図（その１）である。
【図３８３】ＨＬＭ０１Ａ ＰＷＣＢ において行われるチェック一覧を示す図（その２）である。
【図３８４】イングレス部におけるプロトコル・パフォーマンス・モニタのチェック項目および処理を示した図である。
【図３８５】エラー通知のタイミングを説明するタイムチャートである。
【図３８６】上記タイムチャートに示す各信号を説明する図である。
【図３８７】ＳＴ識別ブロックにおけるセル・セグメントタイプの識別方法を説明する図である。
【図３８８】エラー発生時の処理を説明するタイムチャートである。
【図３８９】Ｓｕｍ ｏｆ Ｅｒｒｏｒ Ｃｏｕｎｔ処理における閾値とカウント値のアクセスのタイミングを示すタイムチャートである。
【図３９０】Ｌ２／３個別 Ｅｒｒ． カウント処理を説明するタイムチャートである。
【図３９１】レイヤ３ Ｂｕｒｓｔｙ Ｅｒｒ．（バーストエラー）処理を説明するタイムチャートである。
【図３９２】Ｅ−ＰＤＵ ｆｌａｇ ＲＡＭへのアクセス方法を説明するフローチャートである。
【図３９３】Ｅｇｒｅｓｓ部におけるチェック項目、ＮＧ検出時のアクション、チェック処理手順を示す図である。
【図３９４】エグレス部におけるプロトコル・パフォーマンス・モニタの処理を説明するタイムチャートである。
【図３９５】上記タイムチャートの各信号を説明する図である。
【図３９６】セルのセグメントタイプを識別する方法を示す図である。
【図３９７】イングレス部でのＬ２／３個別Ｅｒｒ．カウント処理を説明するタイムチャートである。
【図３９８】イングレス部におけるネットワーク・データ・コレクションの処理を説明するタイムチャートである。
【図３９９】イングレス部におけるデータ・コレクション処理を説明するタイムチャートである。
【図４００】課金部のブロック図である。
【図４０１】ＲＭＬＰ部から入力されるセルのフォーマットを示す図である。
【図４０２】ＳＡ， キャリア，ＲＤＡ蓄積ＲＡＭ に格納されるでーたを模式的に示した図である。
【図４０３】ＤＡ圧縮ＣＡＭ の内部を模式的に示した図である。
【図４０４】課金処理において、ＥＯＭ の流入時の動作を示すタイムチャートである。
【図４０５】課金関連データを蓄積するＲＡＭ に格納される情報を模式的に示す図である。
【図４０６】課金部のチェック処理を行う部分のブロック図である。
【図４０７】ＬＰ−ＣＯＭ部の ＨＬＰ０２Ａ のブロック図である。
【図４０８】上記ＨＬＰ０２Ａの各ブロックの機能概要を説明する図（その１）である。
【図４０９】上記ＨＬＰ０２Ａの各ブロックの機能概要を説明する図（その２）である。
【図４１０】ＡＳＳＷからＳＤＭＵＸ へ入力するセルフォーマットを示す図である。
【図４１１】ＳＤＭＵＸ からＳＭＬＰ（ａ） へ入力するセルのフォーマットを示す図である。
【図４１２】ＬＰ−ＣＯＭからＳＭＬＰ（ａ） へ入力するセルのフォーマットを示す図である。
【図４１３】ＳＭＬＰ（ａ） （ＨＭＨ０３Ａ）からＳＭＬＰ（ｂ） （ＨＭＨ０４Ａ）へ入力するセルのフォーマットを示す図である。
【図４１４】ＳＭＬＰ（ｂ）（ＨＭＨ０４Ａ） →ＳＭＬＰ（ｃ）（ＨＭＨ０５Ａ） へ入力するセルのフォーマットを示す図である。
【図４１５】ＳＭＬＰ（ｂ）（ＨＭＨ０４Ａ） からＳＭＬＰ（ＨＭＨ０５Ａ）に入力するタイムアウト・ダミーセルのフォーマットを示す図である。
【図４１６】ＳＭＬＰ（ｃ）（ＨＭＨ０５Ａ） からＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ） へ入力するセルのフォーマットを示す図である。
【図４１７】ＳＭＬＰ（ｃ）（ＨＭＨ０５Ａ） からＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ） へ入力するＩ−ＢＯＭ のセルフォーマットを示す図である。
【図４１８】ＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ） からＳＭＵＸ（ＨＭＸ１２Ａ）へ入力するセルのフォーマットを示す図である。
【図４１９】ＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ）からＬＰ−ＣＯＭ（ＨＬＰ０２Ａ， ＨＬＭＯ１Ａ）へ入力するセルのフォーマットを示す図である。
【図４２０】ＳＭＵＸからＡＳＳＷへ出力されるセルのフォーマットを示す図である。
【図４２１】ＡＳＳＷからＲＤＭＵＸ へ入力するセルのフォーマットを示す図である。
【図４２２】ＲＤＭＵＸ（ＨＭＸ１０Ａ） からＲＭＬＰ（ａ）（ＨＭＨ００Ａ） へ入力するセルのフォーマットを示す図である。
【図４２３】ＲＭＬＰ（ａ）（ＨＭＨ００Ａ） からＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ） へ入力するセルのフォーマットを示す図である。
【図４２４】ＬＰ−ＣＯＭ（ＨＬＰ０２Ａ）からＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ） へ入力するセルのフォーマット示す図である。
【図４２５】ＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ） からＲＭＬＰ（ｃ）（ＨＭＨ０４Ａ） へ入力するセルのフォーマットを示す図である。
【図４２６】ＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ） からＲＭＬＰ（ｃ）（ＨＭＨ０４Ａ） へ転送されるタイムアウト・ダミーセルのフォーマットを示す図である。
【図４２７】ＲＭＬＰ（ｃ）（ＨＭＨ０４Ａ） からＲＭＬＰ（ｄ）（ＨＭＨ０２Ａ） へ入力するセルのフォーマットを示す図である。
【図４２８】ＲＭＬＰ（ｄ）（ＨＭＨ０２Ａ） からＬＰ−ＣＯＭ（ＨＬＰ０２Ａ， ＨＬＭ００Ａ）へ入力するセルのフォーマットを示す図である。
【図４２９】ＲＭＬＰ（ｄ）（ＨＭＨ０２Ａ） からＬＰ−ＣＯＭ（ＨＬＰ０２Ａ， ＨＬＭ０１Ａ）へ入力するセルのフォーマットを示す図である。
【図４３０】ＲＭＬＰ（ＨＭＨ０２） からＲＭＵＸ（ＨＭＸ１２Ａ）へ入力するセルのフォーマットを示す図である。
【図４３１】ＲＭＩＸ（ＨＭＸ１２Ａ）からＡＳＳＷへ出力されるセルのフォーマットを示す図である。
【図４３２】ＳＭＬＰ側におけるエラーフラグを示す図である。
【図４３３】ＲＭＬＰ側におけるエラーフラグを示す図である。
【図４３４】ＭＨ−ＣＯＭの初期設定を説明する図である。
【図４３５】局内通信におけるセルの流れを説明する図である。
【図４３６】局内通信用セルのＶＰＩ／ＶＣＩ 値の一例を示す図である。
【図４３７】ＢＳＧＣとＳＢＭＥＳＨ間の局内通信リンクを示す図である。
【図４３８】ＳＢＭＥＳＨのシェルフ・ナンバーをタグの値の関係を説明する図である。
【図４３９】特定のＳＢＭＥＳＨを指定するセルのタグ部を示す図である。
【図４４０】特定のＳＢＭＨを指定するセルのタグ部を示す図である。
【図４４１】ＬＰ部の初期設定時に発生しうるエラーを防ぐための処理を説明する図である。
【図４４２】加入者データ登録において、パラメータの変更の例を示す図である。
【図４４３】ＭＨ−ＣＯＭのＩＮＳ 処理を示す図である。
【図４４４】ＭＨ−ＣＯＭの障害時の動作についてまとめた図である。
【図４４５】自系Ｅ−ＭＳＣＮで通知される障害が、スタンバイ系で発生した場合のシーケンスを示す図である。
【図４４６】自系Ｅ−ＭＳＣＮで通知される障害が、アクティブ系で発生した場合のシーケンスを示す図である。
【図４４７】他系Ｅ−ＭＳＣＮで通知される障害が、スタンバイ系で発生した場合のシーケンスを示す図である。
【図４４８】他系Ｅ−ＭＳＣＮで通知される障害が、アクティブ系で発生した場合のシーケンスを示す図である。
【図４４９】ＳＢＭＥＳＨとＢＣＰＲとの間のインタフェースを示す図である。
【図４５０】ＩＮＦ ＭＳＣＮ ３２ ｂｉｔ を示す図である。
【図４５１】ＭＨ−ＣＯＭ部、ＬＰ部の系間交絡に関するＭＳＣＮポイントのチェックの概念を説明する図である。
【図４５２】ＩＮＦ ＭＳＣＮのうちの、１５， １７ ｂｉｔの状態と障害の関係を説明する図（その１）である。
【図４５３】ＩＮＦ ＭＳＣＮのうちの、１５， １７ ｂｉｔの状態と障害の関係を説明する図（その２）である。
【図４５４】ＩＮＦ ＭＳＣＮのうちの、１５， １７ ｂｉｔの状態と障害の関係を説明する図（その３）である。
【図４５５】ＩＮＦ ＭＳＣＮのうちの、１９， ２１ ｂｉｔの状態と障害の関係を説明する図（その１）である。
【図４５６】ＩＮＦ ＭＳＣＮのうちの、１９， ２１ ｂｉｔの状態と障害の関係を説明する図（その２）である。
【図４５７】ＬＰ部のヘルスチェックの概念を示す図である。
【図４５８】ＭＨ−ＣＯＭ部の系切り換えにおけるＡＣＴ 信号処理を説明する図である。
【図４５９】ＴＣＧ を用いた ＳＢＭＥＳＨ の折り返し試験を説明する図である。
【図４６０】ＳＩＦＳＨ に収容される個別部での折り返しのイメージを示す図である。
【図４６１】各ＳＢＭＥＳＨのＬＰ部での折り返しのイメージを示す図である。
【図４６２】ＴＣＧ からＳＢＭＥＳＨに送出されるテストセルのタグ情報の例を示す図である。
【図４６３】ＳＢＭＥＳＨに入力されたテストセルの処理を説明する図である。
【図４６４】ＳＢＭＥＳＨのＤＭＵＸ， ＭＵＸ 機能の確認のために試験を説明する図である。
【図４６５】ＳＮＩ−ＳＢＭＥＳＨ−Ａ間のＰＶＣ 試験を説明する図である。
【図４６６】ＳＮＩ−ＳＢＭＥＳＨ−Ａ間のＰＶＣ 試験において、ＳＩＮＦ， ＤＴの閉塞の有無、折り返し手段について説明する図である。
【図４６７】ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験について説明する図である。
【図４６８】ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験において、ＤＡの指定法とそのタイプ指定での試験についてまとめた図である。
【図４６９】ＰＶＣ 試験結果要求コマンドに対する応答ステータスに含まれるＰＶＣ 試験結果を示す図である。
【図４７０】テストセル送出部障害表示エリアの例を示す図である。
【図４７１】テストセル受信部障害表示エリアの例を示す図である。
【図４７２】ＳＮＩ−ＳＢＭＥＳＨ間のＰＶＣ 試験の結果のプリントアウトイメージを示す図である。
【図４７３】ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時（特定試験ＤＡ使用時）の結果のプリントアウトイメージを示す図である。
【図４７４】ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時（割付け済ＤＡ使用時）の結果のプリントアウトイメージを示す図である。
【図４７５】ＭＨ−ＣＯＭ自己診断の概要をまとめた図である。
【図４７６】ＭＨ−ＣＯＭ自己診断のひとつとして、ＤＰ実行結果の例を示す図である。
【図４７７】上記実行結果のなかのＲＥＳＵＬＴ情報の詳細を示す図である。
【図４７８】上記実行結果のなかのレングス情報の詳細を示す図である。
【図４７９】上記実行結果のなかの結果情報の詳細を示す図である。
【図４８０】ＬＰ部の機能試験の診断結果通知ステータスの詳細を示す図である。
【図４８１】ＭＨ−ＣＯＭのＥ−ＭＳＣＮフォーマットを示す図である。
【図４８２】詳細ＭＳＣＮ収容概念を示す図である。
【図４８３】ＭＨ−ＣＯＭ Ｅ−ＭＳＤのフォーマットを示す図である。
【図４８４】ＭＨ−ＣＯＭ制御Ｅ−ＭＳＤ 領域の収容を示す図である。
【図４８５】ＭＨ−ＣＯＭ制御Ｅ−ＭＳＤ 領域の各ポイントの内容を説明する図（その１）である。
【図４８６】ＭＨ−ＣＯＭ制御Ｅ−ＭＳＤ 領域の各ポイントの内容を説明する図（その２）である。
【図４８７】統計用閾値設計領域の収容を示す図である。
【図４８８】統計用閾値設計領域の各ポイントの内容を説明する図（その１）である。
【図４８９】統計用閾値設計領域の各ポイントの内容を説明する図（その２）である。
【図４９０】ＣＯＭ−Ｅ−ＭＳＣＮマスクパターン設定領域の収容を示す図である。
【図４９１】ＣＯＭ−Ｅ−ＭＳＣＮマスクパターン設定領域のマスク指定ポイントの内容を説明する図である。
【図４９２】ＭＨ−ＣＯＭの統計処理のシーケンスを示す図である。
【図４９３】ＭＨ−ＣＯＭの統計処理の収集が異常となる例を示す図である。
【図４９４】ＭＨ−ＣＯＭの統計処理異常時の処理シーケンスを示す図である。
【図４９５】ＬＰ部の各種処理のシーケンスを示す図である。
【図４９６】システム内におけるゲートウェイ・メッセージ・ハンドラ（ＧＷＭＥＳＨ）の位置を示す図である。
【図４９７】ＳＮＩ −ＳＮＩ 間でのＳＭＤＳデータの処理を示す図である。
【図４９８】ＳＮＩ →ＩＳＳＩまたはＩＣＩ の場合のＳＭＤＳデータの処理を示す図である。
【図４９９】ＩＳＳＩまたはＩＣＩ →ＳＮＩ の場合のＳＭＤＳデータの処理を示す図である。
【図５００】ＩＳＳＩまたはＩＣＩ →ＩＳＳＩまたはＩＣＩ の場合のＳＭＤＳデータの処理を示す図である。
【図５０１】ＧＷＭＥＳＨの構成ブロック図である。
【図５０２】ＧＷＭＥＳＨの冗長構成（二重化構成）を示すブロック図である。
【図５０３】ＳＭＤＳネットワークの一構成例を示す図である。
【図５０４】個別アドレスを用いてデータ転送をする場合のルーティング処理の例を示す図である。
【図５０５】ネットワーク内において、図５０４のルーティング処理の例を示した図である。
【図５０６】グループアドレスを用いてデータ転送をする場合のルーティング処理の例を示す図である。
【図５０７】グループアドレスが指定するエリア内にデータ転送元がある場合のデータ転送方法を示す図である。
【図５０８】データ転送元に対して、グループアドレスが指定するエリアがＬＡＴＡ内の他のローカル・キャリア内ある場合のデータ転送方法を示す図である。
【図５０９】データ転送元に対して、グループアドレスが指定するエリアがＬＡＴＡ外の他のローカル・キャリア内にある場合のデータ転送方法を示す図である。
【図５１０】スイッチング・システム間、またはスイッチング・システムと他のキャリアとの間のリンクのイメージを示す図である。
【図５１１】リンク・セットの収容条件を示す図である。
【図５１２】ロード・スプリッティング・アルゴリズムを説明する図である。
【図５１３】ＧＷＭＥＳＨのＩＣＬＰ部の全体構成ブロック図である。
【図５１４】ＩＣＬＰ部の各ブロックの機能を説明する図である。
【図５１５】ＩＣＬＰ部の各機能と、エラーフラグの対応を示す図（その１）である。
【図５１６】ＩＣＬＰ部の各機能と、エラーフラグの対応を示す図（その２）である。
【図５１７】ＩＣＬＰ部への入力セルのフォーマット（ＭＨ−ＣＯＭ→ＩＣＬＰ（ＩＳＳＩＰ−ＢＯＭ） ）を示す図である。
【図５１８】ＩＣＬＰ部への入力セルのフォーマット（ＭＨ−ＣＯＭ→ＩＣＬＰ（ＩＣＩＰ−ＢＯＭ））を示す図である。
【図５１９】ＩＣＬＰ部への入力セルのフォーマット（ＭＨ−ＣＯＭ→ＩＣＬＰ（ＳＩＰ−ＳＳＭ） ）を示す図である。
【図５２０】ＩＣＬＰ部への入力セルのフォーマット（ＭＨ−ＣＯＭ→ＩＣＬＰ（ＳＩＰ−ＢＯＭ） ）を示す図である。
【図５２１】ＩＣＬＰ部への入力セルフォーマット（ＭＨ−ＣＯＭ→ＩＣＬＰ（ＣＯＭ） ）を示す図である。
【図５２２】ＩＣＬＰ部への入力セルフォーマット（ＭＨ−ＣＯＭ→ＩＣＬＰ（ＥＯＭ） ）を示す図である。
【図５２３】ＩＣＬＰ部からの出力セルのフォーマット（ＩＣＬＰ→ＭＨ−ＣＯＭ（ＩＳＳＩＰ−ＢＯＭ） ）を示す図である。
【図５２４】ＩＣＬＰ部からの出力セルのフォーマット（ＩＣＬＰ→ＭＨ−ＣＯＭ（ＩＣＩＰ−ＢＯＭ））を示す図である。
【図５２５】ＩＣＬＰ部からの出力セルのフォーマット（ＩＣＬＰ→ＭＨ−ＣＯＭ（ＳＩＰ−ＳＳＭ） ）を示す図である。
【図５２６】ＩＣＬＰ部からの出力セルのフォーマット（ＩＣＬＰ→ＭＨ−ＣＯＭ（ＳＩＰ−ＢＯＭ） ）を示す図である。
【図５２７】ＩＣＬＰ部からの出力セルのフォーマット（ＩＣＬＰ→ＭＨ−ＣＯＭ（ＣＯＭ） ）を示す図である。
【図５２８】ＩＣＬＰ部からの出力セルのフォーマット（ＩＣＬＰ→ＭＨ−ＣＯＭ（ＥＯＭ） ）を示す図である。
【図５２９】ＩＣＬＰ部のＨＭＨ１２Ａへの入力セルのフォーマットを示す図である。
【図５３０】ＩＣＬＰ部のＨＭＨ１２Ａからの出力セルのフォーマットを示す図である。
【図５３１】ＩＣＬＰ部のＨＭＨ１３Ａへの入力セルのフォーマット（ＢＯＭ ）を示す図である。
【図５３２】ＩＣＬＰ部のＨＭＨ１３Ａへの入力セルのフォーマット（ＣＯＭ ）を示す図である。
【図５３３】ＩＣＬＰ部のＨＭＨ１３Ａへの入力セルのフォーマット（ＥＯＭ ）を示す図である。
【図５３４】図５３１〜図５３３に示したエラーフラグを説明する図である。
【図５３５】ＩＣＬＰ部のＨＭＨ１３Ａ→ＨＬＰ０３Ａ， ＨＬＰ０７Ａへの出力セルのフォーマット（ＢＯＭ ）を示す図である。
【図５３６】ＩＣＬＰ部のＨＭＨ１３Ａ→ＨＬＰ０３Ａ， ＨＬＰ０７Ａへの出力セルのフォーマット（ＣＯＭ ）を示す図である。
【図５３７】ＩＣＬＰ部のＨＭＨ１３Ａ→ＨＬＰ０３Ａ， ＨＬＰ０７Ａへの出力セルのフォーマット（ＥＯＭ ）を示す図である。
【図５３８】図５３５〜図５３７に示したエラーフラグを説明する図である。
【図５３９】ＩＣＬＰ部のＨＭＨ１３Ａ→ＨＭＸ１２Ａへの出力セルのフォーマット（ＢＯＭ ）を示す図である。
【図５４０】ＩＣＬＰ部のＨＭＨ１３Ａ→ＨＭＸ１２Ａへの出力セルのフォーマット（ＣＯＭ ）を示す図である。
【図５４１】ＩＣＬＰ部の ＭＨ１３Ａ→ＨＭＸ１２Ａへの出力セルのフォーマット（ＥＯＭ ）を示す図である。
【図５４２】図５３９〜図５４１に示したエラーフラグを説明する図である。
【図５４３】ＩＣＬＰ部がメッセージを受信したときのチェックを説明するフローチャートである。
【図５４４】ＩＣＬＰ部におけるメッセージ・ルーティング処理を説明するフローチャートである。
【図５４５】上記メッセージ・ルーティング処理のフローチャートを補足的に説明する図である。
【図５４６】ＨＭＨ１１Ａのブロック図である。
【図５４７】ＨＭＨ１１Ａの外部端子を示す図である。
【図５４８】ＨＭＨ１１Ａの要部の回路図（その１）である。
【図５４９】ＨＭＨ１１Ａの要部の回路図（その２）である。
【図５５０】ＨＭＨ１１Ａの要部の回路図（その３）である。
【図５５１】ＨＭＨ１１Ａの要部の回路図（その４）である。
【図５５２】ＨＭＨ１１Ａの要部の回路図（その５）である。
【図５５３】ＨＭＨ１１Ａの要部の回路図（その６）である。
【図５５４】ＨＭＨ１１Ａのメッセージ・チェックＬＳＩ の主信号の出力タイミングを示す図である。
【図５５５】ＨＭＨ１１Ａのメッセージ・チェックＬＳＩ のセルデータの入出力タイミングを示す図である。
【図５５６】ＨＭＨ１１Ａのメッセージ・チェックＬＳＩ において、系交絡に関するタイミングを示す図（ＮＯＮ ＡＣＴ と ＲＩＮＧ １，２ ＯＦＦ の場合）である。
【図５５７】ＨＭＨ１１Ａのメッセージ・チェックＬＳＩ において、系交絡に関するタイミングを示す図（ＡＣＴ とＲＩＮＧ １，２ ＯＮ の場合）である。
【図５５８】ＨＭＨ１１Ａにおいて、 ＳＣＴＬ からメッセージ・チェックＬＳＩ へのデータ転送のタイミングを示す図である。
【図５５９】ＨＭＨ１１Ａにおいて、メッセージ・チェックＬＳＩ からＳＣＴＬへのデータ転送のタイミングを示す図である。
【図５６０】ＨＭＨ１１Ａにおいて、ＳＣＴＬからメッセージ・チェックＬＳＩ への初期化処理のタイミングを示す図である。
【図５６１】ＨＭＨ１２Ａのブロック図である。
【図５６２】ＨＭＨ１２Ａのルーティング機能の処理を示すフローチャートである。
【図５６３】ＨＭＨ１２Ａのブロードキャスト機能の処理を示すフローチャートである。
【図５６４】ＨＭＨ１２Ａのコピー制御の処理を示すフローチャート（その１）である。
【図５６５】ＨＭＨ１２Ａのコピー制御の処理を示すフローチャート（その２）である。
【図５６６】ＨＭＨ１２Ａにおける疑似ＥＯＭ 送出の処理を示すフローチャートである。
【図５６７】ＨＭＨ１３Ａのブロック図である。
【図５６８】ＨＭＨ１３Ａにおいて、出力帯域の制御を行うＶＣ−ＳＨ ＬＳＩ およびその周辺の回路構成を示す図である。
【図５６９】出力ＭＩＤ 獲得部の回路構成を示す図である。
【図５７０】出力ＭＩＤ 獲得処理に使用するテーブルの構成を示す図である。
【図５７１】出力ＭＩＤ 獲得部での出ＶＩＣ 確保の処理を示すフローチャートである。
【図５７２】出力ＭＩＤ 獲得部でのタイム・アウト監視処理を示すフローチャートである。
【図５７３】ＨＭＨ１３ＡでのＶＰＩ／ＶＣＩ 付替えのフォーマットを示す図である。
【図５７４】ＨＭＨ１３ＡでのＶＰＩ／ＶＣＩ 付替えを実行するハードウェア構成を示す図である。
【図５７５】ＨＭＨ１３Ａが有する、自系ＭＨ−ＣＯＭ部との間の障害監視を行う回路構成を示す図である。
【図５７６】ＨＭＨ１３Ａが有する、他系ＭＨ−ＣＯＭ部との間の障害監視を行う回路構成を示す図である。
【図５７７】ＯＧＬＰ部の概略機能ブロック図である。
【図５７８】ＯＧＬＰ部の詳細機能ブロック図である。
【図５７９】ＯＧＬＰ部のＩＣ配置を示すブロック図である。
【図５８０】ＯＧＬＰ部の各ブロックの機能概要及び、エラーセル、保守用セルとの関係を示す図である。
【図５８１】ＯＧＬＰ部の各機能ブロック毎に操作するエラーフラグ（ＥＦ）を示す図である。
【図５８２】ＳＢＭＨからＨＭＨ０７Ａへの入力セル（ＭＨ間のＢＯＭ ）のフォーマットを示す図である。
【図５８３】ＳＢＭＨからＨＭＨ０７Ａへの入力セル（ＭＨ間のＳＳＭ ）のフォーマットを示す図である。
【図５８４】ＳＢＭＨからＨＭＨ０７Ａへの入力セル（ＳＩＰ ＢＯＭ ）のフォーマットを示す図である。
【図５８５】ＳＢＭＨからＨＭＨ０７Ａへの入力セル（ＳＩＰ ＳＳＭ ）のフォーマットを示す図である。
【図５８６】ＳＢＭＨからＨＭＨ０７Ａへの入力セル（ＳＩＰ ＣＯＭ ）のフォーマットを示す図である。
【図５８７】ＳＢＭＨからＨＭＨ０７Ａへの入力セル（ＳＩＰ ＥＯＭ ，ＭＨ間のＥＯＭ ）のフォーマットを示す図である。
【図５８８】他のＧＷＭＨからＨＭＨ０７Ａへの入力セル（ＭＨ間のＢＯＭ ）のフォーマットを示す図である。
【図５８９】他のＧＷＭＨからＨＭＨ０７Ａへの入力セル（ＭＨ間のＳＳＭ ）のフォーマットを示す図である。
【図５９０】他のＧＷＭＨからＨＭＨ０７Ａへの入力セル（ＳＩＰ ＢＯＭ ）のフォーマットを示す図である。
【図５９１】他のＧＷＭＨからＨＭＨ０７Ａへの入力セル（ＳＩＰ ＳＳＭ ）のフォーマットを示す図である。
【図５９２】他のＧＷＭＨからＨＭＨ０７Ａへの入力セル（ＳＩＰ ＣＯＭ ）のフォーマットを示す図である。
【図５９３】他のＧＷＭＨからＨＭＨ０７Ａへの入力セル（ＳＩＰ ＥＯＭ ，ＭＨ間のＥＯＭ ）のフォーマットを示す図である。
【図５９４】他のＧＷＭＨからＨＭＨ０８Ａへの入力セル（ＭＨ間のＢＯＭ ）のフォーマットを示す図である。
【図５９５】他のＧＷＭＨからＨＭＨ０８Ａへの入力セル（ＭＨ間のＳＳＭ ）のフォーマットを示す図である。
【図５９６】他のＧＷＭＨからＨＭＨ０８Ａへの入力セル（ＳＩＰ ＢＯＭ ）のフォーマットを示す図である。
【図５９７】他のＧＷＭＨからＨＭＨ０８Ａへの入力セル（ ＳＩＰ ＳＳＭ）のフォーマットを示す図である。
【図５９８】他のＧＷＭＨからＨＭＨ０８Ａへの入力セル（ ＳＩＰ ＣＯＭ）のフォーマットを示す図である。
【図５９９】他のＧＷＭＨからＨＭＨ０８Ａへの入力セル（ＳＩＰ ＥＯＭ ，ＭＨ間のＥＯＭ ）のフォーマットを示す図である。
【図６００】他のＧＷＭＨからＨＭＨ０９Ａへの入力セル（ＭＨ間のＢＯＭ ）のフォーマットを示す図である。
【図６０１】他のＧＷＭＨからＨＭＨ０９Ａへの入力セル（ＭＨ間のＳＳＭ ）のフォーマットを示す図である。
【図６０２】他のＧＷＭＨからＨＭＨ０９Ａへの入力セル（ ＳＩＰ ＢＯＭ）のフォーマットを示す図である。
【図６０３】他のＧＷＭＨからＨＭＨ０９Ａへの入力セル（ ＳＩＰ ＳＳＭ）のフォーマットを示す図である。
【図６０４】他のＧＷＭＨからＨＭＨ０９Ａへの入力セル（ ＳＩＰ ＣＯＭ）のフォーマットを示す図である。
【図６０５】他のＧＷＭＨからＨＭＨ０９Ａへの入力セル（ ＳＩＰ ＥＯＭ，ＭＨ間のＥＯＭ ）のフォーマットを示す図である。
【図６０６】他のＧＷＭＨからＨＭＨ１０Ａへの入力セル（ＭＨ間のＢＯＭ ）のフォーマットを示す図である。
【図６０７】他のＧＷＭＨからＨＭＨ１０Ａへの入力セル（ＭＨ間のＳＳＭ ）のフォーマットを示す図である。
【図６０８】他のＧＷＭＨからＨＭＨ１０Ａへの入力セル（ ＳＩＰ ＢＯＭ）のフォーマットを示す図である。
【図６０９】他のＧＷＭＨからＨＭＨ１０Ａへの入力セル（ ＳＩＰ ＳＳＭ）のフォーマットを示す図である。
【図６１０】他のＧＷＭＨからＨＭＨ１０Ａへの入力セル（ ＳＩＰ ＣＯＭ）のフォーマットを示す図である。
【図６１１】他のＧＷＭＨからＨＭＨ１０Ａへの入力セル（ ＳＩＰ ＥＯＭ， ＭＨ 間のＥＯＭ ）のフォーマットを示す図である。
【図６１２】ＯＧＬＰとＬＰ−ＣＯＭとの間のデータ・インタフェースを示す図である。
【図６１３】ＬＰ−ＣＯＭとの間のインタフェースにおけるセル（ＭＨ間のＢＯＭ ）のフォーマットを示す図である。
【図６１４】ＬＰ−ＣＯＭとの間のインタフェースにおけるセル（ＭＨ間のＳＳＭ ）のフォーマットを示す図である。
【図６１５】ＬＰ−ＣＯＭとの間のインタフェースにおけるセル（ ＳＩＰ ＢＯＭ）のフォーマットを示す図である。
【図６１６】ＬＰ−ＣＯＭとの間のインタフェースにおけるセル（ ＳＩＰ ＳＳＭ）のフォーマットを示す図である。
【図６１７】ＬＰ−ＣＯＭとの間のインタフェースにおけるセル（ ＳＩＰ ＣＯＭ）のフォーマットを示す図である。
【図６１８】ＬＰ−ＣＯＭとの間のインタフェースにおけるセル（ ＳＩＰ ＥＯＭ，ＭＨ間のＥＯＭ ）のフォーマットを示す図である。
【図６１９】ＨＭＨ１０ＡからのＩＣＩ への出力セル（ＭＨ間のＢＯＭ ）のフォーマットを示す図である。
【図６２０】ＨＭＨ１０ＡからのＩＣＩ への出力セル（ ＳＩＰ ＢＯＭ）のフォーマットを示す図である。
【図６２１】ＨＭＨ１０ＡからのＩＣＩ への出力セル（ ＳＩＰ ＳＳＭ）のフォーマットを示す図である。
【図６２２】ＨＭＨ１０ＡからのＩＣＩ への出力セル（ ＳＩＰ ＣＯＭ）のフォーマットを示す図である。
【図６２３】ＨＭＨ１０ＡからのＩＣＩ への出力セル（ ＳＩＰ ＥＯＭ，ＭＨ間のＥＯＭ ）のフォーマットを示す図である。
【図６２４】ＨＭＨ１０ＡからのＩＳＳＩへの出力セル（ＭＨ間のＢＯＭ ）のフォーマットを示す図である。
【図６２５】ＨＭＨ１０ＡからのＩＳＳＩへの出力セル（ ＳＩＰ ＢＯＭ）のフォーマットを示す図である。
【図６２６】ＨＭＨ１０ＡからのＩＳＳＩへの出力セル（ ＳＩＰ ＳＳＭ）のフォーマットを示す図である。
【図６２７】ＨＭＨ１０ＡからのＩＳＳＩへの出力セル（ ＳＩＰ ＣＯＭ）のフォーマットを示す図である。
【図６２８】ＨＭＨ１０ＡからのＩＳＳＩへの出力セル（ ＳＩＰ ＥＯＭ，ＭＨ間のＥＯＭ ）のフォーマットを示す図である。
【図６２９】ＧＷＭＥＳＨにおけるＯｕｔｇｏｉｎｇのルーティング処理を説明するフローチャートである。
【図６３０】ＧＷＭＥＳＨにおけるＯｕｔｇｏｉｎｇのルーティング処理でのＧＡデータ転送を説明するフローチャートである。
【図６３１】図６２９および図６３０のフローチャートの各ステップで利用するテーブルの例を示す図（その１）である。
【図６３２】図６２９および図６３０のフローチャートの各ステップで利用するテーブルの例を示す図（その２）である。
【図６３３】図６２９および図６３０のフローチャートの各ステップで利用するテーブルの例を示す図（その３）である。
【図６３４】ＨＭＨ０７Ａの回路構成を示す図（その１）である。
【図６３５】ＨＭＨ０７Ａの回路構成を示す図（その２）である。
【図６３６】ＨＭＨ０７Ａ内のＦＩＦＯへの書き込みタイミングを示す図（その１）である。
【図６３７】ＨＭＨ０７Ａ内のＦＩＦＯへの書き込みタイミングを示す図（その２）である。
【図６３８】ＨＭＨ０７Ａが処理する信号のタイムチャート（その１）である。
【図６３９】ＨＭＨ０７Ａが処理する信号のタイムチャート（その２）である。
【図６４０】ＨＭＨ０７Ａが処理する信号のタイムチャート（その３）である。
【図６４１】ＨＭＨ０８Ａの回路構成を示す図（その１）である。
【図６４２】ＨＭＨ０８Ａの回路構成を示す図（その２）である。
【図６４３】ＨＭＨ０９Ａの回路構成を示す図である。
【図６４４】ＨＭＨ０９ＡにおけるＧＡコピー処理のフローチャート（書込み制御）である。
【図６４５】ＨＭＨ０９ＡにおけるＧＡコピー処理のフローチャート（読出し制御）である。
【図６４６】ＨＭＨ１０Ａの回路構成を示す図である。
【図６４７】ＨＭＨ１０Ａの各ブロックの機能を説明する図である。
【図６４８】ＨＭＨ１０Ａのパリティ・チェック部とその周辺との接続を表す機能ブロック図である。
【図６４９】ＨＭＨ１０ＡのＭＲＩ タイムアウト部の機能ブロック図である。
【図６５０】ＨＭＨ１０ＡのＭＩＤ 変換部の機能ブロック図である。
【図６５１】ＨＭＨ１０Ａのセル遅延部の機能ブロック図である。
【図６５２】ＨＭＨ１０Ａのエラーセル廃棄部の機能ブロック図である。
【図６５３】ＨＭＨ１０Ａの出力帯域制限部の機能ブロック図である。
【図６５４】上記出力帯域制限を実行するＶＣ−ＳＨ ＬＳＩ およびその周辺の回路構成を示す図である。
【図６５５】ＨＭＨ１０Ａのフォーマット変換部の機能ブロック図である。
【図６５６】図６５５に示す変換部の処理を説明する図である。
【図６５７】ＨＭＨ１０ＡのＣＲＣ−１０生成付与部の機能ブロック図である。
【図６５８】ＣＲＣ−１０演算を説明する図である。
【図６５９】ＨＭＨ１０Ａの廃棄カウント部の機能ブロック図である。
【図６６０】ＨＭＸ１０Ａ（ＲＤＭＸ／ＳＭＵＸ） のブロック図である。
【図６６１】ＨＭＸ１１Ａ （ＳＤＭＸ／ＲＭＵＸ）のブロック図である。
【図６６２】ＨＭＸ１２Ａ（ ＶＣＣ部）のブロック図である。
【図６６３】ＨＭＸ１２Ａ（スケジューラ部）のブロック図である。
【図６６４】ＨＳＦ０５Ａのブロック図である。
【図６６５】ＳＢＭＥＳＨのクロック系統図である。
【図６６６】ＨＬＭ０３Ａの機能ブロック図である。
【図６６７】ＨＬＭ０３Ａに各ブロックの機能を説明する図（その１）である。
【図６６８】ＨＬＭ０３Ａに各ブロックの機能を説明する図（その２）である。
【図６６９】ＨＬＭ０３Ａにおいて行うチェックを示す図である。
【図６７０】ＨＬＭ０３Ａにおけるチェックを行うための条件を示す図である。
【図６７１】Ｉｎｃｏｍｉｎｇ部におけるパフォーマンス・プロトコル・モニタのチェック項目、エラー発生時の処理を示す図である。
【図６７２】Ｉｎｃｏｍｉｎｇ部におけるエラー通知に関するタイムチャートである。
【図６７３】図６７２のタイムチャートに示した各信号を説明する図である。
【図６７４】セグメント・タイプの識別を示す図である。
【図６７５】エラー解析ブロックの処理のタイムチャートである。
【図６７６】Ｏｕｔｇｏｉｎｇ部におけるパフォーマンス・プロトコル・モニタのチェック項目、エラー発生時の処理を示す図である。
【図６７７】Ｏｕｔｇｏｉｎｇ部におけるエラー通知に関するタイムチャートである。
【図６７８】Ｏｕｔｇｏｉｎｇ部におけるＬ２／３個別エラーカウント処理タイムチャートである。
【図６７９】Ｉｎｃｏｍｉｎｇ部におけるネットワーク・データ・コレクションに係わるタイムチャートである。
【図６８０】ＧＷＭＥＳＨのＩｎｃｏｍｉｎｇ部でのネットワーク・データコレクションに関するカウント値のリード／ライトのタイムチャートである。
【図６８１】ＧＷＭＥＳＨのＯｕｔｇｏｉｎｇ部でのネットワーク・データコレクションに関するカウント値のリード／ライトのタイムチャートである。
【図６８２】ＧＷＭＥＳＨにおける課金の機能分類と処理手順を説明する図である。
【図６８３】スイッチング・システムの構成と、課金ポイントを示す図である。
【図６８４】キャリア間でのＳＭＤＳに関してＬＥＣ 網で生成するＵｓａｇｅ Ｉｎｆｏｒｍａｔｉｏｎ を示す図である。
【図６８５】ＧＷＭＥＳＨの課金部の ＳＡ，ＤＡ（ＳＩＰ），ＤＡ（ＩＣＩＰ）， キャリア情報圧縮メモリイメージを示す図である。
【図６８６】簡略化した課金メモリイメージを示す図である。
【図６８７】ＨＬＰ０７Ａの機能ブロック図である。
【図６８８】ＨＬＰ０７Ａの各ブロックの機能を説明する図（その１）である。
【図６８９】ＨＬＰ０７Ａの各ブロックの機能を説明する図（その２）である。
【図６９０】局内通信セルのＶＰＩ／ＶＣＩ を示す図である。
【図６９１】ＭＨ−ＣＯＭ部の障害監視時の動作を示す図である。
【図６９２】テスト・セル・ジェネレータＴＣＧ から出力されるセルのヘッダ部の情報を示す図である。
【図６９３】テスト・セル・ジェネレータＴＣＧ から出力される試験セルを利用した折り返しテストの例（その１）を示す図である。
【図６９４】テスト・セル・ジェネレータＴＣＧ から出力される試験セルを利用した折り返しテストの例（その２）を示す図である。
【図６９５】ＩＣＩ ／ ＩＳＳＩとＧＷＭＥＳＨとの間のＰＶＣ 試験を説明する図である。
【図６９６】ＧＷＭＥＳＨとＧＷＭＥＳＨ ／ ＳＢＭＥＳＨ との間のＰＶＣ 試験を説明する図である。
【図６９７】局間のＰＶＣ 試験を説明する図である。
【図６９８】本実施例が対象とする交換機システム内におけるＢＳＧＣＳＨ及びＢＳＧＣの位置を示した図である。
【図６９９】局内ＬＡＰＤ通信の終端ポイントを示した図である。。
【図７００】加入者ＬＡＰＤ通信の終端ポイントを示した図である。
【図７０１】ＢＳＧＣＳＨの機能の概要を示した図である。。
【図７０２】ＢＣＰＲ−ＩＮＦ−ＢＳＧＣ 間のハードウエアの接続構成を示した図である。
【図７０３】ＢＳＧＣ−ＢＣＰＲ間の制御シーケンスを示した図である。
【図７０４】スイッチ内２重化装置制御ハードウエアの構成を示した図である。
【図７０５】端末からスイッチに向かう方向のシグナリング用信号制御モデルを示した図である。
【図７０６】スイッチから端末に向かう方向のシグナリング用信号制御モデルを示した図である。
【図７０７】端末からスイッチに向かう方向の２重化装置用信号制御モデルを示した図である。
【図７０８】スイッチから端末に向かう方向の２重化装置用信号制御モデルを示した図である。
【図７０９】ＶＰＩ／ＶＣＩ の制御モデルを示した図である。
【図７１０】ＶＰＩ／ＶＣＩ の割り当ての一覧を示した図である。
【図７１１】ＢＳＧＣ−ＣＯＭ におけるセル廃棄機能を示した図である。
【図７１２】ＢＳＧＣの装置状態を示した図である。
【図７１３】加入者端末との間のＬＡＰＤ通信に用いられるフレームフォーマットを示した図である。
【図７１４】局内制御通信リンクの確立手順を示した図である。。
【図７１５】ＢＲＬＣに関する局内制御通信リンクの確立手順を示した図である。
【図７１６】ＢＳＧＣ内におけるプログラムモジュール構成を示した図である。
【図７１７】ＩＮＦ に関するハードウエア構成を示した図である。
【図７１８】ＤＭＡ 転送されるデータのＭＭ （主記憶装置） −ＢＳＧＣ間のビット配列を示した図である。
【図７１９】受信系輻輳制御の説明図である。
【図７２０】ＢＳＧＣの信号処理数のモデルを示した図である。
【図７２１】初期設定コマンド及びＩＮＦ 初期情報設定テーブルのフォーマットを示した図である。
【図７２２】ＳＩＦＳＨ におけるＢＳＧＣからＳＩＦＳＨ 方向への通信におけるタグＳＩＧ／ＵＬ／ＴＡＧＣ の使用方法を示した図である。
【図７２３】ＢＳＧＣからＲＭＸＳＨ 方向への通信におけるＳＩＦＳＨ によるタグＳＩＧ／ＵＬ／ＡＤＳ１ＢＬＫ／ＡＤＳ１ＳＥＬの使用方法を示した図である。
【図７２４】ＢＳＧＣからＳＩＦＳＨ 方向への通信におけるＳＩＦＳＨ によるタグＳＩＧ／ＵＬ／ＴＡＧＣ の使用方法を示した図である。
【図７２５】ＡＳＳＷからＢＳＧＣ方向への通信におけるＢＳＧＣＳＨによるタグＳＩＧ／ＵＬ／ＴＡＧＣ の使用方法を示した図である。
【図７２６】プロトコルタイプ３のＳＡＲ−ＰＤＵ及びそれが格納されるＡＴＭ セルのヘッダ部の構成を示した図である。
【図７２７】プロトコルタイプ５のＳＡＲ−ＰＤＵ （ＣＰＡＡＬ５−ＰＤＵ）を示した図である。
【図７２８】ＶＣＣ 設定手順を示した図である。
【図７２９】ＶＣＣ コピー開始手順を示した図である。
【図７３０】ＶＣＣ コピー停止手順を示した図である。
【図７３１】障害範囲モデルを示した図である。
【図７３２】ＢＳＧＣによるＢＳＧＣＳＨ−ＣＯＭ障害の検出方法、及びその障害の交換機ソフトウエアへの通知方法を示した図である。
【図７３３】ＢＳＧＣからＢＳＧＣ−ＣＯＭへのデータ送出においてＢＳＧＣ−ＣＯＭ内のチェッカによって検出される障害の検出ポイントを示した図である。
【図７３４】図７３３の各障害ポイント（ａ） 、（ａ） ′、（ｂ） 、（ｂ） ′のうちの１箇所で障害が検出された場合の状態を示した図である。
【図７３５】図７３３の各障害ポイント（ａ） 、（ａ） ′、（ｂ） 、（ｂ） ′のうちの２箇所で障害が検出された場合の状態を示した図である。。
【図７３６】図７３６に、図７３５の （注１） で示される障害が検出され、診断が実行された後に、ＢＳＧＣ−ＣＯＭ内チェッカの障害と判定される場合を示した図である。
【図７３７】図７３７に、図７３５の （注２） で示される障害が検出され、診断が実行された後に、ＢＳＧＣ−ＣＯＭ内チェッカの障害と判定される場合を示した図である。
【図７３８】ＢＳＧＣ−ＣＯＭからＢＳＧＣへのデータ送出においてＢＳＧＣ内のチェッカによって検出される障害の検出ポイントを示した図である。
【図７３９】図７３８の各障害ポイント（ａ） 、（ａ） ′、（ｂ） 、（ｂ） ′のうちの１箇所で障害が検出された場合の状態を示した図である。
【図７４０】障害通知モデルを示した図である。
【図７４１】図７４０の （注３） で示される障害が検出され、診断処理が実行された後に、ＢＳＧＣ−ＣＯＭ内チェッカの障害と判定される場合を示した図である。
【図７４２】図７４０の （注４） で示される障害が検出され、診断が実行された後に、ＢＳＧＣ−ＣＯＭ内チェッカの障害と判定される場合を示した図である。
【図７４３】障害通知モデルを示した図である。
【図７４４】詳細障害要因を示した図である。
【図７４５】ＢＳＧＣ ＭＳＣＮ 収容図である。
【図７４６】ＴＭセーブによってＢＣＰＲへ通知されるＢＳＧＣ障害の詳細要因を示した図である。
【図７４７】ＭＳＣＮ詳細読み取りコマンドによって通知される詳細障害要因を示した図である。
【図７４８】ＢＳＧＣ−ＣＯＭにおける障害の検出シーケンスを示した図である。
【図７４９】シグナリング情報としてＩ フィールドが転送される場合におけるシグナリングセルフォーマットを示した図である。
【図７５０】シグナリング情報としてＭＳＤ／ＭＳＣＮが転送される場合におけるシグナリングセルフォーマットを示した図である。
【図７５１】ＵＩフォーマットを示した図である。
【図７５２】各装置における共通フィールドの定義を示した図である。
【図７５３】ＢＳＧＣ−ＣＯＭハードウエアの機能ブロックを示した図 （その１） である。
【図７５４】ＢＳＧＣ−ＣＯＭハードウエアの機能ブロックを示した図 （その１） である。
【図７５５】ＢＳＧＣ−ＣＯＭハードウエアの機能ブロックを示した図 （その１） である。
【図７５６】ＢＳＧＣ−ＣＯＭ内のＨＭＸ００Ａパッケージの機能を示した図である。
【図７５７】ＢＳＧＣ−ＣＯＭ内のＨＭＸ０１Ａパッケージの機能を示した図である。
【図７５８】ＢＳＧＣ−ＣＯＭ内のＨＳＦ００Ａ／ＨＳＦ０４Ａ パッケージの機能を示した図である。
【図７５９】ＢＳＧＣ−ＣＯＭ内ＨＭＸ００ＡパッケージとＡＳＳＷＳＨ内ＳＷＭＤＸ（ＨＭＸ０３Ａ） パッケージとのインタフェースを示した図である。
【図７６０】ＡＳＳＷＳＨ内ＳＷＭＤＸ（ＨＭＸ０３Ａ） パッケージからＢＳＧＣ−ＣＯＭ内ＨＭＸ００Ａパッケージに転送される信号のインタフェースを示した図である。
【図７６１】ＢＳＧＣ−ＣＯＭ内ＨＳＦ０４ＡパッケージとＡＳＳＷＳＨ内ＳＷＴＩＦ（ＨＮＣ００Ａ） パッケージの間を転送される信号のインタフェースを示した図である。
【図７６２】ＢＳＧＣＳＨのデイジーチェーン接続を示した図である。
【図７６３】ＢＳＧＣ、ＢＳＧＣ−ＣＯＭともＩＮＳ 状態でのＯ＆Ｍ セルループバック構成を示した図である。
【図７６４】図７６３に対応するループバック構成に対応するループバックの設定論理を示した図である。
【図７６５】ＢＳＧＣ、ＢＳＧＣ−ＣＯＭともＯＵＳ 状態でのセルループバック構成を示した図である。
【図７６６】図７６５のループポイント（１） でのループバック構成に対応するループバックの設定論理を示した図である。
【図７６７】ループポイント（１） でのループバック時におけるセルルート設定論理を示した図である。
【図７６８】ループポイント（１） でのループバック時におけるＶＣＣ の設定論理を示した図である。
【図７６９】図７６５のループポイント（２） でのループバック構成に対応するループバックの設定論理を示した図である。
【図７７０】ＢＳＧＣのハードウエア構成を示した図である。
【図７７１】ＢＳＧＣハードウエアの概要を示した図である。
【図７７２】ＢＳＧＣにおけるメモリマップを示した図である。
【図７７３】ＢＳＧＣにおけるＩ／Ｏ マップを示した図である。
【図７７４】ＢＣＰＲアクセス リード／ライトを示した図である。
【図７７５】転送データパターンを示した図である。
【図７７６】ＢＳＧＣとＢＳＧＣ−ＣＯＭ間診断におけるループ位置を示した図である。
【図７７７】＃１系ＢＳＧＣがＯＵＳ 状態で診断を実行している場合におけるＶＣＣ リード／ライト試験状態を示した図である。
【図７７８】ＢＳＧＣＳＨにおけるアクティブ系／スタンバイ系／ＯＵＳ 状態での導通試験の基本方針を示した図である。
【図７７９】ＢＳＧＣＳＨ−ＣＯＭでのセル ＢＹ セル折り返し位置を示した図である。
【図７８０】ＯＵＳ 試験時におけるアクティブ系ＢＳＧＣでのＴＣストップ 機能のハードウエア構成を示した図である。
【図７８１】ＢＳＧＣから２重化装置又は１重化装置への送信シグナリングルートを示した図である。
【図７８２】２重化装置又は１重化装置からＢＳＧＣへの受信シグナリングルート及びテストセルルートを示した図である。
【図７８３】Ｌ２−ＰＤＵ， Ｌ３−ＰＤＵのフォーマットを示す図である。
【図７８４】入ＭＩＤ をキーとしてタグ情報および出ＭＩＤ を格納したテーブルのイメージを示す図である。
【図７８５】入ＭＩＤ をキーとしてタグ情報および出ＭＩＤ を取り出す処理を説明するフローチャートである。
【図７８６】本発明の局間ループバック試験方法を説明する図である。
【図７８７】図７８６の局間ループバック試験を実現する構成のブロック図である。
【図７８８】加入者からの苦情をもとに障害箇所を限定するアルゴリズムを示すフローチャートである。
【図７８９】ＳＭＤＳを利用したシステム構成図である。
【図７９０】加入者とＳＭＤＳサポートモジュールとの間のＰＶＣ 試験時の試験メッセージの転送ルートを示す図（その１）である。
【図７９１】加入者とＳＭＤＳサポートモジュールとの間のＰＶＣ 試験時の試験メッセージの転送ルートを示す図（その２）である。
【図７９２】ＳＭＤＳサポートモジュール内において試験メッセージを多重化する位置を説明する図である。
【図７９３】ＳＭＤＳサポートモジュール内において試験メッセージをチェックする位置を説明する図である。
【図７９４】ＳＭＤＳサポートモジュール間のＰＶＣ 試験時の試験メッセージの転送ルートを示す図である。
【図７９５】ＳＭＤＳサポートモジュール内に試験メッセージ生成部および試験メッセージチェック部を設けた構成のブロック図である。
【図７９６】Ｌ３−ＰＤＵのフォーマットを説明する図である。
【図７９７】Ｌ２−ＰＤＵとＬ３−ＰＤＵとの関係を説明する図である。
【図７９８】Ｌ２−ＰＤＵペイロード長チェックのフローチャートである。
【図７９９】Ｌ３−ＰＤＵのＢＥｔａｇ チェックのフローチャートである。
【図８００】Ｌ３−ＰＤＵのＢＡｓｉｚｅチェックのフローチャートである。
【図８０１】Ｌ２−ＰＤＵペイロード長チェック、Ｌ３−ＰＤＵのＢＥｔａｇ チェックおよびＬ３−ＰＤＵのＢＡｓｉｚｅチェックを実行する回路構成を示す図である。
【図８０２】コネクションレス処理用サーバ間を専用線で接続したシステムの構成図である。
【図８０３】図８０２のコネクションレス処理用サーバおよびそのサーバが使用するコールプロセッサの機能ブロック図である。
【図８０４】図８０２のコネクションレス処理用サーバが管理するテーブルを示す図である。
【図８０５】コネクションレス処理用サーバ間を専用線で接続したシステムの処理を示すフローチャートである。
【図８０６】本発明に関連する他の特徴的構成を示した図である。
【図８０７】本発明に関連する他の特徴的構成を示した図である。
【図８０８】主記憶装置の分割形態と制御情報フォーマットを示した図である。
【図８０９】制御情報フォーマットを示した図である。
【図８１０】図８０７に示されるＴＡＧＣＭＰ１０の回路構成を示した図である。
【図８１１】ＴＡＧＣＭＰ１０の動作タイミングチャートを示した図である。
【図８１２】図８０７に示されるＡＤＲＳＤＥＣ ９の回路構成を示した図である。
【図８１３】ＡＤＲＳＤＥＣ ９の動作タイミングチャートを示した図である。
【図８１４】図８０７に示されるＡＴＭＩＦ ６の回路構成を示した図である。
【図８１５】ＡＴＭＩＦ ６の動作タイミングチャートを示した図である。
【図８１６】本発明に関連する他の特徴的構成を示した図である。
【図８１７】本発明に関連する他の特徴的構成を示した図 （その１） である。
【図８１８】本発明に関連する他の特徴的構成を示した図 （その２） である。
【図８１９】本発明に関連する他の特徴的構成を示した図である。
【図８２０】ＲＡＭ ４、５内メモリマップを示した図である。
【図８２１】図８１９のＣＮＴＲ部の回路構成を示した図である。
【図８２２】ＡＤＤ ９の回路構成を示した図である。
【図８２３】図８１９のＴＧ１０の構成を示した図である。
【図８２４】ＴＧ１０のタイミングチャートを示した図である。
【図８２５】優先度単位の処理を行うＣＮＴＲ部の構成を示した図である。
【図８２６】ＤＭＵＸ部を対象とした図８１９のＣＮＴＲ部の構成を示した図である。
【図８２７】本発明に関連する他の特徴的構成を示した図である。
【図８２８】図８２７における送出パターン選択部４の構成 （その１） を示した図である。
【図８２９】図８２７及び図８２８からなる実施例の動作説明図である。
【図８３０】図８２７における送出パターン選択部４の構成 （その２） を示した図である。
【図８３１】図８２７及び図８３０からなる実施例の動作説明図である。
【図８３２】上記ポイント・ツー・マルチポイント機能を実現するための交換機の構成を示す図であり、（ａ） はトランク方式、（ｂ） は入力部コピー方式、（ｃ） は内部コピー方式である。
【図８３３】図８３２に示す３つの方式の特徴を示す表である。
【図８３４】内部コピー方式を用いてポイント・ツー・マルチポイント接続を実現する構成を示す図である。
【図８３５】セル長を伸ばさずに上記ビットマップを実現する方式を説明する図である。
【図８３６】ＶＰＩ／ＶＣＩ デコード回路を示す図である。
【図８３７】ポイント・ツー・マルチポイント接続の構成図である。
【図８３８】各出力ラインに対して設けられるバッファおよび出力部ＶＣＣＴの構成図である。
【図８３９】ソフト設定に基づいてファームウェアが設定する出力部ＶＣＣＴの内容をまとめた表である。
【図８４０】出力ＶＰＩ／ＶＣＩ の設定を行ったテーブルの例である。
【図８４１】出力部ＶＣＣＴの処理を説明するフローチャートである。出力部ＶＣＣＴ
【図８４２】スイッチの入口にＶＣＣＴを設けた交換システムの構成図である。
【図８４３】本実施例の交換システムの構成図である。
【図８４４】スイッチ内でのセルのフォーマットを示す図である。
【図８４５】本実施例の交換機の構成図である。
【図８４６】ポイント・ツー・マルチポイント接続のための制御情報の構成例を示す図である。
【図８４７】（ａ） は、スイッチのバッファ構成を示す図であり、（ｂ） は、ポイント・ツー・マルチポイント接続用制御情報内のスイッチング用ビットマップの例である。
【図８４８】本発明に関連する他の特徴的構成を示す図である。
【図８４９】本実施例のマルチキャスト接続をビデオ配信サービスに適用した例である。
【図８５０】図８４９に示すマルチキャスト装置３０の構成図である。
【図８５１】交換機備付けの多者通話トランクを用いて多者通話を行うときのシステム構成図である。
【図８５２】加入者回線上の多端子端末を用いて多者通話を行うときのシステム構成図である。
【図８５３】図８５１に示すシステムにおける３者通話の処理フローチャートである。
【図８５４】図８５１に示すシステムにおける多者通話の処理フローチャートである。
【図８５５】グループ識別番号を用いた多者通話の処理フローチャートである。
【図８５６】図８５２に示すシステムにおける３者通話の処理フローチャートである。
【図８５７】図８５２に示すシステムにおける多者通話の処理フローチャートである。
【図８５８】図８５１に示すシステムにおけるコールウェイティングサービスの処理フローチャートである。
【図８５９】図８５１に示すシステムにおける呼転送サービスの処理フローチャート（その１）である。
【図８６０】図８５１に示すシステムにおける呼転送サービスの処理フローチャート（その２）である。
【図８６１】図８５１に示すシステムにおけるポイント・ツー・マルチポイント接続サービスの処理フローチャートである。
【図８６２】図８５２に示すシステムにおけるコールウェイティングサービスの処理フローチャートである。
【図８６３】図８５２に示すシステムにおける呼転送サービスの処理フローチャート（その１）である。
【図８６４】図８５２に示すシステムにおける呼転送サービスの処理フローチャート（その２）である。
【図８６５】図８５２に示すシステムにおけるポイント・ツー・マルチポイント接続サービスの処理フローチャートである。
【図８６６】第１８の課題を解決する発明の前提となるＡＴＭ 交換機の構成を示した図である。
【図８６７】第１８の課題を解決する発明に関連する特徴的構成を示した図である。
【図８６８】第１８の課題を解決する発明に関連する特徴的構成における通常の回線接続処理の動作フローチャートである。
【図８６９】第１８の課題を解決する発明に関連する特徴的構成における装置障害の発生時における通知処理の動作フローチャートである。
【図８７０】第１８の課題を解決する発明に関連する特徴的構成における装置障害の発生時における自動回線接続切替え処理の動作フローチャート（その１）である。
【図８７１】第１８の課題を解決する発明に関連する特徴的構成における装置障害の発生時における自動回線接続切替え処理の動作フローチャート（その２）である。
【図８７２】使用状況表１１、装置サービス管理表１２、及び管理情報表１３の具体例を示した図である。
【図８７３】障害帯域を未障害の回線の空き帯域へ再割り付けする処理の動作説明図である。
【図８７４】障害帯域を未障害の回線の空き帯域へ再割り付けする処理のシーケンス図である。
【図８７５】障害帯域を含む物理回線を予備回線へ物理的に切り替える処理の動作説明図である。
【図８７６】障害帯域を含む物理回線を予備回線へ物理的に切り替える処理のシーケンス図である。
【図８７７】優先順位別のＡＴＭ セルのバッファリング処理を説明するための図である。
【図８７８】優先順位の割り付け例を示した図である。
【図８７９】本実施例の前提となる遠隔集線装置１とホスト交換機２とが接続されたシステムの構成を示した図である。
【図８８０】本実施例の前提となるＡＴＭ 交換方式の一般的な原理を説明する図である。
【図８８１】図８７９の遠隔集線装置１とホスト交換機２（ＨＯＳＴ２）とが接続されたシステムにおいて、遠隔集線装置１からホスト交換機２に向かう上りパスで使用されるＶＣＣ テーブルの収容位置を示す図である。
【図８８２】図８７９の遠隔集線装置１とホスト交換機２（ＨＯＳＴ２）とが接続されたシステムにおいて、ホスト交換機２（ＨＯＳＴ２）から遠隔集線装置１に向かう上りパスで使用されるＶＣＣ テーブルの収容位置を示す図である。
【図８８３】図８７９、図８８１、及び図８８２の構成を基本とする実施例における第１の処理例に含まれるパス接続処理の動作フローチャートである。
【図８８４】通常用ＶＣＣ テーブル及び張り替え用ＶＣＣ テーブルの例を示す図である。
【図８８５】図８７９、図８８１及び図８８２の構成を基本とする実施例における第１の処理例に含まれる障害発生時のパス張り替え処理の動作フローチャートである。
【図８８６】図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第２の処理例（上り、パス張り替え前）を説明するための図である。
【図８８７】図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第２の処理例（上り、パス張り替え後）を説明するための図である。
【図８８８】図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第２の処理例（下り、パス張り替え前）を説明するための図である。
【図８８９】図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第２の処理例（下り、パス張り替え後）を説明するための図である。
【図８９０】図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第３の処理例（上り、パス張り替え前）を説明するための図である。
【図８９１】図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第３の処理例（上り、パス張り替え後）を説明するための図である。
【図８９２】図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第３の処理例（下り、パス張り替え前）を説明するための図である。
【図８９３】図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第３の処理例（下り、パス張り替え後）を説明するための図である。
【図８９４】ＶＣＣ テーブルデータの高速転送機能を有するＶＣＣ 制御装置の実施例の構成図である。
【図８９５】入力セルによるＶＣＣ テーブルのアクセスタイミングを示す図である。
【図８９６】マイクロプロセッサによるＶＣＣ テーブルのアクセスタイミングと、ＶＣＣ テーブルデータの系間コピータイミングを示す図である。
【図８９７】Ｌ３−ＰＤＵとセルの関係を説明する図である。
【図８９８】従来の局間ループバック試験方法を説明する図である。
【図８９９】一般的なＳＭＤＳシステムの構成図（その１）である。
【図９００】一般的なＳＭＤＳシステムの構成図（その２）である。
【図９０１】従来のコネクションレスサービスの実現方法を示す図である。
【図９０２】他の従来技術を示した図である。
【図９０３】他の従来技術を示した図である。
【図９０４】ＢＩＳＤＮ端末がＢＩＳＤＮ交換機に接続されている構成を示した図である。
【図９０５】ＳＭＤＳ端末がＳＭＤＳ交換機に接続されている構成を示した図である。
【図９０６】ＤＳ３ マルチフレーム構成を示した図である。
【図９０７】ＡＴＭ セルとＬ２−ＰＤＵセルの構成を示した図である。
【図９０８】ＤＳ３ フォーマットにインタフェースされるＰＬＣＰフレームの構成を示した図である。
【図９０９】サイクルスタッフカウンタに関する規定を示した図である。
【図９１０】ＰＬＣＰマルチフレームの送信機能の従来の回路を示した図である。
【図９１１】従来のＰＬＣＰマルチフレームの送信回路の動作タイミングチャートを示した図である。
【図９１２】従来のマルチキャスト接続の一形態の構成図である。
【図９１３】回線自体に障害が発生した場合に物理回線単位で回線切替えが行われる従来技術の問題点を説明するための図である。

Claims (27)

1. 交換機の動作を制御する制御プロセッサと交換機内の装置である局内装置との間の制御情報の通信を制御する局内制御装置であって、
   前記制御情報をリンクアクセスプロトコルのデータフォーマットに従って通信する局内制御通信手段を、前記制御プロセッサ側及び前記局内装置側に有し、
   前記局内制御通信手段は、前記制御情報のデータフォーマットを、前記リンクアクセスプロトコルのデータフォーマットと前記交換機が処理できるデータフォーマットとの間で変換し、前記制御情報は前記交換機内のスイッチを経由して通信され、
   前記局内制御通信手段は、前記制御情報のデータフォーマットを前記交換機が処理するデータフォーマットに変換した後、該制御情報に前記交換機内のスイッチが識別でき、かつ該制御情報が受信側の前記局内制御通信手段にルーティングされるようなルーティング情報を付加し、前記交換機内のスイッチに向けて送出する、
   ことを特徴とする局内制御装置。
2. 前記局内装置は、受信したデータが加入者データであるか前記制御情報であるかを識別する識別手段を含み、
   前記局内装置は、前記識別手段が前記加入者データを受信したと識別した場合には、受信した前記加入者データには該加入者データが宛先のルートにルーティングされるようなルーティング情報を付加し、前記識別手段が前記制御情報を受信したと識別した場合には、受信した前記制御情報には該制御情報が受信側の前記局内制御通信手段にルーティングされるようなルーティング情報を付加して、前記交換機内のスイッチに向けて送出する、
   ことを特徴とする請求項１に記載の局内制御装置。
3. 端末装置とセル交換を行う交換機内の制御装置との間で通信される制御情報用セルの転送を制御する局内制御装置であって、
   前記端末装置と前記交換機内の制御装置との間で通信される制御情報用セルに格納される制御情報を、前記交換機内の記憶装置に対して直接書き込み又は読み出すダイレクトメモリアクセス手段を有し、
   前記制御情報用セルは、前記ダイレクトメモリアクセス手段が処理するためのコマンドコード及びアドレスデータを含む、
   ことを特徴とする局内制御装置。
4. 端末装置とセル交換を行う交換機内の制御装置との間で通信される制御情報用セルの転送を制御する局内制御装置であって、
   前記端末装置と前記交換機内の制御装置との間で通信される制御情報用セルに格納される制御情報を、前記交換機内の記憶装置に対して直接書き込み又は読み出すダイレクトメモリアクセス手段を有し、
   前記制御情報用セルには、前記交換機内のスイッチが識別でき、かつ前記制御情報用セルが前記ダイレクトメモリアクセス手段又は前記端末装置が収容される方路にルーティングされるようなルーティング情報が付与される、
   ことを特徴とする局内制御装置。
5. 端末装置とセル交換を行う交換機内の制御装置との間で通信される制御情報用セルの転送を制御する局内制御装置であって、
   前記端末装置と前記交換機内の制御装置との間で通信される制御情報用セルに格納される制御情報を、前記交換機内の記憶装置に対して直接書き込み又は読み出すダイレクトメモリアクセス手段を有し、
   前記交換機の入力ハイウェイに接続される１つの多重回路に、前記ダイレクトメモリアクセス手段の出力が接続される、
   ことを特徴とする局内制御装置。
6. セル交換を行う交換機の試験を行う局内制御装置であって、
   前記交換機内に、試験セルの送出、該試験セルのループバック、及び該試験セルの受信を行うソフトウエアを実行するソフトウエア実行手段と、
   前記ソフトウエア実行手段が実行するソフトウエアによって生成された前記試験セルを 、前記交換機が含まれる交換網における局間のデータ交換を行う局間接続装置に直接挿入又は該局間接続装置から直接抽出することにより前記交換網内の局間ループバック試験を行う試験セル挿入／抽出手段、
   を有することを特徴とする局内制御装置。
7. 前記試験セルには該試験セルの往路及び復路を指定する情報が格納され、前記ソフトウエア実行手段が実行するソフトウエアは、前記試験セルに格納されている該試験セルの往路及び復路を指定する情報に基づいて、前記交換網内の局間ループバック試験を行う、
   ことを特徴とする請求項６に記載の局内制御装置。
8. 前記試験セルには該試験セルの発局電番及び着局電番を指定する情報が格納され、
   前記ソフトウエア実行手段が実行するソフトウエアは、前記試験セルに格納されている該試験セルの発局電番及び着局電番を指定する情報に基づいて、前記交換網内の局間ループバック試験を行う、
   ことを特徴とする請求項６に記載の局内制御装置。
9. セル交換を行う交換機の試験を行う局内制御装置であって、
   前記交換機内に、試験セルの送出、該試験セルのループバック、及び該試験セルの受信を行うソフトウエアを実行するソフトウエア実行手段を有し、
   着局側の前記ソフトウエア実行手段が実行するソフトウエアは、前記試験セルが着信したことを自律メッセージによって保守者に通知することによりループバック試験実行中の確認を表示する、
   ことを特徴とする局内制御装置。
10. ディジタル信号レベル３フォーマットであるＤＳ３フォーマットにインタフェースされる物理レイヤコンバージェンスプロトコルであるPLCPにおけるトレイラの制御を行う局内制御方法であって、
    パターン内の１番目のPLCPマルチフレームのトレイラ長が１３ニブル、パターン内の２番目のPLCPマルチフレームのトレイラ長が１４ニブル、パターン内の３番目のPLCPマルチフレームのトレイラ長が１３又は１４ニブルとなる、トレイラ長が３フレーム周期で変化するパターンを有するPLCPマルチフレームに対する制御を、前記パターン内の３番目のPLCPマルチフレームのトレイラ長を、８５パターンのＮ倍（Ｎは１以上の整数）の固定周期で変化させ、その固定周期のなかに前記３番目のPLCPマルチフレームのトレイラ長が１３ニブルになるパターンが２９×Ｎ回、前記３番目のPLCPマルチフレームのトレイラ長が１４ニブルになるパターンが５６×Ｎ回配置されるように、前記PLCPマルチフレームを送出する、
    ことを特徴とする局内制御方法。
11. ディジタル信号レベル３フォーマットであるＤＳ３フォーマットにインタフェースされる物理レイヤコンバージェンスプロトコルであるPLCPにおけるトレイラの制御を行う局内制御方法であって、
    パターン内の１番目のPLCPマルチフレームのトレイラ長が１３ニブル、パターン内の２番目のPLCPマルチフレームのトレイラ長が１４ニブル、パターン内の３番目のPLCPマルチフレームのトレイラ長が１３又は１４ニブルとなる、トレイラ長が３フレーム周期で変化するパターンを有するPLCPマルチフレームに対する制御を、前記パターン内の３番目のPLCPマルチフレームのトレイラ長を、８５パターンの固定周期で変化させ、該固定周期を、前記３番目のPLCPマルチフレームのトレイラ長が１３ニブルになるパターン１回と、前記３番目のPLCPマルチフレームのトレイラ長が１４ニブルになるパターン２回の計３パターンで構成されるサブセットの２８回の繰り返しと、前記３番目のPLCPマルチフレームのトレイラ長が１３ニブルになるパターン１回で構成する、
    ことを特徴とする局内制御方法。
12. 交換機内の通話路系装置である局内装置における回線の接続状態を制御する局内制御装置であって、
    加入者が使用する回線とその回線を処理する局内装置との関係を記憶する第１の記憶手段と、
    所定の局内装置についてそれが処理する回線の接続切替えの条件が満たされた場合に、前記第１の記憶手段をアクセスすることにより、前記所定の局内装置が処理する回線を検出する回線検出手段と、
    該回線検出手段が検出した回線を前記所定の局内装置から切り離し、その後、前記検出した回線を収容可能な他の前記局内装置を検出し、それに前記検出した回線を接続し直し、その接続結果に基づいて前記第１の記憶手段の記憶内容を更新する回線接続制御手段と、
    を有することを特徴とする局内制御装置。
13. 前記所定の局内装置についてそれが処理する回線の接続切替えの条件が満たされる場合とは、前記所定の局内装置において障害が検出された場合である、
    ことを特徴とする請求項１２に記載の局内制御装置。
14. 前記所定の局内装置についてそれが処理する回線の接続切替えの条件が満たされる場合とは、前記所定の局内装置についてそれが処理する回線の接続切替えを要求するコマンドが発行された場合である、
    ことを特徴とする請求項１２に記載の局内制御装置。
15. 交換機内の通話路系装置である局内装置における回線の接続状態を制御する局内制御装置であって、
    加入者が使用する回線とその回線を処理する前記局内装置との関係を記憶する第１の記憶手段と、
    所定の局内装置において障害が検出された場合に、前記第１の記憶手段をアクセスすることにより、前記障害が検出された局内装置が処理する回線を検出し出力する回線検出手段と、
    を有することを特徴とする局内制御装置。
16. 前記第１の記憶手段は、前記加入者が使用する回線とその回線を処理する局内装置との関係と共に、その回線に対する接続切替えの優先処理を指示する優先情報を記憶し、
    前記回線検出手段は、前記所定の局内装置が処理する回線のうち前記優先処理を指示する優先情報が記憶されているものを優先的に検出する、
    ことを特徴とする請求項１２または１５に記載の局内制御装置。
17. 交換機内又は該交換機と遠隔集線装置間の回線の接続状態を制御する局内制御装置であって、
    １つの前記回線において障害が検出された場合に、該障害が検出された回線上の障害帯域の値と、各障害が検出されていない回線上の空き帯域の合計値とを比較する帯域比較手段と、
    該帯域比較手段による比較の結果、前記障害が検出された回線上の障害帯域の値が何れかの前記障害が検出されていない回線上の空き帯域の合計値以下である場合に、前記障害が検出された回線上の障害帯域を、前記障害が検出されていない回線上の空き帯域に再割り付けする再割り付け手段と、
    を有することを特徴とする局内制御装置。
18. 前記再割り付け手段が前記障害が検出された回線上の障害帯域を前記障害が検出されていない回線上の空き帯域に再割り付けしている間に、前記障害帯域を使用して通信されている情報をバッファリングする第１のバッファ手段を更に有する、
    ことを特徴とする請求項１７に記載の局内制御装置。
19. 前記帯域比較手段による比較の結果、前記障害が検出された回線上の障害帯域の値が何れかの前記障害が検出されていない回線上の空き帯域の合計値よりも大きい場合に、前記障害が検出された回線を予備回線に切り替える回線切替え手段を更に有する、
    ことを特徴とする請求項１７に記載の局内制御装置。
20. 前記回線切替え手段が前記障害が検出された回線を予備回線に切り替えている間に、前記障害回線を使用して通信されている情報をバッファリングする第２のバッファ手段を更に有する、
    ことを特徴とする請求項１９に記載の局内制御装置。
21. 前記再割り付け手段は、前記障害が検出された回線上の障害帯域のうち、優先順位の高い情報が付加される情報が通信されている帯域から順に、前記障害が検出されていない回線上の空き帯域に再割り付けする、
    ことを特徴とする請求項１７に記載の局内制御装置。
22. 前記再割り付け手段は、前記障害が検出された回線上の障害帯域のうち、優先順位の高いサービスが割当てられている帯域から順に、前記障害が検出されていない回線上の空き帯域に再割り付けする、
    ことを特徴とする請求項１７に記載の局内制御装置。
23. パスを識別するためのパス識別子を含む固定長のデータであるセルをそれに付加されたルート情報に従って自立的に交換する第１の交換機と該第１の交換機に接続される第２の交換機とにおけるパスの接続状態を制御する局内制御装置であって、
    前記第１の交換機内に設けられ、前記第２の交換機に向かって入力ルート上の１つのパスから前記第１の交換機に入力する第１のセルに付加されている入力パス識別子のそれぞれに対応させて、前記第１の交換機から前記第２の交換機に向かう中継ルート上の１つのパスを示す出力パス識別子と、前記第１のセルが前記第１の交換機内で前記中継ルートに自立的にルーティングされるためのルート情報とを記憶する第１のパス制御情報記憶手段と、
    前記第１の交換機内に設けられ、前記第１のパス制御情報記憶手段を参照することにより、前記第１のセルに付加されている入力パス識別子をそれに対応する出力パス識別子に付け替えると共に、前記第１のセルに前記ルート情報を付加する第１のパス制御手段と、
    前記第２の交換機内に設けられ、前記中継ルート上の１つのパスから入力する第２のセルに付加されている入力パス識別子のそれぞれに対応させて、前記第２の交換機から出力される出力ルート上の１つのパスを示す出力パス識別子と、前記第２のセルが前記第２の交換機内で前記出力ルートに自立的にルーティングされるためのルート情報とを記憶する第２のパス制御情報記憶手段と、
    前記第２の交換機内に設けられ、前記第２のパス制御情報記憶手段を参照することにより、前記第２のセルに付加されている入力パス識別子をそれに対応する出力パス識別子に付け替えると共に、前記第２のセルに前記ルート情報を付加する第２のパス制御手段と、
    所定の入力ルート上の１つのパスと所定の出力ルート上の１つのパスの接続時に、それらを結ぶパスであって通常用の中継ルート上の１つのパスと予備用の中継ルート上の１つのパスを決定し、前記第１のパス制御情報記憶手段に、前記所定の入力ルート上の１つのパスに対応する入力パス識別子に対応させて、前記通常用の中継ルート上の１つのパスを示す出力パス識別子と、前記通常用の中継ルートへのルーティングを指示するルート情報とを書き込み、前記第２のパス制御情報記憶手段に、前記通常用の中継ルート上の１つのパスに対応する入力パス識別子に対応させて、前記所定の出力ルート上の１つのパスを示す出力パス識別子と、前記所定の出力ルートへのルーティングを指示するルート情報を書き込むと共に、前記予備用の中継ルート上の１つのパスに対応する入力パス識別子に対応させて、前記所定の出力ルート上の１つのパスを示す出力パス識別子と、前記所定の出力ルートへのルーティングを指示するルート情報を書き込むパス接続制御手段と、
    前記所定の入力ルート上の１つのパスと所定の出力ルート上の１つのパスを結ぶパスに障害が検出された場合に、前記第１のパス制御情報記憶手段で、前記所定の入力ルート上の１つのパスに対応する入力パス識別子に対応させられて記憶されている、前記通常用の中継ルート上の１つのパスを示す出力パス識別子と、前記通常用の中継ルートへのルーティングを指示するルート情報とを、前記予備用の中継ルート上の１つのパスを示す出力パス識別子と、前記予備用の中継ルートへのルーティングを指示するルート情報とに書き替えるパス張り替え制御手段と、
    を有することを特徴とする局内制御装置。
24. パスを識別するためのパス識別子を含む固定長のデータであるセルをそれに付加されたルート情報に従って自立的に交換する第１の交換機と該第１の交換機に接続される第２の交換機とにおけるパスの接続状態を制御する局内制御装置であって、
    前記第１の交換機内に設けられ、前記第２の交換機に向かって入力ルート上の１つのパスから前記第１の交換機に入力する第１のセルに付加されている入力パス識別子のそれぞれに対応させて、前記第１の交換機から前記第２の交換機に向かう中継ルート上の１つのパスを示す出力パス識別子と、前記第１のセルが前記第１の交換機内で前記中継ルートに自立的にルーティングされるためのルート情報とを記憶する第１のパス制御情報記憶手段と、
    前記第１の交換機内に設けられ、前記第１のパス制御情報記憶手段を参照することにより、前記第１のセルに付加されている入力パス識別子をそれに対応する出力パス識別子に付け替えると共に、前記第１のセルに前記ルート情報を付加する第１のパス制御手段と、
    前記第２の交換機内に設けられ、前記中継ルート上の１つのパスから入力する第２のセルに付加されている入力パス識別子のそれぞれに対応させて、前記第２の交換機から出力される出力ルート上の１つのパスを示す出力パス識別子と、前記第２のセルが前記第２の交換機内で前記出力ルートに自立的にルーティングされるためのルート情報とを記憶する第２のパス制御情報記憶手段と、
    前記第２の交換機内に設けられ、前記第２のパス制御情報記憶手段を参照することにより、前記第２のセルに付加されている入力パス識別子をそれに対応する出力パス識別子に付け替えると共に、前記第２のセルに前記ルート情報を付加する第２のパス制御手段と、
    所定の入力ルート上の１つのパスと所定の出力ルート上の１つのパスの接続時に、それらを結ぶパスであって通常用の中継ルート上の１つのパスと予備用の中継ルート上の１つのパスを決定し、前記第１のパス制御情報記憶手段に、前記所定の入力ルート上の１つのパスに対応する入力パス識別子に対応させて、前記通常用の中継ルート上の１つのパスを示す出力パス識別子と前記通常用の中継ルートへのルーティングを指示するルート情報とからなる通常用パス制御情報と、前記予備用の中継ルート上の１つのパスを示す出力パス識別子と前記予備用の中継ルートへのルーティングを指示するルート情報とからなる予備用パス制御情報と、前記第１のパス制御手段に前記通常用パス制御情報を選択させるための選択情報とを書き込み、前記第２のパス制御情報記憶手段に、前記通常用の中継ルート上の１つのパスに対応する入力パス識別子に対応させて、前記所定の出力ルート上の１つのパスを示す出力パス識別子と、前記所定の出力ルートへのルーティングを指示するルート情報を書き込むと共に、前記予備用の中継ルート上の１つのパスに対応する入力パス識別子に対応させて、前記所定の出力ルート上の１つのパスを示す出力パス識別子と、前記所定の出力ルートへのルーティングを指示するルート情報を書き込むパス接続制御手段と、
    前記所定の入力ルート上の１つのパスと所定の出力ルート上の１つのパスを結ぶパスに障害が検出された場合に、前記第１のパス制御情報記憶手段で、前記所定の入力ルート上の１つのパスに対応する入力パス識別子に対応させられて記憶されている、前記第１のパス制御手段に前記通常用パス制御情報を選択させるための選択情報を、前記第１のパス制御手段に前記予備用パス制御情報を選択させるための選択情報に書き替えるパス張り替え制御手段と、
    を有することを特徴とする局内制御装置。
25. パスを識別するためのパス識別子を含む固定長のデータであるセルをそれに付加されたルート情報に従って自立的に交換する第１の交換機と該第１の交換機に接続される第２の交換機とにおけるパスの接続状態を制御する局内制御装置であって、
    前記第１の交換機内に設けられ、前記第２の交換機に向かって入力ルート上の１つのパスから前記第１の交換機に入力する第１のセルに付加されている入力パス識別子のそれぞれに対応させて、前記第１の交換機から前記第２の交換機に向かう中継ルート上の１つのパスを示す出力パス識別子と、前記第１のセルが前記第１の交換機内で前記中継ルートに自立的にルーティングされるためのルート情報とを記憶する第１のパス制御情報記憶手段と、
    前記第１の交換機内に設けられ、前記第１のパス制御情報記憶手段を参照することにより、前記第１のセルに付加されている入力パス識別子をそれに対応する出力パス識別子に付け替えると共に、前記第１のセルに前記ルート情報を付加する第１のパス制御手段と、
    前記第２の交換機内に設けられ、通常用の中継ルート上の１つのパスから入力する第２のセルに付加されている入力パス識別子のそれぞれに対応させて、前記第２の交換機から出力される出力ルート上の１つのパスを示す出力パス識別子と、前記第２のセルが前記第２の交換機内で前記出力ルートに自立的にルーティングされるためのルート情報とを記憶する第２のパス制御情報記憶手段と、
    前記第２の交換機内に設けられ、前記第２のパス制御情報記憶手段を参照することにより、前記第２のセルに付加されている入力パス識別子をそれに対応する出力パス識別子に付け替えると共に、前記第２のセルに前記ルート情報を付加する第２のパス制御手段と、
    前記第２の交換機内に設けられ、予備用の中継ルート上の１つのパスから入力する第３のセルに付加されている入力パス識別子のそれぞれに対応させて、前記第２の交換機から出力される出力ルート上の１つのパスを示す出力パス識別子と、前記第３のセルが前記第２の交換機内で前記出力ルートに自立的にルーティングされるためのルート情報とを記憶する第３のパス制御情報記憶手段と、
    前記第２の交換機内に設けられ、前記第３のパス制御情報記憶手段を参照することにより、前記第３のセルに付加されている入力パス識別子をそれに対応する出力パス識別子に付け替えると共に、前記第３のセルに前記ルート情報を付加する第３のパス制御手段と、
    所定の入力ルート上の１つのパスと所定の出力ルート上の１つのパスの接続時に、それらを結ぶパスであって前記通常用の中継ルート上の１つのパスを決定し、前記第１のパス制御情報記憶手段に、前記所定の入力ルート上の１つのパスに対応する入力パス識別子に対応させて、前記通常用の中継ルート上の１つのパスを示す出力パス識別子と、前記通常用の中継ルートへのルーティングを指示するルート情報とを書き込み、前記第２のパス制御情報記憶手段に、前記通常用の中継ルート上の１つのパスに対応する入力パス識別子に対応させて、前記所定の出力ルート上の１つのパスを示す出力パス識別子と、前記所定の出力ルートへのルーティングを指示するルート情報を書き込むパス接続制御手段と、
    前記所定の入力ルート上の１つのパスと所定の出力ルート上の１つのパスを結ぶパスに障害が検出された場合に、前記第１のパス制御情報記憶手段で、前記所定の入力ルート上の１つのパスに対応する入力パス識別子に対応させられて記憶されている、前記通常用の中継ルート上の１つのパスを示す出力パス識別子はそのまま変更せず、前記通常用の中継ルートへのルーティングを指示するルート情報のみを、前記予備用の中継ルートへのルーティングを指示するルート情報に書き替えると共に、前記第２のパス制御情報記憶手段で、前記通常用の中継ルート上の１つのパスに対応する入力パス識別子に対応させられて記憶されている、前記所定の出力ルート上の１つのパスを示す出力パス識別子と、前記所定の出力ルートへのルーティングを指示するルート情報とを、それらが前記第３のパス制御情報記憶手段で前記通常用の中継ルート上の１つのパスに対応する入力パス識別子に対応させられて記憶されるように、前記第３のパス制御情報記憶手段にコピーするパス張り替え制御手段と、
    を有することを特徴とする局内制御装置。
26. パスを識別するためのパス識別子を含む固定長のデータであるセルをそれに付加されたルート情報に従って自立的に交換する第１の交換機と該第１の交換機に接続される第２の交換機とにおけるパスの接続状態を制御する局内制御装置であって、
    前記第１の交換機内に設けられ、前記第２の交換機に向かって入力ルート上の１つのパスから前記第１の交換機に入力する第１のセルに付加されている入力パス識別子のそれぞれに対応させて、前記第１の交換機から前記第２の交換機に向かう中継ルート上の１つのパスを示す出力パス識別子と、前記第１のセルが前記第１の交換機内で前記中継ルートに自立的にルーティングされるためのルート情報とを記憶する第１のパス制御情報記憶手段と、
    前記第１の交換機内に設けられ、前記第１のパス制御情報記憶手段を参照することにより、前記第１のセルに付加されている入力パス識別子をそれに対応する出力パス識別子に付け替えると共に、前記第１のセルに前記ルート情報を付加する第１のパス制御手段と、
    前記第２の交換機内に設けられ、通常用の中継ルート上の１つのパスから入力する第２のセルに付加されている入力パス識別子のそれぞれに対応させて、前記第２の交換機から出力される出力ルート上の１つのパスを示す出力パス識別子と、前記第２のセルが前記第２の交換機内で前記出力ルートに自立的にルーティングされるためのルート情報とを記憶する第２のパス制御情報記憶手段と、
    前記第２の交換機内に設けられ、予備用の中継ルート上の１つのパスから入力する第３のセルに付加されている入力パス識別子のそれぞれに対応させて、前記第２の交換機から出力される出力ルート上の１つのパスを示す出力パス識別子と、前記第３のセルが前記第２の交換機内で前記出力ルートに自立的にルーティングされるためのルート情報とを記憶する第３のパス制御情報記憶手段と、
    前記第２の交換機内に設けられ、前記第２又は第３のパス制御情報記憶手段を参照することにより、前記第２又は第３のセルに付加されている入力パス識別子をそれに対応する出力パス識別子に付け替えると共に、前記第２又は第３のセルに前記ルート情報を付加する第２のパス制御手段と、
    所定の入力ルート上の１つのパスと所定の出力ルート上の１つのパスの接続時に、それらを結ぶパスであって前記通常用の中継ルート上の１つのパスを決定し、前記第１のパス制御情報記憶手段に、前記所定の入力ルート上の１つのパスに対応する入力パス識別子に対応させて、前記通常用の中継ルート上の１つのパスを示す出力パス識別子と、前記通常用の中継ルートへのルーティングを指示するルート情報とを書き込み、前記第２のパス制御情報記憶手段に、前記通常用の中継ルート上の１つのパスに対応する入力パス識別子に対応させて、前記所定の出力ルート上の１つのパスを示す出力パス識別子と、前記所定の出力ルートへのルーティングを指示するルート情報を書き込むパス接続制御手段と、
    前記所定の入力ルート上の１つのパスと所定の出力ルート上の１つのパスを結ぶパスに障害が検出された場合に、前記第１のパス制御情報記憶手段で、前記所定の入力ルート上の１つのパスに対応する入力パス識別子に対応させられて記憶されている、前記通常用の中継ルート上の１つのパスを示す出力パス識別子はそのまま変更せず、前記通常用の中継ルートへのルーティングを指示するルート情報のみを、前記予備用の中継ルートへのルーティングを指示するルート情報に書き替えると共に、前記第２のパス制御情報記憶手段で、前記通常用の中継ルート上の１つのパスに対応する入力パス識別子に対応させられて記憶されている、前記所定の出力ルート上の１つのパスを示す出力パス識別子と、前記所定の出力ルートへのルーティングを指示するルート情報とを、それらが前記第３のパス制御情報記憶手段で前記通常用の中継ルート上の１つのパスに対応する入力パス識別子に対応させられて記憶されるように、前記第３のパス制御情報記憶手段にコピーするパス張り替え制御手段と、
    を有することを特徴とする局内制御装置。
27. 交換機内の２重化された局内装置のそれぞれである一方の系の局内装置と他方の系の局内装置の間の通信制御データの系間転送を制御する局内制御装置であって、
    前記局内装置内に、前記局内装置における前記通信制御データに対する前記系間転送以外のアクセスのタイミングと別のタイミングになるように前記系間転送のためのタイミングを制御するタイミング制御手段と、該タイミング制御手段が制御する前記系間転送のためのタイミングにおいて、他方の系の前記局内装置との間で前記通信制御データを転送する系間転送制御手段と、
    を有することを特徴とする局内制御装置。

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