JP3663218B2 - 磁気記録再生装置および位相同期回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、磁気記録再生装置に関するもので、特に、記録媒体からデータを読み出し再生するための再生クロック、またはデータを記録するための書き込みクロックを生成する際の位相同期回路に係わる。
【０００２】
【従来の技術】
磁気記録再生装置は、一般的に図９に示すように、磁気記録媒体１０１、磁気ヘッド１１８、Ｒ／Ｗアンプ１０２、リード系信号処理回路１０３、ライト系信号処理回路１０４、コントローラ１０５、マイコン１０６、サーボ制御部１０７、インタフェース部（以下Ｉ／Ｆとする）１０８から構成される。
リード系およびライト系信号処理回路には各種の方式があるが、ＰＲＭＬ方式を例にすると、リード系信号処理回路は、ＡＧＣ回路１１１、Ａ／Ｄ変換回路（アナログ／ディジタル変換回路、以下Ａ／Ｄ回路とする）１１２、ＰＲ等化回路（パーシャルレスポンス等化回路）１１３、ビタビ復号回路１１５、復調回路１１６および位相同期回路９０１で構成される。
【０００３】
この磁気記録再生装置におけるデータの記録と再生について説明する。
磁気記録再生装置に記録するためにホストから送られてくる記録データは、Ｉ／Ｆ１０８、コントローラ１０５を介してライト系信号処理回路１０４に送られ、記録媒体に適した記録符号に変調した後に、Ｒ／Ｗアンプ１０２で磁気ヘッド１１８を駆動して磁気記録媒体１０１に書き込まれる。
磁気ヘッド１１８、Ｒ／Ｗアンプ１０２により磁気記録媒体１０１から読み出されたデータは、リード系信号処理回路１０３に入力され、まずＡＧＣ回路１１１で適正な信号振幅に制御された後に、Ａ／Ｄ回路１１２によってアナログからディジタル信号に変換され、ＰＲ等化回路１１３で各クラスのパーシャルレスポンスの符号間干渉の特性となるように等化する。その後、ビタビ復号回路１１５で復号し、復調回路１１６で記録符号からもとのデータに復調する。復調されたデータは、コントローラ１０５、Ｉ／Ｆ１０８を介してホストに送られる。
【０００４】
磁気ヘッド１１８の位置決めや磁気記録媒体１０１の回転は、サーボ制御部１０７、マイコン１０６により制御される。データ面サーボ方式では、読み出しデータの一部がサーボデータとなっており、リード系信号処理回路１０３からサーボデータ信号ａ１１１が出力され、磁気ヘッド１１８の位置決め制御に使用される。
位相同期回路９０１は、Ａ／Ｄ回路１１２のサンプリングクロックａ１０６を生成する回路であり、位相検出回路９２１、Ｄ／Ａ変換回路（ディジタル／アナログ変換回路、以下Ｄ／Ａ回路とする）９２２、ループフィルタ９２３、ＶＣＯ９２４で構成される。
【０００５】
位相検出回路９２１はＰＲ等化回路１１３の出力信号ａ１０１からサンプリングタイミングの位相誤差を検出し制御データａ９０２を出力する。Ｄ／Ａ回路９２２はディジタル値であるこの制御データａ９０２に応じたアナログ値の電流ａ９０３を出力し、ループフィルタａ９２３が積分平滑し、ＶＣＯ９２４の入力制御電圧とする。このようにＶＣＯ９２４が制御されて、サンプリングクロックａ１０６を同期させる。
ここで、位相同期回路９０１を含め、図９に示す電子回路は各々がＩＣ化または複数まとめて１チップ化されており、ループフィルタ９２３は外付け部品で構成する。なお、ループフィルタ９２３部分の白丸（○）は外付け用ピンを表しており、この図ではループフィルタ９２３に１ピン必要であることを示している。
【０００６】
一方、磁気ディスク装置では、記録容量を向上させるため等密度記録方式が主流となっており、これに対応するため位相同期回路９０１の特性を変更可能とする手段が必要になる。図９では、マイコン１０６がこの制御をも行い、ｓ１０１とｓ１０２がその制御信号である。
この等密度記録方式に関する公知例としては、特開平３−２０５９２０号広報（以下、従来技術１と称する）や、ＩＥＥＥ１９９３ＣＩＣＣ論文“A 3-5.5V CMOS 32Mb/s FULLY-INTEGRATED READ CHANNEL FOR DISK-DRIVES”（以下、従来技術２と称する）がある。
【０００７】
上記の従来技術１では、等密度記録方式に対応するための手段のひとつとして図１０に示すように位相同期回路９０１のループフィルタ１００３を切り換える回路を設けている。
一方、上記従来技術２では、図１１に示すように、ループフィルタ１１０５を完全差動形で構成し、これを４つのＤ／Ａ回路１１０１〜１１０４（ピーク検出形の信号処理ではチャージポンプ回路を用いるが同様である）で駆動する。ＶＣＯ１１０６の入力は差動入力でありループフィルタ１１０５の両端に接続する。この方式では、各Ｄ／Ａ回路１１０１〜１１０４の電流ゲインを変えることで位相同期回路９０１のループゲインや減衰率を制御できる。
【０００８】
【発明が解決しようとする課題】
磁気ディスク装置では、データ転送の高速化が年々進められ、扱うクロック周波数が高くなっている。このためタイミングマージンに対する仕様が厳しく、位相同期回路はクロックジッタを極力抑える必要がある。しかし、回路の処理速度が上がるにつれて、装置の回路基板の電源やＧＮＤのノイズはますます増加する傾向にあり、クロックジッタの増加の要因となっている。特に、２．５インチ以下の小型の磁気ディスク装置では、電源供給ラインが弱く、これまでのような基板配線の低インピーダンス化だけでは十分対応できず、回路構成による対応が必要になっている。
またＧＮＤノイズについては、ＩＣ内部のＧＮＤと装置の回路基板のＧＮＤとの電位差についても注意が必要である。上述のように電子回路はＩＣ化されており、各回路はＩＣ内部のＧＮＤ電位を基準に動作している。装置の回路基板のＧＮＤにノイズがある場合、回路基板のＧＮＤに接続されている外付け部品を介してＩＣ内部にノイズが混入してしまう。
【０００９】
このように装置の高速化、小型化により顕著になってくる回路基板の電源、ＧＮＤノイズに対し、いかにクロックジッタを低減するかが重要課題となっている。
また、リード系信号処理回路１０３、ライト系信号処理回路１０４を含む電子回路については、低コスト化、低消費電力化のユーザ要求が強く、これを実現するために各回路の回路規模を極力削減し消費電力を低減することや、集積化を進めること、ピン数を抑え安価なＩＣパッケージを使用することも重要な課題である。
さらに、等密度記録方式においては、以下の問題も生じる。
【００１０】
前述の従来技術１では、図１０に示すように、ループフィルタの片端をＧＮＤに接続しているため、ＧＮＤとＶＣＯ内部の基準電圧との交流的電位差がノイズとなりＶＣＯの入力信号として混入してしまい、クロックジッタを引き起こしていた。また減衰率の精度を上げようとするほど必要な外付け抵抗が多くなり、ピン数が増大するという問題がある。
一方、従来例２では、図１１に示すように、ループフィルタが完全差動形であり、電源、ＧＮＤノイズに強い構成としている。しかし、本方式ではＤ／Ａ回路が４回路必要であり、回路規模および消費電力が増大してしまう。
【００１１】
したがって、本発明の目的は、等密度記録方式において、回路規模、消費電力およびピン数を減らし、かつクロックジッタの少ない位相同期回路と、それを用いた信号処理回路と、さらにはそれを用いた高性能、低コストの磁気記録再生装置を提供することである。
さらに、本発明の目的は、固定のクロック周波数でデータ再生を行う従来の方式において、回路規模、消費電力およびピン数を減らし、かつクロックジッタの少ない位相同期回路と、それを用いた信号処理回路と、さらにはそれを用いた高性能低コストの磁気記録再生装置を提供することである。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明は、位相同期回路にＤ／Ａ回路またはチャージポンプを２回路設けてループフィルタを駆動し、位相同期回路の特性変更手段として、Ｄ／Ａ回路ゲインまたはチャージポンプゲインと、ＶＣＯゲインを連動して切り換えることを特徴とするものである。
また、本発明は、位相同期回路に、電流分配回路と、外部から制御可能な電流源とをＶＣＯに備えたことを特徴とするものである。
また、本発明は、位相同期回路に基準電圧源を設け、ループフィルタの中点をその基準電圧に接地することを特徴とするものである。
また、本発明は、位相同期回路に基準電圧源を設け、ループフィルタの片端をその基準電圧に接地することを特徴とするものである。
【００１３】
【作用】
本発明によれば、等密度記録方式で必要となる位相同期回路のループゲイン切り換えと減衰率制御を少ない切り換え回路で実現でき、回路規模、消費電力の削減が可能である。
また本発明によれば、ループフィルタをＧＮＤに接続しないため、ＧＮＤノイズの影響を受けにくくクロックジッタを低減することができるため、タイミングマージンを増やすことができる。その結果、装置の記録容量の増大や、転送速度の高速化を実現できる。
また、回路規模、消費電力を低減し少ないピン数で良いことから、安価なパッケージを採用することができ１チップＩＣ化および低コスト化に有利である。
【００１４】
【実施例】
＜実施例１＞
図１は、本発明の記録再生装置のブロック図の一実施例である。図１において、位相同期回路１１７は、位相検出回路１２１、Ｄ／Ａ回路１２２、１２３、ループフィルタ１２４、基準電圧源１２５、ＶＣＯ１２６で構成される。Ｄ／Ａ回路１２２、１２３の出力信号ａ１０３、ａ１０４をループフィルタ１２４の両端およびＶＣＯ１２６の入力に接続し、さらにループフィルタ１２４の中点ａ１０５を基準電圧源１２５に接続する。なお、ループフィルタ１２４部分の白丸（○）は図９と同様に外付け用のピンを表しており、この例では３ピン必要であることを示している。
【００１５】
図２は、Ｄ／Ａ回路１２２、１２３の内部構成の一実施例である。Ｄ／Ａ回路１２２は電流スイッチ２０１と電流源２０２で構成される。Ｄ／Ａ回路１２３は、電流スイッチ２０３と電流源２０４および符号反転回路２０５で構成することができる。位相検出回路１２１の出力信号ａ１０２を受け、Ｄ／Ａ回路１２２は電流スイッチ２０１をオンまたはオフし、ディジタル値の位相誤差量に相当するアナログ値の電流ａ１０３を出力する。Ｄ／Ａ回路１２３は、符号反転回路２０５により符号を反転するため出力電流ａ１０４は、Ｄ／Ａ回路１２２の出力電流ａ１０３に対して逆相となる。入力位相誤差量に対する出力電流量の比率はＤ／Ａ回路のゲインであり、Ｄ／Ａ回路１２２のゲインＫｄ１は電流源２０２で、Ｄ／Ａ回路１２３のゲインＫｄ２は電流源２０４により設定できる。
【００１６】
図３は、基準電圧源１２５の内部構成の一実施例である。トランジスタＱ３０１、電流源３０１、抵抗Ｒ３０１、ダイオードＤ３０１〜Ｄ３０４で構成できる。本回路構成では、トランジスタＱ３０１のベース電位がＧＮＤからダイオード４段分の電圧で固定されるため、電源変動の影響を低減できる。他の回路構成としてバンドギャップ定電圧源回路を用いても良い。
【００１７】
図４は、ＶＣＯ１２６の内部構成の一実施例である。差動入力のｇｍアンプ４０１、電流源４０２、４０３、加算器４０４、電流制御発振器４０５で構成できる。本ＶＣＯ１２６は差動入力信号ａ１０３、ａ１０４の電位差に応じてｇｍアンプ４０１が電流ａ４０１を出力する。加算器４０４はこの電流ａ４０１と電流源４０３が出力する基準電流ａ４０３を加算し制御電流ａ４０４を出力する。電流制御発振器４０５はこの制御電流ａ４０４に応じてクロックａ１０６を出力する。本ＶＣＯ１２６の中心周波数は、差動入力信号ａ１０３、ａ１０４の電位差が零、すなわちｇｍアンプ４０１の出力ａ４０１が零になる時の発振周波数であり、電流源４０３が出力する基準電流ａ４０３がそのまま制御電流ａ４０４となる。このため、電流源４０３を制御することにより、中心周波数を制御することができる。ＶＣＯゲインＫｏは、ｇｍアンプ４０１のゲインで調整することができ、これは電流源４０２で制御できる。
【００１８】
つぎに位相同期回路１１７の動作を説明する。
位相検出回路１２１はＰＲ等化回路１１３の出力信号ａ１０１からサンプリングタイミングを検出し、位相誤差信号ａ１０２を出力する。Ｄ／Ａ回路１２２、１２３は、この位相誤差信号ａ１０２に応じた電流を出力するが、出力信号ａ１０３とａ１０４は逆相であり、出力信号ａ１０３が流出方向の電流出力の時にはａ１０４は流入方向の電流を出力する。ループフィルタ１２４がこの出力電流を積分し電圧に変換する。ここでループフィルタの中点ａ１０５は基準電圧源１２５に接続し電位を固定するため、ループフィルタ１２４の抵抗Ｒ１にはＤ／Ａ回路１２２の出力電流ａ１０３のみが、コンデンサＣ１にはＤ／Ａ回路１２３の出力電流ａ１０４のみが流れる。
【００１９】
ＶＣＯ１２６はこのループフィルタ１２４の両端の電圧を差動信号として入力し出力クロックａ１０６の周波数を変化させることにより、サンプリングタイミングをあわせる。
本位相同期回路１１７は、ループフィルタを外部ＧＮＤに接続しないため、ＧＮＤノイズの影響を受けにくい。また、信号処理回路をＩＣ化した場合、ループフィルタ外付け用に必要なピン数は３ピンでよい。
図１に示したループフィルタ１２４は図５（ａ）または（ｂ）に示すようにコンデンサＣ２を追加した構成でも良い。図５（ａ）、（ｂ）どちらの構成でも高周波側でのインピーダンスが下がり、ノイズを低減する効果がある。
【００２０】
本実施例の定量的効果として回路シミュレーションによる解析結果のグラフを図１２に示す。このグラフは外部基板ＧＮＤにノイズを加えた時のＶＣＯのジッタ量の周波数特性を示すもので、ジッタ量が小さいほどノイズの影響を受けず性能が良い。
ここでは、上述の従来技術１と従来技術２を、図１で示した本発明による構成と比較した。その結果、本発明による構成は従来技術１に対して数倍〜数十倍ノイズの影響を受けにくくなっていることがわかる。完全差動形の従来技術２と比較しても同等のノイズ除去効果があることがわかる。
図１３は位相同期回路の、回路規模、消費電力、ループフィルタを外付けするための必要ピン数を従来技術と比較した表である。従来技術２は、Ｄ／Ａ回路が４回路必要なことから回路規模、消費電力が大きく、ピン数も４ピンと多い。これに対して本発明では、Ｄ／Ａ回路は２回路でよく、等密度記録方式に対応するための切り換え回路も少ないことから回路規模、消費電力ともに小さくでき、ピン数も３ピン以下と少ない。
【００２１】
＜実施例２＞
図６に、本発明による位相同期回路で、等密度記録方式に対応した他の構成例を示す。等密度記録方式に対応するために、位相同期回路はＶＣＯの中心周波数切り換えや、ループゲイン設定の切り換えを行う。例えば、あるトラックゾーンからその２倍の半径比のトラックゾーンにヘッドを移動してデータの再生を行う場合、位相同期回路はＶＣＯ１２６の発振周波数を２倍にし、さらに位相同期回路のループゲインを２倍にする必要がある。但し、減衰率は一定にする。
本実施例では、新たにＶＣＯ１２６内に電流分配回路６０１と、制御信号ｓ６０１によってマイコン１０６から制御される電流源４０３とを設けた。この制御信号ｓ６０１は、マイコン１０６が出力する制御信号ｓ１０１から、図示しないレジスタを介して生成される。
【００２２】
トラックゾーンの移動に伴い、マイコン１０６が、ＶＣＯ１２６内の電流源４０３を制御すると各電流ａ６０１〜ａ６０３が同時に変化する。電流源４０３の電流を２倍にすることで、電流ａ６０１が２倍になりＶＣＯの中心周波数が２倍になる。同時に、電流ａ６０２も２倍になりｇｍアンプ４０１のゲインが２倍になることでＶＣＯゲインＫｏが２倍になる。
さらにａ６０３が２倍になることでＤ／Ａ回路１２３の電流ゲインＫｄ２が２倍になる。
ループゲインをωｎとすると、
ωｎ＝√（Ｋｄ２・Ｋｏ／Ｃ１） ‥‥‥（式１）
であるから、Ｋｄ２、Ｋｏがそれぞれ２倍となることで、ωｎを２倍にすることができる。
【００２３】
本位相同期回路は、ループフィルタの中点が固定電位に接地されているため、Ｒ１に流れる電流ＩＲとＣ１に流れる電流ＩＣの比率倍にＲ１が見える。したがって減衰率をζとすると、式２のように表される。
ζ＝（Ｃ１・ωｎ／２）・Ｒ１・（ＩＲ／ＩＣ） ‥‥‥（式２）
この式をＤ／Ａ回路１２２のゲインＫｄ１と、Ｄ／Ａ回路１２３のゲインＫｄ２を用いて表すと式３となる。
ζ＝（Ｃ１・ωｎ／２）・Ｒ１・（Ｋｄ１／Ｋｄ２） ‥‥‥（式３）
式３より、Ｋｄ１を一定にし、ωｎとＫｄ２が同時に２倍となってもζが一定に保たれることがわかる。このようにして、中心周波数とループゲインの切り換えを同時に行うことができる。ここで電流分配回路６０１は例えばバイポーラやＭＯＳトランジスタを用いたカレントミラー回路で容易に実現できる。
【００２４】
以上述べたように、本実施例の位相同期回路ではＶＣＯ内の基準電流のみを切り換えることで等密度記録方式に対応することができる。そのため、切り換え回路を各回路ごとに持つ必要がなく、さらに回路規模を低減できる。
また、各回路毎に電流量を設定する必要が無いので、設定が容易にできるという利点もある。
【００２５】
＜実施例３＞
図７は、等密度記録方式でなく固定のクロック周波数でデータ再生を行う場合の実施例で、ループフィルタの中点でなく片側を基準電位に接地している。この構成では、Ｄ／Ａ回路が１回路でよいため回路規模を低減でき、ＧＮＤノイズに対しても前記の構成と同様に影響を受けにくい。この方式で信号処理回路をＩＣ化した場合、ループフィルタ外付け用に必要なピン数は２ピンでよい。
【００２６】
＜実施例４＞
図８は、実施例３に示すループフィルタの片端を接地する形式で、等密度記録方式に対応する実施例である。この場合、Ｄ／Ａ回路８０２は出力電流ａ８０２をａ８０１と同相出力にして、さらにマイコン１０６から制御信号ｓ８０１で制御可能な電流源８１３を備える。この制御信号ｓ８０１は、電流源４０３を制御する制御信号ｓ６０１と同様に、マイコン１０６が出力する制御信号ｓ１０１から、図示しないレジスタを介して生成される。
ａ８０１側の電流ゲインをＫｄ３として、ａ８０２側の電流ゲインをＫｄ４とすると、この構成でのループゲインωｎは式４で表される。
ωｎ＝√（Ｋｄ３・Ｋｏ／Ｃ１） ‥‥‥（式４）
この式より、ループゲインωｎについては図６と同様に電流分配回路６０１を用いて、Ｋｄ３とＫｏをＶＣＯの中心周波数切り換えと連動させることで等密度記録方式に対応できることがわかる。
【００２７】
つぎに、減衰率ζは前記で示したように式２で表される。ここで、Ｃ１に流れる電流ＩＣはＤ／Ａ回路８０１の出力電流であり、Ｒ１に流れる電流ＩＲはＤ／Ａ回路８０１とＤ／Ａ回路８０２の出力電流の和になるため式５のように表すことができる。
この場合、ωｎとＫｄ３が同時に変化するので、ζを一定に保つために、マイコン１０６が、制御信号ｓ８０１で電流源８１３を制御してＫｄ４を調整する。以上説明した本発明による位相同期回路は、ライト系信号処理回路１０４のライトクロック生成回路にも同様に適用できる。
また、リード系およびライト系信号処理回路にＰＲＭＬ方式を利用した信号処理回路を例にしたが、これに限定するものではなく、他の信号処理方式でも良い。
【００２８】
【発明の効果】
以上述べたように、本発明によれば、磁気記録再生装置の高速データ転送時に問題となる装置基板のＧＮＤノイズの影響を受けにくい位相同期回路とそれを用いた信号処理回路を回路規模、消費電力、ピン数を増加させることなく実現できる。
さらに、本発明によれば、等密度記録方式にも対応した位相同期回路とそれを用いた信号処理回路を回路規模、消費電力を抑え、少ないピン数で実現できる。
【００２９】
この結果、高性能、低コストの磁気記録再生装置が実現できる。
【図面の簡単な説明】
【図１】実施例１の磁気記録再生装置のブロック図。
【図２】実施例１の位相同期回路におけるＤ／Ａ回路のブロック図。
【図３】実施例１の位相同期回路における基準電圧源のブロック図。
【図４】実施例１の位相同期回路におけるＶＣＯのブロック図。
【図５】実施例１の位相同期回路におけるループフィルタの他の構成例。
【図６】実施例２の位相同期回路の部分ブロック図。
【図７】実施例３の位相同期回路のブロック図
【図８】実施例４の位相同期回路のブロック図。
【図９】従来の磁気記録再生装置のブロック図。
【図１０】従来技術１の位相同期回路のループフィルタのブロック図。
【図１１】従来技術２の位相同期回路のループフィルタのブロック図。
【図１２】本発明の効果を示すＧＮＤノイズに対するＶＣＯジッタの周波数特性グラフ。
【図１３】本発明の効果を示す位相同期回路の性能比較表。
【符号の説明】
１０１…磁気記録媒体、 １０２…Ｒ／Ｗアンプ、
１０３…リード系信号処理回路、 １０４…ライト系信号処理回路、
１０５…コントローラ、 １０６…マイコン、
１０７…サーボ制御、 １０８…Ｉ／Ｆ（インターフェース）、
１１１…ＡＧＣ回路、 １１２…Ａ／Ｄ回路、
１１３…ＰＲ等化回路 １１５…ビタビ復号回路、
１１６…復調回路、 １１７…位相同期回路、
１２１…位相検出回路、 １２２、１２３…Ｄ／Ａ回路、
１２４…ループフィルタ、 １２５…基準電圧源、
１２６…ＶＣＯ、 ２０１、２０３…電流スイッチ、
２０５…符号反転回路、 ４０１…ｇｍアンプ、
４０４…加算器、 ４０５…電流制御発振器
６０１…電流分配回路。
【産業上の利用分野】
本発明は、磁気記録再生装置に関するもので、特に、記録媒体からデータを読み出し再生するための再生クロック、またはデータを記録するための書き込みクロックを生成する際の位相同期回路に係わる。
【０００２】
【従来の技術】
磁気記録再生装置は、一般的に図９に示すように、磁気記録媒体１０１、磁気ヘッド１１８、Ｒ／Ｗアンプ１０２、リード系信号処理回路１０３、ライト系信号処理回路１０４、コントローラ１０５、マイコン１０６、サーボ制御部１０７、インタフェース部（以下Ｉ／Ｆとする）１０８から構成される。
リード系およびライト系信号処理回路には各種の方式があるが、ＰＲＭＬ方式を例にすると、リード系信号処理回路は、ＡＧＣ回路１１１、Ａ／Ｄ変換回路（アナログ／ディジタル変換回路、以下Ａ／Ｄ回路とする）１１２、ＰＲ等化回路（パーシャルレスポンス等化回路）１１３、ビタビ復号回路１１５、復調回路１１６および位相同期回路９０１で構成される。
【０００３】
この磁気記録再生装置におけるデータの記録と再生について説明する。
磁気記録再生装置に記録するためにホストから送られてくる記録データは、Ｉ／Ｆ１０８、コントローラ１０５を介してライト系信号処理回路１０４に送られ、記録媒体に適した記録符号に変調した後に、Ｒ／Ｗアンプ１０２で磁気ヘッド１１８を駆動して磁気記録媒体１０１に書き込まれる。
磁気ヘッド１１８、Ｒ／Ｗアンプ１０２により磁気記録媒体１０１から読み出されたデータは、リード系信号処理回路１０３に入力され、まずＡＧＣ回路１１１で適正な信号振幅に制御された後に、Ａ／Ｄ回路１１２によってアナログからディジタル信号に変換され、ＰＲ等化回路１１３で各クラスのパーシャルレスポンスの符号間干渉の特性となるように等化する。その後、ビタビ復号回路１１５で復号し、復調回路１１６で記録符号からもとのデータに復調する。復調されたデータは、コントローラ１０５、Ｉ／Ｆ１０８を介してホストに送られる。
【０００４】
磁気ヘッド１１８の位置決めや磁気記録媒体１０１の回転は、サーボ制御部１０７、マイコン１０６により制御される。データ面サーボ方式では、読み出しデータの一部がサーボデータとなっており、リード系信号処理回路１０３からサーボデータ信号ａ１１１が出力され、磁気ヘッド１１８の位置決め制御に使用される。
位相同期回路９０１は、Ａ／Ｄ回路１１２のサンプリングクロックａ１０６を生成する回路であり、位相検出回路９２１、Ｄ／Ａ変換回路（ディジタル／アナログ変換回路、以下Ｄ／Ａ回路とする）９２２、ループフィルタ９２３、ＶＣＯ９２４で構成される。
【０００５】
位相検出回路９２１はＰＲ等化回路１１３の出力信号ａ１０１からサンプリングタイミングの位相誤差を検出し制御データａ９０２を出力する。Ｄ／Ａ回路９２２はディジタル値であるこの制御データａ９０２に応じたアナログ値の電流ａ９０３を出力し、ループフィルタａ９２３が積分平滑し、ＶＣＯ９２４の入力制御電圧とする。このようにＶＣＯ９２４が制御されて、サンプリングクロックａ１０６を同期させる。
ここで、位相同期回路９０１を含め、図９に示す電子回路は各々がＩＣ化または複数まとめて１チップ化されており、ループフィルタ９２３は外付け部品で構成する。なお、ループフィルタ９２３部分の白丸（○）は外付け用ピンを表しており、この図ではループフィルタ９２３に１ピン必要であることを示している。
【０００６】
一方、磁気ディスク装置では、記録容量を向上させるため等密度記録方式が主流となっており、これに対応するため位相同期回路９０１の特性を変更可能とする手段が必要になる。図９では、マイコン１０６がこの制御をも行い、ｓ１０１とｓ１０２がその制御信号である。
この等密度記録方式に関する公知例としては、特開平３−２０５９２０号広報（以下、従来技術１と称する）や、ＩＥＥＥ１９９３ＣＩＣＣ論文“A 3-5.5V CMOS 32Mb/s FULLY-INTEGRATED READ CHANNEL FOR DISK-DRIVES”（以下、従来技術２と称する）がある。
【０００７】
上記の従来技術１では、等密度記録方式に対応するための手段のひとつとして図１０に示すように位相同期回路９０１のループフィルタ１００３を切り換える回路を設けている。
一方、上記従来技術２では、図１１に示すように、ループフィルタ１１０５を完全差動形で構成し、これを４つのＤ／Ａ回路１１０１〜１１０４（ピーク検出形の信号処理ではチャージポンプ回路を用いるが同様である）で駆動する。ＶＣＯ１１０６の入力は差動入力でありループフィルタ１１０５の両端に接続する。この方式では、各Ｄ／Ａ回路１１０１〜１１０４の電流ゲインを変えることで位相同期回路９０１のループゲインや減衰率を制御できる。
【０００８】
【発明が解決しようとする課題】
磁気ディスク装置では、データ転送の高速化が年々進められ、扱うクロック周波数が高くなっている。このためタイミングマージンに対する仕様が厳しく、位相同期回路はクロックジッタを極力抑える必要がある。しかし、回路の処理速度が上がるにつれて、装置の回路基板の電源やＧＮＤのノイズはますます増加する傾向にあり、クロックジッタの増加の要因となっている。特に、２．５インチ以下の小型の磁気ディスク装置では、電源供給ラインが弱く、これまでのような基板配線の低インピーダンス化だけでは十分対応できず、回路構成による対応が必要になっている。
またＧＮＤノイズについては、ＩＣ内部のＧＮＤと装置の回路基板のＧＮＤとの電位差についても注意が必要である。上述のように電子回路はＩＣ化されており、各回路はＩＣ内部のＧＮＤ電位を基準に動作している。装置の回路基板のＧＮＤにノイズがある場合、回路基板のＧＮＤに接続されている外付け部品を介してＩＣ内部にノイズが混入してしまう。
【０００９】
このように装置の高速化、小型化により顕著になってくる回路基板の電源、ＧＮＤノイズに対し、いかにクロックジッタを低減するかが重要課題となっている。
また、リード系信号処理回路１０３、ライト系信号処理回路１０４を含む電子回路については、低コスト化、低消費電力化のユーザ要求が強く、これを実現するために各回路の回路規模を極力削減し消費電力を低減することや、集積化を進めること、ピン数を抑え安価なＩＣパッケージを使用することも重要な課題である。
さらに、等密度記録方式においては、以下の問題も生じる。
【００１０】
前述の従来技術１では、図１０に示すように、ループフィルタの片端をＧＮＤに接続しているため、ＧＮＤとＶＣＯ内部の基準電圧との交流的電位差がノイズとなりＶＣＯの入力信号として混入してしまい、クロックジッタを引き起こしていた。また減衰率の精度を上げようとするほど必要な外付け抵抗が多くなり、ピン数が増大するという問題がある。
一方、従来例２では、図１１に示すように、ループフィルタが完全差動形であり、電源、ＧＮＤノイズに強い構成としている。しかし、本方式ではＤ／Ａ回路が４回路必要であり、回路規模および消費電力が増大してしまう。
【００１１】
したがって、本発明の目的は、等密度記録方式において、回路規模、消費電力およびピン数を減らし、かつクロックジッタの少ない位相同期回路と、それを用いた信号処理回路と、さらにはそれを用いた高性能、低コストの磁気記録再生装置を提供することである。
さらに、本発明の目的は、固定のクロック周波数でデータ再生を行う従来の方式において、回路規模、消費電力およびピン数を減らし、かつクロックジッタの少ない位相同期回路と、それを用いた信号処理回路と、さらにはそれを用いた高性能低コストの磁気記録再生装置を提供することである。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明は、位相同期回路にＤ／Ａ回路またはチャージポンプを２回路設けてループフィルタを駆動し、位相同期回路の特性変更手段として、Ｄ／Ａ回路ゲインまたはチャージポンプゲインと、ＶＣＯゲインを連動して切り換えることを特徴とするものである。
また、本発明は、位相同期回路に、電流分配回路と、外部から制御可能な電流源とをＶＣＯに備えたことを特徴とするものである。
また、本発明は、位相同期回路に基準電圧源を設け、ループフィルタの中点をその基準電圧に接地することを特徴とするものである。
また、本発明は、位相同期回路に基準電圧源を設け、ループフィルタの片端をその基準電圧に接地することを特徴とするものである。
【００１３】
【作用】
本発明によれば、等密度記録方式で必要となる位相同期回路のループゲイン切り換えと減衰率制御を少ない切り換え回路で実現でき、回路規模、消費電力の削減が可能である。
また本発明によれば、ループフィルタをＧＮＤに接続しないため、ＧＮＤノイズの影響を受けにくくクロックジッタを低減することができるため、タイミングマージンを増やすことができる。その結果、装置の記録容量の増大や、転送速度の高速化を実現できる。
また、回路規模、消費電力を低減し少ないピン数で良いことから、安価なパッケージを採用することができ１チップＩＣ化および低コスト化に有利である。
【００１４】
【実施例】
＜実施例１＞
図１は、本発明の記録再生装置のブロック図の一実施例である。図１において、位相同期回路１１７は、位相検出回路１２１、Ｄ／Ａ回路１２２、１２３、ループフィルタ１２４、基準電圧源１２５、ＶＣＯ１２６で構成される。Ｄ／Ａ回路１２２、１２３の出力信号ａ１０３、ａ１０４をループフィルタ１２４の両端およびＶＣＯ１２６の入力に接続し、さらにループフィルタ１２４の中点ａ１０５を基準電圧源１２５に接続する。なお、ループフィルタ１２４部分の白丸（○）は図９と同様に外付け用のピンを表しており、この例では３ピン必要であることを示している。
【００１５】
図２は、Ｄ／Ａ回路１２２、１２３の内部構成の一実施例である。Ｄ／Ａ回路１２２は電流スイッチ２０１と電流源２０２で構成される。Ｄ／Ａ回路１２３は、電流スイッチ２０３と電流源２０４および符号反転回路２０５で構成することができる。位相検出回路１２１の出力信号ａ１０２を受け、Ｄ／Ａ回路１２２は電流スイッチ２０１をオンまたはオフし、ディジタル値の位相誤差量に相当するアナログ値の電流ａ１０３を出力する。Ｄ／Ａ回路１２３は、符号反転回路２０５により符号を反転するため出力電流ａ１０４は、Ｄ／Ａ回路１２２の出力電流ａ１０３に対して逆相となる。入力位相誤差量に対する出力電流量の比率はＤ／Ａ回路のゲインであり、Ｄ／Ａ回路１２２のゲインＫｄ１は電流源２０２で、Ｄ／Ａ回路１２３のゲインＫｄ２は電流源２０４により設定できる。
【００１６】
図３は、基準電圧源１２５の内部構成の一実施例である。トランジスタＱ３０１、電流源３０１、抵抗Ｒ３０１、ダイオードＤ３０１〜Ｄ３０４で構成できる。本回路構成では、トランジスタＱ３０１のベース電位がＧＮＤからダイオード４段分の電圧で固定されるため、電源変動の影響を低減できる。他の回路構成としてバンドギャップ定電圧源回路を用いても良い。
【００１７】
図４は、ＶＣＯ１２６の内部構成の一実施例である。差動入力のｇｍアンプ４０１、電流源４０２、４０３、加算器４０４、電流制御発振器４０５で構成できる。本ＶＣＯ１２６は差動入力信号ａ１０３、ａ１０４の電位差に応じてｇｍアンプ４０１が電流ａ４０１を出力する。加算器４０４はこの電流ａ４０１と電流源４０３が出力する基準電流ａ４０３を加算し制御電流ａ４０４を出力する。電流制御発振器４０５はこの制御電流ａ４０４に応じてクロックａ１０６を出力する。本ＶＣＯ１２６の中心周波数は、差動入力信号ａ１０３、ａ１０４の電位差が零、すなわちｇｍアンプ４０１の出力ａ４０１が零になる時の発振周波数であり、電流源４０３が出力する基準電流ａ４０３がそのまま制御電流ａ４０４となる。このため、電流源４０３を制御することにより、中心周波数を制御することができる。ＶＣＯゲインＫｏは、ｇｍアンプ４０１のゲインで調整することができ、これは電流源４０２で制御できる。
【００１８】
つぎに位相同期回路１１７の動作を説明する。
位相検出回路１２１はＰＲ等化回路１１３の出力信号ａ１０１からサンプリングタイミングを検出し、位相誤差信号ａ１０２を出力する。Ｄ／Ａ回路１２２、１２３は、この位相誤差信号ａ１０２に応じた電流を出力するが、出力信号ａ１０３とａ１０４は逆相であり、出力信号ａ１０３が流出方向の電流出力の時にはａ１０４は流入方向の電流を出力する。ループフィルタ１２４がこの出力電流を積分し電圧に変換する。ここでループフィルタの中点ａ１０５は基準電圧源１２５に接続し電位を固定するため、ループフィルタ１２４の抵抗Ｒ１にはＤ／Ａ回路１２２の出力電流ａ１０３のみが、コンデンサＣ１にはＤ／Ａ回路１２３の出力電流ａ１０４のみが流れる。
【００１９】
ＶＣＯ１２６はこのループフィルタ１２４の両端の電圧を差動信号として入力し出力クロックａ１０６の周波数を変化させることにより、サンプリングタイミングをあわせる。
本位相同期回路１１７は、ループフィルタを外部ＧＮＤに接続しないため、ＧＮＤノイズの影響を受けにくい。また、信号処理回路をＩＣ化した場合、ループフィルタ外付け用に必要なピン数は３ピンでよい。
図１に示したループフィルタ１２４は図５（ａ）または（ｂ）に示すようにコンデンサＣ２を追加した構成でも良い。図５（ａ）、（ｂ）どちらの構成でも高周波側でのインピーダンスが下がり、ノイズを低減する効果がある。
【００２０】
本実施例の定量的効果として回路シミュレーションによる解析結果のグラフを図１２に示す。このグラフは外部基板ＧＮＤにノイズを加えた時のＶＣＯのジッタ量の周波数特性を示すもので、ジッタ量が小さいほどノイズの影響を受けず性能が良い。
ここでは、上述の従来技術１と従来技術２を、図１で示した本発明による構成と比較した。その結果、本発明による構成は従来技術１に対して数倍〜数十倍ノイズの影響を受けにくくなっていることがわかる。完全差動形の従来技術２と比較しても同等のノイズ除去効果があることがわかる。
図１３は位相同期回路の、回路規模、消費電力、ループフィルタを外付けするための必要ピン数を従来技術と比較した表である。従来技術２は、Ｄ／Ａ回路が４回路必要なことから回路規模、消費電力が大きく、ピン数も４ピンと多い。これに対して本発明では、Ｄ／Ａ回路は２回路でよく、等密度記録方式に対応するための切り換え回路も少ないことから回路規模、消費電力ともに小さくでき、ピン数も３ピン以下と少ない。
【００２１】
＜実施例２＞
図６に、本発明による位相同期回路で、等密度記録方式に対応した他の構成例を示す。等密度記録方式に対応するために、位相同期回路はＶＣＯの中心周波数切り換えや、ループゲイン設定の切り換えを行う。例えば、あるトラックゾーンからその２倍の半径比のトラックゾーンにヘッドを移動してデータの再生を行う場合、位相同期回路はＶＣＯ１２６の発振周波数を２倍にし、さらに位相同期回路のループゲインを２倍にする必要がある。但し、減衰率は一定にする。
本実施例では、新たにＶＣＯ１２６内に電流分配回路６０１と、制御信号ｓ６０１によってマイコン１０６から制御される電流源４０３とを設けた。この制御信号ｓ６０１は、マイコン１０６が出力する制御信号ｓ１０１から、図示しないレジスタを介して生成される。
【００２２】
トラックゾーンの移動に伴い、マイコン１０６が、ＶＣＯ１２６内の電流源４０３を制御すると各電流ａ６０１〜ａ６０３が同時に変化する。電流源４０３の電流を２倍にすることで、電流ａ６０１が２倍になりＶＣＯの中心周波数が２倍になる。同時に、電流ａ６０２も２倍になりｇｍアンプ４０１のゲインが２倍になることでＶＣＯゲインＫｏが２倍になる。
さらにａ６０３が２倍になることでＤ／Ａ回路１２３の電流ゲインＫｄ２が２倍になる。
ループゲインをωｎとすると、
ωｎ＝√（Ｋｄ２・Ｋｏ／Ｃ１） ‥‥‥（式１）
であるから、Ｋｄ２、Ｋｏがそれぞれ２倍となることで、ωｎを２倍にすることができる。
【００２３】
本位相同期回路は、ループフィルタの中点が固定電位に接地されているため、Ｒ１に流れる電流ＩＲとＣ１に流れる電流ＩＣの比率倍にＲ１が見える。したがって減衰率をζとすると、式２のように表される。
ζ＝（Ｃ１・ωｎ／２）・Ｒ１・（ＩＲ／ＩＣ） ‥‥‥（式２）
この式をＤ／Ａ回路１２２のゲインＫｄ１と、Ｄ／Ａ回路１２３のゲインＫｄ２を用いて表すと式３となる。
ζ＝（Ｃ１・ωｎ／２）・Ｒ１・（Ｋｄ１／Ｋｄ２） ‥‥‥（式３）
式３より、Ｋｄ１を一定にし、ωｎとＫｄ２が同時に２倍となってもζが一定に保たれることがわかる。このようにして、中心周波数とループゲインの切り換えを同時に行うことができる。ここで電流分配回路６０１は例えばバイポーラやＭＯＳトランジスタを用いたカレントミラー回路で容易に実現できる。
【００２４】
以上述べたように、本実施例の位相同期回路ではＶＣＯ内の基準電流のみを切り換えることで等密度記録方式に対応することができる。そのため、切り換え回路を各回路ごとに持つ必要がなく、さらに回路規模を低減できる。
また、各回路毎に電流量を設定する必要が無いので、設定が容易にできるという利点もある。
【００２５】
＜実施例３＞
図７は、等密度記録方式でなく固定のクロック周波数でデータ再生を行う場合の実施例で、ループフィルタの中点でなく片側を基準電位に接地している。この構成では、Ｄ／Ａ回路が１回路でよいため回路規模を低減でき、ＧＮＤノイズに対しても前記の構成と同様に影響を受けにくい。この方式で信号処理回路をＩＣ化した場合、ループフィルタ外付け用に必要なピン数は２ピンでよい。
【００２６】
＜実施例４＞
図８は、実施例３に示すループフィルタの片端を接地する形式で、等密度記録方式に対応する実施例である。この場合、Ｄ／Ａ回路８０２は出力電流ａ８０２をａ８０１と同相出力にして、さらにマイコン１０６から制御信号ｓ８０１で制御可能な電流源８１３を備える。この制御信号ｓ８０１は、電流源４０３を制御する制御信号ｓ６０１と同様に、マイコン１０６が出力する制御信号ｓ１０１から、図示しないレジスタを介して生成される。
ａ８０１側の電流ゲインをＫｄ３として、ａ８０２側の電流ゲインをＫｄ４とすると、この構成でのループゲインωｎは式４で表される。
ωｎ＝√（Ｋｄ３・Ｋｏ／Ｃ１） ‥‥‥（式４）
この式より、ループゲインωｎについては図６と同様に電流分配回路６０１を用いて、Ｋｄ３とＫｏをＶＣＯの中心周波数切り換えと連動させることで等密度記録方式に対応できることがわかる。
【００２７】
つぎに、減衰率ζは前記で示したように式２で表される。ここで、Ｃ１に流れる電流ＩＣはＤ／Ａ回路８０１の出力電流であり、Ｒ１に流れる電流ＩＲはＤ／Ａ回路８０１とＤ／Ａ回路８０２の出力電流の和になるため式５のように表すことができる。
また、リード系およびライト系信号処理回路にＰＲＭＬ方式を利用した信号処理回路を例にしたが、これに限定するものではなく、他の信号処理方式でも良い。
【００２８】
【発明の効果】
以上述べたように、本発明によれば、磁気記録再生装置の高速データ転送時に問題となる装置基板のＧＮＤノイズの影響を受けにくい位相同期回路とそれを用いた信号処理回路を回路規模、消費電力、ピン数を増加させることなく実現できる。
さらに、本発明によれば、等密度記録方式にも対応した位相同期回路とそれを用いた信号処理回路を回路規模、消費電力を抑え、少ないピン数で実現できる。
【００２９】
この結果、高性能、低コストの磁気記録再生装置が実現できる。
【図面の簡単な説明】
【図１】実施例１の磁気記録再生装置のブロック図。
【図２】実施例１の位相同期回路におけるＤ／Ａ回路のブロック図。
【図３】実施例１の位相同期回路における基準電圧源のブロック図。
【図４】実施例１の位相同期回路におけるＶＣＯのブロック図。
【図５】実施例１の位相同期回路におけるループフィルタの他の構成例。
【図６】実施例２の位相同期回路の部分ブロック図。
【図７】実施例３の位相同期回路のブロック図
【図８】実施例４の位相同期回路のブロック図。
【図９】従来の磁気記録再生装置のブロック図。
【図１０】従来技術１の位相同期回路のループフィルタのブロック図。
【図１１】従来技術２の位相同期回路のループフィルタのブロック図。
【図１２】本発明の効果を示すＧＮＤノイズに対するＶＣＯジッタの周波数特性グラフ。
【図１３】本発明の効果を示す位相同期回路の性能比較表。
【符号の説明】
１０１…磁気記録媒体、 １０２…Ｒ／Ｗアンプ、
１０３…リード系信号処理回路、 １０４…ライト系信号処理回路、
１０５…コントローラ、 １０６…マイコン、
１０７…サーボ制御、 １０８…Ｉ／Ｆ（インターフェース）、
１１１…ＡＧＣ回路、 １１２…Ａ／Ｄ回路、
１１３…ＰＲ等化回路 １１５…ビタビ復号回路、
１１６…復調回路、 １１７…位相同期回路、
１２１…位相検出回路、 １２２、１２３…Ｄ／Ａ回路、
１２４…ループフィルタ、 １２５…基準電圧源、
１２６…ＶＣＯ、 ２０１、２０３…電流スイッチ、
２０５…符号反転回路、 ４０１…ｇｍアンプ、
４０４…加算器、 ４０５…電流制御発振器
６０１…電流分配回路。
Claims (9)
- 第１の信号と第２の信号の位相誤差を検出する位相検出回路の出力をデジタル値からアナログ値に変換し、制御電流を出力する D/A 変換器と、
前記 D/A 変換器が出力した制御電流に基づいて、前記第１の信号に同期する前記第２の信号を出力する電圧制御発信器とを備え、
前記D/A変換器及び前記電圧制御発信器のゲインを調整するための電流を供給する共通の電流源を有することを特徴とする磁気記録再生用信号処理装置。 - 前記電流源が供給する電流によって、前記D/A変換器及び前記電圧制御発振器のゲインが連動して調整されることを特徴とする請求項１に記載の磁気記録再生用信号処理装置。
- 前記電流源に接続される電流分配回路を備え、前記電流源は前記電流分配回路を介して前記D/A変換器及び前記電圧制御発振器のゲインを調整するための電流を供給することを特徴とする請求項１に記載の磁気記録再生用信号処理装置。
- 前記D/A変換器は、第１のD/A変換回路と前記第１のD/A変換回路に並列に接続される第２のD/A変換回路を有し、前記電流源に供給される電流によって前記第１又は第２のD/A変換回路及び前記電圧制御発振器のゲインが調整されることを特徴とする請求項１に記載の磁気記録再生用信号処理装置。
- 第１の信号が入力され、前記第１の信号と同期させる第２の信号を出力する信号処理回路を有する磁気記録再生装置において、
前記信号処理回路は、前記第１の信号と前記第２の信号の位相誤差を検出し出力する位相検出回路と、前記位相検出回路の出力をデジタル値からアナログ値に変換し制御電流を出力するD/A変換器と、前記D/A変換器の出力した制御電流を制御電圧に変換し出力するループフィルタと、前記ループフィルタの出力した制御電圧を入力し、前記第１の信号に同期する前記第２の信号を出力する電圧制御発振器とを備え、
前記D/A変換器及び前記電圧制御発振器のゲインを調整するための電流を供給する共通の電流源を有することを特徴とする磁気記録再生装置。 - 前記電流源を制御するコントローラを有する請求項５に記載の磁気記録再生装置。
- 前記D/A変換器は、第１のD/A変換回路と前記第１のD/A変換回路に並列に接続される第２のD/A変換回路を有し、前記電流源に供給される電流によって前記第１又は第２のD/A変換回路及び前記電圧制御発振器のゲインが調整されることを特徴とする請求項５に記載の磁気記録再生装置。
- 前記電流源が供給する電流によって、前記D/A変換器及び前記電圧制御発振器のゲインが連動して調整されることを特徴とする請求項５に記載の磁気記録再生装置。
- 前記信号処理回路は電流分配回路を備え、前記電流源は前記電流分配回路を介して前記D/A変換器及び前記電圧制御発振器のゲインを調整するための電流を供給することを特徴とする請求項５に記載の磁気記録再生装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19396594A JP3663218B2 (ja) | 1994-08-18 | 1994-08-18 | 磁気記録再生装置および位相同期回路 |
| US08/513,507 US5867333A (en) | 1994-08-18 | 1995-08-10 | Data recording and reproducing apparatus and phase locked loop circuit for use therein including D/A converters acting as charge pumps and a reference voltage source |
| KR1019950025082A KR100225332B1 (ko) | 1994-08-18 | 1995-08-16 | 데이타 기록재생장치 및 그것에 사용되는 위상동기회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19396594A JP3663218B2 (ja) | 1994-08-18 | 1994-08-18 | 磁気記録再生装置および位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0863892A JPH0863892A (ja) | 1996-03-08 |
| JP3663218B2 true JP3663218B2 (ja) | 2005-06-22 |
Family
ID=16316717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19396594A Expired - Fee Related JP3663218B2 (ja) | 1994-08-18 | 1994-08-18 | 磁気記録再生装置および位相同期回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5867333A (ja) |
| JP (1) | JP3663218B2 (ja) |
| KR (1) | KR100225332B1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100289821B1 (ko) | 1997-08-21 | 2001-05-15 | 윤종용 | 데이터검출기및그방법 |
| KR100289714B1 (ko) * | 1997-08-21 | 2001-05-15 | 윤종용 | 데이터검출기및그방법 |
| US6526113B1 (en) * | 1999-08-11 | 2003-02-25 | Broadcom Corporation | GM cell based control loops |
| US6389092B1 (en) * | 1999-08-11 | 2002-05-14 | Newport Communications, Inc. | Stable phase locked loop having separated pole |
| US6993106B1 (en) | 1999-08-11 | 2006-01-31 | Broadcom Corporation | Fast acquisition phase locked loop using a current DAC |
| US6570947B1 (en) * | 1999-09-24 | 2003-05-27 | Motorola, Inc. | Phase lock loop having a robust bandwidth and a calibration method thereof |
| JP4094851B2 (ja) | 2000-01-17 | 2008-06-04 | 富士通株式会社 | Ｐｌｌ回路 |
| US6791776B2 (en) * | 2000-04-26 | 2004-09-14 | Hitachi, Ltd. | Apparatus for information recording and reproducing |
| US6624668B1 (en) | 2000-11-08 | 2003-09-23 | Xilinx, Inc. | Digitally programmable phase-lock loop for high-speed data communications |
| US6462594B1 (en) * | 2000-11-08 | 2002-10-08 | Xilinx, Inc. | Digitally programmable phase-lock loop for high-speed data communications |
| JP3590026B2 (ja) | 2002-01-16 | 2004-11-17 | 株式会社東芝 | 電圧制御発振回路、及びこれを有する半導体集積回路 |
| US7386085B2 (en) | 2002-05-30 | 2008-06-10 | Broadcom Corporation | Method and apparatus for high speed signal recovery |
| US6952124B2 (en) * | 2003-09-15 | 2005-10-04 | Silicon Bridge, Inc. | Phase locked loop circuit with self adjusted tuning hiep the pham |
| CN101421928B (zh) * | 2006-01-26 | 2012-05-23 | 日本电波工业株式会社 | Vco驱动电路以及频率合成器 |
| JP4699402B2 (ja) * | 2006-02-28 | 2011-06-08 | 日本電波工業株式会社 | 発振器及び周波数シンセサイザ |
| KR100833591B1 (ko) | 2006-12-27 | 2008-05-30 | 주식회사 하이닉스반도체 | 위상 동기 장치 및 위상 동기 신호 생성 방법 |
| JP2010035098A (ja) * | 2008-07-31 | 2010-02-12 | Sony Corp | 位相同期回路並びに記録再生装置および電子機器 |
| US8054137B2 (en) | 2009-06-09 | 2011-11-08 | Panasonic Corporation | Method and apparatus for integrating a FLL loop filter in polar transmitters |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03205920A (ja) * | 1989-10-30 | 1991-09-09 | Hitachi Ltd | 位相同期回路、記憶装置および磁気ディスク記憶装置 |
| US4987387A (en) * | 1989-09-08 | 1991-01-22 | Delco Electronics Corporation | Phase locked loop circuit with digital control |
| JP2938562B2 (ja) * | 1990-11-28 | 1999-08-23 | 株式会社日立製作所 | 位相同期回路ｉｃ |
| US5436938A (en) * | 1993-08-19 | 1995-07-25 | Northern Telecom Limited | Phase error detector for a phase locked loop |
| JP2933472B2 (ja) * | 1993-10-04 | 1999-08-16 | 日本電気アイシーマイコンシステム株式会社 | 位相同期回路 |
| US5382922A (en) * | 1993-12-23 | 1995-01-17 | International Business Machines Corporation | Calibration systems and methods for setting PLL gain characteristics and center frequency |
| US5384671A (en) * | 1993-12-23 | 1995-01-24 | Quantum Corporation | PRML sampled data channel synchronous servo detector |
| US5459757A (en) * | 1994-09-21 | 1995-10-17 | Seagate Technology, Inc. | Timing and gain control circuit for a PRML read channel |
-
1994
- 1994-08-18 JP JP19396594A patent/JP3663218B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-10 US US08/513,507 patent/US5867333A/en not_active Expired - Lifetime
- 1995-08-16 KR KR1019950025082A patent/KR100225332B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960008793A (ko) | 1996-03-22 |
| KR100225332B1 (ko) | 1999-10-15 |
| JPH0863892A (ja) | 1996-03-08 |
| US5867333A (en) | 1999-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040622 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040811 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041220 |
|
| A711 | Notification of change in applicant |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050322 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090401 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100401 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110401 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120401 Year of fee payment: 7 |
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