JP3665575B2 - 表示制御装置及び表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、液晶表示（ＬＣＤ），プラズマ表示パネル（ＰＤＰ）等のディスプレイやその応用装置に関係した表示制御装置及び表示装置に関する。
【０００２】
【従来の技術】
従来、所謂ラップトップ型と称される可搬型パーソナル・コンピュータやワードプロセッサなどは一般に開閉式のフラットディスプレイ部を有しており、それらに搭載される中・大型の液晶表示装置は、図９に示すように、装置本体側に内蔵された液晶表示制御部１０と開閉蓋の内側に設けられたフラット状の液晶表示モジュール部２０とからなる分離独立した配置構成である。液晶表示制御部１０は、液晶モジュール・コントローラ１２や図示しないマイクロ・プロセッサ・ユニット（ＭＰＵ）を有しており、この液晶モジュール・コントローラ１２は液晶表示モジュール部２０側に対し各種の制御信号及びクロック信号を供給する。
【０００３】
液晶表示モジュール部２０は、例えば単純マトリクス型の液晶表示パネル（マトリクス液晶表示素子）２２と、このパネル２２の周辺（額縁）領域にＴＡＢ実装された信号電極駆動回路（Ｘドライバ）２４及び走査電極駆動回路（Ｙドライバ）２６と、高圧の液晶駆動電圧（基準電圧）Ｖ０ 〜Ｖ５ を発生する液晶電源回路２８とを有している。信号電極駆動回路２４は複数の信号電極ドライバ半導体集積回路２４１ 〜２４ｍ のカスケード接続として構成され、例えば信号電極の総数Ｍ本に対し画面１ライン分ずつドライバ出力を供給する。即ち、データ信号Ｄ０〜Ｄ７は画素クロック（シフトクロックパルス）ＸＳＣＬによって次々に信号電極駆動回路２４内のシフトレジスタに取り込まれ、画面１ライン分の信号（Ｍビット）が取り込まれた時点で、走査線同期信号ＹＳＣＬ（データ信号ラッチクロックＬＰ）によってシフトレジスタ内のデータ信号が並列的にデータラッチ回路へ送られ、データ信号の直・並列変換が行われる。そのデータラッチ回路では、１ライン分の信号電圧を１走査期間にわたって保持し、その信号電圧に基づいて選択スイッチ回路が信号電極に接続されたドライバ出力電圧を選択又は非選択状態のいずれかに設定する。交流化クロックＦＲは直流駆動による液晶素子の劣化を防止するために上記の各電圧を交流波形にするクロックである。強制ブランク表示信号ＤＦ（バー）は液晶画面を強制的にブランク表示状態とするための信号である。走査電極駆動回路２６は複数の走査電極ドライバ半導体集積回路２６１ 〜２６ｎ のカスケード接続として構成され、例えば走査電極総数Ｎ本のうち１本だけに選択電圧を、他の（Ｎ−１）本の走査電極に非選択電圧を付与するように動作する。走査スタートパルス（フレームスタート信号）ＳＰによって１走査線期間が開始され、走査線同期信号ＹＳＣＬ（データ信号ラッチクロックＬＰ）の入来する毎に選択電圧が第１行目の走査電極から第Ｎ行目の走査電極に次々に印加される（線順位表示）。また液晶表示モジュール部２０側に配置された液晶電源回路２８は信号電極駆動回路２４及び走査電極駆動回路２６の選択スイッチが選択すべき複数の液晶駆動電圧Ｖ０ 〜Ｖ５ を生成するもので、強制ブランク表示信号ＤＦ（バー）によってパワーオン／オフ状態に設定される。
【０００４】
【発明が解決しようとする課題】
ところで、装置本体側に内蔵された液晶表示制御部１０と開閉蓋の内側に設けられたフラット状の液晶表示モジュール部２０とは一般にヒンジ結合の可動部を介してフレキシブル・ケーブル３０で接続されている。そのため、フラット状の液晶表示モジュール部２０側の開閉蓋が開閉されるたびにケーブル３０自体が屈曲し、物理的要因からどうしてもケーブル３０の信号線の損傷又は断線を招来し易い。信号線の一部が断線すると、例えば液晶表示パネル２２に直流電圧（直流成分）が印加されたままの状態で、交流駆動されない事態が発生し、他の部品と比べて高価で交換の困難な液晶表示パネル２２の劣化を惹起することがある。このような液晶劣化は寿命や表示品質の阻害要因であり、視認性を基調とするディスプレイ装置にとって重要な問題である。
【０００５】
ここに、液晶モジュール・コントローラ１２から液晶表示モジュール部２０側に供給される信号のうち液晶表示パネル２２の直流駆動劣化を引き起こす可能性のある信号としては、走査スタートパルスＳＰ，走査線同期信号ＹＳＣＬ（データ信号ラッチクロックＬＰ），交流化クロックＦＲ及びロジック側電源電圧ＶＣＣである。また液晶モジュール・コントローラ１２及びマイクロ・プロセッサ・ユニット（ＭＰＵ）に何らかの動作異常が発生した場合でも、上記の各信号の異常が引き起こされ、上述と同様の事態が発生するおそれもある。
【０００６】
ところで、このような液晶表示体の直流駆動の問題を敷衍すると、液晶モジュール部側における信号異常の問題に一般化できる。また壁掛けテレビジョンを想定した場合、表示制御部と表示パネルとは遠隔配置にあることから、信号の停止もさることながら、信号レベルの減衰等や雑音の影響により表示品質劣化の問題も提起される。また、液晶ディスプレイに限らず、プラズマ・ディスプレイにおいても問題となる。
更に、電源付勢時等の表示開始に当たって所定のシーケンスを実現する手段を構成しないと、ラッシュ電流が集中すると共に、パネルの異常駆動も問題となる。
【０００７】
そこで、本発明の課題としては、上述の問題点に鑑みてパワーオン時等の表示開始時におけるラッシュ電流の集中や、パネルの異常駆動等を防止することが可能な表示制御装置及び表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
本課題の一つの解決手段としてのフラット表示体を制御する表示制御装置は、供給されるロジック電源によって動作する表示コントローラであって、ロジック電源が投入された際（ｔ０）には強制ブランク表示信号（／ＤＦＦ）を能動状態に保持し、該ロジック電源が投入されてから第 1 の遅延時間経過した後（ｔ１）には前記強制ブランク表示信号（／ＤＦＦ）を非能動状態として出力する前記表示コントローラと、前記ロジック電源が投入された際（ｔ０）には、前記強制ブランク表示信号（／ＤＦＦ）が能動状態であることを受けて前記フラット表示体をブランク表示状態とし、前記強制ブランク表示信号（／ＤＦＦ）が能動状態から非能動状態になったことを受けてから第２の遅延時間経過後（ｔ３）には、電源出力生成開始を指示する表示電源制御信号（／ＰＯＦＦ）を表示体電源回路に出力し、前記表示電源制御信号を出力した後から第３の遅延時間経過後（ｔ４）には、ブランク表示状態を解除し、前記表示体電源回路から供給される所定の電位を選択して前記フラット表示体に出力する表示体駆動回路と、を有することを特徴とする。
【００１１】
また、上記記載の表示制御装置において、フラット表示体は液晶表示パネルやプラズマ表示パネルで構成してもよい。また、上記記載の表示制御装置において、フラット表示制御装置は半導体集積回路で構成されることを特徴とする。上記記載の表示制御装置とフラット表示体を用いた表示装置を構成することもできる。
【００１６】
【発明の実施の形態】
【実施例１】
図１は本発明の実施例１に関係する液晶表示装置の全体構成を示すブロック図である。なお、図１において図９に示す部分と同一部分には同一参照符号を付し、その説明は省略する。
【００１７】
この実施例における液晶表示モジュール部４０の走査電極駆動回路（Ｙドライバ）４６を構成する走査ドライバ半導体集積回路（ＬＳＩ）４６１ 〜４６ｎ は信号管理制御部４７を有している。
【００１８】
第１の走査ドライバ半導体集積回路４６１ の信号管理制御部４７１ は端子ＣＫＢ１に印加される走査線同期信号ＹＳＣＬ（データ信号ラッチクロックＬＰ）の停止を検出する。第２の走査ドライバ半導体集積回路４６２ の信号管理制御部４７２ は端子ＣＫＢ２に印加される走査スタートパルス（フレームスタート信号）ＳＰの停止を検出する。第ｎ（例えば第３）の走査ドライバ半導体集積回路４６ｎ の信号管理制御部４７ｎ は端子ＣＫＢｎに印加される交流化クロックＦＲの停止を検出する。それぞれの信号管理制御部４７１ 〜４７ｎ は信号停止検出制御端子Ｓ１ 〜Ｓｎ 及び信号停止検出端子Ｔ１ 〜Ｔｎ を有している。第１の走査ドライバ半導体集積回路４６１ の信号管理制御部４７１ の信号停止検出制御端子Ｓ１ には通常高レベル電圧の強制ブランク表示信号ＤＦＦ（バー）が制御回路１０側から供給され、その信号停止検出端子Ｔ１ は第２の走査ドライバ半導体集積回路４６２ の信号管理制御部４７２ の信号停止検出制御端子Ｓ２ に接続されている。また第２の走査ドライバ半導体集積回路４６２ の信号管理制御部４７２ の信号停止検出端子Ｔ２ は次段の信号停止検出端子（例えば第ｎの信号管理制御部４７ｎ の信号停止検出制御端子Ｓｎ ）に接続されている。そして第ｎの信号管理制御部４７ｎ の信号停止検出端子Ｔｎ は走査ドライバ４６１ 〜４６ｎ 及び信号ドライバ２４１ 〜２４ｎ の強制ブランク制御端子ＤＦ（バー）に接続されている。
【００１９】
各走査ドライバの信号管理制御部４７１ 〜４７ｎ は、図２に示すように、カスケード接続されており、各信号管理制御部４７１ 〜４７ｎ の構成は同一である。信号管理制御部４７１ の被検出信号は端子ＣＫＢ１ に印加されるデータ信号ラッチクロックＬＰ、信号管理制御部４７２ の被検出信号は端子ＣＫＢ２ に印加される走査スタートパルス（フレームスタート信号）ＳＰで、信号管理制御部４７ｎ の被検出信号は端子ＣＫＢｎ に印加される交流化クロックＦＲである。
【００２０】
ここで、信号管理制御部４７１ に着目してその構成を説明する。信号管理制御部４７１ は、被検出信号の停止を検出する信号検出手段としての信号停止検出回路４８と、信号遅延回路４９及び論理回路５０からなるシーケンス処理回路５１を有している。
【００２１】
信号停止検出回路４８は、被検出信号としてのラッチクロックＬＰによってスイッチングしトランスファーゲートを構成する第１のＮ型ＭＯＳトランジスタＴｒ１ ，そのラッチクロックＬＰの位相を反転させるインバータＩＮＶ１，そのラッチクロックＬＰの逆位相信号によってスイッチングしトランスファーゲートを構成する第２のＮ型ＭＯＳトランジスタＴｒ２ ，第１のＮ型ＭＯＳトランジスタＴｒ１ の開閉動作によって充放電する第１のキャパシタＣ１１，第２のＮ型ＭＯＳトランジスタＴｒ２ の開閉動作によって充放電する第２のキャパシタＣ１２，このキャパシタＣ１２の電荷を放電する放電抵抗Ｒ１ ，及び第２のキャパシタＣ１２の充電電圧と閾値ＶＴＨとを比較して充電レベル判定信号を出力するインバータＩＮＶ２ から構成されている。第１のＮ型ＭＯＳトランジスタＴｒ１ とインバータＩＮＶ１ 及び第２のＮ型ＭＯＳトランジスタＴｒ２ は直列の排他的開閉回路を構成している。そして第１のＮ型ＭＯＳトランジスタＴｒ１ は第１のキャパシタＣ１１に対する選択的充電スイッチを構成し、また第２のＮ型ＭＯＳトランジスタＴｒ２ は第１のキャパシタＣ１１の電荷を第２のキャパシタＣ１２へ分配転送する選択的充電スイッチを構成している。
【００２２】
信号遅延回路４９は、インバータＩＮＶ２ の出力に接続されたリセット端子Ｒ（バー）及び接地された入力端子Ｄ（バー）を有し、フレームスタート信号ＳＰをクロック入力ＣＫとするＤ型フリップ・フロップ４９ａと、インバータＩＮＶ２ の出力に接続されたリセット端子Ｒ（バー）及びフリップ・フロップ４９ａの出力Ｑ（バー）に接続された入力端子Ｄ（バー）を有し、フレームスタート信号ＳＰをクロック入力とするＤ型フリップ・フロップ４９ｂとから構成されている。論理回路５０は制御回路１０からの強制ブランク信号ＤＦＦ（バー）とフリップ・フロップ４９ｂのＱ出力を２入力とするアンド回路ＡＮＤから構成されている。
【００２３】
図３は走査ドライバ４６１ の信号管理制御部４７１ を除く通常の走査電極駆動回路（論理部）を示す回路図である。この論理部には多数の走査電極に対応して線順位で電圧を印加する多ビットの走査電極駆動セル４６１１，４６１２・・・がアレイ状に作り込まれている。図３では第１ビットと第２ビットの走査電極駆動セル４６１１，４６１２及びその周辺回路が示されている。
【００２４】
ここで走査電極駆動セル４６１１に着目してその構成を説明すると、この走査電極駆動セル４６１１は、フレームスタート信号ＳＰによって起動し走査同期信号ＹＳＣＬの入来毎に次段へそのフレームスタート信号ＳＰを転送するシフトレジスタにおけるＤ型フリップ・フロップ４６ａと、そのビット選択出力Ｑに第ｎの走査ドライバ４６ｎ の端子Ｔｎ から供給される強制ブランク表示信号ＤＦ（バー）を加味して論理演算する行単位強制ブランク表示制御回路４６ｂと、その出力をロジック系電源電圧（ＶＣＣ＝５ｖ）から高電圧系の論理振幅に変換する行単位電圧レベルシフト回路４６ｃと、交流化クロックＦＲに強制ブランク表示信号ＤＦ（バー）を加味して論理演算する総行強制ブランク表示制御回路４６ｄと、その交流化クロックＦＲをロジック系電源電圧（ＶＣＣ＝５ｖ）から高電圧系の論理振幅を持つ高圧交流化クロックＦＲＨに変換する交流化クロック用の電圧レベルシフト回路４６ｅと、その高圧交流化クロックＦＲＨ を逆相の高圧交流化クロックＦＲＨ （バー）に反転させる正逆２相クロック生成回路４６ｆと、高圧交流化クロックＦＲＨ ，逆相の高圧交流化クロックＦＲＨ （バー）の対と行単位電圧レベルシフト回路４６ｃの出力Ｏ，Ｏ（バー）の対とから交鎖的組み合せで４つの選択制御信号Ｃ１ 〜Ｃ４ を発生する選択制御信号生成回路４６ｇと、各選択制御信号Ｃ１ ，Ｃ２ ，Ｃ３ ，Ｃ４ によって走査電極駆動電圧Ｖ５ ，Ｖ１ ，Ｖ０ ，Ｖ４ を択一的に走査電極へ伝達供給する選択スイッチ４６ｈとから構成されている。ここで、行単位強制ブランク表示制御回路４６ｂと総行強制ブランク表示制御回路４６ｄとは強制ブランク表示制御回路を構成している。なお、ＩＮＶ３ は強制ブランク表示制御信号ＤＦ（バー）の行単位強制ブランク表示制御回路４６ｂに対して論理を合わせるインバータである。
【００２５】
次に、本実施例の動作に関し図４をも参照しつつ説明する。時点ｔ0 において液晶表示装置のロジック電源ＶCCが投入されると、従来と同様に、液晶モジュールコントローラ１２のパワーオンリセット端子ＲＳに数μｓ〜数ｍｓのパルス幅のリセット信号がＭＰＵ（図示せず）側から供給され、液晶モジュールコントローラ１２が初期化される。この初期化期間中、液晶モジュールコントローラ１２から出力される各種信号は一般的に停止状態にある。この期間では強制ブランク表示信号ＤＦＦ（バー）が低電圧レベル（以下、Ｌレベルと称する）であるから、液晶電源回路２８はパワーオフの状態にあり、液晶駆動電源電圧Ｖ0 〜Ｖ5 は未発生状態である。したがって、この初期化期間中では液晶電極間に直流成分が印加せず、液晶素子の劣化が防止されると共に、液晶パネルの異常駆動も抑制されている。
【００２６】
この期間が過ぎると、図４に示す如く、時点ｔ１ で強制ブランク表示信号ＤＦＦ（バー）がＬレベルから高電圧レベル（以下、Ｈレベルと称する）に変化し、また液晶モジュールコントローラ１２はフレームスタート信号ＳＰ，データ信号ラッチクロックＬＰ及び交流化クロックＦＲを発生する。ここでまず走査ドライバ４６１ の信号管理制御部４７１ の動作について説明すると、信号遅延回路４９の入力端子ＣＫＡ１ にはフレームスタート信号ＳＰが供給され、また信号停止検出回路４８の検出端子ＣＫＢ１ にはデータ信号ラッチクロックＬＰが供給されている。
【００２７】
データ信号ラッチクロックＬＰのＨレベル期間においては、信号停止検出回路４８のトランジスタＴｒ１ がオン状態でトランジスタＴｒ２ がオフ状態にある。従って、この期間ではキャパシタＣ１１が充電される。データ信号ラッチクロックＬＰのＬレベル期間においては、信号停止検出回路４８のトランジスタＴｒ２ がオン状態でトランジスタＴｒ１ がオフ状態にある。従って、この期間ではキャパシタＣ１１に充電された電荷の一部がキャパシタＣ１２へ移入充電される。データ信号ラッチクロックＬＰの繰り返しパルスが発生するに伴いキャパシタＣ１２の充電電圧が増大するので、インバータＩＮＶ２ の入力電圧が閾値ＶＴＨ以下になり、時点ｔ２ でインバータＩＮＶ２ の出力ＩＮＶＯＵＴ がＨレベルとなる。時点ｔ２ 以前においてはインバータＩＮＶ２ の出力ＩＮＶＯＵＴ はＬレベルであるので、信号遅延回路４９のＤフリップ・フロップ４９ａの出力ＱはＬレベルであり、このため論理回路５０の出力Ｔ１ はＬレベルである。ここで、出力ＩＮＶＯＵＴ がＨレベルになっても、その時点ｔ２ では出力ＱはＨレベルにならない。Ｄフリップ・フロップ４９ｂ，４９ａの入力信号の遅延記憶作用でフレームスタート信号ＳＰの１フレーム周期（ＴＦ ）〜２フレーム周期（２ＴＦ ）の間は、出力ＱはＬレベルに維持されており、時点ｔ３
で論理回路５０の出力Ｔ１ がＨレベルになる。
【００２８】
走査ドライバ４６２ における信号管理制御部４７２ の信号停止検出回路４８２ の検出端子ＣＫＢ２ にはフレームスタート信号ＳＰが供給され、また信号遅延回路４９２の入力端子ＣＫＡ２ には走査ドライバ４６１ のカスケード出力端子ＤＯから到来するカスケード入力ＤＩ２ たるフレームスタート信号ＳＰが供給されている。そして走査ドライバ４６１ の論理回路５０の出力Ｔ１ は走査ドライバ４６２ の論理回路５０へカスケード接続されている。信号停止検出回路４８２ のキャパシタＣ２１はフレームスタート信号ＳＰの繰り返しパルスによって充電される。また同様に、走査ドライバ４６ｎ における信号管理制御部４７ｎ の信号停止検出回路４８ｎ の検出端子ＣＫＢｎ には交流化信号ＦＲが供給され、また信号遅延回路４９ｎの入力端子ＣＫＡｎ には走査ドライバ４６２ のカスケード出力端子ＤＯから到来するカスケード入力ＤＩｎ たるフレームスタート信号ＳＰが供給されている。そして走査ドライバ４６２ の論理回路５０の出力Ｔ２ は走査ドライバ４６ｎ の論理回路５０へカスケード接続されている。信号停止検出回路４８ｎ のキャパシタＣｎ２は交流化信号ＦＲの繰り返しパルスによって充電される。被検出信号としてのデータ信号ラッチクロックＬＰ，フレームスタート信号ＳＰ及び交流化信号ＦＲの周期やデューティー比は異なるので、各走査ドライバにおいてインバータＩＮＶ１ 〜ＩＮＶｎの比較判定時点ｔ３などを一致させるためには、キャパシタＣ１１〜Ｃｎ１，Ｃ１２〜Ｃｎ２及び放電抵抗Ｒ１ 〜Ｒｎ の値（時定数）を相互調整可能としておくことが望ましい。そのために、本実施例では図１に示すように外付けのキャパシタ及び抵抗の接続外部端子が走査ドライバに設けられている。
【００２９】
このように、ロジック電源ＶＣＣの投入時点ｔ０ から論理回路の出力Ｔ１ 〜Ｔｎ がＨレベルになる時点ｔ３ までの期間において、各走査ドライバ及び信号ドライバの強制表示ブランク制御端子ＤＦ（バー）には、Ｌレベルの出力Ｔｎ が供給されているので、液晶表示パネル２２はブランク表示状態にある。つまり、強制表示ブランク制御信号ＤＦ（バー）がＬレベルであるときには、図３に示す強制ブランク表示制御回路４６ｂ，４６ｄの制御によって走査電極駆動セル４６の選択スイッチ４６ｈのトランジスタＦ１ のみがオン状態で、走査電極には電圧Ｖ５ （０ｖ）が印加されており、液晶電極間電圧（液晶印加電圧）は０ｖである。時点ｔ０ 〜時点ｔ３ の期間は液晶駆動禁止期間に相当している。時点ｔ１ で液晶電源回路２８がパワーオンされ、液晶駆動電圧Ｖ０ 〜Ｖ５が発生し、これらの電圧は走査及び信号ドライバに供給されるが、電源立ち上げ時点においては、走査及び信号ドライバ内のシフトレジスタ等が不定状態にある。しかしながら、時点ｔ３ まで液晶表示がブランク制御されているため、液晶パネルの異常駆動を回避することができる。
【００３０】
次に、時点ｔ3 で出力Ｔn がＨレベルになると、各走査ドライバ及び信号ドライバの強制表示ブランク制御端子ＤＦ（バー）にはＨレベルの電圧が供給されるので、走査ドライバ及び信号ドライバの通常動作によって液晶表示パネル２２が交流駆動され、液晶パネル２２には表示画面が描かれる。図４に示すＢは液晶駆動期間を表す。時点ｔ1で液晶電源回路２８と走査及び信号ドライバの論理部がパワーオンし、これより遅れた時点ｔ3 で液晶表示パネル２２が駆動される。従って、電源パワーオンが同時的に発生しないので、過大な電源ラッシュ電流が抑制されている。これは、信号停止検出回路４８自体の遅延的動作に加えて、１〜２フレーム周期の遅延時間を持つ信号遅延回路４９の遅延作用が有効的に機能しているからである。
パワーオン時等の表示開始時のシーケンスという観点でみると、図４には、時点ｔ 0 でロジック電源 Vcc の投入がされ、これを検出したＭＰＵがパワーオンリセット信号を発生し（図示せず）、これに対応して時点ｔ 1 でＤＦＦ（バー）をＨレベルとし、すなわち液晶電源回路２８をオンにして液晶駆動電源電圧Ｖ 0 〜Ｖ 5 の生成を始め、所定の期間を経過した後の時点ｔ 3 でＴ 1 ，Ｔ 2 ，Ｔ 3 すなわちＤＦ（バー）をＨレベルとする、すなわち強制表示ブランク制御信号を解除して表示開始することが記載されている。このようなシーケンスを実現する手段を構成することにより、ラッシュ電流を分散し、また、液晶パネルの異常駆動を回避することができる。
【００３１】
今ここで、この液晶駆動期間Ｂにおける時点ｔ４ で、液晶モジュールコントローラ１２側から送出されていたデータ信号ラッチクロックＬＰの出力がたとえば停止したとする。データ信号ラッチクロックＬＰの出力中は走査ドライバ４６１ の信号停止検出回路４８１ の第２のキャパシタＣ１２が充分に充電されているが、そのクロックＬＰが停止すると、第２のキャパシタＣ１２へは第１のキャパシタＣ１１側から電荷が転送されて来ないばりか、第２のキャパシタＣ１２の電荷は放電抵抗Ｒ１ を介して所定の時定数で急速に放電し始め、インバータＩＮＶ２ の入力電圧が徐々に上昇する。その入力電圧がその閾値ＶＴＨを超えると、その出力電圧ＩＮＶＯＵＴ が時点ｔ５ でＬレベルとなる。この論理変化によって信号遅延回路４９１ はリセットされ、その出力ＱはＬレベルとなるので、強制表示ブランク制御信号ＤＦ（バー）はＬレベルであるのにも拘わらず、論理回路５０１ の出力Ｔ１ は時点ｔ５ でＬレベルとなる。この出力Ｔ１は走査ドライバ４６２ の論理回路５０２ へカスケード入力されているため、フレームスタート信号ＳＰが出力中でもその論理回路５０２ の出力Ｔ２ はＬレベルになる。更に、出力Ｔ２ は走査ドライバ４６ｎ の論理回路５０ｎ へカスケード入力されているため、交流化信号ＦＲが出力中でもその論理回路５０ｎ の出力Ｔｎ はＬレベルになる。この出力Ｔｎ は液晶表示モジュール部４６側での強制表示ブランク制御信号ＤＦ（バー）に相当しているので、強制表示ブランク回路４６ｂ，４６ｄを使って液晶表示パネル２２はブランク表示状態となる。つまり、図３に示す走査電極駆動セル４６の選択スイッチ４６ｈのトランジスタＦ１ のみがオン状態で、走査電極には電圧Ｖ５ （０ｖ）が給電されるので、液晶電極間電圧は０ｖに維持される。このため、データ信号ラッチクロックＬＰが何らかの原因で停止した場合でも、液晶素子は直流成分で駆動されないので、液晶劣化が未然に防止される。また、フレームスタート信号ＳＰ又は交流化信号ＦＲが何らかの原因で停止した場合も、出力Ｔｎ はＬレベルになるので、同様にして液晶劣化が未然に防止される。なお、この液晶駆動禁止期間Ａにおいてはフレームスタート信号ＳＰ及び交流化信号ＦＲが継続している限り、第２のキャパシタＣ２２及びＣｎ１は充電状態にあり、インバータＩＮＶ２ ，ＩＮＶｎ の出力はＨレベルである。
【００３２】
時点ｔ６ においてデータ信号ラッチクロックＬＰが再度出現し始めると、前述したように、第２のキャパシタＣ１２が充電され、インバータＩＮＶ１ の出力ＩＮＶＯＵＴ がＨレベルになる。出力ＩＮＶＯＵＴ がＨレベルとなった時点から１〜２のフレーム周期の後、タイマーとして機能する信号遅延回路４９１の出力Ｑが時点ｔ７ でＨレベルとなる。これによって、論理回路５０１ の出力Ｔ１ がＨレベルとなると共にこれに連動して論理回路５０２ ，５０ｎ の出力Ｔ２ ，Ｔｎ がＨレベルとなる。従って、液晶表示モジュール部２２側の強制表示ブランク制御信号ＤＦ（バー）がＨレベルに変わるため、液晶表示パネル２２は液晶駆動期間Ｂに入る。
【００３３】
最後に、時点ｔ８ で液晶表示コントローラ１２側の強制表示ブランク制御信号ＤＦＦ（バー）がＬレベルになると、論理回路５０１ の出力Ｔ１ がＬレベルに変わるので、論理回路５０２ ，５０ｎ の出力Ｔ２ ，Ｔｎ もＬレベルとなる。従って、液晶表示モジュール部２０側の強制表示ブランク制御信号ＤＦ（バー）がＬレベルとなり、液晶表示パネル２２は表示オフ期間Ｃに入る。
【００３４】
【実施例２】
図５は本発明の実施例２に関係する液晶表示装置を示すブロック図である。なお、図５において図１に示す部分と同一部分には同一参照符号を付し、その説明は省略する。
【００３５】
この実施例の液晶表示モジュール部７０の走査電極駆動回路（Ｘドライバ）７６を構成する複数の走査ドライバ７６１ 〜７６ｎ は実施例１の信号管理制御部と同様の信号管理制御部７７１ 〜７７ｎ を有しているが、図６に示すように、各信号管理制御部７７１ 〜７７ｎ には液晶駆動電圧Ｖ０ 〜Ｖ５ を生成すべき液晶電源回路２８のパワーオン／オフのタイミングを制御する電源パワーオン／オフ制御回路７８１ 〜７８ｎ が付加されている。
【００３６】
電源パワーオン／オフ制御回路７８１ 〜７８ｎ は、論理回路５０１ の入力端子Ｓ１ 〜Ｓｎ に入来する信号を反転させるインバータＩＮＶ３ と、２段接続のＤフリップ・フロップ７８ａ，７８ｂと、その出力Ｑと端子Ｐ１ 〜Ｐｎ から到来する信号との論理をとる論理回路７８ｃとから構成されている。また各信号管理制御部７７の信号遅延回路７９は、実施例１に係る信号遅延回路４９の２段接続のＤフリップ・フロップ４９ａ，４９ｂに３段目のＤフリップ・フロップ７９ｃを追加接続した構成である。
【００３７】
第１の走査ドライバ７６１ の論理回路７８ｃの入力端子Ｐ１ にはロジック側電源電圧ＶＣＣのパワーオン／オフ信号が供給されており、第２の走査ドライバ７６２ の端子Ｐ２ には第１の走査ドライバ７６１ における電源パワーオン／オフ制御回路７８１ の出力ＰＦ１がカスケード的に供給されている。また第ｎの走査ドライバ７６ｎ の端子Ｐｎ には前段たる第２の走査ドライバ７６２ における電源パワーオン／オフ制御回路７８２ の出力ＰＦ２がカスケード的に供給されている。そして、第ｎの走査ドライバ７６ｎ の電源パワーオン／オフ制御回路７８ｎ の出力ＰＦｎ は液晶電源回路２８のパワーオフ端子ＰＯＦＦ（バー）に供給されている。
【００３８】
液晶電源回路２８は従来と同様な構成で、図７に示すように、ＶＣＣ（５ｖ）電源電圧を基に昇圧した高電圧（２０〜４０ｖ）を生成する電圧変換回路２８ａと、パワーオフ端子ＰＯＦＦ（バー）に供給される電圧値の如何でオン／オフする制御用のｎｐｎ型トランジスタ２８ｂと、このトランジスタ２８ｂのオン／オフ動作に連動してオン／オフするパワースイッチのｐｎｐ型トランジスタ２８ｃと、そのコレクタと接地との間に介在する平滑コンデンサ２８ｄと、その充電電圧から液晶駆動電圧Ｖ０ 〜Ｖ５ を出力する電圧分圧回路２８ｅとを有している。
【００３９】
次に、上記実施例の動作に関し図８を参照しつつ説明する。時点ｔ0 においてパワースイッチＳＷが閉成され、液晶表示装置のロジック電源ＶCCが投入されると、実施例１と同様に、液晶モジュールコントローラ１２のパワーオンリセット端子ＲＳに数μｓ〜数ｍｓのパルス幅のリセット信号がＭＰＵ側から供給され、液晶モジュールコントローラ１２が初期化される。従って、液晶モジュールコントローラ１２からの出力信号は一般的に停止状態にある。かかる期間において、ロジック電源電圧ＶCCが第１の走査ドライバ７６1 のＡＮＤ回路たる論理回路７８ｃの一入力に供給されているが、データ信号ラッチクロックＬＰが未出現であるため、その出力ＰＦ1 はＬレベル状態にある。この結果、第２の走査ドライバ７６2 の出力ＰＦ2 もＬレベルで、更に第ｎの走査ドライバ７６n の出力ＰＦn もＬレベルであるから、液晶電源回路２８のパワーオフ端子ＰＯＦＦ（バー）はＬレベル状態に維持されている。このため、図７に示すトランジスタ２８ｂのベース電位はＬレベル（０ｖ）であるので、昇圧電圧は平滑コンデンサ２８ｄへ供給されず、従って、液晶駆動電圧Ｖ0 〜Ｖ5 は発生しない。実施例１と同様に、この初期化期間中では液晶電極間に直流成分が印加せず、液晶素子の劣化が防止されると共に、液晶パネルの異常駆動も抑制されている。
【００４０】
次に、図８に示す如く、時点ｔ１ で液晶モジュールコントローラ１２から各種信号が生成される。強制ブランク表示信号ＤＦＦ（バー）はＬレベルからＨレベルに変化し、またフレームスタート信号ＳＰ，データ信号ラッチクロックＬＰ及び交流化クロックＦＲが発生する。実施例１で説明したように、データ信号ラッチクロックＬＰの出現開始によってインバータＩＮＶ２ の出力ＩＮＶＯＵＴが時点ｔ２ でＨレベルとなる。このため、パワーオン／オフ制御回路７８ｂの出力Ｑは時点ｔ２ より１〜２フレーム周期だけ遅れた時点ｔ３でＨレベルとなるので、論理回路７８ｃの出力ＰＦ１ はＨレベルとなる。これにより第２及び第ｎの走査ドライバ７６２ ，７６ｎ の論理回路７８ｃの出力ＰＦ１ ，ＰＦは連動してＨレベルになるので、液晶電源回路２８のパワーオフ端子ＰＯＦＦ（バー）はＨレベルに付勢される。この結果、トランジスタ２８ｂがオン状態になるので、トランジスタ２８ｃのベース・エミッタ間抵抗の電圧降下によりそのトランジスタ２８ｃもオン状態となり、平滑コンデンサ２８ｄが充電され、液晶駆動電圧Ｖ０ 〜Ｖ５ が発生する。時点ｔ３ から次のフレームスタート信号ＳＰが到来する時点ｔ４ まではＤフリップ・フロップ７９ｃの出力ＱはＬレベルのままである。この実施例における信号遅延回路７９１ のＤフリップ・フロップの段数はパワーオン／オフ制御回路７８１ のそれに比して１段多いので、Ｄフリップ・フロップ７９ｃの出力ＱはＤフリップ・フロップ７８ｂのそれより１フレーム周期ＴＦ だけ遅れてＨレベルとなるからである。この結果、出力Ｔ１ ，Ｔ２ ，Ｔｎ は共にＨレベルとなるので、実施例１と同様に、液晶表示モジュール部側の強制ブランク表示信号ＤＦ（バー）はＬレベルからＨレべルに変化し、これにより液晶表示パネル２２の走査電極及び信号電極には駆動電圧Ｖ０ 〜Ｖ５ が給電され、液晶表示モードに入る。
【００４１】
例えば、液晶駆動電圧Ｖ0 〜Ｖ5 の発生と同時に液晶表示パネル２２が駆動されると、液晶表示パネル及び走査及び信号ドライバの電源部に大きな充電ラッシュ電流が惹起されてしまう。しかしながら、本実施例においては、時点ｔ3 で液晶駆動電圧Ｖ0 〜Ｖ5 が発生してから、１フレーム周期ＴF 後に液晶駆動が開始されるため、電源部の時間差付勢によりラッシュ電流が分散でき、電源ダウンの防止と電源容量の軽減を図ることができ、液晶表示パネル及びドライバ等の保護に資する。
また、パワーオン時等の表示開始のシーケンスという観点でみると、図８には、時点ｔ 0 でロジック電源 Vcc の投入がされ、これを検出したＭＰＵがパワーオンリセット信号を発生し（図示せず）、これに対応して時点ｔ 1 でＤＦＦ（バー）をＨレベルとし、時点ｔ 2 を経た後、第１の期間ＴＦを経過した後の時点ｔ 3 でＰＦ１，ＰＦ２，ＰＦｎすなわちＰＯＦＦ（バー）をＨレベルとし、すなわち液晶電源回路２８をオンにして液晶駆動電源電圧Ｖ 0 〜Ｖ 5 の生成を始め、続いて第２の期間ＴＦを経た後の時点ｔ 4 でＴ１，Ｔ２，ＴｎすなわちＤＦ（バー）をＨレベルとする、すなわち強制表示ブランク制御信号を解除して表示開始することが記載されている。このようなシーケンスを実現する手段を構成することにより、ラッシュ電流を分散し、また、液晶パネルの異常駆動を回避することができる。
更に、前述の電源制御はシステム側の開発コスト負担を軽減し、従来のシステム側とＬＣＤモジュール間の信号配線を増加させずに済む。更に、電源容量の低減をもたらすため、安価な電源の使用が可能となる。
次に、液晶駆動期間Ｂにおける時点ｔ5 で、液晶モジュールコントローラ１２側からの送出されていたデータ信号ラッチクロックＬＰの発振が停止したとすると、実施例１と同様に、インバータＩＮＶ2 の入力電圧が上昇し、その出力電圧ＩＮＶOUT が時点ｔ6 でＬレベルとなり、出力Ｔ1 ，Ｔ2 ，Ｔn もＬレベルになる。この結果、液晶表示モジュール部側での強制表示ブランク制御信号ＤＦ（バー）がＬレベルとなるので、液晶表示パネル２２はブランク表示状態となる。実施例１と同様の効果が発揮される。またインバータＩＮＶ2 の出力電圧ＩＮＶOUT がＬレベルになると、出力ＰＦ1 ，ＰＦ2 ，ＰＦn も同時にＬレベルとなり、液晶電源回路２８のパワーオフ端子ＰＯＦＦ（バー）がＬレベルに変化して、液晶駆動電圧Ｖ0 〜Ｖ5 の発生が停止する。
【００４２】
時点ｔ７ においてデータ信号ラッチクロックＬＰが再度出現し始めると、実施例１と同様に、インバータＩＮＶ２ の出力電圧ＩＮＶＯＵＴ が時点ｔ８ でＨレベルとなり、また前述したように、この時点ｔ８ から１〜２フレーム周期後の時点ｔ９ で出力ＰＦ１ ，ＰＦ２ ，ＰＦｎ もＨレベルとなる。この結果、液晶電源回路２８のパワーオフ端子ＰＯＦＦ（バー）がＨレベルに変化するので、液晶駆動電圧Ｖ０ 〜Ｖ５ が発生し、これらがドライバ側に印加する。そして、前述したように、出力Ｔ１ ，Ｔ２ ，Ｔｎ は時点ｔ９ から１フレーム周期ＴＦ だけ遅れた時点ｔ１０でＨレベルとなり、液晶表示パネル２２の走査電極及び信号電極には液晶駆動電圧Ｖ０ 〜Ｖ５ が給電され、液晶表示モードが再開される。
【００４３】
時点ｔ１１で液晶表示コントローラ１２側の強制表示ブランク制御信号ＤＦＦ（バー）がＬレベルになると、出力Ｔ１ ，Ｔ２ ，Ｔｎ もＬレベルとなるので、液晶表示モジュール部７０側の強制表示ブランク制御信号ＤＦ（バー）もＬレベルとなり、液晶表示パネル２２は表示オフ期間Ｃに入る。この時点ｔ１１から１〜２フレーム周期後の時点ｔ１２でパワーオン／オフ制御回路７８１ のＤフリップ・フロップ７８ｂの出力ＱがＬレベルに変化し、出力ＰＦ１ ，ＰＦ２，ＰＦｎ もＬレベルとなる。この結果、液晶電源回路２８のパワーオフ端子ＰＯＦＦ（バー）もＬレベルになるので、液晶駆動電圧Ｖ０ 〜Ｖ５ の発生が停止する。このように、液晶表示コントローラ１２側の強制表示ブランク制御信号ＤＦＦ（バー）がＬレベルになると、液晶駆動が停止した後、一定期間の経過後にドライバへの液晶電圧の印加がなくなる。このようなパワーオフ時のシーケンスによって、ロジック電源ＶＣＣや液晶駆動電源Ｖ０ 〜Ｖ５ の電位関係が維持され、ドライバ内の寄生バイポーラ電流や貫通電流等が抑制され、液晶表示パネル及びドライバの保護を図ることができる。
【００４４】
本実施例においては、液晶モジュール側にクロックが供給された後に液晶電源回路２８のパワーがオンとなり、またクロックの出力停止によって液晶電源回路２８のパワーもオフとなる。このような電源付勢のオートシーケンスによって、ラッシュ電流が分散的ないし時間差的になるので、上述と同様に、液晶表示モジュールを構成する液晶パネル，ドライバや液晶電源回路の保護を図ることができる。
更に、表示オンシーケンスの開始を指示する信号ＤＦＦ（バー）が供給された後に、液晶電源回路２８のパワーをオンとし、続いて強制表示ブランク制御信号を解除して表示開始している。このようなシーケンスを実現する手段を構成することにより、ラッシュ電流を分散し、液晶パネルの異常駆動を回避することができる。
【００４５】
なお、上記各実施例においては、信号管理制御部が走査ドライバＬＳＩに作り込まれいるが、これは信号ドライバＬＳＩに比して入出力信号線の本数が少ないことや表示額縁領域が広いので、信号管理制御部を搭載する回路基体の面積余裕が大きいからである。また本実施例では単純マトリクス液晶パネルの表示装置について説明したが、本発明はこれに限らず、アクティブ・マトリクス型液晶表示装置に対しても適用することができる。かかる場合には、ゲートドライバＬＳＩ側に信号管理制御部を作り込むことが好ましい。その場合、クロックの停止時においてはすべてのゲートがオンするようにゲートドライバＬＳＩを制御し、データ側でコモン側と同電位を出力するようにソースドライバが制御され、総ての画素電界が無印加状態になるように設定される。更に、本発明は、ディスプレイのみならず液晶光演算装置のように、広く液晶装置を用いた電子装置やプラズマ・ディスプレイのように、直流駆動により表示品質は劣化してしまう表示装置に適用可能である。
【００４６】
上記各実施例においては、液晶モジュールコントローラ１２側からの供給される信号の異常を検出する手段と、その信号の異常状態を未然又は事後的に除去する手段とが液晶モジュール側に設けられているが、これらの手段の一部構成要素を液晶モジュール側に設け、残る構成要素はシステム（コントローラ）側に設けた分担構成を採用しても良い。例えば、液晶パネルの直流ドライブを引き起こす可能性のある複数の信号（ＳＰ，ＬＰ，ＦＲ）は、周波数，パルスデューティーがそれぞれ異なるので、それらの信号を反一致ゲート（Exclusive ＯＲゲート）を用いて単一のコンポジット信号に変換し、これをシステム側に送り返して判定回路で異常状態を監視し、その出力で異常状態を除去すると共に、ＬＣＤモジュール側とは別の表示体を用いてインジケータ表示を行うような構成を採用できる。また図１に示す実施例の走査ドライバ４６ｎ の端子Ｔｎ の出力をシステム側に戻し、ロジック系及び液晶系の電源を一定の手順（シーケンス）でオン／オフ制御する方式も採用できる。
【００４７】
また、液晶パネルを劣化させる別の原因としては、図７に示す液晶電源回路２８における分圧回路２８ｅの異常による液晶駆動電圧Ｖ０ 〜Ｖ５ の電圧値シフトや特定ドライバの出力不良などで液晶パネルが実効的な直流成分により駆動されて劣化することが考えられる。これらの異常も電源電流や電源電圧の変動として検出可能であるから、上述の異常除去手段により異常状態を除去することができる。
【００４８】
【発明の効果】
以上のように、本発明の表示制御装置及び表示装置は、表示オンシーケンスの開始を指示する信号が供給された後に、液晶電源回路２８のパワーをオンとし、続いて強制表示ブランク制御信号を解除して表示開始している。このようなシーケンスを実現する手段を構成することにより、ラッシュ電流を分散し、液晶パネルの異常駆動を回避することができる。
本発明は液晶表示装置は勿論のこと、プラズマディスプレイ装置等にも適用できる。
【図面の簡単な説明】
【図１】本発明の実施例１に係る液晶表示装置の全体構成を示すブロック図である。
【図２】同実施例における各走査ドライバの信号管理制御部の構成とドライバ間の接続関係を示す回路図である。
【図３】同実施例における走査ドライバの走査電極駆動セルを示す回路図である。
【図４】同実施例の動作を説明するための液晶表示モジュール部における各種信号の関係を示すタイミングチャート図である。
【図５】本発明の実施例２に係る液晶表示装置の全体構成を示すブロック図である。
【図６】同実施例における各走査ドライバの信号管理制御部の構成とドライバ間の接続関係を示す回路図である。
【図７】同実施例における液晶電源回路の構成を示す回路図である。
【図８】同実施例の動作を説明するための液晶表示モジュール部における各種信号の関係を示すタイミングチャート図である。
【図９】従来の液晶表示装置の構成を示すブロック図である。
【符号の説明】
１０・・・液晶表示制御部
１２，４０，７０・・・液晶モジュール・コントローラ
２０・・・フラット状の液晶表示モジュール部
２２・・・液晶表示パネル（マトリクス液晶表示素子）
２４１ 〜２４ｍ ・・・信号電極ドライバ半導体集積回路
２４・・・信号電極駆動回路（Ｘドライバ）
２６，４６，７６・・・走査電極駆動回路（Ｙドライバ）
２６１ 〜２６ｎ ，４６１ 〜４６ｎ ，７６１ 〜７６ｎ ・・・走査電極ドライバ半導体集積回路
２８・・・液晶電源回路
２８ａ・・・電圧変換回路
２８ｂ・・・ｎｐｎ型トランジスタ
２８ｃ・・・ｐｎｐ型トランジスタ
２８ｄ・・・平滑コンデンサ
２８ｅ・・・電圧分圧回路
３０・・・ケーブル
４６１１，４６１２・・・走査電極駆動セル
４６ａ，４９ａ，４９ｂ，７８ａ，７８ｂ，７９ｃ・・・Ｄ型フリップ・フロップ
４６ｂ・・・行単位強制ブランク表示制御回路
４６ｃ・・・行単位電圧レベルシフト回路
４６ｄ・・・総行強制ブランク表示制御回路
４６ｅ・・・電圧レベルシフト回路
４６ｆ・・・正逆２相クロック生成回路
４６ｇ・・・選択制御信号生成回路
４６ｈ・・・選択スイッチ
４７，４７１ 〜４７ｎ ，７７１ 〜７７ｎ ・・・信号管理制御部
４８・・・信号停止検出回路
４９，７９・・・信号遅延回路
５０・・・論理回路
５１・・・シーケンス処理回路
７８１ 〜７８ｎ ・・・電源パワーオン／オフ制御回路
７８ｃ・・・論理回路
Ｔｒ１ ・・・第１のＮ型ＭＯＳトランジスタ
Ｔｒ２ ・・・第２のＮ型ＭＯＳトランジスタ
ＩＮＶ１，ＩＮＶ２ ，ＩＮＶ３ ・・・インバータ
Ｃ１１・・・第１のキャパシタ
Ｃ１２・・・第２のキャパシタ
Ｒ１ ・・・放電抵抗
ＡＮＤ・・・アンド回路
ＣＫＢ１〜ＣＫＢｎ・・・端子
Ｓ１ 〜Ｓｎ ・・・信号停止検出制御端子
Ｔ１ 〜Ｔｎ ・・・信号停止検出端子
Ｖ０ 〜Ｖ５ ・・・液晶駆動電圧（基準電圧）
Ｄ０〜Ｄ７・・・データ信号
ＸＳＣＬ・・・画素クロック（シフトクロックパルス）
ＹＳＣＬ・・・走査線同期信号
ＬＰ・・・データ信号ラッチクロック
ＦＲ・・・交流化クロック
ＤＦ（バー）・・・ディスプレイ・オフ信号（強制ブランク表示信号）
ＳＰ・・・走査スタートパルス（フレームスタート信号）
ＰＯＦＦ（バー）・・・パワーオフ端子
【発明の属する技術分野】
この発明は、液晶表示（ＬＣＤ），プラズマ表示パネル（ＰＤＰ）等のディスプレイやその応用装置に関係した表示制御装置及び表示装置に関する。
【０００２】
【従来の技術】
従来、所謂ラップトップ型と称される可搬型パーソナル・コンピュータやワードプロセッサなどは一般に開閉式のフラットディスプレイ部を有しており、それらに搭載される中・大型の液晶表示装置は、図９に示すように、装置本体側に内蔵された液晶表示制御部１０と開閉蓋の内側に設けられたフラット状の液晶表示モジュール部２０とからなる分離独立した配置構成である。液晶表示制御部１０は、液晶モジュール・コントローラ１２や図示しないマイクロ・プロセッサ・ユニット（ＭＰＵ）を有しており、この液晶モジュール・コントローラ１２は液晶表示モジュール部２０側に対し各種の制御信号及びクロック信号を供給する。
【０００３】
液晶表示モジュール部２０は、例えば単純マトリクス型の液晶表示パネル（マトリクス液晶表示素子）２２と、このパネル２２の周辺（額縁）領域にＴＡＢ実装された信号電極駆動回路（Ｘドライバ）２４及び走査電極駆動回路（Ｙドライバ）２６と、高圧の液晶駆動電圧（基準電圧）Ｖ０ 〜Ｖ５ を発生する液晶電源回路２８とを有している。信号電極駆動回路２４は複数の信号電極ドライバ半導体集積回路２４１ 〜２４ｍ のカスケード接続として構成され、例えば信号電極の総数Ｍ本に対し画面１ライン分ずつドライバ出力を供給する。即ち、データ信号Ｄ０〜Ｄ７は画素クロック（シフトクロックパルス）ＸＳＣＬによって次々に信号電極駆動回路２４内のシフトレジスタに取り込まれ、画面１ライン分の信号（Ｍビット）が取り込まれた時点で、走査線同期信号ＹＳＣＬ（データ信号ラッチクロックＬＰ）によってシフトレジスタ内のデータ信号が並列的にデータラッチ回路へ送られ、データ信号の直・並列変換が行われる。そのデータラッチ回路では、１ライン分の信号電圧を１走査期間にわたって保持し、その信号電圧に基づいて選択スイッチ回路が信号電極に接続されたドライバ出力電圧を選択又は非選択状態のいずれかに設定する。交流化クロックＦＲは直流駆動による液晶素子の劣化を防止するために上記の各電圧を交流波形にするクロックである。強制ブランク表示信号ＤＦ（バー）は液晶画面を強制的にブランク表示状態とするための信号である。走査電極駆動回路２６は複数の走査電極ドライバ半導体集積回路２６１ 〜２６ｎ のカスケード接続として構成され、例えば走査電極総数Ｎ本のうち１本だけに選択電圧を、他の（Ｎ−１）本の走査電極に非選択電圧を付与するように動作する。走査スタートパルス（フレームスタート信号）ＳＰによって１走査線期間が開始され、走査線同期信号ＹＳＣＬ（データ信号ラッチクロックＬＰ）の入来する毎に選択電圧が第１行目の走査電極から第Ｎ行目の走査電極に次々に印加される（線順位表示）。また液晶表示モジュール部２０側に配置された液晶電源回路２８は信号電極駆動回路２４及び走査電極駆動回路２６の選択スイッチが選択すべき複数の液晶駆動電圧Ｖ０ 〜Ｖ５ を生成するもので、強制ブランク表示信号ＤＦ（バー）によってパワーオン／オフ状態に設定される。
【０００４】
【発明が解決しようとする課題】
ところで、装置本体側に内蔵された液晶表示制御部１０と開閉蓋の内側に設けられたフラット状の液晶表示モジュール部２０とは一般にヒンジ結合の可動部を介してフレキシブル・ケーブル３０で接続されている。そのため、フラット状の液晶表示モジュール部２０側の開閉蓋が開閉されるたびにケーブル３０自体が屈曲し、物理的要因からどうしてもケーブル３０の信号線の損傷又は断線を招来し易い。信号線の一部が断線すると、例えば液晶表示パネル２２に直流電圧（直流成分）が印加されたままの状態で、交流駆動されない事態が発生し、他の部品と比べて高価で交換の困難な液晶表示パネル２２の劣化を惹起することがある。このような液晶劣化は寿命や表示品質の阻害要因であり、視認性を基調とするディスプレイ装置にとって重要な問題である。
【０００５】
ここに、液晶モジュール・コントローラ１２から液晶表示モジュール部２０側に供給される信号のうち液晶表示パネル２２の直流駆動劣化を引き起こす可能性のある信号としては、走査スタートパルスＳＰ，走査線同期信号ＹＳＣＬ（データ信号ラッチクロックＬＰ），交流化クロックＦＲ及びロジック側電源電圧ＶＣＣである。また液晶モジュール・コントローラ１２及びマイクロ・プロセッサ・ユニット（ＭＰＵ）に何らかの動作異常が発生した場合でも、上記の各信号の異常が引き起こされ、上述と同様の事態が発生するおそれもある。
【０００６】
ところで、このような液晶表示体の直流駆動の問題を敷衍すると、液晶モジュール部側における信号異常の問題に一般化できる。また壁掛けテレビジョンを想定した場合、表示制御部と表示パネルとは遠隔配置にあることから、信号の停止もさることながら、信号レベルの減衰等や雑音の影響により表示品質劣化の問題も提起される。また、液晶ディスプレイに限らず、プラズマ・ディスプレイにおいても問題となる。
更に、電源付勢時等の表示開始に当たって所定のシーケンスを実現する手段を構成しないと、ラッシュ電流が集中すると共に、パネルの異常駆動も問題となる。
【０００７】
そこで、本発明の課題としては、上述の問題点に鑑みてパワーオン時等の表示開始時におけるラッシュ電流の集中や、パネルの異常駆動等を防止することが可能な表示制御装置及び表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
本課題の一つの解決手段としてのフラット表示体を制御する表示制御装置は、供給されるロジック電源によって動作する表示コントローラであって、ロジック電源が投入された際（ｔ０）には強制ブランク表示信号（／ＤＦＦ）を能動状態に保持し、該ロジック電源が投入されてから第 1 の遅延時間経過した後（ｔ１）には前記強制ブランク表示信号（／ＤＦＦ）を非能動状態として出力する前記表示コントローラと、前記ロジック電源が投入された際（ｔ０）には、前記強制ブランク表示信号（／ＤＦＦ）が能動状態であることを受けて前記フラット表示体をブランク表示状態とし、前記強制ブランク表示信号（／ＤＦＦ）が能動状態から非能動状態になったことを受けてから第２の遅延時間経過後（ｔ３）には、電源出力生成開始を指示する表示電源制御信号（／ＰＯＦＦ）を表示体電源回路に出力し、前記表示電源制御信号を出力した後から第３の遅延時間経過後（ｔ４）には、ブランク表示状態を解除し、前記表示体電源回路から供給される所定の電位を選択して前記フラット表示体に出力する表示体駆動回路と、を有することを特徴とする。
【００１１】
また、上記記載の表示制御装置において、フラット表示体は液晶表示パネルやプラズマ表示パネルで構成してもよい。また、上記記載の表示制御装置において、フラット表示制御装置は半導体集積回路で構成されることを特徴とする。上記記載の表示制御装置とフラット表示体を用いた表示装置を構成することもできる。
【００１６】
【発明の実施の形態】
【実施例１】
図１は本発明の実施例１に関係する液晶表示装置の全体構成を示すブロック図である。なお、図１において図９に示す部分と同一部分には同一参照符号を付し、その説明は省略する。
【００１７】
この実施例における液晶表示モジュール部４０の走査電極駆動回路（Ｙドライバ）４６を構成する走査ドライバ半導体集積回路（ＬＳＩ）４６１ 〜４６ｎ は信号管理制御部４７を有している。
【００１８】
第１の走査ドライバ半導体集積回路４６１ の信号管理制御部４７１ は端子ＣＫＢ１に印加される走査線同期信号ＹＳＣＬ（データ信号ラッチクロックＬＰ）の停止を検出する。第２の走査ドライバ半導体集積回路４６２ の信号管理制御部４７２ は端子ＣＫＢ２に印加される走査スタートパルス（フレームスタート信号）ＳＰの停止を検出する。第ｎ（例えば第３）の走査ドライバ半導体集積回路４６ｎ の信号管理制御部４７ｎ は端子ＣＫＢｎに印加される交流化クロックＦＲの停止を検出する。それぞれの信号管理制御部４７１ 〜４７ｎ は信号停止検出制御端子Ｓ１ 〜Ｓｎ 及び信号停止検出端子Ｔ１ 〜Ｔｎ を有している。第１の走査ドライバ半導体集積回路４６１ の信号管理制御部４７１ の信号停止検出制御端子Ｓ１ には通常高レベル電圧の強制ブランク表示信号ＤＦＦ（バー）が制御回路１０側から供給され、その信号停止検出端子Ｔ１ は第２の走査ドライバ半導体集積回路４６２ の信号管理制御部４７２ の信号停止検出制御端子Ｓ２ に接続されている。また第２の走査ドライバ半導体集積回路４６２ の信号管理制御部４７２ の信号停止検出端子Ｔ２ は次段の信号停止検出端子（例えば第ｎの信号管理制御部４７ｎ の信号停止検出制御端子Ｓｎ ）に接続されている。そして第ｎの信号管理制御部４７ｎ の信号停止検出端子Ｔｎ は走査ドライバ４６１ 〜４６ｎ 及び信号ドライバ２４１ 〜２４ｎ の強制ブランク制御端子ＤＦ（バー）に接続されている。
【００１９】
各走査ドライバの信号管理制御部４７１ 〜４７ｎ は、図２に示すように、カスケード接続されており、各信号管理制御部４７１ 〜４７ｎ の構成は同一である。信号管理制御部４７１ の被検出信号は端子ＣＫＢ１ に印加されるデータ信号ラッチクロックＬＰ、信号管理制御部４７２ の被検出信号は端子ＣＫＢ２ に印加される走査スタートパルス（フレームスタート信号）ＳＰで、信号管理制御部４７ｎ の被検出信号は端子ＣＫＢｎ に印加される交流化クロックＦＲである。
【００２０】
ここで、信号管理制御部４７１ に着目してその構成を説明する。信号管理制御部４７１ は、被検出信号の停止を検出する信号検出手段としての信号停止検出回路４８と、信号遅延回路４９及び論理回路５０からなるシーケンス処理回路５１を有している。
【００２１】
信号停止検出回路４８は、被検出信号としてのラッチクロックＬＰによってスイッチングしトランスファーゲートを構成する第１のＮ型ＭＯＳトランジスタＴｒ１ ，そのラッチクロックＬＰの位相を反転させるインバータＩＮＶ１，そのラッチクロックＬＰの逆位相信号によってスイッチングしトランスファーゲートを構成する第２のＮ型ＭＯＳトランジスタＴｒ２ ，第１のＮ型ＭＯＳトランジスタＴｒ１ の開閉動作によって充放電する第１のキャパシタＣ１１，第２のＮ型ＭＯＳトランジスタＴｒ２ の開閉動作によって充放電する第２のキャパシタＣ１２，このキャパシタＣ１２の電荷を放電する放電抵抗Ｒ１ ，及び第２のキャパシタＣ１２の充電電圧と閾値ＶＴＨとを比較して充電レベル判定信号を出力するインバータＩＮＶ２ から構成されている。第１のＮ型ＭＯＳトランジスタＴｒ１ とインバータＩＮＶ１ 及び第２のＮ型ＭＯＳトランジスタＴｒ２ は直列の排他的開閉回路を構成している。そして第１のＮ型ＭＯＳトランジスタＴｒ１ は第１のキャパシタＣ１１に対する選択的充電スイッチを構成し、また第２のＮ型ＭＯＳトランジスタＴｒ２ は第１のキャパシタＣ１１の電荷を第２のキャパシタＣ１２へ分配転送する選択的充電スイッチを構成している。
【００２２】
信号遅延回路４９は、インバータＩＮＶ２ の出力に接続されたリセット端子Ｒ（バー）及び接地された入力端子Ｄ（バー）を有し、フレームスタート信号ＳＰをクロック入力ＣＫとするＤ型フリップ・フロップ４９ａと、インバータＩＮＶ２ の出力に接続されたリセット端子Ｒ（バー）及びフリップ・フロップ４９ａの出力Ｑ（バー）に接続された入力端子Ｄ（バー）を有し、フレームスタート信号ＳＰをクロック入力とするＤ型フリップ・フロップ４９ｂとから構成されている。論理回路５０は制御回路１０からの強制ブランク信号ＤＦＦ（バー）とフリップ・フロップ４９ｂのＱ出力を２入力とするアンド回路ＡＮＤから構成されている。
【００２３】
図３は走査ドライバ４６１ の信号管理制御部４７１ を除く通常の走査電極駆動回路（論理部）を示す回路図である。この論理部には多数の走査電極に対応して線順位で電圧を印加する多ビットの走査電極駆動セル４６１１，４６１２・・・がアレイ状に作り込まれている。図３では第１ビットと第２ビットの走査電極駆動セル４６１１，４６１２及びその周辺回路が示されている。
【００２４】
ここで走査電極駆動セル４６１１に着目してその構成を説明すると、この走査電極駆動セル４６１１は、フレームスタート信号ＳＰによって起動し走査同期信号ＹＳＣＬの入来毎に次段へそのフレームスタート信号ＳＰを転送するシフトレジスタにおけるＤ型フリップ・フロップ４６ａと、そのビット選択出力Ｑに第ｎの走査ドライバ４６ｎ の端子Ｔｎ から供給される強制ブランク表示信号ＤＦ（バー）を加味して論理演算する行単位強制ブランク表示制御回路４６ｂと、その出力をロジック系電源電圧（ＶＣＣ＝５ｖ）から高電圧系の論理振幅に変換する行単位電圧レベルシフト回路４６ｃと、交流化クロックＦＲに強制ブランク表示信号ＤＦ（バー）を加味して論理演算する総行強制ブランク表示制御回路４６ｄと、その交流化クロックＦＲをロジック系電源電圧（ＶＣＣ＝５ｖ）から高電圧系の論理振幅を持つ高圧交流化クロックＦＲＨに変換する交流化クロック用の電圧レベルシフト回路４６ｅと、その高圧交流化クロックＦＲＨ を逆相の高圧交流化クロックＦＲＨ （バー）に反転させる正逆２相クロック生成回路４６ｆと、高圧交流化クロックＦＲＨ ，逆相の高圧交流化クロックＦＲＨ （バー）の対と行単位電圧レベルシフト回路４６ｃの出力Ｏ，Ｏ（バー）の対とから交鎖的組み合せで４つの選択制御信号Ｃ１ 〜Ｃ４ を発生する選択制御信号生成回路４６ｇと、各選択制御信号Ｃ１ ，Ｃ２ ，Ｃ３ ，Ｃ４ によって走査電極駆動電圧Ｖ５ ，Ｖ１ ，Ｖ０ ，Ｖ４ を択一的に走査電極へ伝達供給する選択スイッチ４６ｈとから構成されている。ここで、行単位強制ブランク表示制御回路４６ｂと総行強制ブランク表示制御回路４６ｄとは強制ブランク表示制御回路を構成している。なお、ＩＮＶ３ は強制ブランク表示制御信号ＤＦ（バー）の行単位強制ブランク表示制御回路４６ｂに対して論理を合わせるインバータである。
【００２５】
次に、本実施例の動作に関し図４をも参照しつつ説明する。時点ｔ0 において液晶表示装置のロジック電源ＶCCが投入されると、従来と同様に、液晶モジュールコントローラ１２のパワーオンリセット端子ＲＳに数μｓ〜数ｍｓのパルス幅のリセット信号がＭＰＵ（図示せず）側から供給され、液晶モジュールコントローラ１２が初期化される。この初期化期間中、液晶モジュールコントローラ１２から出力される各種信号は一般的に停止状態にある。この期間では強制ブランク表示信号ＤＦＦ（バー）が低電圧レベル（以下、Ｌレベルと称する）であるから、液晶電源回路２８はパワーオフの状態にあり、液晶駆動電源電圧Ｖ0 〜Ｖ5 は未発生状態である。したがって、この初期化期間中では液晶電極間に直流成分が印加せず、液晶素子の劣化が防止されると共に、液晶パネルの異常駆動も抑制されている。
【００２６】
この期間が過ぎると、図４に示す如く、時点ｔ１ で強制ブランク表示信号ＤＦＦ（バー）がＬレベルから高電圧レベル（以下、Ｈレベルと称する）に変化し、また液晶モジュールコントローラ１２はフレームスタート信号ＳＰ，データ信号ラッチクロックＬＰ及び交流化クロックＦＲを発生する。ここでまず走査ドライバ４６１ の信号管理制御部４７１ の動作について説明すると、信号遅延回路４９の入力端子ＣＫＡ１ にはフレームスタート信号ＳＰが供給され、また信号停止検出回路４８の検出端子ＣＫＢ１ にはデータ信号ラッチクロックＬＰが供給されている。
【００２７】
データ信号ラッチクロックＬＰのＨレベル期間においては、信号停止検出回路４８のトランジスタＴｒ１ がオン状態でトランジスタＴｒ２ がオフ状態にある。従って、この期間ではキャパシタＣ１１が充電される。データ信号ラッチクロックＬＰのＬレベル期間においては、信号停止検出回路４８のトランジスタＴｒ２ がオン状態でトランジスタＴｒ１ がオフ状態にある。従って、この期間ではキャパシタＣ１１に充電された電荷の一部がキャパシタＣ１２へ移入充電される。データ信号ラッチクロックＬＰの繰り返しパルスが発生するに伴いキャパシタＣ１２の充電電圧が増大するので、インバータＩＮＶ２ の入力電圧が閾値ＶＴＨ以下になり、時点ｔ２ でインバータＩＮＶ２ の出力ＩＮＶＯＵＴ がＨレベルとなる。時点ｔ２ 以前においてはインバータＩＮＶ２ の出力ＩＮＶＯＵＴ はＬレベルであるので、信号遅延回路４９のＤフリップ・フロップ４９ａの出力ＱはＬレベルであり、このため論理回路５０の出力Ｔ１ はＬレベルである。ここで、出力ＩＮＶＯＵＴ がＨレベルになっても、その時点ｔ２ では出力ＱはＨレベルにならない。Ｄフリップ・フロップ４９ｂ，４９ａの入力信号の遅延記憶作用でフレームスタート信号ＳＰの１フレーム周期（ＴＦ ）〜２フレーム周期（２ＴＦ ）の間は、出力ＱはＬレベルに維持されており、時点ｔ３
で論理回路５０の出力Ｔ１ がＨレベルになる。
【００２８】
走査ドライバ４６２ における信号管理制御部４７２ の信号停止検出回路４８２ の検出端子ＣＫＢ２ にはフレームスタート信号ＳＰが供給され、また信号遅延回路４９２の入力端子ＣＫＡ２ には走査ドライバ４６１ のカスケード出力端子ＤＯから到来するカスケード入力ＤＩ２ たるフレームスタート信号ＳＰが供給されている。そして走査ドライバ４６１ の論理回路５０の出力Ｔ１ は走査ドライバ４６２ の論理回路５０へカスケード接続されている。信号停止検出回路４８２ のキャパシタＣ２１はフレームスタート信号ＳＰの繰り返しパルスによって充電される。また同様に、走査ドライバ４６ｎ における信号管理制御部４７ｎ の信号停止検出回路４８ｎ の検出端子ＣＫＢｎ には交流化信号ＦＲが供給され、また信号遅延回路４９ｎの入力端子ＣＫＡｎ には走査ドライバ４６２ のカスケード出力端子ＤＯから到来するカスケード入力ＤＩｎ たるフレームスタート信号ＳＰが供給されている。そして走査ドライバ４６２ の論理回路５０の出力Ｔ２ は走査ドライバ４６ｎ の論理回路５０へカスケード接続されている。信号停止検出回路４８ｎ のキャパシタＣｎ２は交流化信号ＦＲの繰り返しパルスによって充電される。被検出信号としてのデータ信号ラッチクロックＬＰ，フレームスタート信号ＳＰ及び交流化信号ＦＲの周期やデューティー比は異なるので、各走査ドライバにおいてインバータＩＮＶ１ 〜ＩＮＶｎの比較判定時点ｔ３などを一致させるためには、キャパシタＣ１１〜Ｃｎ１，Ｃ１２〜Ｃｎ２及び放電抵抗Ｒ１ 〜Ｒｎ の値（時定数）を相互調整可能としておくことが望ましい。そのために、本実施例では図１に示すように外付けのキャパシタ及び抵抗の接続外部端子が走査ドライバに設けられている。
【００２９】
このように、ロジック電源ＶＣＣの投入時点ｔ０ から論理回路の出力Ｔ１ 〜Ｔｎ がＨレベルになる時点ｔ３ までの期間において、各走査ドライバ及び信号ドライバの強制表示ブランク制御端子ＤＦ（バー）には、Ｌレベルの出力Ｔｎ が供給されているので、液晶表示パネル２２はブランク表示状態にある。つまり、強制表示ブランク制御信号ＤＦ（バー）がＬレベルであるときには、図３に示す強制ブランク表示制御回路４６ｂ，４６ｄの制御によって走査電極駆動セル４６の選択スイッチ４６ｈのトランジスタＦ１ のみがオン状態で、走査電極には電圧Ｖ５ （０ｖ）が印加されており、液晶電極間電圧（液晶印加電圧）は０ｖである。時点ｔ０ 〜時点ｔ３ の期間は液晶駆動禁止期間に相当している。時点ｔ１ で液晶電源回路２８がパワーオンされ、液晶駆動電圧Ｖ０ 〜Ｖ５が発生し、これらの電圧は走査及び信号ドライバに供給されるが、電源立ち上げ時点においては、走査及び信号ドライバ内のシフトレジスタ等が不定状態にある。しかしながら、時点ｔ３ まで液晶表示がブランク制御されているため、液晶パネルの異常駆動を回避することができる。
【００３０】
次に、時点ｔ3 で出力Ｔn がＨレベルになると、各走査ドライバ及び信号ドライバの強制表示ブランク制御端子ＤＦ（バー）にはＨレベルの電圧が供給されるので、走査ドライバ及び信号ドライバの通常動作によって液晶表示パネル２２が交流駆動され、液晶パネル２２には表示画面が描かれる。図４に示すＢは液晶駆動期間を表す。時点ｔ1で液晶電源回路２８と走査及び信号ドライバの論理部がパワーオンし、これより遅れた時点ｔ3 で液晶表示パネル２２が駆動される。従って、電源パワーオンが同時的に発生しないので、過大な電源ラッシュ電流が抑制されている。これは、信号停止検出回路４８自体の遅延的動作に加えて、１〜２フレーム周期の遅延時間を持つ信号遅延回路４９の遅延作用が有効的に機能しているからである。
パワーオン時等の表示開始時のシーケンスという観点でみると、図４には、時点ｔ 0 でロジック電源 Vcc の投入がされ、これを検出したＭＰＵがパワーオンリセット信号を発生し（図示せず）、これに対応して時点ｔ 1 でＤＦＦ（バー）をＨレベルとし、すなわち液晶電源回路２８をオンにして液晶駆動電源電圧Ｖ 0 〜Ｖ 5 の生成を始め、所定の期間を経過した後の時点ｔ 3 でＴ 1 ，Ｔ 2 ，Ｔ 3 すなわちＤＦ（バー）をＨレベルとする、すなわち強制表示ブランク制御信号を解除して表示開始することが記載されている。このようなシーケンスを実現する手段を構成することにより、ラッシュ電流を分散し、また、液晶パネルの異常駆動を回避することができる。
【００３１】
今ここで、この液晶駆動期間Ｂにおける時点ｔ４ で、液晶モジュールコントローラ１２側から送出されていたデータ信号ラッチクロックＬＰの出力がたとえば停止したとする。データ信号ラッチクロックＬＰの出力中は走査ドライバ４６１ の信号停止検出回路４８１ の第２のキャパシタＣ１２が充分に充電されているが、そのクロックＬＰが停止すると、第２のキャパシタＣ１２へは第１のキャパシタＣ１１側から電荷が転送されて来ないばりか、第２のキャパシタＣ１２の電荷は放電抵抗Ｒ１ を介して所定の時定数で急速に放電し始め、インバータＩＮＶ２ の入力電圧が徐々に上昇する。その入力電圧がその閾値ＶＴＨを超えると、その出力電圧ＩＮＶＯＵＴ が時点ｔ５ でＬレベルとなる。この論理変化によって信号遅延回路４９１ はリセットされ、その出力ＱはＬレベルとなるので、強制表示ブランク制御信号ＤＦ（バー）はＬレベルであるのにも拘わらず、論理回路５０１ の出力Ｔ１ は時点ｔ５ でＬレベルとなる。この出力Ｔ１は走査ドライバ４６２ の論理回路５０２ へカスケード入力されているため、フレームスタート信号ＳＰが出力中でもその論理回路５０２ の出力Ｔ２ はＬレベルになる。更に、出力Ｔ２ は走査ドライバ４６ｎ の論理回路５０ｎ へカスケード入力されているため、交流化信号ＦＲが出力中でもその論理回路５０ｎ の出力Ｔｎ はＬレベルになる。この出力Ｔｎ は液晶表示モジュール部４６側での強制表示ブランク制御信号ＤＦ（バー）に相当しているので、強制表示ブランク回路４６ｂ，４６ｄを使って液晶表示パネル２２はブランク表示状態となる。つまり、図３に示す走査電極駆動セル４６の選択スイッチ４６ｈのトランジスタＦ１ のみがオン状態で、走査電極には電圧Ｖ５ （０ｖ）が給電されるので、液晶電極間電圧は０ｖに維持される。このため、データ信号ラッチクロックＬＰが何らかの原因で停止した場合でも、液晶素子は直流成分で駆動されないので、液晶劣化が未然に防止される。また、フレームスタート信号ＳＰ又は交流化信号ＦＲが何らかの原因で停止した場合も、出力Ｔｎ はＬレベルになるので、同様にして液晶劣化が未然に防止される。なお、この液晶駆動禁止期間Ａにおいてはフレームスタート信号ＳＰ及び交流化信号ＦＲが継続している限り、第２のキャパシタＣ２２及びＣｎ１は充電状態にあり、インバータＩＮＶ２ ，ＩＮＶｎ の出力はＨレベルである。
【００３２】
時点ｔ６ においてデータ信号ラッチクロックＬＰが再度出現し始めると、前述したように、第２のキャパシタＣ１２が充電され、インバータＩＮＶ１ の出力ＩＮＶＯＵＴ がＨレベルになる。出力ＩＮＶＯＵＴ がＨレベルとなった時点から１〜２のフレーム周期の後、タイマーとして機能する信号遅延回路４９１の出力Ｑが時点ｔ７ でＨレベルとなる。これによって、論理回路５０１ の出力Ｔ１ がＨレベルとなると共にこれに連動して論理回路５０２ ，５０ｎ の出力Ｔ２ ，Ｔｎ がＨレベルとなる。従って、液晶表示モジュール部２２側の強制表示ブランク制御信号ＤＦ（バー）がＨレベルに変わるため、液晶表示パネル２２は液晶駆動期間Ｂに入る。
【００３３】
最後に、時点ｔ８ で液晶表示コントローラ１２側の強制表示ブランク制御信号ＤＦＦ（バー）がＬレベルになると、論理回路５０１ の出力Ｔ１ がＬレベルに変わるので、論理回路５０２ ，５０ｎ の出力Ｔ２ ，Ｔｎ もＬレベルとなる。従って、液晶表示モジュール部２０側の強制表示ブランク制御信号ＤＦ（バー）がＬレベルとなり、液晶表示パネル２２は表示オフ期間Ｃに入る。
【００３４】
【実施例２】
図５は本発明の実施例２に関係する液晶表示装置を示すブロック図である。なお、図５において図１に示す部分と同一部分には同一参照符号を付し、その説明は省略する。
【００３５】
この実施例の液晶表示モジュール部７０の走査電極駆動回路（Ｘドライバ）７６を構成する複数の走査ドライバ７６１ 〜７６ｎ は実施例１の信号管理制御部と同様の信号管理制御部７７１ 〜７７ｎ を有しているが、図６に示すように、各信号管理制御部７７１ 〜７７ｎ には液晶駆動電圧Ｖ０ 〜Ｖ５ を生成すべき液晶電源回路２８のパワーオン／オフのタイミングを制御する電源パワーオン／オフ制御回路７８１ 〜７８ｎ が付加されている。
【００３６】
電源パワーオン／オフ制御回路７８１ 〜７８ｎ は、論理回路５０１ の入力端子Ｓ１ 〜Ｓｎ に入来する信号を反転させるインバータＩＮＶ３ と、２段接続のＤフリップ・フロップ７８ａ，７８ｂと、その出力Ｑと端子Ｐ１ 〜Ｐｎ から到来する信号との論理をとる論理回路７８ｃとから構成されている。また各信号管理制御部７７の信号遅延回路７９は、実施例１に係る信号遅延回路４９の２段接続のＤフリップ・フロップ４９ａ，４９ｂに３段目のＤフリップ・フロップ７９ｃを追加接続した構成である。
【００３７】
第１の走査ドライバ７６１ の論理回路７８ｃの入力端子Ｐ１ にはロジック側電源電圧ＶＣＣのパワーオン／オフ信号が供給されており、第２の走査ドライバ７６２ の端子Ｐ２ には第１の走査ドライバ７６１ における電源パワーオン／オフ制御回路７８１ の出力ＰＦ１がカスケード的に供給されている。また第ｎの走査ドライバ７６ｎ の端子Ｐｎ には前段たる第２の走査ドライバ７６２ における電源パワーオン／オフ制御回路７８２ の出力ＰＦ２がカスケード的に供給されている。そして、第ｎの走査ドライバ７６ｎ の電源パワーオン／オフ制御回路７８ｎ の出力ＰＦｎ は液晶電源回路２８のパワーオフ端子ＰＯＦＦ（バー）に供給されている。
【００３８】
液晶電源回路２８は従来と同様な構成で、図７に示すように、ＶＣＣ（５ｖ）電源電圧を基に昇圧した高電圧（２０〜４０ｖ）を生成する電圧変換回路２８ａと、パワーオフ端子ＰＯＦＦ（バー）に供給される電圧値の如何でオン／オフする制御用のｎｐｎ型トランジスタ２８ｂと、このトランジスタ２８ｂのオン／オフ動作に連動してオン／オフするパワースイッチのｐｎｐ型トランジスタ２８ｃと、そのコレクタと接地との間に介在する平滑コンデンサ２８ｄと、その充電電圧から液晶駆動電圧Ｖ０ 〜Ｖ５ を出力する電圧分圧回路２８ｅとを有している。
【００３９】
次に、上記実施例の動作に関し図８を参照しつつ説明する。時点ｔ0 においてパワースイッチＳＷが閉成され、液晶表示装置のロジック電源ＶCCが投入されると、実施例１と同様に、液晶モジュールコントローラ１２のパワーオンリセット端子ＲＳに数μｓ〜数ｍｓのパルス幅のリセット信号がＭＰＵ側から供給され、液晶モジュールコントローラ１２が初期化される。従って、液晶モジュールコントローラ１２からの出力信号は一般的に停止状態にある。かかる期間において、ロジック電源電圧ＶCCが第１の走査ドライバ７６1 のＡＮＤ回路たる論理回路７８ｃの一入力に供給されているが、データ信号ラッチクロックＬＰが未出現であるため、その出力ＰＦ1 はＬレベル状態にある。この結果、第２の走査ドライバ７６2 の出力ＰＦ2 もＬレベルで、更に第ｎの走査ドライバ７６n の出力ＰＦn もＬレベルであるから、液晶電源回路２８のパワーオフ端子ＰＯＦＦ（バー）はＬレベル状態に維持されている。このため、図７に示すトランジスタ２８ｂのベース電位はＬレベル（０ｖ）であるので、昇圧電圧は平滑コンデンサ２８ｄへ供給されず、従って、液晶駆動電圧Ｖ0 〜Ｖ5 は発生しない。実施例１と同様に、この初期化期間中では液晶電極間に直流成分が印加せず、液晶素子の劣化が防止されると共に、液晶パネルの異常駆動も抑制されている。
【００４０】
次に、図８に示す如く、時点ｔ１ で液晶モジュールコントローラ１２から各種信号が生成される。強制ブランク表示信号ＤＦＦ（バー）はＬレベルからＨレベルに変化し、またフレームスタート信号ＳＰ，データ信号ラッチクロックＬＰ及び交流化クロックＦＲが発生する。実施例１で説明したように、データ信号ラッチクロックＬＰの出現開始によってインバータＩＮＶ２ の出力ＩＮＶＯＵＴが時点ｔ２ でＨレベルとなる。このため、パワーオン／オフ制御回路７８ｂの出力Ｑは時点ｔ２ より１〜２フレーム周期だけ遅れた時点ｔ３でＨレベルとなるので、論理回路７８ｃの出力ＰＦ１ はＨレベルとなる。これにより第２及び第ｎの走査ドライバ７６２ ，７６ｎ の論理回路７８ｃの出力ＰＦ１ ，ＰＦは連動してＨレベルになるので、液晶電源回路２８のパワーオフ端子ＰＯＦＦ（バー）はＨレベルに付勢される。この結果、トランジスタ２８ｂがオン状態になるので、トランジスタ２８ｃのベース・エミッタ間抵抗の電圧降下によりそのトランジスタ２８ｃもオン状態となり、平滑コンデンサ２８ｄが充電され、液晶駆動電圧Ｖ０ 〜Ｖ５ が発生する。時点ｔ３ から次のフレームスタート信号ＳＰが到来する時点ｔ４ まではＤフリップ・フロップ７９ｃの出力ＱはＬレベルのままである。この実施例における信号遅延回路７９１ のＤフリップ・フロップの段数はパワーオン／オフ制御回路７８１ のそれに比して１段多いので、Ｄフリップ・フロップ７９ｃの出力ＱはＤフリップ・フロップ７８ｂのそれより１フレーム周期ＴＦ だけ遅れてＨレベルとなるからである。この結果、出力Ｔ１ ，Ｔ２ ，Ｔｎ は共にＨレベルとなるので、実施例１と同様に、液晶表示モジュール部側の強制ブランク表示信号ＤＦ（バー）はＬレベルからＨレべルに変化し、これにより液晶表示パネル２２の走査電極及び信号電極には駆動電圧Ｖ０ 〜Ｖ５ が給電され、液晶表示モードに入る。
【００４１】
例えば、液晶駆動電圧Ｖ0 〜Ｖ5 の発生と同時に液晶表示パネル２２が駆動されると、液晶表示パネル及び走査及び信号ドライバの電源部に大きな充電ラッシュ電流が惹起されてしまう。しかしながら、本実施例においては、時点ｔ3 で液晶駆動電圧Ｖ0 〜Ｖ5 が発生してから、１フレーム周期ＴF 後に液晶駆動が開始されるため、電源部の時間差付勢によりラッシュ電流が分散でき、電源ダウンの防止と電源容量の軽減を図ることができ、液晶表示パネル及びドライバ等の保護に資する。
また、パワーオン時等の表示開始のシーケンスという観点でみると、図８には、時点ｔ 0 でロジック電源 Vcc の投入がされ、これを検出したＭＰＵがパワーオンリセット信号を発生し（図示せず）、これに対応して時点ｔ 1 でＤＦＦ（バー）をＨレベルとし、時点ｔ 2 を経た後、第１の期間ＴＦを経過した後の時点ｔ 3 でＰＦ１，ＰＦ２，ＰＦｎすなわちＰＯＦＦ（バー）をＨレベルとし、すなわち液晶電源回路２８をオンにして液晶駆動電源電圧Ｖ 0 〜Ｖ 5 の生成を始め、続いて第２の期間ＴＦを経た後の時点ｔ 4 でＴ１，Ｔ２，ＴｎすなわちＤＦ（バー）をＨレベルとする、すなわち強制表示ブランク制御信号を解除して表示開始することが記載されている。このようなシーケンスを実現する手段を構成することにより、ラッシュ電流を分散し、また、液晶パネルの異常駆動を回避することができる。
更に、前述の電源制御はシステム側の開発コスト負担を軽減し、従来のシステム側とＬＣＤモジュール間の信号配線を増加させずに済む。更に、電源容量の低減をもたらすため、安価な電源の使用が可能となる。
次に、液晶駆動期間Ｂにおける時点ｔ5 で、液晶モジュールコントローラ１２側からの送出されていたデータ信号ラッチクロックＬＰの発振が停止したとすると、実施例１と同様に、インバータＩＮＶ2 の入力電圧が上昇し、その出力電圧ＩＮＶOUT が時点ｔ6 でＬレベルとなり、出力Ｔ1 ，Ｔ2 ，Ｔn もＬレベルになる。この結果、液晶表示モジュール部側での強制表示ブランク制御信号ＤＦ（バー）がＬレベルとなるので、液晶表示パネル２２はブランク表示状態となる。実施例１と同様の効果が発揮される。またインバータＩＮＶ2 の出力電圧ＩＮＶOUT がＬレベルになると、出力ＰＦ1 ，ＰＦ2 ，ＰＦn も同時にＬレベルとなり、液晶電源回路２８のパワーオフ端子ＰＯＦＦ（バー）がＬレベルに変化して、液晶駆動電圧Ｖ0 〜Ｖ5 の発生が停止する。
【００４２】
時点ｔ７ においてデータ信号ラッチクロックＬＰが再度出現し始めると、実施例１と同様に、インバータＩＮＶ２ の出力電圧ＩＮＶＯＵＴ が時点ｔ８ でＨレベルとなり、また前述したように、この時点ｔ８ から１〜２フレーム周期後の時点ｔ９ で出力ＰＦ１ ，ＰＦ２ ，ＰＦｎ もＨレベルとなる。この結果、液晶電源回路２８のパワーオフ端子ＰＯＦＦ（バー）がＨレベルに変化するので、液晶駆動電圧Ｖ０ 〜Ｖ５ が発生し、これらがドライバ側に印加する。そして、前述したように、出力Ｔ１ ，Ｔ２ ，Ｔｎ は時点ｔ９ から１フレーム周期ＴＦ だけ遅れた時点ｔ１０でＨレベルとなり、液晶表示パネル２２の走査電極及び信号電極には液晶駆動電圧Ｖ０ 〜Ｖ５ が給電され、液晶表示モードが再開される。
【００４３】
時点ｔ１１で液晶表示コントローラ１２側の強制表示ブランク制御信号ＤＦＦ（バー）がＬレベルになると、出力Ｔ１ ，Ｔ２ ，Ｔｎ もＬレベルとなるので、液晶表示モジュール部７０側の強制表示ブランク制御信号ＤＦ（バー）もＬレベルとなり、液晶表示パネル２２は表示オフ期間Ｃに入る。この時点ｔ１１から１〜２フレーム周期後の時点ｔ１２でパワーオン／オフ制御回路７８１ のＤフリップ・フロップ７８ｂの出力ＱがＬレベルに変化し、出力ＰＦ１ ，ＰＦ２，ＰＦｎ もＬレベルとなる。この結果、液晶電源回路２８のパワーオフ端子ＰＯＦＦ（バー）もＬレベルになるので、液晶駆動電圧Ｖ０ 〜Ｖ５ の発生が停止する。このように、液晶表示コントローラ１２側の強制表示ブランク制御信号ＤＦＦ（バー）がＬレベルになると、液晶駆動が停止した後、一定期間の経過後にドライバへの液晶電圧の印加がなくなる。このようなパワーオフ時のシーケンスによって、ロジック電源ＶＣＣや液晶駆動電源Ｖ０ 〜Ｖ５ の電位関係が維持され、ドライバ内の寄生バイポーラ電流や貫通電流等が抑制され、液晶表示パネル及びドライバの保護を図ることができる。
【００４４】
本実施例においては、液晶モジュール側にクロックが供給された後に液晶電源回路２８のパワーがオンとなり、またクロックの出力停止によって液晶電源回路２８のパワーもオフとなる。このような電源付勢のオートシーケンスによって、ラッシュ電流が分散的ないし時間差的になるので、上述と同様に、液晶表示モジュールを構成する液晶パネル，ドライバや液晶電源回路の保護を図ることができる。
更に、表示オンシーケンスの開始を指示する信号ＤＦＦ（バー）が供給された後に、液晶電源回路２８のパワーをオンとし、続いて強制表示ブランク制御信号を解除して表示開始している。このようなシーケンスを実現する手段を構成することにより、ラッシュ電流を分散し、液晶パネルの異常駆動を回避することができる。
【００４５】
なお、上記各実施例においては、信号管理制御部が走査ドライバＬＳＩに作り込まれいるが、これは信号ドライバＬＳＩに比して入出力信号線の本数が少ないことや表示額縁領域が広いので、信号管理制御部を搭載する回路基体の面積余裕が大きいからである。また本実施例では単純マトリクス液晶パネルの表示装置について説明したが、本発明はこれに限らず、アクティブ・マトリクス型液晶表示装置に対しても適用することができる。かかる場合には、ゲートドライバＬＳＩ側に信号管理制御部を作り込むことが好ましい。その場合、クロックの停止時においてはすべてのゲートがオンするようにゲートドライバＬＳＩを制御し、データ側でコモン側と同電位を出力するようにソースドライバが制御され、総ての画素電界が無印加状態になるように設定される。更に、本発明は、ディスプレイのみならず液晶光演算装置のように、広く液晶装置を用いた電子装置やプラズマ・ディスプレイのように、直流駆動により表示品質は劣化してしまう表示装置に適用可能である。
【００４６】
上記各実施例においては、液晶モジュールコントローラ１２側からの供給される信号の異常を検出する手段と、その信号の異常状態を未然又は事後的に除去する手段とが液晶モジュール側に設けられているが、これらの手段の一部構成要素を液晶モジュール側に設け、残る構成要素はシステム（コントローラ）側に設けた分担構成を採用しても良い。例えば、液晶パネルの直流ドライブを引き起こす可能性のある複数の信号（ＳＰ，ＬＰ，ＦＲ）は、周波数，パルスデューティーがそれぞれ異なるので、それらの信号を反一致ゲート（Exclusive ＯＲゲート）を用いて単一のコンポジット信号に変換し、これをシステム側に送り返して判定回路で異常状態を監視し、その出力で異常状態を除去すると共に、ＬＣＤモジュール側とは別の表示体を用いてインジケータ表示を行うような構成を採用できる。また図１に示す実施例の走査ドライバ４６ｎ の端子Ｔｎ の出力をシステム側に戻し、ロジック系及び液晶系の電源を一定の手順（シーケンス）でオン／オフ制御する方式も採用できる。
【００４７】
また、液晶パネルを劣化させる別の原因としては、図７に示す液晶電源回路２８における分圧回路２８ｅの異常による液晶駆動電圧Ｖ０ 〜Ｖ５ の電圧値シフトや特定ドライバの出力不良などで液晶パネルが実効的な直流成分により駆動されて劣化することが考えられる。これらの異常も電源電流や電源電圧の変動として検出可能であるから、上述の異常除去手段により異常状態を除去することができる。
【００４８】
【発明の効果】
以上のように、本発明の表示制御装置及び表示装置は、表示オンシーケンスの開始を指示する信号が供給された後に、液晶電源回路２８のパワーをオンとし、続いて強制表示ブランク制御信号を解除して表示開始している。このようなシーケンスを実現する手段を構成することにより、ラッシュ電流を分散し、液晶パネルの異常駆動を回避することができる。
本発明は液晶表示装置は勿論のこと、プラズマディスプレイ装置等にも適用できる。
【図面の簡単な説明】
【図１】本発明の実施例１に係る液晶表示装置の全体構成を示すブロック図である。
【図２】同実施例における各走査ドライバの信号管理制御部の構成とドライバ間の接続関係を示す回路図である。
【図３】同実施例における走査ドライバの走査電極駆動セルを示す回路図である。
【図４】同実施例の動作を説明するための液晶表示モジュール部における各種信号の関係を示すタイミングチャート図である。
【図５】本発明の実施例２に係る液晶表示装置の全体構成を示すブロック図である。
【図６】同実施例における各走査ドライバの信号管理制御部の構成とドライバ間の接続関係を示す回路図である。
【図７】同実施例における液晶電源回路の構成を示す回路図である。
【図８】同実施例の動作を説明するための液晶表示モジュール部における各種信号の関係を示すタイミングチャート図である。
【図９】従来の液晶表示装置の構成を示すブロック図である。
【符号の説明】
１０・・・液晶表示制御部
１２，４０，７０・・・液晶モジュール・コントローラ
２０・・・フラット状の液晶表示モジュール部
２２・・・液晶表示パネル（マトリクス液晶表示素子）
２４１ 〜２４ｍ ・・・信号電極ドライバ半導体集積回路
２４・・・信号電極駆動回路（Ｘドライバ）
２６，４６，７６・・・走査電極駆動回路（Ｙドライバ）
２６１ 〜２６ｎ ，４６１ 〜４６ｎ ，７６１ 〜７６ｎ ・・・走査電極ドライバ半導体集積回路
２８・・・液晶電源回路
２８ａ・・・電圧変換回路
２８ｂ・・・ｎｐｎ型トランジスタ
２８ｃ・・・ｐｎｐ型トランジスタ
２８ｄ・・・平滑コンデンサ
２８ｅ・・・電圧分圧回路
３０・・・ケーブル
４６１１，４６１２・・・走査電極駆動セル
４６ａ，４９ａ，４９ｂ，７８ａ，７８ｂ，７９ｃ・・・Ｄ型フリップ・フロップ
４６ｂ・・・行単位強制ブランク表示制御回路
４６ｃ・・・行単位電圧レベルシフト回路
４６ｄ・・・総行強制ブランク表示制御回路
４６ｅ・・・電圧レベルシフト回路
４６ｆ・・・正逆２相クロック生成回路
４６ｇ・・・選択制御信号生成回路
４６ｈ・・・選択スイッチ
４７，４７１ 〜４７ｎ ，７７１ 〜７７ｎ ・・・信号管理制御部
４８・・・信号停止検出回路
４９，７９・・・信号遅延回路
５０・・・論理回路
５１・・・シーケンス処理回路
７８１ 〜７８ｎ ・・・電源パワーオン／オフ制御回路
７８ｃ・・・論理回路
Ｔｒ１ ・・・第１のＮ型ＭＯＳトランジスタ
Ｔｒ２ ・・・第２のＮ型ＭＯＳトランジスタ
ＩＮＶ１，ＩＮＶ２ ，ＩＮＶ３ ・・・インバータ
Ｃ１１・・・第１のキャパシタ
Ｃ１２・・・第２のキャパシタ
Ｒ１ ・・・放電抵抗
ＡＮＤ・・・アンド回路
ＣＫＢ１〜ＣＫＢｎ・・・端子
Ｓ１ 〜Ｓｎ ・・・信号停止検出制御端子
Ｔ１ 〜Ｔｎ ・・・信号停止検出端子
Ｖ０ 〜Ｖ５ ・・・液晶駆動電圧（基準電圧）
Ｄ０〜Ｄ７・・・データ信号
ＸＳＣＬ・・・画素クロック（シフトクロックパルス）
ＹＳＣＬ・・・走査線同期信号
ＬＰ・・・データ信号ラッチクロック
ＦＲ・・・交流化クロック
ＤＦ（バー）・・・ディスプレイ・オフ信号（強制ブランク表示信号）
ＳＰ・・・走査スタートパルス（フレームスタート信号）
ＰＯＦＦ（バー）・・・パワーオフ端子
Claims (5)
- フラット表示体を制御する表示制御装置であって、
供給されるロジック電源によって動作する表示コントローラであって、ロジック電源が投入された際には強制ブランク表示信号を能動状態に保持し、該ロジック電源が投入されてから第 1 の遅延時間経過した後には前記強制ブランク表示信号を非能動状態として出力する前記表示コントローラと、
前記ロジック電源が投入された際には、前記強制ブランク表示信号が能動状態であることを受けて前記フラット表示体をブランク表示状態とし、
前記強制ブランク表示信号が能動状態から非能動状態になったことを受けてから第２の遅延時間経過後には、電源出力生成開始を指示する表示電源制御信号を表示体電源回路に出力し、
前記表示電源制御信号を出力した後から第３の遅延時間経過後には、ブランク表示状態を解除し、前記表示体電源回路から供給される所定の電位を選択して前記フラット表示体に出力する表示体駆動回路と、
を有することを特徴とする前記表示制御装置。 - 請求項１に記載の表示制御装置において、前記フラット表示体は液晶表示パネルであることを特徴とする前記表示制御装置。
- 請求項１に記載の表示制御装置において、前記フラット表示体はプラズマ表示パネルであることを特徴とする前記表示制御装置。
- 請求項１乃至３いずれかに記載の表示制御装置において、前記表示制御装置は半導体集積回路であることを特徴とする前記表示制御装置。
- 請求項１乃至４いずれかに記載の表示制御装置と、前記フラット表示体を有する表示装置。
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