JP3666877B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法 Download PDFInfo
- Publication number
- JP3666877B2 JP3666877B2 JP53333997A JP53333997A JP3666877B2 JP 3666877 B2 JP3666877 B2 JP 3666877B2 JP 53333997 A JP53333997 A JP 53333997A JP 53333997 A JP53333997 A JP 53333997A JP 3666877 B2 JP3666877 B2 JP 3666877B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- metal layer
- layer
- capacitor
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 56
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 239000003990 capacitor Substances 0.000 claims description 104
- 229910052751 metal Inorganic materials 0.000 claims description 53
- 239000002184 metal Substances 0.000 claims description 53
- 238000005530 etching Methods 0.000 claims description 52
- 238000000034 method Methods 0.000 claims description 42
- 125000006850 spacer group Chemical group 0.000 claims description 35
- 239000000463 material Substances 0.000 claims description 33
- 238000000151 deposition Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 14
- 230000004888 barrier function Effects 0.000 claims description 12
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 8
- 229910052741 iridium Inorganic materials 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- 230000010287 polarization Effects 0.000 claims description 5
- 229910019899 RuO Inorganic materials 0.000 claims description 2
- -1 Si 3 N 4 Inorganic materials 0.000 claims description 2
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 51
- 238000001312 dry etching Methods 0.000 description 39
- 230000015654 memory Effects 0.000 description 27
- 239000007772 electrode material Substances 0.000 description 20
- 239000007789 gas Substances 0.000 description 19
- 230000002093 peripheral effect Effects 0.000 description 17
- 230000001681 protective effect Effects 0.000 description 15
- 238000004544 sputter deposition Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000004140 cleaning Methods 0.000 description 8
- 239000012212 insulator Substances 0.000 description 8
- 230000008021 deposition Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 229910052707 ruthenium Inorganic materials 0.000 description 5
- 229910052718 tin Inorganic materials 0.000 description 5
- 125000004429 atom Chemical group 0.000 description 4
- 239000007795 chemical reaction product Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 2
- 239000010953 base metal Substances 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000005621 ferroelectricity Effects 0.000 description 2
- 239000012530 fluid Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229910052703 rhodium Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910008812 WSi Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052794 bromium Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- XUAIYERAFHFMGZ-UHFFFAOYSA-N isoindolo[4,5-h]quinazoline-6,8-dione Chemical compound C1=C2C=NC=C2C2=CC=C3C(=O)NC(=O)N=C3C2=C1 XUAIYERAFHFMGZ-UHFFFAOYSA-N 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
技術分野
本発明は半導体記憶装置およびその製造方法に関し、特に大規模集積メモリーに好適なダイナミックランダムアクセスメモリー（ＤＲＡＭ）または分極反転型不揮発性メモリーに関する。
背景技術
大規模集積メモリーに好適な小面積かつ大容量のキャパシタを得るためには、キャパシタ絶縁膜としてTa2O5やBSTのような高誘電体絶縁膜を用いることが有効である。キャパシタ絶縁膜としてPZTのような強誘電体絶縁膜を用いれば、自発分極を利用した不揮発性メモリーが得られる。強誘電体物質には、比誘電率が数百から数千と極めて大きなものがあるので、ダイナミックランダムアクセスメモリーのキャパシタ絶縁膜としても有効である。
高誘電体絶縁膜や強誘電体絶縁膜をキャパシタ絶縁膜として用いる場合には、電極材料の選択が重要になる。なぜならば、絶縁膜の形成時に電極材料が酸化されて低誘電率の絶縁物ができると、キャパシタの容量が小さくなってしまうからである。
そこで、電極材料としては酸化されにくいものか、酸化物が導電体になる材料が選択されてきた。酸化されにくいものとしてはPt，Os，Auなどがあり、一般的にはPtが用いられている。酸化物が導電体になる材料にはRuO2，IrO2があり、電極材料としてRu，RuO2，Ir，IrO2などが用いられている。
これらの絶縁膜・電極材料を用いたキャパシタ構造として、第２６図に示したような構造が1994年IEDM（International ELECTRON DEVICES Meeting）Technical Digest，Ｐ.843-Ｐ.846に報告されている。この構造は、複数のマスクが必要であることと、キャパシタ全体の面積に対して実効的な面積が小さい。
また、第２７図に示したような、上部電極・絶縁膜・下部電極を１回のリソグラフィー工程で加工する技術が、Mat．Res．Soc．Symp．Proc．Vol．310（1993）Ｐ.127-Ｐ.133、特開平05-299601号公報そして特開平6-342774号公報に開示されている。
また、Ptエッチング方法として、Tiマスクを用いてPt再付着を抑えてエッチングする技術が特開平5-89662号公報に開示されている。
さらに、上部電極と下部電極の面積を変えるか、もしくは強誘電体絶縁膜の端部を斜めに加工することにより、分極反転に伴う膜厚変化のひずみを解消する技術が特開平4-159679号公報に開示されている。
そしてさらに、下部電極と強誘電体絶縁膜をエッチングした後、サイドウオールを形成し、その後に上部電極を形成することにより、マスクの合わせマージンを増やし、電極間のショートを防ぐ技術が、特開平6-132482号公報に開示されている。
ところで、第２７図に示した構造をドライエッチ加工を行なう場合に、以下の問題点があることが本願発明者等によって認識された。
第２８図に示すように、電極材料を主成分とする側壁付着膜113がマスク112，上部金属電極111，キャパシタ絶縁膜109，下部金属電極108の側壁に付着するという問題があった。
これは電極材料として酸化されにくいPt等を用いたときに顕著である。酸化されにくいということは化学反応により揮発性の物質に変えることが困難であるということであり、電極材料は主として物理スパッタによりエッチングされる。このスパッタされた電極材料が、側壁に付着するわけである。酸化物が導電体となるRuO2やIrO2でも、エッチング反応生成物の揮発性が低いため、やはり側壁付着膜113を形成する。
この側壁付着膜113はキャパシタがショートする原因となるので除去する必要があるが、例えば、酸などを用いたwet洗浄では、キャパシタ絶縁膜が劣化してしまうという問題があった。
次に、上述のような問題点の解決策として、本発明に先立って提案された技術を以下に述べる。
提案された技術は、ドライエッチングにおけるエッチ速度が、イオンの入射角度により異なることを利用することにより、電極材料の側壁付着物をドライエッチング中にセルフクリーニングすることにより除去するというものである。
このセルフクリーニングの原理を第２９図に示す。エッチ速度は角度θに依存する。これをR（θ）とする。底面ではθ＝０なので、電極材料の底面でのエッチ速度をR(0)とする。エッチングされた電極材料のうちの割合αがパターン側壁に付着するとすると、その付着速度はαR(0)である。パターンのテーパー角がθとすると、側壁での付着膜のエッチ速度はR（θ）である。ここでセルフクリーニングよりクリーンな側壁を得るためには、付着膜の垂直方向の厚みαR(0)/cosθ以上に側壁でのエッチ速度R（θ）が速いことが必要である。すなわちαR(0)/cosθ≦R（θ）が、クリーン側壁を得るための条件である。この条件式を変形すると、R（θ）cosθ/R(0)≧αとなり、左辺は文献値から計算できる値であり、右辺は実験から求めることができる値である。これらの計算値および実験値を第３０図に示す。実験値から求めたα＝0.3を用いると、テーパー角が75度以下のときには、セルフクリーニングにより側壁付着膜のないドライエッチングが可能であることがわかる。すなわち、マスクおよびキャパシタのテーパー角を75度以下にすれば、側壁付着物の問題を解決できるわけである。
以上の知見を基に改善されたキャパシタ構造を第３１図に示す。第３１図に示された半導体記憶装置は、半導体メモリーのキャパシタまで形成した段階の要部断面図である。
第３１図において、半導体基板101にまず素子分離領域102を形成する。次に、ゲート電極104と拡散層105によるMOSトランジスタを形成する。次に層間絶縁膜105で平坦化した後、プラグ106をCVDとドライエッチとを用いて層間絶縁膜105のスルーホール内に形成する。このプラグ上にバリア層107，下部金属電極108，キャパシタ絶縁膜109，上部金属電極111を、各層の堆積とマスク112によるドライエッチングにより形成する。ここでマスク112はあらかじめテーパー角75度以下のテーパー形状としておき、Ar物理スパッタをベースとしたドライエッチング加工で、キャパシタのテーパー角も75度以下に形成できる。このようにして側壁付着膜のないキャパシタを形成することができる。完成されたキャパシタはテーパー形状であるために、キャパシタの各層の膜厚によってはキャパシタの底面積が大きくなることにより集積度に限界があるが、実用上は問題はない。
しかし、ギガビット世代のＤＲＡＭの如き半導体メモリーにおいては、大容量化に伴ってセル面積を縮小させ、集積度を向上させることが大きな課題である。
したがって、本発明の代表的な目的は、上記課題を克服することにあり、高集積及び高信頼度の半導体記憶装置を提供することにある。
本発明の他の代表的な目的は、上述した半導体記憶装置を比較的簡単なプロセスにより実現することのできる製造方法を提供することにある。
発明の開示
本発明の代表的な形態による半導体記憶装置によれば、半導体基体主面上に下部電極と、絶縁膜と、上部電極とから構成される積層型キャパシタを有し、このキャパシタに電荷を蓄積するか、もしくは絶縁膜の分極反転により電気信号を記憶する機能を有した半導体記憶装置において、前記キャパシタの側部にサイドウオールスペーサーを有し、前記上部電極が前記サイドウオールスペーサーの内側に位置されている。このことによって、下部電極の側部と上部電極の側部とが確実に電気的に分離されて両電極間のショートの無い、特に高集積化に適した半導体記憶装置となる。
本発明の代表的な形態による積層型キャパシタを有する半導体記憶装置の製造方法によれば、上部電極のドライエッチ加工した後、下部電極のドライエッチ加工に先立って、サイドウオールスペーサーを形成することを特徴としている。このことによって、サイドウオールスペーサーのテーパー部分はドライエッチング中のセルフクリーニングにより、側壁付着物が付着しないため、ショートのない加工が可能になり、高信頼度で、かつ高集積化を図った半導体記憶装置が得られる。
【図面の簡単な説明】
第１図は、本発明の第１の実施例である半導体記憶装置の要部断面図。
第２図は、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第３図は、第２図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第４図は、第３図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第５図は、第４図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第６図は、第５図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第７図は、第６図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第８図は、第７図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第９図は、第８図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第１０図は、第９図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第１１図は、第１０図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第１２図は、第１１図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第１３図は、第１２図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第１４図は、第１３図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第１５図は、本発明の第２の実施例の半導体記憶装置を示す要部断面図。
第１６図は、本発明の第３の実施例の半導体記憶装置を示す要部断面図。
第１７図は、本発明の第４の実施例の半導体記憶装置を示す要部断面図。
第１８図は、本発明の第５の実施例である半導体記憶装置の製造工程を示す要部断面図。
第１９図は、第１８図に続く、本発明の第５の一実施例の半導体記憶装置の製造工程を示す要部断面図。
第２０図は、第１９図に続く、本発明の第６の一実施例の半導体記憶装置の製造工程を示す要部断面図。
第２１図は、第６の実施例であり、特に第１の実施例を応用したメモリセル・レイアウトを示す平面図。
第２２図は、第２１図に示すＡ−Ａ’切断断面図。
第２３図は、第７の実施例であり、特に第１の実施例を応用した他のメモリセル・レイアウトを示す平面図。
第２４図は、第８の実施例であり、特に第１の実施例を応用した他のメモリセル・レイアウトを示す平面図。
第２５図は、第２４図に示すＡ−Ａ’切断断面図。
第２６図は、従来知られているメモリセルの要部断面図。
第２７図は、従来知られている他のメモリセルの要部断面図。
第２８図は、第２７図に示したメモリセルの製造方法における問題点を説明する要部断面図。
第２９図は、本発明の手段である、クリーン側壁条件の求め方の説明図。
第３０図は、本発明の手段である、クリーン側壁条件の範囲を示すグラフ。
第３１図は、先に提案されたキャパシタの要部断面図。
発明を実施するための最良の形態
本発明をより詳細に説述するために、添付の図面を参照してこれを説明する。
（実施例１）
本発明の第１の実施例を、第１図を参照して説明する。
第１図は、キャパシタまで形成した段階の半導体記憶装置（以下、半導体メモリーという）の要部断面図である。この半導体メモリーの製造過程を簡単に述べると以下のとおりである。
基板101にまず素子分離領域102を形成する。次に、ゲート電極104と半導体領域（拡散層）103によるＭＩＳＦＥＴ（絶縁ゲート電界効果型トランジスタ）を形成する。
次に、層間絶縁膜105で平坦化した後、プラグ106をCVDとドライエッチとを用いて形成する。このプラグ106上にバリア層107，下部金属電極108，キャパシタ絶縁膜109，上部金属電極111を、各層の堆積と同一マスクを用いたドライエッチングにより形成する。このプラグ106上にバリア層107，下部金属電極108，キャパシタ絶縁膜109，上部金属電極111を、各層の堆積と同一マスクを用いたドライエッチングにより形成する。
本実施例では、上部電極111とキャパシタ絶縁膜109をエッチングした後に、サイドウオールスペーサー114を形成し、その後に下部金属電極108とバリア層107をエッチングして、キャパシタを形成する。サイドウオールスペーサー114の部分にテーパー角（θ）がつくので、付着した電極材料はこの部分でセルフクリーニングにより除去されるため、側壁付着膜のないキャパシタを形成することができる。
本実施例から明らかなように、完成された積層型キャパシタは、上部電極111の側部はサイドウオールスペーサー114に覆われている。すなわち、上部電極111がサイドウオールスペーサー114の内側に位置される。
上記キャパシタの形成方法を、第２図から第１４図に示す製造過程を示す要部断面図に基づいて具体的に説明する。
まず、第２図に示すように、半導体基体（例えばＰ型Ｓｉ基板またはＰ型ウエル領域）101に素子分離領域102を形成する。この素子分離領域102は、具体的には、ＬＯＣＯＳ（Local Oxidation of Silicon）技術により半導体基体101の主面に選択的に形成された酸化膜より成る。次に、ゲート電極104と拡散層103によるＭＩＳＦＥＴを形成する。なお、ゲート電極104下のゲート酸化膜は、第２図では省略されているが、ゲート電極形成に先立って所定の厚さに形成される。
次に、層間絶縁膜、例えばＳＯＧ（Spin On Glass）膜105を被覆そしてリフロー処理により平坦化した後、この層間絶縁膜105にスルーホールを設ける。そして、W（タングステン）プラグ106はCVD技術とドライエッチによるエッチバックとを用いて層間絶縁膜105に設けられたそのスルーホール内を埋めるように形成される。プラグ106上にキャパシタが形成される。すなわち、プラグ106上にバリア層107，下部金属層115，絶縁膜層116，上部金属層117，ハードマスク層118，レジストマスク119を順次形成する。下部金属層と上部金属層としてPtを使う場合には、ハードマスク層118にはWを用いると、Arプラズマを用いたエッチングでPt/W選択比が２以上得られる。ハードマスク層118にはSiO2やSi2N3やAl2O3などの絶縁物を用いてもよいし、AlやCuなどの金属を用いてもよい。また、バリア層107としては、TiNが好ましい。絶縁膜層116としては、Ta2O5やBSTなどの高誘電体や、PZTやPLZTなどの強誘電体のほか、SiO2やSi2N3などの誘電体を用いる場合にも、電極材料がエッチングで側壁付着物を作る場合には効果がある。
次に、第３図に示すように、ハードマスク120を形成する。このハードマスク120は75度以下のテーパー角を有するように加工する。テーパー加工法としては、ハードマスクとして金属を用いる場合にはドライエッチングでサイドエッチングが入る条件で加工すればテーパー加工ができるし、wetエッチングで加工してもよい。またハードマスクとして絶縁物を使う場合には、堆積とドライエッチングを交互に行なうタイムモジュレーションドライエッチングによっても、wetエッチングでも加工できる。例えば、Wをハードマスクに使うときには、SF6プラズマを用いたドライエッチングで基板（半導体基体）の温度を室温付近でエッチングすれば、サイドエッチングによるテーパー加工が可能であり、基板温度によるサイドエッチング量の制御とバイアスによるイオンエネルギーの制御により、そのテーパー角を制御することができる。
次に、第４図に示すようにハードマスク120上のレジストマスクを、アッシング工程で除去する。
次に第５図に示すように、上部金属層（117）をドライエッチングして上部金属電極111を形成する。上部金属層としてPtを用いる場合には、例えば平行平板型のドライエッチング装置を用いて、Arガスを圧力10 mTorr，RF 500 Wの条件でスパッタエッチすると、エッチ速度20 nm/minでエッチングできる。ハードマスク120としてWを用いる場合、この条件での対マスク選択比として３が得られる。電極材料としてPtやOsやPdやAuなどの酸化されにくい材料を用いる場合でも、RuやIrやRuO2やIrO2などの酸化物が導電性を示す材料を用いる場合でも、Ar等の希ガスプラズマを用いた物理スパッタでドライエッチングしてもよいし、FやClやBrなどを含んだハロゲン系ガスによるドライエッチングでもよい。PtでArガスプラズマを用いた物理スパッタによるドライエッチングでも、ハードマスク120に75度以下のテーパー角がついていれば、ドライエッチング中のセルフクリーニングによりハードマスク120の側壁に側壁付着物のないドライエッチングができる。
次に、第６図に示すように、エッチングによりキャパシタ絶縁膜109を加工する。このエッチングには、Arプラズマなどによるスパッタを用いると、下部金属層115との選択比が低いために、エッチング終了時に下地金属層115が削れて側壁付着膜をキャパシタ絶縁膜109の側壁に形成することもあるという欠点があるが、エッチング速度の面内分布を均一に制御すれば実用上の問題はない。またCl2やCF4やSF6などのハロゲンを含むガスやその混合ガスや希ガスとの混合ガスなどを用いれば、下部金属層との選択比が高くなり、下地金属層115の削れはさらに起きにくくなる。また、後の実施例で説明するように、キャパシタ絶縁膜109のエッチングが終了する前に、次の工程に進んでもよい。キャパシタ絶縁膜としてPZTを用いる場合には、例えばエッチングガスとしてArとCF4ガスを１：１に混合したガスを用いて、平行平板型のエッチング装置でRF 500 W，圧力10 mTorrで、PZTエッチ速度が40 nm/minでエッチングできる。ハードマスク120としてWを用いる場合、この条件での対マスク選択比は４が得られる。下部金属層としてPtを用いる場合、このエッチング条件での対下部金属選択比は３が得られる。
次に、第７図に示すように、CVD法により絶縁膜層121を堆積する。具体的には、絶縁膜層121はSiO2膜である。そして、第８図に示すようにエッチバックすることによりサイドウオールスペーサー114を形成する。絶縁膜層121の材質は、SiO2の他にSi3N4，Al2O3，TiO2，Ta2O5などのような、CVDによる堆積が可能なものが選択される。
次に、第９図に示すように、下部金属層（115）をエッチングして下部金属電極108を形成する。この時、パターン垂直部分には側壁付着膜113が付着するが、ハードマスク120とサイドウオールスペーサー114の側壁には、テーパー角がついているために側壁付着膜は付着しない。例えばサイドウオールスペーサー114にSiO2を用いて下部金属層としてPtを用いる場合、Arガスプラズマによるスパッタでは、Pt/SiO2エッチ速度比は１程度であるので、下部Ptエッチング中にサイドウオールスペーサー114もエッチングされていく。この下部Ptエッチング時にサイドウオールスペーサー114がハードマスク120の高さ分だけエッチングされれば、第９図に示すような、サイドウオールスペーサー114が上部金属電極111とキャパシタ絶縁膜109の横だけに形成されるような加工ができる。このような加工は、第８図のサイドウオールスペーサー形成時のハードマスクの高さを制御する（これはハードマスク層の堆積膜厚で制御できる）ことや、CF4ガスなどの添加によるPt/SiO2エッチ速度比を制御することにより形成できる。この加工をするための条件や膜厚は、下部電極の材料とサイドウオールスペーサーの材料とエッチングガスやエッチング装置により異なるが、ハードマスク層の厚さとエッチ速度比の制御により加工できることには変わりない。
側壁付着膜113は、サイドウオールスペーサー114があるのでショートなどの問題は起こさないので、除去しなくてもいいが、プロセスの信頼性を高め、製品の特性ばらつきをおさえるためには除去することが望ましい。そこで本実施例では、第１０図に示すように、ウエット処理により側壁付着膜を取り除いた。処理法としてはPT付着物の場合には王水が有効であり、その他の物質の場合には、その種類に応じた溶液処理を行なえばよい。また、ダウンフロープラズマ処理やベイパー処理なども、下部金属材料の種類によっては有効である。本実施例のようにPtを用いる場合には王水が有効であり、ハードマスクとしてWのような金属材料を用いる場合には、同時にハードマスクも除去される。
次に、第１１図に示すように、バリア層107をエッチングする。このエッチングと前記側壁付着膜除去の順序は入れ替えてもよい。
次に、第１２図に示すように、絶縁膜層122を堆積させる。この堆積膜としてBPSGやSOGなどのリフロー膜を使えば、以下に続く配線工程に必要な平坦な表面がこの時点で形成できる。エッチバック技術やCMP（Chemical Mechanical Polishing）技術等を用いれば平坦な表面が作れるので、スパッタ絶縁膜やCVD絶縁膜などを用いてもよい。
次に、第１３図に示すように、エッチングもしくはCMPを用いて、上部金属電極111が露出するまで、絶縁膜層122を加工する。
次に、第１４図に示すように、プレート電極123を形成する。このプレート電極123は、必要に応じて配線加工する。さらに必要な配線加工をすることにより、ＤＲＡＭデバイスが形成される。
以上で説明した製造方法を用いることにより、電極材料としてエッチング反応生成物の揮発性が低い材料を用いても、側壁付着膜によるショートがない積層型キャパシタを形成することが可能であり、このような電極材料により高誘電体・強誘電体絶縁物の特性を劣化させることなく高集積かつ高信頼度を有する半導体メモリを形成することができる。
（実施例２）
本発明の第２の実施例を、第１５図を用いて説明する。
第１５図に示したように、上部金属電極111のエッチング加工の直後にサイドウオールスペーサー114を形成して、その後にキャパシタ絶縁膜109，下部金属電極108のエッチング加工をしても、側壁付着膜113による上部金属電極111と下部金属電極108のショートを防ぐことができる。この例の場合ではキャパシタ絶縁膜109が側壁付着膜113に触れているために、wet処理により側壁付着膜113を除去しようとするとキャパシタ絶縁膜109の電気特性が劣化する場合もあるため、側壁付着膜113を残したままメモリーを形成する。側壁付着膜113を、電気特性を劣化させることなく取り除くことができる場合には、その処理を行なってもよい。
本実施例によれば、キャパシタ絶縁膜109と下部金属電極108の大きさが略同一であり、かつ上部金属電極111の下辺の長さがその絶縁膜109の上辺の長さよりも短いことを特徴としている。すなわち、第１５図において、Ｌｅ＜Ｌｉの関係にある。
（実施例３）
本発明の第３の実施例を、第１６図を用いて説明する。
第１６図に示したように、キャパシタ絶縁膜109のエッチング処理の途中でサイドウオールスペーサー114を形成する。実施例３で説明した方法では、エッチングの面内均一性が悪い場合には、キャパシタ絶縁膜109のエッチング終了時に下地金属膜が削れて、サイドウオールスペーサーを形成する前に上部金属電極と下部金属層との間で側壁付着膜によりショートしてしまうことがある。
本実施例によれば、絶縁膜109の上辺の長さがその絶縁物109の下辺の長さよりも短いことを特徴としている。すなわち、第１６図において、Ｌｂｉ＞Ｌｕｉの関係にある。
本実施例の構造にすることにより、このショートの問題を防ぐことができる。
（実施例４）
本発明の第４の実施例を、第１７図を用いて説明する。
第１７図は、実施例１で説明した方法から、側壁付着膜113の除去工程を省いた方法により、形成された構造である。側壁付着膜113がPtなどの安定なものである場合には、除去しなくてもよいので、工程を省略することにより、安価に製造することができる。
（実施例５）
本発明の第５の実施例を、第１８図から第２０図を用いて説明する。
本実施例は、実施例１の方法から、いくつかの工程を省略したものである。その省略した工程は、キャパシタをエッチングにより形成した後に、リフロー膜やCMPで平坦にする工程である。
第１８図に示した半導体メモリーは、以下の工程で形成する。
半導体基体101上に素子分離領域102を形成し、ゲート電極（本図中では省略）と拡散層103を形成する。その後層間絶縁膜105，プラグ106を形成してから、上部金属電極111，キャパシタ絶縁膜109，サイドウオールスペーサー114，下部金属電極108を膜堆積とエッチング工程を用いて形成し、側壁付着膜除去工程を行なってからバリア層107のエッチングをしてキャパシタを形成する。ここまでは、実施例１で説明した方法と同じである。
その後、CVD絶縁膜層121を堆積させる。堆積膜厚は、図に示すように、隣り合ったキャパシタの間隔の1/2以上の膜厚を堆積させる。絶縁膜層の材料は、実施例３で述べたような材料を用いればよい。次に第１９図に示すように、CVD絶縁膜層をエッチバックすることにより、キャパシタ分離部124を形成する。キャパシタ間隔の1/2以上堆積させたCVD絶縁膜層をエッチバックすることにより、キャパシタ間の段差は緩和される。次に第２０図に示すように、プレート電極123を形成する。キャパシタ分離部124により段差を緩和してあるので、プレート電極123はスパッタ法を用いても断線しない、信頼性の高いプレート電極を形成することができる。段差を緩和させるためにはCVD絶縁膜層を厚くすればよいが、厚くすると堆積およびエッチング工程の処理時間が長くなってスループットが落ちるという問題点があるが、実用上は問題がない。また、CVD絶縁膜層が1/2よりも薄いと段差を緩和させる効果は少なくなるが、キャパシタの膜厚が薄くて間隔の広い設計の場合には、キャパシタ分離部124が、キャパシタ側壁の垂直段差を斜めにするので効果がある。本実施例は、特に微細で高集積のメモリーを作る場合に、キャパシタの高さがキャパシタ間隔と同程度になって、キャパシタ間の段差が急峻な場合に効果がある。このような場合でも、リフローやCMPなどの時間を要する処理を用いずに加工ができるために、スループットを上げることができる。
（実施例６）
第２１図に、本発明におけるメモリーセルの平面レイアウトの一実施例を示す。
このレイアウトは、２交点セルと、キャパシタをビット線上に形成するCOB（Capacitor Over Bitline）構造とを用いるレイアウトである。各メモリーセルのトランジスタ（図中では明記していない）はビット線208を介して周辺回路（図示していない）に接続されている。トランジスタとビット線208の接続部分は、アクティブ領域218の一部に形成したビット線用プラグ207の部分である。トランジスタの動作は、ワード線（ゲート電極）203により制御される。このワード線（ゲート電極）203は、周辺回路（図示していない）に接続されている。トランジスタからキャパシタ部220へは、キャパシタ用プラグ211を介して接続する。キャパシタ部220はプレート電極216を介して、周辺回路（図示していない）に接続されている。
この平面レイアウトの第１の特徴は、ワード線203 ２本に対してプレート電極216を１本を配線することである。このようなレイアウトとすることにより、プレート電極216の容量を通常のDRAMよりも小さくできるので、プレート電極216の電位を周辺回路で制御することが容易になる。そのため、強誘電性を用いた不揮発メモリー動作が容易になる。本実施例では、ワード線２本に対してプレート電極を１本の例について説明したが、プレート電極の本数としては、ワード線１本に対してプレート電極を１本にしてもよいし、３本以上のワード線に対してプレート電極を１本にしてもよい。ただしプレート電極の本数が多くなると集積度を上げるのが難しくなり、プレート電極の本数が少なくなるとプレート電極の容量が大きくなって、周辺回路による制御が難しくなる。プレート電極の本数は、メモリーの用途によってその最適数が変わってくる。
この平面レイアウトの第２の特徴は、プレート電極216をワード線（ゲート電極）203と同一方向に配線することである。このため、プレート電極216の電位を周辺回路により制御するときに、その電位をワード線203の電位と同期して制御することが可能となる。
第２２図に、第２１図の一断面構造（断面Ａ−Ａ’）を示す。この断面構造について以下に説明する。
Si基板201上に素子分離用SiO2 202を形成してある。素子領域に、ゲート酸化膜（明示していない）とワード線（ゲート電極）203と拡散層204からなるＭＩＳＦＥＴを形成してある。この実施例では、ワード線203はSiO2 222をマスクとしてドライエッチングにより加工してあり、かつSiO2 222をそのまま残してワード線の絶縁保護膜として用いている。このSiO2 222は残す必要はないが、本実施例の構造とすれば除去工程を削除できるし、ゲート電極スペーサー221の形成時の保護膜としても作用する。ワード線としては通常のゲート電極としてよく用いられるdoped poly Siや、WSi，MoSi，CoSiのようなシリサイドを用いればよい。またはW，TiNなどの金属材料、またはそれらの積層膜でもよい。
ワード線（ゲート電極）203には、ゲート電極スペーサー221を形成してある。このゲート電極スペーサーは必須ではないが、段差を緩和する効果と電気的ショートを防ぐ効果があるので、信頼性の高いCOB構造を形成できる。
ワード線（ゲート電極）203の上にはワード線用絶縁保護膜205を形成してある。この保護膜は必ずしも必要はないが、ビット線用プラグ207やキャパシタ用プラグ211を形成するためのドライエッチングをするときに電気的ショートを防ぐ効果があり、またこのワード線用絶縁保護膜205とワード線段差平坦化絶縁膜206とで材料を変える（例えばSi3N4とSiO2）にしておけば、絶縁膜間高選択ドライエッチングを用いて自己整合的に、前述のプラグ部のドライエッチングをすることもできるという効果がある。
ワード線（ゲート電極）203の形成によりできる段差は、ワード線段差平坦化絶縁膜206により平坦化してある。この絶縁膜の材料としては、流動性の絶縁膜（BPSGなど）やCVD絶縁膜を用いればよい。平坦化方法としては、流動性絶縁膜のリフローや、ドライエッチングによる全面エッチバック、CMPなどの研磨、またはそれらの組み合わせを用いればよい。本実施例では、BPSGリフロー膜をCMPで研磨してワード線段差平坦化絶縁膜206を形成している。この膜はドライエッチングにより削れ易いため、本実施例では平坦化絶縁膜用絶縁保護膜223を形成している。この膜をCVDやスパッタ堆積法で形成すれば、リフロー膜よりも緻密な膜を形成できる。膜の材料としては、SiO2やS3N4などの通常のSi LSIプロセスで用いられるものでよい。
平坦化絶縁膜用絶縁保護膜223の形成の後に、ビット線用プラグ207を形成してある。本実施例では、このビット線用プラグ207を、ドライエッチングで孔パターンを形成した後に、n+ poly SiをCVD法を用いることにより形成してある。このビット線用プラグ207としてはn+ poly Siの他に、TiNなどの材料を用いてもよい。またこのビット線用プラグ207の形成にともなって、第２１図に示すビット線208も形成する。この材質としてはn+ poly Si，シリサイドなどの材料や、それらの積層膜などを用いればよい。
本実施例では、ビット線用プラグ207とビット線208（第２１図に図示）の形成後に、ビット線用絶縁保護膜209を形成してある。この膜は必須ではないが、ワード線用絶縁保護膜205と同様の効果がある。さらにその上にビット線段差平坦化絶縁膜210を形成してある。この膜の形成法および材料としては、ワード線段差平坦化絶縁膜206と同様に考えればよい。さらにこの膜の上に、平坦化絶縁膜用絶縁保護膜224を、本実施例では形成してある。この保護膜は必須ではないが、前述した平坦化絶縁膜用絶縁保護膜223と同様な効果がある。さらにこの膜はキャパシタのドライエッチング加工における下地膜になるので、Al2O3のようなAl原子を含む絶縁膜を用いると、キャパシタのドライエッチングにおいて高選択ドライエッチングを行なえる。本実施例ではキャパシタ下部電極212としてPtを用いているが、PtはF系のガスでドライエッチングすると、ArやCl系のガスを用いたドライエッチングよりもより垂直に近い形状の加工ができる。この時に下地層としてAl原子を含む材料を用いれば、反応生成物AlF3の揮発性が低いために、エッチング耐性が高いので高選択ドライエッチングができる。またこの加工では、マスク材料にもAlなどのAl原子を含む材料を用いれば、対マスク・対下地層選択比の高いPtドライエッチングが可能になる。
平坦化絶縁膜用絶縁保護膜224の形成の後に、キャパシタ用プラグ211を形成する。この形成は、ドライエッチングによる孔パターンの形成の後に、この孔パターンのなかに導電性の材料を埋め込む。材料としては、従来のSi LSIプロセスで用いられるn+ poly Siを用いてもよいし、TiNやWやTa，Tiのような材料をCVDで埋め込んでもよい。また強誘電性絶縁膜と相性のよいPt，Ru，Ir，Pd，Rh，Os，Hf，Zrやそれらの酸化物であり導電性のもの（例えばRuO2,IrO2）などを用いてもよい。さらにはそれらの積層膜を用いてもよい。RuO2やIrO2などはMOCVD法のようなCVDプロセスを用いて形成すれば、孔パターン内の断線がなく形成することができ、その上にRuやIrなどを積層させると、RuやIrなどの材料は酸素に対するバリア層の役割をするため、この後の工程での対酸化性を向上することができる。
キャパシタ用プラグ211を形成の後に、実施例３で説明したようなプロセスで、キャパシタ上部電極214、キャパシタ絶縁膜213、サイドウオールスペーサー217、キャパシタ下部電極212、バリアメタル219を形成してある。この形成方法としては実施例３で説明したようにWハードマスクを用いてPtエッチングはArスパッタで、PZTエッチングはCF4＋Arガスで一括ドライエッチングで形成してもよい。またサイドウオールスペーサー217としてAl原子を含む絶縁物を用いて（例えばAl2O3）PtのドライエッチングをF系のガスでドライエッチングしてもよい。またPZTのエッチングやPtのエッチングにＣｌ系やBr系のガスを用いても、エッチング条件等を十分に検討すれば、実用上は問題がない加工が可能である。またキャパシタ下部電極としてはPt以外にRu，Ir，Pd，Rh，Os，Hfや、それらの酸化物であり導電性のあるものを用いてもよい。またPZT以外の強誘電性絶縁物（Biを含む絶縁膜、LaやYを含む絶縁膜、BaやSrを含む絶縁膜、Cuを含む絶縁膜）を用いてもよい。またキャパシタ上部電極としては、キャパシタ下部電極材料のほかに、ハードマスクとして用いることのできるWやAlを用いてもよいし、TiN，Taを用いてもよいし、Cu，Ag，Auなどを用いてもよいし、それらの積層膜を用いてもよい。
キャパシタ部形成の後に、本実施例ではキャパシタ用絶縁保護膜215を形成してある。本実施例ではこの膜はリフロー膜とCMPの組み合わせにより平坦化してある。完全な平坦化は必須ではないが、この後の配線の信頼性を高めるためには、極力平坦化しておくことが望ましい。平坦化の方法や材料はビット線段差平坦化絶縁膜の形成や、ワード線段差平坦化絶縁膜の形成と同様にすればよい。さらに、キャパシタ部の材料と相性のよいTiやZrやPbなどの酸化膜をキャパシタ部の保護絶縁膜としてCVD法を用いて形成してから、リフロー絶縁膜を形成して積層膜にしてもよい。また強誘電性絶縁膜は還元性の雰囲気やH原子が発生する雰囲気では特性劣化しやすいので、オゾン-TEOSによるCVD-SiO2膜や、PIQ（ポリイミドイソインドロキナゾリンジオン）などの有機系絶縁物を用いるのもよい。
キャパシタ用絶縁保護膜215形成の後に、本実施例ではプレート電極216を形成してある。この材料としては、n+ poly SiやWのような従来Si LSIプロセスで用いられている材料を用いればよい。下地を十分に平坦化していれば、この電極材料としてスパッタ法で堆積した導電性材料を用いればよいし、第２０図に示したような段差のある構造の場合には、CVD法などを用いて導電性材料を堆積すればよい。堆積した導電性材料をドライエッチングにより加工することにより、第２２図に示す構造を形成できる。
第２２図には、メモリーセル部の断面図の、プレート電極形成までの断面図を示した。実際のメモリーは、さらに２層程度の配線層を形成して、メモリーセル部と周辺回路とをつなぐ必要があること、さらにパッケージングをすることが必要であることはいうまでもない。
（実施例７）
第２３図に、本発明におけるメモリーセルの平面レイアウトの他の実施例を示す。このレイアウトは、２交点セルと、キャパシタをビット線上に形成するCOB（Capacitor Over Bitline）構造とを用いるレイアウトである。各メモリーセルのトランジスタ（図中では明記していない）はビット線208を介して周辺回路（図示していない）に接続されている。トランジスタとビット線208の接続部分は、アクティブ領域218の一部に形成したビット線用プラグ207の部分である。トランジスタの動作は、ワード線（ゲート電極）203により制御される。このワード線（ゲート電極）203は、周辺回路（図示していない）に接続されている。トランジスタからキャパシタ部220へは、キャパシタ用プラグ211を介して接続する。キャパシタ部220はプレート電極216を介して、周辺回路（図示していない）に接続されている。
この平面レイアウトの第１の特徴は、ビット線208 １本に対してプレート電極216を１本を配線することである。このようなレイアウトとすることにより、プレート電極216の容量を通常のDRAMよりも小さくできるので、プレート電極216の電位を周辺回路で制御することが容易になる。そのため、強誘電性を用いた不揮発メモリー動作が容易になる。本実施例では、ビット線１本に対してプレート電極を１本の例について説明したが、プレート電極の本数としては、２本以上のビット線に対してプレート電極を１本にしてもよい。ただしプレート電極の本数が少なくなるとプレート電極の容量が大きくなって、周辺回路による制御が難しくなる。プレート電極の本数は、メモリーの用途によってその最適数が変わってくる。
この平面レイアウトの第２の特徴は、プレート電極216をビット線208と同一方向に配線することである。このため、プレート電極216の電位を周辺回路により制御するときに、その電位をビット線208の電位と同期して制御することが可能となる。
（実施例８）
第２４図に、本発明におけるメモリーセルの平面レイアウトの他の実施例を示す。このレイアウトは、２交点セルと、キャパシタをビット線上に形成するCOB（Capacitor Over Bitline）構造とを用いるレイアウトである。各メモリーセルのトランジスタ（図中では明記していない）はビット線208を介して周辺回路（図示していない）に接続されている。トランジスタとビット線208の接続部分は、アクティブ領域218の一部に形成したビット線用プラグ207の部分である。トランジスタの動作は、ワード線（ゲート電極）203により制御される。このワード線（ゲート電極）203は、周辺回路（図示していない）に接続されている。トランジスタからキャパシタ部220へは、キャパシタ用プラグ211を介して接続する。キャパシタ部220はプレート電極216を介して、周辺回路（図示していない）に接続されている。
この平面レイアウトの第１の特徴は、DRAM動作を主と考えて１つのプレート電極216でキャパシタを制御することである。
このようなレイアウトとすることにより、DRAM動作に必要な基準電位をキャパシタに印加することができる。また周辺回路の駆動能力を十分に大きくすれば、不揮発性動作も可能である。１つのプレート電極216で制御するキャパシタ数は、メモリーの用途により調整すればよい。
第２５図に、第２４図中の一断面構造（断面Ａ−Ａ’）を示す。この断面構造は、プレート電極216以外は、実施例８で説明した図202と基本的に同じである。プレート電極216の加工も、実施例８と同様に、必要な大きさに加工すればよい。
本発明により、エッチング反応生成物の揮発性が低い電極材料を用いた高誘電体・強誘電体キャパシタを用いる半導体メモリーにおいて、一回のリソグラフィー工程のみでキャパシタを加工するときの問題であった電極間のショートを防ぐことができる。その結果、マスク合わせの余裕が不要になり、微細なキャパシタを用いた高集積半導体メモリーを加工することが可能になる。
産業上の利用可能性
以上説明したように、本発明は高信頼度、高集積のキャパシタとして有用であり、１ギガビット以上の大容量ＤＲＡＭに用いるのに適している。
本発明は半導体記憶装置およびその製造方法に関し、特に大規模集積メモリーに好適なダイナミックランダムアクセスメモリー（ＤＲＡＭ）または分極反転型不揮発性メモリーに関する。
背景技術
大規模集積メモリーに好適な小面積かつ大容量のキャパシタを得るためには、キャパシタ絶縁膜としてTa2O5やBSTのような高誘電体絶縁膜を用いることが有効である。キャパシタ絶縁膜としてPZTのような強誘電体絶縁膜を用いれば、自発分極を利用した不揮発性メモリーが得られる。強誘電体物質には、比誘電率が数百から数千と極めて大きなものがあるので、ダイナミックランダムアクセスメモリーのキャパシタ絶縁膜としても有効である。
高誘電体絶縁膜や強誘電体絶縁膜をキャパシタ絶縁膜として用いる場合には、電極材料の選択が重要になる。なぜならば、絶縁膜の形成時に電極材料が酸化されて低誘電率の絶縁物ができると、キャパシタの容量が小さくなってしまうからである。
そこで、電極材料としては酸化されにくいものか、酸化物が導電体になる材料が選択されてきた。酸化されにくいものとしてはPt，Os，Auなどがあり、一般的にはPtが用いられている。酸化物が導電体になる材料にはRuO2，IrO2があり、電極材料としてRu，RuO2，Ir，IrO2などが用いられている。
これらの絶縁膜・電極材料を用いたキャパシタ構造として、第２６図に示したような構造が1994年IEDM（International ELECTRON DEVICES Meeting）Technical Digest，Ｐ.843-Ｐ.846に報告されている。この構造は、複数のマスクが必要であることと、キャパシタ全体の面積に対して実効的な面積が小さい。
また、第２７図に示したような、上部電極・絶縁膜・下部電極を１回のリソグラフィー工程で加工する技術が、Mat．Res．Soc．Symp．Proc．Vol．310（1993）Ｐ.127-Ｐ.133、特開平05-299601号公報そして特開平6-342774号公報に開示されている。
また、Ptエッチング方法として、Tiマスクを用いてPt再付着を抑えてエッチングする技術が特開平5-89662号公報に開示されている。
さらに、上部電極と下部電極の面積を変えるか、もしくは強誘電体絶縁膜の端部を斜めに加工することにより、分極反転に伴う膜厚変化のひずみを解消する技術が特開平4-159679号公報に開示されている。
そしてさらに、下部電極と強誘電体絶縁膜をエッチングした後、サイドウオールを形成し、その後に上部電極を形成することにより、マスクの合わせマージンを増やし、電極間のショートを防ぐ技術が、特開平6-132482号公報に開示されている。
ところで、第２７図に示した構造をドライエッチ加工を行なう場合に、以下の問題点があることが本願発明者等によって認識された。
第２８図に示すように、電極材料を主成分とする側壁付着膜113がマスク112，上部金属電極111，キャパシタ絶縁膜109，下部金属電極108の側壁に付着するという問題があった。
これは電極材料として酸化されにくいPt等を用いたときに顕著である。酸化されにくいということは化学反応により揮発性の物質に変えることが困難であるということであり、電極材料は主として物理スパッタによりエッチングされる。このスパッタされた電極材料が、側壁に付着するわけである。酸化物が導電体となるRuO2やIrO2でも、エッチング反応生成物の揮発性が低いため、やはり側壁付着膜113を形成する。
この側壁付着膜113はキャパシタがショートする原因となるので除去する必要があるが、例えば、酸などを用いたwet洗浄では、キャパシタ絶縁膜が劣化してしまうという問題があった。
次に、上述のような問題点の解決策として、本発明に先立って提案された技術を以下に述べる。
提案された技術は、ドライエッチングにおけるエッチ速度が、イオンの入射角度により異なることを利用することにより、電極材料の側壁付着物をドライエッチング中にセルフクリーニングすることにより除去するというものである。
このセルフクリーニングの原理を第２９図に示す。エッチ速度は角度θに依存する。これをR（θ）とする。底面ではθ＝０なので、電極材料の底面でのエッチ速度をR(0)とする。エッチングされた電極材料のうちの割合αがパターン側壁に付着するとすると、その付着速度はαR(0)である。パターンのテーパー角がθとすると、側壁での付着膜のエッチ速度はR（θ）である。ここでセルフクリーニングよりクリーンな側壁を得るためには、付着膜の垂直方向の厚みαR(0)/cosθ以上に側壁でのエッチ速度R（θ）が速いことが必要である。すなわちαR(0)/cosθ≦R（θ）が、クリーン側壁を得るための条件である。この条件式を変形すると、R（θ）cosθ/R(0)≧αとなり、左辺は文献値から計算できる値であり、右辺は実験から求めることができる値である。これらの計算値および実験値を第３０図に示す。実験値から求めたα＝0.3を用いると、テーパー角が75度以下のときには、セルフクリーニングにより側壁付着膜のないドライエッチングが可能であることがわかる。すなわち、マスクおよびキャパシタのテーパー角を75度以下にすれば、側壁付着物の問題を解決できるわけである。
以上の知見を基に改善されたキャパシタ構造を第３１図に示す。第３１図に示された半導体記憶装置は、半導体メモリーのキャパシタまで形成した段階の要部断面図である。
第３１図において、半導体基板101にまず素子分離領域102を形成する。次に、ゲート電極104と拡散層105によるMOSトランジスタを形成する。次に層間絶縁膜105で平坦化した後、プラグ106をCVDとドライエッチとを用いて層間絶縁膜105のスルーホール内に形成する。このプラグ上にバリア層107，下部金属電極108，キャパシタ絶縁膜109，上部金属電極111を、各層の堆積とマスク112によるドライエッチングにより形成する。ここでマスク112はあらかじめテーパー角75度以下のテーパー形状としておき、Ar物理スパッタをベースとしたドライエッチング加工で、キャパシタのテーパー角も75度以下に形成できる。このようにして側壁付着膜のないキャパシタを形成することができる。完成されたキャパシタはテーパー形状であるために、キャパシタの各層の膜厚によってはキャパシタの底面積が大きくなることにより集積度に限界があるが、実用上は問題はない。
しかし、ギガビット世代のＤＲＡＭの如き半導体メモリーにおいては、大容量化に伴ってセル面積を縮小させ、集積度を向上させることが大きな課題である。
したがって、本発明の代表的な目的は、上記課題を克服することにあり、高集積及び高信頼度の半導体記憶装置を提供することにある。
本発明の他の代表的な目的は、上述した半導体記憶装置を比較的簡単なプロセスにより実現することのできる製造方法を提供することにある。
発明の開示
本発明の代表的な形態による半導体記憶装置によれば、半導体基体主面上に下部電極と、絶縁膜と、上部電極とから構成される積層型キャパシタを有し、このキャパシタに電荷を蓄積するか、もしくは絶縁膜の分極反転により電気信号を記憶する機能を有した半導体記憶装置において、前記キャパシタの側部にサイドウオールスペーサーを有し、前記上部電極が前記サイドウオールスペーサーの内側に位置されている。このことによって、下部電極の側部と上部電極の側部とが確実に電気的に分離されて両電極間のショートの無い、特に高集積化に適した半導体記憶装置となる。
本発明の代表的な形態による積層型キャパシタを有する半導体記憶装置の製造方法によれば、上部電極のドライエッチ加工した後、下部電極のドライエッチ加工に先立って、サイドウオールスペーサーを形成することを特徴としている。このことによって、サイドウオールスペーサーのテーパー部分はドライエッチング中のセルフクリーニングにより、側壁付着物が付着しないため、ショートのない加工が可能になり、高信頼度で、かつ高集積化を図った半導体記憶装置が得られる。
【図面の簡単な説明】
第１図は、本発明の第１の実施例である半導体記憶装置の要部断面図。
第２図は、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第３図は、第２図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第４図は、第３図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第５図は、第４図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第６図は、第５図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第７図は、第６図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第８図は、第７図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第９図は、第８図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第１０図は、第９図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第１１図は、第１０図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第１２図は、第１１図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第１３図は、第１２図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第１４図は、第１３図に続く、本発明の第１の実施例の半導体記憶装置の製造工程を示す要部断面図。
第１５図は、本発明の第２の実施例の半導体記憶装置を示す要部断面図。
第１６図は、本発明の第３の実施例の半導体記憶装置を示す要部断面図。
第１７図は、本発明の第４の実施例の半導体記憶装置を示す要部断面図。
第１８図は、本発明の第５の実施例である半導体記憶装置の製造工程を示す要部断面図。
第１９図は、第１８図に続く、本発明の第５の一実施例の半導体記憶装置の製造工程を示す要部断面図。
第２０図は、第１９図に続く、本発明の第６の一実施例の半導体記憶装置の製造工程を示す要部断面図。
第２１図は、第６の実施例であり、特に第１の実施例を応用したメモリセル・レイアウトを示す平面図。
第２２図は、第２１図に示すＡ−Ａ’切断断面図。
第２３図は、第７の実施例であり、特に第１の実施例を応用した他のメモリセル・レイアウトを示す平面図。
第２４図は、第８の実施例であり、特に第１の実施例を応用した他のメモリセル・レイアウトを示す平面図。
第２５図は、第２４図に示すＡ−Ａ’切断断面図。
第２６図は、従来知られているメモリセルの要部断面図。
第２７図は、従来知られている他のメモリセルの要部断面図。
第２８図は、第２７図に示したメモリセルの製造方法における問題点を説明する要部断面図。
第２９図は、本発明の手段である、クリーン側壁条件の求め方の説明図。
第３０図は、本発明の手段である、クリーン側壁条件の範囲を示すグラフ。
第３１図は、先に提案されたキャパシタの要部断面図。
発明を実施するための最良の形態
本発明をより詳細に説述するために、添付の図面を参照してこれを説明する。
（実施例１）
本発明の第１の実施例を、第１図を参照して説明する。
第１図は、キャパシタまで形成した段階の半導体記憶装置（以下、半導体メモリーという）の要部断面図である。この半導体メモリーの製造過程を簡単に述べると以下のとおりである。
基板101にまず素子分離領域102を形成する。次に、ゲート電極104と半導体領域（拡散層）103によるＭＩＳＦＥＴ（絶縁ゲート電界効果型トランジスタ）を形成する。
次に、層間絶縁膜105で平坦化した後、プラグ106をCVDとドライエッチとを用いて形成する。このプラグ106上にバリア層107，下部金属電極108，キャパシタ絶縁膜109，上部金属電極111を、各層の堆積と同一マスクを用いたドライエッチングにより形成する。このプラグ106上にバリア層107，下部金属電極108，キャパシタ絶縁膜109，上部金属電極111を、各層の堆積と同一マスクを用いたドライエッチングにより形成する。
本実施例では、上部電極111とキャパシタ絶縁膜109をエッチングした後に、サイドウオールスペーサー114を形成し、その後に下部金属電極108とバリア層107をエッチングして、キャパシタを形成する。サイドウオールスペーサー114の部分にテーパー角（θ）がつくので、付着した電極材料はこの部分でセルフクリーニングにより除去されるため、側壁付着膜のないキャパシタを形成することができる。
本実施例から明らかなように、完成された積層型キャパシタは、上部電極111の側部はサイドウオールスペーサー114に覆われている。すなわち、上部電極111がサイドウオールスペーサー114の内側に位置される。
上記キャパシタの形成方法を、第２図から第１４図に示す製造過程を示す要部断面図に基づいて具体的に説明する。
まず、第２図に示すように、半導体基体（例えばＰ型Ｓｉ基板またはＰ型ウエル領域）101に素子分離領域102を形成する。この素子分離領域102は、具体的には、ＬＯＣＯＳ（Local Oxidation of Silicon）技術により半導体基体101の主面に選択的に形成された酸化膜より成る。次に、ゲート電極104と拡散層103によるＭＩＳＦＥＴを形成する。なお、ゲート電極104下のゲート酸化膜は、第２図では省略されているが、ゲート電極形成に先立って所定の厚さに形成される。
次に、層間絶縁膜、例えばＳＯＧ（Spin On Glass）膜105を被覆そしてリフロー処理により平坦化した後、この層間絶縁膜105にスルーホールを設ける。そして、W（タングステン）プラグ106はCVD技術とドライエッチによるエッチバックとを用いて層間絶縁膜105に設けられたそのスルーホール内を埋めるように形成される。プラグ106上にキャパシタが形成される。すなわち、プラグ106上にバリア層107，下部金属層115，絶縁膜層116，上部金属層117，ハードマスク層118，レジストマスク119を順次形成する。下部金属層と上部金属層としてPtを使う場合には、ハードマスク層118にはWを用いると、Arプラズマを用いたエッチングでPt/W選択比が２以上得られる。ハードマスク層118にはSiO2やSi2N3やAl2O3などの絶縁物を用いてもよいし、AlやCuなどの金属を用いてもよい。また、バリア層107としては、TiNが好ましい。絶縁膜層116としては、Ta2O5やBSTなどの高誘電体や、PZTやPLZTなどの強誘電体のほか、SiO2やSi2N3などの誘電体を用いる場合にも、電極材料がエッチングで側壁付着物を作る場合には効果がある。
次に、第３図に示すように、ハードマスク120を形成する。このハードマスク120は75度以下のテーパー角を有するように加工する。テーパー加工法としては、ハードマスクとして金属を用いる場合にはドライエッチングでサイドエッチングが入る条件で加工すればテーパー加工ができるし、wetエッチングで加工してもよい。またハードマスクとして絶縁物を使う場合には、堆積とドライエッチングを交互に行なうタイムモジュレーションドライエッチングによっても、wetエッチングでも加工できる。例えば、Wをハードマスクに使うときには、SF6プラズマを用いたドライエッチングで基板（半導体基体）の温度を室温付近でエッチングすれば、サイドエッチングによるテーパー加工が可能であり、基板温度によるサイドエッチング量の制御とバイアスによるイオンエネルギーの制御により、そのテーパー角を制御することができる。
次に、第４図に示すようにハードマスク120上のレジストマスクを、アッシング工程で除去する。
次に第５図に示すように、上部金属層（117）をドライエッチングして上部金属電極111を形成する。上部金属層としてPtを用いる場合には、例えば平行平板型のドライエッチング装置を用いて、Arガスを圧力10 mTorr，RF 500 Wの条件でスパッタエッチすると、エッチ速度20 nm/minでエッチングできる。ハードマスク120としてWを用いる場合、この条件での対マスク選択比として３が得られる。電極材料としてPtやOsやPdやAuなどの酸化されにくい材料を用いる場合でも、RuやIrやRuO2やIrO2などの酸化物が導電性を示す材料を用いる場合でも、Ar等の希ガスプラズマを用いた物理スパッタでドライエッチングしてもよいし、FやClやBrなどを含んだハロゲン系ガスによるドライエッチングでもよい。PtでArガスプラズマを用いた物理スパッタによるドライエッチングでも、ハードマスク120に75度以下のテーパー角がついていれば、ドライエッチング中のセルフクリーニングによりハードマスク120の側壁に側壁付着物のないドライエッチングができる。
次に、第６図に示すように、エッチングによりキャパシタ絶縁膜109を加工する。このエッチングには、Arプラズマなどによるスパッタを用いると、下部金属層115との選択比が低いために、エッチング終了時に下地金属層115が削れて側壁付着膜をキャパシタ絶縁膜109の側壁に形成することもあるという欠点があるが、エッチング速度の面内分布を均一に制御すれば実用上の問題はない。またCl2やCF4やSF6などのハロゲンを含むガスやその混合ガスや希ガスとの混合ガスなどを用いれば、下部金属層との選択比が高くなり、下地金属層115の削れはさらに起きにくくなる。また、後の実施例で説明するように、キャパシタ絶縁膜109のエッチングが終了する前に、次の工程に進んでもよい。キャパシタ絶縁膜としてPZTを用いる場合には、例えばエッチングガスとしてArとCF4ガスを１：１に混合したガスを用いて、平行平板型のエッチング装置でRF 500 W，圧力10 mTorrで、PZTエッチ速度が40 nm/minでエッチングできる。ハードマスク120としてWを用いる場合、この条件での対マスク選択比は４が得られる。下部金属層としてPtを用いる場合、このエッチング条件での対下部金属選択比は３が得られる。
次に、第７図に示すように、CVD法により絶縁膜層121を堆積する。具体的には、絶縁膜層121はSiO2膜である。そして、第８図に示すようにエッチバックすることによりサイドウオールスペーサー114を形成する。絶縁膜層121の材質は、SiO2の他にSi3N4，Al2O3，TiO2，Ta2O5などのような、CVDによる堆積が可能なものが選択される。
次に、第９図に示すように、下部金属層（115）をエッチングして下部金属電極108を形成する。この時、パターン垂直部分には側壁付着膜113が付着するが、ハードマスク120とサイドウオールスペーサー114の側壁には、テーパー角がついているために側壁付着膜は付着しない。例えばサイドウオールスペーサー114にSiO2を用いて下部金属層としてPtを用いる場合、Arガスプラズマによるスパッタでは、Pt/SiO2エッチ速度比は１程度であるので、下部Ptエッチング中にサイドウオールスペーサー114もエッチングされていく。この下部Ptエッチング時にサイドウオールスペーサー114がハードマスク120の高さ分だけエッチングされれば、第９図に示すような、サイドウオールスペーサー114が上部金属電極111とキャパシタ絶縁膜109の横だけに形成されるような加工ができる。このような加工は、第８図のサイドウオールスペーサー形成時のハードマスクの高さを制御する（これはハードマスク層の堆積膜厚で制御できる）ことや、CF4ガスなどの添加によるPt/SiO2エッチ速度比を制御することにより形成できる。この加工をするための条件や膜厚は、下部電極の材料とサイドウオールスペーサーの材料とエッチングガスやエッチング装置により異なるが、ハードマスク層の厚さとエッチ速度比の制御により加工できることには変わりない。
側壁付着膜113は、サイドウオールスペーサー114があるのでショートなどの問題は起こさないので、除去しなくてもいいが、プロセスの信頼性を高め、製品の特性ばらつきをおさえるためには除去することが望ましい。そこで本実施例では、第１０図に示すように、ウエット処理により側壁付着膜を取り除いた。処理法としてはPT付着物の場合には王水が有効であり、その他の物質の場合には、その種類に応じた溶液処理を行なえばよい。また、ダウンフロープラズマ処理やベイパー処理なども、下部金属材料の種類によっては有効である。本実施例のようにPtを用いる場合には王水が有効であり、ハードマスクとしてWのような金属材料を用いる場合には、同時にハードマスクも除去される。
次に、第１１図に示すように、バリア層107をエッチングする。このエッチングと前記側壁付着膜除去の順序は入れ替えてもよい。
次に、第１２図に示すように、絶縁膜層122を堆積させる。この堆積膜としてBPSGやSOGなどのリフロー膜を使えば、以下に続く配線工程に必要な平坦な表面がこの時点で形成できる。エッチバック技術やCMP（Chemical Mechanical Polishing）技術等を用いれば平坦な表面が作れるので、スパッタ絶縁膜やCVD絶縁膜などを用いてもよい。
次に、第１３図に示すように、エッチングもしくはCMPを用いて、上部金属電極111が露出するまで、絶縁膜層122を加工する。
次に、第１４図に示すように、プレート電極123を形成する。このプレート電極123は、必要に応じて配線加工する。さらに必要な配線加工をすることにより、ＤＲＡＭデバイスが形成される。
以上で説明した製造方法を用いることにより、電極材料としてエッチング反応生成物の揮発性が低い材料を用いても、側壁付着膜によるショートがない積層型キャパシタを形成することが可能であり、このような電極材料により高誘電体・強誘電体絶縁物の特性を劣化させることなく高集積かつ高信頼度を有する半導体メモリを形成することができる。
（実施例２）
本発明の第２の実施例を、第１５図を用いて説明する。
第１５図に示したように、上部金属電極111のエッチング加工の直後にサイドウオールスペーサー114を形成して、その後にキャパシタ絶縁膜109，下部金属電極108のエッチング加工をしても、側壁付着膜113による上部金属電極111と下部金属電極108のショートを防ぐことができる。この例の場合ではキャパシタ絶縁膜109が側壁付着膜113に触れているために、wet処理により側壁付着膜113を除去しようとするとキャパシタ絶縁膜109の電気特性が劣化する場合もあるため、側壁付着膜113を残したままメモリーを形成する。側壁付着膜113を、電気特性を劣化させることなく取り除くことができる場合には、その処理を行なってもよい。
本実施例によれば、キャパシタ絶縁膜109と下部金属電極108の大きさが略同一であり、かつ上部金属電極111の下辺の長さがその絶縁膜109の上辺の長さよりも短いことを特徴としている。すなわち、第１５図において、Ｌｅ＜Ｌｉの関係にある。
（実施例３）
本発明の第３の実施例を、第１６図を用いて説明する。
第１６図に示したように、キャパシタ絶縁膜109のエッチング処理の途中でサイドウオールスペーサー114を形成する。実施例３で説明した方法では、エッチングの面内均一性が悪い場合には、キャパシタ絶縁膜109のエッチング終了時に下地金属膜が削れて、サイドウオールスペーサーを形成する前に上部金属電極と下部金属層との間で側壁付着膜によりショートしてしまうことがある。
本実施例によれば、絶縁膜109の上辺の長さがその絶縁物109の下辺の長さよりも短いことを特徴としている。すなわち、第１６図において、Ｌｂｉ＞Ｌｕｉの関係にある。
本実施例の構造にすることにより、このショートの問題を防ぐことができる。
（実施例４）
本発明の第４の実施例を、第１７図を用いて説明する。
第１７図は、実施例１で説明した方法から、側壁付着膜113の除去工程を省いた方法により、形成された構造である。側壁付着膜113がPtなどの安定なものである場合には、除去しなくてもよいので、工程を省略することにより、安価に製造することができる。
（実施例５）
本発明の第５の実施例を、第１８図から第２０図を用いて説明する。
本実施例は、実施例１の方法から、いくつかの工程を省略したものである。その省略した工程は、キャパシタをエッチングにより形成した後に、リフロー膜やCMPで平坦にする工程である。
第１８図に示した半導体メモリーは、以下の工程で形成する。
半導体基体101上に素子分離領域102を形成し、ゲート電極（本図中では省略）と拡散層103を形成する。その後層間絶縁膜105，プラグ106を形成してから、上部金属電極111，キャパシタ絶縁膜109，サイドウオールスペーサー114，下部金属電極108を膜堆積とエッチング工程を用いて形成し、側壁付着膜除去工程を行なってからバリア層107のエッチングをしてキャパシタを形成する。ここまでは、実施例１で説明した方法と同じである。
その後、CVD絶縁膜層121を堆積させる。堆積膜厚は、図に示すように、隣り合ったキャパシタの間隔の1/2以上の膜厚を堆積させる。絶縁膜層の材料は、実施例３で述べたような材料を用いればよい。次に第１９図に示すように、CVD絶縁膜層をエッチバックすることにより、キャパシタ分離部124を形成する。キャパシタ間隔の1/2以上堆積させたCVD絶縁膜層をエッチバックすることにより、キャパシタ間の段差は緩和される。次に第２０図に示すように、プレート電極123を形成する。キャパシタ分離部124により段差を緩和してあるので、プレート電極123はスパッタ法を用いても断線しない、信頼性の高いプレート電極を形成することができる。段差を緩和させるためにはCVD絶縁膜層を厚くすればよいが、厚くすると堆積およびエッチング工程の処理時間が長くなってスループットが落ちるという問題点があるが、実用上は問題がない。また、CVD絶縁膜層が1/2よりも薄いと段差を緩和させる効果は少なくなるが、キャパシタの膜厚が薄くて間隔の広い設計の場合には、キャパシタ分離部124が、キャパシタ側壁の垂直段差を斜めにするので効果がある。本実施例は、特に微細で高集積のメモリーを作る場合に、キャパシタの高さがキャパシタ間隔と同程度になって、キャパシタ間の段差が急峻な場合に効果がある。このような場合でも、リフローやCMPなどの時間を要する処理を用いずに加工ができるために、スループットを上げることができる。
（実施例６）
第２１図に、本発明におけるメモリーセルの平面レイアウトの一実施例を示す。
このレイアウトは、２交点セルと、キャパシタをビット線上に形成するCOB（Capacitor Over Bitline）構造とを用いるレイアウトである。各メモリーセルのトランジスタ（図中では明記していない）はビット線208を介して周辺回路（図示していない）に接続されている。トランジスタとビット線208の接続部分は、アクティブ領域218の一部に形成したビット線用プラグ207の部分である。トランジスタの動作は、ワード線（ゲート電極）203により制御される。このワード線（ゲート電極）203は、周辺回路（図示していない）に接続されている。トランジスタからキャパシタ部220へは、キャパシタ用プラグ211を介して接続する。キャパシタ部220はプレート電極216を介して、周辺回路（図示していない）に接続されている。
この平面レイアウトの第１の特徴は、ワード線203 ２本に対してプレート電極216を１本を配線することである。このようなレイアウトとすることにより、プレート電極216の容量を通常のDRAMよりも小さくできるので、プレート電極216の電位を周辺回路で制御することが容易になる。そのため、強誘電性を用いた不揮発メモリー動作が容易になる。本実施例では、ワード線２本に対してプレート電極を１本の例について説明したが、プレート電極の本数としては、ワード線１本に対してプレート電極を１本にしてもよいし、３本以上のワード線に対してプレート電極を１本にしてもよい。ただしプレート電極の本数が多くなると集積度を上げるのが難しくなり、プレート電極の本数が少なくなるとプレート電極の容量が大きくなって、周辺回路による制御が難しくなる。プレート電極の本数は、メモリーの用途によってその最適数が変わってくる。
この平面レイアウトの第２の特徴は、プレート電極216をワード線（ゲート電極）203と同一方向に配線することである。このため、プレート電極216の電位を周辺回路により制御するときに、その電位をワード線203の電位と同期して制御することが可能となる。
第２２図に、第２１図の一断面構造（断面Ａ−Ａ’）を示す。この断面構造について以下に説明する。
Si基板201上に素子分離用SiO2 202を形成してある。素子領域に、ゲート酸化膜（明示していない）とワード線（ゲート電極）203と拡散層204からなるＭＩＳＦＥＴを形成してある。この実施例では、ワード線203はSiO2 222をマスクとしてドライエッチングにより加工してあり、かつSiO2 222をそのまま残してワード線の絶縁保護膜として用いている。このSiO2 222は残す必要はないが、本実施例の構造とすれば除去工程を削除できるし、ゲート電極スペーサー221の形成時の保護膜としても作用する。ワード線としては通常のゲート電極としてよく用いられるdoped poly Siや、WSi，MoSi，CoSiのようなシリサイドを用いればよい。またはW，TiNなどの金属材料、またはそれらの積層膜でもよい。
ワード線（ゲート電極）203には、ゲート電極スペーサー221を形成してある。このゲート電極スペーサーは必須ではないが、段差を緩和する効果と電気的ショートを防ぐ効果があるので、信頼性の高いCOB構造を形成できる。
ワード線（ゲート電極）203の上にはワード線用絶縁保護膜205を形成してある。この保護膜は必ずしも必要はないが、ビット線用プラグ207やキャパシタ用プラグ211を形成するためのドライエッチングをするときに電気的ショートを防ぐ効果があり、またこのワード線用絶縁保護膜205とワード線段差平坦化絶縁膜206とで材料を変える（例えばSi3N4とSiO2）にしておけば、絶縁膜間高選択ドライエッチングを用いて自己整合的に、前述のプラグ部のドライエッチングをすることもできるという効果がある。
ワード線（ゲート電極）203の形成によりできる段差は、ワード線段差平坦化絶縁膜206により平坦化してある。この絶縁膜の材料としては、流動性の絶縁膜（BPSGなど）やCVD絶縁膜を用いればよい。平坦化方法としては、流動性絶縁膜のリフローや、ドライエッチングによる全面エッチバック、CMPなどの研磨、またはそれらの組み合わせを用いればよい。本実施例では、BPSGリフロー膜をCMPで研磨してワード線段差平坦化絶縁膜206を形成している。この膜はドライエッチングにより削れ易いため、本実施例では平坦化絶縁膜用絶縁保護膜223を形成している。この膜をCVDやスパッタ堆積法で形成すれば、リフロー膜よりも緻密な膜を形成できる。膜の材料としては、SiO2やS3N4などの通常のSi LSIプロセスで用いられるものでよい。
平坦化絶縁膜用絶縁保護膜223の形成の後に、ビット線用プラグ207を形成してある。本実施例では、このビット線用プラグ207を、ドライエッチングで孔パターンを形成した後に、n+ poly SiをCVD法を用いることにより形成してある。このビット線用プラグ207としてはn+ poly Siの他に、TiNなどの材料を用いてもよい。またこのビット線用プラグ207の形成にともなって、第２１図に示すビット線208も形成する。この材質としてはn+ poly Si，シリサイドなどの材料や、それらの積層膜などを用いればよい。
本実施例では、ビット線用プラグ207とビット線208（第２１図に図示）の形成後に、ビット線用絶縁保護膜209を形成してある。この膜は必須ではないが、ワード線用絶縁保護膜205と同様の効果がある。さらにその上にビット線段差平坦化絶縁膜210を形成してある。この膜の形成法および材料としては、ワード線段差平坦化絶縁膜206と同様に考えればよい。さらにこの膜の上に、平坦化絶縁膜用絶縁保護膜224を、本実施例では形成してある。この保護膜は必須ではないが、前述した平坦化絶縁膜用絶縁保護膜223と同様な効果がある。さらにこの膜はキャパシタのドライエッチング加工における下地膜になるので、Al2O3のようなAl原子を含む絶縁膜を用いると、キャパシタのドライエッチングにおいて高選択ドライエッチングを行なえる。本実施例ではキャパシタ下部電極212としてPtを用いているが、PtはF系のガスでドライエッチングすると、ArやCl系のガスを用いたドライエッチングよりもより垂直に近い形状の加工ができる。この時に下地層としてAl原子を含む材料を用いれば、反応生成物AlF3の揮発性が低いために、エッチング耐性が高いので高選択ドライエッチングができる。またこの加工では、マスク材料にもAlなどのAl原子を含む材料を用いれば、対マスク・対下地層選択比の高いPtドライエッチングが可能になる。
平坦化絶縁膜用絶縁保護膜224の形成の後に、キャパシタ用プラグ211を形成する。この形成は、ドライエッチングによる孔パターンの形成の後に、この孔パターンのなかに導電性の材料を埋め込む。材料としては、従来のSi LSIプロセスで用いられるn+ poly Siを用いてもよいし、TiNやWやTa，Tiのような材料をCVDで埋め込んでもよい。また強誘電性絶縁膜と相性のよいPt，Ru，Ir，Pd，Rh，Os，Hf，Zrやそれらの酸化物であり導電性のもの（例えばRuO2,IrO2）などを用いてもよい。さらにはそれらの積層膜を用いてもよい。RuO2やIrO2などはMOCVD法のようなCVDプロセスを用いて形成すれば、孔パターン内の断線がなく形成することができ、その上にRuやIrなどを積層させると、RuやIrなどの材料は酸素に対するバリア層の役割をするため、この後の工程での対酸化性を向上することができる。
キャパシタ用プラグ211を形成の後に、実施例３で説明したようなプロセスで、キャパシタ上部電極214、キャパシタ絶縁膜213、サイドウオールスペーサー217、キャパシタ下部電極212、バリアメタル219を形成してある。この形成方法としては実施例３で説明したようにWハードマスクを用いてPtエッチングはArスパッタで、PZTエッチングはCF4＋Arガスで一括ドライエッチングで形成してもよい。またサイドウオールスペーサー217としてAl原子を含む絶縁物を用いて（例えばAl2O3）PtのドライエッチングをF系のガスでドライエッチングしてもよい。またPZTのエッチングやPtのエッチングにＣｌ系やBr系のガスを用いても、エッチング条件等を十分に検討すれば、実用上は問題がない加工が可能である。またキャパシタ下部電極としてはPt以外にRu，Ir，Pd，Rh，Os，Hfや、それらの酸化物であり導電性のあるものを用いてもよい。またPZT以外の強誘電性絶縁物（Biを含む絶縁膜、LaやYを含む絶縁膜、BaやSrを含む絶縁膜、Cuを含む絶縁膜）を用いてもよい。またキャパシタ上部電極としては、キャパシタ下部電極材料のほかに、ハードマスクとして用いることのできるWやAlを用いてもよいし、TiN，Taを用いてもよいし、Cu，Ag，Auなどを用いてもよいし、それらの積層膜を用いてもよい。
キャパシタ部形成の後に、本実施例ではキャパシタ用絶縁保護膜215を形成してある。本実施例ではこの膜はリフロー膜とCMPの組み合わせにより平坦化してある。完全な平坦化は必須ではないが、この後の配線の信頼性を高めるためには、極力平坦化しておくことが望ましい。平坦化の方法や材料はビット線段差平坦化絶縁膜の形成や、ワード線段差平坦化絶縁膜の形成と同様にすればよい。さらに、キャパシタ部の材料と相性のよいTiやZrやPbなどの酸化膜をキャパシタ部の保護絶縁膜としてCVD法を用いて形成してから、リフロー絶縁膜を形成して積層膜にしてもよい。また強誘電性絶縁膜は還元性の雰囲気やH原子が発生する雰囲気では特性劣化しやすいので、オゾン-TEOSによるCVD-SiO2膜や、PIQ（ポリイミドイソインドロキナゾリンジオン）などの有機系絶縁物を用いるのもよい。
キャパシタ用絶縁保護膜215形成の後に、本実施例ではプレート電極216を形成してある。この材料としては、n+ poly SiやWのような従来Si LSIプロセスで用いられている材料を用いればよい。下地を十分に平坦化していれば、この電極材料としてスパッタ法で堆積した導電性材料を用いればよいし、第２０図に示したような段差のある構造の場合には、CVD法などを用いて導電性材料を堆積すればよい。堆積した導電性材料をドライエッチングにより加工することにより、第２２図に示す構造を形成できる。
第２２図には、メモリーセル部の断面図の、プレート電極形成までの断面図を示した。実際のメモリーは、さらに２層程度の配線層を形成して、メモリーセル部と周辺回路とをつなぐ必要があること、さらにパッケージングをすることが必要であることはいうまでもない。
（実施例７）
第２３図に、本発明におけるメモリーセルの平面レイアウトの他の実施例を示す。このレイアウトは、２交点セルと、キャパシタをビット線上に形成するCOB（Capacitor Over Bitline）構造とを用いるレイアウトである。各メモリーセルのトランジスタ（図中では明記していない）はビット線208を介して周辺回路（図示していない）に接続されている。トランジスタとビット線208の接続部分は、アクティブ領域218の一部に形成したビット線用プラグ207の部分である。トランジスタの動作は、ワード線（ゲート電極）203により制御される。このワード線（ゲート電極）203は、周辺回路（図示していない）に接続されている。トランジスタからキャパシタ部220へは、キャパシタ用プラグ211を介して接続する。キャパシタ部220はプレート電極216を介して、周辺回路（図示していない）に接続されている。
この平面レイアウトの第１の特徴は、ビット線208 １本に対してプレート電極216を１本を配線することである。このようなレイアウトとすることにより、プレート電極216の容量を通常のDRAMよりも小さくできるので、プレート電極216の電位を周辺回路で制御することが容易になる。そのため、強誘電性を用いた不揮発メモリー動作が容易になる。本実施例では、ビット線１本に対してプレート電極を１本の例について説明したが、プレート電極の本数としては、２本以上のビット線に対してプレート電極を１本にしてもよい。ただしプレート電極の本数が少なくなるとプレート電極の容量が大きくなって、周辺回路による制御が難しくなる。プレート電極の本数は、メモリーの用途によってその最適数が変わってくる。
この平面レイアウトの第２の特徴は、プレート電極216をビット線208と同一方向に配線することである。このため、プレート電極216の電位を周辺回路により制御するときに、その電位をビット線208の電位と同期して制御することが可能となる。
（実施例８）
第２４図に、本発明におけるメモリーセルの平面レイアウトの他の実施例を示す。このレイアウトは、２交点セルと、キャパシタをビット線上に形成するCOB（Capacitor Over Bitline）構造とを用いるレイアウトである。各メモリーセルのトランジスタ（図中では明記していない）はビット線208を介して周辺回路（図示していない）に接続されている。トランジスタとビット線208の接続部分は、アクティブ領域218の一部に形成したビット線用プラグ207の部分である。トランジスタの動作は、ワード線（ゲート電極）203により制御される。このワード線（ゲート電極）203は、周辺回路（図示していない）に接続されている。トランジスタからキャパシタ部220へは、キャパシタ用プラグ211を介して接続する。キャパシタ部220はプレート電極216を介して、周辺回路（図示していない）に接続されている。
この平面レイアウトの第１の特徴は、DRAM動作を主と考えて１つのプレート電極216でキャパシタを制御することである。
このようなレイアウトとすることにより、DRAM動作に必要な基準電位をキャパシタに印加することができる。また周辺回路の駆動能力を十分に大きくすれば、不揮発性動作も可能である。１つのプレート電極216で制御するキャパシタ数は、メモリーの用途により調整すればよい。
第２５図に、第２４図中の一断面構造（断面Ａ−Ａ’）を示す。この断面構造は、プレート電極216以外は、実施例８で説明した図202と基本的に同じである。プレート電極216の加工も、実施例８と同様に、必要な大きさに加工すればよい。
本発明により、エッチング反応生成物の揮発性が低い電極材料を用いた高誘電体・強誘電体キャパシタを用いる半導体メモリーにおいて、一回のリソグラフィー工程のみでキャパシタを加工するときの問題であった電極間のショートを防ぐことができる。その結果、マスク合わせの余裕が不要になり、微細なキャパシタを用いた高集積半導体メモリーを加工することが可能になる。
産業上の利用可能性
以上説明したように、本発明は高信頼度、高集積のキャパシタとして有用であり、１ギガビット以上の大容量ＤＲＡＭに用いるのに適している。
Claims (7)
- 半導体基体主面上に下部電極と、絶縁膜と、上部電極とから構成される積層型キャパシタを有し、このキャパシタに電荷を蓄積するか、もしくは絶縁膜の分極反転により電気信号を記憶する機能を有した半導体記憶装置において、前記キャパシタの上部電極および絶縁膜の側部にサイドウオールスペーサーを有し、前記サイドウオールスペーサーは前記上部電極および前記絶縁膜の側部に自己整合的に形成され、前記下部電極は前記サイドウオールスペーサーに自己整合的にパターン形成されていることを特徴とする半導体記憶装置。
- 前記サイドウオールスペーサーは前記上部電極の垂直方向の側面全部および前記絶縁膜の垂直方向の少なくとも側面の一部を覆っていることを特徴とする請求の範囲第１項記載の半導体記憶装置。
- 前記上部電極がPt、Os、Pd、Au、Ru、Ir、RuO2そしてIrO2から選択された少なくとも一つの材料から成ることを特徴とする請求の範囲第１項記載の半導体記憶装置。
- 前記サイドウオールスペーサーがSiO2、Si3N4、Al2O3、TiO2、Ta2O5から選択された少なくとも一つの材料から成るCVD絶縁膜であることを特徴とする請求の範囲第１項記載の半導体記憶装置。
- バリア層と下部電極と、絶縁膜と、上部電極とから構成される積層型キャパシタの製造方法であって、上部電極および絶縁膜のすくなくとも一部をパターン形成した後、下部電極を形成するに先だって前記パターン形成された上部電極および絶縁膜の側面にサイドウオールスペーサーを形成し、前記サイドウオールスペーサーに対して自己整合的に前記下部電極およびバリア層をパターン形成することを特徴とする積層型キャパシタの製造方法。
- 半導体基体主面上に下部電極と、誘電体膜と、上部電極とから構成される積層型キャパシタを有する半導体記憶装置の製造方法において、
前記半導体基体主面に第１の金属層を堆積する工程、
前記第１の金属層主面に第１の絶縁膜層を堆積する工程、
前記第１の絶縁膜層主面に第２の金属層を堆積する工程、
前記第２の金属層主面に所定のパターン形状のマスクを設け、前記マスクを用いて前記第２の金属層及び前記第1の絶縁膜層をエッチングして前記第2の金属層及び前記第1の絶縁層をパターニングする工程、
第２の絶縁膜層を前記第２の金属層及び前記第1の絶縁層に堆積する工程、
前記第２の絶縁膜層をエッチバックし、前記第２の金属層及び前記第1の絶縁層の側部にサイドウオールスペーサーを設ける工程、
前記第２の金属層および前記サイドウオールスペーサーをマスクとして前記第１の金属層をパターニングする工程
を有することを特徴とする半導体記憶装置の製造方法。 - 前記第１の金属層をパターニングした後、第３の絶縁層を堆積した後に前記第３の絶縁膜をエッチバックして平坦化することにより前記第2の金属層を露出して、第３の金属層を堆積後、前記第３の金属層をパターニングする工程を更に有することを特徴とする請求項6に記載の半導体記憶装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP1996/000685 WO1997035341A1 (fr) | 1996-03-15 | 1996-03-15 | Dispositif de stockage a semi-conducteur et sa production |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO1997035341A1 JPWO1997035341A1 (ja) | 1999-05-25 |
| JP3666877B2 true JP3666877B2 (ja) | 2005-06-29 |
Family
ID=14153068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53333997A Expired - Fee Related JP3666877B2 (ja) | 1996-03-15 | 1996-03-15 | 半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3666877B2 (ja) |
| TW (1) | TW312832B (ja) |
| WO (1) | WO1997035341A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8956881B2 (en) | 2007-03-14 | 2015-02-17 | Fujitsu Semiconductor Limited | Method of manufacturing a FeRAM device |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3267555B2 (ja) | 1998-06-26 | 2002-03-18 | 株式会社東芝 | 強誘電体キャパシタ、強誘電体メモリ、及び、強誘電体キャパシタの製造方法 |
| US6586790B2 (en) | 1998-07-24 | 2003-07-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6611014B1 (en) | 1999-05-14 | 2003-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof |
| JP3331334B2 (ja) | 1999-05-14 | 2002-10-07 | 株式会社東芝 | 半導体装置の製造方法 |
| DE10057444A1 (de) | 2000-11-20 | 2002-05-29 | Infineon Technologies Ag | Verfahren zum Herstellen einer Kondensatoranordnung |
| JP2002305289A (ja) * | 2001-04-05 | 2002-10-18 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2002353414A (ja) * | 2001-05-22 | 2002-12-06 | Oki Electric Ind Co Ltd | 誘電体キャパシタおよびその製造方法 |
| JP4948762B2 (ja) * | 2004-12-27 | 2012-06-06 | 富士通株式会社 | 半導体装置 |
| JP2006303188A (ja) * | 2005-04-20 | 2006-11-02 | Oki Electric Ind Co Ltd | 強誘電体キャパシタ及びその製造方法 |
| JP4621081B2 (ja) * | 2005-07-07 | 2011-01-26 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| JP4515492B2 (ja) * | 2007-08-29 | 2010-07-28 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US10522467B2 (en) | 2016-07-06 | 2019-12-31 | Tokyo Electron Limited | Ruthenium wiring and manufacturing method thereof |
| US11495743B2 (en) | 2020-05-05 | 2022-11-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-volatile memory device and manufacturing technology |
| US20230102177A1 (en) * | 2021-09-24 | 2023-03-30 | Intel Corporation | Multilayer capacitor with edge insulator |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3161836B2 (ja) * | 1992-10-19 | 2001-04-25 | シャープ株式会社 | 半導体記憶装置 |
| JPH0794600A (ja) * | 1993-06-29 | 1995-04-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH088348A (ja) * | 1994-06-20 | 1996-01-12 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1996
- 1996-03-15 WO PCT/JP1996/000685 patent/WO1997035341A1/ja not_active Ceased
- 1996-03-15 JP JP53333997A patent/JP3666877B2/ja not_active Expired - Fee Related
- 1996-12-05 TW TW085115005A patent/TW312832B/zh active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8956881B2 (en) | 2007-03-14 | 2015-02-17 | Fujitsu Semiconductor Limited | Method of manufacturing a FeRAM device |
Also Published As
| Publication number | Publication date |
|---|---|
| TW312832B (en) | 1997-08-11 |
| WO1997035341A1 (fr) | 1997-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6097051A (en) | Semiconductor device and method of fabricating | |
| US6461930B2 (en) | Capacitor and method for forming the same | |
| US5573979A (en) | Sloped storage node for a 3-D dram cell structure | |
| JP2682392B2 (ja) | 薄膜キャパシタおよびその製造方法 | |
| KR100418573B1 (ko) | 반도체소자의 제조 방법 | |
| KR100355948B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| US6432767B2 (en) | Method of fabricating semiconductor device | |
| JP3666877B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR19990072456A (ko) | 유전체캐패시터및그제조방법,및그를이용하는유전체메모리 | |
| JPH1174488A (ja) | 集積回路キャパシタ及びメモリ | |
| KR100374370B1 (ko) | 뛰어난 내산화성을 갖는 스택 커패시터 | |
| US5631804A (en) | Contact fill capacitor having a sidewall that connects the upper and lower surfaces of the dielectric and partially surrounds an insulating layer | |
| JPWO1997035341A1 (ja) | 半導体記憶装置およびその製造方法 | |
| KR100418586B1 (ko) | 반도체소자의 제조방법 | |
| JPH10107223A (ja) | 誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法 | |
| JPH10223855A (ja) | 半導体メモリ装置及び半導体メモリ装置の製造方法 | |
| KR100432882B1 (ko) | 강유전성 메모리 장치 형성 방법 | |
| KR100699206B1 (ko) | 강유전성 메모리 셀 제조방법 | |
| US7015049B2 (en) | Fence-free etching of iridium barrier having a steep taper angle | |
| KR100190055B1 (ko) | 반도체 장치의 백금전극 제조방법 | |
| KR100213263B1 (ko) | 강유전체 커패시터 제조방법 | |
| JP2011066145A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR100359785B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR20000043578A (ko) | 캐패시터 제조방법 | |
| JP2003203991A (ja) | 容量素子用電極の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040309 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041102 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050322 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050405 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080415 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090415 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090415 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110415 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110415 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110415 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130415 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |