JP3672435B2 - 不揮発性メモリ装置 - Google Patents
不揮発性メモリ装置 Download PDFInfo
- Publication number
- JP3672435B2 JP3672435B2 JP11224698A JP11224698A JP3672435B2 JP 3672435 B2 JP3672435 B2 JP 3672435B2 JP 11224698 A JP11224698 A JP 11224698A JP 11224698 A JP11224698 A JP 11224698A JP 3672435 B2 JP3672435 B2 JP 3672435B2
- Authority
- JP
- Japan
- Prior art keywords
- erase
- memory
- stress
- erasing
- past
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
Landscapes
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ等の不揮発性メモリ装置に関し、特に、過消去（オーバー・イレーズ）を防止し且つ消去時間を短縮した不揮発性メモリ装置に関する。
【０００２】
【従来の技術】
フラッシュメモリやＥＥＰＲＯＭ等の電気的に書き換え可能な不揮発性メモリ装置は、電源がない状態において記憶データを保持することができ、携帯電話、携帯情報端末等で広く利用されている。特にフラッシュメモリは、記憶容量の大容量化が進んでおり、大容量のメモリブロック単位で消去が行われる。
【０００３】
不揮発性メモリのメモリセルは、一般に、ワード線に接続されたコントロールゲートと、ビット線に接続されたドレインと、ソース線に接続されたソースとを有する。そして、コントロールゲートとドレインに高い電圧を印加してメモリセルのトランジスタを導通し、ソースを低い電圧にして、チャネルを通過する電子をフローティングゲートに注入することで、プログラム動作（データ０の書き込み）が行われる。かかるプログラム動作の為にメモリセルに所定の電圧を印加することを、プログラムストレスを印加すると称する。プログラム動作が行われると、メモリセルのトランジスタは高い閾値電圧を有する。
【０００４】
また、消去動作においては、コントロールゲートを低い電圧或いは負の電圧にし、ドレインをフローティングにし、更にソースを高い電圧にすることで、フローティングゲートから電子を引き抜く。この様なメモリセルへの所定の電圧の印加を、消去ストレスを印加すると称する。消去動作が行われると、メモリセルのトランジスタは低い閾値電圧を有する。
【０００５】
読み出し動作において、ワード線をプログラム及び消去されたメモリセルの閾値電圧の中間の電圧に制御することで、プログラム状態のメモリセルのトランジスタは非導通、消去状態のメモリセルのトランジスタは導通し、その非導通と導通による電流の有無がビット線を介して検出される。
【０００６】
消去動作では、上記した消去ストレスを所定単位時間印加した後に、消去対象のメモリセルを読み出して、その閾値電圧が消去ベリファイレベルより低くなったかをチェック（ベリファイ）する。この消去ストレスの印加と消去ベリファイとを繰り返し行うことで、適正な消去動作が行われる。不揮発性メモリを利用したフラッシュメモリでは、複数のメモリセルを有するメモリブロック毎に一括して消去動作が行われる。
【０００７】
【発明が解決しようとする課題】
上記の消去動作において、消去ストレスの印加が不必要に多く行われると、メモリセルのトランジスタの閾値電圧が負になり、ワード線が非選択状態（Ｌレベル）であってもそれに接続されたメモリセルが導通することになり、好ましくない。かかる状態はオーバーイレーズ（過消去）といわれ、消去動作において避けなければならない状態である。
【０００８】
一方、メモリの大容量化に伴い、各メモリセル或いは各メモリブロックで必要な消去ストレスの回数或いは時間のバラツキが大きくなる傾向にある。一般に、消去動作は、消去ストレスの印加が複数のメモリセルに対して一括して行われ、消去ベリファイがメモリセル単位で行われる。従って、一部のメモリセルの消去が完了していても他のメモリセルの消去が完了していなければ、消去が完了しているメモリセルに対しても一括して消去ストレスが印加される。その結果、一部のメモリセルはオーバーイレーズされることになる。一括して消去ストレスが印加されるメモリセルの数が多いほど、それらに必要な消去ストレスの回数のバラツキの程度が大きくなり、オーバーイレーズの確率が高くなる。
【０００９】
かかるオーバーイレーズの問題を避ける為に、従来は、メモリ領域を複数のメモリブロックに分割し、各メモリブロック毎に消去ストレスの印加と消去ベリファイとが繰り返し行われる。一括消去対象のメモリセルの数を少なくすることで、消去ストレス印加後のメモリセルの閾値電圧のバラツキを少なく抑えることができ、オーバーイレーズの問題を回避することができる。
【００１０】
ところが、メモリブロック毎に消去ストレスの印加と消去ベリファイを繰り返す方法によると、複数のメモリブロック全てを消去する時間が長くなってしまう。特に大容量化が進んでいるフラッシュメモリにおいては、かかる消去時間の長時間化は解決しなければならない課題である。
【００１１】
そこで、本発明の目的は、オーバーイレーズを防止し且つ消去時間を短くすることができる不揮発性メモリ装置を提供することにある。
【００１２】
更に、本発明の目的は、大容量のメモリに対して、消去によるオーバーイレーズの確率が低く消去時間が短い不揮発性メモリ装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、メモリセルのフローティングゲート内にキャリアを注入または除去して該メモリセルのプログラムまたは消去が行われる不揮発性メモリ装置において、
複数のメモリセルをそれぞれ有する複数のメモリブロックと、
前記メモリブロック単位で消去ストレスを印加し、メモリセル単位で消去終了のベリファイを行う消去回路とを有し、
前記消去回路は、前記複数のメモリブロックにおける過去の消去ストレス最小値まで、当該過去の消去ストレス最小値を有するメモリブロックのみに対して消去ベリファイを行いながら、該複数のメモリブロックに同時に消去ストレスを印加し、その後、前記メモリブロック毎に消去ストレスの印加と消去終了のベリファイを行うことを特徴とする。
【００１４】
上記の発明によれば、過去に消去動作した時のメモリブロック毎の消去ストレスの回数等の消去ストレス値を記録し、それらの消去ストレス値の中の最小の消去ストレス値を記録する。そして、次の消去時では、最小の消去ストレス値になるまで、複数メモリブロックに対して一括して消去ストレスを印加する。その結果、メモリブロック毎に消去ストレスの印加と消去ベリファイとをそれぞれ繰り返す従来の方法に比較して、消去時間を短くすることができる。
【００１５】
更に、本発明は、上記の複数メモリブロックへの同時消去ストレス印加後に、各メモリブロック毎に消去ストレスの印加と消去ベリファイとを行うことを特徴とする。
【００１６】
上記の発明によれば、メモリセルの閾値電圧が消去ベリファイレベル近傍になってからは、メモリブロック毎に消去ストレスの印加と消去ベリファイとを繰り返すので、一括消去対象のメモリセルの数を少なくすることができ、オーバーイレーズの確率を低くすることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００１８】
図１は、不揮発性メモリセルの全体構成図である。図１に示された不揮発性メモリ装置は、複数のメモリセルがマトリックス上に配置されたメモリセルマトリックス領域２０とＹゲート１１を有する。さらに、メモリセルマトリックス２０内のワード線を選択するＸデコーダ１０と、Ｙゲート１１を選択するＹデコーダ２２が設けられる。Ｘデコーダ１０とＹデコーダ２２には、外部から供給されたアドレスがアドレスラッチ回路２３を経由して供給される。図１のメモリ装置では、８ビットの入出力端子ＤＱ０〜ＤＱ７が入出力バッファ２６に接続される。この１バイト単位の入出力端子ＤＱ０〜ＤＱ７は、入出力バッファ２６及びデータラッチ回路２４を介してメモリセルマトリックス領域２０に接続される。上記入出力バッファ２６は、チップイネーブル・出力イネーブル回路２８によって制御される。
【００１９】
コマンドレジスタである制御回路３０には、制御信号として外部からライトイネーブル信号／ＷＥ、リセット信号／ＲＥＳＥＴ、チップイネーブル信号／ＣＥが供給される。これらの制御信号の組み合わせから、制御回路３０は、内部の書き込み動作（プログラム動作）と、消去動作と読み出し動作を制御する。
【００２０】
不揮発性メモリ装置の一つの特徴点は、従来技術で説明した通り、プログラム動作及び消去動作時において、それぞれのワード線、ビット線及びソース線に所定の電圧を印加することである。そのために、メモリ装置内には、プログラム回路３４と、消去回路３２及びプログラム／消去パルスタイマ３６が設けられる。
【００２１】
制御回路３０は、プログラム動作時において、プログラム回路３４を制御し所定の書き込み用の電圧を発生させる。さらに制御回路３０は、消去動作時において、消去回路３２を制御し、所定の消去用電圧を発生させる。プログラム／消去パルスタイマ３６は、プログラム時のプログラム用ストレス印加期間及び消去時の消去用ストレス印加時間を制御するために設けられる。
【００２２】
図２は不揮発性メモリの回路図である。図２には、メモリセルマトリックス領域２０と、データラッチ回路の一部であるセンスアンプＳＡと、Ｘデコーダ１０及びＹゲート１１が示される。さらに、ワード線電圧回路１２と、ビット線電圧回路１６及びソース電圧回路１４が示され、これらの電圧回路は、図１におけるプログラム回路及び消去回路内の電圧発生回路に対応する。
【００２３】
図２において、メモリセルマトリックス領域２０内には、２行２列の合計４つのメモリセルＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１が示される。各メモリセルは、コントロールゲートと、フローティングゲートと、ソース及びドレインを有する。各メモリセルのコントロールゲートは、行方向に配置されたワード線ＷＬ０，ＷＬ１にそれぞれ接続される。さらにメモリセルのドレインは、コラム方向に配置されたビット線ＢＬ０，ＢＬ１にそれぞれ接続される。そしてメモリセルマトリックス２０内のすべてのメモリセルのソースは、共通にソース線ＳＬに接続される。ビット線ＢＬ０，ＢＬ１は、それぞれＹデコーダ１１を構成するゲートトランジスタ９０，９１を介して、センスアンプＳＡに接続される。これらゲートトランジスタ９０，９１は、図示しないＹデコーダからのコラム選択信号ＣＬ０，ＣＬ１によって導通制御される。
【００２４】
このような不揮発性メモリに対するプログラム、消去及び読み出し動作は、図２の下部の表に示されたように、ワード線ＷＬ、ビット線ＢＬ及びソース線ＳＬに所定の電圧を印加することで行われる。今仮に、メモリセルＭＣ００がプログラムされるとする。その場合、ワード線ＷＬ０は高い電圧（ＨＨレベル）に、ビット線ＢＬ０にも高い電圧（ＨＨレベル）が、ソース線ＳＬには低い電圧（Ｌレベル）がそれぞれ印加される。その結果メモリセルＭＣ００のトランジスタは導通し、チャネル領域を通過する電子が、コントロールゲートとソース領域との間に形成された電界によってフローティングゲート内に注入される。その結果メモリセルＭＣ００の閾値電圧が上昇する。
【００２５】
次に、仮にメモリセルＭＣ１１が消去されるとすると、ワード線ＷＬ１に負の電圧が印加され、ビット線ＢＬ１をフローティングにし、さらにソース線ＳＬに高い電圧（Ｈレベル）が印加される。その結果、コントロールゲートとソース領域との間に、プログラム時と反対方向の電界が印加され、フローティングゲート内の電子が除去される。その結果、メモリセルＭＣ１１の閾値電圧は低くなる。このときワード線ＷＬ０にも同時に負の電圧が印加され、メモリセルＭＣ００，ＭＣ０１，ＭＣ１０もすべて同時に消去される。
【００２６】
図３は、消去動作の概略を示す図である。図３（ａ）は、横軸にメモリセルの閾値電圧Ｖｔｈが、縦軸にメモリセル数が示され、メモリセルマトリックス内の一部のメモリセルがプログラム状態であり、残りのメモリセルが消去状態の場合の分布を示す。プログラム状態にあるメモリセルは分布ＰＲ内に位置し、各メモリセルの閾値電圧はプログラムベリファイレベルＶＰよりも高くなる。一方、消去状態のメモリセルは分布ＥＲの中にあり、それらのメモリセルの閾値電圧は、イレーズベリファイレベルＶＥよりも低くなる。そして、読み出し時において、ワード線を読み出しレベルＶＲに制御することで、プログラム状態にあるメモリセルは非導通となり、消去状態にあるメモリセルは導通状態になる。かかる電流の有無が、Ｙゲート１１を介してセンスアンプＳＡにより検出される。
【００２７】
不揮発性メモリの消去動作は、複数のメモリセルに対して一括して行われる。その一般的な消去動作は、次の通りである。まず最初に、図３（ｂ）に示される通り、全てのメモリセルにデータ０をプログラムする。即ち、プリプログラムが行われる。その結果、図３（ｂ）に示される通り、すべてのメモリセルの閾値電圧は、プログラムベリファイレベルＶＰよりも高くなる。次に、複数のメモリセルに対して、前述の消去ストレスが一括して印加される。単位時間の消去ストレスが印加された後に、メモリセルの閾値電圧がイレーズベリファイレベル（消去確認レベル）より低いか否かをチェックするイレーズベリファイ（消去ベリファイ）が行われる。全てのメモリセルがこのイレーズベリファイをパスしない場合は、再度全てのメモリセルに対して消去ストレスが印加される。このように消去ストレスの印加とイレーズベリファイを繰り返し、全てのメモリセルの閾値電圧が、イレーズベリファイレベルＶＥより低くなるまで消去ストレスの印加が繰り返される。その結果、図３（ｃ）に示される通り、全てのメモリセルの閾値電圧は、イレーズベリファイレベルＶＥより低くなる。
【００２８】
ここで、一括して消去ストレスが印加されるメモリセルの数が多いと、図３（ｃ）に実線で示される様に、消去動作終了後のメモリセルの閾値電圧のばらつきが大きくなり、一部のメモリセル（図中斜線）はその閾値電圧がマイナスとなりオーバーイレーズ（過消去）状態となる。
【００２９】
メモリセルの閾値電圧がマイナスになると、正常な読み出し動作を行うことができない。例えば、図２において、メモリセルＭＣ０１が消去状態（データ１）であり、メモリセルＭＣ１１がオーバーイレーズ状態であるとする。そして、ワード線ＷＬ０を読み出しレベルに立ち上げて、メモリセルＭＣ０１のデータ１を読み出そうとする場合、本来ならば、閾値電圧が高くなっているメモリセルＭＣ０１は非導通状態であり、ビット線には電流が流れない。しかしがら、オーバーイレーズ状態にあるメモリセルＭＣ１１が、ワード線ＷＬ１の非選択レベル（Ｌレベル）にも係わらず導通し、ビット線ＢＬ１に電流が流れてしまう。その結果、センスアンプＳＡは、メモリセルＭＣ０１がデータ１の消去状態であると誤って検出することになる。
【００３０】
以上のように、不揮発性メモリの消去動作において、そのメモリセルの閾値電圧は消去ベリファイレベルＶＥより低く、マイナスにはならないということが必要である。従来からかかるオーバーイレーズの確率を下げるために、一括して消去ストレスを印加する単位をメモリブロック単位とし、図３（ｃ）の破線に示される通り、そのメモリセルの閾値電圧のばらつきを小さくしている。
【００３１】
図４は、消去ストレス回数の変化を示す図である。図４において、横軸は消去回数を、縦軸は消去に必要なストレス印加回数（ストレス値）を示し、一般的な不揮発性メモリの消去に必要なストレス回数の変化の傾向が示される。図４に示される通り、初期段階では消去回数が増える毎に、消去に必要なストレス回数は少なくなり、さらに消去回数が増えると、消去に必要なストレス回数は増加する。このように、不揮発性メモリの消去に必要な消去ストレスの回数は、消去回数の増加に従って逐次変化するものである。
【００３２】
次に、本発明の実施の形態例にかかる消去動作を説明する。本実施の形態例においても、従来と同様に、消去回路は、複数に分割されたメモリブロック毎に、消去ストレスを印加することができる。また消去ベリファイは、メモリセル毎に行われるのは、従来例と同様である。本実施の形態例では、消去動作において、最初は複数メモリブロックに対して同時に消去ストレスが印加される。同時に消去ストレスが印加される回数は、複数メモリブロックそれぞれに必要な消去ストレス回数の中で最小の消去ストレス回数である。その後は、メモリブロック毎に消去ストレスの印加と消去ベリファイが繰り返される。或いは適宜、複数のメモリブロックに対して同時に消去ストレスが印加される。
【００３３】
図５は、消去動作を説明するための複数メモリブロックと消去ストレス回数の例を示す図である。図５の例では、メモリ１００が４つのメモリブロックＢＬ１〜ＢＬ４に分割されている。そして、各メモリブロックにおける過去の消去動作時において必要だった消去ストレス値（消去ストレス回数）は、ＥＮ１〜ＥＮ４であり、その消去ストレス値の大小関係は、図５に示される通りである。即ち、メモリブロックＢＬ２の過去における消去ストレス値ＥＮ２が最も長く（多く）、メモリブロックＢＬ４における過去の必要な消去ストレス値ＥＮ４は最小である。図５に示されるメモリを例にして本発明の実施の形態例の消去動作を説明する。
【００３４】
図６は、第１の実施の形態例の消去フローチャート図である。また、図７は、第１の実施の形態例の消去動作の例を示す図表である。図５に示したメモリの例に、図６の消去フローチャートを適用した場合の状態の変化が、図７に示される。
【００３５】
第１の実施の形態例では、最初の消去ストレスは、４つのメモリブロックに対して同時に印加される。また、最初の消去ベリファイ対象のメモリブロックは、過去の消去ストレス値（回数）が最小のメモリブロックＢＬ４に設定される。そして、４つのメモリブロックに同時に消去ストレスを印加しながら、最小消去ストレス値を有するメモリブロックＢＬ４に対して消去ベリファイを行い、同時消去ストレス回数が最小値ＥＮ４に達するか、或いはメモリブロックＢＬ４の全てのメモリセルが消去ベリファイをパスするまで、消去ストレスの同時印加を継続する。消去ストレス回数が最小値に達するか或いはメモリブロックＢＬ４の全てのメモリセルが消去ベリファイをパスすると、複数メモリブロックに対する同時消去ストレスの印加を止め、メモリブロック毎に消去ストレスの印加と消去ベリファイを行う。
【００３６】
図６に示される通り、まず最初に、全ての消去対象のメモリブロックに対してデータ０をプログラムするプリ・プログラムが行われる（Ｓ１０）。そして、過去の消去ストレス値（回数）が最小のメモリブロックＢＬ４を消去ベリファイ対象として設定する（Ｓ１１）。即ち、メモリブロックアドレスを、メモリブロックＢＬ４に設定する。そして、メモリブロックＢＬ４のメモリセルの閾値が、消去ベリファイレベルＶＥより低くなったか否かを確認する消去ベリファイが行われる（Ｓ１２）。具体的には、ワード線に消去ベリファイレベルＶＥの電圧を印加したときに、対応するビット線に所定の電流が流れるか否かをチェックすることで行われる。
【００３７】
最初は、消去ストレスは印加されていないので、消去ベリファイはフェイル（未確認）となる。更に、最初は、消去ストレスの回数が最小消去ストレス値よりも少ないので（Ｓ１４）、複数ブロック選択モードとなり（Ｓ１６）、４つのメモリブロック全てに対して、同時に単位時間の消去ストレスの印加が行われる（Ｓ２０）。４つのメモリブロックへの消去ストレスの同時印加は、最小消去ストレス値（回数）ＥＮ４まで繰り返される。
【００３８】
また、一方で、メモリブロックＢＬ４内の最初のアドレスのメモリセルが消去ベリファイをパス（閾値電圧が消去ベリファイレベルＶＥより低くなる）すると（Ｓ１２）、そのメモリブロック内の最終アドレスに達するまで（Ｓ２２）、メモリセルのアドレスがインクリメントされ、消去ストレスの複数ブロックへの同時印加（Ｓ１６）が繰り返される。
【００３９】
従って、４つのメモリブロックへの消去ストレスの同時印加の回数が最小値ＥＮ４に達するか、或いは、最小消去ストレス値に対応するメモリブロックＢＬ４の全てのメモリセルの消去ベリファイが完了するかのうち、いずれか少ない回数まで、上記の４つのメモリブロックへの消去ストレスの同時印加が繰り返される。その結果、過去において最小消去ストレス値であるメモリブロックＢＬ４の消去ストレス値が、図４に示される通り低下してもオーバーイレーズされることが避けられる。また、図４に示される通り、消去ストレス値が増加する場合は、当然にオーバーイレーズされることは避けられる。
【００４０】
図７に示された例では、消去ストレスの印加回数がメモリブロックＢＬ４の最小値ＥＮ４に達するまで、メモリブロックＢＬ４内の全てのメモリセルの消去ベリファイが終了していない。従って、消去ストレスの印加回数が最小値ＥＮ４を超えると、メモリブロック毎に消去ストレスの印加と消去ベリファイとが行われる。即ち、図６のフローチャートのステップＳ１８に示される通り、複数ブロック選択モードが解除されて、消去ベリファイの対象のメモリブロックＢＬ４への消去ストレスの印加が行われる（Ｓ２０）。
【００４１】
やがて、メモリブロックＢＬ４内の全てのメモリセルの閾値が消去ベリファイレベルＶＥ未満となると、最終アドレスとなり（Ｓ２２）、ブロックアドレスがインクリメントされる（Ｓ３２）。尚、メモリブロックＢＬ４に対して印加された消去ストレスの回数が、前回の最小値ＥＮ４より少ない場合は、その最小値は、新しい値に更新される。或いは、後に消去ベリファイされた他のメモリブロックＢＬ１〜ＢＬ３の消去ストレス回数が前回のメモリブロックＢＬ４の最小値ＥＮ４よりも少ない場合は、その最小値と最小値ブロックが更新される（Ｓ２６，Ｓ２８）。
【００４２】
図７に示される通り、ブロックアドレスがインクリメントされたことにより、メモリブロックＢＬ１が消去動作の対象ブロックとなる。メモリブロックＢＬ１に対して消去ストレスを印加しながら（Ｓ２０）、メモリブロックＢＬ１内のメモリセルの消去ベリファイが行われる（Ｓ１２）。全てのメモリセルが消去ベリファイをパスすると、ブロックアドレスがインクリメントされ、今度は、メモリブロックＢＬ２が消去の対象ブロックとなる。以下、メモリブロックＢＬ２とＢＬ３に対して、それぞれブロック毎に消去ストレスの印加と、消去ベリファイが行われる。最後のメモリブロックＢＬ３の最終アドレスまで消去ベリファイが行われると、消去動作が終了する。
【００４３】
以上の通り、第１の実施の形態例では、過去の消去動作または製品出荷前の試験における消去動作において、各メモリブロックの消去ストレス値（回数）を記憶し、消去動作時において、その最小値に達するまで複数メモリブロックに対して同時に消去ストレスを印加する。或いは、最小値に対応するメモリブロックの全てのメモリセルの消去ベリファイが終了するまで複数メモリブロックに対して同時に消去ストレスを印加する。その後は、各メモリブロック毎に消去ストレスの印加と消去ベリファイを行う。従って、メモリブロック間において必要な消去ストレス値にバラツキがあっても、オーバーイレーズが発生する確率を少なくすることができる。また、図５に示される様に、消去に必要な消去ストレス値（回数）が変化しても、オーバーイレーズをする可能性を少なくすることができる。特に、各メモリセルの消去特性は一定の傾向を有し、過去において最小のストレス回数で消去できたメモリセルは、次の消去時においても最小のストレス回数で消去できる傾向を有する。更に、上記の実施の形態例では、複数のメモリブロックに対して同時に消去ストレスを印加するので、全体の消去時間を短くすることができる。
【００４４】
図８は、第２の実施の形態例の消去フローチャート図である。また、図９は、第２の実施の形態例の消去動作の例を示す図表である。図５に示したメモリの例に、図８の消去フローチャートを適用した場合の状態の変化が、図９に示される。
【００４５】
第２の実施の形態例では、全てのメモリブロックの過去における消去ストレス値（回数）を記憶しておく。そして、消去時は、それぞれのメモリブロックの過去の消去ストレス値（回数）に達するまで、他のメモリブロックと同時に消去ストレスが印加される。従って、最初の消去ストレスは、全てのメモリブロックに同時に印加され、その後、過去の消去ストレス値に達したメモリブロックから順に消去ストレスの同時印加のグループから解除される。また、消去ベリファイの対象は、第１の実施の形態例の如く最小消去ストレス値のメモリブロックから開始することが好ましいが、任意のメモリブロックから開始しても良い。即ち、第２の実施の形態例では、過去の消去ストレス値を優先して、複数のメモリブロックに同時に消去ストレスを印加し、それぞれのメモリブロックの過去の消去ストレス値に達っしたら同時印加の対象から解除する。但し、最小消去ストレス値のメモリブロックから消去ベリファイすることで、第１の実施の形態例と同様に、必要な消去ストレス値（回数）が減少する傾向にある場合は、その分オーバーイレーズを防止することが可能になる。消去ストレスの同時印加が終わると、その後は、各メモリブロック毎に消去ストレスの印加と消去ベリファイを行う。
【００４６】
図５のメモリについてこの消去方法を適用した例を、図８，９を参照しながら説明する。図８に示される通り、最初に全てのメモリセルに対して、プリプログラムを行い、全てのメモリセルの閾値電圧をプログラムベリファイレベルＶＰより高くする（Ｓ４０）。そして、任意のメモリブロックを消去ベリファイ対象とし、４つのメモリブロックを消去ストレス印加対象とする（Ｓ４１）。ここでは、消去ベリファイ対象をメモリブロックＢＬ１とする。
【００４７】
消去ベリファイにおいて、確認対象のメモリセルの閾値電圧が消去ベリファイレベルＶＥより低くない場合は（Ｓ４２）、消去ストレス値（回数）がそれぞれのメモリブロックの過去の消去ストレス値に達するまで（Ｓ４４）、複数ブロックを選択した状態で（Ｓ４６）、消去ストレスを印加する（Ｓ５０）。図９に示される通り、消去ストレス回数が１回からＥＮ４回までは、４つのメモリブロックＢＬ１〜ＢＬ４に対して、消去ストレスが同時に印加される。
【００４８】
消去ストレスの印加回数がメモリブロックＢＬ４の過去の回数ＥＮ４に達すると、ステップＳ４４で検出され、メモリブロックＢＬ４は選択から解除される（Ｓ４８）。その結果、その後の消去ストレスの印加は、メモリブロックＢＬ１，ＢＬ２，ＢＬ３に対して同時に行われる。
【００４９】
図９の例では、やがてメモリブロックＢＬ１の全てのメモリセルが消去ベリファイをパスし、消去ベリファイ対象ブロック内のアドレスが最終アドレスに達したことが検出される（Ｓ５２）。このメモリブロックＢＬ１に対する消去ストレス値（回数）が過去の回数よりも少なくなっている場合は（Ｓ５６）、図４に示される通り消去ストレス値が減少する段階に該当し、消去ストレス値（回数）が更新される（Ｓ５８）。これにより、常に最小の値が記憶される。そして、最終ブロックアドレスでなければ（Ｓ６０）、ブロックアドレスがインクリメントされ、メモリブロックＢＬ２が消去ベリファイの対象となる（Ｓ６２）。更に、消去ベリファイが完了したメモリブロックＢＬ１は、もはや消去ストレスを印加する必要がないので、選択から解除される（Ｓ６２）。
【００５０】
その結果、図９に示される通り、消去ストレスの印加は、メモリブロックＢＬ２，ＢＬ３に対して同時に行われ、消去ベリファイ対象はメモリブロックＢＬ２となる。図９の例では、メモリブロックＢＬ２の消去ベリファイが終了する前に、メモリブロックＢＬ３の過去の消去ストレス回数ＥＮ３に達っしたことがステップＳ４４で検出され、メモリブロックＢＬ３の選択が解除される（Ｓ４８）。その結果、消去ストレスの印加（Ｓ５０）は、メモリブロックＢＬ２のみとなり、そのメモリブロックＢＬ２に対して消去ベリファイが継続される。
【００５１】
やがて、メモリブロックＢＬ２の消去ベリファイが終了すると（Ｓ４２，Ｓ５２）、メモリブロックＢＬ２も選択から解除され、消去ベリファイ対象のメモリブロックのブロックアドレスがインクリメントされ、メモリブロックＢＬ３が消去ベリファイの対象となる（Ｓ６２）。
【００５２】
そして、ステップＳ４３にて、全てのメモリブロックが選択から解除されたことが検出されると、その後は、消去ベリファイ対象のメモリブロックに対して、消去ストレスが印加される（Ｓ４５，Ｓ５０）。即ち、メモリブロック毎に消去ストレスの印加と消去ベリファイとが繰り返し行われ、それぞれのメモリブロックの消去ベリファイが終了する度に、消去対象のメモリブロックが変更される。
【００５３】
尚、第１の実施の形態例と同様に、従って、最初の消去ベリファイ対象ブロックを、過去の消去ストレス値（回数）が最小のメモリブロックＢＬ４にする場合は、図４の如く消去ストレス値が減少する段階にある時は、メモリブロックＢＬ４に対する消去ストレスの印加が過去の回数ＥＮ４に達する前に消去ベリファイが終了する可能性が高くなる。オーバーイレーズを防止することができより好ましい。
【００５４】
上記の消去動作を制御する消去回路３２（図１参照）は、例えば、簡易的なマイクロコンピュータにより構成されることができる。即ち、図６または図８に示される消去フローチャートに基づく消去プログラムを格納したＲＯＭと、それを実行する演算回路とを有する一般的なマイクロコンピュータにより実現することができる。その場合、過去の消去ストレス値が消去回路に内蔵される不揮発性メモリに記憶される。
【００５５】
図１０は、かかる消去回路の構成図である。図１０の消去回路３２は、ＣＰＵ３２１と、消去プログラムを格納したＲＯＭ３２２と、消去ストレス値が記憶される不揮発性メモリ３２３と、インターフェース３２５とがバス３２４を介して接続される。
【００５６】
上記実施の形態例では、消去ストレス値として、単位時間の消去ストレス印加の回数で説明したが、消去ストレスの印加時間であっても良い。或いは、消去ストレスの強さを考慮した値であっても良い。
【００５７】
【発明の効果】
以上説明した通り、本発明によれば、消去ストレスの印加を過去の消去ストレス値に基づいて複数メモリブロックに対して同時に行い、その後は、メモリブロック毎に消去ストレスの印加と消去ベリファイを繰り返し行う。その結果、オーバーイレーズが発生する確率を低く抑えることができるとともに、消去動作全体の時間を短くすることができる。
【図面の簡単な説明】
【図１】本発明の対象である不揮発性メモリの全体構成図である。
【図２】本発明の対象である一般的な不揮発性メモリの回路図である。
【図３】消去動作の概略を示す図である。
【図４】消去ストレス回数の変化を示す図である。
【図５】消去動作を説明するための複数メモリブロックと消去ストレス回数の例を示す図である。
【図６】第１の実施の形態例の消去フローチャート図である。
【図７】第１の実施の形態例の消去動作の例を示す図表である。
【図８】第２の実施の形態例の消去フローチャート図である。
【図９】第２の実施の形態例の消去動作の例を示す図表である。
【図１０】消去回路の構成図である。
【符号の説明】
３２ 消去回路
ＢＬ１〜ＢＬ４ メモリブロック
ＭＣ メモリセル
【発明の属する技術分野】
本発明は、フラッシュメモリ等の不揮発性メモリ装置に関し、特に、過消去（オーバー・イレーズ）を防止し且つ消去時間を短縮した不揮発性メモリ装置に関する。
【０００２】
【従来の技術】
フラッシュメモリやＥＥＰＲＯＭ等の電気的に書き換え可能な不揮発性メモリ装置は、電源がない状態において記憶データを保持することができ、携帯電話、携帯情報端末等で広く利用されている。特にフラッシュメモリは、記憶容量の大容量化が進んでおり、大容量のメモリブロック単位で消去が行われる。
【０００３】
不揮発性メモリのメモリセルは、一般に、ワード線に接続されたコントロールゲートと、ビット線に接続されたドレインと、ソース線に接続されたソースとを有する。そして、コントロールゲートとドレインに高い電圧を印加してメモリセルのトランジスタを導通し、ソースを低い電圧にして、チャネルを通過する電子をフローティングゲートに注入することで、プログラム動作（データ０の書き込み）が行われる。かかるプログラム動作の為にメモリセルに所定の電圧を印加することを、プログラムストレスを印加すると称する。プログラム動作が行われると、メモリセルのトランジスタは高い閾値電圧を有する。
【０００４】
また、消去動作においては、コントロールゲートを低い電圧或いは負の電圧にし、ドレインをフローティングにし、更にソースを高い電圧にすることで、フローティングゲートから電子を引き抜く。この様なメモリセルへの所定の電圧の印加を、消去ストレスを印加すると称する。消去動作が行われると、メモリセルのトランジスタは低い閾値電圧を有する。
【０００５】
読み出し動作において、ワード線をプログラム及び消去されたメモリセルの閾値電圧の中間の電圧に制御することで、プログラム状態のメモリセルのトランジスタは非導通、消去状態のメモリセルのトランジスタは導通し、その非導通と導通による電流の有無がビット線を介して検出される。
【０００６】
消去動作では、上記した消去ストレスを所定単位時間印加した後に、消去対象のメモリセルを読み出して、その閾値電圧が消去ベリファイレベルより低くなったかをチェック（ベリファイ）する。この消去ストレスの印加と消去ベリファイとを繰り返し行うことで、適正な消去動作が行われる。不揮発性メモリを利用したフラッシュメモリでは、複数のメモリセルを有するメモリブロック毎に一括して消去動作が行われる。
【０００７】
【発明が解決しようとする課題】
上記の消去動作において、消去ストレスの印加が不必要に多く行われると、メモリセルのトランジスタの閾値電圧が負になり、ワード線が非選択状態（Ｌレベル）であってもそれに接続されたメモリセルが導通することになり、好ましくない。かかる状態はオーバーイレーズ（過消去）といわれ、消去動作において避けなければならない状態である。
【０００８】
一方、メモリの大容量化に伴い、各メモリセル或いは各メモリブロックで必要な消去ストレスの回数或いは時間のバラツキが大きくなる傾向にある。一般に、消去動作は、消去ストレスの印加が複数のメモリセルに対して一括して行われ、消去ベリファイがメモリセル単位で行われる。従って、一部のメモリセルの消去が完了していても他のメモリセルの消去が完了していなければ、消去が完了しているメモリセルに対しても一括して消去ストレスが印加される。その結果、一部のメモリセルはオーバーイレーズされることになる。一括して消去ストレスが印加されるメモリセルの数が多いほど、それらに必要な消去ストレスの回数のバラツキの程度が大きくなり、オーバーイレーズの確率が高くなる。
【０００９】
かかるオーバーイレーズの問題を避ける為に、従来は、メモリ領域を複数のメモリブロックに分割し、各メモリブロック毎に消去ストレスの印加と消去ベリファイとが繰り返し行われる。一括消去対象のメモリセルの数を少なくすることで、消去ストレス印加後のメモリセルの閾値電圧のバラツキを少なく抑えることができ、オーバーイレーズの問題を回避することができる。
【００１０】
ところが、メモリブロック毎に消去ストレスの印加と消去ベリファイを繰り返す方法によると、複数のメモリブロック全てを消去する時間が長くなってしまう。特に大容量化が進んでいるフラッシュメモリにおいては、かかる消去時間の長時間化は解決しなければならない課題である。
【００１１】
そこで、本発明の目的は、オーバーイレーズを防止し且つ消去時間を短くすることができる不揮発性メモリ装置を提供することにある。
【００１２】
更に、本発明の目的は、大容量のメモリに対して、消去によるオーバーイレーズの確率が低く消去時間が短い不揮発性メモリ装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、メモリセルのフローティングゲート内にキャリアを注入または除去して該メモリセルのプログラムまたは消去が行われる不揮発性メモリ装置において、
複数のメモリセルをそれぞれ有する複数のメモリブロックと、
前記メモリブロック単位で消去ストレスを印加し、メモリセル単位で消去終了のベリファイを行う消去回路とを有し、
前記消去回路は、前記複数のメモリブロックにおける過去の消去ストレス最小値まで、当該過去の消去ストレス最小値を有するメモリブロックのみに対して消去ベリファイを行いながら、該複数のメモリブロックに同時に消去ストレスを印加し、その後、前記メモリブロック毎に消去ストレスの印加と消去終了のベリファイを行うことを特徴とする。
【００１４】
上記の発明によれば、過去に消去動作した時のメモリブロック毎の消去ストレスの回数等の消去ストレス値を記録し、それらの消去ストレス値の中の最小の消去ストレス値を記録する。そして、次の消去時では、最小の消去ストレス値になるまで、複数メモリブロックに対して一括して消去ストレスを印加する。その結果、メモリブロック毎に消去ストレスの印加と消去ベリファイとをそれぞれ繰り返す従来の方法に比較して、消去時間を短くすることができる。
【００１５】
更に、本発明は、上記の複数メモリブロックへの同時消去ストレス印加後に、各メモリブロック毎に消去ストレスの印加と消去ベリファイとを行うことを特徴とする。
【００１６】
上記の発明によれば、メモリセルの閾値電圧が消去ベリファイレベル近傍になってからは、メモリブロック毎に消去ストレスの印加と消去ベリファイとを繰り返すので、一括消去対象のメモリセルの数を少なくすることができ、オーバーイレーズの確率を低くすることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００１８】
図１は、不揮発性メモリセルの全体構成図である。図１に示された不揮発性メモリ装置は、複数のメモリセルがマトリックス上に配置されたメモリセルマトリックス領域２０とＹゲート１１を有する。さらに、メモリセルマトリックス２０内のワード線を選択するＸデコーダ１０と、Ｙゲート１１を選択するＹデコーダ２２が設けられる。Ｘデコーダ１０とＹデコーダ２２には、外部から供給されたアドレスがアドレスラッチ回路２３を経由して供給される。図１のメモリ装置では、８ビットの入出力端子ＤＱ０〜ＤＱ７が入出力バッファ２６に接続される。この１バイト単位の入出力端子ＤＱ０〜ＤＱ７は、入出力バッファ２６及びデータラッチ回路２４を介してメモリセルマトリックス領域２０に接続される。上記入出力バッファ２６は、チップイネーブル・出力イネーブル回路２８によって制御される。
【００１９】
コマンドレジスタである制御回路３０には、制御信号として外部からライトイネーブル信号／ＷＥ、リセット信号／ＲＥＳＥＴ、チップイネーブル信号／ＣＥが供給される。これらの制御信号の組み合わせから、制御回路３０は、内部の書き込み動作（プログラム動作）と、消去動作と読み出し動作を制御する。
【００２０】
不揮発性メモリ装置の一つの特徴点は、従来技術で説明した通り、プログラム動作及び消去動作時において、それぞれのワード線、ビット線及びソース線に所定の電圧を印加することである。そのために、メモリ装置内には、プログラム回路３４と、消去回路３２及びプログラム／消去パルスタイマ３６が設けられる。
【００２１】
制御回路３０は、プログラム動作時において、プログラム回路３４を制御し所定の書き込み用の電圧を発生させる。さらに制御回路３０は、消去動作時において、消去回路３２を制御し、所定の消去用電圧を発生させる。プログラム／消去パルスタイマ３６は、プログラム時のプログラム用ストレス印加期間及び消去時の消去用ストレス印加時間を制御するために設けられる。
【００２２】
図２は不揮発性メモリの回路図である。図２には、メモリセルマトリックス領域２０と、データラッチ回路の一部であるセンスアンプＳＡと、Ｘデコーダ１０及びＹゲート１１が示される。さらに、ワード線電圧回路１２と、ビット線電圧回路１６及びソース電圧回路１４が示され、これらの電圧回路は、図１におけるプログラム回路及び消去回路内の電圧発生回路に対応する。
【００２３】
図２において、メモリセルマトリックス領域２０内には、２行２列の合計４つのメモリセルＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１が示される。各メモリセルは、コントロールゲートと、フローティングゲートと、ソース及びドレインを有する。各メモリセルのコントロールゲートは、行方向に配置されたワード線ＷＬ０，ＷＬ１にそれぞれ接続される。さらにメモリセルのドレインは、コラム方向に配置されたビット線ＢＬ０，ＢＬ１にそれぞれ接続される。そしてメモリセルマトリックス２０内のすべてのメモリセルのソースは、共通にソース線ＳＬに接続される。ビット線ＢＬ０，ＢＬ１は、それぞれＹデコーダ１１を構成するゲートトランジスタ９０，９１を介して、センスアンプＳＡに接続される。これらゲートトランジスタ９０，９１は、図示しないＹデコーダからのコラム選択信号ＣＬ０，ＣＬ１によって導通制御される。
【００２４】
このような不揮発性メモリに対するプログラム、消去及び読み出し動作は、図２の下部の表に示されたように、ワード線ＷＬ、ビット線ＢＬ及びソース線ＳＬに所定の電圧を印加することで行われる。今仮に、メモリセルＭＣ００がプログラムされるとする。その場合、ワード線ＷＬ０は高い電圧（ＨＨレベル）に、ビット線ＢＬ０にも高い電圧（ＨＨレベル）が、ソース線ＳＬには低い電圧（Ｌレベル）がそれぞれ印加される。その結果メモリセルＭＣ００のトランジスタは導通し、チャネル領域を通過する電子が、コントロールゲートとソース領域との間に形成された電界によってフローティングゲート内に注入される。その結果メモリセルＭＣ００の閾値電圧が上昇する。
【００２５】
次に、仮にメモリセルＭＣ１１が消去されるとすると、ワード線ＷＬ１に負の電圧が印加され、ビット線ＢＬ１をフローティングにし、さらにソース線ＳＬに高い電圧（Ｈレベル）が印加される。その結果、コントロールゲートとソース領域との間に、プログラム時と反対方向の電界が印加され、フローティングゲート内の電子が除去される。その結果、メモリセルＭＣ１１の閾値電圧は低くなる。このときワード線ＷＬ０にも同時に負の電圧が印加され、メモリセルＭＣ００，ＭＣ０１，ＭＣ１０もすべて同時に消去される。
【００２６】
図３は、消去動作の概略を示す図である。図３（ａ）は、横軸にメモリセルの閾値電圧Ｖｔｈが、縦軸にメモリセル数が示され、メモリセルマトリックス内の一部のメモリセルがプログラム状態であり、残りのメモリセルが消去状態の場合の分布を示す。プログラム状態にあるメモリセルは分布ＰＲ内に位置し、各メモリセルの閾値電圧はプログラムベリファイレベルＶＰよりも高くなる。一方、消去状態のメモリセルは分布ＥＲの中にあり、それらのメモリセルの閾値電圧は、イレーズベリファイレベルＶＥよりも低くなる。そして、読み出し時において、ワード線を読み出しレベルＶＲに制御することで、プログラム状態にあるメモリセルは非導通となり、消去状態にあるメモリセルは導通状態になる。かかる電流の有無が、Ｙゲート１１を介してセンスアンプＳＡにより検出される。
【００２７】
不揮発性メモリの消去動作は、複数のメモリセルに対して一括して行われる。その一般的な消去動作は、次の通りである。まず最初に、図３（ｂ）に示される通り、全てのメモリセルにデータ０をプログラムする。即ち、プリプログラムが行われる。その結果、図３（ｂ）に示される通り、すべてのメモリセルの閾値電圧は、プログラムベリファイレベルＶＰよりも高くなる。次に、複数のメモリセルに対して、前述の消去ストレスが一括して印加される。単位時間の消去ストレスが印加された後に、メモリセルの閾値電圧がイレーズベリファイレベル（消去確認レベル）より低いか否かをチェックするイレーズベリファイ（消去ベリファイ）が行われる。全てのメモリセルがこのイレーズベリファイをパスしない場合は、再度全てのメモリセルに対して消去ストレスが印加される。このように消去ストレスの印加とイレーズベリファイを繰り返し、全てのメモリセルの閾値電圧が、イレーズベリファイレベルＶＥより低くなるまで消去ストレスの印加が繰り返される。その結果、図３（ｃ）に示される通り、全てのメモリセルの閾値電圧は、イレーズベリファイレベルＶＥより低くなる。
【００２８】
ここで、一括して消去ストレスが印加されるメモリセルの数が多いと、図３（ｃ）に実線で示される様に、消去動作終了後のメモリセルの閾値電圧のばらつきが大きくなり、一部のメモリセル（図中斜線）はその閾値電圧がマイナスとなりオーバーイレーズ（過消去）状態となる。
【００２９】
メモリセルの閾値電圧がマイナスになると、正常な読み出し動作を行うことができない。例えば、図２において、メモリセルＭＣ０１が消去状態（データ１）であり、メモリセルＭＣ１１がオーバーイレーズ状態であるとする。そして、ワード線ＷＬ０を読み出しレベルに立ち上げて、メモリセルＭＣ０１のデータ１を読み出そうとする場合、本来ならば、閾値電圧が高くなっているメモリセルＭＣ０１は非導通状態であり、ビット線には電流が流れない。しかしがら、オーバーイレーズ状態にあるメモリセルＭＣ１１が、ワード線ＷＬ１の非選択レベル（Ｌレベル）にも係わらず導通し、ビット線ＢＬ１に電流が流れてしまう。その結果、センスアンプＳＡは、メモリセルＭＣ０１がデータ１の消去状態であると誤って検出することになる。
【００３０】
以上のように、不揮発性メモリの消去動作において、そのメモリセルの閾値電圧は消去ベリファイレベルＶＥより低く、マイナスにはならないということが必要である。従来からかかるオーバーイレーズの確率を下げるために、一括して消去ストレスを印加する単位をメモリブロック単位とし、図３（ｃ）の破線に示される通り、そのメモリセルの閾値電圧のばらつきを小さくしている。
【００３１】
図４は、消去ストレス回数の変化を示す図である。図４において、横軸は消去回数を、縦軸は消去に必要なストレス印加回数（ストレス値）を示し、一般的な不揮発性メモリの消去に必要なストレス回数の変化の傾向が示される。図４に示される通り、初期段階では消去回数が増える毎に、消去に必要なストレス回数は少なくなり、さらに消去回数が増えると、消去に必要なストレス回数は増加する。このように、不揮発性メモリの消去に必要な消去ストレスの回数は、消去回数の増加に従って逐次変化するものである。
【００３２】
次に、本発明の実施の形態例にかかる消去動作を説明する。本実施の形態例においても、従来と同様に、消去回路は、複数に分割されたメモリブロック毎に、消去ストレスを印加することができる。また消去ベリファイは、メモリセル毎に行われるのは、従来例と同様である。本実施の形態例では、消去動作において、最初は複数メモリブロックに対して同時に消去ストレスが印加される。同時に消去ストレスが印加される回数は、複数メモリブロックそれぞれに必要な消去ストレス回数の中で最小の消去ストレス回数である。その後は、メモリブロック毎に消去ストレスの印加と消去ベリファイが繰り返される。或いは適宜、複数のメモリブロックに対して同時に消去ストレスが印加される。
【００３３】
図５は、消去動作を説明するための複数メモリブロックと消去ストレス回数の例を示す図である。図５の例では、メモリ１００が４つのメモリブロックＢＬ１〜ＢＬ４に分割されている。そして、各メモリブロックにおける過去の消去動作時において必要だった消去ストレス値（消去ストレス回数）は、ＥＮ１〜ＥＮ４であり、その消去ストレス値の大小関係は、図５に示される通りである。即ち、メモリブロックＢＬ２の過去における消去ストレス値ＥＮ２が最も長く（多く）、メモリブロックＢＬ４における過去の必要な消去ストレス値ＥＮ４は最小である。図５に示されるメモリを例にして本発明の実施の形態例の消去動作を説明する。
【００３４】
図６は、第１の実施の形態例の消去フローチャート図である。また、図７は、第１の実施の形態例の消去動作の例を示す図表である。図５に示したメモリの例に、図６の消去フローチャートを適用した場合の状態の変化が、図７に示される。
【００３５】
第１の実施の形態例では、最初の消去ストレスは、４つのメモリブロックに対して同時に印加される。また、最初の消去ベリファイ対象のメモリブロックは、過去の消去ストレス値（回数）が最小のメモリブロックＢＬ４に設定される。そして、４つのメモリブロックに同時に消去ストレスを印加しながら、最小消去ストレス値を有するメモリブロックＢＬ４に対して消去ベリファイを行い、同時消去ストレス回数が最小値ＥＮ４に達するか、或いはメモリブロックＢＬ４の全てのメモリセルが消去ベリファイをパスするまで、消去ストレスの同時印加を継続する。消去ストレス回数が最小値に達するか或いはメモリブロックＢＬ４の全てのメモリセルが消去ベリファイをパスすると、複数メモリブロックに対する同時消去ストレスの印加を止め、メモリブロック毎に消去ストレスの印加と消去ベリファイを行う。
【００３６】
図６に示される通り、まず最初に、全ての消去対象のメモリブロックに対してデータ０をプログラムするプリ・プログラムが行われる（Ｓ１０）。そして、過去の消去ストレス値（回数）が最小のメモリブロックＢＬ４を消去ベリファイ対象として設定する（Ｓ１１）。即ち、メモリブロックアドレスを、メモリブロックＢＬ４に設定する。そして、メモリブロックＢＬ４のメモリセルの閾値が、消去ベリファイレベルＶＥより低くなったか否かを確認する消去ベリファイが行われる（Ｓ１２）。具体的には、ワード線に消去ベリファイレベルＶＥの電圧を印加したときに、対応するビット線に所定の電流が流れるか否かをチェックすることで行われる。
【００３７】
最初は、消去ストレスは印加されていないので、消去ベリファイはフェイル（未確認）となる。更に、最初は、消去ストレスの回数が最小消去ストレス値よりも少ないので（Ｓ１４）、複数ブロック選択モードとなり（Ｓ１６）、４つのメモリブロック全てに対して、同時に単位時間の消去ストレスの印加が行われる（Ｓ２０）。４つのメモリブロックへの消去ストレスの同時印加は、最小消去ストレス値（回数）ＥＮ４まで繰り返される。
【００３８】
また、一方で、メモリブロックＢＬ４内の最初のアドレスのメモリセルが消去ベリファイをパス（閾値電圧が消去ベリファイレベルＶＥより低くなる）すると（Ｓ１２）、そのメモリブロック内の最終アドレスに達するまで（Ｓ２２）、メモリセルのアドレスがインクリメントされ、消去ストレスの複数ブロックへの同時印加（Ｓ１６）が繰り返される。
【００３９】
従って、４つのメモリブロックへの消去ストレスの同時印加の回数が最小値ＥＮ４に達するか、或いは、最小消去ストレス値に対応するメモリブロックＢＬ４の全てのメモリセルの消去ベリファイが完了するかのうち、いずれか少ない回数まで、上記の４つのメモリブロックへの消去ストレスの同時印加が繰り返される。その結果、過去において最小消去ストレス値であるメモリブロックＢＬ４の消去ストレス値が、図４に示される通り低下してもオーバーイレーズされることが避けられる。また、図４に示される通り、消去ストレス値が増加する場合は、当然にオーバーイレーズされることは避けられる。
【００４０】
図７に示された例では、消去ストレスの印加回数がメモリブロックＢＬ４の最小値ＥＮ４に達するまで、メモリブロックＢＬ４内の全てのメモリセルの消去ベリファイが終了していない。従って、消去ストレスの印加回数が最小値ＥＮ４を超えると、メモリブロック毎に消去ストレスの印加と消去ベリファイとが行われる。即ち、図６のフローチャートのステップＳ１８に示される通り、複数ブロック選択モードが解除されて、消去ベリファイの対象のメモリブロックＢＬ４への消去ストレスの印加が行われる（Ｓ２０）。
【００４１】
やがて、メモリブロックＢＬ４内の全てのメモリセルの閾値が消去ベリファイレベルＶＥ未満となると、最終アドレスとなり（Ｓ２２）、ブロックアドレスがインクリメントされる（Ｓ３２）。尚、メモリブロックＢＬ４に対して印加された消去ストレスの回数が、前回の最小値ＥＮ４より少ない場合は、その最小値は、新しい値に更新される。或いは、後に消去ベリファイされた他のメモリブロックＢＬ１〜ＢＬ３の消去ストレス回数が前回のメモリブロックＢＬ４の最小値ＥＮ４よりも少ない場合は、その最小値と最小値ブロックが更新される（Ｓ２６，Ｓ２８）。
【００４２】
図７に示される通り、ブロックアドレスがインクリメントされたことにより、メモリブロックＢＬ１が消去動作の対象ブロックとなる。メモリブロックＢＬ１に対して消去ストレスを印加しながら（Ｓ２０）、メモリブロックＢＬ１内のメモリセルの消去ベリファイが行われる（Ｓ１２）。全てのメモリセルが消去ベリファイをパスすると、ブロックアドレスがインクリメントされ、今度は、メモリブロックＢＬ２が消去の対象ブロックとなる。以下、メモリブロックＢＬ２とＢＬ３に対して、それぞれブロック毎に消去ストレスの印加と、消去ベリファイが行われる。最後のメモリブロックＢＬ３の最終アドレスまで消去ベリファイが行われると、消去動作が終了する。
【００４３】
以上の通り、第１の実施の形態例では、過去の消去動作または製品出荷前の試験における消去動作において、各メモリブロックの消去ストレス値（回数）を記憶し、消去動作時において、その最小値に達するまで複数メモリブロックに対して同時に消去ストレスを印加する。或いは、最小値に対応するメモリブロックの全てのメモリセルの消去ベリファイが終了するまで複数メモリブロックに対して同時に消去ストレスを印加する。その後は、各メモリブロック毎に消去ストレスの印加と消去ベリファイを行う。従って、メモリブロック間において必要な消去ストレス値にバラツキがあっても、オーバーイレーズが発生する確率を少なくすることができる。また、図５に示される様に、消去に必要な消去ストレス値（回数）が変化しても、オーバーイレーズをする可能性を少なくすることができる。特に、各メモリセルの消去特性は一定の傾向を有し、過去において最小のストレス回数で消去できたメモリセルは、次の消去時においても最小のストレス回数で消去できる傾向を有する。更に、上記の実施の形態例では、複数のメモリブロックに対して同時に消去ストレスを印加するので、全体の消去時間を短くすることができる。
【００４４】
図８は、第２の実施の形態例の消去フローチャート図である。また、図９は、第２の実施の形態例の消去動作の例を示す図表である。図５に示したメモリの例に、図８の消去フローチャートを適用した場合の状態の変化が、図９に示される。
【００４５】
第２の実施の形態例では、全てのメモリブロックの過去における消去ストレス値（回数）を記憶しておく。そして、消去時は、それぞれのメモリブロックの過去の消去ストレス値（回数）に達するまで、他のメモリブロックと同時に消去ストレスが印加される。従って、最初の消去ストレスは、全てのメモリブロックに同時に印加され、その後、過去の消去ストレス値に達したメモリブロックから順に消去ストレスの同時印加のグループから解除される。また、消去ベリファイの対象は、第１の実施の形態例の如く最小消去ストレス値のメモリブロックから開始することが好ましいが、任意のメモリブロックから開始しても良い。即ち、第２の実施の形態例では、過去の消去ストレス値を優先して、複数のメモリブロックに同時に消去ストレスを印加し、それぞれのメモリブロックの過去の消去ストレス値に達っしたら同時印加の対象から解除する。但し、最小消去ストレス値のメモリブロックから消去ベリファイすることで、第１の実施の形態例と同様に、必要な消去ストレス値（回数）が減少する傾向にある場合は、その分オーバーイレーズを防止することが可能になる。消去ストレスの同時印加が終わると、その後は、各メモリブロック毎に消去ストレスの印加と消去ベリファイを行う。
【００４６】
図５のメモリについてこの消去方法を適用した例を、図８，９を参照しながら説明する。図８に示される通り、最初に全てのメモリセルに対して、プリプログラムを行い、全てのメモリセルの閾値電圧をプログラムベリファイレベルＶＰより高くする（Ｓ４０）。そして、任意のメモリブロックを消去ベリファイ対象とし、４つのメモリブロックを消去ストレス印加対象とする（Ｓ４１）。ここでは、消去ベリファイ対象をメモリブロックＢＬ１とする。
【００４７】
消去ベリファイにおいて、確認対象のメモリセルの閾値電圧が消去ベリファイレベルＶＥより低くない場合は（Ｓ４２）、消去ストレス値（回数）がそれぞれのメモリブロックの過去の消去ストレス値に達するまで（Ｓ４４）、複数ブロックを選択した状態で（Ｓ４６）、消去ストレスを印加する（Ｓ５０）。図９に示される通り、消去ストレス回数が１回からＥＮ４回までは、４つのメモリブロックＢＬ１〜ＢＬ４に対して、消去ストレスが同時に印加される。
【００４８】
消去ストレスの印加回数がメモリブロックＢＬ４の過去の回数ＥＮ４に達すると、ステップＳ４４で検出され、メモリブロックＢＬ４は選択から解除される（Ｓ４８）。その結果、その後の消去ストレスの印加は、メモリブロックＢＬ１，ＢＬ２，ＢＬ３に対して同時に行われる。
【００４９】
図９の例では、やがてメモリブロックＢＬ１の全てのメモリセルが消去ベリファイをパスし、消去ベリファイ対象ブロック内のアドレスが最終アドレスに達したことが検出される（Ｓ５２）。このメモリブロックＢＬ１に対する消去ストレス値（回数）が過去の回数よりも少なくなっている場合は（Ｓ５６）、図４に示される通り消去ストレス値が減少する段階に該当し、消去ストレス値（回数）が更新される（Ｓ５８）。これにより、常に最小の値が記憶される。そして、最終ブロックアドレスでなければ（Ｓ６０）、ブロックアドレスがインクリメントされ、メモリブロックＢＬ２が消去ベリファイの対象となる（Ｓ６２）。更に、消去ベリファイが完了したメモリブロックＢＬ１は、もはや消去ストレスを印加する必要がないので、選択から解除される（Ｓ６２）。
【００５０】
その結果、図９に示される通り、消去ストレスの印加は、メモリブロックＢＬ２，ＢＬ３に対して同時に行われ、消去ベリファイ対象はメモリブロックＢＬ２となる。図９の例では、メモリブロックＢＬ２の消去ベリファイが終了する前に、メモリブロックＢＬ３の過去の消去ストレス回数ＥＮ３に達っしたことがステップＳ４４で検出され、メモリブロックＢＬ３の選択が解除される（Ｓ４８）。その結果、消去ストレスの印加（Ｓ５０）は、メモリブロックＢＬ２のみとなり、そのメモリブロックＢＬ２に対して消去ベリファイが継続される。
【００５１】
やがて、メモリブロックＢＬ２の消去ベリファイが終了すると（Ｓ４２，Ｓ５２）、メモリブロックＢＬ２も選択から解除され、消去ベリファイ対象のメモリブロックのブロックアドレスがインクリメントされ、メモリブロックＢＬ３が消去ベリファイの対象となる（Ｓ６２）。
【００５２】
そして、ステップＳ４３にて、全てのメモリブロックが選択から解除されたことが検出されると、その後は、消去ベリファイ対象のメモリブロックに対して、消去ストレスが印加される（Ｓ４５，Ｓ５０）。即ち、メモリブロック毎に消去ストレスの印加と消去ベリファイとが繰り返し行われ、それぞれのメモリブロックの消去ベリファイが終了する度に、消去対象のメモリブロックが変更される。
【００５３】
尚、第１の実施の形態例と同様に、従って、最初の消去ベリファイ対象ブロックを、過去の消去ストレス値（回数）が最小のメモリブロックＢＬ４にする場合は、図４の如く消去ストレス値が減少する段階にある時は、メモリブロックＢＬ４に対する消去ストレスの印加が過去の回数ＥＮ４に達する前に消去ベリファイが終了する可能性が高くなる。オーバーイレーズを防止することができより好ましい。
【００５４】
上記の消去動作を制御する消去回路３２（図１参照）は、例えば、簡易的なマイクロコンピュータにより構成されることができる。即ち、図６または図８に示される消去フローチャートに基づく消去プログラムを格納したＲＯＭと、それを実行する演算回路とを有する一般的なマイクロコンピュータにより実現することができる。その場合、過去の消去ストレス値が消去回路に内蔵される不揮発性メモリに記憶される。
【００５５】
図１０は、かかる消去回路の構成図である。図１０の消去回路３２は、ＣＰＵ３２１と、消去プログラムを格納したＲＯＭ３２２と、消去ストレス値が記憶される不揮発性メモリ３２３と、インターフェース３２５とがバス３２４を介して接続される。
【００５６】
上記実施の形態例では、消去ストレス値として、単位時間の消去ストレス印加の回数で説明したが、消去ストレスの印加時間であっても良い。或いは、消去ストレスの強さを考慮した値であっても良い。
【００５７】
【発明の効果】
以上説明した通り、本発明によれば、消去ストレスの印加を過去の消去ストレス値に基づいて複数メモリブロックに対して同時に行い、その後は、メモリブロック毎に消去ストレスの印加と消去ベリファイを繰り返し行う。その結果、オーバーイレーズが発生する確率を低く抑えることができるとともに、消去動作全体の時間を短くすることができる。
【図面の簡単な説明】
【図１】本発明の対象である不揮発性メモリの全体構成図である。
【図２】本発明の対象である一般的な不揮発性メモリの回路図である。
【図３】消去動作の概略を示す図である。
【図４】消去ストレス回数の変化を示す図である。
【図５】消去動作を説明するための複数メモリブロックと消去ストレス回数の例を示す図である。
【図６】第１の実施の形態例の消去フローチャート図である。
【図７】第１の実施の形態例の消去動作の例を示す図表である。
【図８】第２の実施の形態例の消去フローチャート図である。
【図９】第２の実施の形態例の消去動作の例を示す図表である。
【図１０】消去回路の構成図である。
【符号の説明】
３２ 消去回路
ＢＬ１〜ＢＬ４ メモリブロック
ＭＣ メモリセル
Claims (6)
- メモリセルのフローティングゲート内にキャリアを注入または除去して該メモリセルのプログラムまたは消去が行われる不揮発性メモリ装置において、
複数のメモリセルをそれぞれ有する複数のメモリブロックと、
前記メモリブロック単位で消去ストレスを印加し、メモリセル単位で消去終了のベリファイを行う消去回路とを有し、
前記消去回路は、前記複数のメモリブロックにおける過去の消去ストレス最小値まで、当該過去の消去ストレス最小値を有するメモリブロックのみに対して消去ベリファイを行いながら、該複数のメモリブロックに同時に消去ストレスを印加し、その後、前記メモリブロック毎に消去ストレスの印加と消去終了のベリファイを行うことを特徴とする不揮発性メモリ装置。 - メモリセルのフローティングゲート内にキャリアを注入または除去して該メモリセルのプログラムまたは消去が行われる不揮発性メモリ装置において、
複数のメモリセルをそれぞれ有する複数のメモリブロックと、
前記メモリブロック単位で消去ストレスを印加し、メモリセル単位で消去終了のベリファイを行う消去回路とを有し、
前記消去回路は、前記複数のメモリブロックにおける過去の消去ストレス最小値までもしくは前記消去ストレス最小値に対応するメモリブロック内の全てのメモリセルの消去終了ベリファイが行われるまで、当該過去の消去ストレス最小値を有するメモリブロックのみに対して消去ベリファイを行いながら、該複数のメモリブロックに同時に消去ストレスを印加し、その後、前記メモリブロック毎に消去ストレスの印加と消去終了のベリファイを行うことを特徴とする不揮発性メモリ装置。 - メモリセルのフローティングゲート内にキャリアを注入または除去して該メモリセルのプログラムまたは消去が行われる不揮発性メモリ装置において、
複数のメモリセルをそれぞれ有する複数のメモリブロックと、
前記メモリブロック単位で消去ストレスを印加し、メモリセル単位で消去終了のベリファイを行う消去回路とを有し、
前記消去回路は、前記複数のメモリブロックにおける過去の消去ストレス最小値までもしくは前記消去ストレス最小値に対応するメモリブロック内の全てのメモリセルの消去終了ベリファイが行われるまで、当該過去の消去ストレス最小値を有するメモリブロックのみに対して消去ベリファイを行いながら、該複数のメモリブロックに同時に消去ストレスを印加し、その後、前記メモリブロック毎に消去ストレスの印加と消去終了のベリファイを行い、更に、
前記消去回路は、前記消去ストレス最小値に対応するメモリブロックの消去が、過去の消去ストレス最小値よりも小さい消去ストレスで完了した時は、当該消去ストレス最小値を更新することを特徴とする不揮発性メモリ装置。 - メモリセルのフローティングゲート内にキャリアを注入または除去して該メモリセルのプログラムまたは消去が行われる不揮発性メモリ装置において、
複数のメモリセルをそれぞれ有する複数のメモリブロックと、
前記メモリブロック単位で消去ストレスを印加し、メモリセル単位で消去終了のベリファイを行う消去回路とを有し、
前記消去回路は、前記複数のメモリブロックそれぞれに対し、それぞれの過去の消去ストレス値まで消去ストレスを同時に印加しながら、当該同時消去ストレス印加中に、過去の消去ストレス最小値を有するメモリブロックのみに対し消去ベリファイを行い、前記消去終了ベリファイが全てのメモリセルに対して行われた第１のメモリブロックへの消去ストレスの印加を終了し、更に前記過去の消去ストレス値に達した第２のメモリブロックへの消去ストレスの印加を一旦終了し、その後、前記第２のメモリブロックに対してメモリブロック毎に消去ストレスの印加と消去終了のベリファイを行い、更に、
前記消去回路は、前記メモリブロックの消去が、対応する過去の消去ストレス値よりも小さい消去ストレス値で完了した時は、当該メモリブロックの消去ストレス値を更新することを特徴とする不揮発性メモリ装置。 - 請求項１乃至４のいずれかにおいて、
前記消去ストレス値は、所定の単位消去ストレスの印加回数であることを特徴とする不揮発性メモリ装置。 - 請求項１乃至４のいずれかにおいて、
前記メモリセルは、ワード線に接続されたコントロールゲートと、ビット線に接続されたドレインと、ソース線に接続されたソースとを有し、
前記消去回路は、前記コントロールゲートとドレインとの間に電界を印加して、前記消去ストレスを印加することを特徴とする不揮発性メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11224698A JP3672435B2 (ja) | 1998-04-22 | 1998-04-22 | 不揮発性メモリ装置 |
| US09/196,441 US5982670A (en) | 1998-04-22 | 1998-11-20 | Non-volatile memory device |
| KR1019980058053A KR100290195B1 (ko) | 1998-04-22 | 1998-12-24 | 불휘발성 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11224698A JP3672435B2 (ja) | 1998-04-22 | 1998-04-22 | 不揮発性メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11306769A JPH11306769A (ja) | 1999-11-05 |
| JP3672435B2 true JP3672435B2 (ja) | 2005-07-20 |
Family
ID=14581910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11224698A Expired - Fee Related JP3672435B2 (ja) | 1998-04-22 | 1998-04-22 | 不揮発性メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5982670A (ja) |
| JP (1) | JP3672435B2 (ja) |
| KR (1) | KR100290195B1 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172915B1 (en) * | 1999-09-30 | 2001-01-09 | Eon Silicon Devices, Inc. | Unified erase method in flash EEPROM |
| KR100519534B1 (ko) * | 2000-11-09 | 2005-10-05 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 소거 방법 |
| US6331951B1 (en) * | 2000-11-21 | 2001-12-18 | Advanced Micro Devices, Inc. | Method and system for embedded chip erase verification |
| JP4071967B2 (ja) * | 2002-01-17 | 2008-04-02 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置及びそのデータ消去方法 |
| US7149121B2 (en) * | 2005-01-26 | 2006-12-12 | Macronix International Co., Ltd. | Method and apparatus for changing operating conditions of nonvolatile memory |
| JP4903432B2 (ja) | 2005-12-27 | 2012-03-28 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4983096B2 (ja) * | 2006-05-24 | 2012-07-25 | 富士通セミコンダクター株式会社 | 不揮発性半導体記憶装置、不揮発性半導体記憶装置の消去方法および不揮発性半導体記憶装置の試験方法 |
| US7986553B2 (en) * | 2007-06-15 | 2011-07-26 | Micron Technology, Inc. | Programming of a solid state memory utilizing analog communication of bit patterns |
| US8659852B2 (en) | 2008-04-21 | 2014-02-25 | Seagate Technology Llc | Write-once magentic junction memory array |
| US7855911B2 (en) | 2008-05-23 | 2010-12-21 | Seagate Technology Llc | Reconfigurable magnetic logic device using spin torque |
| US7852663B2 (en) | 2008-05-23 | 2010-12-14 | Seagate Technology Llc | Nonvolatile programmable logic gates and adders |
| JP5112217B2 (ja) * | 2008-08-07 | 2013-01-09 | 三星電子株式会社 | 不揮発性半導体記憶装置のチップ消去方法 |
| US7881098B2 (en) | 2008-08-26 | 2011-02-01 | Seagate Technology Llc | Memory with separate read and write paths |
| US7985994B2 (en) | 2008-09-29 | 2011-07-26 | Seagate Technology Llc | Flux-closed STRAM with electronically reflective insulative spacer |
| US8169810B2 (en) | 2008-10-08 | 2012-05-01 | Seagate Technology Llc | Magnetic memory with asymmetric energy barrier |
| US8039913B2 (en) | 2008-10-09 | 2011-10-18 | Seagate Technology Llc | Magnetic stack with laminated layer |
| US8089132B2 (en) * | 2008-10-09 | 2012-01-03 | Seagate Technology Llc | Magnetic memory with phonon glass electron crystal material |
| US8045366B2 (en) | 2008-11-05 | 2011-10-25 | Seagate Technology Llc | STRAM with composite free magnetic element |
| US8043732B2 (en) | 2008-11-11 | 2011-10-25 | Seagate Technology Llc | Memory cell with radial barrier |
| US7826181B2 (en) | 2008-11-12 | 2010-11-02 | Seagate Technology Llc | Magnetic memory with porous non-conductive current confinement layer |
| US8004872B2 (en) | 2008-11-17 | 2011-08-23 | Seagate Technology Llc | Floating source line architecture for non-volatile memory |
| US8289756B2 (en) | 2008-11-25 | 2012-10-16 | Seagate Technology Llc | Non volatile memory including stabilizing structures |
| US7826259B2 (en) | 2009-01-29 | 2010-11-02 | Seagate Technology Llc | Staggered STRAM cell |
| US7999338B2 (en) | 2009-07-13 | 2011-08-16 | Seagate Technology Llc | Magnetic stack having reference layers with orthogonal magnetization orientation directions |
| JP5404670B2 (ja) * | 2011-02-10 | 2014-02-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP5646369B2 (ja) * | 2011-03-01 | 2014-12-24 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US10109356B2 (en) * | 2015-02-25 | 2018-10-23 | Nxp Usa, Inc. | Method and apparatus for stressing a non-volatile memory |
| CN116072190A (zh) * | 2023-02-06 | 2023-05-05 | 普冉半导体(上海)股份有限公司 | 快闪存储器整个芯片擦除方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844842A (en) * | 1989-02-06 | 1998-12-01 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
| KR970005644B1 (ko) * | 1994-09-03 | 1997-04-18 | 삼성전자 주식회사 | 불휘발성 반도체 메모리장치의 멀티블럭 소거 및 검증장치 및 그 방법 |
| JP2689939B2 (ja) * | 1995-02-21 | 1997-12-10 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US5579262A (en) * | 1996-02-05 | 1996-11-26 | Integrated Silicon Solution, Inc. | Program verify and erase verify control circuit for EPROM/flash |
-
1998
- 1998-04-22 JP JP11224698A patent/JP3672435B2/ja not_active Expired - Fee Related
- 1998-11-20 US US09/196,441 patent/US5982670A/en not_active Expired - Lifetime
- 1998-12-24 KR KR1019980058053A patent/KR100290195B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11306769A (ja) | 1999-11-05 |
| US5982670A (en) | 1999-11-09 |
| KR19990081815A (ko) | 1999-11-15 |
| KR100290195B1 (ko) | 2001-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3672435B2 (ja) | 不揮発性メモリ装置 | |
| CN111161777B (zh) | 非易失性存储器装置、对其执行操作的方法以及存储装置 | |
| US7372742B2 (en) | Memory block erasing in a flash memory device | |
| US7907463B2 (en) | Non-volatile semiconductor storage device | |
| JP4901348B2 (ja) | 半導体記憶装置およびその制御方法 | |
| US6975538B2 (en) | Memory block erasing in a flash memory device | |
| US7047455B2 (en) | Memory with element redundancy | |
| US7457168B2 (en) | Non-volatile memory device and associated method of erasure | |
| US7359243B2 (en) | Memory cell repair using fuse programming method in a flash memory device | |
| JPWO2002050843A1 (ja) | 不揮発性半導体記憶装置及びデータ消去方法 | |
| US7437625B2 (en) | Memory with element redundancy | |
| JP3143161B2 (ja) | 不揮発性半導体メモリ | |
| JP2009048750A (ja) | 不揮発性半導体記憶装置 | |
| JP2008016112A (ja) | 半導体記憶装置 | |
| JP4613353B2 (ja) | 半導体装置およびプログラム方法 | |
| US8000154B2 (en) | Non-volatile memory device and method of controlling a bulk voltage thereof | |
| JPH11213691A (ja) | 不揮発性半導体記憶装置 | |
| US20100046293A1 (en) | Memory cell block of nonvolatile memory device and method of managing supplementary information | |
| US6977841B2 (en) | Preconditioning of defective and redundant columns in a memory device | |
| JP2006004478A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041207 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050201 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050419 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050419 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080428 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |