JP3672486B2 - 位相比較回路およびフェーズ・ロックド・ループ回路 - Google Patents
位相比較回路およびフェーズ・ロックド・ループ回路 Download PDFInfo
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、低電圧でも高速動作可能なフェーズ・ロックド・ループ回路（ＰＬＬ回路）などに用いられる位相比較回路に関する。
【０００２】
【従来の技術】
ＰＬＬ回路は、周波数変動の少ない高精度のクロック信号を出力でき、また、ＭＯＳトランジスタを組み合わせて構成できるため、ディジタルＬＳＩチップに内蔵されて、ＣＰＵ等のシステムクロックを発生する回路として広く用いられている。
【０００３】
ＰＬＬ回路は、外部から供給される基準クロック信号と同位相のクロック信号を生成するものであり、ＰＬＬ回路の内部には、基準クロック信号とＰＬＬ回路の出力クロック信号との位相を比較し、位相差に応じた信号を出力する位相比較回路が設けられている。
【０００４】
図１０は従来の位相比較回路の内部構成を示す回路図である。図１０の位相比較回路は、それぞれ２個のNANDゲートからなる２個のセット−リセット・フリップフロップ（以下、Ｓ−Ｒフリップフロップ）２１，２２と、NANDゲートＧ21〜Ｇ25と、インバータIV21，IV22とを備えている。
【０００５】
Ｓ−Ｒフリップフロップ２１は、NANDゲートＧ21の出力がローレベルのときにセット状態になり、Ｓ−Ｒフリップフロップ２２は、NANDゲートＧ24の出力がローレベルのときにセット状態になる。また、両Ｓ−Ｒフリップフロップ２１，２２とも、NANDゲートＧ23の出力がローレベルになると、リセット状態になる。
【０００６】
図１１は図１０の位相比較回路の動作タイミング図である。以下、図１１に基づいて、図１０の位相比較回路の動作を説明する。初期状態（時刻ｔ０以前）では、NANDゲートＧ22の出力ＵＰＮはハイレベルで、NANDゲートＧ23の出力RESETnもハイレベルである。時刻ｔ０で基準クロックREFCLKがハイレベルになると、NANDゲートＧ21の出力ＬＣ１はローレベルになる。これにより、Ｓ−Ｒフリップフロップ２１内のNANDゲートＧ26の出力ＬＯ１はハイレベルになり、NANDゲートＧ27の出力ＬＩ１はローレベルになる。
【０００７】
その後、時刻ｔ１でクロック信号ＣＬＫがハイレベルになると、NANDゲートＧ24の出力ＬＣ２がローレベルになり、続いてＳ−Ｒフリップフロップ２２内のNANDゲートＧ28の出力ＬＯ２がハイレベルになり、NANDゲートＧ29の出力ＬＩ２がローレベルになる。
【０００８】
その後、時刻ｔ２で基準クロックREFCLKがローレベルになると、NANDゲートＧ21の出力ＬＣ１はハイレベルになり、続いてNANDゲートＧ22の出力ＵＰＮはローレベルになり、インバータIV21の出力ＵＰはハイレベルになる。
【０００９】
その後、時刻ｔ３でクロック信号ＣＬＫがローレベルになると、NANDゲートＧ24の出力ＬＣ２がハイレベルになる。これによりNANDゲートＧ23の出力RESETnはローレベルになり、続いてNANDゲートＧ22の出力ＵＰＮはハイレベルになり、インバータIV21の出力ＵＰはローレベルになる。
【００１０】
その後、時刻ｔ４で基準クロック信号REFCLKがハイレベルになると、時刻ｔ１〜ｔ４の動作が繰り返される。
【００１１】
【発明が解決しようとする課題】
図１０において、クロック信号ＣＬＫの立ち下がりを受けて、NANDゲートＧ22の出力ＵＰＮがハイレベルになってから、次のクロックサイクルの初期化が始まる基準クロック信号REFCLKの立ち上がりまでの時間差をΔｔ31とすると、基準クロック信号REFCLKに対するクロック信号ＣＬＫの位相遅れ時間Δｔ11が大きいほど、Δｔ31は小さくなる。
【００１２】
基準クロック信号REFCLKやクロック信号ＣＬＫの周波数が高くなるほど、Δｔ31も小さくなってゼロに近づいていく。Δｔ31が負になると、次のクロックサイクルにおいて、基準クロック信号REFCLKが立ち上がった時点でNANDゲートＧ22の出力ＵＰＮがローレベルのままになり、NANDゲートＧ21の出力ＬＣ１をローレベルに設定できなくなり、正常に動作しなくなってしまう。
【００１３】
すなわち、図１０に示す従来の位相比較回路の最大動作周波数は、Δｔ11が大きくなってΔｔ31がゼロになるクロック周波数で規定される。従来例では、基準クロック信号REFCLKに対するクロック信号ＣＬＫの位相遅れが大きい場合に、ＵＰ信号の前段信号であるＵＰＮ信号が確定してから次のサイクルの開始点である基準クロックREFCLKの立ち上がりまでのタイミングマージンが小さくなり、最大動作周波数が低くなるという問題があった。
【００１４】
以上では、基準クロック信号REFCLKに対してクロック信号ＣＬＫの位相遅れが大きい場合を例にとって説明したが、基準クロック信号REFCLKに対してクロック信号ＣＬＫの位相遅れが小さい場合も同様の問題が生じる。この場合の回路の初期化は、基準クロック信号REFCLKではなく、クロック信号ＣＬＫの立ち上がりで行われる。
【００１５】
本発明は、このような点に鑑みてなされたものであり、その目的は、最大動作周波数を高く設定できる位相比較回路およびフェーズ・ロックド・ループ回路を提供することにある。
【００１６】
【課題を解決するための手段】
上述した課題を解決するために、請求項１の発明は、第１クロック信号が第２クロック信号よりも位相が進んでいる場合にはアップ信号を出力し、前記第１クロック信号が前記第２クロック信号よりも位相が遅れている場合にはダウン信号を出力する位相比較回路において、第１、第２および第３フリップフロップを備え、前記第１フリップフロップは、前記第１および第２クロック信号の少なくとも一方が第１論理のときにリセット状態になり、かつ前記第２および第３フリップフロップがともにセット状態のときにセット状態になり、前記第２フリップフロップは、前記第１クロック信号が第２論理で前記第１フリップフロップがリセット状態のときにセット状態になり、かつ前記第２および第３フリップフロップがともにセット状態のときにリセット状態になり、前記第３フリップフロップは、前記第２クロック信号が第２論理で前記第１フリップフロップがリセット状態のときにセット状態になり、かつ前記第２および第３フリップフロップがともにセット状態のときにリセット状態になり、前記第２および第３フリップフロップの出力に基づいて、前記アップ信号および前記ダウン信号を出力する。
【００１７】
本発明では、第１〜第３のフリップフロップを設けて、第１クロック信号と第２クロック信号との位相差が大きくても誤動作を起こさないようにしたため、最大動作周波数を高く設定できる。
【００１８】
【発明の実施の形態】
以下、本発明に係る位相比較回路およびフェーズロックドループ回路（ＰＬＬ回路）について、図面を参照しながら具体的に説明する。
【００１９】
（第１の実施形態）
図１は本発明に係る位相比較回路１０の第１の実施形態の回路図である。図１の位相比較回路１０は、それぞれ２個のNANDゲートからなる３個のＳ−Ｒフリップフロップ１〜３と、NANDゲートＧ１〜Ｇ６と、インバータIV１〜IV６とを備えている。
【００２０】
Ｓ−Ｒフリップフロップ１は、２個のNANDゲートを有し、一方のNANDゲートＧ７はセット入力端子ＲＬと他方のNANDゲートＧ８の出力ＲＩとの間でNAND演算を行い、他方のNANDゲートＧ８はリセット入力端子ＲＳと一方のNANDゲートの出力ＲＲとの間でNAND演算を行う。NANDゲートＧ７の出力がＳ−Ｒフリップフロップ１の出力になる。
【００２１】
なお、Ｓ−Ｒフリップフロップ１が第１フリップフロップに対応し、Ｓ−Ｒフリップフロップ２が第２フリップフロップに対応し、Ｓ−Ｒフリップフロップ３が第３フリップフロップに対応する。
【００２２】
図１の回路は、Ｓ−Ｒフリップフロップ１〜３をそれぞれブロックで表し、かつNANDゲートＧ５とインバータIV５をＡＮＤゲートＧ５ａに置き換え、同様にNANDゲートＧ６とインバータIV６をＡＮＤゲートＧ６ａに置き換えると、図２のような回路図になる。また、図２のＳ−Ｒフリップフロップ１〜３は、図３のような回路で表される。
【００２３】
図２のNANDゲート（第１論理回路）Ｇ１は、基準クロック信号REFCLKとクロック信号ＣＬＫとの間でNAND演算を行う。より具体的には、基準クロック信号（第１クロック信号）REFCLKとクロック信号（第２クロック信号）ＣＬＫの少なくとも一方がローレベルのときに、NANDゲートＧ１はハイレベル信号を出力し、Ｓ−Ｒフリップフロップ１はリセット状態になる。
【００２４】
NANDゲート（第２論理回路）Ｇ２は、Ｓ−Ｒフリップフロップ１がリセット状態で、基準クロック信号REFCLKがハイレベルのときに、Ｓ−Ｒフリップフロップ２をセット状態にする。
【００２５】
NANDゲート（第３論理回路）Ｇ３は、Ｓ−Ｒフリップフロップ１がリセット状態で、クロック信号ＣＬＫがハイレベルのときに、Ｓ−Ｒフリップフロップ３をセット状態にする。
【００２６】
NANDゲート（第４論理回路）Ｇ４は、Ｓ−Ｒフリップフロップ２，３がともにセット状態のときに、Ｓ−Ｒフリップフロップ２，３をリセット状態にし、かつＳ−Ｒフリップフロップ１をセット状態にする。
【００２７】
図２のＡＮＤゲート（第５論理回路）Ｇ５ａは、Ｓ−Ｒフリップフロップ２がセット状態で、Ｓ−Ｒフリップフロップ３がリセット状態のときに、ハイレベルのＵＰ信号を出力する。図２のＡＮＤゲート（第６論理回路）Ｇ６ａは、Ｓ−Ｒフリップフロップ３がセット状態で、Ｓ−Ｒフリップフロップ２がリセット状態のときに、ハイレベルのDOWN信号を出力する。
【００２８】
図４は図１の位相比較回路１０の動作タイミング図である。以下、図の動作タイミング図に基づいて、図１の位相比較回路１０の動作を説明する。
【００２９】
時刻ｔ０以前は、インバータIV１の出力RESETnはハイレベル、Ｓ−Ｒフリップフロップ２，３内のNANDゲート出力ＬＮ１，ＬＮ２はハイレベルである。時刻ｔ０で基準クロック信号REFCLKがハイレベルになると、NANDゲートＧ２の出力ＬＴ１はローレベルになり、NANDゲートＧ９の出力ＬＳ１はハイレベルになる。これにより、NANDゲートＧ10の出力ＬＮ１はローレベルになり、またインバータIV５の出力ＵＰはハイレベルになる。
【００３０】
その後、時刻ｔ１でクロック信号ＣＬＫがハイレベルになると、NANDゲートＧ３の出力ＬＴ２はローレベルになり、またインバータIV４の出力ＲＳはハイレベルになる。出力ＬＴ２がローレベルになることにより、NANDゲートＧ11の出力ＬＳ２はハイレベルになり、インバータIV５の出力ＵＰはローレベルになる。
【００３１】
また、出力ＬＳ２がハイレベルになることにより、NANDゲートＧ４の出力ＲＬはローレベルになり、Ｓ−Ｒフリップフロップ１の出力ＲＲの出力はハイレベルになるとともに、NANDゲートＧ10，Ｇ11の出力ＬＮ１，ＬＮ２がハイレベルになる。
【００３２】
また、出力ＲＲがハイレベルになることにより、出力ＲＩがローレベルになり、インバータIV１の出力RESETnがローレベルになる。出力RESETnがローレベルになることにより、NANDゲートＧ２，Ｇ３の出力ＬＴ１，ＬＴ２がハイレベルになる。
【００３３】
出力ＬＴ１がハイレベルになることにより、Ｓ−Ｒフリップフロップ２の出力ＬＳ１がローレベルになり、続いてNANDゲートＧ４の出力ＲＬがハイレベルになる。
【００３４】
その後、時刻ｔ２で基準クロック信号REFCLKがローレベルになると、インバータIV４の出力ＲＳがローレベルになり、続いてＳ−Ｒフリップフロップ１内のNANDゲートＧ８の出力ＲＩがハイレベルになり、NANDゲートＧ７の出力ＲＲもローレベルになる。その結果、インバータIV１の出力RESETnはハイレベルになる。
【００３５】
本実施形態の位相比較回路１０は、図１０に示す従来の位相比較回路と比較して、クロック信号ＣＬＫの位相が基準クロック信号REFCLKの位相よりも大きく遅れている場合でも、回路の初期化パス（基準クロック信号REFCLKロー→出力ＲＳロー→出力ＲＩハイ→出力ＲＲロー→出力RESETnハイ）がＵＰ信号のパルスに律速されないため、最大動作周波数が高くなるという特徴がある。この特徴は、位相比較回路１０を低電圧で動作させる場合に特に重要になる。その理由は、位相比較回路１０を低電圧で動作させると、ゲート遅延により動作周波数が低くなる傾向にあるためである。
【００３６】
図５は電源電圧(Ｖ)と最大動作周波数(ＭＨz)との関係を示す図であり、0.35μｍCMOS技術を用いた位相比較回路１０の最大動作周波数の回路シミュレーション結果を示している。図中の「○」プロットは本実施形態の特性を示し、「×」プロットは従来の特性を示している。
【００３７】
図示のように、電源電圧1.2Ｖ〜２Ｖの範囲で、本実施形態の場合、従来例よりも約４０％高速動作が可能になる。
【００３８】
図６は図１の位相比較回路１０を用いて構成したＰＬＬ回路のブロック図である。図６のＰＬＬ回路は、位相比較回路１０から出力されたＵＰ信号およびDOWN信号に応じた電圧信号を出力するチャージポンプ１１と、チャージポンプ１１から出力された電圧信号に含まれる高周波成分を除去するループフィルタ１２と、ループフィルタ１２の出力に応じた周波数で発振する電圧制御発振回路１３と、電圧制御発振回路１３の出力端子に接続されてクロック信号ＣＬＫを出力するクロックバッファ１４とを有する。
【００３９】
なお、図６では省略しているが、クロックバッファ１４から出力されたクロック信号ＣＬＫを分周した信号を位相比較回路１０に供給して基準クロック信号と位相比較を行ってもよい。
【００４０】
図７は図６のＰＬＬ回路の動作タイミング図であり、図７（ａ）は基準クロック信号REFCLKの位相がクロック信号ＣＬＫの位相よりも進んでいる場合、図７（ｂ）は基準クロック信号REFCLKの位相がクロック信号ＣＬＫの位相よりも遅れている場合を示している。
【００４１】
図７（ａ）の場合、位相比較回路１０からハイレベルのＵＰ信号が出力され、チャージポンプ１１は出力電圧を高くする制御を行う。一方、図７（ｂ）の場合、位相比較回路１０からハイレベルのDOWN信号が出力され、チャージポンプ１１は出力電圧を低くする制御を行う。
【００４２】
このように、第１の実施形態では、基準クロック信号REFCLKとクロック信号ＣＬＫとの位相差が大きくても両信号の位相差に応じたＵＰ信号およびDOWN信号を出力できるようにしたため、従来よりも最大動作周波数を高くすることができる。
【００４３】
（第２の実施形態）
第２の実施形態は、Ｓ−Ｒフリップフロップのセット入力端子とリセット入力端子の論理が第１の実施形態と異なるものである。
【００４４】
図８は本発明に係る位相比較回路１０の第２の実施形態の回路図である。図８の位相比較回路１０は、セット入力端子およびリセット入力端子がともに正論理の３個のＳ−Ｒフリップフロップ１ａ，２ａ，３ａと、ＡＮＤゲートＧ２ａ，Ｇ３ａ，Ｇ４ａ，Ｇ５ａ，Ｇ６ａと、NANDゲートＧ１と、インバータIV１〜IV３とを備えている。
【００４５】
Ｓ−Ｒフリップフロップ１ａは、NANDゲートＧ１の出力がハイレベルのときにリセット状態になり、かつANDゲートＧ４ａの出力がハイレベルのときにセット状態になる。
【００４６】
Ｓ−Ｒフリップフロップ２ａは、ＡＮＤゲート回路Ｇ２ａの出力がハイレベルのときにセット状態になり、かつＡＮＤゲート回路Ｇ４ａの出力がハイレベルのときにリセット状態になる。
【００４７】
Ｓ−Ｒフリップフロップ３ａは、ＡＮＤゲート回路Ｇ３ａの出力がハイレベルのときにセット状態になり、かつＡＮＤゲート回路Ｇ４ａの出力がハイレベルのときにリセット状態になる。
【００４８】
図９は図８のＳ−Ｒフリップフロップの内部構成を示す回路図である。図示のように、Ｓ−Ｒフリップフロップ１ａ，２ａ，３ａはそれぞれ、ＮＯＲゲート６，７と、インバータ８とを有し、ＮＯＲゲート６は、セット入力端子とＮＯＲゲート７の出力端子との間でＮＯＲ演算を行い、ＮＯＲゲート７は、リセット入力端子とＮＯＲゲート６の出力端子との間でＮＯＲ演算を行い、インバータ８はＮＯＲゲート６の出力を反転出力し、インバータ８の出力が各フリップフロップの出力になる。
【００４９】
第２の実施形態の場合も、基準クロック信号REFCLKとクロック信号ＣＬＫとの位相差が大きくても、ＵＰ信号とDOWN信号を正しく出力できるため、最大動作周波数を高くすることができる。
【００５０】
上述した第１の実施形態では、NANDゲートとインバータとを組み合わせて位相比較回路１０を構成する例を示し、第２の実施形態では、NANDゲート、ANDゲートおよびインバータを組み合わせて位相比較回路１０を構成する例を示したが、位相比較回路１０を構成するゲートの種類は特に問わない。
【００５１】
【発明の効果】
以上詳細に説明したように、本発明によれば、３つのフリップフロップを設けることにより、第１および第２クロック信号の位相差が大きくても、アップ信号およびダウン信号を正しく出力できるようにしたため、最大動作周波数を高く設定できる位相比較回路およびフェーズ・ロックド・ループ回路を提供できる。したがって、低電圧での動作周波数も高くすることができ、低電圧駆動型のＬＳＩチップに内蔵することができる。
【図面の簡単な説明】
【図１】本発明に係る位相比較回路１０の第１の実施形態の回路図。
【図２】図１の等価回路図。
【図３】図２のＳ−Ｒフリップフロップの回路図。
【図４】図１の位相比較回路１０の動作タイミング図。
【図５】電源電圧(Ｖ)と最大動作周波数(ＭＨz)との関係を示す図。
【図６】図１の位相比較回路１０を用いて構成したＰＬＬ回路のブロック図。
【図７】図６のＰＬＬ回路の動作タイミング図。
【図８】本発明に係る位相比較回路１０の第２の実施形態の回路図。
【図９】図８のＳ−Ｒフリップフロップの内部構成を示す回路図。
【図１０】従来の位相比較回路の内部構成を示す回路図。
【図１１】図１０の位相比較回路の動作タイミング図。
【符号の説明】
１，２，３ Ｓ−Ｒフリップフロップ
１０ 位相比較回路
１１ チャージポンプ
１２ ループフィルタ
１３ 電圧制御発振回路
１４ クロックバッファ
【発明の属する技術分野】
本発明は、低電圧でも高速動作可能なフェーズ・ロックド・ループ回路（ＰＬＬ回路）などに用いられる位相比較回路に関する。
【０００２】
【従来の技術】
ＰＬＬ回路は、周波数変動の少ない高精度のクロック信号を出力でき、また、ＭＯＳトランジスタを組み合わせて構成できるため、ディジタルＬＳＩチップに内蔵されて、ＣＰＵ等のシステムクロックを発生する回路として広く用いられている。
【０００３】
ＰＬＬ回路は、外部から供給される基準クロック信号と同位相のクロック信号を生成するものであり、ＰＬＬ回路の内部には、基準クロック信号とＰＬＬ回路の出力クロック信号との位相を比較し、位相差に応じた信号を出力する位相比較回路が設けられている。
【０００４】
図１０は従来の位相比較回路の内部構成を示す回路図である。図１０の位相比較回路は、それぞれ２個のNANDゲートからなる２個のセット−リセット・フリップフロップ（以下、Ｓ−Ｒフリップフロップ）２１，２２と、NANDゲートＧ21〜Ｇ25と、インバータIV21，IV22とを備えている。
【０００５】
Ｓ−Ｒフリップフロップ２１は、NANDゲートＧ21の出力がローレベルのときにセット状態になり、Ｓ−Ｒフリップフロップ２２は、NANDゲートＧ24の出力がローレベルのときにセット状態になる。また、両Ｓ−Ｒフリップフロップ２１，２２とも、NANDゲートＧ23の出力がローレベルになると、リセット状態になる。
【０００６】
図１１は図１０の位相比較回路の動作タイミング図である。以下、図１１に基づいて、図１０の位相比較回路の動作を説明する。初期状態（時刻ｔ０以前）では、NANDゲートＧ22の出力ＵＰＮはハイレベルで、NANDゲートＧ23の出力RESETnもハイレベルである。時刻ｔ０で基準クロックREFCLKがハイレベルになると、NANDゲートＧ21の出力ＬＣ１はローレベルになる。これにより、Ｓ−Ｒフリップフロップ２１内のNANDゲートＧ26の出力ＬＯ１はハイレベルになり、NANDゲートＧ27の出力ＬＩ１はローレベルになる。
【０００７】
その後、時刻ｔ１でクロック信号ＣＬＫがハイレベルになると、NANDゲートＧ24の出力ＬＣ２がローレベルになり、続いてＳ−Ｒフリップフロップ２２内のNANDゲートＧ28の出力ＬＯ２がハイレベルになり、NANDゲートＧ29の出力ＬＩ２がローレベルになる。
【０００８】
その後、時刻ｔ２で基準クロックREFCLKがローレベルになると、NANDゲートＧ21の出力ＬＣ１はハイレベルになり、続いてNANDゲートＧ22の出力ＵＰＮはローレベルになり、インバータIV21の出力ＵＰはハイレベルになる。
【０００９】
その後、時刻ｔ３でクロック信号ＣＬＫがローレベルになると、NANDゲートＧ24の出力ＬＣ２がハイレベルになる。これによりNANDゲートＧ23の出力RESETnはローレベルになり、続いてNANDゲートＧ22の出力ＵＰＮはハイレベルになり、インバータIV21の出力ＵＰはローレベルになる。
【００１０】
その後、時刻ｔ４で基準クロック信号REFCLKがハイレベルになると、時刻ｔ１〜ｔ４の動作が繰り返される。
【００１１】
【発明が解決しようとする課題】
図１０において、クロック信号ＣＬＫの立ち下がりを受けて、NANDゲートＧ22の出力ＵＰＮがハイレベルになってから、次のクロックサイクルの初期化が始まる基準クロック信号REFCLKの立ち上がりまでの時間差をΔｔ31とすると、基準クロック信号REFCLKに対するクロック信号ＣＬＫの位相遅れ時間Δｔ11が大きいほど、Δｔ31は小さくなる。
【００１２】
基準クロック信号REFCLKやクロック信号ＣＬＫの周波数が高くなるほど、Δｔ31も小さくなってゼロに近づいていく。Δｔ31が負になると、次のクロックサイクルにおいて、基準クロック信号REFCLKが立ち上がった時点でNANDゲートＧ22の出力ＵＰＮがローレベルのままになり、NANDゲートＧ21の出力ＬＣ１をローレベルに設定できなくなり、正常に動作しなくなってしまう。
【００１３】
すなわち、図１０に示す従来の位相比較回路の最大動作周波数は、Δｔ11が大きくなってΔｔ31がゼロになるクロック周波数で規定される。従来例では、基準クロック信号REFCLKに対するクロック信号ＣＬＫの位相遅れが大きい場合に、ＵＰ信号の前段信号であるＵＰＮ信号が確定してから次のサイクルの開始点である基準クロックREFCLKの立ち上がりまでのタイミングマージンが小さくなり、最大動作周波数が低くなるという問題があった。
【００１４】
以上では、基準クロック信号REFCLKに対してクロック信号ＣＬＫの位相遅れが大きい場合を例にとって説明したが、基準クロック信号REFCLKに対してクロック信号ＣＬＫの位相遅れが小さい場合も同様の問題が生じる。この場合の回路の初期化は、基準クロック信号REFCLKではなく、クロック信号ＣＬＫの立ち上がりで行われる。
【００１５】
本発明は、このような点に鑑みてなされたものであり、その目的は、最大動作周波数を高く設定できる位相比較回路およびフェーズ・ロックド・ループ回路を提供することにある。
【００１６】
【課題を解決するための手段】
上述した課題を解決するために、請求項１の発明は、第１クロック信号が第２クロック信号よりも位相が進んでいる場合にはアップ信号を出力し、前記第１クロック信号が前記第２クロック信号よりも位相が遅れている場合にはダウン信号を出力する位相比較回路において、第１、第２および第３フリップフロップを備え、前記第１フリップフロップは、前記第１および第２クロック信号の少なくとも一方が第１論理のときにリセット状態になり、かつ前記第２および第３フリップフロップがともにセット状態のときにセット状態になり、前記第２フリップフロップは、前記第１クロック信号が第２論理で前記第１フリップフロップがリセット状態のときにセット状態になり、かつ前記第２および第３フリップフロップがともにセット状態のときにリセット状態になり、前記第３フリップフロップは、前記第２クロック信号が第２論理で前記第１フリップフロップがリセット状態のときにセット状態になり、かつ前記第２および第３フリップフロップがともにセット状態のときにリセット状態になり、前記第２および第３フリップフロップの出力に基づいて、前記アップ信号および前記ダウン信号を出力する。
【００１７】
本発明では、第１〜第３のフリップフロップを設けて、第１クロック信号と第２クロック信号との位相差が大きくても誤動作を起こさないようにしたため、最大動作周波数を高く設定できる。
【００１８】
【発明の実施の形態】
以下、本発明に係る位相比較回路およびフェーズロックドループ回路（ＰＬＬ回路）について、図面を参照しながら具体的に説明する。
【００１９】
（第１の実施形態）
図１は本発明に係る位相比較回路１０の第１の実施形態の回路図である。図１の位相比較回路１０は、それぞれ２個のNANDゲートからなる３個のＳ−Ｒフリップフロップ１〜３と、NANDゲートＧ１〜Ｇ６と、インバータIV１〜IV６とを備えている。
【００２０】
Ｓ−Ｒフリップフロップ１は、２個のNANDゲートを有し、一方のNANDゲートＧ７はセット入力端子ＲＬと他方のNANDゲートＧ８の出力ＲＩとの間でNAND演算を行い、他方のNANDゲートＧ８はリセット入力端子ＲＳと一方のNANDゲートの出力ＲＲとの間でNAND演算を行う。NANDゲートＧ７の出力がＳ−Ｒフリップフロップ１の出力になる。
【００２１】
なお、Ｓ−Ｒフリップフロップ１が第１フリップフロップに対応し、Ｓ−Ｒフリップフロップ２が第２フリップフロップに対応し、Ｓ−Ｒフリップフロップ３が第３フリップフロップに対応する。
【００２２】
図１の回路は、Ｓ−Ｒフリップフロップ１〜３をそれぞれブロックで表し、かつNANDゲートＧ５とインバータIV５をＡＮＤゲートＧ５ａに置き換え、同様にNANDゲートＧ６とインバータIV６をＡＮＤゲートＧ６ａに置き換えると、図２のような回路図になる。また、図２のＳ−Ｒフリップフロップ１〜３は、図３のような回路で表される。
【００２３】
図２のNANDゲート（第１論理回路）Ｇ１は、基準クロック信号REFCLKとクロック信号ＣＬＫとの間でNAND演算を行う。より具体的には、基準クロック信号（第１クロック信号）REFCLKとクロック信号（第２クロック信号）ＣＬＫの少なくとも一方がローレベルのときに、NANDゲートＧ１はハイレベル信号を出力し、Ｓ−Ｒフリップフロップ１はリセット状態になる。
【００２４】
NANDゲート（第２論理回路）Ｇ２は、Ｓ−Ｒフリップフロップ１がリセット状態で、基準クロック信号REFCLKがハイレベルのときに、Ｓ−Ｒフリップフロップ２をセット状態にする。
【００２５】
NANDゲート（第３論理回路）Ｇ３は、Ｓ−Ｒフリップフロップ１がリセット状態で、クロック信号ＣＬＫがハイレベルのときに、Ｓ−Ｒフリップフロップ３をセット状態にする。
【００２６】
NANDゲート（第４論理回路）Ｇ４は、Ｓ−Ｒフリップフロップ２，３がともにセット状態のときに、Ｓ−Ｒフリップフロップ２，３をリセット状態にし、かつＳ−Ｒフリップフロップ１をセット状態にする。
【００２７】
図２のＡＮＤゲート（第５論理回路）Ｇ５ａは、Ｓ−Ｒフリップフロップ２がセット状態で、Ｓ−Ｒフリップフロップ３がリセット状態のときに、ハイレベルのＵＰ信号を出力する。図２のＡＮＤゲート（第６論理回路）Ｇ６ａは、Ｓ−Ｒフリップフロップ３がセット状態で、Ｓ−Ｒフリップフロップ２がリセット状態のときに、ハイレベルのDOWN信号を出力する。
【００２８】
図４は図１の位相比較回路１０の動作タイミング図である。以下、図の動作タイミング図に基づいて、図１の位相比較回路１０の動作を説明する。
【００２９】
時刻ｔ０以前は、インバータIV１の出力RESETnはハイレベル、Ｓ−Ｒフリップフロップ２，３内のNANDゲート出力ＬＮ１，ＬＮ２はハイレベルである。時刻ｔ０で基準クロック信号REFCLKがハイレベルになると、NANDゲートＧ２の出力ＬＴ１はローレベルになり、NANDゲートＧ９の出力ＬＳ１はハイレベルになる。これにより、NANDゲートＧ10の出力ＬＮ１はローレベルになり、またインバータIV５の出力ＵＰはハイレベルになる。
【００３０】
その後、時刻ｔ１でクロック信号ＣＬＫがハイレベルになると、NANDゲートＧ３の出力ＬＴ２はローレベルになり、またインバータIV４の出力ＲＳはハイレベルになる。出力ＬＴ２がローレベルになることにより、NANDゲートＧ11の出力ＬＳ２はハイレベルになり、インバータIV５の出力ＵＰはローレベルになる。
【００３１】
また、出力ＬＳ２がハイレベルになることにより、NANDゲートＧ４の出力ＲＬはローレベルになり、Ｓ−Ｒフリップフロップ１の出力ＲＲの出力はハイレベルになるとともに、NANDゲートＧ10，Ｇ11の出力ＬＮ１，ＬＮ２がハイレベルになる。
【００３２】
また、出力ＲＲがハイレベルになることにより、出力ＲＩがローレベルになり、インバータIV１の出力RESETnがローレベルになる。出力RESETnがローレベルになることにより、NANDゲートＧ２，Ｇ３の出力ＬＴ１，ＬＴ２がハイレベルになる。
【００３３】
出力ＬＴ１がハイレベルになることにより、Ｓ−Ｒフリップフロップ２の出力ＬＳ１がローレベルになり、続いてNANDゲートＧ４の出力ＲＬがハイレベルになる。
【００３４】
その後、時刻ｔ２で基準クロック信号REFCLKがローレベルになると、インバータIV４の出力ＲＳがローレベルになり、続いてＳ−Ｒフリップフロップ１内のNANDゲートＧ８の出力ＲＩがハイレベルになり、NANDゲートＧ７の出力ＲＲもローレベルになる。その結果、インバータIV１の出力RESETnはハイレベルになる。
【００３５】
本実施形態の位相比較回路１０は、図１０に示す従来の位相比較回路と比較して、クロック信号ＣＬＫの位相が基準クロック信号REFCLKの位相よりも大きく遅れている場合でも、回路の初期化パス（基準クロック信号REFCLKロー→出力ＲＳロー→出力ＲＩハイ→出力ＲＲロー→出力RESETnハイ）がＵＰ信号のパルスに律速されないため、最大動作周波数が高くなるという特徴がある。この特徴は、位相比較回路１０を低電圧で動作させる場合に特に重要になる。その理由は、位相比較回路１０を低電圧で動作させると、ゲート遅延により動作周波数が低くなる傾向にあるためである。
【００３６】
図５は電源電圧(Ｖ)と最大動作周波数(ＭＨz)との関係を示す図であり、0.35μｍCMOS技術を用いた位相比較回路１０の最大動作周波数の回路シミュレーション結果を示している。図中の「○」プロットは本実施形態の特性を示し、「×」プロットは従来の特性を示している。
【００３７】
図示のように、電源電圧1.2Ｖ〜２Ｖの範囲で、本実施形態の場合、従来例よりも約４０％高速動作が可能になる。
【００３８】
図６は図１の位相比較回路１０を用いて構成したＰＬＬ回路のブロック図である。図６のＰＬＬ回路は、位相比較回路１０から出力されたＵＰ信号およびDOWN信号に応じた電圧信号を出力するチャージポンプ１１と、チャージポンプ１１から出力された電圧信号に含まれる高周波成分を除去するループフィルタ１２と、ループフィルタ１２の出力に応じた周波数で発振する電圧制御発振回路１３と、電圧制御発振回路１３の出力端子に接続されてクロック信号ＣＬＫを出力するクロックバッファ１４とを有する。
【００３９】
なお、図６では省略しているが、クロックバッファ１４から出力されたクロック信号ＣＬＫを分周した信号を位相比較回路１０に供給して基準クロック信号と位相比較を行ってもよい。
【００４０】
図７は図６のＰＬＬ回路の動作タイミング図であり、図７（ａ）は基準クロック信号REFCLKの位相がクロック信号ＣＬＫの位相よりも進んでいる場合、図７（ｂ）は基準クロック信号REFCLKの位相がクロック信号ＣＬＫの位相よりも遅れている場合を示している。
【００４１】
図７（ａ）の場合、位相比較回路１０からハイレベルのＵＰ信号が出力され、チャージポンプ１１は出力電圧を高くする制御を行う。一方、図７（ｂ）の場合、位相比較回路１０からハイレベルのDOWN信号が出力され、チャージポンプ１１は出力電圧を低くする制御を行う。
【００４２】
このように、第１の実施形態では、基準クロック信号REFCLKとクロック信号ＣＬＫとの位相差が大きくても両信号の位相差に応じたＵＰ信号およびDOWN信号を出力できるようにしたため、従来よりも最大動作周波数を高くすることができる。
【００４３】
（第２の実施形態）
第２の実施形態は、Ｓ−Ｒフリップフロップのセット入力端子とリセット入力端子の論理が第１の実施形態と異なるものである。
【００４４】
図８は本発明に係る位相比較回路１０の第２の実施形態の回路図である。図８の位相比較回路１０は、セット入力端子およびリセット入力端子がともに正論理の３個のＳ−Ｒフリップフロップ１ａ，２ａ，３ａと、ＡＮＤゲートＧ２ａ，Ｇ３ａ，Ｇ４ａ，Ｇ５ａ，Ｇ６ａと、NANDゲートＧ１と、インバータIV１〜IV３とを備えている。
【００４５】
Ｓ−Ｒフリップフロップ１ａは、NANDゲートＧ１の出力がハイレベルのときにリセット状態になり、かつANDゲートＧ４ａの出力がハイレベルのときにセット状態になる。
【００４６】
Ｓ−Ｒフリップフロップ２ａは、ＡＮＤゲート回路Ｇ２ａの出力がハイレベルのときにセット状態になり、かつＡＮＤゲート回路Ｇ４ａの出力がハイレベルのときにリセット状態になる。
【００４７】
Ｓ−Ｒフリップフロップ３ａは、ＡＮＤゲート回路Ｇ３ａの出力がハイレベルのときにセット状態になり、かつＡＮＤゲート回路Ｇ４ａの出力がハイレベルのときにリセット状態になる。
【００４８】
図９は図８のＳ−Ｒフリップフロップの内部構成を示す回路図である。図示のように、Ｓ−Ｒフリップフロップ１ａ，２ａ，３ａはそれぞれ、ＮＯＲゲート６，７と、インバータ８とを有し、ＮＯＲゲート６は、セット入力端子とＮＯＲゲート７の出力端子との間でＮＯＲ演算を行い、ＮＯＲゲート７は、リセット入力端子とＮＯＲゲート６の出力端子との間でＮＯＲ演算を行い、インバータ８はＮＯＲゲート６の出力を反転出力し、インバータ８の出力が各フリップフロップの出力になる。
【００４９】
第２の実施形態の場合も、基準クロック信号REFCLKとクロック信号ＣＬＫとの位相差が大きくても、ＵＰ信号とDOWN信号を正しく出力できるため、最大動作周波数を高くすることができる。
【００５０】
上述した第１の実施形態では、NANDゲートとインバータとを組み合わせて位相比較回路１０を構成する例を示し、第２の実施形態では、NANDゲート、ANDゲートおよびインバータを組み合わせて位相比較回路１０を構成する例を示したが、位相比較回路１０を構成するゲートの種類は特に問わない。
【００５１】
【発明の効果】
以上詳細に説明したように、本発明によれば、３つのフリップフロップを設けることにより、第１および第２クロック信号の位相差が大きくても、アップ信号およびダウン信号を正しく出力できるようにしたため、最大動作周波数を高く設定できる位相比較回路およびフェーズ・ロックド・ループ回路を提供できる。したがって、低電圧での動作周波数も高くすることができ、低電圧駆動型のＬＳＩチップに内蔵することができる。
【図面の簡単な説明】
【図１】本発明に係る位相比較回路１０の第１の実施形態の回路図。
【図２】図１の等価回路図。
【図３】図２のＳ−Ｒフリップフロップの回路図。
【図４】図１の位相比較回路１０の動作タイミング図。
【図５】電源電圧(Ｖ)と最大動作周波数(ＭＨz)との関係を示す図。
【図６】図１の位相比較回路１０を用いて構成したＰＬＬ回路のブロック図。
【図７】図６のＰＬＬ回路の動作タイミング図。
【図８】本発明に係る位相比較回路１０の第２の実施形態の回路図。
【図９】図８のＳ−Ｒフリップフロップの内部構成を示す回路図。
【図１０】従来の位相比較回路の内部構成を示す回路図。
【図１１】図１０の位相比較回路の動作タイミング図。
【符号の説明】
１，２，３ Ｓ−Ｒフリップフロップ
１０ 位相比較回路
１１ チャージポンプ
１２ ループフィルタ
１３ 電圧制御発振回路
１４ クロックバッファ
Claims (7)
- 第１クロック信号が第２クロック信号よりも位相が進んでいる場合にはアップ信号を出力し、前記第１クロック信号が前記第２クロック信号よりも位相が遅れている場合にはダウン信号を出力する位相比較回路において、
第１、第２および第３フリップフロップを備え、
前記第１フリップフロップは、前記第１および第２クロック信号の少なくとも一方が第１論理のときにリセット状態になり、かつ前記第２および第３フリップフロップがともにセット状態のときにセット状態になり、
前記第２フリップフロップは、前記第１クロック信号が第２論理で前記第１フリップフロップがリセット状態のときにセット状態になり、かつ前記第２および第３フリップフロップがともにセット状態のときにリセット状態になり、
前記第３フリップフロップは、前記第２クロック信号が第２論理で前記第１フリップフロップがリセット状態のときにセット状態になり、かつ前記第２および第３フリップフロップがともにセット状態のときにリセット状態になり、
前記第２および第３フリップフロップの出力に基づいて、前記アップ信号および前記ダウン信号を出力することを特徴とする位相比較回路。 - 前記第１および第２クロック信号の少なくとも一方が前記第１論理のときに前記第１フリップフロップをリセットさせる第１論理回路と、
前記第１フリップフロップがリセット状態で、前記第１クロック信号が前記第２論理のときに前記第２フリップフロップをセット状態にする第２論理回路と、
前記第１フリップフロップがリセット状態で、前記第２クロック信号が前記第２論理のときに前記第３フリップフロップをセット状態にする第３論理回路と、
前記第２および第３フリップフロップがともにセット状態のときに、前記第２および第３フリップフロップをリセット状態にする第４論理回路と、
前記第２フリップフロップがセット状態で、前記第３フリップフロップがリセット状態のときに前記アップ信号を出力する第５論理回路と、
前記第３フリップフロップがセット状態で、前記第２フリップフロップがリセット状態のときに前記ダウン信号を出力する第６論理回路と、を備えることを特徴とする請求項１に記載の位相比較回路。 - 前記第１フリップフロップは、前記第１論理回路の出力が第１論理のときにリセット状態になり、かつ前記第４論理回路の出力が前記第１論理のときにセット状態になり、
前記第２フリップフロップは、前記第２論理回路の出力が前記第１論理のときにセット状態になり、かつ前記第４論理回路の出力が前記第１論理のときにリセット状態になり、
前記第３フリップフロップは、前記第３論理回路の出力が前記第１論理のときにセット状態になり、かつ前記第４論理回路の出力が前記第１論理のときにリセット状態になることを特徴とする請求項２に記載の位相比較回路。 - 前記第１、第２および第３フリップフロップはそれぞれ、第１および第２NANDゲートを有し、
前記第１NANDゲートは、セット入力端子と前記第２NANDゲートの出力端子との間でNAND演算を行い、
前記第２NANDゲートは、リセット入力端子と前記第１NANDゲートの出力端子との間でNAND演算を行い、
前記第１NANDゲートの出力がそれぞれ前記第１、第２および第３フリップフロップの出力になることを特徴とする請求項３に記載の位相比較回路。 - 前記第１フリップフロップは、前記第１論理回路の出力が前記第２論理のときにリセット状態になり、かつ前記第４論理回路の出力が前記第２論理のときにセット状態になり、
前記第２フリップフロップは、前記第２論理回路の出力が前記第２論理のときにセット状態になり、かつ前記第４論理回路の出力が前記第２論理のときにリセット状態になり、
前記第３フリップフロップは、前記第３論理回路の出力が前記第２論理のときにセット状態になり、かつ前記第４論理回路の出力が前記第２論理のときにリセット状態になることを特徴とする請求項２に記載の位相比較回路。 - 前記第１、第２および第３フリップフロップはそれぞれ、第１および第２ＮＯＲゲートと、インバータとを有し、
前記第１ＮＯＲゲートは、セット入力端子と前記第２ＮＯＲゲートの出力端子との間でＮＯＲ演算を行い、
前記第２ＮＯＲゲートは、リセット入力端子と前記第１ＮＯＲゲートの出力端子との間でＮＯＲ演算を行い、
前記インバータは、前記第１ＮＯＲゲートの出力を反転出力し、
前記インバータの出力がそれぞれ前記第１、第２および第３フリップフロップの出力になることを特徴とする請求項５に記載の位相比較回路。 - 前記アップ信号および前記ダウン信号に応じた電圧信号を出力するチャージポンプと、
前記チャージポンプの出力に含まれる高周波成分を除去するループフィルタと、
前記ループフィルタの出力電圧に応じた周波数の信号を出力する電圧制御発振回路と、
前記電圧制御発振回路の出力に応じたクロック信号を出力するクロックバッファと、
請求項１〜６のいずれかに記載の位相比較回路と、を備え、
前記第１クロック信号は、外部から供給される基準クロック信号であり、
前記第２クロック信号は、前記クロックバッファから出力されたクロック信号に相関する信号であることを特徴とするフェーズ・ロックド・ループ回路。
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