JP3696360B2 - 半導体装置 - Google Patents
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- Die Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は，回路素子の多数個を形成したＩＣチップを，別のＩＣチップ又は回路基板等に対して，これらにおける各電極パッドの相互間を電気的に接続した状態で，ボンディング（接合）して成る半導体装置に関するものである。
【０００２】
【従来の技術】
従来，ＩＣチップを，別のＩＣチップ又は回路基板等に対して，これらにおける各電極パッドの相互間を電気的に接続した状態で，ボンディングするに際しては，前記ＩＣチップに形成した各電極パッドと，前記別のＩＣチップ又は回路基板等に形成した各電極パッドのうちいずれか一方バンプを設けて，このバンプを，他方の電極パッドに対して圧着するか，両方の電極パッドの各々にバンプを設けて，このバンプ同士を圧着すると言う方法を採用している。
【０００３】
【発明が解決しようとする課題】
しかし，この方法において，ＩＣチップと別のＩＣチップ又は回路基板等とのうちいずれか一方の電極パッドに設けたバンプを他方の電極パッドに対して圧着するか，又は，一方の電極パッドに設けたバンプを他方の電極パッドに設けたバンプに対して圧着するには，比較的大きい押圧力を加えなければならず，ＩＣチップ，及び電極パッド並びにバンプに欠け又は割れが発生するおそれが大きいから，不良品の発生率が高いと言う問題があった。
【０００４】
本発明は，これらの問題を解消することを技術的課題とするものである。
【０００５】
【課題を解決するための手段】
この技術的課題を達成するため本発明は，
「第１ＩＣチップと，この第１ＩＣチップの表面側に当該第１ＩＣチップの周囲が突出するように配設した小さい形状の第２ＩＣチップと，前記第１ＩＣチップの周囲に配設した複数本のリード端子とから成り，前記第１ＩＣチップにおける表面のうち前記第２ＩＣチップより外側の部分に，前記各リード端子との間をワイヤボンディングするためのワイヤボンディングパッドの複数個を周囲方向に並べて設ける一方，前記第２ＩＣチップを，その片面に形成した電極パッドを前記第１ＩＣチップの表面に形成した電極パッドに対面するようにし，前記第２ＩＣチップにおける各電極パッド及び前記第１ＩＣチップにおける各電極パッドのうちいずれか一方にバンプを，電極パッドから突出するように設け，前記第２ＩＣチップを，前記第１ＩＣチップに対して，その間に介挿した接着フィルムにて接着する一方，前記接着フィルムのうち前記バンプに該当する部分に，当該接着フィルムを貫通する小孔の多数個を，当該小孔のうち複数個が前記バンプの箇所に位置するようなピッチ間隔で穿設し，この各小孔内に，導電粒子の粉末を互いに接触するように充填する。」
と言う構成にした。
【０００６】
【発明の作用・効果】
前記したように構成したことにより，第２ＩＣチップを，これよりも大きくて，且つ，リード端子に対してワイヤボンディングにて電気的に接続される第１ＩＣチップに対して，接着フィルムを介して強固にボンディングすることができると同時に，この接着フィルムに穿設の小孔に充填した導電粒子の粉末を介して電気的に接続できるのである。
【０００７】
このように，第２ＩＣチップを，これよりも大きくて，且つ，リード端子に対してワイヤボンディングにて電気的に接続される第１ＩＣチップに対して，その間に介挿した接着フィルムにて接着する場合において，前記接着フィルムに導電粒子の粉末を混入することにより，この導電粒子の粉末により電気的に接続することができると考えられる。
【０００８】
しかし，この接着フィルムに混入した導電粒子の粉末により電気的に接続するためには，接着フィルムをバンプにて大きく圧縮変形することにより，各導電粒子が互いに接触するようにしなければならないが，接着フィルムをバンプにて圧縮変形するとき，これに混入されている導電粒子が，バンプと電極パッドとの間の部分を逃げることになるから，電気的接続に不良が発生すると言うように，電気的接続の確実性が低下することになる。
【０００９】
これに対して，本発明のように，前記接着フィルムにこれを貫通する小孔を多数個を穿設し，この各小孔内に，導電粒子の粉末を互いに接触するように充填すると言う構成にすると，前記接着フィルムを大きく圧縮変形することなく，接着フィルムに穿設の小孔に充填した導電粒子の粉末を介して電気的に接続することができるのである。
【００１０】
従って，本発明によると，第２ＩＣチップを，これよりも大きくて，且つ，リード端子に対してワイヤボンディングにて電気的に接続される第１ＩＣチップに対して，その電極パッド同士を確実に電気的に接続した状態のもとで，強固にボンディングすることができるものでありながら，前記第２ＩＣチップを，前記第１ＩＣチップに対して，その間に接着フィルムを接着するだけで良いから，ボンディングの工程が簡単になり，これに要するコストを大幅に低減できるのであり，しかも，前記の押圧は，従来におけるバンプ接合のよりも遙かに軽いから，ＩＣチップに欠け又は割れが発生することを大幅に低減できると言う効果を有する。
【００１１】
【発明の実施の形態】
以下，本発明の実施の形態を図面について説明する。
【００１２】
図１〜図６において，符号１は，矩形状のチップマウント部１ａと，このチップマウント部１ａにおける四つの各辺から外向きに延びる複数本のリード端子１ｂとを備えたリードフレームを示す。
【００１３】
また，符号２は，前記リードフレーム１におけるチップマウント部１ａに対してダイボンディングされる第１ＩＣチップを示し，この第１ＩＣチップ２の上面には，図示しない能動素子又は受動素子等のような回路素子の多数個が形成されていると共に，その周囲，つまり，後述する第２ＩＣチップ３より外側の部分にワイヤボンディングパッド２ａの多数個が周囲方向に並べて設けられ，更に，その内側に後述する第２ＩＣチップ３に対する接続用の電極パッド２ｂの多数個が形成されている。また，この第１ＩＣチップ２の上面には，前記各ワイヤボンディングパッド２ａ及び各電極パッド２ｂの部分を除く部分に，絶縁性のパシベーション膜２ｃが形成されている。
【００１４】
更にまた，符号３は，前記第１ＩＣチップ２の上面にボンディングされる小さい形状の第２ＩＣチップを示し，この第２ＩＣチップ３における表裏両面のうち少なくとも片面には，前記第１ＩＣチップ２と同様に図示しない能動素子又は受動素子等のような回路素子の多数個が形成されている共に，前記第１ＩＣチップ２における各電極パッド２ｂの各々に対応する箇所ごとに接続用の電極パッド３ａが形成され，この各電極パッド３ａの各々には，バンプ３ｂが，電極パッド３ａから突出するように設けられている。
【００１５】
そして，前記第２ＩＣチップ３を，その回路素子，電極パッド３ａ及びバンプ３ｂを形成した片面を下向きにして，前記第１ＩＣチップ２の上面側に配設し，その間に接着フィルム４を介挿したのち，前記第２ＩＣチップ３を，第１ＩＣチップ２に向かって，その間における前記接着フィルム４を，第２ＩＣチップ３における各バンプ３ｂと第１ＩＣチップ２における各電極パッド２ｂとで挟むように押圧し，この押圧を保持した状態で，加熱等にて前記接着フィルム４を乾燥・硬化することにより，前記第２ＩＣチップ３を，第１ＩＣチップ２に対して，図４に示すように，その間に介挿した接着フィルム４を介してボンディングすることができるのである。
【００１６】
この場合において，前記接着フィルム４に，図５に示すように，前記バンプ３ｂの直径よりも小さい内径にした小孔４ｂの多数個を，当該小孔４ｂのうち複数個が前記バンプ３ｂの箇所に位置するようなピッチ間隔で穿設し，この各小孔４ｂ内に，導電粒子の粉末４ｃを，その導電粒子が互いに接触するような密度で充填するのであり，これにより，第２ＩＣチップ３における各バンプ３ｂと第１ＩＣチップ２における各電極パッド２ｂとの間には，前記接着フィルム４に穿設した多数個の小孔４ｂのうち少なくとも一つ以上の小孔４ｂが位置することになるから，第２ＩＣチップ３における各電極パッド３ａと，第１ＩＣチップ２における各電極パッド２ｂとの相互間を，前記バンプ３ｂと電極パッド２ｂとの間に位置する各小孔４ｂ内に充填した導電粒子の粉末４ｃによって，電気的に確実に接続することができるのである。
【００１７】
このようにして，第１ＩＣチップ２に対して第２ＩＣチップ３をボンディングすると，この第１ＩＣチップ２を，図６に示すように，前記リードフレーム１におけるチップマウント部１ａに対してダイボンディングし，次いで，この第１ＩＣチップ２における各ワイヤボンディングパッド２ａと，リードフレーム１における各リード端子１ｂとの間を，細い金属線５によるワイヤボンディングにて電気的に接続したのち，これらの全体を，合成樹脂製のパッケージ体６にて密封することにより，密封型の半導体装置とするのである。 なお，前記の説明は，突出する形態のバンプ３ｂを，第２ＩＣチップ３における各電極パッド３ａに設けた場合であったが，これに代えて，突出する形態のバンプ３ｂを，第１ＩＣチップ２における各電極パッド２ｂに設けた構成にしても良いことは言うまでもない。
【図面の簡単な説明】
【図１】 本発明の実施形態を示す分解斜視図である。
【図２】 図１の縦断正面図である。
【図３】 図２の要部拡大図である。
【図４】 第２ＩＣチップを第１ＩＣチップに対してボンディングした状態を示す縦断正面図である。
【図５】 本発明の実施形態に使用する接着フィルムの要部拡大断面図である。
【図６】 密封型半導体装置の縦断正面図である。
【符号の説明】
１ リードフレーム
１ａ チップマウント部
１ｂ リード端子
２ 第１ＩＣチップ
２ａ 第１ＩＣチップのワイヤボンディングパッド
２ｂ 第１ＩＣチップの電極パッド
３ 第２ＩＣチップ
３ａ 第２ＩＣチップの電極パッド
３ｂ バンプ
４ 接着フィルム
４ｂ 小孔
４ｃ 導電粒子の粉末
【発明の属する技術分野】
本発明は，回路素子の多数個を形成したＩＣチップを，別のＩＣチップ又は回路基板等に対して，これらにおける各電極パッドの相互間を電気的に接続した状態で，ボンディング（接合）して成る半導体装置に関するものである。
【０００２】
【従来の技術】
従来，ＩＣチップを，別のＩＣチップ又は回路基板等に対して，これらにおける各電極パッドの相互間を電気的に接続した状態で，ボンディングするに際しては，前記ＩＣチップに形成した各電極パッドと，前記別のＩＣチップ又は回路基板等に形成した各電極パッドのうちいずれか一方バンプを設けて，このバンプを，他方の電極パッドに対して圧着するか，両方の電極パッドの各々にバンプを設けて，このバンプ同士を圧着すると言う方法を採用している。
【０００３】
【発明が解決しようとする課題】
しかし，この方法において，ＩＣチップと別のＩＣチップ又は回路基板等とのうちいずれか一方の電極パッドに設けたバンプを他方の電極パッドに対して圧着するか，又は，一方の電極パッドに設けたバンプを他方の電極パッドに設けたバンプに対して圧着するには，比較的大きい押圧力を加えなければならず，ＩＣチップ，及び電極パッド並びにバンプに欠け又は割れが発生するおそれが大きいから，不良品の発生率が高いと言う問題があった。
【０００４】
本発明は，これらの問題を解消することを技術的課題とするものである。
【０００５】
【課題を解決するための手段】
この技術的課題を達成するため本発明は，
「第１ＩＣチップと，この第１ＩＣチップの表面側に当該第１ＩＣチップの周囲が突出するように配設した小さい形状の第２ＩＣチップと，前記第１ＩＣチップの周囲に配設した複数本のリード端子とから成り，前記第１ＩＣチップにおける表面のうち前記第２ＩＣチップより外側の部分に，前記各リード端子との間をワイヤボンディングするためのワイヤボンディングパッドの複数個を周囲方向に並べて設ける一方，前記第２ＩＣチップを，その片面に形成した電極パッドを前記第１ＩＣチップの表面に形成した電極パッドに対面するようにし，前記第２ＩＣチップにおける各電極パッド及び前記第１ＩＣチップにおける各電極パッドのうちいずれか一方にバンプを，電極パッドから突出するように設け，前記第２ＩＣチップを，前記第１ＩＣチップに対して，その間に介挿した接着フィルムにて接着する一方，前記接着フィルムのうち前記バンプに該当する部分に，当該接着フィルムを貫通する小孔の多数個を，当該小孔のうち複数個が前記バンプの箇所に位置するようなピッチ間隔で穿設し，この各小孔内に，導電粒子の粉末を互いに接触するように充填する。」
と言う構成にした。
【０００６】
【発明の作用・効果】
前記したように構成したことにより，第２ＩＣチップを，これよりも大きくて，且つ，リード端子に対してワイヤボンディングにて電気的に接続される第１ＩＣチップに対して，接着フィルムを介して強固にボンディングすることができると同時に，この接着フィルムに穿設の小孔に充填した導電粒子の粉末を介して電気的に接続できるのである。
【０００７】
このように，第２ＩＣチップを，これよりも大きくて，且つ，リード端子に対してワイヤボンディングにて電気的に接続される第１ＩＣチップに対して，その間に介挿した接着フィルムにて接着する場合において，前記接着フィルムに導電粒子の粉末を混入することにより，この導電粒子の粉末により電気的に接続することができると考えられる。
【０００８】
しかし，この接着フィルムに混入した導電粒子の粉末により電気的に接続するためには，接着フィルムをバンプにて大きく圧縮変形することにより，各導電粒子が互いに接触するようにしなければならないが，接着フィルムをバンプにて圧縮変形するとき，これに混入されている導電粒子が，バンプと電極パッドとの間の部分を逃げることになるから，電気的接続に不良が発生すると言うように，電気的接続の確実性が低下することになる。
【０００９】
これに対して，本発明のように，前記接着フィルムにこれを貫通する小孔を多数個を穿設し，この各小孔内に，導電粒子の粉末を互いに接触するように充填すると言う構成にすると，前記接着フィルムを大きく圧縮変形することなく，接着フィルムに穿設の小孔に充填した導電粒子の粉末を介して電気的に接続することができるのである。
【００１０】
従って，本発明によると，第２ＩＣチップを，これよりも大きくて，且つ，リード端子に対してワイヤボンディングにて電気的に接続される第１ＩＣチップに対して，その電極パッド同士を確実に電気的に接続した状態のもとで，強固にボンディングすることができるものでありながら，前記第２ＩＣチップを，前記第１ＩＣチップに対して，その間に接着フィルムを接着するだけで良いから，ボンディングの工程が簡単になり，これに要するコストを大幅に低減できるのであり，しかも，前記の押圧は，従来におけるバンプ接合のよりも遙かに軽いから，ＩＣチップに欠け又は割れが発生することを大幅に低減できると言う効果を有する。
【００１１】
【発明の実施の形態】
以下，本発明の実施の形態を図面について説明する。
【００１２】
図１〜図６において，符号１は，矩形状のチップマウント部１ａと，このチップマウント部１ａにおける四つの各辺から外向きに延びる複数本のリード端子１ｂとを備えたリードフレームを示す。
【００１３】
また，符号２は，前記リードフレーム１におけるチップマウント部１ａに対してダイボンディングされる第１ＩＣチップを示し，この第１ＩＣチップ２の上面には，図示しない能動素子又は受動素子等のような回路素子の多数個が形成されていると共に，その周囲，つまり，後述する第２ＩＣチップ３より外側の部分にワイヤボンディングパッド２ａの多数個が周囲方向に並べて設けられ，更に，その内側に後述する第２ＩＣチップ３に対する接続用の電極パッド２ｂの多数個が形成されている。また，この第１ＩＣチップ２の上面には，前記各ワイヤボンディングパッド２ａ及び各電極パッド２ｂの部分を除く部分に，絶縁性のパシベーション膜２ｃが形成されている。
【００１４】
更にまた，符号３は，前記第１ＩＣチップ２の上面にボンディングされる小さい形状の第２ＩＣチップを示し，この第２ＩＣチップ３における表裏両面のうち少なくとも片面には，前記第１ＩＣチップ２と同様に図示しない能動素子又は受動素子等のような回路素子の多数個が形成されている共に，前記第１ＩＣチップ２における各電極パッド２ｂの各々に対応する箇所ごとに接続用の電極パッド３ａが形成され，この各電極パッド３ａの各々には，バンプ３ｂが，電極パッド３ａから突出するように設けられている。
【００１５】
そして，前記第２ＩＣチップ３を，その回路素子，電極パッド３ａ及びバンプ３ｂを形成した片面を下向きにして，前記第１ＩＣチップ２の上面側に配設し，その間に接着フィルム４を介挿したのち，前記第２ＩＣチップ３を，第１ＩＣチップ２に向かって，その間における前記接着フィルム４を，第２ＩＣチップ３における各バンプ３ｂと第１ＩＣチップ２における各電極パッド２ｂとで挟むように押圧し，この押圧を保持した状態で，加熱等にて前記接着フィルム４を乾燥・硬化することにより，前記第２ＩＣチップ３を，第１ＩＣチップ２に対して，図４に示すように，その間に介挿した接着フィルム４を介してボンディングすることができるのである。
【００１６】
この場合において，前記接着フィルム４に，図５に示すように，前記バンプ３ｂの直径よりも小さい内径にした小孔４ｂの多数個を，当該小孔４ｂのうち複数個が前記バンプ３ｂの箇所に位置するようなピッチ間隔で穿設し，この各小孔４ｂ内に，導電粒子の粉末４ｃを，その導電粒子が互いに接触するような密度で充填するのであり，これにより，第２ＩＣチップ３における各バンプ３ｂと第１ＩＣチップ２における各電極パッド２ｂとの間には，前記接着フィルム４に穿設した多数個の小孔４ｂのうち少なくとも一つ以上の小孔４ｂが位置することになるから，第２ＩＣチップ３における各電極パッド３ａと，第１ＩＣチップ２における各電極パッド２ｂとの相互間を，前記バンプ３ｂと電極パッド２ｂとの間に位置する各小孔４ｂ内に充填した導電粒子の粉末４ｃによって，電気的に確実に接続することができるのである。
【００１７】
このようにして，第１ＩＣチップ２に対して第２ＩＣチップ３をボンディングすると，この第１ＩＣチップ２を，図６に示すように，前記リードフレーム１におけるチップマウント部１ａに対してダイボンディングし，次いで，この第１ＩＣチップ２における各ワイヤボンディングパッド２ａと，リードフレーム１における各リード端子１ｂとの間を，細い金属線５によるワイヤボンディングにて電気的に接続したのち，これらの全体を，合成樹脂製のパッケージ体６にて密封することにより，密封型の半導体装置とするのである。 なお，前記の説明は，突出する形態のバンプ３ｂを，第２ＩＣチップ３における各電極パッド３ａに設けた場合であったが，これに代えて，突出する形態のバンプ３ｂを，第１ＩＣチップ２における各電極パッド２ｂに設けた構成にしても良いことは言うまでもない。
【図面の簡単な説明】
【図１】 本発明の実施形態を示す分解斜視図である。
【図２】 図１の縦断正面図である。
【図３】 図２の要部拡大図である。
【図４】 第２ＩＣチップを第１ＩＣチップに対してボンディングした状態を示す縦断正面図である。
【図５】 本発明の実施形態に使用する接着フィルムの要部拡大断面図である。
【図６】 密封型半導体装置の縦断正面図である。
【符号の説明】
１ リードフレーム
１ａ チップマウント部
１ｂ リード端子
２ 第１ＩＣチップ
２ａ 第１ＩＣチップのワイヤボンディングパッド
２ｂ 第１ＩＣチップの電極パッド
３ 第２ＩＣチップ
３ａ 第２ＩＣチップの電極パッド
３ｂ バンプ
４ 接着フィルム
４ｂ 小孔
４ｃ 導電粒子の粉末
Claims (1)
- 第１ＩＣチップと，この第１ＩＣチップの表面側に当該第１ＩＣチップの周囲が突出するように配設した小さい形状の第２ＩＣチップと，前記第１ＩＣチップの周囲に配設した複数本のリード端子とから成り，前記第１ＩＣチップにおける表面のうち前記第２ＩＣチップより外側の部分に，前記各リード端子との間をワイヤボンディングするためのワイヤボンディングパッドの複数個を周囲方向に並べて設ける一方，前記第２ＩＣチップを，その片面に形成した電極パッドを前記第１ＩＣチップの表面に形成した電極パッドに対面するようにし，前記第２ＩＣチップにおける各電極パッド及び前記第１ＩＣチップにおける各電極パッドのうちいずれか一方にバンプを，電極パッドから突出するように設け，前記第２ＩＣチップを，前記第１ＩＣチップに対して，その間に介挿した接着フィルムにて接着する一方，前記接着フィルムのうち前記バンプに該当する部分に，当該接着フィルムを貫通する小孔の多数個を，当該小孔のうち複数個が前記バンプの箇所に位置するようなピッチ間隔で穿設し，この各小孔内に，導電粒子の粉末を互いに接触するように充填したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03481997A JP3696360B2 (ja) | 1997-02-19 | 1997-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03481997A JP3696360B2 (ja) | 1997-02-19 | 1997-02-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10233406A JPH10233406A (ja) | 1998-09-02 |
| JP3696360B2 true JP3696360B2 (ja) | 2005-09-14 |
Family
ID=12424821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03481997A Expired - Fee Related JP3696360B2 (ja) | 1997-02-19 | 1997-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3696360B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002093855A (ja) * | 2000-09-18 | 2002-03-29 | Toshiba Corp | 半導体装置 |
| CN113937010B (zh) * | 2021-12-16 | 2022-03-29 | 绍兴中芯集成电路制造股份有限公司 | 半导体装置的制造方法 |
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1997
- 1997-02-19 JP JP03481997A patent/JP3696360B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10233406A (ja) | 1998-09-02 |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040212 |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041222 |
|
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050629 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110708 Year of fee payment: 6 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110708 Year of fee payment: 6 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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