JP3748337B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3748337B2 JP3748337B2 JP02720599A JP2720599A JP3748337B2 JP 3748337 B2 JP3748337 B2 JP 3748337B2 JP 02720599 A JP02720599 A JP 02720599A JP 2720599 A JP2720599 A JP 2720599A JP 3748337 B2 JP3748337 B2 JP 3748337B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- semiconductor
- region
- electrode
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明はパワーＭＯＳＦＥＴ等の電力用半導体装置に関するもので、特に第３世代のトレンチゲートＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
近年、パワーＭＯＳＦＥＴは、市場からさらなる小型化、省エネルギー化、低価格化等が求められている。このような要求に対応するため、第３世代のトレンチゲートＭＯＳＦＥＴの開発が行われている。この第３世代のトレンチゲートＭＯＳＦＥＴでは、主に微細化と製造工程の削減を図っており、微細化に伴ってコンタクト部の接触面積が少なくなるため、電極とのコンタクト部におけるシリコン基板の表面をエッチングして接触面積を稼ぐコンタクトトレンチ構造を採用している。
【０００３】
図７は、このようなパワーＭＯＳＦＥＴを示す断面構成図である。半導体基板１１の主表面には、ゲートトレンチ１２，１２，…が形成されている。上記基板１１は、ｎ+型のシリコン基板１１ａ上にｎ-型のエピタキシャル層１１ｂが形成され、このエピタキシャル層１１ｂにｐ型不純物領域（ｐベース領域）１１ｃとｎ+型不純物領域（ｎ+ソース領域）１１ｄが設けられた構造になっている。上記ゲートトレンチ１２，１２，…は、上記基板１１の主表面からエピタキシャル層１１ｂに達する深さに形成されている。上記ゲートトレンチ１２，１２，…内の基板１１の表面にはゲート酸化膜１３，１３，…が形成され、これらゲートトレンチ１２，１２，…内にはポリシリコン等からなるゲート電極１４，１４，…が埋め込まれている。上記ゲートトレンチ１２，１２，…間のｎ+型不純物領域１１ｄとｐ型不純物領域１１ｃには、ｎ+型不純物領域１１ｄよりも深いコンタクトトレンチ１６，１６，…が形成されている。このコンタクトトレンチ１６，１６，…の底部には、コンタクト抵抗を低減するためのｐ+型不純物領域１７，１７，…が形成される。また、上記ゲートトレンチ１２，１２，…上には、層間絶縁膜１８，１８，…が形成される。そして、上記層間絶縁膜１８，１８，…上及びコンタクトトレンチ１６，１６，…内に、ＴｉＷ層１９ａとＡｌ層１９ｂとの積層構造のソース電極１９が形成され、このソース電極１９が上記ｐ+型不純物領域１７，１７，…を介してｐ型不純物領域１１ｃと電気的に接続される。一方、上記シリコン基板１１の裏面側にはＡｌ層等からなるドレイン電極２０が形成されている。
【０００４】
しかしながら、上記のような構成において、パワーＭＯＳＦＥＴの終端部をコンタクトトレンチ１６，１６で終わらせると、終端部のゲートトレンチ１２，１２のコーナー部に欠陥が発生することが確認された。図８は、上記図７に示した半導体装置の顕微鏡写真である。また、図９は、上記図８に示した写真の終端部を拡大した顕微鏡写真である。終端部のゲートトレンチ１２，１２では、図７に破線ＢＬで示すように空乏層の延びが非対称になり、ゲートトレンチ１２，１２のコーナー部に電界が集中するために結晶欠陥が発生したと考えられる。
【０００５】
【発明が解決しようとする課題】
上記のようにコンタクトトレンチ構造を採用した従来の半導体装置は、終端部のゲートトレンチのコーナー部に結晶欠陥が発生するという問題があった。
【０００６】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、コンタクトトレンチ構造を採用したときに、終端部のゲートトレンチのコーナー部に結晶欠陥が発生するのを防止できる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
この発明の請求項１に記載した半導体装置は、半導体基板の表面側に形成されたゲートトレンチ内にゲート絶縁膜とゲート電極が埋め込まれ、前記表面側に形成されたコンタクトトレンチ内に第１の電極が形成され、前記半導体基板の裏面側には第２の電極が形成され、前記第１の電極と前記半導体基板との接触面積を稼ぐコンタクトトレンチ構造を採用した半導体装置であって、前記コンタクトトレンチは、終端部には形成されておらず、ゲートトレンチで挟まれた領域内にのみ形成されていることを特徴としている。
【０００８】
また、この発明の請求項２に記載した半導体装置は、第１導電型の第１の半導体領域と、
前記第１の半導体領域上に形成され、第１導電型で前記第１の半導体領域よりも不純物濃度が低い第２の半導体領域と、前記第２の半導体領域上に形成された第２導電型の第３の半導体領域と、前記第３の半導体領域の表面領域に形成され、第１導電型で前記第２の半導体領域よりも不純物濃度が高い第４の半導体領域と、前記第４及び第３の半導体領域を貫通して前記第２の半導体領域に達する深さの複数の第１のトレンチと、各々の前記第１のトレンチ内の前記第２，第３，第４の半導体領域の表面に形成されたゲート絶縁膜と、各々の前記第１のトレンチ内に埋め込まれたゲート電極と、前記第４の半導体領域上及び前記ゲート電極上に形成された層間絶縁膜と、前記第１のトレンチで挟まれた領域内にのみ前記第４の半導体領域及び層間絶縁膜を貫通して前記第３の半導体領域に達する深さまで形成された第２のトレンチと、前記層間絶縁膜上に形成され、且つ前記第２のトレンチ内に埋め込まれた第１の電極と、前記第１の半導体領域の前記第２の半導体領域が形成される面の裏面側に形成された第２の電極とを具備することを特徴としている。
【０００９】
請求項３に記載したように、請求項２の半導体装置において、各々の前記第２のトレンチの底部における前記第３の半導体領域中に形成され、第２導電型で前記第３の半導体領域よりも不純物濃度が高い第５の半導体領域を更に具備することを特徴とする。
【００１０】
請求項４に記載したように、請求項２または３の半導体装置において、前記第２の半導体領域をドレイン、前記第３の半導体領域をチャネル、前記第４の半導体領域をソース、前記第１の電極をソース電極、前記第２の電極をドレイン電極としてなるパワーＭＯＳＦＥＴを構成したことを特徴とする。
【００１１】
請求項５に記載したように、請求項２乃至４いずれか１つの項に記載の半導体装置において、前記第１の半導体領域はシリコン基板、前記第２の半導体領域は前記シリコン基板上に形成されたエピタキシャル層であることを特徴とする。
【００１２】
請求項１のような構成によれば、終端部にはコンタクトトレンチを形成しないので電界はかからず、空乏層の延びが非対称になることに起因して発生するゲートトレンチのコーナー部での電界集中を緩和できる。この結果、終端部のゲートトレンチのコーナー部に結晶欠陥が発生するのを防止できる。
【００１３】
請求項２のような構成によれば、コンタクトトレンチをゲートトレンチ間の領域に形成するので、終端部にはコンタクトトレンチは形成されず、電界はかからない。よって、空乏層の延びが非対称になることに起因して発生するゲートトレンチのコーナー部での電界集中を緩和でき、結晶欠陥が発生するのを防止できる。
【００１４】
請求項３に示すように、第３の半導体領域より不純物濃度が高い第５の半導体領域を設けることによって、第１の電極と第３の半導体領域とのコンタクト抵抗を低減できる。
【００１５】
請求項４に示すように、請求項２または３の構成は、パワーＭＯＳＦＥＴを形成するのに好適である。
【００１６】
請求項５に示すように、シリコン基板上にエピタキシャル層が形成された半導体基板を用いるのが好ましい。
【００１７】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１８】
図１は、この発明の実施の形態に係る半導体装置について説明するためのもので、コンタクトトレンチ構造を採用した第３世代のトレンチゲートＭＯＳＦＥＴの断面構成図である。また、図２は、上記図１に示したＭＯＳＦＥＴの構成が一層明確となるように一部を拡大して示す斜視図であり、ソース電極及びドレイン電極を形成する前の構成を示している。
【００１９】
図１及び図２に示すパワーＭＯＳＦＥＴは、半導体基板２１の主表面にゲートトレンチ２２，２２，…が形成され、これらのゲートトレンチ２２，２２，…内にゲート絶縁膜とゲート電極とが埋め込み形成されたトレンチゲート構造になっている。上記各ゲートトレンチ２２，２２，…の幅ΔＷは例えば０．３５μｍ、間隔ΔＤは例えば２．３５μｍである。上記基板２１は、ｎ+型のシリコン基板２１ａ上にｎ-型のエピタキシャル層２１ｂが形成され、このエピタキシャル層２１ｂにｐ型不純物領域（ｐベース領域）２１ｃとｎ+型不純物領域（ｎ+ソース領域）２１ｄが形成された構造になっており、上記ゲートトレンチ２２，２２，…は上記エピタキシャル層２１ｂに達する深さに形成されている。上記ゲートトレンチ２２，２２，…内の基板２１の表面にはゲート酸化膜２３，２３，…が形成され、これらゲートトレンチ２２，２２，…内にはポリシリコン等からなるゲート電極２４，２４，…が埋め込まれている。上記ゲートトレンチ２２，２２，…間のｎ+型不純物領域２１ｄ及びｐ型不純物領域２１ｃには、ｎ+型不純物領域２１ｄよりも深いコンタクトトレンチ２６，２６，…が形成されている。このコンタクトトレンチ２６，２６，…は、終端部には形成されておらず、ゲートトレンチ２２，２２で挟まれた領域内にのみ形成されている。これらコンタクトトレンチ２６，２６，…の底部には、コンタクト抵抗を低減するためのｐ+型不純物領域２７，２７，…が形成される。また、上記ゲートトレンチ２２，２２，…上には、層間絶縁膜２８，２８，…が形成される。そして、上記層間絶縁膜２８，２８，…上及びコンタクトトレンチ２６，２６，…内にＴｉＷ層２９ａとＡｌ層２９ｂとの積層構造のソース電極２９が形成され、このソース電極２９が上記ｐ+型不純物領域２７，２７，…を介してｐ型不純物領域２１ｃと電気的に接続される。一方、上記シリコン基板２１の裏面側にはドレイン電極３０が形成されている。
【００２０】
次に、上記図１及び図２に示したパワーＭＯＳＦＥＴの製造方法について、図３乃至図６を参照しつつ説明する。まず、図３に示すように、ｎ+型のシリコン基板２１ａ上にｎ-型のエピタキシャル層２１ｂが形成された基板を用意し、エピタキシャル層２１ｂ上からｐ型不純物のイオン注入を行ってｐ型不純物領域２１ｃを形成した後、このｐ型不純物領域２１ｃにｎ型不純物のイオン注入を行ってｎ+型不純物領域２１ｄを形成する。
【００２１】
次に、図４に示す如く、上記半導体基板１１の主表面にＰＥＰ技術を用いてマスクを形成し、このマスクを用いてＲＩＥ法等によりゲートトレンチ２２，２２，…となる溝を形成する。この溝の深さは、ｎ+型不純物領域２１ｄとｐ型不純物領域２１ｃを貫通し、エピタキシャル層２１ｂに達する深さとする。そして、溝内を熱酸化してゲート酸化膜２３，２３，…を形成した後、全面にポリシリコン層を形成し、このポリシリコン層の基板１１上をエッチバックして溝内に残存させ、ゲート電極２４，２４，…を形成する。
【００２２】
その後、図５に示すように、ＣＶＤ法等により全面に層間絶縁膜２８を形成し、ＰＥＰ技術を用いてコンタクトトレンチ２６，２６，…を形成するためのマスクを形成する。そして、このマスクを用いてＲＩＥ法等によりコンタクトトレンチ２６，２６，…となる溝を形成する。溝の深さは、ｎ+型不純物領域２１ｄを貫通し、ｐ型不純物領域２１ｃに達する深さである。
【００２３】
引き続き、上記コンタクトトレンチ２６，２６，…となる溝内にｐ型不純物をイオン注入し、熱処理を行うことによりｐ+型不純物領域２７，２７，…を形成すると図６に示すようになる。この図６に示した工程は、上述した図２の斜視図に対応する。
【００２４】
そして、上記層間絶縁膜上及びコンタクトトレンチ内にＴｉＷ層２９ａとＡｌ層２９ｂを順次形成してソース電極２９を形成すると共に、基板１１の裏面にＡｌ層等を形成してドレイン電極３０を形成する。これによって、図１に示したようなパワーＭＯＳＦＥＴが完成する。
【００２５】
上記のような構成によれば、パワーＭＯＳＦＥＴの終端部にはコンタクトトレンチ２６，２６を形成せず、ゲートトレンチ２２，２２で挟まれた領域にコンタクトトレンチ２６，２６，…を形成するので、終端部には電界はかからず、空乏層の延びが非対称になることに起因して発生するゲートトレンチのコーナー部での電界集中を緩和できる。この結果、終端部のゲートトレンチのコーナー部に結晶欠陥が発生するのを防止できる。
【００２６】
【発明の効果】
以上説明したように、この発明によれば、コンタクトトレンチ構造を採用したときに、終端部のゲートトレンチのコーナー部に結晶欠陥が発生するのを防止できる半導体装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る半導体装置について説明するためのもので、コンタクトトレンチ構造を採用した第３世代のトレンチゲートＭＯＳＦＥＴの断面構成図。
【図２】図１に示したＭＯＳＦＥＴの一部を拡大して示す斜視図。
【図３】図１に示した半導体装置の製造方法について説明するためのもので、第１の製造工程を示す断面図。
【図４】図１に示した半導体装置の製造方法について説明するためのもので、第２の製造工程を示す断面図。
【図５】図１に示した半導体装置の製造方法について説明するためのもので、第３の製造工程を示す断面図。
【図６】図１に示した半導体装置の製造方法について説明するためのもので、第４の製造工程を示す断面図。
【図７】従来の半導体装置について説明するためのもので、第３世代のトレンチゲートＭＯＳＦＥＴを示す断面構成図。
【図８】図７に示した半導体装置の顕微鏡写真。
【図９】図８に示した半導体装置の終端部を拡大した顕微鏡写真。
【符号の説明】
２１…半導体基板、２１ａ…ｎ+型のシリコン基板、２１ｂ…ｎ-型のエピタキシャル層、２１ｃ…ｐ型不純物領域（ｐベース領域）、２１ｄ…ｎ+型不純物領域（ｎ+ソース領域）、２２…ゲートトレンチ、２３…ゲート酸化膜、２４…ゲート電極、２６…コンタクトトレンチ、２７…ｐ+型不純物領域、２８…層間絶縁膜、２９…ソース電極、３０…ドレイン電極。
【発明の属する技術分野】
この発明はパワーＭＯＳＦＥＴ等の電力用半導体装置に関するもので、特に第３世代のトレンチゲートＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
近年、パワーＭＯＳＦＥＴは、市場からさらなる小型化、省エネルギー化、低価格化等が求められている。このような要求に対応するため、第３世代のトレンチゲートＭＯＳＦＥＴの開発が行われている。この第３世代のトレンチゲートＭＯＳＦＥＴでは、主に微細化と製造工程の削減を図っており、微細化に伴ってコンタクト部の接触面積が少なくなるため、電極とのコンタクト部におけるシリコン基板の表面をエッチングして接触面積を稼ぐコンタクトトレンチ構造を採用している。
【０００３】
図７は、このようなパワーＭＯＳＦＥＴを示す断面構成図である。半導体基板１１の主表面には、ゲートトレンチ１２，１２，…が形成されている。上記基板１１は、ｎ+型のシリコン基板１１ａ上にｎ-型のエピタキシャル層１１ｂが形成され、このエピタキシャル層１１ｂにｐ型不純物領域（ｐベース領域）１１ｃとｎ+型不純物領域（ｎ+ソース領域）１１ｄが設けられた構造になっている。上記ゲートトレンチ１２，１２，…は、上記基板１１の主表面からエピタキシャル層１１ｂに達する深さに形成されている。上記ゲートトレンチ１２，１２，…内の基板１１の表面にはゲート酸化膜１３，１３，…が形成され、これらゲートトレンチ１２，１２，…内にはポリシリコン等からなるゲート電極１４，１４，…が埋め込まれている。上記ゲートトレンチ１２，１２，…間のｎ+型不純物領域１１ｄとｐ型不純物領域１１ｃには、ｎ+型不純物領域１１ｄよりも深いコンタクトトレンチ１６，１６，…が形成されている。このコンタクトトレンチ１６，１６，…の底部には、コンタクト抵抗を低減するためのｐ+型不純物領域１７，１７，…が形成される。また、上記ゲートトレンチ１２，１２，…上には、層間絶縁膜１８，１８，…が形成される。そして、上記層間絶縁膜１８，１８，…上及びコンタクトトレンチ１６，１６，…内に、ＴｉＷ層１９ａとＡｌ層１９ｂとの積層構造のソース電極１９が形成され、このソース電極１９が上記ｐ+型不純物領域１７，１７，…を介してｐ型不純物領域１１ｃと電気的に接続される。一方、上記シリコン基板１１の裏面側にはＡｌ層等からなるドレイン電極２０が形成されている。
【０００４】
しかしながら、上記のような構成において、パワーＭＯＳＦＥＴの終端部をコンタクトトレンチ１６，１６で終わらせると、終端部のゲートトレンチ１２，１２のコーナー部に欠陥が発生することが確認された。図８は、上記図７に示した半導体装置の顕微鏡写真である。また、図９は、上記図８に示した写真の終端部を拡大した顕微鏡写真である。終端部のゲートトレンチ１２，１２では、図７に破線ＢＬで示すように空乏層の延びが非対称になり、ゲートトレンチ１２，１２のコーナー部に電界が集中するために結晶欠陥が発生したと考えられる。
【０００５】
【発明が解決しようとする課題】
上記のようにコンタクトトレンチ構造を採用した従来の半導体装置は、終端部のゲートトレンチのコーナー部に結晶欠陥が発生するという問題があった。
【０００６】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、コンタクトトレンチ構造を採用したときに、終端部のゲートトレンチのコーナー部に結晶欠陥が発生するのを防止できる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
この発明の請求項１に記載した半導体装置は、半導体基板の表面側に形成されたゲートトレンチ内にゲート絶縁膜とゲート電極が埋め込まれ、前記表面側に形成されたコンタクトトレンチ内に第１の電極が形成され、前記半導体基板の裏面側には第２の電極が形成され、前記第１の電極と前記半導体基板との接触面積を稼ぐコンタクトトレンチ構造を採用した半導体装置であって、前記コンタクトトレンチは、終端部には形成されておらず、ゲートトレンチで挟まれた領域内にのみ形成されていることを特徴としている。
【０００８】
また、この発明の請求項２に記載した半導体装置は、第１導電型の第１の半導体領域と、
前記第１の半導体領域上に形成され、第１導電型で前記第１の半導体領域よりも不純物濃度が低い第２の半導体領域と、前記第２の半導体領域上に形成された第２導電型の第３の半導体領域と、前記第３の半導体領域の表面領域に形成され、第１導電型で前記第２の半導体領域よりも不純物濃度が高い第４の半導体領域と、前記第４及び第３の半導体領域を貫通して前記第２の半導体領域に達する深さの複数の第１のトレンチと、各々の前記第１のトレンチ内の前記第２，第３，第４の半導体領域の表面に形成されたゲート絶縁膜と、各々の前記第１のトレンチ内に埋め込まれたゲート電極と、前記第４の半導体領域上及び前記ゲート電極上に形成された層間絶縁膜と、前記第１のトレンチで挟まれた領域内にのみ前記第４の半導体領域及び層間絶縁膜を貫通して前記第３の半導体領域に達する深さまで形成された第２のトレンチと、前記層間絶縁膜上に形成され、且つ前記第２のトレンチ内に埋め込まれた第１の電極と、前記第１の半導体領域の前記第２の半導体領域が形成される面の裏面側に形成された第２の電極とを具備することを特徴としている。
【０００９】
請求項３に記載したように、請求項２の半導体装置において、各々の前記第２のトレンチの底部における前記第３の半導体領域中に形成され、第２導電型で前記第３の半導体領域よりも不純物濃度が高い第５の半導体領域を更に具備することを特徴とする。
【００１０】
請求項４に記載したように、請求項２または３の半導体装置において、前記第２の半導体領域をドレイン、前記第３の半導体領域をチャネル、前記第４の半導体領域をソース、前記第１の電極をソース電極、前記第２の電極をドレイン電極としてなるパワーＭＯＳＦＥＴを構成したことを特徴とする。
【００１１】
請求項５に記載したように、請求項２乃至４いずれか１つの項に記載の半導体装置において、前記第１の半導体領域はシリコン基板、前記第２の半導体領域は前記シリコン基板上に形成されたエピタキシャル層であることを特徴とする。
【００１２】
請求項１のような構成によれば、終端部にはコンタクトトレンチを形成しないので電界はかからず、空乏層の延びが非対称になることに起因して発生するゲートトレンチのコーナー部での電界集中を緩和できる。この結果、終端部のゲートトレンチのコーナー部に結晶欠陥が発生するのを防止できる。
【００１３】
請求項２のような構成によれば、コンタクトトレンチをゲートトレンチ間の領域に形成するので、終端部にはコンタクトトレンチは形成されず、電界はかからない。よって、空乏層の延びが非対称になることに起因して発生するゲートトレンチのコーナー部での電界集中を緩和でき、結晶欠陥が発生するのを防止できる。
【００１４】
請求項３に示すように、第３の半導体領域より不純物濃度が高い第５の半導体領域を設けることによって、第１の電極と第３の半導体領域とのコンタクト抵抗を低減できる。
【００１５】
請求項４に示すように、請求項２または３の構成は、パワーＭＯＳＦＥＴを形成するのに好適である。
【００１６】
請求項５に示すように、シリコン基板上にエピタキシャル層が形成された半導体基板を用いるのが好ましい。
【００１７】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１８】
図１は、この発明の実施の形態に係る半導体装置について説明するためのもので、コンタクトトレンチ構造を採用した第３世代のトレンチゲートＭＯＳＦＥＴの断面構成図である。また、図２は、上記図１に示したＭＯＳＦＥＴの構成が一層明確となるように一部を拡大して示す斜視図であり、ソース電極及びドレイン電極を形成する前の構成を示している。
【００１９】
図１及び図２に示すパワーＭＯＳＦＥＴは、半導体基板２１の主表面にゲートトレンチ２２，２２，…が形成され、これらのゲートトレンチ２２，２２，…内にゲート絶縁膜とゲート電極とが埋め込み形成されたトレンチゲート構造になっている。上記各ゲートトレンチ２２，２２，…の幅ΔＷは例えば０．３５μｍ、間隔ΔＤは例えば２．３５μｍである。上記基板２１は、ｎ+型のシリコン基板２１ａ上にｎ-型のエピタキシャル層２１ｂが形成され、このエピタキシャル層２１ｂにｐ型不純物領域（ｐベース領域）２１ｃとｎ+型不純物領域（ｎ+ソース領域）２１ｄが形成された構造になっており、上記ゲートトレンチ２２，２２，…は上記エピタキシャル層２１ｂに達する深さに形成されている。上記ゲートトレンチ２２，２２，…内の基板２１の表面にはゲート酸化膜２３，２３，…が形成され、これらゲートトレンチ２２，２２，…内にはポリシリコン等からなるゲート電極２４，２４，…が埋め込まれている。上記ゲートトレンチ２２，２２，…間のｎ+型不純物領域２１ｄ及びｐ型不純物領域２１ｃには、ｎ+型不純物領域２１ｄよりも深いコンタクトトレンチ２６，２６，…が形成されている。このコンタクトトレンチ２６，２６，…は、終端部には形成されておらず、ゲートトレンチ２２，２２で挟まれた領域内にのみ形成されている。これらコンタクトトレンチ２６，２６，…の底部には、コンタクト抵抗を低減するためのｐ+型不純物領域２７，２７，…が形成される。また、上記ゲートトレンチ２２，２２，…上には、層間絶縁膜２８，２８，…が形成される。そして、上記層間絶縁膜２８，２８，…上及びコンタクトトレンチ２６，２６，…内にＴｉＷ層２９ａとＡｌ層２９ｂとの積層構造のソース電極２９が形成され、このソース電極２９が上記ｐ+型不純物領域２７，２７，…を介してｐ型不純物領域２１ｃと電気的に接続される。一方、上記シリコン基板２１の裏面側にはドレイン電極３０が形成されている。
【００２０】
次に、上記図１及び図２に示したパワーＭＯＳＦＥＴの製造方法について、図３乃至図６を参照しつつ説明する。まず、図３に示すように、ｎ+型のシリコン基板２１ａ上にｎ-型のエピタキシャル層２１ｂが形成された基板を用意し、エピタキシャル層２１ｂ上からｐ型不純物のイオン注入を行ってｐ型不純物領域２１ｃを形成した後、このｐ型不純物領域２１ｃにｎ型不純物のイオン注入を行ってｎ+型不純物領域２１ｄを形成する。
【００２１】
次に、図４に示す如く、上記半導体基板１１の主表面にＰＥＰ技術を用いてマスクを形成し、このマスクを用いてＲＩＥ法等によりゲートトレンチ２２，２２，…となる溝を形成する。この溝の深さは、ｎ+型不純物領域２１ｄとｐ型不純物領域２１ｃを貫通し、エピタキシャル層２１ｂに達する深さとする。そして、溝内を熱酸化してゲート酸化膜２３，２３，…を形成した後、全面にポリシリコン層を形成し、このポリシリコン層の基板１１上をエッチバックして溝内に残存させ、ゲート電極２４，２４，…を形成する。
【００２２】
その後、図５に示すように、ＣＶＤ法等により全面に層間絶縁膜２８を形成し、ＰＥＰ技術を用いてコンタクトトレンチ２６，２６，…を形成するためのマスクを形成する。そして、このマスクを用いてＲＩＥ法等によりコンタクトトレンチ２６，２６，…となる溝を形成する。溝の深さは、ｎ+型不純物領域２１ｄを貫通し、ｐ型不純物領域２１ｃに達する深さである。
【００２３】
引き続き、上記コンタクトトレンチ２６，２６，…となる溝内にｐ型不純物をイオン注入し、熱処理を行うことによりｐ+型不純物領域２７，２７，…を形成すると図６に示すようになる。この図６に示した工程は、上述した図２の斜視図に対応する。
【００２４】
そして、上記層間絶縁膜上及びコンタクトトレンチ内にＴｉＷ層２９ａとＡｌ層２９ｂを順次形成してソース電極２９を形成すると共に、基板１１の裏面にＡｌ層等を形成してドレイン電極３０を形成する。これによって、図１に示したようなパワーＭＯＳＦＥＴが完成する。
【００２５】
上記のような構成によれば、パワーＭＯＳＦＥＴの終端部にはコンタクトトレンチ２６，２６を形成せず、ゲートトレンチ２２，２２で挟まれた領域にコンタクトトレンチ２６，２６，…を形成するので、終端部には電界はかからず、空乏層の延びが非対称になることに起因して発生するゲートトレンチのコーナー部での電界集中を緩和できる。この結果、終端部のゲートトレンチのコーナー部に結晶欠陥が発生するのを防止できる。
【００２６】
【発明の効果】
以上説明したように、この発明によれば、コンタクトトレンチ構造を採用したときに、終端部のゲートトレンチのコーナー部に結晶欠陥が発生するのを防止できる半導体装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る半導体装置について説明するためのもので、コンタクトトレンチ構造を採用した第３世代のトレンチゲートＭＯＳＦＥＴの断面構成図。
【図２】図１に示したＭＯＳＦＥＴの一部を拡大して示す斜視図。
【図３】図１に示した半導体装置の製造方法について説明するためのもので、第１の製造工程を示す断面図。
【図４】図１に示した半導体装置の製造方法について説明するためのもので、第２の製造工程を示す断面図。
【図５】図１に示した半導体装置の製造方法について説明するためのもので、第３の製造工程を示す断面図。
【図６】図１に示した半導体装置の製造方法について説明するためのもので、第４の製造工程を示す断面図。
【図７】従来の半導体装置について説明するためのもので、第３世代のトレンチゲートＭＯＳＦＥＴを示す断面構成図。
【図８】図７に示した半導体装置の顕微鏡写真。
【図９】図８に示した半導体装置の終端部を拡大した顕微鏡写真。
【符号の説明】
２１…半導体基板、２１ａ…ｎ+型のシリコン基板、２１ｂ…ｎ-型のエピタキシャル層、２１ｃ…ｐ型不純物領域（ｐベース領域）、２１ｄ…ｎ+型不純物領域（ｎ+ソース領域）、２２…ゲートトレンチ、２３…ゲート酸化膜、２４…ゲート電極、２６…コンタクトトレンチ、２７…ｐ+型不純物領域、２８…層間絶縁膜、２９…ソース電極、３０…ドレイン電極。
Claims (5)
- 半導体基板の表面側に形成されたゲートトレンチ内にゲート絶縁膜とゲート電極が埋め込まれ、前記表面側に形成されたコンタクトトレンチ内に第１の電極が形成され、前記半導体基板の裏面側には第２の電極が形成され、前記第１の電極と前記半導体基板との接触面積を稼ぐコンタクトトレンチ構造を採用した半導体装置であって、
前記コンタクトトレンチは、終端部には形成されておらず、ゲートトレンチで挟まれた領域内にのみ形成されていることを特徴とする半導体装置。 - 第１導電型の第１の半導体領域と、
前記第１の半導体領域上に形成され、第１導電型で前記第１の半導体領域よりも不純物濃度が低い第２の半導体領域と、
前記第２の半導体領域上に形成された第２導電型の第３の半導体領域と、
前記第３の半導体領域の表面領域に形成され、第１導電型で前記第２の半導体領域よりも不純物濃度が高い第４の半導体領域と、
前記第４及び第３の半導体領域を貫通して前記第２の半導体領域に達する深さの複数の第１のトレンチと、
各々の前記第１のトレンチ内の前記第２，第３，第４の半導体領域の表面に形成されたゲート絶縁膜と、
各々の前記第１のトレンチ内に埋め込まれたゲート電極と、
前記第４の半導体領域上及び前記ゲート電極上に形成された層間絶縁膜と、
前記第１のトレンチで挟まれた領域内にのみ前記第４の半導体領域及び層間絶縁膜を貫通して前記第３の半導体領域に達する深さまで形成された第２のトレンチと、
前記層間絶縁膜上に形成され、且つ前記第２のトレンチ内に埋め込まれた第１の電極と、
前記第１の半導体領域の前記第２の半導体領域が形成される面の裏面側に形成された第２の電極と
を具備することを特徴とする半導体装置。 - 各々の前記第２のトレンチの底部における前記第３の半導体領域中に形成され、第２導電型で前記第３の半導体領域よりも不純物濃度が高い第５の半導体領域を更に具備することを特徴とする請求項２に記載の半導体装置。
- 前記第２の半導体領域をドレイン、前記第３の半導体領域をチャネル、前記第４の半導体領域をソース、前記第１の電極をソース電極、前記第２の電極をドレイン電極としてなるパワーＭＯＳＦＥＴを構成したことを特徴とする請求項２または３に記載の半導体装置。
- 前記第１の半導体領域はシリコン基板、前記第２の半導体領域は前記シリコン基板上に形成されたエピタキシャル層であることを特徴とする請求項２乃至４いずれか１つの項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02720599A JP3748337B2 (ja) | 1999-02-04 | 1999-02-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02720599A JP3748337B2 (ja) | 1999-02-04 | 1999-02-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000223708A JP2000223708A (ja) | 2000-08-11 |
| JP3748337B2 true JP3748337B2 (ja) | 2006-02-22 |
Family
ID=12214610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02720599A Expired - Fee Related JP3748337B2 (ja) | 1999-02-04 | 1999-02-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3748337B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4004843B2 (ja) | 2002-04-24 | 2007-11-07 | Ｎｅｃエレクトロニクス株式会社 | 縦型ｍｏｓｆｅｔの製造方法 |
| US7193268B2 (en) | 2005-01-13 | 2007-03-20 | Shindengen Electric Manufacturing Co., Ltd | Semiconductor device |
| JP5612830B2 (ja) | 2009-05-18 | 2014-10-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN102403351A (zh) * | 2010-09-14 | 2012-04-04 | 无锡华润上华半导体有限公司 | 沟槽型垂直双扩散晶体管 |
| JP5831526B2 (ja) | 2013-01-17 | 2015-12-09 | 株式会社デンソー | 半導体装置およびその製造方法 |
| US9196701B2 (en) * | 2013-03-11 | 2015-11-24 | Alpha And Omega Semiconductor Incorporated | High density MOSFET array with self-aligned contacts enhancement plug and method |
-
1999
- 1999-02-04 JP JP02720599A patent/JP3748337B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000223708A (ja) | 2000-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102054868B (zh) | 半导体装置及其制造方法 | |
| JP3652322B2 (ja) | 縦型ｍｏｓｆｅｔとその製造方法 | |
| US8415739B2 (en) | Semiconductor component and method of manufacture | |
| JP3906184B2 (ja) | 半導体装置およびその製造方法 | |
| TWI335613B (en) | Shallow source mosfet | |
| US20170110573A1 (en) | Method of Manufacturing a Semiconductor Device with Trench Gate by Using a Screen Oxide Layer | |
| US8648398B2 (en) | Electronic device and a transistor including a trench and a sidewall doped region | |
| US7649222B2 (en) | Semiconductor device | |
| TWI380444B (en) | Lateral semiconductor device using trench structure and method of manufacturing the same | |
| CN103681664A (zh) | 电力用半导体装置以及电力用半导体装置的制造方法 | |
| TWI298179B (en) | Metal oxide semiconductor transistor and method of manufacturing thereof | |
| JP2001127285A (ja) | 縦型電界効果トランジスタ | |
| JP3748337B2 (ja) | 半導体装置 | |
| JPH11261066A (ja) | 二重フィールド板構造を有する電力素子 | |
| JP3709814B2 (ja) | 半導体装置とその製造方法 | |
| TW200945586A (en) | Semiconductor device and method of manufacturing the same | |
| TW200952176A (en) | Semiconductor devices and methods for fabricating the same | |
| JP6005903B2 (ja) | 半導体装置の製造方法 | |
| JP4127751B2 (ja) | 半導体装置及びその製造方法 | |
| JP4929559B2 (ja) | 半導体素子 | |
| JP4700045B2 (ja) | 半導体素子の製造方法 | |
| JP3802331B2 (ja) | 半導体装置とその製造方法 | |
| JP2008060416A (ja) | 半導体装置 | |
| JP4146857B2 (ja) | 半導体装置及びその製造方法 | |
| JPS62217665A (ja) | 電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040526 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050819 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050823 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051021 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051122 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051125 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3748337 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091209 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091209 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101209 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111209 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121209 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121209 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131209 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |