JP3767522B2 - 多層配線形成法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 17
- 230000015572 biosynthetic process Effects 0.000 title description 7
- 239000010410 layer Substances 0.000 claims description 49
- 239000011229 interlayer Substances 0.000 claims description 24
- 229910010282 TiON Inorganic materials 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 7
- 238000005121 nitriding Methods 0.000 claims description 6
- 229910000838 Al alloy Inorganic materials 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 239000010936 titanium Substances 0.000 description 21
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 9
- 239000007789 gas Substances 0.000 description 9
- 238000004380 ashing Methods 0.000 description 6
- 238000005259 measurement Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000004458 analytical method Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910018594 Si-Cu Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910008465 Si—Cu Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000005546 reactive sputtering Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000000921 elemental analysis Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、ＬＳＩ等の半導体装置の製造に用いられる多層配線形成法に関し、特に層間接続状態がＴｉＯＮ膜の下に敷いたＴｉ膜の酸化により悪化するのを防ぐことにより接続抵抗及びそのばらつきを低減するようにしたものである。
【０００２】
【従来の技術】
従来、多層配線構造としては、図７に示すものが知られている（例えば、特開平５−１９０６８９号公報参照）。
【０００３】
図７の構造を得るには、半導体基板１０の表面を覆う絶縁膜１２の上にＴｉＮ膜（バリアメタル膜）１４ａ、Ａｌ又はＡｌ合金膜（配線材膜）１４ｂ、Ｔｉ膜（窒化防止膜）１４ｃ及びＴｉＮ膜（反射防止膜）１４ｄを有する下方配線層１４を形成した後、配線層１４を覆って層間絶縁膜１６を形成する。そして、レジスト層をマスクとする選択エッチング処理により絶縁膜１６に配線層１４の一部に対応した接続孔１６Ａを形成する。この後、Ｏ２アッシングによりレジスト層を除去してから、上方配線層１８を形成する。配線層１８は、接続孔１６Ａを介して配線層１４に接続される。
【０００４】
【発明が解決しようとする課題】
上記した従来技術によると、ＴｉＮ膜１４ｄの下にＴｉ膜１４ｃを敷いたので、ＴｉＮ膜１４ｄを反応性スパッタ法で形成する際にＡｌ又はＡｌ合金膜１４ｂの表面の窒化を防止することができ、配線層１４，１８間の接続部（層間接続部）の接続抵抗を大幅に低減することができる。
【０００５】
ところが、発明者の研究によると、接続孔１６Ａの形成状況によっては層間接続部の接続抵抗が相当に大きくなることが判明した。また、接続抵抗が増大するのは、接続孔１６Ａの形成時にＴｉＮ膜１４ｄの一部が除去されてＴｉ膜１４ｃが露呈した状態でＯ２アッシングによりレジスト層を除去するためＴｉ膜１４ｃの露呈部が酸化されることによるものと推測された。
【０００６】
接続抵抗増大のメカニズムを知るため、図８に示すような試料を作成した。すなわち、図７に示したように半導体基板１０の表面を覆う絶縁膜１２の上に２００ｎｍの厚さのＴｉ膜１４ｃを形成した後、その上に層間絶縁膜１６として５００ｎｍの厚さのシリコンオキサイド膜をプラズマＣＶＤ（ケミカル・ベーパー・デポジション）法により形成した。そして、レジスト層をマスクとする選択的なドライエッチング処理により絶縁膜１６に接続孔１６Ａを形成した。このときのドライエッチング条件は、ガス流量ＣＨＦ３／ＣＦ４／Ａｒ＝５／３０／１００ｓｃｃｍ、高周波電力７００Ｗ，ガス圧力２６．７Ｐａ（２００ｍＴｏｒｒ）、処理時間１８２秒であった。この後、Ｏ２アッシングによりレジスト層を除去してから、接続孔１６Ａの底のＴｉ膜１４ｃをオージェで深さ方向（矢印ｄの方向）に元素分析した。
【０００７】
図９は、オージェ分析の結果を示すもので、２１は酸素（Ｏ）、２２はチタン（Ｔｉ）、２３はフッ素（Ｆ）の各分布を示し、Ｓは、図８に示すようにＴｉ膜１４ｃの表面位置を示す。
【０００８】
図９の分析結果によれば、接続孔１６Ａ内でＴｉ膜１４ｃが酸化されていることがわかる。そして、ドライエッチング処理にはＯ２が用いられていないので、アッシング処理中に酸化が行なわれていると考えられる。
【０００９】
この発明の目的は、層間接続部の接続抵抗及びそのばらつきを低減することができる新規な多層配線形成法を提供することにある。
【００１０】
【課題を解決するための手段】
この発明は、
最も上から順に反射防止用のＴｉＯＮ膜、窒化防止用のＴｉ膜及びＡｌ又はＡｌ合金膜を有する下方配線層を覆って層間絶縁膜を形成する工程と、
レジスト層をマスクとする選択エッチング処理により前記層間絶縁膜に前記下方配線層の一部に対応した接続孔を形成する工程と、
前記レジスト層を酸化性雰囲気中で除去した後、前記接続孔を介して前記下方配線層につながる上方配線層を形成する工程と
を含む多層配線形成法において、
前記接続孔を形成する工程では、前記接続孔の底を前記ＴｉＯＮ膜中に位置させることを特徴とするものである。
【００１１】
この発明の多層配線形成法によると、接続孔の底をＴｉＯＮ膜中に位置させるようにしたので、Ｔｉ膜が接続孔の底に存在しない。従って、レジスト層を酸化性雰囲気中で除去しても、Ｔｉ膜の酸化で層間接続状態が悪化することはない。
【００１２】
【発明の実施の形態】
図１は、この発明の一実施形態に係る多層配線構造を示すもので、絶縁膜１２は、図７に示したのと同様の半導体基板の表面を覆って設けられたものである。
【００１３】
絶縁膜１２の上には、１層目の配線層３０を介して層間絶縁膜１６を形成する。そして、ＣＭＰ（化学・機械的研磨）法等により絶縁膜１６の上面を平坦化する。この後、絶縁膜１６の上に、２層目の配線層３２Ａ，３２Ｂを形成する。
【００１４】
配線層３２Ａ，３２Ｂとしては、図２に示すような構造のものを用いることができる。図２は、代表として配線層３２Ａの積層構造を示すもので、配線層３２Ａは、下から順にＴｉＮ膜１４ａ、Ａｌ−Ｓｉ−Ｃｕ合金膜１４ｂ、Ｔｉ膜１４ｃ及びＴｉＯＮ膜１４ｄを積層した構造になっている。膜１４ａ〜１４ｄの厚さを例示すると、１４ａは１００ｎｍ、１４ｂは３５０ｎｍ、１４ｃは１〜１５ｎｍ、１４ｄは４０〜５０ｎｍである。このような配線構造は、例えば次の表１に示すような条件でスパッタ処理を行なうことにより得られる。
【００１５】
【表１】
ここで、ＴｉＮ膜及びＴｉＯＮ膜については、反応性スパッタ処理となる。順次の膜形成は、真空を破ることなく連続的に行なってもよく、あるいは途中で大気開放しても構わない。成膜速度から成膜時間を決定する。
【００１６】
配線層３２Ａ，３２Ｂとしては、図３に示すような積層構造を用いてもよい。図３のものが図２のものと異なるのは、バリアメタル膜として、ＴｉＮ膜１４ａの代りに、Ｔｉ膜１４ａ１及びＴｉＯＮ膜１４ａ２の積層を用いたことである。
【００１７】
この場合、膜１４ａ１，１４ａ２の厚さは、それぞれ１０ｎｍ、１００ｎｍとし、膜１４ｂ〜４ｄの厚さは、それぞれ図２に関して前述したものと同様にすることができる。
【００１８】
図２又は図３に示したような積層を絶縁膜１６上に形成した後、該積層の上にレジストを塗布してホトリソグラフィ処理を施すことにより所望の配線パターンに対応したレジスト層を形成する。このときのレジストパターニングは、積層の最上層に反射防止用のＴｉＯＮ膜１４ｄを設けてあるため、微細加工が可能である。そして、レジスト層をマスクとして積層を選択エッチングすることにより配線層３２Ａ，３２Ｂを得る。この後、レジスト層を除去する。
【００１９】
次に、絶縁膜１６の上に配線層３２Ａ，３２Ｂを覆ってプラズマＣＶＤ法によりシリコンオキサイドからなる層間絶縁膜３４を形成する。そして、ＣＭＰ法等により絶縁膜３４の上面を平坦化した後、レジスト層をマスクとする選択的なドライエッチング処理により配線層３２Ａ，３２Ｂの各々の一部に対応した一定深さの接続孔３４ａ，３４ｂを絶縁膜３４に形成する。このときのドライエッチング処理は、次の［Ｉ］，［ＩＩ］に示すような２通りの条件で別々に行なった。
【００２０】
［Ｉ］ガス流量ＣＨＦ３／Ｏ２／Ｈｅ＝２０／３．５／８８ｓｃｃｍ、高周波電力５００Ｗ，ガス圧力２６０Ｐａ（１９５０ｍＴｏｒｒ）
［ＩＩ］ガス流量ＣＨＦ３／ＣＦ４／Ａｒ＝５／３０／１００ｓｃｃｍ、高周波電力７００Ｗ，ガス圧力２６．７Ｐａ（２００ｍＴｏｒｒ）
次に、接続孔３４ａ，３４ｂの形成に用いたレジスト層をＯ２アッシングにより除去する。アッシング条件は、ガス流量Ｏ２／Ｎ２Ｏ＝６／０．５ｓｌｍ、ガス圧力４Ｔｏｒｒ，処理時間１２０秒とした。
【００２１】
この後、３層目の配線層３６Ａ，３６Ｂを形成する。一例として、スパッタクリーニング処理（Ａｒガス圧力２．５ｍＴｏｒｒ、高周波電力５００Ｗ、処理時間６０秒後）を行なった後、７ｎｍの厚さのＴｉ膜及び１０００ｎｍの厚さをＡｌ−Ｓｉ−Ｃｕ合金膜を順次にスパッタ処理により堆積し、その堆積層を所望の配線パターンに従ってパターニングすることにより配線層３６Ａ，３６Ｂを得た。配線層３６ａ，３６Ｂは、それぞれ接続孔３４ａ，３４ｂを介して配線層３２Ａ，３２Ｂに接続される。
【００２２】
この発明によれば、上記した接続孔形成工程において、接続孔３４ａは、図４（Ｂ）に示すように底がＴｉ膜１４ｃ中に位置するようには形成せず、図４（Ａ）に示すように底がＴｉＮ膜１４ｄ中に位置するように形成する。この場合、絶縁膜１６，３４の上面がほぼ完全に平坦化されており、配線層３２Ａ，３２Ｂの厚さがほぼ等しいので、接続孔３４ｂも接続孔３４ａとほぼ等しい深さで図４（Ａ）に示すように形成される。このように平坦化処理後に接続孔３４ａ，３４ｂを形成すると、各接続孔の底をＴｉＯＮ膜１４ｄ中に位置させるのが容易となる。なお、Ｔｉ膜１４ｃの厚さは、成膜可能下限値でも窒化防止効果が得られる。
【００２３】
図５は、図４（Ａ）、（Ｂ）の構造をそれぞれ得るためのエッチング時間１８４秒、２１０秒に対応してビアチェーン抵抗の測定結果を示すものである。ビアチェーン抵抗の測定には、図６の試料が用いられた。
【００２４】
一般に、層間接続部の接続抵抗（ビア抵抗）は、極めて低いので、単一の層間接続部のビア抵抗を測定するのではなく、図６に示すように多数の層間接続部を直列接続した状態でビアチェーン抵抗として測定するのが普通である。図６の試料では、下方の配線層Ｗ１及び上方の配線層Ｗ２に関する層間接続部Ｃ１，Ｃ２…Ｃｎが直列接続された形で半導体基板の上面に配置され、層間接続部Ｃ１及びＣｎにそれぞれ接続した端子Ｔ１及びＴ２の間の電気抵抗を測定するようになっている。
【００２５】
図５の測定結果は、層間接続部の数ｎを２０００個にすると共にＴｉ膜１４ｃの厚さを１５ｎｍとし、前述したエッチング条件［Ｉ］で接続孔を形成した場合のものであるが、エッチング条件を前述した［ＩＩ］のものに代えても図５と同様の測定結果が得られた。
【００２６】
図５の測定結果によれば、図４（Ｂ）の層間接続部に比べて（Ａ）の層間接続部の方がビアチェーン抵抗（接続抵抗）及びそのばらつきが大幅に低減されているのがわかる。
【００２７】
【発明の効果】
以上のように、この発明によれば、層間接続状態が窒化防止用のＴｉ膜の酸化で悪化するのを防ぐようにしたので、層間接続部の接続抵抗を低減すると共に接続抵抗のばらつきを低減することができ、配線形成歩留りが向上する効果が得られるものである。
【図面の簡単な説明】
【図１】 この発明の一実施形態に係る多層配線構造を示す断面図である。
【図２】 配線構造の一例を示す断面図である。
【図３】 配線構造の他の例を示す断面図である。
【図４】 ２通りの接続孔状況を示す断面図である。
【図５】 接続孔形成のためのエッチング時間とビアチェーン抵抗との関係を示すグラフである。
【図６】 ビアチェーン抵抗測定試料の層間接続部配置を示す上面図である。
【図７】 従来の多層配線構造の一例を示す基板断面図である。
【図８】 オージェ分析用試料を示す断面図である。
【図９】 オージェ分析結果を示すグラフである。
【符号の説明】
３０，３２Ａ，３２Ｂ，３６Ａ，３６Ｂ：配線層、１２，１６，３４：絶縁膜。
【発明の属する技術分野】
この発明は、ＬＳＩ等の半導体装置の製造に用いられる多層配線形成法に関し、特に層間接続状態がＴｉＯＮ膜の下に敷いたＴｉ膜の酸化により悪化するのを防ぐことにより接続抵抗及びそのばらつきを低減するようにしたものである。
【０００２】
【従来の技術】
従来、多層配線構造としては、図７に示すものが知られている（例えば、特開平５−１９０６８９号公報参照）。
【０００３】
図７の構造を得るには、半導体基板１０の表面を覆う絶縁膜１２の上にＴｉＮ膜（バリアメタル膜）１４ａ、Ａｌ又はＡｌ合金膜（配線材膜）１４ｂ、Ｔｉ膜（窒化防止膜）１４ｃ及びＴｉＮ膜（反射防止膜）１４ｄを有する下方配線層１４を形成した後、配線層１４を覆って層間絶縁膜１６を形成する。そして、レジスト層をマスクとする選択エッチング処理により絶縁膜１６に配線層１４の一部に対応した接続孔１６Ａを形成する。この後、Ｏ２アッシングによりレジスト層を除去してから、上方配線層１８を形成する。配線層１８は、接続孔１６Ａを介して配線層１４に接続される。
【０００４】
【発明が解決しようとする課題】
上記した従来技術によると、ＴｉＮ膜１４ｄの下にＴｉ膜１４ｃを敷いたので、ＴｉＮ膜１４ｄを反応性スパッタ法で形成する際にＡｌ又はＡｌ合金膜１４ｂの表面の窒化を防止することができ、配線層１４，１８間の接続部（層間接続部）の接続抵抗を大幅に低減することができる。
【０００５】
ところが、発明者の研究によると、接続孔１６Ａの形成状況によっては層間接続部の接続抵抗が相当に大きくなることが判明した。また、接続抵抗が増大するのは、接続孔１６Ａの形成時にＴｉＮ膜１４ｄの一部が除去されてＴｉ膜１４ｃが露呈した状態でＯ２アッシングによりレジスト層を除去するためＴｉ膜１４ｃの露呈部が酸化されることによるものと推測された。
【０００６】
接続抵抗増大のメカニズムを知るため、図８に示すような試料を作成した。すなわち、図７に示したように半導体基板１０の表面を覆う絶縁膜１２の上に２００ｎｍの厚さのＴｉ膜１４ｃを形成した後、その上に層間絶縁膜１６として５００ｎｍの厚さのシリコンオキサイド膜をプラズマＣＶＤ（ケミカル・ベーパー・デポジション）法により形成した。そして、レジスト層をマスクとする選択的なドライエッチング処理により絶縁膜１６に接続孔１６Ａを形成した。このときのドライエッチング条件は、ガス流量ＣＨＦ３／ＣＦ４／Ａｒ＝５／３０／１００ｓｃｃｍ、高周波電力７００Ｗ，ガス圧力２６．７Ｐａ（２００ｍＴｏｒｒ）、処理時間１８２秒であった。この後、Ｏ２アッシングによりレジスト層を除去してから、接続孔１６Ａの底のＴｉ膜１４ｃをオージェで深さ方向（矢印ｄの方向）に元素分析した。
【０００７】
図９は、オージェ分析の結果を示すもので、２１は酸素（Ｏ）、２２はチタン（Ｔｉ）、２３はフッ素（Ｆ）の各分布を示し、Ｓは、図８に示すようにＴｉ膜１４ｃの表面位置を示す。
【０００８】
図９の分析結果によれば、接続孔１６Ａ内でＴｉ膜１４ｃが酸化されていることがわかる。そして、ドライエッチング処理にはＯ２が用いられていないので、アッシング処理中に酸化が行なわれていると考えられる。
【０００９】
この発明の目的は、層間接続部の接続抵抗及びそのばらつきを低減することができる新規な多層配線形成法を提供することにある。
【００１０】
【課題を解決するための手段】
この発明は、
最も上から順に反射防止用のＴｉＯＮ膜、窒化防止用のＴｉ膜及びＡｌ又はＡｌ合金膜を有する下方配線層を覆って層間絶縁膜を形成する工程と、
レジスト層をマスクとする選択エッチング処理により前記層間絶縁膜に前記下方配線層の一部に対応した接続孔を形成する工程と、
前記レジスト層を酸化性雰囲気中で除去した後、前記接続孔を介して前記下方配線層につながる上方配線層を形成する工程と
を含む多層配線形成法において、
前記接続孔を形成する工程では、前記接続孔の底を前記ＴｉＯＮ膜中に位置させることを特徴とするものである。
【００１１】
この発明の多層配線形成法によると、接続孔の底をＴｉＯＮ膜中に位置させるようにしたので、Ｔｉ膜が接続孔の底に存在しない。従って、レジスト層を酸化性雰囲気中で除去しても、Ｔｉ膜の酸化で層間接続状態が悪化することはない。
【００１２】
【発明の実施の形態】
図１は、この発明の一実施形態に係る多層配線構造を示すもので、絶縁膜１２は、図７に示したのと同様の半導体基板の表面を覆って設けられたものである。
【００１３】
絶縁膜１２の上には、１層目の配線層３０を介して層間絶縁膜１６を形成する。そして、ＣＭＰ（化学・機械的研磨）法等により絶縁膜１６の上面を平坦化する。この後、絶縁膜１６の上に、２層目の配線層３２Ａ，３２Ｂを形成する。
【００１４】
配線層３２Ａ，３２Ｂとしては、図２に示すような構造のものを用いることができる。図２は、代表として配線層３２Ａの積層構造を示すもので、配線層３２Ａは、下から順にＴｉＮ膜１４ａ、Ａｌ−Ｓｉ−Ｃｕ合金膜１４ｂ、Ｔｉ膜１４ｃ及びＴｉＯＮ膜１４ｄを積層した構造になっている。膜１４ａ〜１４ｄの厚さを例示すると、１４ａは１００ｎｍ、１４ｂは３５０ｎｍ、１４ｃは１〜１５ｎｍ、１４ｄは４０〜５０ｎｍである。このような配線構造は、例えば次の表１に示すような条件でスパッタ処理を行なうことにより得られる。
【００１５】
【表１】
【００１６】
配線層３２Ａ，３２Ｂとしては、図３に示すような積層構造を用いてもよい。図３のものが図２のものと異なるのは、バリアメタル膜として、ＴｉＮ膜１４ａの代りに、Ｔｉ膜１４ａ１及びＴｉＯＮ膜１４ａ２の積層を用いたことである。
【００１７】
この場合、膜１４ａ１，１４ａ２の厚さは、それぞれ１０ｎｍ、１００ｎｍとし、膜１４ｂ〜４ｄの厚さは、それぞれ図２に関して前述したものと同様にすることができる。
【００１８】
図２又は図３に示したような積層を絶縁膜１６上に形成した後、該積層の上にレジストを塗布してホトリソグラフィ処理を施すことにより所望の配線パターンに対応したレジスト層を形成する。このときのレジストパターニングは、積層の最上層に反射防止用のＴｉＯＮ膜１４ｄを設けてあるため、微細加工が可能である。そして、レジスト層をマスクとして積層を選択エッチングすることにより配線層３２Ａ，３２Ｂを得る。この後、レジスト層を除去する。
【００１９】
次に、絶縁膜１６の上に配線層３２Ａ，３２Ｂを覆ってプラズマＣＶＤ法によりシリコンオキサイドからなる層間絶縁膜３４を形成する。そして、ＣＭＰ法等により絶縁膜３４の上面を平坦化した後、レジスト層をマスクとする選択的なドライエッチング処理により配線層３２Ａ，３２Ｂの各々の一部に対応した一定深さの接続孔３４ａ，３４ｂを絶縁膜３４に形成する。このときのドライエッチング処理は、次の［Ｉ］，［ＩＩ］に示すような２通りの条件で別々に行なった。
【００２０】
［Ｉ］ガス流量ＣＨＦ３／Ｏ２／Ｈｅ＝２０／３．５／８８ｓｃｃｍ、高周波電力５００Ｗ，ガス圧力２６０Ｐａ（１９５０ｍＴｏｒｒ）
［ＩＩ］ガス流量ＣＨＦ３／ＣＦ４／Ａｒ＝５／３０／１００ｓｃｃｍ、高周波電力７００Ｗ，ガス圧力２６．７Ｐａ（２００ｍＴｏｒｒ）
次に、接続孔３４ａ，３４ｂの形成に用いたレジスト層をＯ２アッシングにより除去する。アッシング条件は、ガス流量Ｏ２／Ｎ２Ｏ＝６／０．５ｓｌｍ、ガス圧力４Ｔｏｒｒ，処理時間１２０秒とした。
【００２１】
この後、３層目の配線層３６Ａ，３６Ｂを形成する。一例として、スパッタクリーニング処理（Ａｒガス圧力２．５ｍＴｏｒｒ、高周波電力５００Ｗ、処理時間６０秒後）を行なった後、７ｎｍの厚さのＴｉ膜及び１０００ｎｍの厚さをＡｌ−Ｓｉ−Ｃｕ合金膜を順次にスパッタ処理により堆積し、その堆積層を所望の配線パターンに従ってパターニングすることにより配線層３６Ａ，３６Ｂを得た。配線層３６ａ，３６Ｂは、それぞれ接続孔３４ａ，３４ｂを介して配線層３２Ａ，３２Ｂに接続される。
【００２２】
この発明によれば、上記した接続孔形成工程において、接続孔３４ａは、図４（Ｂ）に示すように底がＴｉ膜１４ｃ中に位置するようには形成せず、図４（Ａ）に示すように底がＴｉＮ膜１４ｄ中に位置するように形成する。この場合、絶縁膜１６，３４の上面がほぼ完全に平坦化されており、配線層３２Ａ，３２Ｂの厚さがほぼ等しいので、接続孔３４ｂも接続孔３４ａとほぼ等しい深さで図４（Ａ）に示すように形成される。このように平坦化処理後に接続孔３４ａ，３４ｂを形成すると、各接続孔の底をＴｉＯＮ膜１４ｄ中に位置させるのが容易となる。なお、Ｔｉ膜１４ｃの厚さは、成膜可能下限値でも窒化防止効果が得られる。
【００２３】
図５は、図４（Ａ）、（Ｂ）の構造をそれぞれ得るためのエッチング時間１８４秒、２１０秒に対応してビアチェーン抵抗の測定結果を示すものである。ビアチェーン抵抗の測定には、図６の試料が用いられた。
【００２４】
一般に、層間接続部の接続抵抗（ビア抵抗）は、極めて低いので、単一の層間接続部のビア抵抗を測定するのではなく、図６に示すように多数の層間接続部を直列接続した状態でビアチェーン抵抗として測定するのが普通である。図６の試料では、下方の配線層Ｗ１及び上方の配線層Ｗ２に関する層間接続部Ｃ１，Ｃ２…Ｃｎが直列接続された形で半導体基板の上面に配置され、層間接続部Ｃ１及びＣｎにそれぞれ接続した端子Ｔ１及びＴ２の間の電気抵抗を測定するようになっている。
【００２５】
図５の測定結果は、層間接続部の数ｎを２０００個にすると共にＴｉ膜１４ｃの厚さを１５ｎｍとし、前述したエッチング条件［Ｉ］で接続孔を形成した場合のものであるが、エッチング条件を前述した［ＩＩ］のものに代えても図５と同様の測定結果が得られた。
【００２６】
図５の測定結果によれば、図４（Ｂ）の層間接続部に比べて（Ａ）の層間接続部の方がビアチェーン抵抗（接続抵抗）及びそのばらつきが大幅に低減されているのがわかる。
【００２７】
【発明の効果】
以上のように、この発明によれば、層間接続状態が窒化防止用のＴｉ膜の酸化で悪化するのを防ぐようにしたので、層間接続部の接続抵抗を低減すると共に接続抵抗のばらつきを低減することができ、配線形成歩留りが向上する効果が得られるものである。
【図面の簡単な説明】
【図１】 この発明の一実施形態に係る多層配線構造を示す断面図である。
【図２】 配線構造の一例を示す断面図である。
【図３】 配線構造の他の例を示す断面図である。
【図４】 ２通りの接続孔状況を示す断面図である。
【図５】 接続孔形成のためのエッチング時間とビアチェーン抵抗との関係を示すグラフである。
【図６】 ビアチェーン抵抗測定試料の層間接続部配置を示す上面図である。
【図７】 従来の多層配線構造の一例を示す基板断面図である。
【図８】 オージェ分析用試料を示す断面図である。
【図９】 オージェ分析結果を示すグラフである。
【符号の説明】
３０，３２Ａ，３２Ｂ，３６Ａ，３６Ｂ：配線層、１２，１６，３４：絶縁膜。
Claims (1)
- 最も上から順に反射防止用のＴｉＯＮ膜、窒化防止用のＴｉ膜及びＡｌ又はＡｌ合金膜を有する下方配線層を覆って層間絶縁膜を形成する工程と、
レジスト層をマスクとする選択エッチング処理により前記層間絶縁膜に前記下方配線層の一部に対応した接続孔を形成する工程と、
前記レジスト層を酸化性雰囲気中で除去した後、前記接続孔を介して前記下方配線層につながる上方配線層を形成する工程と
を含む多層配線形成法であって、
前記接続孔を形成する工程では、前記接続孔の底を前記ＴｉＯＮ膜中に位置させることを特徴とする多層配線形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2002183059A JP3767522B2 (ja) | 2002-06-24 | 2002-06-24 | 多層配線形成法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27604694A Division JP3793995B2 (ja) | 1994-10-14 | 1994-10-14 | 多層配線形成法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003068849A JP2003068849A (ja) | 2003-03-07 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
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| JP (1) | JP3767522B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060099800A1 (en) * | 2004-11-09 | 2006-05-11 | Chintamani Palsule | Method for fabricating low leakage interconnect layers in integrated circuits |
-
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| JP2003068849A (ja) | 2003-03-07 |
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