JP3767523B2 - Ａ／ｄ変換システム - Google Patents
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Description
【発明の属する技術分野】
低い分解能でアナログ／ディジタル変換（以下、単にＡ／Ｄ変換という）を行うＡ／Ｄ変換装置を用いて、高い分解能でＡ／Ｄ変換を行うＡ／Ｄ変換システムに関する。
【０００２】
【従来の技術】
Ａ／Ｄ変換システムは従来より各種のシステムが存在している。このうちマイクロコンピュータに一体に内蔵されたＡ／Ｄ変換装置を利用するシステムも存在する。
【０００３】
このようなＡ／Ｄ変換システムについて図を参照しつつ説明する。図３および図４は、従来技術のＡ／Ｄ変換システムの説明図である。
通常図３で示すように、マイクロコンピュータ１００は、内蔵Ａ／Ｄ変換装置２００、データ処理手段３００を備えている。
【０００４】
内蔵Ａ／Ｄ変換装置２００は、マイクロコンピュータ１００が内蔵するＡ／Ｄ変換装置であり、１０ビットの分解能を有している。このような内蔵形のＡ／Ｄ変換装置の分解能は、一般的には８ビット〜１０ビット程度であり、現在では低分解能ということができる。内蔵Ａ／Ｄ変換装置２００の分解能を低くする理由は、内蔵Ａ／Ｄ変換装置２００の製作が容易になり、マイクロコンピュータ１００全体の製造コストを抑制することができるためである。
【０００５】
続いて、このような図３で示したＡ／Ｄ変換システムの使用について説明する。例えば、図示しない温度センサ・ポテンショメータ等の各種センサから出力されたアナログ信号が内蔵Ａ／Ｄ変換装置２００に入力される。内蔵Ａ／Ｄ変換装置２００はアナログ信号を標本化・量子化してＡ／Ｄ変換し、分解能が１０ビットのディジタルデータをデータ処理手段３００へ出力する。データ処理手段３００は、詳しくはマイクロコンピュータ１００が行うプログラムによる手段であり、このディジタルデータを用いて計測・制御等に関する各種の信号処理を行う。
【０００６】
このようなマイクロコンピュータ１００を用いる場合であって内蔵Ａ／Ｄ変換装置２００の分解能を超えるような高い分解能のディジタルデータを必要とするとき、従来では高分解能のＡ／Ｄ変換装置を外付けすることで対処していた。図４に示すように、高分解能（図４では１６ビットの分解能）である外付Ａ／Ｄ変換装置４００が、データバス等を介してマイクロコンピュータ１００のディジタルデータ入力インターフェース５００に接続される。この場合、内蔵Ａ／Ｄ変換装置２００は使用されない。
従来技術における、マイクロコンピュータに一体に内蔵されたＡ／Ｄ変換装置を利用する場合のＡ／Ｄ変換システムはこのようなものであった。
【０００７】
【発明が解決しようとする課題】
高分解能の外付Ａ／Ｄ変換装置４００は現状でも高価であり、外付Ａ／Ｄ変換装置４００を用いるＡ／Ｄ変換システムは価格が高くなるという問題があった。
このような事情に鑑み、本発明の目的は、Ａ／Ｄ変換システムの構築にあたり、高価な外付けＡ／Ｄ変換装置を使用するのではなく、マイクロコンピュータが内蔵する低分解能のＡ／Ｄ変換装置を使用し、しかも高い分解能を得ることができるようなＡ／Ｄ変換システムを提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、請求項１に係る発明のＡ／Ｄ変換システムによれば、
入力されるアナログ信号とアナログ帰還信号との差分信号を出力する減算手段と、
減算手段から出力された差分信号をアナログ／ディジタル変換してマルチビットの差分データを出力するＡ／Ｄ変換手段と、
Ａ／Ｄ変換手段から出力されたマルチビットの差分データを積算してマルチビットの積算データを出力する積算手段と、
積算手段から出力されたマルチビットの積算データをキャリアに重畳して生成したパルスデータを出力するパルスデータ生成手段と、
パルスデータ生成手段から出力されたパルスデータからキャリア成分をフィルタリングしてアナログ帰還信号を抽出して出力するアナログローパスフィルタと、
を備えることを特徴とする。
【０００９】
また、請求項２に係る発明のＡ／Ｄ変換システムによれば、
請求項１に記載のＡ／Ｄ変換システムにおいて、
前記Ａ／Ｄ変換手段、積算手段、および、パルスデータ生成手段はマイクロコンピュータが内蔵する手段であって、
前記積算手段および前記パルスデータ生成手段は、プログラム処理により積算および生成を行う手段であることを特徴とする。
【００１０】
また、請求項３に係る発明のＡ／Ｄ変換システムによれば、
請求項１または請求項２に記載のＡ／Ｄ変換システムにおいて、
前記パルスデータ生成手段は、キャリアデータ生成手段と比較手段とを備え、
キャリアデータ生成手段から出力されたマルチビットのキャリアデータと、積算手段から出力されたマルチビットの積算データが比較手段に入力され、比較手段でキャリアデータと積算データの大小を比較し、積算データの大きさに比例するパルス幅を有するように重畳したパルスデータを生成して出力することを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明のＡ／Ｄ変換システムの実施形態について図を参照しつつ説明する。
図１は本発明の実施形態のＡ／Ｄ変換システムの構成図、図２は本発明の基本原理を示しており、シグマデルタ変調（以下、ΣΔ変調という）によるＡ／Ｄ変換方式を説明する説明図である。
【００１２】
図１で示すように、Ａ／Ｄ変換システムは、減算手段１０、マイクロコンピュータ２０、アナログローパスフィルタ３０を備えている。
さらに、マイクロコンピュータ２０は、内蔵Ａ／Ｄ変換装置２１（本発明のＡ／Ｄ変換手段の一具体例である）、積算手段２２およびパルスデータ生成手段２３を備えている。
さらに、パルスデータ生成手段２３は、比較手段２３ａ、キャリアデータ生成手段２３ｂを備えている。このＡ／Ｄ変換システムは、ΣΔ変調のＡ／Ｄ変換方式でＡ／Ｄ変換を行う。
【００１３】
ここで、発明の理解を助けるため、ΣΔ変調のＡ／Ｄ変換について図２を参照しつつ簡略に説明する。ΣΔ変調には、１ビットΣΔ変調およびｎビットΣΔ変調があるが、まず、１ビットΣΔ変調について説明する。１ビットΣΔ変調方式のＡ／Ｄ変換装置は、図２（ａ）で示すように、減算手段５０、積分手段５１、１ビットＡ／Ｄ変換装置５２、１ビットＤ／Ａ変換装置５３、ディジタルフィルタ５４を備える。
【００１４】
この１ビットΣΔ変調方式によるＡ／Ｄ変換については、例えばトランジスタ技術（１９９６，２月号、ｐ２５６）等により、広く知られた技術であるため構成の詳細な説明は省略し、１ビットΣΔ変調方式のＡ／Ｄ変換装置の動作の概略を説明する。
【００１５】
例えば、図２で示した１ビットＡ／Ｄ変換装置５２は、−０．５〜０．５のアナログ値を０と判定し、０．５〜１．５のアナログ値を１と判定するようなＡ／Ｄ変換装置であるとする。この場合にアナログ信号として“０．３”という値のアナログ値が入力されるとすると、ディジタルの出力値は１ビットでは“０”と表現される。
【００１６】
一方、図２（ａ）で示すような１ビットΣΔ変調方式のＡ／Ｄ変換装置を構成し、減算手段５０に、アナログ信号として“０．３”という値のアナログ値が入力されるとする。この場合の積分手段５１、１ビットＡ／Ｄ変換装置５２、１ビットＤ／Ａ変換装置５３の出力は表１で示す値のように推移する。なお、１ビットＡ／Ｄ変換装置５２と１ビットＤ／Ａ変換装置５３との出力値は０または１で実質上同じである。このため、１ビットΣΔ変調方式のＡ／Ｄ変換システムでは１ビットＡ／Ｄ変換装置５３を省略して考えても良い。
【００１７】
【表１】
デジタルフィルタ５４は、その機能上、１ビットＡ／Ｄ変換装置５２からの出力を平均して出力する機能を有している。
８回のサンプリングにおける１ビットＡ／Ｄ変換装置５２からの出力の平均を求めると、２／８＝０．２５である。この場合、量子化誤差は０．３−０．２５＝０．０５となり、３ビット相当の分解能が得られていることがわかる。
【００１９】
そしてこのようなΣΔ変調方式のＡ／Ｄ変換装置は１ビット構成以外にも、マルチビット（ｎビット：ここにｎは２以上の自然数）構成とすることができる。このようなマルチビットΣΔ方式のＡ／Ｄ変換装置は、図２（ｂ）に示すような構成を有している。
マルチビットΣΔ方式のＡ／Ｄ変換装置は、図２（ｂ）で示すように、減算手段６０、積分手段６１、ｎビットＡ／Ｄ変換装置６２、ｎビットＤ／Ａ変換装置６３、ディジタルフィルタ６４を備える構成を有している。
【００２０】
マルチビットΣΔ変調方式のＡ／Ｄ変換装置の構成・動作は、１ビットΣΔ変調方式のＡ／Ｄ変換装置の構成と類似している。
そして、本発明のＡ／Ｄ変換システムは、図２（ｂ）で示すようなマルチビットΣΔ変調方式のＡ／Ｄ変換装置に類似する構成を採用する。
【００２１】
図２（ｂ）で示す減算手段６０には、図１の減算手段１０が対応する。
図２（ｂ）で示すｎビットＡ／Ｄ変換装置６２は、図１の内蔵Ａ／Ｄ変換装置２１が対応する。
図２（ｂ）で示す積分手段６１は、図１の積算手段２２が対応する。
図２（ｂ）で示すｎビットＤ／Ａ変換装置６３は、図１のパルスデータ生成手段２３とアナログローパスフィルタ３０とが対応する。
【００２２】
ｎビットＤ／Ａ変換装置に代えてパルスデータ生成手段２３とアナログローパスフィルタ３０とを採用した理由について説明する。
例えば、図２（ａ）で示した１ビットＤ／Ａ変換装置５３は、先に説明したように実際上の回路では省略も可能であり、出力を単にフィードバックするだけでよいが、図２（ｂ）で示したようにｎビットのＤ／Ａ変換装置６３は省略が不可能であり、ビット数が増えるに連れてＤ／Ａ変換処理が複雑になるという欠点がある。
【００２３】
そこで、本発明ではｎビットＤ／Ａ変換装置６３に代えてパルスデータ生成手段２３とアナログローパスフィルタ３０を採用し、システムを複雑にすることなく、きわめて簡単にｎビットのＤ／Ａ変換を行うようにした。なお、動作については後に一括して説明する。
【００２４】
以上説明したマルチビットΣΔ変調方式のＡ／Ｄ変換装置の構成を踏まえつつ、本発明のＡ／Ｄ変換システムによる信号処理について説明する。
減算手段１０には、Ａ／Ｄ変換の対象であるアナログ信号と、アナログ帰還信号がそれぞれ入力される。減算手段１０は、アナログ信号からアナログ帰還信号を引いて差分信号を出力する。
【００２５】
そして、差分信号はマイクロコンピュータ２０が内蔵する内蔵Ａ／Ｄ変換装置２１へ入力される。内蔵Ａ／Ｄ変換装置２１は、差分信号をＡ／Ｄ変換してマルチビット（１０ビット）の差分データを出力する。
差分データは積算手段２２へ出力される。積算手段２２は、マルチビット（１６ビット）の積算データを出力する。
【００２６】
積算手段２２により、１０ビットの差分データを６４回（＝２６）積算することで、サンプリング時間×６４の時間内で平均的に１６ビット相当の分解能を得ることができる。
１ビットＡ／Ｄ変換装置により１６ビットの分解能を得るにはサンプル時間は２１６回必要とするが、本発明では１０ビットの内蔵Ａ／Ｄ変換装置２１を接続することで、６４（＝２６）のサンプルで変換することができる。
【００２７】
積算データは、パルスデータ生成手段２３へ出力され、また、アナログ信号のＡ／Ｄ変換の結果のディジタルデータとして後段の図示しない演算手段や外部に出力される。このディジタルデータは１６ビットであり、マイクロコンピュータ２０の演算手段のプログラム処理で用いられることとなる。
なお、図示しないが、このディジタルデータが、サンプリング時間×６４のサンプリングを行うサンプルホールド回路に入力されるようにしてもよい。
【００２８】
一方パルスデータ生成手段２３に入力された積算データは、比較手段２３ａに入力される。この比較手段２３ａには、キャリアデータ生成手段２３ｂからキャリアデータが入力されている。
キャリアデータ生成手段２３ｂは、マイクロコンピュータが内蔵するタイマ等を用いて所定周波数ｆ１で出力するキャリア（変調波）であるキャリアデータを生成する。このキャリアデータは、例えば三角波、または、のこぎり波のディジタルデータである。
【００２９】
なお、キャリア周波数ｆ１は、内蔵Ａ／Ｄ変換装置２１のサンプリング周波数ｆ０よりも十分大きい必要がある。しかしながら、仮に内蔵Ａ／Ｄ変換装置２１のサンプリング周波数ｆ０が数ｋＨｚであるとしても、マイクロコンピュータ２０のクロック周波数は数１０ＭＨｚあり、サンプリング周波数ｆ０よりも十分に大きいキャリア周波数ｆ１を有するキャリアデータをプログラムにより作ることができる。
【００３０】
比較手段２３ａは、積算データの大きさとキャリアデータの大きさとを比較し、キャリアデータよりも積算データが大きい場合に所定データ（出力の大きさがａ）を、また、キャリアデータよりも積算データが小さい場合に所定データ（出力の大きさが−ａ）を出力する。この場合、比較手段２３ａからの出力は、積算データの大きさに比例するパルス幅を有するように重畳したＰＷＭ（Pulse Width Modulation）のパルスデータとなる。
【００３１】
このパルスデータは、アナログローパスフィルタ３０に出力される。アナログローパスフィルタ３０は、キャリア周波数ｆ１以下のカットオフ周波数ｆｃを有するように設計されている。
このアナログローパスフィルタ３０にパルスデータを入力すると、キャリア成分はフィルタリングされ、パルス幅に比例するように重畳された積算データ成分がアナログ信号に復調されて出力される。この積算データ成分であるアナログ信号は、アナログ帰還信号となる。
【００３２】
以上、本実施形態について説明した。本発明のＡ／Ｄ変換システムは上記したようにｎビットΣΔ方式のＡ／Ｄ変換システムとなるため内蔵Ａ／Ｄ変換装置２１が低分解能であっても、Ａ／Ｄ変換システムとしては高分解能のディジタルデータを得ることができる。
【００３３】
なお、パルスデータ生成手段２３の具体例として、積算データに比例したパルスデータを得るためにＰＷＭパルスを生成する手段について説明したが、ＰＤＭ（Pulse Density Modulation：パルス密度変調）を用いてもよい。
また、比較手段２３ａやキャリアデータ生成手段２３ｂは、プログラムによる処理手段であるものとして説明したが、パルスデータ生成手段２３は、マイクロコンピュータ２０の外部に接続される電子回路による手段としても良い。しかしながら、構成の省力化のため、プログラムによる手段とすることが好ましい。
【００３４】
また、本実施形態では内蔵Ａ／Ｄ変換装置のビット数を１０ビットであるものとして説明した。しかしながら、１０ビットに限定する趣旨でないのはいうまでもなく、適宜ビット数を変更できる。例えば、内蔵Ａ／Ｄ変換装置のビット数が１６ビットとなったような場合でも対応可能である。
【００３５】
【発明の効果】
本発明によれば、高分解能であるが高価なＡ／Ｄ変換装置をマイクロコンピュータに外付けする代わりに、マイクロコンピュータが内蔵する低分解能のＡ／Ｄ変換装置と安価な外付け部品を使用することで、高分解能で安価なＡ／Ｄ変換システムを実現することができる。
【図面の簡単な説明】
【図１】本発明の実施形態のＡ／Ｄ変換システムの構成図である。
【図２】ΣΔ変調によるＡ／Ｄ変換方式を説明する説明図である。
【図３】従来技術のＡ／Ｄ変換システムの説明図である。
【図４】従来技術のＡ／Ｄ変換システムの説明図である。
【符号の説明】
１０ 減算手段
２０ マイクロコンピュータ
２１ 内蔵Ａ／Ｄ変換装置
２２ 積算手段
２３ パルスデータ生成手段
２３ａ 比較手段
２３ｂ キャリアデータ生成手段
３０ アナログローパスフィルタ
５０ 減算手段
５１ 積分手段
５２ １ビットＡ／Ｄ変換装置
５３ １ビットＤ／Ａ変換装置
５４ ディジタルフィルタ
６０ 減算手段
６１ 積分手段
６２ ｎビットＡ／Ｄ変換装置
６３ ｎビットＤ／Ａ変換装置
６４ ディジタルフィルタ
１００ マイクロコンピュータ
２００ 内蔵Ａ／Ｄ変換装置
３００ データ処理手段
４００ 外付Ａ／Ｄ変換装置
５００ ディジタルデータ入力インターフェース
Claims (3)
- 入力されるアナログ信号とアナログ帰還信号との差分信号を出力する減算手段と、
減算手段から出力された差分信号をアナログ／ディジタル変換してマルチビットの差分データを出力するＡ／Ｄ変換手段と、
Ａ／Ｄ変換手段から出力されたマルチビットの差分データを積算してマルチビットの積算データを出力する積算手段と、
積算手段から出力されたマルチビットの積算データをキャリアに重畳して生成したパルスデータを出力するパルスデータ生成手段と、
パルスデータ生成手段から出力されたパルスデータからキャリア成分をフィルタリングしてアナログ帰還信号を抽出して出力するアナログローパスフィルタと、
を備えることを特徴とするＡ／Ｄ変換システム。 - 請求項１に記載のＡ／Ｄ変換システムにおいて、
前記Ａ／Ｄ変換手段、積算手段、および、パルスデータ生成手段はマイクロコンピュータが内蔵する手段であって、
前記積算手段および前記パルスデータ生成手段は、プログラム処理により積算および生成を行う手段であることを特徴とするＡ／Ｄ変換システム。 - 請求項１または請求項２に記載のＡ／Ｄ変換システムにおいて、
前記パルスデータ生成手段は、キャリアデータ生成手段と比較手段とを備え、
キャリアデータ生成手段から出力されたマルチビットのキャリアデータと、積算手段から出力されたマルチビットの積算データが比較手段に入力され、比較手段でキャリアデータと積算データの大小を比較し、積算データの大きさに比例するパルス幅を有するように重畳したパルスデータを生成して出力することを特徴とするＡ／Ｄ変換システム。
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| JP2002184646A JP3767523B2 (ja) | 2002-06-25 | 2002-06-25 | Ａ／ｄ変換システム |
Applications Claiming Priority (1)
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|---|---|---|---|
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- 2002-06-25 JP JP2002184646A patent/JP3767523B2/ja not_active Expired - Lifetime
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