JP3777894B2 - シフトレジスタ及び電子装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、撮像素子や表示素子を駆動するためのドライバとして好適なシフトレジスタ、及びこのシフトレジスタを適用した電子装置に関する。
【０００２】
【従来の技術】
マトリクス状に画素が配置された撮像素子や表示素子を線順次で選択して走査するためのドライバには、前段からの出力信号を後段に順次シフトしていくシフトレジスタが広く用いられている。このようなシフトレジスタでは、従来、前段からの出力信号を減衰させることなく後段にシフトしていくことは困難であった。
【０００３】
特に近年における撮像素子や表示素子の高精細化の要請により、このようなシフトレジスタの段数も多くしていく必要が生じている。段数が増えることとなると、後ろの方の段での信号の減衰が激しくなってしまうという問題が生じる。このため、従来、このようなシフトレジスタには、各段からの出力信号を所定レベルまで増幅するバッファを設けるのが通常であった。が、バッファを設けることによって、シフトレジスタが大型化してしまうという問題があった。
【０００４】
ところで、このようなシフトレジスタで出力信号を順次シフトさせるために、シフトタイミングに合わせて、各段に設けられた電界効果トランジスタのゲート電極に制御信号を供給していく方法がある。例えば、電界効果トランジスタとしてｎチャネル型のものを使用した場合には、ハイレベルの制御信号がゲート電極に印加される度に、ゲート絶縁膜に電子が注入される。
【０００５】
電界効果トランジスタは、ゲート絶縁膜に注入された電子が電荷として蓄積されることによって、その閾値電圧特性が正方向に移動していくことが実験的に知られている。従って、ゲート電極に制御信号が頻繁に印加されると、ソース電極とドレイン電極との間に電流が流れにくくなり、シフトレジスタに誤動作が生じてしまうという問題があった。
【０００６】
【発明が解決しようとする課題】
本発明は、出力信号のレベルを減衰させることなく後段にシフトしていくことが可能なシフトレジスタ、及びこのシフトレジスタを適用した電子装置を提供することを目的とする。
【０００７】
本発明は、また、トランジスタの特性変動を抑止することにより信頼性を高くすることができるシフトレジスタ、及びこのシフトレジスタを適用した電子装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点にかかるシフトレジスタは、
複数の段からなり、前記シフトレジスタの各段は、
前の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
制御端子及び電流路の一端に基準電圧が供給されている負荷と、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、電流路の一端が、前記負荷の電流路の他端に接続され、前記負荷を介して当該電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに前記負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
次の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタとを備える
ことを特徴とする。
【０００９】
上記シフトレジスタでは、外部から供給される第１または第２の信号のレベルを、各段からの出力信号のレベルとして出力することが可能となる。このため、前の段からの出力信号のレベルを減衰させることなく、順次シフトさせていくことが可能となる。また、第１〜第５のトランジスタがオン／オフ駆動されるのは、当該段の出力信号が所定レベルとなるときの前後だけなので、オン／オフ駆動の回数を最低限に抑えることができる。これにより、各トランジスタの閾値特性の変動を抑止することができ、上記シフトレジスタは、長期間に渡って安定して動作することが可能となる。
【００１０】
なお、上記シフトレジスタにおいて、１番目の段では、第１のトランジスタの制御端子及び電流路の一端に供給される信号を外部からの信号または１番後ろの段の出力信号とすることができる。１番後ろの段では、第５のトランジスタの制御端子に供給される信号を外部からの信号または１番目の段の出力信号とすることができる。
【００１１】
前記シフトレジスタの各段は、制御端子に供給される第１または第２の信号のレベルを反転した信号によってオンし、前記第３のトランジスタの電流路の他端から出力された出力信号を放出させる第６のトランジスタをさらに備えるものとすることができる。
【００１２】
前記シフトレジスタの各段は、前記第１のトランジスタの電流路の他端と前記第２のトランジスタの制御端子との間に、前記容量に蓄積される電荷の量を調整するための負荷素子をさらに備えるものとすることができる。
【００１３】
なお、前記シフトレジスタの奇数番目の段には、第１、第２の信号のうちの第１の信号が外部から供給され、前記シフトレジスタの偶数番目の段には、第１、第２の信号のうちの第２の信号が外部から供給されるものとすることができる。ここで、第１、第２の信号はそれぞれ、前記シフトレジスタの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互にハイレベルとなるものとすることができる。
【００１４】
各段毎の前記第１のトランジスタの電流路の一端及び制御端子は互いに接続されるようにすることができる。このため、第１のトランジスタは、電流路の一端及び制御端子１度信号を入力すれば、所定レベルの信号を電流路の他端に出力することができる。また、第５のトランジスタが次の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させるので、排出時に第１のトランジスタの制御端子にオン信号を供給する必要がない。このため、本発明のシフトレジスタでは、各段の第１のトランジスタの制御端子には、１垂直期間に１度しかオン信号を供給しなくてよいため、オン信号の入力により第１のトランジスタのしきい値ゲート電圧が大きくシフトしてしまう問題を解消することができる。
【００１５】
また、前記複数の段のそれぞれを構成する各トランジスタは、同一のチャネル型の電界効果トランジスタであることを好適とする。
【００１８】
上記目的を達成するため、本発明の第２の観点にかかる電子装置は、
複数の段からなり、出力信号をシフトさせることによって所定レベルの信号を各段から順次出力するドライバと、前記ドライバの各段から出力された出力信号によって選択される複数の画素によって構成された駆動素子とを備え、
前記ドライバの各段は、
前の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
制御端子及び電流路の一端に基準電圧が供給されている負荷と、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、電流路の一端が、前記負荷の電流路の他端に接続され、前記負荷を介して当該電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
次の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタとを備える
ことを特徴とする。
【００１９】
上記電子装置において、前記ドライバの奇数番目の段には、第１、第２の信号のうちの第１の信号が外部から供給され、前記ドライバの偶数番目の段には、第１、第２の信号のうちの第２の信号が外部から供給されるものとすることができる。ここで、第１、第２の信号はそれぞれ、前記ドライバの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互にハイレベルとなるものとすることができる。
【００２０】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態について説明する。
【００２１】
図１は、この実施の形態にかかる撮像装置の構成を示すブロック図である。図示するように、この撮像装置は、画像を撮影する撮像素子１、並びにコントローラからの制御信号に従って撮像素子１を駆動するためのトップゲートドライバ２、ボトムゲートドライバ３及びドレインドライバ４から構成されている。
【００２２】
撮像素子１は、マトリクス状に配置された複数のダブルゲートトランジスタ１０を構成する。ダブルゲートトランジスタ１０は、図２に示すように、ガラス等の基板４１上に形成されたクロムよりなるボトムゲート電極４２と、ボトムゲート電極４２上に形成された窒化シリコンよりなるボトムゲート絶縁膜４３と、ボトムゲート絶縁膜４３上にボトムゲート電極４２と対向して形成されたアモルファスシリコン又はポリシリコンからなる半導体層４４と、半導体層４４上に形成された窒化シリコンからなるブロッキング層４５と、ブロッキング層４５の一端上から半導体層４４上に跨って設けられたｎ型不純物がドープされたアモルファスシリコンまたはポリシリコンからなるｎ型半導体層４６ａと、ブロッキング層４５の他端上から半導体層４４上に跨って設けられたｎ型不純物がドープされたアモルファスシリコンまたはポリシリコンからなるｎ型半導体層４６ｂと、ｎ型半導体層４６ａ、４６ｂ上からボトムゲート絶縁膜４３上にわたって形成されたクロムよりなるドレイン電極４７、ソース電極４８と、ボトムゲート絶縁膜４３上及びソース、ドレイン電極４７、４８上を覆うように形成された窒化シリコンからなるトップゲート絶縁膜４９と、トップゲート絶縁膜４９上に半導体層４４に対向するように形成されたＩＴＯよりなるトップゲート電極５０と、トップゲート絶縁膜４９及びトップゲート電極５０を覆うように形成された窒化シリコンからなる層間絶縁膜５１と、から構成される。
【００２３】
ダブルゲートトランジスタ１０のトップゲート電極５０はトップゲートラインＴＧＬに、ボトムゲート電極４２はボトムゲートラインＢＧＬに、ドレイン電極４７はドレインラインＤＬに、ソース電極４８は接地されたグラウンドラインＧＬにそれぞれ接続されている。撮像素子１を構成するダブルゲートトランジスタ１０の駆動原理については後述する。
【００２４】
トップゲートドライバ２は、撮像素子１のトップゲートラインＴＧＬに接続され、コントローラからの制御信号Ｔｃｎｔに従って、各トップゲートラインＴＧＬに＋１５（Ｖ）または−１５（Ｖ）の信号を出力する。トップゲートドライバ２は、コントローラから供給される信号に従って、＋１５（Ｖ）の信号を各トップゲートラインＴＧＬに順次選択的に出力するシフトレジスタで構成される。トップゲートドライバ２の詳細については後述する。
【００２５】
ボトムゲートドライバ３は、撮像素子１のボトムゲートラインＢＧＬに接続され、コントローラからの制御信号Ｂｃｎｔに従って、各トップゲートラインＴＧＬに＋１０（Ｖ）または０（Ｖ）の信号を出力する。トップゲートドライバ２は、コントローラから供給される信号に従って、＋１０（Ｖ）の信号を各トップゲートラインＴＧＬに順次選択的に出力するシフトレジスタで構成される。ボトムゲートドライバ３の詳細については後述する。
【００２６】
ドレインドライバ４は、撮像素子１のドレインラインＤＬに接続され、コントローラからの制御信号Ｄｃｎｔに従って、後述する所定の期間において全てのドレインラインＤＬに定電圧（＋１０（Ｖ））を出力し、電荷をプリチャージさせる。ドレインドライバ４は、プリチャージの後の所定の期間においてダブルゲートトランジスタ１０の半導体層４４にチャネルが形成されているか否かによって変化する各ドレインラインＤＬの電位を読み出し、画像データＤＡＴＡとしてコントローラに供給する。
【００２７】
次に、撮像素子１を構成するダブルゲートトランジスタ１０の駆動原理について、図３（ａ）〜（ｆ）の模式図を参照して説明する。
【００２８】
ダブルゲートトランジスタ１０の半導体層４４のチャネル形成領域は、ｎ型半導体層４６ａ、４６ｂ間のブロッキング層４５の下に発生するため、チャネル長はブロッキング層４５のチャネル長方向の長さに等しい。したがって、図３（ａ）に示すように、ボトムゲート電極（ＢＧ）４２に印加されている電圧が０（Ｖ）であるときは、トップゲート電極（ＴＧ）５０に印加されている電圧が＋１５（Ｖ）であっても、チャネルの両端にかかる電界がトップゲート電極（ＴＧ）５０に印加されている電圧でなく、ソース、ドレイン電極４７、４８の電圧になるので半導体層４４にはチャネル長方向に連続したｎチャネルが形成されず、ドレイン電極４６ａ（Ｄ）に＋１０（Ｖ）の電圧が供給されても、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流は流れない。また、この状態では、後述するように半導体層４４及び半導体層４４のチャネル領域直上のブロッキング層４５に蓄積された正孔が同じ極性のトップゲート電極（ＴＧ）５０の電圧により反発し、吐出される。以下、この状態をリセット状態という。
【００２９】
図３（ｂ）に示すように、トップゲート電極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）であり、ボトムゲート電極（ＢＧ）４２に印加されている電圧が０（Ｖ）であるときは、半導体層４４にはｎチャネルが形成されず、ドレイン電極４６ａ（Ｄ）に＋１０（Ｖ）の電圧が供給されても、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流は流れない。
【００３０】
このように、半導体層４４のチャネル領域の両端とトップゲート電極（ＴＧ）５０との間にそれぞれドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂが配置されているため、チャネル領域の両端には、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの電界に影響されるため、トップゲート電極（ＴＧ）５０のみの電界では連続したチャネルを形成することができないので、ボトムゲート電極（ＢＧ）４２に印加されている電圧が０（Ｖ）である場合には、トップゲート電極（ＴＧ）１８に印加されている電圧の如何に関わらず、半導体層４４にｎチャネルが形成されることはない。
【００３１】
図３（ｃ）に示すように、トップゲート電極（ＴＧ）５０に印加されている電圧が＋１５（Ｖ）であり、ボトムゲート電極（ＢＧ）４２に印加されている電圧が＋１０（Ｖ）であるときは、半導体層４４のボトムゲート電極（ＢＧ）４２側にｎチャネルが形成される。これにより、半導体層４４が低抵抗化し、ドレイン電極４６ａに＋１０（Ｖ）の電圧が供給されると、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流が流れる。
【００３２】
図３（ｄ）に示すように、後述するように半導体層４４内に十分な量の正孔が蓄積されず、トップゲート電極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）であると、ボトムゲート電極（ＢＧ）４２に印加されている電圧が＋１０（Ｖ）であっても、半導体層４４の内部に空乏層が広がり、ｎチャネルがピンチオフされて、半導体層４４が高抵抗化する。このため、ドレイン電極４６ａに＋１０（Ｖ）の電圧が供給されても、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流が流れない。以下、この状態を第１の読み出し状態という。
【００３３】
半導体層４４には入射された励起光の光量に応じて正孔−電子対が生じる。このとき図３（ｅ）に示すように、トップゲート電極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）であり、ボトムゲート電極（ＢＧ）４２に印加されている電圧が０（Ｖ）であると、正孔−電子対のうち正極性の正孔が半導体層４４及び半導体層４４のチャネル領域直上のブロッキング層４５に蓄積される。以下、上述したリセット状態となり、後述する読み出し状態となるまでにおけるこの状態をフォトセンス状態という。なお、こうしてトップゲート電極（ＴＧ）５０の電界に応じて半導体層４４内に蓄積された正孔は、リセット状態となるまで半導体層４４から吐出されることはない。
【００３４】
図３（ｆ）に示すように、トップゲート電極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）であり、ボトムゲート電極（ＢＧ）４２に印加されている電圧が＋１０（Ｖ）であるが、半導体層４４内に正孔が蓄積されている場合には、蓄積されている正孔が負電圧の印加されているトップゲート電極５０に引き寄せられて保持され、トップゲート電極５０に印加されている負電圧が半導体層４４に及ぼす影響を緩和する方向に働く。このため、半導体層４４のボトムゲート電極（ＢＧ）４２側にｎチャネルが形成され、半導体層４４が低抵抗化して、ドレイン電極４６ａに＋１０（Ｖ）の電圧が供給されると、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流が流れる。以下、この状態を第２の読み出し状態という。
【００３５】
次に、図１に示すトップゲートドライバ２の詳細について説明する。図４は、トップゲートドライバ２の全体の構成を示すブロック図である。撮像素子１に配されているダブルゲートトランジスタ１０の行数（トップゲートラインＴＧＬの数）をｎとすると、トップゲートドライバ２は、ｎ個の段ＲＳ（１）〜ＲＳ（ｎ）から構成される。但し、図４では、ｎが偶数である場合の構成を示している。
【００３６】
コントローラからの制御信号Ｔｃｎｔとして、奇数番目の段ＲＳ（１），ＲＳ（３），・・・には、信号ＣＫ１が供給されている。偶数番目の段ＲＳ（２），ＲＳ（４），・・・には、信号ＣＫ２が供給されている。各段共に、コントローラから定電圧Ｖｓｓが供給されている。信号ＣＫ１、ＣＫ２のハイレベルは＋１５（Ｖ）、ローレベルは−１５（Ｖ）である。また、定電圧Ｖｓｓのレベルは−１５（Ｖ）である。
【００３７】
また、１番目の段ＲＳ（１）には、コントローラからスタート信号ＩＮが供給される。スタート信号ＩＮのハイレベルは＋１５（Ｖ）、ローレベルは−１５（Ｖ）である。２番目以降の段ＲＳ（２）〜ＲＳ（ｎ）には、それぞれの前段ＲＳ（１）〜ＲＳ（ｎ−１）からの出力信号ＯＵＴ１〜ＯＵＴｎ−１が供給される。さらに、各段ＲＳ（ｋ）（ｋ：１〜ｎの整数）には、後ろの段ＲＳ（ｋ＋１）〜の出力信号ＯＵＴｋ＋１（但し、最終段ＲＳ（ｎ）の場合は１番目の段ＲＳ（１）の出力信号ＯＵＴ１）がリセットパルスとして供給される。なお、各段ＲＳ（１）〜ＲＳ（ｎ）の出力信号ＯＵＴ１〜ＯＵＴｎは、撮像素子１のトップゲートラインＴＧＬにそれぞれ出力される。
【００３８】
図５は、トップゲートドライバ２の各段ＲＳ（１）〜ＲＳ（ｎ）の回路構成を示す図である。図示するように、各段ＲＳ（１）〜ＲＳ（ｎ）は、基本構成として６つのＴＦＴ（Thin Film Transistor）２１、２２、２３、２５、２６、２７を有している。ＴＦＴ２１、２２、２３、２５、２６、２７は、いずれもｎチャネルＭＯＳ型の電界効果トランジスタで構成され、ゲート絶縁膜に窒化シリコンを用い、半導体層にアモルファスシリコンを用いている。
【００３９】
各段ＲＳ（ｋ）のＴＦＴ２１のゲート電極及びドレイン電極は互いに前段ＲＳ（ｋ−１）のＴＦＴ２５のソース電極に接続され、ＴＦＴ２１のソース電極は、ＴＦＴ２２のゲート電極、ＴＦＴ２５のゲート電極及びＴＦＴ２７のドレイン電極に接続されている。ＴＦＴ２２のドレイン電極は、ＴＦＴ２３のソース電極及びＴＦＴ２６のゲート電極に接続され、ＴＦＴ２２のソース電極及びＴＦＴ２７のソース電極には定電圧Ｖｓｓが供給されている。そして、ＴＦＴ２３のゲート電極及びドレイン電極には基準電圧Ｖｄｄが供給され、奇数段のＴＦＴ２５のドレイン電極には信号ＣＫ１が供給され、偶数段のＴＦＴ２５のドレイン電極には信号ＣＫ２が供給され、各段のＴＦＴ２５のソース電極はＴＦＴ２６のドレイン電極に接続され、ＴＦＴ２６のソース電極には定電圧Ｖｓｓが供給されている。ＴＦＴ２７のゲート電極には、次段の出力信号ＯＵＴｋ＋１が入力される。ここで、１段目以外の奇数番目の段ＲＳ（ｋ）を例として、各段ＲＳ（１）〜ＲＳ（ｎ）の機能を説明する。
【００４０】
ＴＦＴ２１のゲート電極とドレイン電極とには、前の段ＲＳ（ｋ−１）からの出力信号ＯＵＴｋ−１が供給される。ＴＦＴ２１は、ハイレベルの出力信号ＯＵＴｋ−１が供給されたときにオンし、この出力信号ＯＵＴｋ−１によりドレイン電極とソース電極との間に電流が流れることによって、ＴＦＴ２１のソース電極とＴＦＴ２２、２５のゲート電極との間の配線にそれぞれ形成されている配線容量Ｃ２、Ｃ５に電荷をチャージさせる。
【００４１】
ＴＦＴ２３のゲート電極とドレイン電極とには、基準電圧Ｖｄｄが供給されているので、ＴＦＴ２３は、基準電圧Ｖｄｄを分圧する負荷としての機能を有する。
【００４２】
ＴＦＴ２２は、配線容量Ｃ２に電荷がチャージされていないときにオフ状態となり、ＴＦＴ２３を介して供給された基準電圧Ｖｄｄにより配線容量Ｃ６に電荷をチャージさせる。また、ＴＦＴ２２は、配線容量Ｃ２に電荷がチャージされているときにオン状態となり、ドレイン電極とソース電極との間に貫通電流を流させる。ここで、ＴＦＴ２２、２３は、いわゆるＥＥ型の構成となっているため、ＴＦＴ２３が完全なオフ抵抗とならないことで配線容量Ｃ６に蓄積された電荷が完全にディスチャージされないことがあるが、ＴＦＴ２６の閾値電圧よりも十分に低い電圧となる。
【００４３】
ＴＦＴ２５のドレイン電極には、信号ＣＫ１が供給される。ＴＦＴ２５は、配線容量Ｃ５に電荷がチャージされているとき（すなわち、ＴＦＴ２６がオフ状態のとき）にオン状態となり、入力された信号ＣＫ１によりゲート電極とソース電極と並びにそれらの間のゲート絶縁膜からなる寄生容量へのチャージアップされ、ゲート電極とドレイン電極と並びにそれらの間のゲート絶縁膜による寄生容量がオン電流によりチャージアップされることにより、配線容量Ｃ５の電位が上昇しゲート飽和電圧にまで達するとソース−ドレイン電流が飽和する。これにより、出力信号ＯＵＴｋは、実質的に信号ＣＫ１とほぼ同電位となる。ＴＦＴ２５は、また、配線容量Ｃ５に電荷がチャージされていないとき（すなわち、ＴＦＴ２６がオン状態のとき）にオフ状態となり、ドレイン電極に供給された信号ＣＫ１の出力を遮断する。
【００４４】
ＴＦＴ２６のドレイン電極には、定電圧Ｖｓｓが供給される。ＴＦＴ２６は、配線容量Ｃ６に電荷がチャージされていないとき（すなわち、ＴＦＴ２５がオン状態のとき）にオフ状態となり、ＴＦＴ２５のソース電極から出力された信号のレベルを当該段の出力信号ＯＵＴｋとして出力させる。ＴＦＴ２６は、また、配線容量Ｃ６に電荷がチャージされているとき（すなわち、ＴＦＴ２５がオフ状態のとき）にオン状態となり、ドレイン電極に供給された定電圧Ｖｓｓのレベルをソース電極から当該段の出力信号ＯＵＴｋとして出力させる。
【００４５】
ＴＦＴ２７のゲート電極には、後ろの段ＲＳ（ｋ＋１）の出力信号ＯＵＴｋ＋１が供給される。ＴＦＴ２７は、ゲート電極に供給される出力信号ＯＵＴｋ＋１がハイレベルになったときにオンし、配線容量Ｃ２、Ｃ５に蓄積された電荷をディスチャージさせる。
【００４６】
なお、偶数番目の段ＲＳ（ｋ）においては、ＴＦＴ２５のドレイン電極に信号ＣＫ２が、信号ＣＫ１の代わりにコントローラから供給される。また、１番目の段ＲＳ（１）においては、ＴＦＴ２１のゲート電極及びドレイン電極にスタート信号ＩＮが、前の段の出力信号の代わりにコントローラから供給される。最後の段ＲＳ（ｎ）においては、ＴＦＴ２７のゲート電極に１番目の段ＲＳ（１）の出力信号ＯＵＴ１が、供給される。
【００４７】
次に、図１に示すボトムゲートドライバ３の詳細について説明すると、ボトムゲートドライバ３は、全体の構成及び各段の構成共に、トップゲートドライバ２の構成と同じである。但し、ボトムゲートドライバ３は、定電圧Ｖｓｓ（−１５（Ｖ））の代わりに定電圧Ｖｓｓ（０（Ｖ））がコントローラから供給される。信号ＣＫ１、ＣＫ２のローレベルは、定電圧Ｖｓｓのレベルと同じ０（Ｖ）である。また、制御信号Ｂｃｎｔに含まれる各信号のコントローラからの供給タイミングが、制御信号Ｔｃｎｔに含まれる各信号の供給タイミングと異なる。
【００４８】
以下、この実施の形態にかかる撮像装置の動作について説明する。最初に、トップゲートドライバ２及びボトムゲートドライバ３の動作について説明する。なお、トップゲートドライバ２とボトムゲートドライバ３とは、実質的には信号の入力タイミングと定電圧Ｖｓｓのレベルが異なり、これに合わせて出力信号の出力タイミングとレベルとが異なるだけなので、ボトムゲートドライバ３については、トップゲートドライバ２と異なる部分だけを説明することとする。
【００４９】
図６は、トップゲートドライバ２（またはボトムゲートドライバ３）の動作を示すタイミングチャートである。１垂直期間が開始したタイミングｔｎにおいて、コントローラから１番目の段ＲＳ（１）に供給されるスタート信号ＩＮが立ち上がる。スタート信号ＩＮは、１水平期間が終了するタイミングｔ１までの所定期間においてハイレベルとなっている。
【００５０】
タイミングｔｎからｔ１までの間の所定期間、ハイレベルのスタート信号ＩＮがコントローラから１番目の段ＲＳ（１）のＴＦＴ２１のゲート電極に供給されると、１番目の段ＲＳ（１）のＴＦＴ２１がオンする。このとき、ハイレベルのスタート信号ＩＮは、１番目の段ＲＳ（２）のＴＦＴ２１のドレイン電極にも供給されており、ドレイン電極とソース電極との間に電流が流れることで、１番目の段ＲＳ（１）の配線容量Ｃ２、Ｃ５に電荷がチャージされる。そして、配線容量Ｃ２、Ｃ５の電位がハイレベルとなることで、ＴＦＴ２２、２５がそれぞれオンする。
【００５１】
この期間、段ＲＳ（２）〜ＲＳ（ｎ）のＴＦＴ２１のドレイン電極及びゲート電極には、ハイレベルのスタート信号ＩＮが入力されていないので、段ＲＳ（２）〜ＲＳ（ｎ）のＴＦＴ２１のゲート絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積されることはない。また、１番目の段ＲＳ（１）のＴＦＴ２１のゲート電極及びドレイン電極には、１垂直期間のうちタイミングｔｎからｔ１までの間だけしかハイレベルにならないので、１番目の段ＲＳ（１）のＴＦＴ２１のゲート絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積され続けることはない。
【００５２】
ＴＦＴ２２がオンするまで、１番目の段ＲＳ（１）の配線容量Ｃ６は、ＴＦＴ２３を介して供給される基準電圧Ｖｄｄによって電荷が蓄積されてハイレベルとなっている。ここで、ＴＦＴ２２がオンしたことによって、配線容量Ｃ６に蓄積されている電荷がディスチャージされる。これにより、１番目の段ＲＳ（１）のＴＦＴ２６は、ゲート電極の電位がローレベルとなってオフする。また、ハイレベルのスタート信号ＩＮが供給されている期間は信号ＣＫ２がハイレベルとなっているため、連続して駆動している場合は、ｎ番目の段ＲＳ（ｎ）のＴＦＴ２５から出力信号ＯＵＴｎが出力される。
【００５３】
次に、タイミングｔ１からｔ２までの所定期間、信号ＣＫ１がハイレベルとなる。このとき、１番目の段ＲＳ（１）においては、ＴＦＴ２５がオン、ＴＦＴ２６がオフとなることから、ＴＦＴ２５のソース電極から、ほぼ信号ＣＫ１のハイレベルが出力信号ＯＵＴ１として出力される。
【００５４】
また、タイミングｔ１からｔ２までの所定期間、１番目の段ＲＳ（１）から出力されているハイレベルの出力信号ＯＵＴ１は、２番目の段ＲＳ（２）のＴＦＴ２１のゲート電極及びドレイン電極に供給されている。これにより、１番目の段ＲＳ（１）にハイレベルのスタート信号ＩＮが供給された場合と同様に、２番目の段ＲＳ（２）の配線容量Ｃ２、Ｃ５に電荷がチャージされる。タイミングｔ１からｔ２までの一部の間、２番目の段ＲＳ（２）においては、ＴＦＴ２５がオン、ＴＦＴ２６がオフとなるが、ＴＦＴ２５のドレイン電極に供給されている信号ＣＫ２がローレベルであるため、ほぼ信号ＣＫ２のローレベルが出力信号ＯＵＴ２として出力される。
【００５５】
また同時に、ハイレベルの出力信号ＯＵＴ１は、ｎ番目の段ＲＳ（ｎ）のＴＦＴ２７のゲート電極に供給されているので、前の垂直期間においてｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５に蓄積された電荷がディスチャージされ、定電圧Ｖｓｓとなる。このためｎ番目の段ＲＳ（ｎ）のＴＦＴ２１が再びオンするまでの間、ｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５がフローティング状態になることがなく安定して駆動することができる。こうして３〜ｎ番目の段ＲＳ（３）〜ＲＳ（ｎ）では、タイミングｔ１からｔ２までの間、配線容量Ｃ２、Ｃ５の電位がローレベルとなり、ＴＦＴ２２、２５がオフ状態となる。配線容量Ｃ６の電位がハイレベルとなり、ＴＦＴ２６がオン状態となる。これにより、３〜ｎ番目の段ＲＳ（３）〜ＲＳ（ｎ）においては、ほぼ定電圧Ｖｓｓのレベルが出力信号ＯＵＴ３〜ＯＵＴｎとしてそれぞれ出力される。
【００５６】
またこの期間、各段ＲＳ（１）〜ＲＳ（ｎ）のＴＦＴ２１のうち、ゲート電極及びドレイン電極にハイ電圧が印加されているのは２番目の段ＲＳ（２）のみであり、他の段のＴＦＴ２１のゲート絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積され続けることはない。
【００５７】
次に、タイミングｔ２からｔ３までの所定期間、信号ＣＫ２がハイレベルとなる。タイミングｔ２からｔ３までの間においては、タイミングｔ１からｔ２までの間における１番目、２番目、ｎ番目の段ＲＳ（１）、ＲＳ（２）、ＲＳ（ｎ）をそれぞれＲＳ（２）、ＲＳ（３）、ＲＳ（１）に、信号ＣＫ１、ＣＫ２をそれぞれ信号ＣＫ２、ＣＫ１に置き換えると、各段ＲＳ（１）〜ＲＳ（ｎ）はタイミングｔ１からｔ２までの間と同様に動作することとなる。すなわち、タイミングｔ２からｔ３までの間においては、２番目の段ＲＳ（２）からの出力信号ＯＵＴ２が所定期間ハイレベルとなり、それ以外の段ＲＳ（１）、ＲＳ（３）〜ＲＳ（ｎ）からの出力信号ＯＵＴ１、ＯＵＴ３〜ＯＵＴｎがローレベルとなる。
【００５８】
２番目の段ＲＳ（２）からのハイレベルの出力信号ＯＵＴ２は、１番目の段ＲＳ（１）のＴＦＴ２７のゲート電極へ出力され、１番目の段ＲＳ（１）の配線容量Ｃ２、Ｃ５の電位を定電圧Ｖｓｓにする。このため１番目の段ＲＳ（１）のＴＦＴ２１が再びオンするまでの間、１番目の段ＲＳ（１）の配線容量Ｃ２、Ｃ５がフローティング状態になることがなく安定して駆動することができる。またこの期間、各段ＲＳ（１）〜ＲＳ（ｎ）のＴＦＴ２１のうち、ゲート電極及びドレイン電極にオン電圧が印加されているのは３番目の段ＲＳ（３）のみであり、他の段のＴＦＴ２１のゲート絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積され続けることはない。
【００５９】
また、タイミングｔ３からｔ４までの間においては、タイミングｔ１からｔ２までの間における１番目、２番目、ｎ番目の段ＲＳ（１）、ＲＳ（２）、ＲＳ（ｎ）をそれぞれＲＳ（３）、ＲＳ（４）、ＲＳ（２）に置き換えると、各段ＲＳ（１）〜ＲＳ（ｎ）はタイミングｔ１からｔ２までの間と同様に動作することとなる。すなわち、タイミングｔ３からｔ４までの間においては、３番目の段ＲＳ（３）からの出力信号ＯＵＴ３が所定期間ハイレベルとなり、それ以外の段ＲＳ（１）、ＲＳ（２）、ＲＳ（４）〜ＲＳ（ｎ）からの出力信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ４〜ＯＵＴｎがローレベルとなる。
【００６０】
また、３番目の段ＲＳ（３）からのハイレベルの出力信号ＯＵＴ３は、２番目の段ＲＳ（２）のＴＦＴ２７のゲート電極へ出力され、２番目の段ＲＳ（２）の配線容量Ｃ２、Ｃ５の電位を定電圧Ｖｓｓにする。このため２番目の段ＲＳ（２）のＴＦＴ２１が再びオンするまでの間、２番目の段ＲＳ（２）の配線容量Ｃ２、Ｃ５がフローティング状態になることがなく安定して駆動することができる。
【００６１】
以下同様に、タイミングｔｎ−１からｔｎまでの所定期間においては、ｎ−１番目の段ＲＳ（ｎ−１）のＴＦＴ２５からハイレベルの出力信号ＯＵＴｎ−１が出力され、タイミングｔｎからｔ１までの間にｎ番目の段ＲＳ（ｎ）のＴＦＴ２５からハイレベルの出力信号ＯＵＴｎが出力される。したがって、タイミングｔ１から次のタイミングｔ１までの間が１垂直期間となって、ハイレベルの出力信号ＯＵＴ１からＯＵＴｎ−１を順次出力する。
【００６２】
なお、図５のタイミングチャートにおいて、トップゲートドライバ２として適用した場合には、コントローラからの信号ＣＫ１、ＣＫ２がハイレベルとなっている所定期間は、１水平期間の全体であっても、１水平期間の一部でもよい。すなわち、トップゲートドライバ２では、後述するようにリセット電圧を１Ｔの期間出力してもよく、また１Ｔ未満の間出力してもよい。
【００６３】
一方、ボトムゲートドライバ３として適用した場合には、コントローラからの信号ＣＫ１、ＣＫ２がハイレベルとなっている所定期間は、１水平期間のうちの前半半分である。すなわち、ボトムゲートドライバ３では、ハイレベルの出力信号ＯＵＴｋとハイレベルの出力信号ＯＵＴｋ＋１との間に、後述するようにドレインラインＤＬにプリチャージ電圧を供給する期間がなる。
【００６４】
また、信号ＣＫ１、ＣＫ２のローレベル、定電圧Ｖｓｓのレベルの違いにより、各段ＲＳ（１）〜ＲＳ（ｎ）から出力される出力信号ＯＵＴ１〜ＯＵＴｎのローレベルは、トップゲートドライバ２として適用した場合は−１５（Ｖ）、ボトムゲートドライバ３として適用した場合は０（Ｖ）である。さらに、信号ＣＫ１、ＣＫ２のハイレベルの違いにより、各段ＲＳ（１）〜ＲＳ（ｎ）から出力される出力信号ＯＵＴ１〜ＯＵＴｎのハイレベルは、トップゲートドライバ２として適用した場合は＋１５（Ｖ）、ボトムゲートドライバ３として適用した場合は＋１０（Ｖ）である。
【００６５】
次に、撮像素子１を駆動して画像を撮影するための全体の動作について、図７（ａ）〜（ｉ）に示す模式図を参照して説明する。なお、以下の説明において、１Ｔの期間は、１水平期間と同じ長さを有するものとする。また、説明を簡単にするため、撮像素子１に配置されているダブルゲートトランジスタ１０のうち、最初の３行のみを考えることとする。
【００６６】
まず、タイミングＴ１からＴ２までの１Ｔの期間において、図７（ａ）に示すように、トップゲートドライバ２は、１行目のトップゲートラインＴＧＬを選択して＋１５（Ｖ）を出力し、２、３行目（他の全行）のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０がリセット状態となり、２、３行目のダブルゲートトランジスタ１０が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００６７】
次に、タイミングＴ２からＴ３までの１Ｔの期間において、図７（ｂ）に示すように、トップゲートドライバ２は、２行目のトップゲートラインＴＧＬを選択して＋１５（Ｖ）を出力し、他のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０がフォトセンス状態となり、２行目のダブルゲートトランジスタ１０がリセット状態となり、３行目のダブルゲートトランジスタ１０が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００６８】
次に、タイミングＴ３からＴ４までの１Ｔの期間において、図７（ｃ）に示すように、トップゲートドライバ２は、３行目のトップゲートラインＴＧＬを選択して＋１５（Ｖ）を出力し、他のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタがフォトセンス状態となり、３行目のダブルゲートトランジスタ１０がリセット状態となる。
【００６９】
次に、タイミングＴ４からＴ４．５までの０．５Ｔの期間において、図７（ｄ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）を出力する。この期間において、すべての行のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００７０】
次に、タイミングＴ４．５からＴ５までの０．５Ｔの期間において、図７（ｅ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、１行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となり、２、３行目のダブルゲートトランジスタ１０がフォトセンス状態のままとなる。
【００７１】
ここで、１行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ２からＴ４．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ２からＴ４．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。データドライバ４は、タイミングＴ４．５からＴ５までの期間で各ドレインラインＤＬ上の電位を読み出し、１行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００７２】
次に、タイミングＴ５からＴ５．５までの０．５Ｔの期間において、図７（ｆ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、２、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００７３】
次に、タイミングＴ５．５からＴ６までの０．５Ｔの期間において、図７（ｇ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、２行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、２行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となり、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００７４】
ここで、２行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ３からＴ５．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ３からＴ５．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。データドライバ４は、タイミングＴ５．５からＴ６までの期間で各ドレインラインＤＬ上の電位を読み出し、２行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００７５】
次に、タイミングＴ６からＴ６．５までの０．５Ｔの期間において、図７（ｈ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００７６】
次に、タイミングＴ６．５からＴ７までの０．５Ｔの期間において、図７（ｉ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、３行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、３行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となる。
【００７７】
ここで、３行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ４からＴ６．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ４からＴ６．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。データドライバ４は、タイミングＴ６．５からＴ７までの期間で各ドレインラインＤＬ上の電位を読み出し、３行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００７８】
こうしてドレインドライバ４から行毎に供給された画像データＤＡＴＡに対して、コントローラが所定の処理を行うことで、撮像対象物の画像データが生成される。
【００７９】
なお、フォトセンス時以外でも、例えば読み出し後でもダブルゲートトランジスタ１０にはトップゲート電極５０に−１５（Ｖ）、ボトムゲート電極４２に０（Ｖ）が印加され、励起光に応じて電子−正孔対が発生されるが、読み出し後に蓄積されたキャリアをリセットにより吐出してからフォトセンスを開始するので、フォトセンス時にダブルゲートトランジスタ１０で発生した電子−正孔対は、所定期間中の光入射によるものであり、高い精度で撮像することができる。
【００８０】
また、励起光に対して感度がよい半導体層を適用した場合、フォトセンス期間が長いと暗くても明るいときと同程度のキャリアを蓄積してしまうことがあるためフォトセンスの暗と明の電圧比が低くなってしまうが、トップゲートドライバ２とボトムゲートドライバ３の転送速度を制御することにより最適な電圧比になるようにフォトセンス時間を設定することができる。
【００８１】
以上説明したように、この実施の形態にかかる撮像装置では、撮像素子１のトップゲートラインＴＧＬ及びボトムゲートラインＢＧＬを選択するためのトップゲートドライバ２及びボトムゲートドライバ３は、コントローラから制御信号Ｔｃｎｔ、Ｂｃｎｔとして供給される信号ＣＫ１、ＣＫ２の電圧レベルを各段ＲＳ（１）〜ＲＳ（ｎ）の出力信号として出力することができる。このため、撮像素子１に配置されたダブルゲートトランジスタ１０の行数が多くなり、トップゲートドライバ２及びボトムゲートドライバ３の段数が多くなっても、後ろの方の段で出力信号のレベルが減衰してしまうことがない。
【００８２】
また、トップゲートドライバ２及びボトムゲートドライバ３の各段ＲＳ（ｋ）（ｋ：１〜ｎの整数）を構成するＴＦＴ２１のゲート電極にハイレベルの信号が印加されるのは、それぞれの前段からハイレベルの出力信号ＯＵＴｋ−１（但し、第１段ＲＳ（１）ではコントローラからのスタート信号ＩＮ）が供給されているときだけである。すなわち、各段ＲＳ（ｋ）のＴＦＴ２１は、出力信号をシフトさせるために特に必要な場合以外、オン／オフ駆動されることはない。このため、各段ＲＳ（ｋ）のＴＦＴ２１の閾値電圧特性の変動を極力抑えることができ、閾値電圧特性の変動によるトップゲートドライバ２及びボトムゲートドライバ３の誤動作を抑えることができる。
【００８３】
また、この実施の形態にかかる撮像装置で適用されているトップゲートドライバ２及びボトムゲートドライバ３の各段ＲＳ（ｋ）を構成するＴＦＴ２１は、前段ＲＳ（ｋ−１）からの出力信号ＯＵＴｋ−１（但し、１番目の段ＲＳ（１）ではコントローラからの制御信号ＩＮ）によってオンされ、配線容量Ｃ２、Ｃ５に電荷をチャージさせる。つまり、配線容量Ｃ２、Ｃ５に電荷をチャージさせるために特別な制御信号をコントローラから供給する必要がなく、トップゲートドライバ２及びボトムゲートドライバ３を外部のコントローラと接続するための端子数を少なくすることができる。
【００８４】
また、一旦配線容量Ｃ２、Ｃ５にチャージされた電荷は、ＴＦＴ２１を介さずにＴＦＴ２７を介して排出されるので、配線容量Ｃ２、Ｃ５をディスチャージの際に前段の出力信号ＯＵＴをハイレベルにさせることがない。
【００８５】
さらに、この実施の形態にかかる撮像装置では、撮像素子１を構成する素子は、ダブルゲートトランジスタ１０だけであるのに対して、トップゲートドライバ２及びボトムゲートドライバ３を構成する素子は、ＴＦＴ２１〜２３、２５〜２７だけである。ここで、ＴＦＴ２１〜２３、２５〜２７は、ダブルゲートトランジスタ１０のトップゲート電極（またはボトムゲート電極）を除いた構造のものとすることができるので、トップゲートドライバ２及びボトムゲートドライバ３は、撮像素子１と同一の基板上に、同一のプロセスで形成することができる。
【００８６】
従って、撮像素子１、トップゲートドライバ２及びボトムゲートドライバ３を含む撮像装置を低コストで製造することが可能になると共に、撮像素子１とトップゲートドライバ２またはボトムゲートドライバ３との間の接続不良が発生することを抑えることができる。さらには、トップゲートドライバ２及びボトムゲートドライバ３を別モジュールで製造して取り付けるよりも、撮像装置全体を薄型に形成することができる。
【００８７】
本発明は、上記の実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記の実施の形態の変形態様について、説明する。
【００８８】
上記の実施の形態では、トップゲートドライバ２及びボトムゲートドライバ３は、各段が基本構成としての６つのＴＦＴ２１〜２３、２５〜２７から構成されるものとしていた。しかしながら、トップゲートドライバ２及びボトムゲートドライバ３は、この構成に限られるものではない。トップゲートドライバ２及びボトムゲートドライバ３の他の構成例について、図８〜図１４を参照して説明する。
【００８９】
図８に示す構成では、トップゲートドライバ２またはボトムゲートドライバ３の各段（ｋ：１〜ｎの整数）は、基本構成としてのＴＦＴ２１〜２３、２５〜２７に加えて、付加構成としてのＴＦＴ２４を有している。ＴＦＴ２４は、ドレイン電極がＴＦＴ２５のソース電極に接続され、ソース電極には定電圧Ｖｓｓが供給されている。奇数番目の段ＲＳ（１）、ＲＳ（３）、……におけるＴＦＴ２４のゲート電極には、信号ＣＫ１のレベルを反転した信号¬ＣＫ１（¬は、論理否定を表す。以下、同じ）が供給され、偶数番目の段ＲＳ（２）、ＲＳ（４）、……におけるＴＦＴ２４のゲート電極には、信号ＣＫ２のレベルを反転した信号¬ＣＫ２が供給される。同様に奇数番目の段ＲＳ（１）、ＲＳ（３）、……におけるＴＦＴ２５のドレイン電極には、信号ＣＫ１が供給され、偶数番目の段ＲＳ（２）、ＲＳ（４）、……におけるＴＦＴ２４のドレイン電極には、信号ＣＫ２が供給される。
【００９０】
ＴＦＴ２４は、図９に示すように、信号ＣＫ１がハイレベルからローレベルに変化したとき、すなわち信号¬ＣＫ１がローレベルからハイレベルに変化するとオンし、ＴＦＴ２５のソース電極と接続されている配線に形成された配線容量Ｃ１にチャージされた電荷を強制的に排出させる。つまり、ＴＦＴ２４は、ＴＦＴ２５からトップゲートラインＴＧＬまたはボトムゲートラインＢＧＬに出力されたハイレベルの出力信号ＯＵＴｋを迅速に定電圧Ｖｓｓに下げる機能を有している。このため、出力信号ＯＵＴｋのハイレベルからローレベルへの立ち下がりを鋭敏にすることができる。
【００９１】
また図１０に示すように、付加構成としてのＴＦＴ３１を設けてもよい。ＴＦＴ３１は、ゲート電極に基準電圧Ｖｄｄが印加され、ドレイン電極が配線容量Ｃ２に接続され、ソース電極に定電圧Ｖｓｓが供給されている。これにより、ＴＦＴ３１は、配線容量Ｃ６のディスチャージとともにオンし、配線容量Ｃ２、Ｃ５に蓄積される電荷の量を調整して、配線容量Ｃ２、Ｃ５の電位を安定させるものである。
【００９２】
図１１に示す構成では、図１０のＴＦＴ３１の替わりに抵抗素子３２を設けている。抵抗素子３２は、十分な大きさの抵抗値を有しており、ＴＦＴ３１と同様に、配線容量Ｃ２、Ｃ５に蓄積される電荷の量を調整して、配線容量Ｃ２、Ｃ５の電位を安定させる機能を有している。
【００９３】
図１２、図１３に示す構成では、各段ＲＳ（ｋ）（ｋ：１〜ｎの整数）においてそれぞれ図１０、図１１に示す構成にＴＦＴ２４が付加されている。このため、図３に示すトップゲートドライバ２またはボトムゲートドライバ３の全体構成において、各段ＲＳ（１）〜ＲＳ（ｎ）に信号ＣＫ１または信号ＣＫ２のレベルを反転した信号¬ＣＫ１または¬ＣＫ２が適宜供給される。
【００９４】
ここで、ＴＦＴ２４がなくても動作可能な理由について説明する。ＴＦＴ２５のソース電極から出力される信号ＣＫ１（またはＣＫ２）のレベルがローレベルに変化すると、ハイレベル時にドレイン電極に接続された配線に蓄積された電荷が強制的にディスチャージされることはないものの、出力信号ＯＵＴｋのレベルは、信号ＣＫ１のローレベルまで変化することができる。すなわち、出力信号ＯＵＴｋのレベルをローレベルまでに変化させるための時間は、図８、図１２、図１３の例に比べてかかるものの、一定時間の間で出力信号ＯＵＴｋのレベルをローレベルに変化させることができることによるものである。また上述した各実施の形態では、例えば、図１４に示すように、ＴＦＴ２３の替わりに抵抗素子３３を設けてもよい。
【００９５】
また、上記の実施の形態では、ｎ番目の段ＲＳ（ｎ）の出力信号ＯＵＴｎを１番目の段ＲＳ（１）のＴＦＴ２７のゲート電極に供給し、これによって配線容量Ｃ２、Ｃ５に蓄積された電荷をディスチャージさせていた。しかしながら、１番目の段ＲＳ（１）のＴＦＴ２７のゲート電極には、コントローラから所定のタイミングで制御信号を供給するものとしてもよい。これにより、１垂直期間中の最後の水平期間から次の垂直期間の最初の水平期間に至るまでの時間を任意に設定することが可能となる。
【００９６】
また、上記の実施の形態では、図６のタイミングチャートで示したように、１垂直期間が開始するとコントローラからハイレベルのスタート信号ＩＮをトップゲートドライバ２（またはボトムゲートドライバ３）の１番目の段ＲＳ（１）に供給するものとしていた。しかしながら、この場合におけるスタート信号ＩＮは、ｎ番目の段ＲＳ（ｎ）から出力される出力信号ＯＵＴｎと同じである。従って、トップゲートドライバ２（またはボトムゲートドライバ３）を連続駆動させる場合には、図１５に示すように、１番最初にイニシャルパルスとしてハイレベルのスタート信号ＩＮを供給する以外は、ｎ番目の段ＲＳ（ｎ）からの出力信号ＯＵＴｎを１番目の段ＲＳ（１）に供給するものとしてもよい。この場合、一番最初のスタート信号ＩＮにより、出力信号ＯＵＴｎがハイレベルになるが、このタイミングではドレインラインＤＬにプリチャージ電圧が供給されていないので特に問題ない。
【００９７】
また、トップゲートドライバ２（またはボトムゲートドライバ３）を１度のみ駆動させる場合には、図１６に示すように、コントローラからの制御信号Ｔｃｎｔにｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５のディスチャージ用の信号φを付加し、ハイレベルの出力信号ＯＵＴｎが出力された後、信号φによりｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５をディスチャージしてもよい。
【００９８】
また、上記の実施の形態では、トップゲートドライバ２の奇数番目の段ＲＳ（１），ＲＳ（３），・・・には信号ＣＫ１、¬ＣＫ１を、偶数番目の段ＲＳ（２），ＲＳ（４），・・・には信号ＣＫ２、¬ＣＫ２をそれぞれコントローラから供給するものとしていた。しかしながら、トップゲートドライバ２の場合は、ボトムゲートドライバ３と異なり、信号ＣＫ１、ＣＫ２を１水平期間の全体でハイレベルとさせることができる。すると、信号ＣＫ２は信号¬ＣＫ１と、信号¬ＣＫ２は信号ＣＫ１とそれぞれ等価なものとなる。従って、偶数番目の段ＲＳ（２），ＲＳ（４），・・・には信号¬ＣＫ１、ＣＫ１をコントローラから供給するものとしてもよい。
【００９９】
また、上記の実施の形態では、図３、図５に示す構成のシフトレジスタを、撮像素子１を駆動するためのトップゲートドライバ２またはボトムゲートドライバ３として適用した場合を説明した。しかしながら、このような構成のシフトレジスタは、複数の画素が配置された任意の撮像素子または表示素子について、画素を行毎に選択するドライバとして適用することができる。さらには、このような構成のシフトレジスタは、撮像素子または表示素子を駆動するためのドライバとしてだけではなく、直列のデータを並列のデータに変換する場合などの他の用途にも適用することができる。
【０１００】
上記シフトレジスタをデジタルスチルカメラの液晶表示装置のゲートドライバに適用した例を以下に説明する。
【０１０１】
図１７は、この実施の形態にかかるデジタルスチルカメラの外観を示す斜視図である。図示するように、このデジタルスチルカメラは、カメラ本体部１０１とレンズユニット部１０２とから構成されている。
【０１０２】
カメラ本体部１０１は、その正面に表示部１１０と、モード設定キー１１２ａとを備える。モード設定キー１１２ａは、画像を撮影し、後述する画像メモリに記録する撮影モードと、記録された画像を再生する再生モードとの切り換えを行うためのキーである。表示部１１０は、液晶表示装置によって構成され、撮影モード時には撮影前にレンズで捉えている画像を表示する（モニタリングモード）ためのビューファインダとして機能し、再生モード時には記録された画像を表示するためのディスプレイとして機能する。表示部１１０の構成については、詳しく後述する。
【０１０３】
カメラ本体部１０１は、また、その上面に電源キー１１１と、シャッターキー１１２ｂと、「＋」キー１１２ｃと、「−」キー１１２ｄと、シリアル入出力端子１１３とを備える。電源キー１１１は、スライド操作することによって、デジタルスチルカメラの電源をオン／オフするためのキーである。
【０１０４】
シャッターキー１１２ｂは、撮影モード時に画像の記録を指示すると共に、再生モード時に選択内容の決定を指示するためのキーである。「＋」キー１１２ｃ及び「−」キー１１２ｄは、再生モード時に画像メモリに記録されている画像データから表示部１１０に表示するための画像データを選択したり、記録／再生時の条件設定のために用いられる。シリアル入出力端子１１３は、外部の装置（パーソナルコンピュータ、プリンタなど）との通信を行うためのケーブルを挿入するための端子である。
【０１０５】
レンズユニット部１０２は、撮影すべき画像を結像するレンズを図の背面側に備える。レンズユニット部２は、カメラ本体部１０１に結合した軸にを中心に上下方向に３６０°回動可能に取り付けられている。
【０１０６】
図１８は、図１７のデジタルスチルカメラの回路構成を示すブロック図である。
図示するように、このデジタルスチルカメラの回路は、表示部１１０と、キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄと、マトリクス状に複数の撮像画素が配列され、受光した光の強度によって電荷を蓄積するＣＣＤ（Charge Coupled Device）１２１と、サンプルホールド回路１２２と、Ａ／Ｄ変換器１２３と、垂直ドライバ１２４と、タイミングジェネレータ１２５と、カラープロセス回路１２６と、ＤＭＡコントローラ１２７と、ＤＲＡＭ１２８と、記録用メモリ１３０と、キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄからのコマンドに従ってに格納されたプログラムを実行し、デジタルスチルカメラの各回路部を制御するＣＰＵ（Central Processing Unit）３１と、画像圧縮伸長回路１３２と、ＶＲＡＭコントローラ１３３と、ＶＲＡＭ１３４と、デジタルビデオエンコーダ１３５と、シリアル入出力端子１１３とを備える。
【０１０７】
撮影モードにおける上記回路の動作状態を説明する。撮影モードには２つの動作モードがあり、撮影した画像を表示部１１０にて表示するモニタリングモードと、撮影した画像を画像データとして記録する画像記録モードと、に分けられる。
【０１０８】
モニタリングモードでは、ＣＰＵ１３１が予め設定された撮像周期毎にタイミングジェネレータ１２５及びカラープロセス回路１２６を制御によりＣＣＤ１２１を駆動し、ＣＣＤ１２１は垂直ドライバ１２４から出力された駆動信号Ｓｐに基づいて撮影した画像の光量に応じて変換された電気信号Ｓｅをサンプルホールド回路１２２に順次出力する。サンプルホールド回路１２２は、この電気信号Ｓｅのうちの実効部分Ｓｅ’をＡ／Ｄ変換器１２３に出力する。Ａ／Ｄ変換器１２３は実効部分Ｓｅ’をデジタルデータＳｄに変換し、カラープロセス回路１２６に出力し、カラープロセス回路１２６はデジタルデータＳｄから輝度／色差デジタルデータであるＹＵＶデータをＤＭＡコントローラ１２７に出力する。ＤＭＡコントローラ１２７は、 ＹＵＶデータをＤＲＡＭ１２８に記録・更新する。
【０１０９】
ＣＰＵ１３１は、ＤＭＡコントローラ１２７から転送された１フレーム分のＹＵＶデータをＤＲＡＭ１２８から読み出し、ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４に書き込む。また、デジタルビデオエンコーダ１３５は、一定周期毎にＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４より１フレーム分のＹＵＶデータを線順次で読み出してアナログビデオ信号Ｓａを生成し、表示部１１０に出力する。シリアル入出力端子１１３は、ＣＰＵ１３１が外部機器とデータのシリアル転送を行うための入出力端子である。
【０１１０】
キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、それぞれカメラ本体部１０１に配されたモード設定キー１１２ａ、シャッターキー１１２ｂ、「＋」キー１１２ｃ及び「−」キー１１２ｄから構成され、これらの各キーからの入力に従ったコマンドをＣＰＵ１３１に投入する。
【０１１１】
以下に、画像記録モードを説明する。
まずＣＣＤ１２１がサンプルホールド回路１２２に電気信号Ｓｅが出力し続けている状態で操作者がデジタルスチルカメラのシャッターキー１１２ｂを押すことにより、ＣＰＵ１３１がタイミングジェネレータ１２５及びカラープロセス回路１２６を制御して転送動作が停止される。そして、最後に転送された１フレーム分の電気信号Ｓｅはモニタリングモードと同様に、サンプルホールド回路１２２、 Ａ／Ｄ変換器１２３、及びカラープロセス回路１２６を介してＹＵＶデータに変換される。ＣＰＵ１３１は、このＹＵＶデータをＤＭＡコントローラ１２７を介して所定のフォーマットで読み出し、画像圧縮伸長回路１３２に入力し圧縮させる。圧縮されたデータは、記録用メモリ１３０で保存される。この保存が終了後、ＣＰＵ１３１は、タイミングジェネレータ１２５及びカラープロセス回路１２６を再び起動し、モニタリングモードに自動的に戻る。
【０１１２】
再生モードでは、キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄでの操作に応じて、記録用メモリ１３０で保存された圧縮データを画像圧縮伸長回路１３２で伸長し、この圧縮を解凍された１フレーム分のＹＵＶデータを画像圧縮伸長回路１３２から読み出し、ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４に書き込む。 ＶＲＡＭ１３４に書き込まれた１フレーム分のＹＵＶデータは、ビデオエンコーダ１３５で線順次で読み出して変換され、アナログビデオ信号Ｓａとして表示部１１０に出力される。また画像記録モードで撮影が終了直後に再生モードに切り替わり、表示部１１０が撮影した１フレーム分の画像を表示するように設定してもよい。
【０１１３】
図１９は、図１７、図１８の表示部１１０の構成を示すブロック図である。
表示部１１０は、液晶表示装置によって構成されるもので、クロマ回路２１１と、位相比較器２１２と、レベルシフタ２１３と、液晶コントローラ１０１と、液晶パネル２０２と、ゲートドライバ２０３と、ドレインドライバ２０４とを備える。
【０１１４】
モニタリングモード及び画像記録モードのいずれにおいても、クロマ回路２１１はデジタルビデオエンコーダ１３５のアナログビデオ信号ＳａからアナログＲＧＢ信号ＳＲ１，ＳＧ１，ＳＢ１を生成する。このとき、アナログビデオ信号ＳＲ１，ＳＧ１，ＳＢ１は、液晶パネル２０２の視覚特性に合わせてガンマ補正が行われている。レベルシフタ２１３は、液晶を交流駆動するため、及び明るさを調整するためクロマ回路２１１で生成されたアナログＲＧＢ信号ＳＲ１，ＳＧ１，ＳＢ１の極性を１ラインまたは１フレーム毎に反転し、且つ振幅の制御を行い、レベルシフト処理されたアナログＲＧＢ信号ＳＲ２，ＳＧ２，ＳＢ２を出力する。
【０１１５】
液晶コントローラ１０１は、発振回路を内蔵し、クロマ回路２１１がアナログビデオ信号Ｓａから同期分離処理により生成した垂直同期信号ＶＤが入力されることにより垂直方向の同期をとり、水平同期信号ＨＤと位相比較信号ＣＫＨによる位相比較器出力によりＰＬＬ（Phase Locked Loop）を構成して水平方向の同期をとる。そして、液晶コントローラ１０１は、極性反転制御用信号ＣＫＦをレベルシフタ２１３に出力し、ドレインドライバ２０４に制御信号群ＤＣＮＴを出力し、ゲートドライバ２０３に制御信号群ＧＣＮＴを出力する。
【０１１６】
液晶パネル２０２は、ｍ×ｎ個の画素によって構成されるアクティブマトリクス駆動のものであり、一対の基板間に液晶を封入することによって構成されている。液晶パネル２０２の一方の基板には、クロマ回路２１１で生成され、ＡＣレベル増幅及びＤＣレベル増幅されたコモン電圧ＶＣＯＭ（ＶＣＯＭはその値を経時的に変位しても可）が印加されている共通電極が形成され、液晶パネル２０２の他方の基板には、画素に対応する画素電極と半導体層がアモルファスシリコンまたはポリシリコンからなる薄膜トランジスタ（ＴＦＴ）２０２ａとがマトリクス状に配置されており、画素電極の間にはｎ本のゲートラインＧＬ１〜ＧＬｎとｍ本のドレインラインＤＬ１〜ＤＬｍとがそれぞれ平行に形成されている。そして、ゲートラインＧＬ１〜ＧＬｎと平行してキャパシタラインＣＬ１〜ＣＬｎが設けられている。
【０１１７】
液晶パネル２０２の１画素分の等価回路を図１９に示す。ＴＦＴ２０２ａのゲートはゲートラインＧＬに、ドレインはドレインラインＤＬに、ソースは画素電極にそれぞれ接続され、画素容量２０２ｂは、画素電極、共通電極及びその間の液晶とで構成される。ドレインラインＤＬ上の表示信号は、選択されているゲートラインＧＬに対応するＴＦＴ１０２を介して画素容量２０２ｂに書き込まれる。画素容量２０２ｂに書き込まれた表示信号に従って液晶の配向状態が制御され、液晶を透過する光の量が変化することによって画像が表示される。キャパシタ２０２ｃは、キャパシタラインＣＬ１〜ＣＬｎ、それに重なるゲート絶縁膜及び画素電極から構成され、キャパシタラインＣＬ１〜ＣＬｎには、キャパシタ電圧ＶＣＳが常時印加されている。そして全ての共通電極にはライン毎に可変のコモン電圧ＶＣＯＭが常時印加されている。
【０１１８】
ゲートドライバ２０３は、上記実施の形態に示すｎ段構成のシフトレジスタによって構成され、コントローラ１０１から供給される制御信号群ＧＣＮＴ中の信号ＣＫ１、ＣＫ２及びｓｔａｒｔ信号ＩＮに従って、ゲートラインＧＬ１〜ＧＬｎのいずれかを順次選択して、アクティブ（ハイレベル）にする。
【０１１９】
ドレインドライバ２０４は、シフトレジスタと、レベルシフタと、サンプルホールドバッファーと、マルチプレクサーとから構成される。
【０１２０】
ドレインドライバ２０４のシフトレジスタは、液晶パネル２０２の水平方向の画素数に対応するｍ段構成のもので、制御信号群ＤＣＮＴのうちのクロック信号、反転クロック信号及びスタート信号が入力されてアナログＲＧＢ信号のサンプリングを行うためのサンプリング信号を生成する。レベルシフタは、サンプリング信号をサンプルホールドバッファーの動作レベルに変換するための回路である。マルチプレクサーは、制御信号群ＤＣＮＴのうちの配列信号に基づいてレベルシフタ２１３からのアナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２を各ラインの画素のＲＧＢ配列に応じた順番に整列させて出力する。サンプルホールドバッファーは、レベルシフタからのサンプリング信号に基づいてアナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２をバッファで増幅してドレインラインＤＬ１〜ＤＬｍに出力する。
【０１２１】
以下、この実施の形態にかかるデジタルスチルカメラの動作について、説明する。
【０１２２】
モード設定キー１１２ａの操作により、デジタルスチルカメラのモードが撮影モード（モニタリングモード及び画像記録モード）に設定されている場合には、レンズによって結像された画像に応じてＣＣＤ１２１の各画素が蓄積した電荷に対応する電気信号Ｓｅが垂直ドライバ１２４から供給される駆動信号に従ってサンプルホールド回路１２２に順次入力され、実効部分のアナログ電気信号Ｓｅ’としてＡ／Ｄ変換器１２３に入力される。読み出された撮像信号Ｓｅは、を介してＡ／Ｄ変換器１２３に供給され、デジタルの画像データＳｄに変換されてカラープロセス回路１２６に供給される。
【０１２３】
カラープロセス回路１２６はデジタルデータＳｄから輝度／色差デジタルデータであるＹＵＶデータをＤＭＡコントローラ１２７に出力し、ＤＭＡコントローラ１２７は、 ＹＵＶデータをＤＲＡＭ１２８に記録・更新する。ＣＰＵ１３１は、ＤＭＡコントローラ１２７から転送された１フレーム毎のＹＵＶデータをＤＲＡＭ１２８から読み出し、ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４に書き込む。そして、デジタルビデオエンコーダ１３５は、一定周期毎にＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４より１フレーム分のＹＵＶデータを線順次で読み出してアナログビデオ信号Ｓａを生成し、表示部１１０に出力し、表示部１１０で表示される。
【０１２４】
ここで、シャッターキー１１２ｂが操作されると、ＣＰＵ１３１からの指示に従ってＣＰＵ１３１がタイミングジェネレータ１２５及びカラープロセス回路１２６を制御して転送動作が停止される。そして、最後に転送された１フレーム分の電気信号Ｓｅが、サンプルホールド回路１２２、Ａ／Ｄ変換器１２３、及びカラープロセス回路１２６を介してＹＵＶデータに変換される。ＹＵＶデータは、ＤＭＡコントローラ１２７を介して所定のフォーマットで読み出し、画像圧縮伸長回路１３２に入力し圧縮され、記録用メモリ１３０で保存される。
【０１２５】
一方、モード設定キー１１２ａの操作により、デジタルスチルカメラのモードが再生モードに設定されている場合には、ＣＰＵ１３１は、「＋」キー１１２ｃまたは「−」キー１１２ｄの操作によって指示された圧縮画像データを記録用メモリ１３０から読み出し、画像圧縮伸長回路１３２で伸長され、ＶＲＡＭコントローラ１３３の制御によりＶＲＡＭ１３４に書き込まれる。この書き込まれたＹＵＶデータは、デジタルビデオエンコーダによりアナログ化され、アナログ信号Ｓａとして表示部１１０に出力される。
【０１２６】
アナログビデオ信号Ｓａはクロマ回路２１１に入力され、ガンマ補正されたアナログビデオ信号ＳＲ１，ＳＧ１，ＳＢ１、垂直同期信号ＶＤ及び水平同期信号ＨＤに分離される。位相比較器２１２は、クロマ回路２１１からの水平同期信号ＨＤ及び液晶コントローラ１０１からの位相比較信号ＣＫＨにより水平方向のタイミングを測り液晶コントローラ１０１に出力する。液晶コントローラ１０１は、これらの信号に応じて、ドレインドライバ２０４に制御信号群ＤＣＮＴを出力するとともに、ゲートドライバ２０３に制御信号群ＧＣＮＴを出力する。液晶コントローラ１０１からの極性反転制御用信号ＣＫＦに基づき、クロマ回路２１１から出力されたアナログビデオ信号ＳＲ１，ＳＧ１，ＳＢ１は、レベルシフタ２１３で１ラインまたは１フレーム毎に極性反転される。この適宜反転されたアナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２は、制御信号群ＤＣＮＴに応じてドレインドライバ２０４に入力される。
【０１２７】
コントローラ１０１が生成した制御信号群ＧＣＮＴ中のｓｔａｒｔ信号ＩＮがゲートドライバ２０３に供給されることによって、ゲートドライバ２０３が動作を開始する。
【０１２８】
液晶コントローラ１０１からは、クロック信号が順次供給され、このとき、ゲートラインＧＬ１本毎に出力されるスタート信号により各段にサンプリング信号が転送される。転送されたサンプリング信号は、レベルシフタにより動作レベルに変換し、順次出力される。アナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２は、マルチプレクサーにパラで入力され、制御信号群ＤＣＮＴのうちの配列信号に基づいて各ラインの画素のＲＧＢ配列に応じた順番に整列させて出力される。マルチプレクサーから出力されたアナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２は、レベルシフタからのサンプリング信号に応じてサンプルホールドバッファー内で順次サンプリングされ、内部のバッファーを介してドレインラインＤＬ１〜ＤＬｍにパラ出力される。
【０１２９】
ドレインラインＤＬ１〜ＤＬｍにそれぞれ供給された表示信号は、ゲートドライバ２０３による選択に従ってオンされているＴＦＴ２０２ａを介して画素容量２０２ｂに、１水平期間の間で書き込まれる。
【０１３０】
表示部１１０は、以上のような動作を繰り返すことによって、液晶パネル２０２の各画素の画素容量２０２ｂに表示信号を書き込んでいく。この表示信号に応じて液晶の配向状態が変化し、「暗」または「明」で各画素が表されている画像が液晶パネル２０２に表示される。
【０１３１】
【発明の効果】
以上説明したように、本発明によれば、信号レベルを減衰させることなく、出力信号をシフトしていくことが可能となる。また、各段を構成するトランジスタの第１のトランジスタは、所定レベルの信号を出力信号として出力する場合以外にオン／オフ駆動されることがないので、長時間使用した場合の閾値電圧特性の変動が少ない。このため、長時間使用しても誤動作が生じる確率を小さく抑えることができ、信頼性の高いものとすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる撮像装置の構成を示すブロック図である。
【図２】撮像素子を構成するダブルゲートトランジスタの断面図である。
【図３】（ａ）〜（ｆ）は、撮像素子を構成するダブルゲートトランジスタの駆動原理を説明する模式図である。
【図４】トップゲートドライバ（またはボトムゲートドライバ）の全体構成を示すブロック図である。
【図５】トップゲートドライバ（またはボトムゲートドライバ）の各段の回路構成を示す図である。
【図６】トップゲートドライバ（またはボトムゲートドライバ）の動作を示すタイミングチャートである。
【図７】（ａ）〜（ｉ）は、この実施の形態にかかる撮像装置の動作を説明する模式図である。
【図８】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図９】図８に示すトップゲートドライバ（またはボトムゲートドライバ）の動作を示すタイミングチャートである。
【図１０】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１１】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１２】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１３】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１４】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１５】トップゲートドライバ（またはボトムゲートドライバ）の他の全体構成を示すブロック図である。
【図１６】トップゲートドライバ（またはボトムゲートドライバ）の他の全体構成を示すブロック図である。
【図１７】液晶表示素子を備えたデジタルスチルカメラを示す斜視図である。
【図１８】図１７のデジタルスチルカメラの構成を示すブロック図である。
【図１９】図１８の表示部を示す回路図である。
【符号の説明】
１…撮像素子、２…トップゲートドライバ、３…ボトムゲートドライバ、４…ドレインドライバ、１０…ダブルゲートトランジスタ、２１〜２７…ＴＦＴ（基本構成）、３１…ＴＦＴ（付加構成）、３２…抵抗素子（付加構成）、ＲＳ（１）〜ＲＳ（ｎ）…段、ＴＧＬ…トップゲートライン、ＢＧＬ…ボトムゲートライン、ＤＬ…ドレインライン、ＧＬ…グラウンドライン
【発明の属する技術分野】
本発明は、撮像素子や表示素子を駆動するためのドライバとして好適なシフトレジスタ、及びこのシフトレジスタを適用した電子装置に関する。
【０００２】
【従来の技術】
マトリクス状に画素が配置された撮像素子や表示素子を線順次で選択して走査するためのドライバには、前段からの出力信号を後段に順次シフトしていくシフトレジスタが広く用いられている。このようなシフトレジスタでは、従来、前段からの出力信号を減衰させることなく後段にシフトしていくことは困難であった。
【０００３】
特に近年における撮像素子や表示素子の高精細化の要請により、このようなシフトレジスタの段数も多くしていく必要が生じている。段数が増えることとなると、後ろの方の段での信号の減衰が激しくなってしまうという問題が生じる。このため、従来、このようなシフトレジスタには、各段からの出力信号を所定レベルまで増幅するバッファを設けるのが通常であった。が、バッファを設けることによって、シフトレジスタが大型化してしまうという問題があった。
【０００４】
ところで、このようなシフトレジスタで出力信号を順次シフトさせるために、シフトタイミングに合わせて、各段に設けられた電界効果トランジスタのゲート電極に制御信号を供給していく方法がある。例えば、電界効果トランジスタとしてｎチャネル型のものを使用した場合には、ハイレベルの制御信号がゲート電極に印加される度に、ゲート絶縁膜に電子が注入される。
【０００５】
電界効果トランジスタは、ゲート絶縁膜に注入された電子が電荷として蓄積されることによって、その閾値電圧特性が正方向に移動していくことが実験的に知られている。従って、ゲート電極に制御信号が頻繁に印加されると、ソース電極とドレイン電極との間に電流が流れにくくなり、シフトレジスタに誤動作が生じてしまうという問題があった。
【０００６】
【発明が解決しようとする課題】
本発明は、出力信号のレベルを減衰させることなく後段にシフトしていくことが可能なシフトレジスタ、及びこのシフトレジスタを適用した電子装置を提供することを目的とする。
【０００７】
本発明は、また、トランジスタの特性変動を抑止することにより信頼性を高くすることができるシフトレジスタ、及びこのシフトレジスタを適用した電子装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点にかかるシフトレジスタは、
複数の段からなり、前記シフトレジスタの各段は、
前の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
制御端子及び電流路の一端に基準電圧が供給されている負荷と、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、電流路の一端が、前記負荷の電流路の他端に接続され、前記負荷を介して当該電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに前記負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
次の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタとを備える
ことを特徴とする。
【０００９】
上記シフトレジスタでは、外部から供給される第１または第２の信号のレベルを、各段からの出力信号のレベルとして出力することが可能となる。このため、前の段からの出力信号のレベルを減衰させることなく、順次シフトさせていくことが可能となる。また、第１〜第５のトランジスタがオン／オフ駆動されるのは、当該段の出力信号が所定レベルとなるときの前後だけなので、オン／オフ駆動の回数を最低限に抑えることができる。これにより、各トランジスタの閾値特性の変動を抑止することができ、上記シフトレジスタは、長期間に渡って安定して動作することが可能となる。
【００１０】
なお、上記シフトレジスタにおいて、１番目の段では、第１のトランジスタの制御端子及び電流路の一端に供給される信号を外部からの信号または１番後ろの段の出力信号とすることができる。１番後ろの段では、第５のトランジスタの制御端子に供給される信号を外部からの信号または１番目の段の出力信号とすることができる。
【００１１】
前記シフトレジスタの各段は、制御端子に供給される第１または第２の信号のレベルを反転した信号によってオンし、前記第３のトランジスタの電流路の他端から出力された出力信号を放出させる第６のトランジスタをさらに備えるものとすることができる。
【００１２】
前記シフトレジスタの各段は、前記第１のトランジスタの電流路の他端と前記第２のトランジスタの制御端子との間に、前記容量に蓄積される電荷の量を調整するための負荷素子をさらに備えるものとすることができる。
【００１３】
なお、前記シフトレジスタの奇数番目の段には、第１、第２の信号のうちの第１の信号が外部から供給され、前記シフトレジスタの偶数番目の段には、第１、第２の信号のうちの第２の信号が外部から供給されるものとすることができる。ここで、第１、第２の信号はそれぞれ、前記シフトレジスタの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互にハイレベルとなるものとすることができる。
【００１４】
各段毎の前記第１のトランジスタの電流路の一端及び制御端子は互いに接続されるようにすることができる。このため、第１のトランジスタは、電流路の一端及び制御端子１度信号を入力すれば、所定レベルの信号を電流路の他端に出力することができる。また、第５のトランジスタが次の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させるので、排出時に第１のトランジスタの制御端子にオン信号を供給する必要がない。このため、本発明のシフトレジスタでは、各段の第１のトランジスタの制御端子には、１垂直期間に１度しかオン信号を供給しなくてよいため、オン信号の入力により第１のトランジスタのしきい値ゲート電圧が大きくシフトしてしまう問題を解消することができる。
【００１５】
また、前記複数の段のそれぞれを構成する各トランジスタは、同一のチャネル型の電界効果トランジスタであることを好適とする。
【００１８】
上記目的を達成するため、本発明の第２の観点にかかる電子装置は、
複数の段からなり、出力信号をシフトさせることによって所定レベルの信号を各段から順次出力するドライバと、前記ドライバの各段から出力された出力信号によって選択される複数の画素によって構成された駆動素子とを備え、
前記ドライバの各段は、
前の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
制御端子及び電流路の一端に基準電圧が供給されている負荷と、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、電流路の一端が、前記負荷の電流路の他端に接続され、前記負荷を介して当該電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
次の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタとを備える
ことを特徴とする。
【００１９】
上記電子装置において、前記ドライバの奇数番目の段には、第１、第２の信号のうちの第１の信号が外部から供給され、前記ドライバの偶数番目の段には、第１、第２の信号のうちの第２の信号が外部から供給されるものとすることができる。ここで、第１、第２の信号はそれぞれ、前記ドライバの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互にハイレベルとなるものとすることができる。
【００２０】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態について説明する。
【００２１】
図１は、この実施の形態にかかる撮像装置の構成を示すブロック図である。図示するように、この撮像装置は、画像を撮影する撮像素子１、並びにコントローラからの制御信号に従って撮像素子１を駆動するためのトップゲートドライバ２、ボトムゲートドライバ３及びドレインドライバ４から構成されている。
【００２２】
撮像素子１は、マトリクス状に配置された複数のダブルゲートトランジスタ１０を構成する。ダブルゲートトランジスタ１０は、図２に示すように、ガラス等の基板４１上に形成されたクロムよりなるボトムゲート電極４２と、ボトムゲート電極４２上に形成された窒化シリコンよりなるボトムゲート絶縁膜４３と、ボトムゲート絶縁膜４３上にボトムゲート電極４２と対向して形成されたアモルファスシリコン又はポリシリコンからなる半導体層４４と、半導体層４４上に形成された窒化シリコンからなるブロッキング層４５と、ブロッキング層４５の一端上から半導体層４４上に跨って設けられたｎ型不純物がドープされたアモルファスシリコンまたはポリシリコンからなるｎ型半導体層４６ａと、ブロッキング層４５の他端上から半導体層４４上に跨って設けられたｎ型不純物がドープされたアモルファスシリコンまたはポリシリコンからなるｎ型半導体層４６ｂと、ｎ型半導体層４６ａ、４６ｂ上からボトムゲート絶縁膜４３上にわたって形成されたクロムよりなるドレイン電極４７、ソース電極４８と、ボトムゲート絶縁膜４３上及びソース、ドレイン電極４７、４８上を覆うように形成された窒化シリコンからなるトップゲート絶縁膜４９と、トップゲート絶縁膜４９上に半導体層４４に対向するように形成されたＩＴＯよりなるトップゲート電極５０と、トップゲート絶縁膜４９及びトップゲート電極５０を覆うように形成された窒化シリコンからなる層間絶縁膜５１と、から構成される。
【００２３】
ダブルゲートトランジスタ１０のトップゲート電極５０はトップゲートラインＴＧＬに、ボトムゲート電極４２はボトムゲートラインＢＧＬに、ドレイン電極４７はドレインラインＤＬに、ソース電極４８は接地されたグラウンドラインＧＬにそれぞれ接続されている。撮像素子１を構成するダブルゲートトランジスタ１０の駆動原理については後述する。
【００２４】
トップゲートドライバ２は、撮像素子１のトップゲートラインＴＧＬに接続され、コントローラからの制御信号Ｔｃｎｔに従って、各トップゲートラインＴＧＬに＋１５（Ｖ）または−１５（Ｖ）の信号を出力する。トップゲートドライバ２は、コントローラから供給される信号に従って、＋１５（Ｖ）の信号を各トップゲートラインＴＧＬに順次選択的に出力するシフトレジスタで構成される。トップゲートドライバ２の詳細については後述する。
【００２５】
ボトムゲートドライバ３は、撮像素子１のボトムゲートラインＢＧＬに接続され、コントローラからの制御信号Ｂｃｎｔに従って、各トップゲートラインＴＧＬに＋１０（Ｖ）または０（Ｖ）の信号を出力する。トップゲートドライバ２は、コントローラから供給される信号に従って、＋１０（Ｖ）の信号を各トップゲートラインＴＧＬに順次選択的に出力するシフトレジスタで構成される。ボトムゲートドライバ３の詳細については後述する。
【００２６】
ドレインドライバ４は、撮像素子１のドレインラインＤＬに接続され、コントローラからの制御信号Ｄｃｎｔに従って、後述する所定の期間において全てのドレインラインＤＬに定電圧（＋１０（Ｖ））を出力し、電荷をプリチャージさせる。ドレインドライバ４は、プリチャージの後の所定の期間においてダブルゲートトランジスタ１０の半導体層４４にチャネルが形成されているか否かによって変化する各ドレインラインＤＬの電位を読み出し、画像データＤＡＴＡとしてコントローラに供給する。
【００２７】
次に、撮像素子１を構成するダブルゲートトランジスタ１０の駆動原理について、図３（ａ）〜（ｆ）の模式図を参照して説明する。
【００２８】
ダブルゲートトランジスタ１０の半導体層４４のチャネル形成領域は、ｎ型半導体層４６ａ、４６ｂ間のブロッキング層４５の下に発生するため、チャネル長はブロッキング層４５のチャネル長方向の長さに等しい。したがって、図３（ａ）に示すように、ボトムゲート電極（ＢＧ）４２に印加されている電圧が０（Ｖ）であるときは、トップゲート電極（ＴＧ）５０に印加されている電圧が＋１５（Ｖ）であっても、チャネルの両端にかかる電界がトップゲート電極（ＴＧ）５０に印加されている電圧でなく、ソース、ドレイン電極４７、４８の電圧になるので半導体層４４にはチャネル長方向に連続したｎチャネルが形成されず、ドレイン電極４６ａ（Ｄ）に＋１０（Ｖ）の電圧が供給されても、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流は流れない。また、この状態では、後述するように半導体層４４及び半導体層４４のチャネル領域直上のブロッキング層４５に蓄積された正孔が同じ極性のトップゲート電極（ＴＧ）５０の電圧により反発し、吐出される。以下、この状態をリセット状態という。
【００２９】
図３（ｂ）に示すように、トップゲート電極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）であり、ボトムゲート電極（ＢＧ）４２に印加されている電圧が０（Ｖ）であるときは、半導体層４４にはｎチャネルが形成されず、ドレイン電極４６ａ（Ｄ）に＋１０（Ｖ）の電圧が供給されても、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流は流れない。
【００３０】
このように、半導体層４４のチャネル領域の両端とトップゲート電極（ＴＧ）５０との間にそれぞれドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂが配置されているため、チャネル領域の両端には、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの電界に影響されるため、トップゲート電極（ＴＧ）５０のみの電界では連続したチャネルを形成することができないので、ボトムゲート電極（ＢＧ）４２に印加されている電圧が０（Ｖ）である場合には、トップゲート電極（ＴＧ）１８に印加されている電圧の如何に関わらず、半導体層４４にｎチャネルが形成されることはない。
【００３１】
図３（ｃ）に示すように、トップゲート電極（ＴＧ）５０に印加されている電圧が＋１５（Ｖ）であり、ボトムゲート電極（ＢＧ）４２に印加されている電圧が＋１０（Ｖ）であるときは、半導体層４４のボトムゲート電極（ＢＧ）４２側にｎチャネルが形成される。これにより、半導体層４４が低抵抗化し、ドレイン電極４６ａに＋１０（Ｖ）の電圧が供給されると、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流が流れる。
【００３２】
図３（ｄ）に示すように、後述するように半導体層４４内に十分な量の正孔が蓄積されず、トップゲート電極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）であると、ボトムゲート電極（ＢＧ）４２に印加されている電圧が＋１０（Ｖ）であっても、半導体層４４の内部に空乏層が広がり、ｎチャネルがピンチオフされて、半導体層４４が高抵抗化する。このため、ドレイン電極４６ａに＋１０（Ｖ）の電圧が供給されても、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流が流れない。以下、この状態を第１の読み出し状態という。
【００３３】
半導体層４４には入射された励起光の光量に応じて正孔−電子対が生じる。このとき図３（ｅ）に示すように、トップゲート電極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）であり、ボトムゲート電極（ＢＧ）４２に印加されている電圧が０（Ｖ）であると、正孔−電子対のうち正極性の正孔が半導体層４４及び半導体層４４のチャネル領域直上のブロッキング層４５に蓄積される。以下、上述したリセット状態となり、後述する読み出し状態となるまでにおけるこの状態をフォトセンス状態という。なお、こうしてトップゲート電極（ＴＧ）５０の電界に応じて半導体層４４内に蓄積された正孔は、リセット状態となるまで半導体層４４から吐出されることはない。
【００３４】
図３（ｆ）に示すように、トップゲート電極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）であり、ボトムゲート電極（ＢＧ）４２に印加されている電圧が＋１０（Ｖ）であるが、半導体層４４内に正孔が蓄積されている場合には、蓄積されている正孔が負電圧の印加されているトップゲート電極５０に引き寄せられて保持され、トップゲート電極５０に印加されている負電圧が半導体層４４に及ぼす影響を緩和する方向に働く。このため、半導体層４４のボトムゲート電極（ＢＧ）４２側にｎチャネルが形成され、半導体層４４が低抵抗化して、ドレイン電極４６ａに＋１０（Ｖ）の電圧が供給されると、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流が流れる。以下、この状態を第２の読み出し状態という。
【００３５】
次に、図１に示すトップゲートドライバ２の詳細について説明する。図４は、トップゲートドライバ２の全体の構成を示すブロック図である。撮像素子１に配されているダブルゲートトランジスタ１０の行数（トップゲートラインＴＧＬの数）をｎとすると、トップゲートドライバ２は、ｎ個の段ＲＳ（１）〜ＲＳ（ｎ）から構成される。但し、図４では、ｎが偶数である場合の構成を示している。
【００３６】
コントローラからの制御信号Ｔｃｎｔとして、奇数番目の段ＲＳ（１），ＲＳ（３），・・・には、信号ＣＫ１が供給されている。偶数番目の段ＲＳ（２），ＲＳ（４），・・・には、信号ＣＫ２が供給されている。各段共に、コントローラから定電圧Ｖｓｓが供給されている。信号ＣＫ１、ＣＫ２のハイレベルは＋１５（Ｖ）、ローレベルは−１５（Ｖ）である。また、定電圧Ｖｓｓのレベルは−１５（Ｖ）である。
【００３７】
また、１番目の段ＲＳ（１）には、コントローラからスタート信号ＩＮが供給される。スタート信号ＩＮのハイレベルは＋１５（Ｖ）、ローレベルは−１５（Ｖ）である。２番目以降の段ＲＳ（２）〜ＲＳ（ｎ）には、それぞれの前段ＲＳ（１）〜ＲＳ（ｎ−１）からの出力信号ＯＵＴ１〜ＯＵＴｎ−１が供給される。さらに、各段ＲＳ（ｋ）（ｋ：１〜ｎの整数）には、後ろの段ＲＳ（ｋ＋１）〜の出力信号ＯＵＴｋ＋１（但し、最終段ＲＳ（ｎ）の場合は１番目の段ＲＳ（１）の出力信号ＯＵＴ１）がリセットパルスとして供給される。なお、各段ＲＳ（１）〜ＲＳ（ｎ）の出力信号ＯＵＴ１〜ＯＵＴｎは、撮像素子１のトップゲートラインＴＧＬにそれぞれ出力される。
【００３８】
図５は、トップゲートドライバ２の各段ＲＳ（１）〜ＲＳ（ｎ）の回路構成を示す図である。図示するように、各段ＲＳ（１）〜ＲＳ（ｎ）は、基本構成として６つのＴＦＴ（Thin Film Transistor）２１、２２、２３、２５、２６、２７を有している。ＴＦＴ２１、２２、２３、２５、２６、２７は、いずれもｎチャネルＭＯＳ型の電界効果トランジスタで構成され、ゲート絶縁膜に窒化シリコンを用い、半導体層にアモルファスシリコンを用いている。
【００３９】
各段ＲＳ（ｋ）のＴＦＴ２１のゲート電極及びドレイン電極は互いに前段ＲＳ（ｋ−１）のＴＦＴ２５のソース電極に接続され、ＴＦＴ２１のソース電極は、ＴＦＴ２２のゲート電極、ＴＦＴ２５のゲート電極及びＴＦＴ２７のドレイン電極に接続されている。ＴＦＴ２２のドレイン電極は、ＴＦＴ２３のソース電極及びＴＦＴ２６のゲート電極に接続され、ＴＦＴ２２のソース電極及びＴＦＴ２７のソース電極には定電圧Ｖｓｓが供給されている。そして、ＴＦＴ２３のゲート電極及びドレイン電極には基準電圧Ｖｄｄが供給され、奇数段のＴＦＴ２５のドレイン電極には信号ＣＫ１が供給され、偶数段のＴＦＴ２５のドレイン電極には信号ＣＫ２が供給され、各段のＴＦＴ２５のソース電極はＴＦＴ２６のドレイン電極に接続され、ＴＦＴ２６のソース電極には定電圧Ｖｓｓが供給されている。ＴＦＴ２７のゲート電極には、次段の出力信号ＯＵＴｋ＋１が入力される。ここで、１段目以外の奇数番目の段ＲＳ（ｋ）を例として、各段ＲＳ（１）〜ＲＳ（ｎ）の機能を説明する。
【００４０】
ＴＦＴ２１のゲート電極とドレイン電極とには、前の段ＲＳ（ｋ−１）からの出力信号ＯＵＴｋ−１が供給される。ＴＦＴ２１は、ハイレベルの出力信号ＯＵＴｋ−１が供給されたときにオンし、この出力信号ＯＵＴｋ−１によりドレイン電極とソース電極との間に電流が流れることによって、ＴＦＴ２１のソース電極とＴＦＴ２２、２５のゲート電極との間の配線にそれぞれ形成されている配線容量Ｃ２、Ｃ５に電荷をチャージさせる。
【００４１】
ＴＦＴ２３のゲート電極とドレイン電極とには、基準電圧Ｖｄｄが供給されているので、ＴＦＴ２３は、基準電圧Ｖｄｄを分圧する負荷としての機能を有する。
【００４２】
ＴＦＴ２２は、配線容量Ｃ２に電荷がチャージされていないときにオフ状態となり、ＴＦＴ２３を介して供給された基準電圧Ｖｄｄにより配線容量Ｃ６に電荷をチャージさせる。また、ＴＦＴ２２は、配線容量Ｃ２に電荷がチャージされているときにオン状態となり、ドレイン電極とソース電極との間に貫通電流を流させる。ここで、ＴＦＴ２２、２３は、いわゆるＥＥ型の構成となっているため、ＴＦＴ２３が完全なオフ抵抗とならないことで配線容量Ｃ６に蓄積された電荷が完全にディスチャージされないことがあるが、ＴＦＴ２６の閾値電圧よりも十分に低い電圧となる。
【００４３】
ＴＦＴ２５のドレイン電極には、信号ＣＫ１が供給される。ＴＦＴ２５は、配線容量Ｃ５に電荷がチャージされているとき（すなわち、ＴＦＴ２６がオフ状態のとき）にオン状態となり、入力された信号ＣＫ１によりゲート電極とソース電極と並びにそれらの間のゲート絶縁膜からなる寄生容量へのチャージアップされ、ゲート電極とドレイン電極と並びにそれらの間のゲート絶縁膜による寄生容量がオン電流によりチャージアップされることにより、配線容量Ｃ５の電位が上昇しゲート飽和電圧にまで達するとソース−ドレイン電流が飽和する。これにより、出力信号ＯＵＴｋは、実質的に信号ＣＫ１とほぼ同電位となる。ＴＦＴ２５は、また、配線容量Ｃ５に電荷がチャージされていないとき（すなわち、ＴＦＴ２６がオン状態のとき）にオフ状態となり、ドレイン電極に供給された信号ＣＫ１の出力を遮断する。
【００４４】
ＴＦＴ２６のドレイン電極には、定電圧Ｖｓｓが供給される。ＴＦＴ２６は、配線容量Ｃ６に電荷がチャージされていないとき（すなわち、ＴＦＴ２５がオン状態のとき）にオフ状態となり、ＴＦＴ２５のソース電極から出力された信号のレベルを当該段の出力信号ＯＵＴｋとして出力させる。ＴＦＴ２６は、また、配線容量Ｃ６に電荷がチャージされているとき（すなわち、ＴＦＴ２５がオフ状態のとき）にオン状態となり、ドレイン電極に供給された定電圧Ｖｓｓのレベルをソース電極から当該段の出力信号ＯＵＴｋとして出力させる。
【００４５】
ＴＦＴ２７のゲート電極には、後ろの段ＲＳ（ｋ＋１）の出力信号ＯＵＴｋ＋１が供給される。ＴＦＴ２７は、ゲート電極に供給される出力信号ＯＵＴｋ＋１がハイレベルになったときにオンし、配線容量Ｃ２、Ｃ５に蓄積された電荷をディスチャージさせる。
【００４６】
なお、偶数番目の段ＲＳ（ｋ）においては、ＴＦＴ２５のドレイン電極に信号ＣＫ２が、信号ＣＫ１の代わりにコントローラから供給される。また、１番目の段ＲＳ（１）においては、ＴＦＴ２１のゲート電極及びドレイン電極にスタート信号ＩＮが、前の段の出力信号の代わりにコントローラから供給される。最後の段ＲＳ（ｎ）においては、ＴＦＴ２７のゲート電極に１番目の段ＲＳ（１）の出力信号ＯＵＴ１が、供給される。
【００４７】
次に、図１に示すボトムゲートドライバ３の詳細について説明すると、ボトムゲートドライバ３は、全体の構成及び各段の構成共に、トップゲートドライバ２の構成と同じである。但し、ボトムゲートドライバ３は、定電圧Ｖｓｓ（−１５（Ｖ））の代わりに定電圧Ｖｓｓ（０（Ｖ））がコントローラから供給される。信号ＣＫ１、ＣＫ２のローレベルは、定電圧Ｖｓｓのレベルと同じ０（Ｖ）である。また、制御信号Ｂｃｎｔに含まれる各信号のコントローラからの供給タイミングが、制御信号Ｔｃｎｔに含まれる各信号の供給タイミングと異なる。
【００４８】
以下、この実施の形態にかかる撮像装置の動作について説明する。最初に、トップゲートドライバ２及びボトムゲートドライバ３の動作について説明する。なお、トップゲートドライバ２とボトムゲートドライバ３とは、実質的には信号の入力タイミングと定電圧Ｖｓｓのレベルが異なり、これに合わせて出力信号の出力タイミングとレベルとが異なるだけなので、ボトムゲートドライバ３については、トップゲートドライバ２と異なる部分だけを説明することとする。
【００４９】
図６は、トップゲートドライバ２（またはボトムゲートドライバ３）の動作を示すタイミングチャートである。１垂直期間が開始したタイミングｔｎにおいて、コントローラから１番目の段ＲＳ（１）に供給されるスタート信号ＩＮが立ち上がる。スタート信号ＩＮは、１水平期間が終了するタイミングｔ１までの所定期間においてハイレベルとなっている。
【００５０】
タイミングｔｎからｔ１までの間の所定期間、ハイレベルのスタート信号ＩＮがコントローラから１番目の段ＲＳ（１）のＴＦＴ２１のゲート電極に供給されると、１番目の段ＲＳ（１）のＴＦＴ２１がオンする。このとき、ハイレベルのスタート信号ＩＮは、１番目の段ＲＳ（２）のＴＦＴ２１のドレイン電極にも供給されており、ドレイン電極とソース電極との間に電流が流れることで、１番目の段ＲＳ（１）の配線容量Ｃ２、Ｃ５に電荷がチャージされる。そして、配線容量Ｃ２、Ｃ５の電位がハイレベルとなることで、ＴＦＴ２２、２５がそれぞれオンする。
【００５１】
この期間、段ＲＳ（２）〜ＲＳ（ｎ）のＴＦＴ２１のドレイン電極及びゲート電極には、ハイレベルのスタート信号ＩＮが入力されていないので、段ＲＳ（２）〜ＲＳ（ｎ）のＴＦＴ２１のゲート絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積されることはない。また、１番目の段ＲＳ（１）のＴＦＴ２１のゲート電極及びドレイン電極には、１垂直期間のうちタイミングｔｎからｔ１までの間だけしかハイレベルにならないので、１番目の段ＲＳ（１）のＴＦＴ２１のゲート絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積され続けることはない。
【００５２】
ＴＦＴ２２がオンするまで、１番目の段ＲＳ（１）の配線容量Ｃ６は、ＴＦＴ２３を介して供給される基準電圧Ｖｄｄによって電荷が蓄積されてハイレベルとなっている。ここで、ＴＦＴ２２がオンしたことによって、配線容量Ｃ６に蓄積されている電荷がディスチャージされる。これにより、１番目の段ＲＳ（１）のＴＦＴ２６は、ゲート電極の電位がローレベルとなってオフする。また、ハイレベルのスタート信号ＩＮが供給されている期間は信号ＣＫ２がハイレベルとなっているため、連続して駆動している場合は、ｎ番目の段ＲＳ（ｎ）のＴＦＴ２５から出力信号ＯＵＴｎが出力される。
【００５３】
次に、タイミングｔ１からｔ２までの所定期間、信号ＣＫ１がハイレベルとなる。このとき、１番目の段ＲＳ（１）においては、ＴＦＴ２５がオン、ＴＦＴ２６がオフとなることから、ＴＦＴ２５のソース電極から、ほぼ信号ＣＫ１のハイレベルが出力信号ＯＵＴ１として出力される。
【００５４】
また、タイミングｔ１からｔ２までの所定期間、１番目の段ＲＳ（１）から出力されているハイレベルの出力信号ＯＵＴ１は、２番目の段ＲＳ（２）のＴＦＴ２１のゲート電極及びドレイン電極に供給されている。これにより、１番目の段ＲＳ（１）にハイレベルのスタート信号ＩＮが供給された場合と同様に、２番目の段ＲＳ（２）の配線容量Ｃ２、Ｃ５に電荷がチャージされる。タイミングｔ１からｔ２までの一部の間、２番目の段ＲＳ（２）においては、ＴＦＴ２５がオン、ＴＦＴ２６がオフとなるが、ＴＦＴ２５のドレイン電極に供給されている信号ＣＫ２がローレベルであるため、ほぼ信号ＣＫ２のローレベルが出力信号ＯＵＴ２として出力される。
【００５５】
また同時に、ハイレベルの出力信号ＯＵＴ１は、ｎ番目の段ＲＳ（ｎ）のＴＦＴ２７のゲート電極に供給されているので、前の垂直期間においてｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５に蓄積された電荷がディスチャージされ、定電圧Ｖｓｓとなる。このためｎ番目の段ＲＳ（ｎ）のＴＦＴ２１が再びオンするまでの間、ｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５がフローティング状態になることがなく安定して駆動することができる。こうして３〜ｎ番目の段ＲＳ（３）〜ＲＳ（ｎ）では、タイミングｔ１からｔ２までの間、配線容量Ｃ２、Ｃ５の電位がローレベルとなり、ＴＦＴ２２、２５がオフ状態となる。配線容量Ｃ６の電位がハイレベルとなり、ＴＦＴ２６がオン状態となる。これにより、３〜ｎ番目の段ＲＳ（３）〜ＲＳ（ｎ）においては、ほぼ定電圧Ｖｓｓのレベルが出力信号ＯＵＴ３〜ＯＵＴｎとしてそれぞれ出力される。
【００５６】
またこの期間、各段ＲＳ（１）〜ＲＳ（ｎ）のＴＦＴ２１のうち、ゲート電極及びドレイン電極にハイ電圧が印加されているのは２番目の段ＲＳ（２）のみであり、他の段のＴＦＴ２１のゲート絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積され続けることはない。
【００５７】
次に、タイミングｔ２からｔ３までの所定期間、信号ＣＫ２がハイレベルとなる。タイミングｔ２からｔ３までの間においては、タイミングｔ１からｔ２までの間における１番目、２番目、ｎ番目の段ＲＳ（１）、ＲＳ（２）、ＲＳ（ｎ）をそれぞれＲＳ（２）、ＲＳ（３）、ＲＳ（１）に、信号ＣＫ１、ＣＫ２をそれぞれ信号ＣＫ２、ＣＫ１に置き換えると、各段ＲＳ（１）〜ＲＳ（ｎ）はタイミングｔ１からｔ２までの間と同様に動作することとなる。すなわち、タイミングｔ２からｔ３までの間においては、２番目の段ＲＳ（２）からの出力信号ＯＵＴ２が所定期間ハイレベルとなり、それ以外の段ＲＳ（１）、ＲＳ（３）〜ＲＳ（ｎ）からの出力信号ＯＵＴ１、ＯＵＴ３〜ＯＵＴｎがローレベルとなる。
【００５８】
２番目の段ＲＳ（２）からのハイレベルの出力信号ＯＵＴ２は、１番目の段ＲＳ（１）のＴＦＴ２７のゲート電極へ出力され、１番目の段ＲＳ（１）の配線容量Ｃ２、Ｃ５の電位を定電圧Ｖｓｓにする。このため１番目の段ＲＳ（１）のＴＦＴ２１が再びオンするまでの間、１番目の段ＲＳ（１）の配線容量Ｃ２、Ｃ５がフローティング状態になることがなく安定して駆動することができる。またこの期間、各段ＲＳ（１）〜ＲＳ（ｎ）のＴＦＴ２１のうち、ゲート電極及びドレイン電極にオン電圧が印加されているのは３番目の段ＲＳ（３）のみであり、他の段のＴＦＴ２１のゲート絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積され続けることはない。
【００５９】
また、タイミングｔ３からｔ４までの間においては、タイミングｔ１からｔ２までの間における１番目、２番目、ｎ番目の段ＲＳ（１）、ＲＳ（２）、ＲＳ（ｎ）をそれぞれＲＳ（３）、ＲＳ（４）、ＲＳ（２）に置き換えると、各段ＲＳ（１）〜ＲＳ（ｎ）はタイミングｔ１からｔ２までの間と同様に動作することとなる。すなわち、タイミングｔ３からｔ４までの間においては、３番目の段ＲＳ（３）からの出力信号ＯＵＴ３が所定期間ハイレベルとなり、それ以外の段ＲＳ（１）、ＲＳ（２）、ＲＳ（４）〜ＲＳ（ｎ）からの出力信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ４〜ＯＵＴｎがローレベルとなる。
【００６０】
また、３番目の段ＲＳ（３）からのハイレベルの出力信号ＯＵＴ３は、２番目の段ＲＳ（２）のＴＦＴ２７のゲート電極へ出力され、２番目の段ＲＳ（２）の配線容量Ｃ２、Ｃ５の電位を定電圧Ｖｓｓにする。このため２番目の段ＲＳ（２）のＴＦＴ２１が再びオンするまでの間、２番目の段ＲＳ（２）の配線容量Ｃ２、Ｃ５がフローティング状態になることがなく安定して駆動することができる。
【００６１】
以下同様に、タイミングｔｎ−１からｔｎまでの所定期間においては、ｎ−１番目の段ＲＳ（ｎ−１）のＴＦＴ２５からハイレベルの出力信号ＯＵＴｎ−１が出力され、タイミングｔｎからｔ１までの間にｎ番目の段ＲＳ（ｎ）のＴＦＴ２５からハイレベルの出力信号ＯＵＴｎが出力される。したがって、タイミングｔ１から次のタイミングｔ１までの間が１垂直期間となって、ハイレベルの出力信号ＯＵＴ１からＯＵＴｎ−１を順次出力する。
【００６２】
なお、図５のタイミングチャートにおいて、トップゲートドライバ２として適用した場合には、コントローラからの信号ＣＫ１、ＣＫ２がハイレベルとなっている所定期間は、１水平期間の全体であっても、１水平期間の一部でもよい。すなわち、トップゲートドライバ２では、後述するようにリセット電圧を１Ｔの期間出力してもよく、また１Ｔ未満の間出力してもよい。
【００６３】
一方、ボトムゲートドライバ３として適用した場合には、コントローラからの信号ＣＫ１、ＣＫ２がハイレベルとなっている所定期間は、１水平期間のうちの前半半分である。すなわち、ボトムゲートドライバ３では、ハイレベルの出力信号ＯＵＴｋとハイレベルの出力信号ＯＵＴｋ＋１との間に、後述するようにドレインラインＤＬにプリチャージ電圧を供給する期間がなる。
【００６４】
また、信号ＣＫ１、ＣＫ２のローレベル、定電圧Ｖｓｓのレベルの違いにより、各段ＲＳ（１）〜ＲＳ（ｎ）から出力される出力信号ＯＵＴ１〜ＯＵＴｎのローレベルは、トップゲートドライバ２として適用した場合は−１５（Ｖ）、ボトムゲートドライバ３として適用した場合は０（Ｖ）である。さらに、信号ＣＫ１、ＣＫ２のハイレベルの違いにより、各段ＲＳ（１）〜ＲＳ（ｎ）から出力される出力信号ＯＵＴ１〜ＯＵＴｎのハイレベルは、トップゲートドライバ２として適用した場合は＋１５（Ｖ）、ボトムゲートドライバ３として適用した場合は＋１０（Ｖ）である。
【００６５】
次に、撮像素子１を駆動して画像を撮影するための全体の動作について、図７（ａ）〜（ｉ）に示す模式図を参照して説明する。なお、以下の説明において、１Ｔの期間は、１水平期間と同じ長さを有するものとする。また、説明を簡単にするため、撮像素子１に配置されているダブルゲートトランジスタ１０のうち、最初の３行のみを考えることとする。
【００６６】
まず、タイミングＴ１からＴ２までの１Ｔの期間において、図７（ａ）に示すように、トップゲートドライバ２は、１行目のトップゲートラインＴＧＬを選択して＋１５（Ｖ）を出力し、２、３行目（他の全行）のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０がリセット状態となり、２、３行目のダブルゲートトランジスタ１０が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００６７】
次に、タイミングＴ２からＴ３までの１Ｔの期間において、図７（ｂ）に示すように、トップゲートドライバ２は、２行目のトップゲートラインＴＧＬを選択して＋１５（Ｖ）を出力し、他のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０がフォトセンス状態となり、２行目のダブルゲートトランジスタ１０がリセット状態となり、３行目のダブルゲートトランジスタ１０が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００６８】
次に、タイミングＴ３からＴ４までの１Ｔの期間において、図７（ｃ）に示すように、トップゲートドライバ２は、３行目のトップゲートラインＴＧＬを選択して＋１５（Ｖ）を出力し、他のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタがフォトセンス状態となり、３行目のダブルゲートトランジスタ１０がリセット状態となる。
【００６９】
次に、タイミングＴ４からＴ４．５までの０．５Ｔの期間において、図７（ｄ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）を出力する。この期間において、すべての行のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００７０】
次に、タイミングＴ４．５からＴ５までの０．５Ｔの期間において、図７（ｅ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、１行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となり、２、３行目のダブルゲートトランジスタ１０がフォトセンス状態のままとなる。
【００７１】
ここで、１行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ２からＴ４．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ２からＴ４．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。データドライバ４は、タイミングＴ４．５からＴ５までの期間で各ドレインラインＤＬ上の電位を読み出し、１行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００７２】
次に、タイミングＴ５からＴ５．５までの０．５Ｔの期間において、図７（ｆ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、２、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００７３】
次に、タイミングＴ５．５からＴ６までの０．５Ｔの期間において、図７（ｇ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、２行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、２行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となり、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００７４】
ここで、２行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ３からＴ５．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ３からＴ５．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。データドライバ４は、タイミングＴ５．５からＴ６までの期間で各ドレインラインＤＬ上の電位を読み出し、２行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００７５】
次に、タイミングＴ６からＴ６．５までの０．５Ｔの期間において、図７（ｈ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００７６】
次に、タイミングＴ６．５からＴ７までの０．５Ｔの期間において、図７（ｉ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、３行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、３行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となる。
【００７７】
ここで、３行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ４からＴ６．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ４からＴ６．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。データドライバ４は、タイミングＴ６．５からＴ７までの期間で各ドレインラインＤＬ上の電位を読み出し、３行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００７８】
こうしてドレインドライバ４から行毎に供給された画像データＤＡＴＡに対して、コントローラが所定の処理を行うことで、撮像対象物の画像データが生成される。
【００７９】
なお、フォトセンス時以外でも、例えば読み出し後でもダブルゲートトランジスタ１０にはトップゲート電極５０に−１５（Ｖ）、ボトムゲート電極４２に０（Ｖ）が印加され、励起光に応じて電子−正孔対が発生されるが、読み出し後に蓄積されたキャリアをリセットにより吐出してからフォトセンスを開始するので、フォトセンス時にダブルゲートトランジスタ１０で発生した電子−正孔対は、所定期間中の光入射によるものであり、高い精度で撮像することができる。
【００８０】
また、励起光に対して感度がよい半導体層を適用した場合、フォトセンス期間が長いと暗くても明るいときと同程度のキャリアを蓄積してしまうことがあるためフォトセンスの暗と明の電圧比が低くなってしまうが、トップゲートドライバ２とボトムゲートドライバ３の転送速度を制御することにより最適な電圧比になるようにフォトセンス時間を設定することができる。
【００８１】
以上説明したように、この実施の形態にかかる撮像装置では、撮像素子１のトップゲートラインＴＧＬ及びボトムゲートラインＢＧＬを選択するためのトップゲートドライバ２及びボトムゲートドライバ３は、コントローラから制御信号Ｔｃｎｔ、Ｂｃｎｔとして供給される信号ＣＫ１、ＣＫ２の電圧レベルを各段ＲＳ（１）〜ＲＳ（ｎ）の出力信号として出力することができる。このため、撮像素子１に配置されたダブルゲートトランジスタ１０の行数が多くなり、トップゲートドライバ２及びボトムゲートドライバ３の段数が多くなっても、後ろの方の段で出力信号のレベルが減衰してしまうことがない。
【００８２】
また、トップゲートドライバ２及びボトムゲートドライバ３の各段ＲＳ（ｋ）（ｋ：１〜ｎの整数）を構成するＴＦＴ２１のゲート電極にハイレベルの信号が印加されるのは、それぞれの前段からハイレベルの出力信号ＯＵＴｋ−１（但し、第１段ＲＳ（１）ではコントローラからのスタート信号ＩＮ）が供給されているときだけである。すなわち、各段ＲＳ（ｋ）のＴＦＴ２１は、出力信号をシフトさせるために特に必要な場合以外、オン／オフ駆動されることはない。このため、各段ＲＳ（ｋ）のＴＦＴ２１の閾値電圧特性の変動を極力抑えることができ、閾値電圧特性の変動によるトップゲートドライバ２及びボトムゲートドライバ３の誤動作を抑えることができる。
【００８３】
また、この実施の形態にかかる撮像装置で適用されているトップゲートドライバ２及びボトムゲートドライバ３の各段ＲＳ（ｋ）を構成するＴＦＴ２１は、前段ＲＳ（ｋ−１）からの出力信号ＯＵＴｋ−１（但し、１番目の段ＲＳ（１）ではコントローラからの制御信号ＩＮ）によってオンされ、配線容量Ｃ２、Ｃ５に電荷をチャージさせる。つまり、配線容量Ｃ２、Ｃ５に電荷をチャージさせるために特別な制御信号をコントローラから供給する必要がなく、トップゲートドライバ２及びボトムゲートドライバ３を外部のコントローラと接続するための端子数を少なくすることができる。
【００８４】
また、一旦配線容量Ｃ２、Ｃ５にチャージされた電荷は、ＴＦＴ２１を介さずにＴＦＴ２７を介して排出されるので、配線容量Ｃ２、Ｃ５をディスチャージの際に前段の出力信号ＯＵＴをハイレベルにさせることがない。
【００８５】
さらに、この実施の形態にかかる撮像装置では、撮像素子１を構成する素子は、ダブルゲートトランジスタ１０だけであるのに対して、トップゲートドライバ２及びボトムゲートドライバ３を構成する素子は、ＴＦＴ２１〜２３、２５〜２７だけである。ここで、ＴＦＴ２１〜２３、２５〜２７は、ダブルゲートトランジスタ１０のトップゲート電極（またはボトムゲート電極）を除いた構造のものとすることができるので、トップゲートドライバ２及びボトムゲートドライバ３は、撮像素子１と同一の基板上に、同一のプロセスで形成することができる。
【００８６】
従って、撮像素子１、トップゲートドライバ２及びボトムゲートドライバ３を含む撮像装置を低コストで製造することが可能になると共に、撮像素子１とトップゲートドライバ２またはボトムゲートドライバ３との間の接続不良が発生することを抑えることができる。さらには、トップゲートドライバ２及びボトムゲートドライバ３を別モジュールで製造して取り付けるよりも、撮像装置全体を薄型に形成することができる。
【００８７】
本発明は、上記の実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記の実施の形態の変形態様について、説明する。
【００８８】
上記の実施の形態では、トップゲートドライバ２及びボトムゲートドライバ３は、各段が基本構成としての６つのＴＦＴ２１〜２３、２５〜２７から構成されるものとしていた。しかしながら、トップゲートドライバ２及びボトムゲートドライバ３は、この構成に限られるものではない。トップゲートドライバ２及びボトムゲートドライバ３の他の構成例について、図８〜図１４を参照して説明する。
【００８９】
図８に示す構成では、トップゲートドライバ２またはボトムゲートドライバ３の各段（ｋ：１〜ｎの整数）は、基本構成としてのＴＦＴ２１〜２３、２５〜２７に加えて、付加構成としてのＴＦＴ２４を有している。ＴＦＴ２４は、ドレイン電極がＴＦＴ２５のソース電極に接続され、ソース電極には定電圧Ｖｓｓが供給されている。奇数番目の段ＲＳ（１）、ＲＳ（３）、……におけるＴＦＴ２４のゲート電極には、信号ＣＫ１のレベルを反転した信号¬ＣＫ１（¬は、論理否定を表す。以下、同じ）が供給され、偶数番目の段ＲＳ（２）、ＲＳ（４）、……におけるＴＦＴ２４のゲート電極には、信号ＣＫ２のレベルを反転した信号¬ＣＫ２が供給される。同様に奇数番目の段ＲＳ（１）、ＲＳ（３）、……におけるＴＦＴ２５のドレイン電極には、信号ＣＫ１が供給され、偶数番目の段ＲＳ（２）、ＲＳ（４）、……におけるＴＦＴ２４のドレイン電極には、信号ＣＫ２が供給される。
【００９０】
ＴＦＴ２４は、図９に示すように、信号ＣＫ１がハイレベルからローレベルに変化したとき、すなわち信号¬ＣＫ１がローレベルからハイレベルに変化するとオンし、ＴＦＴ２５のソース電極と接続されている配線に形成された配線容量Ｃ１にチャージされた電荷を強制的に排出させる。つまり、ＴＦＴ２４は、ＴＦＴ２５からトップゲートラインＴＧＬまたはボトムゲートラインＢＧＬに出力されたハイレベルの出力信号ＯＵＴｋを迅速に定電圧Ｖｓｓに下げる機能を有している。このため、出力信号ＯＵＴｋのハイレベルからローレベルへの立ち下がりを鋭敏にすることができる。
【００９１】
また図１０に示すように、付加構成としてのＴＦＴ３１を設けてもよい。ＴＦＴ３１は、ゲート電極に基準電圧Ｖｄｄが印加され、ドレイン電極が配線容量Ｃ２に接続され、ソース電極に定電圧Ｖｓｓが供給されている。これにより、ＴＦＴ３１は、配線容量Ｃ６のディスチャージとともにオンし、配線容量Ｃ２、Ｃ５に蓄積される電荷の量を調整して、配線容量Ｃ２、Ｃ５の電位を安定させるものである。
【００９２】
図１１に示す構成では、図１０のＴＦＴ３１の替わりに抵抗素子３２を設けている。抵抗素子３２は、十分な大きさの抵抗値を有しており、ＴＦＴ３１と同様に、配線容量Ｃ２、Ｃ５に蓄積される電荷の量を調整して、配線容量Ｃ２、Ｃ５の電位を安定させる機能を有している。
【００９３】
図１２、図１３に示す構成では、各段ＲＳ（ｋ）（ｋ：１〜ｎの整数）においてそれぞれ図１０、図１１に示す構成にＴＦＴ２４が付加されている。このため、図３に示すトップゲートドライバ２またはボトムゲートドライバ３の全体構成において、各段ＲＳ（１）〜ＲＳ（ｎ）に信号ＣＫ１または信号ＣＫ２のレベルを反転した信号¬ＣＫ１または¬ＣＫ２が適宜供給される。
【００９４】
ここで、ＴＦＴ２４がなくても動作可能な理由について説明する。ＴＦＴ２５のソース電極から出力される信号ＣＫ１（またはＣＫ２）のレベルがローレベルに変化すると、ハイレベル時にドレイン電極に接続された配線に蓄積された電荷が強制的にディスチャージされることはないものの、出力信号ＯＵＴｋのレベルは、信号ＣＫ１のローレベルまで変化することができる。すなわち、出力信号ＯＵＴｋのレベルをローレベルまでに変化させるための時間は、図８、図１２、図１３の例に比べてかかるものの、一定時間の間で出力信号ＯＵＴｋのレベルをローレベルに変化させることができることによるものである。また上述した各実施の形態では、例えば、図１４に示すように、ＴＦＴ２３の替わりに抵抗素子３３を設けてもよい。
【００９５】
また、上記の実施の形態では、ｎ番目の段ＲＳ（ｎ）の出力信号ＯＵＴｎを１番目の段ＲＳ（１）のＴＦＴ２７のゲート電極に供給し、これによって配線容量Ｃ２、Ｃ５に蓄積された電荷をディスチャージさせていた。しかしながら、１番目の段ＲＳ（１）のＴＦＴ２７のゲート電極には、コントローラから所定のタイミングで制御信号を供給するものとしてもよい。これにより、１垂直期間中の最後の水平期間から次の垂直期間の最初の水平期間に至るまでの時間を任意に設定することが可能となる。
【００９６】
また、上記の実施の形態では、図６のタイミングチャートで示したように、１垂直期間が開始するとコントローラからハイレベルのスタート信号ＩＮをトップゲートドライバ２（またはボトムゲートドライバ３）の１番目の段ＲＳ（１）に供給するものとしていた。しかしながら、この場合におけるスタート信号ＩＮは、ｎ番目の段ＲＳ（ｎ）から出力される出力信号ＯＵＴｎと同じである。従って、トップゲートドライバ２（またはボトムゲートドライバ３）を連続駆動させる場合には、図１５に示すように、１番最初にイニシャルパルスとしてハイレベルのスタート信号ＩＮを供給する以外は、ｎ番目の段ＲＳ（ｎ）からの出力信号ＯＵＴｎを１番目の段ＲＳ（１）に供給するものとしてもよい。この場合、一番最初のスタート信号ＩＮにより、出力信号ＯＵＴｎがハイレベルになるが、このタイミングではドレインラインＤＬにプリチャージ電圧が供給されていないので特に問題ない。
【００９７】
また、トップゲートドライバ２（またはボトムゲートドライバ３）を１度のみ駆動させる場合には、図１６に示すように、コントローラからの制御信号Ｔｃｎｔにｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５のディスチャージ用の信号φを付加し、ハイレベルの出力信号ＯＵＴｎが出力された後、信号φによりｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５をディスチャージしてもよい。
【００９８】
また、上記の実施の形態では、トップゲートドライバ２の奇数番目の段ＲＳ（１），ＲＳ（３），・・・には信号ＣＫ１、¬ＣＫ１を、偶数番目の段ＲＳ（２），ＲＳ（４），・・・には信号ＣＫ２、¬ＣＫ２をそれぞれコントローラから供給するものとしていた。しかしながら、トップゲートドライバ２の場合は、ボトムゲートドライバ３と異なり、信号ＣＫ１、ＣＫ２を１水平期間の全体でハイレベルとさせることができる。すると、信号ＣＫ２は信号¬ＣＫ１と、信号¬ＣＫ２は信号ＣＫ１とそれぞれ等価なものとなる。従って、偶数番目の段ＲＳ（２），ＲＳ（４），・・・には信号¬ＣＫ１、ＣＫ１をコントローラから供給するものとしてもよい。
【００９９】
また、上記の実施の形態では、図３、図５に示す構成のシフトレジスタを、撮像素子１を駆動するためのトップゲートドライバ２またはボトムゲートドライバ３として適用した場合を説明した。しかしながら、このような構成のシフトレジスタは、複数の画素が配置された任意の撮像素子または表示素子について、画素を行毎に選択するドライバとして適用することができる。さらには、このような構成のシフトレジスタは、撮像素子または表示素子を駆動するためのドライバとしてだけではなく、直列のデータを並列のデータに変換する場合などの他の用途にも適用することができる。
【０１００】
上記シフトレジスタをデジタルスチルカメラの液晶表示装置のゲートドライバに適用した例を以下に説明する。
【０１０１】
図１７は、この実施の形態にかかるデジタルスチルカメラの外観を示す斜視図である。図示するように、このデジタルスチルカメラは、カメラ本体部１０１とレンズユニット部１０２とから構成されている。
【０１０２】
カメラ本体部１０１は、その正面に表示部１１０と、モード設定キー１１２ａとを備える。モード設定キー１１２ａは、画像を撮影し、後述する画像メモリに記録する撮影モードと、記録された画像を再生する再生モードとの切り換えを行うためのキーである。表示部１１０は、液晶表示装置によって構成され、撮影モード時には撮影前にレンズで捉えている画像を表示する（モニタリングモード）ためのビューファインダとして機能し、再生モード時には記録された画像を表示するためのディスプレイとして機能する。表示部１１０の構成については、詳しく後述する。
【０１０３】
カメラ本体部１０１は、また、その上面に電源キー１１１と、シャッターキー１１２ｂと、「＋」キー１１２ｃと、「−」キー１１２ｄと、シリアル入出力端子１１３とを備える。電源キー１１１は、スライド操作することによって、デジタルスチルカメラの電源をオン／オフするためのキーである。
【０１０４】
シャッターキー１１２ｂは、撮影モード時に画像の記録を指示すると共に、再生モード時に選択内容の決定を指示するためのキーである。「＋」キー１１２ｃ及び「−」キー１１２ｄは、再生モード時に画像メモリに記録されている画像データから表示部１１０に表示するための画像データを選択したり、記録／再生時の条件設定のために用いられる。シリアル入出力端子１１３は、外部の装置（パーソナルコンピュータ、プリンタなど）との通信を行うためのケーブルを挿入するための端子である。
【０１０５】
レンズユニット部１０２は、撮影すべき画像を結像するレンズを図の背面側に備える。レンズユニット部２は、カメラ本体部１０１に結合した軸にを中心に上下方向に３６０°回動可能に取り付けられている。
【０１０６】
図１８は、図１７のデジタルスチルカメラの回路構成を示すブロック図である。
図示するように、このデジタルスチルカメラの回路は、表示部１１０と、キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄと、マトリクス状に複数の撮像画素が配列され、受光した光の強度によって電荷を蓄積するＣＣＤ（Charge Coupled Device）１２１と、サンプルホールド回路１２２と、Ａ／Ｄ変換器１２３と、垂直ドライバ１２４と、タイミングジェネレータ１２５と、カラープロセス回路１２６と、ＤＭＡコントローラ１２７と、ＤＲＡＭ１２８と、記録用メモリ１３０と、キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄからのコマンドに従ってに格納されたプログラムを実行し、デジタルスチルカメラの各回路部を制御するＣＰＵ（Central Processing Unit）３１と、画像圧縮伸長回路１３２と、ＶＲＡＭコントローラ１３３と、ＶＲＡＭ１３４と、デジタルビデオエンコーダ１３５と、シリアル入出力端子１１３とを備える。
【０１０７】
撮影モードにおける上記回路の動作状態を説明する。撮影モードには２つの動作モードがあり、撮影した画像を表示部１１０にて表示するモニタリングモードと、撮影した画像を画像データとして記録する画像記録モードと、に分けられる。
【０１０８】
モニタリングモードでは、ＣＰＵ１３１が予め設定された撮像周期毎にタイミングジェネレータ１２５及びカラープロセス回路１２６を制御によりＣＣＤ１２１を駆動し、ＣＣＤ１２１は垂直ドライバ１２４から出力された駆動信号Ｓｐに基づいて撮影した画像の光量に応じて変換された電気信号Ｓｅをサンプルホールド回路１２２に順次出力する。サンプルホールド回路１２２は、この電気信号Ｓｅのうちの実効部分Ｓｅ’をＡ／Ｄ変換器１２３に出力する。Ａ／Ｄ変換器１２３は実効部分Ｓｅ’をデジタルデータＳｄに変換し、カラープロセス回路１２６に出力し、カラープロセス回路１２６はデジタルデータＳｄから輝度／色差デジタルデータであるＹＵＶデータをＤＭＡコントローラ１２７に出力する。ＤＭＡコントローラ１２７は、 ＹＵＶデータをＤＲＡＭ１２８に記録・更新する。
【０１０９】
ＣＰＵ１３１は、ＤＭＡコントローラ１２７から転送された１フレーム分のＹＵＶデータをＤＲＡＭ１２８から読み出し、ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４に書き込む。また、デジタルビデオエンコーダ１３５は、一定周期毎にＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４より１フレーム分のＹＵＶデータを線順次で読み出してアナログビデオ信号Ｓａを生成し、表示部１１０に出力する。シリアル入出力端子１１３は、ＣＰＵ１３１が外部機器とデータのシリアル転送を行うための入出力端子である。
【０１１０】
キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、それぞれカメラ本体部１０１に配されたモード設定キー１１２ａ、シャッターキー１１２ｂ、「＋」キー１１２ｃ及び「−」キー１１２ｄから構成され、これらの各キーからの入力に従ったコマンドをＣＰＵ１３１に投入する。
【０１１１】
以下に、画像記録モードを説明する。
まずＣＣＤ１２１がサンプルホールド回路１２２に電気信号Ｓｅが出力し続けている状態で操作者がデジタルスチルカメラのシャッターキー１１２ｂを押すことにより、ＣＰＵ１３１がタイミングジェネレータ１２５及びカラープロセス回路１２６を制御して転送動作が停止される。そして、最後に転送された１フレーム分の電気信号Ｓｅはモニタリングモードと同様に、サンプルホールド回路１２２、 Ａ／Ｄ変換器１２３、及びカラープロセス回路１２６を介してＹＵＶデータに変換される。ＣＰＵ１３１は、このＹＵＶデータをＤＭＡコントローラ１２７を介して所定のフォーマットで読み出し、画像圧縮伸長回路１３２に入力し圧縮させる。圧縮されたデータは、記録用メモリ１３０で保存される。この保存が終了後、ＣＰＵ１３１は、タイミングジェネレータ１２５及びカラープロセス回路１２６を再び起動し、モニタリングモードに自動的に戻る。
【０１１２】
再生モードでは、キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄでの操作に応じて、記録用メモリ１３０で保存された圧縮データを画像圧縮伸長回路１３２で伸長し、この圧縮を解凍された１フレーム分のＹＵＶデータを画像圧縮伸長回路１３２から読み出し、ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４に書き込む。 ＶＲＡＭ１３４に書き込まれた１フレーム分のＹＵＶデータは、ビデオエンコーダ１３５で線順次で読み出して変換され、アナログビデオ信号Ｓａとして表示部１１０に出力される。また画像記録モードで撮影が終了直後に再生モードに切り替わり、表示部１１０が撮影した１フレーム分の画像を表示するように設定してもよい。
【０１１３】
図１９は、図１７、図１８の表示部１１０の構成を示すブロック図である。
表示部１１０は、液晶表示装置によって構成されるもので、クロマ回路２１１と、位相比較器２１２と、レベルシフタ２１３と、液晶コントローラ１０１と、液晶パネル２０２と、ゲートドライバ２０３と、ドレインドライバ２０４とを備える。
【０１１４】
モニタリングモード及び画像記録モードのいずれにおいても、クロマ回路２１１はデジタルビデオエンコーダ１３５のアナログビデオ信号ＳａからアナログＲＧＢ信号ＳＲ１，ＳＧ１，ＳＢ１を生成する。このとき、アナログビデオ信号ＳＲ１，ＳＧ１，ＳＢ１は、液晶パネル２０２の視覚特性に合わせてガンマ補正が行われている。レベルシフタ２１３は、液晶を交流駆動するため、及び明るさを調整するためクロマ回路２１１で生成されたアナログＲＧＢ信号ＳＲ１，ＳＧ１，ＳＢ１の極性を１ラインまたは１フレーム毎に反転し、且つ振幅の制御を行い、レベルシフト処理されたアナログＲＧＢ信号ＳＲ２，ＳＧ２，ＳＢ２を出力する。
【０１１５】
液晶コントローラ１０１は、発振回路を内蔵し、クロマ回路２１１がアナログビデオ信号Ｓａから同期分離処理により生成した垂直同期信号ＶＤが入力されることにより垂直方向の同期をとり、水平同期信号ＨＤと位相比較信号ＣＫＨによる位相比較器出力によりＰＬＬ（Phase Locked Loop）を構成して水平方向の同期をとる。そして、液晶コントローラ１０１は、極性反転制御用信号ＣＫＦをレベルシフタ２１３に出力し、ドレインドライバ２０４に制御信号群ＤＣＮＴを出力し、ゲートドライバ２０３に制御信号群ＧＣＮＴを出力する。
【０１１６】
液晶パネル２０２は、ｍ×ｎ個の画素によって構成されるアクティブマトリクス駆動のものであり、一対の基板間に液晶を封入することによって構成されている。液晶パネル２０２の一方の基板には、クロマ回路２１１で生成され、ＡＣレベル増幅及びＤＣレベル増幅されたコモン電圧ＶＣＯＭ（ＶＣＯＭはその値を経時的に変位しても可）が印加されている共通電極が形成され、液晶パネル２０２の他方の基板には、画素に対応する画素電極と半導体層がアモルファスシリコンまたはポリシリコンからなる薄膜トランジスタ（ＴＦＴ）２０２ａとがマトリクス状に配置されており、画素電極の間にはｎ本のゲートラインＧＬ１〜ＧＬｎとｍ本のドレインラインＤＬ１〜ＤＬｍとがそれぞれ平行に形成されている。そして、ゲートラインＧＬ１〜ＧＬｎと平行してキャパシタラインＣＬ１〜ＣＬｎが設けられている。
【０１１７】
液晶パネル２０２の１画素分の等価回路を図１９に示す。ＴＦＴ２０２ａのゲートはゲートラインＧＬに、ドレインはドレインラインＤＬに、ソースは画素電極にそれぞれ接続され、画素容量２０２ｂは、画素電極、共通電極及びその間の液晶とで構成される。ドレインラインＤＬ上の表示信号は、選択されているゲートラインＧＬに対応するＴＦＴ１０２を介して画素容量２０２ｂに書き込まれる。画素容量２０２ｂに書き込まれた表示信号に従って液晶の配向状態が制御され、液晶を透過する光の量が変化することによって画像が表示される。キャパシタ２０２ｃは、キャパシタラインＣＬ１〜ＣＬｎ、それに重なるゲート絶縁膜及び画素電極から構成され、キャパシタラインＣＬ１〜ＣＬｎには、キャパシタ電圧ＶＣＳが常時印加されている。そして全ての共通電極にはライン毎に可変のコモン電圧ＶＣＯＭが常時印加されている。
【０１１８】
ゲートドライバ２０３は、上記実施の形態に示すｎ段構成のシフトレジスタによって構成され、コントローラ１０１から供給される制御信号群ＧＣＮＴ中の信号ＣＫ１、ＣＫ２及びｓｔａｒｔ信号ＩＮに従って、ゲートラインＧＬ１〜ＧＬｎのいずれかを順次選択して、アクティブ（ハイレベル）にする。
【０１１９】
ドレインドライバ２０４は、シフトレジスタと、レベルシフタと、サンプルホールドバッファーと、マルチプレクサーとから構成される。
【０１２０】
ドレインドライバ２０４のシフトレジスタは、液晶パネル２０２の水平方向の画素数に対応するｍ段構成のもので、制御信号群ＤＣＮＴのうちのクロック信号、反転クロック信号及びスタート信号が入力されてアナログＲＧＢ信号のサンプリングを行うためのサンプリング信号を生成する。レベルシフタは、サンプリング信号をサンプルホールドバッファーの動作レベルに変換するための回路である。マルチプレクサーは、制御信号群ＤＣＮＴのうちの配列信号に基づいてレベルシフタ２１３からのアナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２を各ラインの画素のＲＧＢ配列に応じた順番に整列させて出力する。サンプルホールドバッファーは、レベルシフタからのサンプリング信号に基づいてアナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２をバッファで増幅してドレインラインＤＬ１〜ＤＬｍに出力する。
【０１２１】
以下、この実施の形態にかかるデジタルスチルカメラの動作について、説明する。
【０１２２】
モード設定キー１１２ａの操作により、デジタルスチルカメラのモードが撮影モード（モニタリングモード及び画像記録モード）に設定されている場合には、レンズによって結像された画像に応じてＣＣＤ１２１の各画素が蓄積した電荷に対応する電気信号Ｓｅが垂直ドライバ１２４から供給される駆動信号に従ってサンプルホールド回路１２２に順次入力され、実効部分のアナログ電気信号Ｓｅ’としてＡ／Ｄ変換器１２３に入力される。読み出された撮像信号Ｓｅは、を介してＡ／Ｄ変換器１２３に供給され、デジタルの画像データＳｄに変換されてカラープロセス回路１２６に供給される。
【０１２３】
カラープロセス回路１２６はデジタルデータＳｄから輝度／色差デジタルデータであるＹＵＶデータをＤＭＡコントローラ１２７に出力し、ＤＭＡコントローラ１２７は、 ＹＵＶデータをＤＲＡＭ１２８に記録・更新する。ＣＰＵ１３１は、ＤＭＡコントローラ１２７から転送された１フレーム毎のＹＵＶデータをＤＲＡＭ１２８から読み出し、ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４に書き込む。そして、デジタルビデオエンコーダ１３５は、一定周期毎にＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４より１フレーム分のＹＵＶデータを線順次で読み出してアナログビデオ信号Ｓａを生成し、表示部１１０に出力し、表示部１１０で表示される。
【０１２４】
ここで、シャッターキー１１２ｂが操作されると、ＣＰＵ１３１からの指示に従ってＣＰＵ１３１がタイミングジェネレータ１２５及びカラープロセス回路１２６を制御して転送動作が停止される。そして、最後に転送された１フレーム分の電気信号Ｓｅが、サンプルホールド回路１２２、Ａ／Ｄ変換器１２３、及びカラープロセス回路１２６を介してＹＵＶデータに変換される。ＹＵＶデータは、ＤＭＡコントローラ１２７を介して所定のフォーマットで読み出し、画像圧縮伸長回路１３２に入力し圧縮され、記録用メモリ１３０で保存される。
【０１２５】
一方、モード設定キー１１２ａの操作により、デジタルスチルカメラのモードが再生モードに設定されている場合には、ＣＰＵ１３１は、「＋」キー１１２ｃまたは「−」キー１１２ｄの操作によって指示された圧縮画像データを記録用メモリ１３０から読み出し、画像圧縮伸長回路１３２で伸長され、ＶＲＡＭコントローラ１３３の制御によりＶＲＡＭ１３４に書き込まれる。この書き込まれたＹＵＶデータは、デジタルビデオエンコーダによりアナログ化され、アナログ信号Ｓａとして表示部１１０に出力される。
【０１２６】
アナログビデオ信号Ｓａはクロマ回路２１１に入力され、ガンマ補正されたアナログビデオ信号ＳＲ１，ＳＧ１，ＳＢ１、垂直同期信号ＶＤ及び水平同期信号ＨＤに分離される。位相比較器２１２は、クロマ回路２１１からの水平同期信号ＨＤ及び液晶コントローラ１０１からの位相比較信号ＣＫＨにより水平方向のタイミングを測り液晶コントローラ１０１に出力する。液晶コントローラ１０１は、これらの信号に応じて、ドレインドライバ２０４に制御信号群ＤＣＮＴを出力するとともに、ゲートドライバ２０３に制御信号群ＧＣＮＴを出力する。液晶コントローラ１０１からの極性反転制御用信号ＣＫＦに基づき、クロマ回路２１１から出力されたアナログビデオ信号ＳＲ１，ＳＧ１，ＳＢ１は、レベルシフタ２１３で１ラインまたは１フレーム毎に極性反転される。この適宜反転されたアナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２は、制御信号群ＤＣＮＴに応じてドレインドライバ２０４に入力される。
【０１２７】
コントローラ１０１が生成した制御信号群ＧＣＮＴ中のｓｔａｒｔ信号ＩＮがゲートドライバ２０３に供給されることによって、ゲートドライバ２０３が動作を開始する。
【０１２８】
液晶コントローラ１０１からは、クロック信号が順次供給され、このとき、ゲートラインＧＬ１本毎に出力されるスタート信号により各段にサンプリング信号が転送される。転送されたサンプリング信号は、レベルシフタにより動作レベルに変換し、順次出力される。アナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２は、マルチプレクサーにパラで入力され、制御信号群ＤＣＮＴのうちの配列信号に基づいて各ラインの画素のＲＧＢ配列に応じた順番に整列させて出力される。マルチプレクサーから出力されたアナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２は、レベルシフタからのサンプリング信号に応じてサンプルホールドバッファー内で順次サンプリングされ、内部のバッファーを介してドレインラインＤＬ１〜ＤＬｍにパラ出力される。
【０１２９】
ドレインラインＤＬ１〜ＤＬｍにそれぞれ供給された表示信号は、ゲートドライバ２０３による選択に従ってオンされているＴＦＴ２０２ａを介して画素容量２０２ｂに、１水平期間の間で書き込まれる。
【０１３０】
表示部１１０は、以上のような動作を繰り返すことによって、液晶パネル２０２の各画素の画素容量２０２ｂに表示信号を書き込んでいく。この表示信号に応じて液晶の配向状態が変化し、「暗」または「明」で各画素が表されている画像が液晶パネル２０２に表示される。
【０１３１】
【発明の効果】
以上説明したように、本発明によれば、信号レベルを減衰させることなく、出力信号をシフトしていくことが可能となる。また、各段を構成するトランジスタの第１のトランジスタは、所定レベルの信号を出力信号として出力する場合以外にオン／オフ駆動されることがないので、長時間使用した場合の閾値電圧特性の変動が少ない。このため、長時間使用しても誤動作が生じる確率を小さく抑えることができ、信頼性の高いものとすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる撮像装置の構成を示すブロック図である。
【図２】撮像素子を構成するダブルゲートトランジスタの断面図である。
【図３】（ａ）〜（ｆ）は、撮像素子を構成するダブルゲートトランジスタの駆動原理を説明する模式図である。
【図４】トップゲートドライバ（またはボトムゲートドライバ）の全体構成を示すブロック図である。
【図５】トップゲートドライバ（またはボトムゲートドライバ）の各段の回路構成を示す図である。
【図６】トップゲートドライバ（またはボトムゲートドライバ）の動作を示すタイミングチャートである。
【図７】（ａ）〜（ｉ）は、この実施の形態にかかる撮像装置の動作を説明する模式図である。
【図８】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図９】図８に示すトップゲートドライバ（またはボトムゲートドライバ）の動作を示すタイミングチャートである。
【図１０】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１１】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１２】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１３】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１４】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１５】トップゲートドライバ（またはボトムゲートドライバ）の他の全体構成を示すブロック図である。
【図１６】トップゲートドライバ（またはボトムゲートドライバ）の他の全体構成を示すブロック図である。
【図１７】液晶表示素子を備えたデジタルスチルカメラを示す斜視図である。
【図１８】図１７のデジタルスチルカメラの構成を示すブロック図である。
【図１９】図１８の表示部を示す回路図である。
【符号の説明】
１…撮像素子、２…トップゲートドライバ、３…ボトムゲートドライバ、４…ドレインドライバ、１０…ダブルゲートトランジスタ、２１〜２７…ＴＦＴ（基本構成）、３１…ＴＦＴ（付加構成）、３２…抵抗素子（付加構成）、ＲＳ（１）〜ＲＳ（ｎ）…段、ＴＧＬ…トップゲートライン、ＢＧＬ…ボトムゲートライン、ＤＬ…ドレインライン、ＧＬ…グラウンドライン
Claims (12)
- 複数の段からなるシフトレジスタであって、前記シフトレジスタの各段は、
前の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
制御端子及び電流路の一端に基準電圧が供給されている負荷と、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、電流路の一端が、前記負荷の電流路の他端に接続され、前記負荷を介して当該電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに前記負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
次の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタとを備える
ことを特徴とするシフトレジスタ。 - 前記シフトレジスタの各段は、制御端子に供給される第１または第２の信号のレベルを反転した信号によってオンし、前記第３のトランジスタの電流路の他端から出力された出力信号を放出させる第６のトランジスタをさらに備える
ことを特徴とする請求項１に記載のシフトレジスタ。 - 前記シフトレジスタの各段は、前記第１のトランジスタの電流路の他端と前記第２のトランジスタの制御端子との間に、前記容量に蓄積される電荷の量を調整するための負荷素子をさらに備える
ことを特徴とする請求項１または２に記載のシフトレジスタ。 - 前記シフトレジスタの奇数番目の段には、第１、第２の信号のうちの第１の信号が外部から供給され、
前記シフトレジスタの偶数番目の段には、第１、第２の信号のうちの第２の信号が外部から供給され、
第１、第２の信号はそれぞれ、前記シフトレジスタの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互にハイレベルとなる
ことを特徴とする請求項１乃至３のいずれか１項に記載のシフトレジスタ。 - 前記第１のトランジスタの電流路の一端及び制御端子は各段毎に互いに接続されていることを特徴とする請求項１乃至４のいずれか１項に記載のシフトレジスタ。
- 前記複数の段のそれぞれを構成する各トランジスタは、同一のチャネル型の電界効果トランジスタである
ことを特徴とする請求項１乃至５のいずれか１項に記載のシフトレジスタ。 - 複数の段からなり、出力信号をシフトさせることによって所定レベルの信号を各段から順次出力するドライバと、前記ドライバの各段から出力された出力信号によって選択される複数の画素によって構成された駆動素子とを備え、
前記ドライバの各段は、
前の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
制御端子及び電流路の一端に基準電圧が供給されている負荷と、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、電流路の一端が、前記負荷の電流路の他端に接続され、前記負荷を介して当該電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
前記第１のトランジスタの制御端子の電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに前記負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
次の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタとを備える
ことを特徴とする電子装置。 - 前記ドライバの奇数番目の段には、第１、第２の信号のうちの第１の信号が外部から供給され、
前記ドライバの偶数番目の段には、第１、第２の信号のうちの第２の信号が外部から供給され、
第１、第２の信号はそれぞれ、前記ドライバの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互にハイレベルとなる
ことを特徴とする請求項７に記載の電子装置。 - 前記第１のトランジスタの電流路の一端及び制御端子は各段毎に互いに接続されていることを特徴とする請求項７または８に記載の電子装置。
- 前記駆動素子は、撮像素子であることを特徴とする請求項７乃至９のいずれか１項に記載の電子装置。
- 前記撮像素子は、複数の画素を備え、各画素は、
励起光によりキャリアを生成する半導体層と、
前記半導体層の各々の両端にそれぞれ設けられたソース、ドレイン電極と、
第１ゲート絶縁膜を介して前記半導体層の一方側に設けられた第１ゲート電極と、
第２ゲート絶縁膜を介して前記半導体層の他方側に設けられた第２ゲート電極と、
を備えることを特徴とする請求項１０に記載の電子装置。 - 前記駆動素子は、液晶表示素子であることを特徴とする請求項７乃至９のいずれか１項に記載の電子装置。
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