JP3797992B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関するものである。
半導体集積回路の技術が発達し、特に多ピン化による高密度実装の要求が高まっている。この要求を受けて、半導体装置の様々なパッケージ形態が開発されてきている。
半導体装置のパッケージ形態の一つにリードフレームタイプの樹脂封止パッケージがある。樹脂封止パッケージは、材料が安価で、リードフレームが大量生産に適した形状であり、広く普及している。
リードフレームタイプのパッケージでは、半導体素子とリードフレームのインナーリード部とは、金属ワイヤを介して、接続されるのが一般的である（例えば、特許文献１参照）。
図１１を参照して、リードフレームタイプの樹脂封止パッケージ１４２で封止された従来の半導体装置の構成例を説明する。この樹脂封止パッケージ１４２内には、２つの半導体素子１４３ａ及び１４３ｂが搭載される。ダイステージ１４４の上面に、半導体素子用接着剤１４５により、一方の半導体素子１４３ａが取り付けられる。半導体素子１４３ａの上面が、回路形成面であり、回路形成面上のボンディング電極１５０に金属ワイヤ１４９の一端が取り付けられる。さらに、金属ワイヤ１４９の他端は、リードフレーム１４８のインナーリード部に接続される。
他方の半導体素子１４３ｂは、その上面が、回路形成面であり、回路形成面上のバンプ１５２にタブリード１４６の一端が取り付けられる。さらに、タブリード１４６の他端は、リードフレーム１４８のインナーリード部に接続される。タブリード１４６が取り付けられた半導体素子１４３ｂは、絶縁材１４７を介してダイステージ１４４の下面に配設される。
半導体素子とリードフレームのインナーリード部との接続に金属ワイヤを用いた場合、パッケージ製作時の振動等でワイヤの切断等が生じる可能性がある。しかし、半導体チップとインナーリード部をフリップチップ結合すれば、金属ワイヤやタブリードが不要となるため、金属ワイヤの切断等の可能性も無くなり、さらに、構成部品も減らすことができる。
特開平７−３００５１号公報（請求項１及び図１）
しかしながら、半導体素子上のボンディング電極は、通常は、約８０〜２００μｍのピッチで配列されているのに対し、リードフレームのインナーリード部の配列ピッチは、通常は、概ね１８０μｍ以上である。この配列ピッチの相違のため、配列ピッチが１８０μｍ以下のボンディング電極を有する半導体素子は、フリップチップ結合では、搭載できなかった。このインナーリード部の配列ピッチの限界は、リードフレーム厚で規定され、一方、このリードフレーム厚は、エッチング又は金型加工の加工限界に依存する。
この発明は、上記の問題点に鑑みてなされたものであり、この発明の目的は、リードフレームのインナーリード部のピッチを小さくすることで、従来、フリップチップ結合では搭載できなかった半導体素子を搭載した半導体装置を提供することにある。
上述したこの発明の目的の達成を図るため、この発明の半導体装置は、複数のリードを配列して備えるリードフレームと、リードフレームに搭載される第１半導体素子及び第２半導体素子とを有している。複数のリードの各々はインナーリード部とアウターリード部とに２区分されて構成されている。インナーリード部は、第１インナーリード部と、第１インナーリード部及びアウターリード部間を結合する第２インナーリード部とを有している。第２インナーリード部及びアウターリード部は、第２の厚みと第２の幅を有している。第１インナーリード部は、第２の厚みよりも薄い第１の厚みを有し、及び、第２の幅よりも狭い第１の幅の先端部を有している。第１半導体素子は、表面に複数の第１電極が形成されていて、第１電極と第１インナーリード部とははんだバンプによりフリップチップ接合されており、第２半導体素子は、表面に複数の第２電極が形成されていて、第２電極が前記第２インナーリード部とワイヤを介して電気的に接続されている。
上述した半導体装置の実施にあたり、好ましくは、第２半導体素子が、リードフレームの第１半導体素子が搭載されている面とは反対側の面に搭載されているのが良い。
また、この発明の半導体装置の他の好適な実施形態によれば、複数のリード、及び、複数の予備リードを配列して備えるリードフレームと、リードフレームに搭載される第１半導体素子及び第２半導体素子とを有している。複数のリードの各々はインナーリード部とアウターリード部とに２区分されて構成され、インナーリード部は、第１インナーリード部と第１インナーリード部及びアウターリード部間を結合する第２インナーリード部とを有している。第２インナーリード部及びアウターリード部は、第２の厚みと第２の幅を有している。第１インナーリード部は、第２の厚みよりも薄い第１の厚みを有し、及び、第２の幅よりも狭い第１の幅の先端部を有している。複数の予備リードは、複数のリードの第２インナーリード部間の領域であって、第１インナーリード部と第２インナーリード部との境界から、アウターリード部側の領域にそれぞれ配置されている。第１半導体素子は、表面に複数の第１電極が形成されていて、第１電極が第１インナーリード部とはんだバンプによりフリップチップ接合されており、第２半導体素子は、表面に複数の第２電極が形成されていて、第２電極が第２インナーリード部又は予備リードとワイヤを介して電気的に接続されている。
上述した半導体装置の実施にあたり、好ましくは、第２半導体素子が、リードフレームの第１半導体素子が搭載されている面とは反対側の面に搭載され、予備リードが第２半導体素子に固定されているのが良い。
また、上述した半導体装置の実施にあたり、好ましくは、インナーリード部と第１半導体素子の間に絶縁性樹脂層が設けられているのが良い。
この発明の半導体装置の他の好適な実施形態によれば、複数のリードを平行に配列して備えるリードフレームと、リードフレームに搭載される第１半導体素子と、第１半導体素子上に接着された第２半導体素子とを有している。複数のリードの各々はインナーリード部とアウターリード部とに２区分されて構成されている。インナーリード部は、第１インナーリード部と第１インナーリード部及びアウターリード部間を結合する第２インナーリード部とを有している。第２インナーリード部及びアウターリード部は、第２の厚みと第２の幅を有している。第１インナーリード部は、第２の厚みよりも薄い第１の厚みを有し、及び、第２の幅よりも狭い第１の幅の先端部を有している。第１半導体素子は、表面に複数の第１電極が形成されていて、第１電極が第１インナーリード部と異方性導電シートを介して電気的に接続されており、第２半導体素子は、表面に複数の第２電極が形成されていて、第２電極が第２インナーリード部とワイヤを介して電気的に接続されている。
この発明の半導体装置の他の好適な実施形態によれば、複数のリード、及び、複数の予備リードを配列して備えるリードフレームと、該リードフレームに搭載される第１半導体素子と、第１半導体素子上に接着された第２半導体素子とを有している。複数のリードの各々はインナーリード部とアウターリード部とに２区分されて構成されている。インナーリード部は、第１インナーリード部と第１インナーリード部及びアウターリード部間を結合する第２インナーリード部とを有している。第２インナーリード部及びアウターリード部は、第２の厚みと第２の幅を有している。第１インナーリード部は、第２の厚みよりも薄い第１の厚みを有し、及び、第２の幅よりも狭い第１の幅の先端部を有している。複数の予備リードは、複数のリードの第２インナーリード部間の領域であって、第１インナーリード部と第２インナーリード部との境界から、アウターリード部側の領域にそれぞれ配置されている。第１半導体素子は、表面に複数の第１電極が形成されていて、第１電極が第１インナーリード部と異方性導電シートを介して電気的に接続されており、第２半導体素子は、表面に複数の第２電極が形成されていて、第２電極が第２インナーリード部又は予備リードとワイヤを介して電気的に接続されている。
上述した半導体装置の実施にあたり、好ましくは、インナーリード部と第２半導体素子との間に第２半導体素子を固定する枠材を備え、枠材は、第１半導体素子を囲む形状であり、かつ、当該枠材の側面に開口部を備えるのが良い。
さらに、上述した半導体装置の実施にあたり、好ましくは、第１インナーリード部は、先端部に連続し、及び、第１の幅から、第２インナーリード部の第２の幅へと幅が拡がる後段部を有するのが良い。
この発明の半導体装置によれば、リードフレームの第１インナーリード部の幅を従来のリードフレームよりも狭く形成してあるので、第１インナーリード部の配列ピッチを従来のリードフレームの配列ピッチよりも小さくできる。従って、フリップチップ結合により、ワイヤ等の部品点数を減らすことができる。さらに第１半導体素子の搭載にワイヤを用いないため、従来、半導体装置組み立て時の振動等で、発生の恐れのあった当該ワイヤの切断という現象が生ずる恐れはない。
以下、図を参照して、この発明の実施の形態について説明するが、構成および配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成の組成（材質）および数値的条件などは、単なる好適例にすぎず、従って、この発明は以下の実施の形態に限定されない。
尚、この発明の半導体装置の構成例を説明するための概略図を、断面の切り口で示す場合、断面を示すハッチングなどは、一部分省略してある。
（リードフレームの製造方法）
図１から図４を参照して、第１の例のリードフレームの製造方法につき説明する。尚、以下の説明においては、１つのリードフレームに着目して説明する。
第１工程として、導体板１０を用意する。導体板１０の材質は、例えば、銅などの導体とする。また、この導体板１０の板厚は例えば２００μｍ程度とする（図１参照）。
第２工程では、導体板１０の中心領域にファインインナーリード（第１インナーリードと称することもある。）形成予定領域１４を設定する。ファインインナーリード形成予定領域１４をエッチング対象の領域とし、このファインインナーリード形成予定領域１４の周辺領域１５を非エッチング対象の領域とする。次に、エッチング対象領域であるファインインナーリード形成予定領域１４に開口部を有し、かつ非エッチング対象領域である周辺領域１５を覆うレジストパターンを形成する。このファインインナーリード形成予定領域１４に対してハーフエッチングを行って周辺領域１５よりも、板厚を薄くする。ハーフエッチングは好ましくは、化学的エッチングで行うのが良い（図２参照）。
このとき、ファインインナーリード形成予定領域１４の板厚は１００μｍ程度であり、また、周辺領域１５の板厚は２００μｍ程度のまま残存する。尚、ここで説明する構成例では、エッチング対象領域１４の平面的形状を四角としてある。また、このファインインナーリード形成予定領域１４の大きさは、リードフレーム上に搭載する半導体素子に設けられた電極であるボンディング電極の配置によって決まる。
第３工程では、肉薄にされているファインインナーリード形成予定領域１４を第１パターニング処理によりパターニングし、ファインインナーリード部２２を形成する（図３参照）。
このパターニングに際し、先ず、ファインインナーリード形成予定領域１４のうちファインインナーリード部を形成すべき領域と上述の周辺領域１５とを覆うレジストパターンを設ける。次に、ファインインナーリード形成予定領域１４のうち、レジストパターンから露出している部分に対して、好ましくは、化学的エッチングを行って、当該部分をエッチング除去してこのパターニングを完了する。
従って、ファインインナーリード形成予定領域１４に設けるレジストパターンを、半導体素子のボンディング電極のピッチに合うように決めて設ければ、エッチング除去後に得られるファインインナーリード部２２の配列ピッチは、上述の電極の配列ピッチで形成される。ファインインナーリード部２２の厚みを薄くすることで、ファインインナーリード部２２の幅を狭く形成することができるので、ファインインナーリード部２２の配列ピッチを小さくすることが可能となる。
第４工程では、第２工程のハーフエッチングにおいて非エッチング対象であった周辺領域１５を第２パターニング処理によりパターニングして、中間インナーリード（第２インナーリードと称することもある。）部２３及びアウターリード部２５を形成する（図４参照）。
この場合には、先ず、形成されたファインインナーリード部２２と、中間インナーリード部２３及びアウターリード部２５を形成すべき領域と、これらリードフレームを支持する支持枠部１９とを覆い、かつ、残りの周辺領域１５を露出させるレジストパターンを設ける。次に、露出した周辺領域１５に対し、好ましくは、化学的エッチングを行って、エッチング除去する。その結果、支持枠部１９（フレームとも称する。）に支持されたリードフレーム２０が形成される。
なお、導体板の材質が銅である場合、第２工程のハーフエッチングと、第３工程及び第４工程のパターニングは、好ましくは、塩化鉄をエッチング剤として使用する化学的エッチングで行うのが良い。
また、第４工程の中間インナーリード部２３及びアウターリード部２５の形成では、リードフレームのピッチが１８０μｍ以上でも良いので、第２パターニング処理として、従来技術の金型加工により形成しても良い。
金型加工は、物理的なパターニングであるので、化学的なパターニングよりも簡単にパターニングが可能となる。
また、第３工程と第４工程の工程順序は、設計に応じて、いずれを先に行ってもよい。
従来、１８０μｍ程度の配列ピッチのリードフレームが製造されているので、ファインインナーリード形成予定領域１４の板厚を、非エッチング対象の周辺領域１５の半分程度にすれば、ファインインナーリード部の配列ピッチは、概ね８０μｍまで実現可能であり、この場合、ボンディング電極の配列ピッチが８０μｍ程度である半導体素子がフリップチップ結合で搭載可能となる。
支持枠部１９に支持された、リードフレーム２０が形成された後、ファインインナーリード部２２及び中間インナーリード部２３で構成されるインナーリード部２１に半導体素子等パッケージに必要なものを搭載する。その後、インナーリード部２１及び各素子を含むようにモールド、すなわち樹脂封止し、その後、リードフレーム２０を支持枠部１９から切断し、樹脂封止パッケージとする。
（リードフレームの説明）
図４（Ｂ）及び図５（Ｂ）を参照して、上述の方法で製造した第１の例のリードフレームの構造を説明する。このリードフレームは、半導体装置のパッケージ形態の一つである、リードフレームタイプの樹脂封止（モールド）パッケージで利用される。
このリードフレーム２０は、複数のリード２７を実質的に平行に配列して備えている。これらリード２７は、インナーリード部２１とアウターリード部２５とに２区分されて構成される。リードフレーム２０の、パッケージ内に含まれる部分がインナーリード部２１であり、パッケージの外側に露出している部分がアウターリード部２５である。
インナーリード部２１は、ファインインナーリード部２２と、ファインインナーリード部２２及びアウターリード部２５間を結合する中間インナーリード部２３とを有する。ファインインナーリード部２２は、中間インナーリード部２３及びアウターリード部２５を介して、外部の接続先と導通自在である。
中間インナーリード部２３及びアウターリード部２５は、第２の厚みｔ２と第２の幅ｗ２を有する。
ファインインナーリード部２２は、第１の厚みｔ１を有している。第１の厚みｔ１は、第２の厚みｔ２よりも薄い。ファインインナーリード部２２は、先端部２２ａと、この先端部に連続する後段部２２ｂとを有している。ファインインナーリード部２２の先端部２２ａは、第１の幅ｗ１を有している。第１の幅ｗ１は、第２の幅ｗ２よりも狭くなっている。ファインインナーリード部２２の後段部２２ｂは、好ましくは、先端部の第１の幅ｗ１から、中間インナーリード部の第２の幅ｗ２へと幅が拡がるのが良い。図中で、ファインインナーリード部の先端部２２ａと後段部２２ｂとの境界はＬ１で示され、ファインインナーリード部２２と中間インナーリード部２３との境界はＬ２で示され、及び、中間インナーリード部２３とアウターリード部２５との境界はＬ３で示されている。
複数のリード２７を平行に配置させたとき、インナーリード部２１の配列ピッチは、通常は、インナーリード部２１の幅の２倍程度である。今、ファインインナーリード部２２の先端部２２ａの配列ピッチを第１のピッチｄ１とし、及び、中間インナーリード部２３の配列ピッチを第２のピッチｄ２とする。この場合、第２のピッチｄ２が、概ね１８０μｍ以上であるのに対し、第１のピッチｄ１は、８０μｍ程度である。なお、一般に用いられている半導体素子の電極ピッチが、概ね８０〜２００μｍであるため、上述した例では、ファインインナーリード部２２の先端部２２ａの第１ピッチｄ１は、８０μｍ程度としているが、先端部２２ａの厚みに従って、第１の幅ｗ１をより狭くすることによって、この第１のピッチｄ１を８０μｍ以下に設定することも可能である。
上述の説明において、ファインインナーリード部２２の後段部２２ｂは、中間インナーリード部２３側から先端部２２ａへと先細となる幅を有している例につき説明したが、後段部２２ｂの幅を先端部２２ａの幅と同一の一定幅としても良い。
図６を参照して、第２の例のリードフレーム２０ａの構造につき説明する。この第２の例のリードフレームの第１の例との構成上の相違点は、予備リード２８ａを追加して備える構造とした点である。
この予備リード２８ａは互いに隣接して平行に配列されている本来のリード２７の中間インナーリード部２３間の領域に、本来のリード２７とは離間して平行に配置されている。また、この予備リード２８ａは、本来のリード２７の中間インナーリード部２３とファインインナーリード部２２との境界からアウターリード部２５側の領域中のいずれかの位置に前段縁を位置決めしてアウターリード部側へと延在して設けられている。
この予備リード２８ａは、予備インナーリード部２４ａと、予備アウターリード部２６ａとに２区分されて構成されている。従って、この予備リード２８ａは、上述の本来のリード２７のファインインナーリード部２２に対応する部分が形成されていない。
図６に示すように、リードフレームに第２半導体素子５１を搭載したときの最大占有領域５２ａを点線で示している。上述した予備リード２８ａは、パッケージの内側であるが、占有領域５２ａの外側の領域に予備インナーリード部２４ａが配設されるように、形成されている。また、この予備リード２８ａは、上述した本来のリード２７と同時に形成すれば良い。また、この予備リード２８ａは、２つの本来のリード２７間に、必要に応じて及び必要な本数だけ設ければよい。
このような予備リードを設けたリードフレーム構成とすることにより、第１半導体素子のボンディング電極とフリップチップ結合で接続されているリードとは異なるリードに、第２半導体素子のボンディング電極を接続することが可能となる。また、第１半導体素子と第２半導体素子のボンディング電極の個数又は配置が異なる場合でも一つのリードフレームに搭載可能となる。
次に、図７を参照して、第３の例のリードフレーム２０ｂの構造について説明する。この第３の例のリードフレーム２０ｂの第２の例との構成上の相違点は、予備リード２８ｂの構成自体にある。
この第３の例のリードフレーム２０ｂは、図６と図７とに示す構成例を対比すれば、明らかなように予備インナーリード２４ｂが、第２の例の場合よりも長く形成されていて、第２半導体素子５１による占有領域５２ｂの内側へ境界Ｌ２に達しない程度にまで延在している。従って、この場合には、第２半導体素子の表面側に予備インナーリード部２４ｂの先端部分が、第２半導体素子５１上の半導体素子用接着剤によって固定される。予備インナーリード部２４ｂが第２半導体素子５１に固定されるため、半導体装置組立時の予備インナーリード部２４ｂの変形を防ぐことができる。
(半導体装置の説明)
第１実施形態
図５を参照して、上述のリードフレームを用いた半導体装置の構成について説明する。
第１半導体素子３１が、リードフレーム２０上に搭載されている。第１半導体素子３１の一方の面が回路形成面であり、その面上に電極としてボンディング電極３３が設けられている。このボンディング電極３３上に、バンプとして、はんだバンプ３５が形成される。このはんだバンプ３５により、リードフレーム２０のファインインナーリード部２２の特にその先端部２２ａに、第１半導体素子３１のボンディング電極３３がフリップチップ接合されている。なお、第１半導体素子３１のボンディング電極３３を第１電極と称することもある。
リードフレーム２０の、第１半導体素子３１が搭載されている面とは反対の面に、第２半導体素子５１が、半導体素子用接着剤３７により接着されている。この半導体素子用接着剤はエポキシ樹脂を含んだ絶縁性の接着剤である。
第２半導体素子５１のリードフレーム２０と接着される面とは反対の面が、回路形成面である。回路形成面上のボンディング電極５３に、ボンディング用のワイヤとして、金属ワイヤ３９の一端がはんだ結合等により、取り付けられている。金属ワイヤ３９の他端が、リードフレーム２０の中間インナーリード部２３に、はんだ結合等により、取り付けられている。なお、第２半導体素子５１のボンディング電極５３を第２電極と称することもある。
リードフレーム２０のインナーリード部２１と第１及び第２半導体素子３１及び５１を覆い包むように、樹脂封止がなされている。リードフレーム２０のアウターリード部２５が樹脂封止されたパッケージ４１から露出している。
なお、第１半導体素子３１と第２半導体素子５１のボンディング電極３３及び５３の配列が同じであって、かつ、ボンディング電極３３及び５３の配列ピッチがリードフレーム２０のファインインナーリード部２２の先端部２２ａの配列ピッチと一致している場合、第２半導体素子５１を第１半導体素子３１と同様に、フリップチップ接合によって搭載することも可能である。
第２実施形態
図８を参照して、この発明の半導体装置の第２実施形態の構成につき説明する。第１実施形態との相違点は、リードフレーム２０のインナーリード部２１と第１半導体素子３１との間の空間に、絶縁性樹脂として、例えばエポキシ樹脂４３が充填されている点である。
このようなエポキシ樹脂等の絶縁性樹脂層を設けてある理由は次の通りである。リードフレーム２０に搭載された半導体素子やボンディング用の金属ワイヤ等を包み込むモールド樹脂を設けるときに、モールド樹脂が、リードフレーム２０のインナーリード部２１と第１半導体素子３１との間の空間に侵入する。この樹脂の侵入時の圧力の作用によって、第１半導体素子３１とインナーリード部２１との間隔が広がってしまうことがある。これに起因して、はんだバンプにクラックが発生する可能性がある。
しかし、第２実施形態では、モールド前にエポキシ樹脂４３で、第１半導体素子３１とインナーリード部２１との間の空間に、予め、樹脂層を設けている。このエポキシ樹脂４３により、モールド時に、半導体素子３１とインナーリード部２１との間の空間へのモールド樹脂の侵入を防げるので、はんだバンプ３５のクラック発生の可能性も無く、よって、信頼性の高い半導体装置を供給できる。
第３実施形態
図９を参照して、この発明の半導体装置の第３実施形態の構成を説明する。
この第３実施形態では、２つの第１半導体素子３１ａ及び３１ｂが、ボンディング電極側を向き合わせられて、リードフレーム２０上に搭載されている。２つの第１半導体素子３１ａ及び３１ｂの一方の面が回路形成面であり、その面上に電極としてボンディング電極３３が設けられている。このボンディング電極３３上に、バンプとしてＡｕバンプ３６が形成されている。ボンディング電極３３は、Ａｕバンプ３６により異方性導電シート４５を介して、リードフレーム２０のファインインナーリード部２２の表側と裏側にそれぞれ接続される。リードフレーム２０のファインインナーリード部２２の先端部２２ａは、導体板の両面側から同じ深さだけエッチング除去して導体板の中心部に肉薄の部分として形成されている。
ここで、異方性導電シート４５は、絶縁性のシート内に、導電体の領域を含む構造を持っている。常態では、異方性導電シート４５の任意の２点間は絶縁状態である。ボンディング時の加熱及び加圧により、加熱及び加圧を受けた異方性導電シート４５内の導電体の領域が結合する。上述のように、異方性導電シート４５は、所定の箇所の、表面と裏面の間を導通状態にし、その他の部分は絶縁状態であるように設定できるシートである。
既に説明した半導体装置の第２実施形態の場合と同様に、この第３実施形態の場合にも、第１半導体素子３１ａ及び３１ｂと、リードフレーム２０のインナーリード部２１との間の空間は、エポキシ樹脂４３により満たされている。
第１半導体素子３１ａ及び３１ｂのリードフレーム２０と接続される面とは反対の面に、半導体素子用接着剤３８により２つの第２半導体素子５１ａ及び５１ｂがそれぞれ接着される。
第２半導体素子５１ａ及び５１ｂの第１半導体素子３１ａ及び３１ｂと接着される面とは反対の面に備えられたボンディング電極５３に、金属ワイヤ３９の一端が取り付けられる。金属ワイヤ３９の他端は、リードフレーム２０の中間インナーリード部２３に取り付けられる。金属ワイヤ３９のボンディング電極５３及び中間インナーリード部２３との接続は、はんだ結合等で行われる。
リードフレーム２０のインナーリード部２１と２組の第１及び第２半導体素子３１ａ、３１ｂ、５１ａ及び５１ｂを覆い包むように樹脂封止（モールド）４１が行われている。リードフレーム２０のアウターリード部２５がモールド部４１から外側へ露出している。
このような第３実施形態の構成によれば、第１半導体素子及び第２半導体素子をリードフレームの表裏にそれぞれ一組ずつ搭載してあることで、半導体装置１個で２個分の特性を発揮できるとともに、高密度実装が可能となる。
第４実施形態
図１０（Ａ）及び（Ｂ）を参照して、この発明の半導体装置の、第４実施形態の構成につき説明する。この第４実施形態では、第２半導体素子５１ａ及び５１ｂを固定するために、枠材４７が用いられる点が第３実施形態の半導体装置と相違する。ここでは、第４実施形態での枠材４７の構造について主に説明する。
枠材４７の断面は、第２半導体素子と同様の形状及び大きさの長方形から、第１半導体素子と同様の形状及び大きさの長方形の部分をくりぬいた、第１半導体素子を囲むような形状である。この枠材４７は２つ設けられていて、一方の枠材４７ａは一方の第２半導体素子５１ａを固定し、また、他方の枠材４７ｂは、他方の第２半導体素子５１ｂを固定するために用いられている。枠材４７の高さは、リードフレーム２０の中間インナーリード部２３から第２半導体素子５１ａ及び５１ｂまでの距離とほぼ等しくなっている。
この枠材４７ａ及び４７ｂの各々は、中間インナーリード部２３に第１半導体素子３１ａ及び３１ｂをそれぞれ個別に囲むように、エポキシ樹脂等（図示しない）で取り付けられている。さらに、第２半導体素子５１ａ及び５１ｂが、同じくエポキシ樹脂等（図示しない）で枠材４７ａ及び４７ｂに固定されている。
また、枠材４７の各側面には、モールド樹脂が注入されるように開口又はスリット４８が開いている。
第２半導体素子５１ａ及び５１ｂを枠材４７で固定するので、第２半導体素子５１ａ及び５１ｂを金属ワイヤ３９で接続するとき、第２半導体素子５１ａ及び５１ｂの振動が抑えられるとともに、リードフレームのインナーリード部の振動も抑えられるため、ワイヤの切断等が生じる可能性が減り、信頼性の高い半導体装置を供給できる。
リードフレームの製造工程（第１工程）を説明するための図である。（Ａ）は概略的平面図及び（Ｂ）は（Ａ）のＡ−Ａ線に沿って取った断面の切り口を示す図である。 リードフレームの製造工程（第２工程）を説明するための図である。（Ａ）は概略的平面図及び（Ｂ）は（Ａ）のＡ−Ａ線に沿って取った断面の切り口を示す図である。 リードフレームの製造工程（第３工程）を説明するための図である。（Ａ）は概略的平面図及び（Ｂ）は（Ａ）のＡ−Ａ線に沿って取った断面の切り口を示す図である。 リードフレームの製造工程（第４工程）を説明するための図である。（Ａ）は概略的平面図及び（Ｂ）は（Ａ）のＡ−Ａ線に沿って取った断面の切り口を示す図である。 半導体装置及び半導体装置に用いるリードフレームを説明するための図である。（Ａ）は半導体装置の第１実施形態を説明するための概略的断面図、及び（Ｂ）はリードフレームの第１の例を説明するための概略的平面図である。 この発明のリードフレームの第２の例を説明するための概略的平面図である。 この発明のリードフレームの第３の例を説明するための概略的平面図である。 この発明の半導体装置の第２実施形態の構成を説明するための概略的断面図である。 この発明の半導体装置の第３実施形態の構成を説明するための概略的断面図である。 この発明の半導体装置の第４実施形態の構成を説明するための図である。（Ａ）は半導体装置を示す概略的断面図で、及び（Ｂ）はこの半導体装置に使用する枠材を概略的に示す平面図、正面図、及び側面図である。 従来例の半導体装置を説明するための断面図である。
符号の説明
１０ 導体板
１４ ファインインナーリード形成予定領域
１５ 周辺領域
１９ 支持枠部
２０、２０ａ、２０ｂ リードフレーム
２１ インナーリード部
２２ ファインインナーリード部
２３ 中間インナーリード部
２４ａ、２４ｂ 予備インナーリード部
２５ アウターリード部
２６ａ、２６ｂ 予備アウターリード部
２７ リード
２８ａ、２８ｂ 予備リード
３１、３１ａ、３１ｂ 第１半導体素子
３３ ボンディング電極
３５ はんだバンプ
３６ Ａｕバンプ
３７、３８ 半導体素子用接着剤
３９ 金属ワイヤ
４１ モールド樹脂
４３ エポキシ樹脂
４５ 異方性導電シート
４７、４７ａ、４７ｂ 枠材
５１、５１ａ、５１ｂ 第２半導体素子
５２ａ、５２ｂ 占有領域
５３ ボンディング電極
１４２ 樹脂封止パッケージ
１４３ａ、１４３ｂ 半導体素子
１４４ ダイステージ
１４５ 半導体素子用接着剤
１４６ タブリード
１４７ 絶縁材
１４８ リードフレーム
１４９ 金属ワイヤ
１５０ ボンディング電極
１５２ バンプ

Claims (9)

  1. 複数のリードを配列して備えるリードフレームと、該リードフレームに搭載される第１半導体素子及び第２半導体素子とを有する半導体装置であって、
    前記複数のリードの各々はインナーリード部とアウターリード部とに２区分されて構成され、
    前記インナーリード部は、第１インナーリード部と該第１インナーリード部及び前記アウターリード部間を結合する第２インナーリード部とを有し、
    前記第２インナーリード部及び前記アウターリード部は、第２の厚みと第２の幅を有し、
    前記第１インナーリード部は、前記第２の厚みよりも薄い第１の厚みを有し、及び、前記第２の幅よりも狭い第１の幅の先端部を有し、
    前記第１半導体素子は、表面に複数の第１電極が形成されていて、前記第１電極が前記第１インナーリード部とはんだバンプによりフリップチップ接合されており、
    前記第２半導体素子は、表面に複数の第２電極が形成されていて、前記第２電極が前記第２インナーリード部とワイヤを介して電気的に接続されている
    ことを特徴とする半導体装置。
  2. 前記第２半導体素子が、前記リードフレームの前記第１半導体素子が搭載されている面とは反対側の面に搭載されている
    ことを特徴とする請求項１に記載の半導体装置。
  3. 複数のリード、及び、複数の予備リードを配列して備えるリードフレームと、該リードフレームに搭載される第１半導体素子及び第２半導体素子とを有する半導体装置であって、
    前記複数のリードの各々はインナーリード部とアウターリード部とに２区分されて構成され、
    前記インナーリード部は、第１インナーリード部と該第１インナーリード部及び前記アウターリード部間を結合する第２インナーリード部とを有し、
    前記第２インナーリード部及び前記アウターリード部は、第２の厚みと第２の幅を有し、
    前記第１インナーリード部は、前記第２の厚みよりも薄い第１の厚みを有し、及び、前記第２の幅よりも狭い第１の幅の先端部を有し、
    前記複数の予備リードは、前記複数のリードの前記第２インナーリード部間の領域であって、前記第１インナーリード部と前記第２インナーリード部との境界から、前記アウターリード部側の前記領域にそれぞれ配置されており、
    前記第１半導体素子は、表面に複数の第１電極が形成されていて、前記第１電極が前記第１インナーリード部とはんだバンプによりフリップチップ接合されており、
    前記第２半導体素子は、表面に複数の第２電極が形成されていて、前記第２電極が前記第２インナーリード部又は前記予備リードとワイヤを介して電気的に接続されている
    ことを特徴とする半導体装置。
  4. 前記第２半導体素子が、前記リードフレームの前記第１半導体素子が搭載されている面とは反対側の面に搭載され、及び
    前記予備リードが前記第２半導体素子に固定されている
    ことを特徴とする請求項３に記載の半導体装置。
  5. 前記インナーリード部と前記第１半導体素子の間に絶縁性樹脂層が設けられている
    ことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
  6. 複数のリードを配列して備えるリードフレームと、該リードフレームに搭載される第１半導体素子と、該第１半導体素子上に接着された第２半導体素子とを有する半導体装置であって、
    前記複数のリードの各々はインナーリード部とアウターリード部とに２区分されて構成され、
    前記インナーリード部は、第１インナーリード部と該第１インナーリード部及び前記アウターリード部間を結合する第２インナーリード部とを有し、
    前記第２インナーリード部及び前記アウターリード部は、第２の厚みと第２の幅を有し、
    前記第１インナーリード部は、前記第２の厚みよりも薄い第１の厚みを有し、及び、前記第２の幅よりも狭い第１の幅の先端部を有し、
    前記第１半導体素子は、表面に複数の第１電極が形成されていて、前記第１電極が前記第１インナーリード部と異方性導電シートを介して電気的に接続されており、
    前記第２半導体素子は、表面に複数の第２電極が形成されていて、前記第２電極が前記第２インナーリード部とワイヤを介して電気的に接続されており、
    前記インナーリード部と前記第１半導体素子の間に絶縁性樹脂層が設けられている
    ことを特徴とする半導体装置。
  7. 複数のリード、及び、複数の予備リードを配列して備えるリードフレームと、該リードフレームに搭載される第１半導体素子と、該第１半導体素子上に接着された第２半導体素子とを有する半導体装置であって、
    前記複数のリードの各々はインナーリード部とアウターリード部とに２区分されて構成され、
    前記インナーリード部は、第１インナーリード部と該第１インナーリード部及び前記アウターリード部間を結合する第２インナーリード部とを有し、
    前記第２インナーリード部及び前記アウターリード部は、第２の厚みと第２の幅を有し、
    前記第１インナーリード部は、前記第２の厚みよりも薄い第１の厚みを有し、及び、前記第２の幅よりも狭い第１の幅の先端部を有し、
    前記複数の予備リードは、前記複数のリードの前記第２インナーリード部間の領域であって、前記第１インナーリード部と前記第２インナーリード部との境界から、前記アウターリード部側の前記領域にそれぞれ配置されており、
    前記第１半導体素子は、表面に複数の第１電極が形成されていて、前記第１電極が前記第１インナーリード部と異方性導電シートを介して電気的に接続されており、
    前記第２半導体素子は、表面に複数の第２電極が形成されていて、前記第２電極が前記第２インナーリード部又は前記予備リードとワイヤを介して電気的に接続されている
    ことを特徴とする半導体装置。
  8. 前記インナーリード部と前記第２半導体素子との間に前記第２半導体素子を固定する枠材を備え、
    該枠材は、前記第１半導体素子を囲む形状であり、かつ、当該枠材の側面に開口部を備える
    ことを特徴とする請求項６又は７に記載の半導体装置。
  9. 前記第１インナーリード部は、前記先端部に連続し、及び、前記第１の幅から、前記第２インナーリード部の前記第２の幅へと幅が拡がる後段部を有する
    ことを特徴とする請求項１〜８のいずれか一項に記載の半導体装置。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI250592B (en) * 2004-11-16 2006-03-01 Siliconware Precision Industries Co Ltd Multi-chip semiconductor package and fabrication method thereof
US8093694B2 (en) * 2005-02-14 2012-01-10 Stats Chippac Ltd. Method of manufacturing non-leaded integrated circuit package system having etched differential height lead structures
US7511371B2 (en) * 2005-11-01 2009-03-31 Sandisk Corporation Multiple die integrated circuit package
US7656173B1 (en) * 2006-04-27 2010-02-02 Utac Thai Limited Strip socket having a recessed portions in the base to accept bottom surface of packaged semiconductor devices mounted on a leadframe for testing and burn-in
US8461694B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US8310060B1 (en) 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
US8492906B2 (en) * 2006-04-28 2013-07-23 Utac Thai Limited Lead frame ball grid array with traces under die
US8460970B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US8487451B2 (en) * 2006-04-28 2013-07-16 Utac Thai Limited Lead frame land grid array with routing connector trace under unit
US20070281397A1 (en) * 2006-05-31 2007-12-06 Wai Yew Lo Method of forming semiconductor packaged device
US8125077B2 (en) * 2006-09-26 2012-02-28 Utac Thai Limited Package with heat transfer
US8013437B1 (en) 2006-09-26 2011-09-06 Utac Thai Limited Package with heat transfer
US9761435B1 (en) 2006-12-14 2017-09-12 Utac Thai Limited Flip chip cavity package
US9082607B1 (en) 2006-12-14 2015-07-14 Utac Thai Limited Molded leadframe substrate semiconductor package
US8035207B2 (en) * 2006-12-30 2011-10-11 Stats Chippac Ltd. Stackable integrated circuit package system with recess
JP2009064854A (ja) * 2007-09-05 2009-03-26 Nec Electronics Corp リードフレーム、半導体装置、及び半導体装置の製造方法
US7790512B1 (en) 2007-11-06 2010-09-07 Utac Thai Limited Molded leadframe substrate semiconductor package
US8063470B1 (en) 2008-05-22 2011-11-22 Utac Thai Limited Method and apparatus for no lead semiconductor package
US9947605B2 (en) * 2008-09-04 2018-04-17 UTAC Headquarters Pte. Ltd. Flip chip cavity package
US8334764B1 (en) 2008-12-17 2012-12-18 Utac Thai Limited Method and apparatus to prevent double semiconductor units in test socket
US8569877B2 (en) * 2009-03-12 2013-10-29 Utac Thai Limited Metallic solderability preservation coating on metal part of semiconductor package to prevent oxide
US8252634B2 (en) * 2009-06-19 2012-08-28 Stats Chippac Ltd. Integrated circuit packaging system with a leadframe having radial-segments and method of manufacture thereof
US9449900B2 (en) * 2009-07-23 2016-09-20 UTAC Headquarters Pte. Ltd. Leadframe feature to minimize flip-chip semiconductor die collapse during flip-chip reflow
US9355940B1 (en) 2009-12-04 2016-05-31 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US8368189B2 (en) 2009-12-04 2013-02-05 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US8575732B2 (en) * 2010-03-11 2013-11-05 Utac Thai Limited Leadframe based multi terminal IC package
US8871571B2 (en) 2010-04-02 2014-10-28 Utac Thai Limited Apparatus for and methods of attaching heat slugs to package tops
US9029198B2 (en) 2012-05-10 2015-05-12 Utac Thai Limited Methods of manufacturing semiconductor devices including terminals with internal routing interconnections
US9449905B2 (en) 2012-05-10 2016-09-20 Utac Thai Limited Plated terminals with routing interconnections semiconductor device
US9397031B2 (en) 2012-06-11 2016-07-19 Utac Thai Limited Post-mold for semiconductor package having exposed traces
US8759956B2 (en) * 2012-07-05 2014-06-24 Infineon Technologies Ag Chip package and method of manufacturing the same
CN103390563B (zh) * 2013-08-06 2016-03-30 江苏长电科技股份有限公司 先封后蚀芯片倒装三维系统级金属线路板结构及工艺方法
US10242934B1 (en) 2014-05-07 2019-03-26 Utac Headquarters Pte Ltd. Semiconductor package with full plating on contact side surfaces and methods thereof
US10269686B1 (en) 2015-05-27 2019-04-23 UTAC Headquarters PTE, LTD. Method of improving adhesion between molding compounds and an apparatus thereof
US9917038B1 (en) 2015-11-10 2018-03-13 Utac Headquarters Pte Ltd Semiconductor package with multiple molding routing layers and a method of manufacturing the same
US10276477B1 (en) 2016-05-20 2019-04-30 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple stacked leadframes and a method of manufacturing the same
US12080633B2 (en) * 2018-09-06 2024-09-03 Texas Instruments Incorporated Custom leadframe from standard plus printed leadframe portion
US11901309B2 (en) 2019-11-12 2024-02-13 Semiconductor Components Industries, Llc Semiconductor device package assemblies with direct leadframe attachment
CN113113379A (zh) * 2021-04-13 2021-07-13 马鞍山市槟城电子有限公司 芯片封装结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4711700A (en) * 1985-07-03 1987-12-08 United Technologies Corporation Method for densifying leadframe conductor spacing
US5025114A (en) * 1989-10-30 1991-06-18 Olin Corporation Multi-layer lead frames for integrated circuit packages
JPH0730051A (ja) 1993-07-09 1995-01-31 Fujitsu Ltd 半導体装置
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