JP3808575B2 - 歩留まり解析方法及びその装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、歩留まり解析方法及びその装置に係わり、特に半導体製品の歩留まりや不良を解析するのに好適な方法及びその装置に関する。
【０００２】
【従来の技術】
半導体製品の量産工程では、良否を判断するための試験結果を統計的に処理し、試験項目毎に検出された不良製品の数の分布を表示するというシステムが、工場のラインに組み込まれた状態で実用化されている。
【０００３】
半導体製品のうち、例えば半導体メモリ装置のようなものは、セルを構成する同一回路が規則的に配置された領域が大部分を占めている。このような装置は、試験により発見された不良箇所の物理アドレスを求めて、マップ上に不良箇所を表示し、不良の原因を突き止めるための歩留まり解析を行うことも比較的容易であった。
【０００４】
一方、ＣＰＵやマイクロコンピュータ、ＡＳＩＣ（Application Specific IC ）等の論理回路製品については、同一回路が規則的に配置されたような構成は備えておらず、不良箇所の特定は困難であった。このような製品については、後述する故障シミュレーションから得られる故障辞書と、機能試験から得られる不良のあるパターン位置を示すアドレスや外部出力端子等を用いることで、回路内部の不良候補ノードを絞り込んでいく手法が用いられている。
【０００５】
【発明が解決しようとする課題】
近年では、製品の規模が拡大し、また製造プロセスにおける微細化、回路構成の複雑化が進むなかで、製品の歩留まり向上という要請は増加する一方である。しかし、製品の試験結果から歩留まりの解析を行うのは情報量が十分ではなく、不良箇所を特定するための歩留まり解析は困難さを伴っていた。従来の製造ラインにおける試験は、良品と不良品とを判別するテスタ等を用いた特性試験が主であり、試験結果の加工及び分析により歩留まりの解析を行うには、新たな別ラインを設けるか、あるいは製造ラインを一旦停止して解析するなどの手法を採らざるを得なかった。さらには、解析手法も自動化されておらず熟練者による手作業に頼らざるを得ない面が多く、多大な時間と労力を必要としていた。
【０００６】
また、論理回路製品は、上述したように同一構成の回路が規則的に配列された記憶装置とは異なり、回路構成に規則性がないので、従来の製造ラインにおける良品判別試験の結果を用いて不良箇所を特定することは困難であった。
【０００７】
本発明は上記事情に鑑みてなされたもので、チップ又はウェーハ上の不良候補のノードの位置を絞り込んで、その不良の原因を突き止める歩留まり解析を行うために有益な情報を提供することが可能な歩留まり解析方法及びその装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の歩留まり解析装置は、
複数のチップ又はウェーハに対して良否判定を行うための測定を行い得られた測定結果を出力する測定手段と、
前記チップ又はウェーハに対して故障シミュレーションを実行し、不良候補ノードを示した故障辞書を作成するシミュレーション実行部と、
前記チップ又はウェーハにおける各素子のレイアウトを示すレイアウト図を含むレイアウト情報を生成して出力するレイアウト情報生成部と、
前記チップ又はウェーハ上に存在するダストを検出してダストが前記チップ又はウェーハの表面上に分布する位置を示すダスト情報を出力するダスト検出手段と、
前記測定手段が出力した前記測定結果と、前記シミュレーション実行部が作成した前記故障辞書を照合して、良品候補ノード及び不良候補ノードを絞り込み、、前記レイアウト情報生成部が出力した前記レイアウト情報と、絞り込んだ前記良品候補ノード及び不良候補ノードとを対応付けて、前記レイアウト図上に前記良品候補ノード及び前記不良候補ノードを重畳表示するためのフェイルマップを作成し、前記良品候補ノード及び前記不良候補ノードの位置と、前記ダストの位置とを重畳させて、前記不良候補ノードの不良の原因を解析する制御部と、
前記フェイルマップを表示する表示部とを備えることを特徴とする。
【０００９】
前記シミュレーション実行部は、前記故障シミュレーションの他に、回路パターンの論理記述の良否を判定するロジックシミュレーションと、各セルの機能記述の良否を判定する機能シミュレーションと、回路動作の良否を判定する回路シミュレーションとをさらに実行し、それぞれのシミュレーション結果を出力し、
前記制御部は、前記シミュレーション実行部が出力した前記シミュレーション結果と、前記測定手段が出力した前記測定結果とを照合して前記良品候補ノード及び不良候補ノードを絞り込み、前記レイアウト情報と、絞り込んだ前記良品候補ノード及び不良候補ノードとを対応付けて、前記レイアウト図上に前記良品候補ノード及び前記不良候補ノードを重畳表示するためのフェイルマップを作成してもよい。
【００１０】
前記制御部は、前記不良候補ノードの位置と前記ダストの位置とが一致している箇所ではダストによる影響が高いと判断し、前記ダストの影響を除いて複数の前記チップ又はウェーハにおける所定数以上のものにおいて共通して前記不良候補ノード群が存在する場合には、その箇所の製造プロセスに異常がある可能性が高いと判断し、この判断結果に基づいて、前記表示手段に警告を表示させてもよい。
【００１１】
本発明の歩留まり解析方法は、
測定手段を用いて複数のチップ又はウェーハの良否を判断するための測定を行い、測定結果を生成するステップと、
前記チップ又はウェーハの故障の有無を判定するためのシミュレーションを行い、故障が検出されたノードを示す故障辞書を生成するステップと、
前記測定結果と前記故障辞書とを照合して、良品候補ノード及び不良候補ノードを絞り込むステップと、
前記チップ又はウェーハにおける各素子のレイアウトを示すレイアウト図を含むレイアウト情報と、前記良品候補ノード及び前記不良候補ノードとを対応付けて、前記レイアウト図上に前記良品候補ノード及び前記不良候補ノードを重畳表示するためのフェイルマップを作成するステップと、
前記チップ又はウェーハ上に存在するダストの位置を検出するステップと、
前記良品候補ノード及び前記不良候補ノードの位置と、前記ダストの位置とを重畳させて、前記不良候補ノードの不良の原因を解析するステップと、
前記フェイルマップを表示手段に表示するステップと、
を備えることを特徴とする。
【００１２】
前記不良候補ノードの不良の原因を解析するステップでは、前記不良候補ノードの位置と前記ダストの位置とが一致している箇所ではダストによる影響が高いと判断し、前記ダストの影響を除いて複数の前記チップ又はウェーハにおける所定数以上のものにおいて共通して前記不良候補ノード群が存在する場合には、その箇所の製造プロセスに異常がある可能性が高いと判断し、
この判断結果に基づいて、前記表示手段により警告を表示するステップをさらに備えてもよい。
【００１３】
【発明の実施の形態】
本発明の一実施の形態による歩留まり解析方法及びその装置では、測定試験を行って得られた情報に、故障シミュレーション等のシミュレーションによって得られた情報を用いて、不良候補ノードを絞り出し、この不良候補ノードとレイアウト情報とから、チップ又はウェーハ上における物理的な不良候補ノードの領域を割り出す。さらに、この物理的な不良候補ノードの領域と、ダスト情報に示されたダストの分布とを重畳して、不良の原因を解析する。また、このようにして得られた不良候補ノードの領域を、複数のチップ又はウェーハ毎に求めて統計的に処理し、多数のチップ又はウェーハ内で共通する不良を解析する。必要に応じて、各々の情報を蓄積しておき、また工場ラインにおいてモニタリングを行って異常を検出し、さらには所定数以上のチップ又はウェーハで不良が検出されたときには警告を行う。
【００１４】
ここで、試験情報とは、半導体製品の製造時又は評価時において、抽出したロットあるいはサンプルに対し製品の良否を判定するためにテスタ等を用いて特性を測定した結果を収集し、統計処理を行ったものである。
【００１５】
ロジックシミュレーション情報は、回路パターンが回路図に示された論理を正しく記述しているか否かをコンピュータシミュレーションを行って得たものである。ロジックシミュレーションは、あるノードにテストデータを入れたときに他のノードが１又は０に活性化されていくノードのレベルの変化を調べる活性化シミュレーションと同様なものである。
【００１６】
故障シミュレーションは、回路パターンは論理上、機能上正しいが、上記試験情報を検証してシミュレーションを行った結果、発見した故障を示すものである。この故障シミュレーションにより、故障候補ノードを示した故障辞書が作成される。
【００１７】
レイアウト情報は、各デバイスのウェーハ又はチップ上における物理的な位置を示すものである。但し、歩留まり解析では詳細なパターンまで示した情報は必要ではなく、各デバイスが存在する箇所をブロック等を用いて概略的に示したものであればよい。
【００１８】
ダスト情報は、チップ又はウェーハ上に存在するダストの位置を検出して得られたものである。ダストは、偶発的に故障を引き起こすものである。本発明において解析の対象としているのは、製造プロセスに不良の原因があって、複数のチップ又はウェーハの共通した領域に不良が発生したような場合である。よって、ダストが原因で生じた不良は、歩留まり解析の対象から除外される。
【００１９】
以下、本発明の一実施の形態について説明する。先ず、本実施の形態による歩留まり解析方法の概略を述べる。図３に、試験対象となるチップ３１と試験データ３２とを示す。チップ３１は、物理的な領域ａ、ｂ、ｃ、ｄに分割されており、試験データ３２は試験項目に応じてＡ、Ｂ、Ｃ、Ｄに分割されているとする。
【００２０】
そして、矢印で示されたように、試験データＡは、チップ３１の領域ａを対象とし、試験データＢは領域ｂ、試験データＣは領域ｃ、試験データＤは領域ｄを対象としている。
【００２１】
このような試験データＡ〜Ｄを用いてそれぞれの試験対象となる領域ａ、ｂ、ｃ、ｄを試験し、故障シミュレーションを実行することによって、不良候補ノードを示した故障辞書が生成される。この故障辞書と、各ノードのレイアウトを示したレイアウト情報を用いることで、図４（ａ）〜（ｄ）に示されたような故障ノードのチップ３１上の物理的な位置が示される。図４（ａ）に示されたように、試験データＡを用いて故障シミュレーションを行い、故障が検出された不良候補ノード群が、ハッチングの施された領域４１及び４２に存在するものとする。試験データＢを用いた故障シミュレーションでは、図４（ｂ）のように領域４３及び４４に不良候補ノード群が存在する。試験データＣを用いた故障シミュレーションにより、図４（ｃ）に示された領域４５及び４６に不良候補ノード群が存在するとする。さらに、試験データＤを用いた故障シミュレーションによって、図４（ｄ）に示された領域４７及び４８に不良候補ノード群が存在するとする。
【００２２】
そして、試験結果が図５のように表されたとする。試験データＡ及びＢを用いた試験では、いずれも良品としてパスしており、図４（ａ）及び（ｂ）における領域４１〜４４は良品候補ノード群となる。試験データＣを用いた試験でフェイルしているため、図４（ｃ）に示された領域４５及び４６が不良候補ノード群となる。
【００２３】
この試験では、一旦不良が発見された時点で、以降の試験は行わないモードで行ったものとする。これにより、試験データＤを用いた試験は未実行であり、図４（ｄ）に示された領域は対象からはずれる。このように、図４（ａ）〜（ｄ）に示された不良候補ノード群の領域を重畳させた後、図５のパス又はフェイル、実行又は未実行の試験結果に基づいて良品候補ノード群の領域を除外していくと、図６に示されたような結果が得られる。即ち、チップ３１のうち物理的な領域５１及び５３は良品候補ノード群が存在し、領域５２は不良候補ノード群が存在することになる。
【００２４】
この後、ダストチェッカ１５のダスト検出結果に基づいてダストによる不良候補ノード群が存在する物理的な領域を重畳させることで、領域５２の不良の原因はダストによるものか否かを判断することができる。
【００２５】
以上のような作業を、複数のチップに対して行い、得られた結果について統計処理を行うことで、不良候補ノード群の存在する物理的な領域が多数のチップで共通して現れるかどうかを判断し、不良品の傾向を把握することができる。上記処理をチップ単位で行う場合と同様に、ウェーハに対しても行って、不良ノード候補群がウェーハ上のどの物理的な領域に存在するかを判断することもできる。
【００２６】
図１に、本実施の形態による歩留まり解析装置の構成を示す。測定装置１１は、製品の特性を測定するためのものであって、例えばＡＴＥ（APPROVAL TEST EQUIPMENT ）等のテスタが用いられる。測定データ収集部１２は、測定装置１１から出力された測定データを収集する。測定データ収集部１２は、収集したデータに対して統計処理まで行うものであってもよい。シミュレーション実行部１４は、例えば上述した故障シミュレーションや論理シミュレーション、活性化シミュレーション等を実行するものである。シミュレーションには、他に各ブロックあるいは各セル単位の機能記述を調べる機能シミュレーションや、トランジスタレベルまで落とした回路の動作を調べる回路シミュレーション、論理シミュレーション及び機能シミュレーションを組み合わせたミックストシミュレーション等が含まれていてもよい。
【００２７】
レイアウト情報生成部１８は、回路におけるノードとのチップ又はウェーハ上の位置を示す情報の他に、ウェーハの外形情報、あるいはウェーハ内のチップ位置を示す情報等の読み込みを行い、各素子のウェーハ上、又はウェーハ内のチップ上のレイアウト情報を生成するものである。
【００２８】
ＣＡＤデータ収集部１３は、シミュレーション実行部１４が出力したシミュレーション結果と、レイアウト情報生成部１８が出力したレイアウト情報とを読み込んでＣＡＤデータとして収集する。
【００２９】
ダストチェッカ１５は、チップ又はウェーハ上のダストを検出するもので、得られたダスト情報を出力する。このダスト情報は、ダスト情報収集部１６に入力されて収集される。
【００３０】
制御部１７は、測定データ収集部１２が収集した測定データと、ＣＡＤデータ収集部１３が収集したＣＡＤデータと、ダスト情報収集部１６が収集したダスト情報とを与えられる。データ蓄積記憶部１９は、制御部１７に与えられた各種情報や、制御部１７がこれらの情報に対して加工したものを与えられて蓄積する。制御部１７は、データ蓄積記憶部１９に蓄積された情報を用いて歩留まり解析を行う。具体的には、ウェーハ上、あるいはデバイス上に上記情報を重畳させて不良候補ノード群の領域を割り出するための処理を行う。
【００３１】
表示部２０は、データ蓄積記憶部１９に蓄積された情報や、制御部１７が加工した情報、さらには制御部１７が解析して割り出した故障候補ノード群の存在する領域等の表示を行う。
【００３２】
このような構成を備えた解析装置を用いて、歩留まり解析を行うときの処理の手順を、図２のフローチャートを用いて説明する。
【００３３】
先ず、ステップ１００として、測定装置１１に試験プログラムを与えて試験モードを指定する。例えば、試験を領域毎に進めていく際に、いずれかの領域で故障箇所が発見されたらその時点で試験を終了するモードと、全ての領域に対する試験を終えるまで続行するモードとがあり、このいずれかの指定を行う。指定項目としては、試験の内容を示す項目、不良箇所の取り込み回数、あるいは不良が発見された場合の不良情報として不良の存在するパターン名称、アドレス外部端子のいずれのレベルまでを取り込むかという不良箇所のレベル等が存在する。
【００３４】
ステップ１０２として、測定装置１１により製品の特性を調べるための測定を実行し、ステップ１０４として測定データ収集部１２により測定結果を収集する。この場合、測定装置１１に予め指定されたモードで取り込んだ良／不良情報を分類して測定データ収集部１２が収集する。試験により良／不良であった各々の試験データの名称もあわせて収集する。
【００３５】
ステップ１０８として、シミュレーション実行部１４において故障シミュレーションを実行し、故障辞書を作成する。ステップ１１０として、ＣＡＤデータ収集部１３が故障辞書の読み込みを行う。故障辞書には、故障が検出されたノードに関する試験データ毎の情報が含まれている。
【００３６】
ステップ１０６として、制御部１７において、測定データと故障辞書とを照合することで、回路における良品候補ノード／不良候補ノードの判定を行う。この場合、測定装置１１の出力した測定結果に、不良と判定された箇所のアドレスや外部端子情報が含まれていると、この情報に故障辞書を照合することで、より良品候補ノード、不良候補ノードの絞り込みが容易となる。
【００３７】
ステップ１１４として、レイアウト情報生成部１８がレイアウト情報を読み込む。この情報には、図面上に表示された各ノードのレイアウト情報と、レイアウトと回路中のノードとの対応関係を示した情報が含まれている。
【００３８】
ステップ１１２において、制御部１７が良品候補ノード、不良品候補ノードを、レイアウト上の物理的な位置に対応付ける。さらにステップ１１６として、制御部１７がレイアウト図上に良品候補ノード及び不良候補ノードを重畳表示するためのフェイルマップの作成を行う。
【００３９】
ステップ１２０として、ダストチェッカ１５がチップ又はウェーハ上のダストの検出を行い、ステップ１２２としてダスト情報収集部１６がダスト情報の収集を行う。このダスト情報は、ダストがチップ又はウェーハの表面上に分布する位置を示すものである。
【００４０】
ステップ１１８として、制御部１７によりステップ１１６で作成した不良マップに、ダスト情報を重畳した不良マップを作成する。この不良マップを用いて、ステップ１２４においてダスト箇所と不良候補ノードとが一致している箇所においてはダストによる影響が高いといった解析を行う。
【００４１】
上記ステップ１００〜１２４における処理を複数のチップ又はウェーハに対して行い、ステップ１２６として得られた結果に対して統計を処理を行い、異常の有無の判断を行う。具体的には、ダストの影響を除いて多数のチップ又はウェーハの間で同様な箇所に不良候補ノードが存在したような場合は、その箇所の製造プロセスに異常がある可能性が高いと判断する。この判断結果に基づいて、必要に応じてステップ１２８として制御部１７が表示部２０に警告を表示する。
【００４２】
このような本実施の形態によれば、従来は困難であった論理回路製品に対しても不良が存在する領域を絞り込むことが可能であり、歩留まりの解析に有効な情報を提供することができる。
【００４３】
上述した実施の形態は一例であって、本発明を限定するものではない。例えば、図１に示された装置では、測定データ収集部１２、ダスト情報収集部１６、ＣＡＤデータ収集部１３、レイアウト情報生成部１８を備えている。しかし、これらの収集部を介することなく、測定装置１１、シミュレーション実行部１４、レイアウト情報生成部１８、ダストチェッカ１５から直接情報が制御部１７へ与えられてもよい。
【００４４】
【発明の効果】
以上説明したように、本発明の歩留まり解析方法及びその装置によれば、特性を測定した試験結果と、故障シミュレーション等によるシミュレーション結果と、各素子のレイアウト情報とを用いて不良候補ノードのチップ又はウェーハ上の位置を絞り込み、これにダストの分布とを組み合わせることで、不良の原因を突き止める歩留まり解析を容易且つ迅速に行うことが可能である。
【図面の簡単な説明】
【図１】本発明の一実施の形態による歩留まり解析装置の構成を示したブロック図。
【図２】本発明の一実施の形態による歩留まり解析方法の手順を示したフローチャート。
【図３】同歩留まり解析方法に基づいて、チップの不良箇所を解析するときの試験データＡ〜Ｄとチップの領域ａ〜ｄとの対応関係を示した説明図。
【図４】同歩留まり解析方法に基づいて、試験データＡ〜Ｄを用いて不良候補ノード群を検出した結果を示した説明図。
【図５】同歩留まり解析方法に基づいて、試験データＡ〜Ｄを用いて試験を行った結果を示した説明図。
【図６】同歩留まり解析方法に基づいて、試験データＡ〜Ｄを用いて試験を行い、得られた結果を重畳させて不良候補ノード群の領域を絞り込んだ状態を示した説明図。
【符号の説明】
１１ 測定装置
１２ 測定データ収集部
１３ ＣＡＤデータ収集部
１４ シミュレーション実行部
１５ ダストチェッカ
１６ ダスト情報収集部
１７ 制御部
１８ レイアウト情報生成部
１９ データ蓄積記憶部
２０ 表示部
【発明の属する技術分野】
本発明は、歩留まり解析方法及びその装置に係わり、特に半導体製品の歩留まりや不良を解析するのに好適な方法及びその装置に関する。
【０００２】
【従来の技術】
半導体製品の量産工程では、良否を判断するための試験結果を統計的に処理し、試験項目毎に検出された不良製品の数の分布を表示するというシステムが、工場のラインに組み込まれた状態で実用化されている。
【０００３】
半導体製品のうち、例えば半導体メモリ装置のようなものは、セルを構成する同一回路が規則的に配置された領域が大部分を占めている。このような装置は、試験により発見された不良箇所の物理アドレスを求めて、マップ上に不良箇所を表示し、不良の原因を突き止めるための歩留まり解析を行うことも比較的容易であった。
【０００４】
一方、ＣＰＵやマイクロコンピュータ、ＡＳＩＣ（Application Specific IC ）等の論理回路製品については、同一回路が規則的に配置されたような構成は備えておらず、不良箇所の特定は困難であった。このような製品については、後述する故障シミュレーションから得られる故障辞書と、機能試験から得られる不良のあるパターン位置を示すアドレスや外部出力端子等を用いることで、回路内部の不良候補ノードを絞り込んでいく手法が用いられている。
【０００５】
【発明が解決しようとする課題】
近年では、製品の規模が拡大し、また製造プロセスにおける微細化、回路構成の複雑化が進むなかで、製品の歩留まり向上という要請は増加する一方である。しかし、製品の試験結果から歩留まりの解析を行うのは情報量が十分ではなく、不良箇所を特定するための歩留まり解析は困難さを伴っていた。従来の製造ラインにおける試験は、良品と不良品とを判別するテスタ等を用いた特性試験が主であり、試験結果の加工及び分析により歩留まりの解析を行うには、新たな別ラインを設けるか、あるいは製造ラインを一旦停止して解析するなどの手法を採らざるを得なかった。さらには、解析手法も自動化されておらず熟練者による手作業に頼らざるを得ない面が多く、多大な時間と労力を必要としていた。
【０００６】
また、論理回路製品は、上述したように同一構成の回路が規則的に配列された記憶装置とは異なり、回路構成に規則性がないので、従来の製造ラインにおける良品判別試験の結果を用いて不良箇所を特定することは困難であった。
【０００７】
本発明は上記事情に鑑みてなされたもので、チップ又はウェーハ上の不良候補のノードの位置を絞り込んで、その不良の原因を突き止める歩留まり解析を行うために有益な情報を提供することが可能な歩留まり解析方法及びその装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の歩留まり解析装置は、
複数のチップ又はウェーハに対して良否判定を行うための測定を行い得られた測定結果を出力する測定手段と、
前記チップ又はウェーハに対して故障シミュレーションを実行し、不良候補ノードを示した故障辞書を作成するシミュレーション実行部と、
前記チップ又はウェーハにおける各素子のレイアウトを示すレイアウト図を含むレイアウト情報を生成して出力するレイアウト情報生成部と、
前記チップ又はウェーハ上に存在するダストを検出してダストが前記チップ又はウェーハの表面上に分布する位置を示すダスト情報を出力するダスト検出手段と、
前記測定手段が出力した前記測定結果と、前記シミュレーション実行部が作成した前記故障辞書を照合して、良品候補ノード及び不良候補ノードを絞り込み、、前記レイアウト情報生成部が出力した前記レイアウト情報と、絞り込んだ前記良品候補ノード及び不良候補ノードとを対応付けて、前記レイアウト図上に前記良品候補ノード及び前記不良候補ノードを重畳表示するためのフェイルマップを作成し、前記良品候補ノード及び前記不良候補ノードの位置と、前記ダストの位置とを重畳させて、前記不良候補ノードの不良の原因を解析する制御部と、
前記フェイルマップを表示する表示部とを備えることを特徴とする。
【０００９】
前記シミュレーション実行部は、前記故障シミュレーションの他に、回路パターンの論理記述の良否を判定するロジックシミュレーションと、各セルの機能記述の良否を判定する機能シミュレーションと、回路動作の良否を判定する回路シミュレーションとをさらに実行し、それぞれのシミュレーション結果を出力し、
前記制御部は、前記シミュレーション実行部が出力した前記シミュレーション結果と、前記測定手段が出力した前記測定結果とを照合して前記良品候補ノード及び不良候補ノードを絞り込み、前記レイアウト情報と、絞り込んだ前記良品候補ノード及び不良候補ノードとを対応付けて、前記レイアウト図上に前記良品候補ノード及び前記不良候補ノードを重畳表示するためのフェイルマップを作成してもよい。
【００１０】
前記制御部は、前記不良候補ノードの位置と前記ダストの位置とが一致している箇所ではダストによる影響が高いと判断し、前記ダストの影響を除いて複数の前記チップ又はウェーハにおける所定数以上のものにおいて共通して前記不良候補ノード群が存在する場合には、その箇所の製造プロセスに異常がある可能性が高いと判断し、この判断結果に基づいて、前記表示手段に警告を表示させてもよい。
【００１１】
本発明の歩留まり解析方法は、
測定手段を用いて複数のチップ又はウェーハの良否を判断するための測定を行い、測定結果を生成するステップと、
前記チップ又はウェーハの故障の有無を判定するためのシミュレーションを行い、故障が検出されたノードを示す故障辞書を生成するステップと、
前記測定結果と前記故障辞書とを照合して、良品候補ノード及び不良候補ノードを絞り込むステップと、
前記チップ又はウェーハにおける各素子のレイアウトを示すレイアウト図を含むレイアウト情報と、前記良品候補ノード及び前記不良候補ノードとを対応付けて、前記レイアウト図上に前記良品候補ノード及び前記不良候補ノードを重畳表示するためのフェイルマップを作成するステップと、
前記チップ又はウェーハ上に存在するダストの位置を検出するステップと、
前記良品候補ノード及び前記不良候補ノードの位置と、前記ダストの位置とを重畳させて、前記不良候補ノードの不良の原因を解析するステップと、
前記フェイルマップを表示手段に表示するステップと、
を備えることを特徴とする。
【００１２】
前記不良候補ノードの不良の原因を解析するステップでは、前記不良候補ノードの位置と前記ダストの位置とが一致している箇所ではダストによる影響が高いと判断し、前記ダストの影響を除いて複数の前記チップ又はウェーハにおける所定数以上のものにおいて共通して前記不良候補ノード群が存在する場合には、その箇所の製造プロセスに異常がある可能性が高いと判断し、
この判断結果に基づいて、前記表示手段により警告を表示するステップをさらに備えてもよい。
【００１３】
【発明の実施の形態】
本発明の一実施の形態による歩留まり解析方法及びその装置では、測定試験を行って得られた情報に、故障シミュレーション等のシミュレーションによって得られた情報を用いて、不良候補ノードを絞り出し、この不良候補ノードとレイアウト情報とから、チップ又はウェーハ上における物理的な不良候補ノードの領域を割り出す。さらに、この物理的な不良候補ノードの領域と、ダスト情報に示されたダストの分布とを重畳して、不良の原因を解析する。また、このようにして得られた不良候補ノードの領域を、複数のチップ又はウェーハ毎に求めて統計的に処理し、多数のチップ又はウェーハ内で共通する不良を解析する。必要に応じて、各々の情報を蓄積しておき、また工場ラインにおいてモニタリングを行って異常を検出し、さらには所定数以上のチップ又はウェーハで不良が検出されたときには警告を行う。
【００１４】
ここで、試験情報とは、半導体製品の製造時又は評価時において、抽出したロットあるいはサンプルに対し製品の良否を判定するためにテスタ等を用いて特性を測定した結果を収集し、統計処理を行ったものである。
【００１５】
ロジックシミュレーション情報は、回路パターンが回路図に示された論理を正しく記述しているか否かをコンピュータシミュレーションを行って得たものである。ロジックシミュレーションは、あるノードにテストデータを入れたときに他のノードが１又は０に活性化されていくノードのレベルの変化を調べる活性化シミュレーションと同様なものである。
【００１６】
故障シミュレーションは、回路パターンは論理上、機能上正しいが、上記試験情報を検証してシミュレーションを行った結果、発見した故障を示すものである。この故障シミュレーションにより、故障候補ノードを示した故障辞書が作成される。
【００１７】
レイアウト情報は、各デバイスのウェーハ又はチップ上における物理的な位置を示すものである。但し、歩留まり解析では詳細なパターンまで示した情報は必要ではなく、各デバイスが存在する箇所をブロック等を用いて概略的に示したものであればよい。
【００１８】
ダスト情報は、チップ又はウェーハ上に存在するダストの位置を検出して得られたものである。ダストは、偶発的に故障を引き起こすものである。本発明において解析の対象としているのは、製造プロセスに不良の原因があって、複数のチップ又はウェーハの共通した領域に不良が発生したような場合である。よって、ダストが原因で生じた不良は、歩留まり解析の対象から除外される。
【００１９】
以下、本発明の一実施の形態について説明する。先ず、本実施の形態による歩留まり解析方法の概略を述べる。図３に、試験対象となるチップ３１と試験データ３２とを示す。チップ３１は、物理的な領域ａ、ｂ、ｃ、ｄに分割されており、試験データ３２は試験項目に応じてＡ、Ｂ、Ｃ、Ｄに分割されているとする。
【００２０】
そして、矢印で示されたように、試験データＡは、チップ３１の領域ａを対象とし、試験データＢは領域ｂ、試験データＣは領域ｃ、試験データＤは領域ｄを対象としている。
【００２１】
このような試験データＡ〜Ｄを用いてそれぞれの試験対象となる領域ａ、ｂ、ｃ、ｄを試験し、故障シミュレーションを実行することによって、不良候補ノードを示した故障辞書が生成される。この故障辞書と、各ノードのレイアウトを示したレイアウト情報を用いることで、図４（ａ）〜（ｄ）に示されたような故障ノードのチップ３１上の物理的な位置が示される。図４（ａ）に示されたように、試験データＡを用いて故障シミュレーションを行い、故障が検出された不良候補ノード群が、ハッチングの施された領域４１及び４２に存在するものとする。試験データＢを用いた故障シミュレーションでは、図４（ｂ）のように領域４３及び４４に不良候補ノード群が存在する。試験データＣを用いた故障シミュレーションにより、図４（ｃ）に示された領域４５及び４６に不良候補ノード群が存在するとする。さらに、試験データＤを用いた故障シミュレーションによって、図４（ｄ）に示された領域４７及び４８に不良候補ノード群が存在するとする。
【００２２】
そして、試験結果が図５のように表されたとする。試験データＡ及びＢを用いた試験では、いずれも良品としてパスしており、図４（ａ）及び（ｂ）における領域４１〜４４は良品候補ノード群となる。試験データＣを用いた試験でフェイルしているため、図４（ｃ）に示された領域４５及び４６が不良候補ノード群となる。
【００２３】
この試験では、一旦不良が発見された時点で、以降の試験は行わないモードで行ったものとする。これにより、試験データＤを用いた試験は未実行であり、図４（ｄ）に示された領域は対象からはずれる。このように、図４（ａ）〜（ｄ）に示された不良候補ノード群の領域を重畳させた後、図５のパス又はフェイル、実行又は未実行の試験結果に基づいて良品候補ノード群の領域を除外していくと、図６に示されたような結果が得られる。即ち、チップ３１のうち物理的な領域５１及び５３は良品候補ノード群が存在し、領域５２は不良候補ノード群が存在することになる。
【００２４】
この後、ダストチェッカ１５のダスト検出結果に基づいてダストによる不良候補ノード群が存在する物理的な領域を重畳させることで、領域５２の不良の原因はダストによるものか否かを判断することができる。
【００２５】
以上のような作業を、複数のチップに対して行い、得られた結果について統計処理を行うことで、不良候補ノード群の存在する物理的な領域が多数のチップで共通して現れるかどうかを判断し、不良品の傾向を把握することができる。上記処理をチップ単位で行う場合と同様に、ウェーハに対しても行って、不良ノード候補群がウェーハ上のどの物理的な領域に存在するかを判断することもできる。
【００２６】
図１に、本実施の形態による歩留まり解析装置の構成を示す。測定装置１１は、製品の特性を測定するためのものであって、例えばＡＴＥ（APPROVAL TEST EQUIPMENT ）等のテスタが用いられる。測定データ収集部１２は、測定装置１１から出力された測定データを収集する。測定データ収集部１２は、収集したデータに対して統計処理まで行うものであってもよい。シミュレーション実行部１４は、例えば上述した故障シミュレーションや論理シミュレーション、活性化シミュレーション等を実行するものである。シミュレーションには、他に各ブロックあるいは各セル単位の機能記述を調べる機能シミュレーションや、トランジスタレベルまで落とした回路の動作を調べる回路シミュレーション、論理シミュレーション及び機能シミュレーションを組み合わせたミックストシミュレーション等が含まれていてもよい。
【００２７】
レイアウト情報生成部１８は、回路におけるノードとのチップ又はウェーハ上の位置を示す情報の他に、ウェーハの外形情報、あるいはウェーハ内のチップ位置を示す情報等の読み込みを行い、各素子のウェーハ上、又はウェーハ内のチップ上のレイアウト情報を生成するものである。
【００２８】
ＣＡＤデータ収集部１３は、シミュレーション実行部１４が出力したシミュレーション結果と、レイアウト情報生成部１８が出力したレイアウト情報とを読み込んでＣＡＤデータとして収集する。
【００２９】
ダストチェッカ１５は、チップ又はウェーハ上のダストを検出するもので、得られたダスト情報を出力する。このダスト情報は、ダスト情報収集部１６に入力されて収集される。
【００３０】
制御部１７は、測定データ収集部１２が収集した測定データと、ＣＡＤデータ収集部１３が収集したＣＡＤデータと、ダスト情報収集部１６が収集したダスト情報とを与えられる。データ蓄積記憶部１９は、制御部１７に与えられた各種情報や、制御部１７がこれらの情報に対して加工したものを与えられて蓄積する。制御部１７は、データ蓄積記憶部１９に蓄積された情報を用いて歩留まり解析を行う。具体的には、ウェーハ上、あるいはデバイス上に上記情報を重畳させて不良候補ノード群の領域を割り出するための処理を行う。
【００３１】
表示部２０は、データ蓄積記憶部１９に蓄積された情報や、制御部１７が加工した情報、さらには制御部１７が解析して割り出した故障候補ノード群の存在する領域等の表示を行う。
【００３２】
このような構成を備えた解析装置を用いて、歩留まり解析を行うときの処理の手順を、図２のフローチャートを用いて説明する。
【００３３】
先ず、ステップ１００として、測定装置１１に試験プログラムを与えて試験モードを指定する。例えば、試験を領域毎に進めていく際に、いずれかの領域で故障箇所が発見されたらその時点で試験を終了するモードと、全ての領域に対する試験を終えるまで続行するモードとがあり、このいずれかの指定を行う。指定項目としては、試験の内容を示す項目、不良箇所の取り込み回数、あるいは不良が発見された場合の不良情報として不良の存在するパターン名称、アドレス外部端子のいずれのレベルまでを取り込むかという不良箇所のレベル等が存在する。
【００３４】
ステップ１０２として、測定装置１１により製品の特性を調べるための測定を実行し、ステップ１０４として測定データ収集部１２により測定結果を収集する。この場合、測定装置１１に予め指定されたモードで取り込んだ良／不良情報を分類して測定データ収集部１２が収集する。試験により良／不良であった各々の試験データの名称もあわせて収集する。
【００３５】
ステップ１０８として、シミュレーション実行部１４において故障シミュレーションを実行し、故障辞書を作成する。ステップ１１０として、ＣＡＤデータ収集部１３が故障辞書の読み込みを行う。故障辞書には、故障が検出されたノードに関する試験データ毎の情報が含まれている。
【００３６】
ステップ１０６として、制御部１７において、測定データと故障辞書とを照合することで、回路における良品候補ノード／不良候補ノードの判定を行う。この場合、測定装置１１の出力した測定結果に、不良と判定された箇所のアドレスや外部端子情報が含まれていると、この情報に故障辞書を照合することで、より良品候補ノード、不良候補ノードの絞り込みが容易となる。
【００３７】
ステップ１１４として、レイアウト情報生成部１８がレイアウト情報を読み込む。この情報には、図面上に表示された各ノードのレイアウト情報と、レイアウトと回路中のノードとの対応関係を示した情報が含まれている。
【００３８】
ステップ１１２において、制御部１７が良品候補ノード、不良品候補ノードを、レイアウト上の物理的な位置に対応付ける。さらにステップ１１６として、制御部１７がレイアウト図上に良品候補ノード及び不良候補ノードを重畳表示するためのフェイルマップの作成を行う。
【００３９】
ステップ１２０として、ダストチェッカ１５がチップ又はウェーハ上のダストの検出を行い、ステップ１２２としてダスト情報収集部１６がダスト情報の収集を行う。このダスト情報は、ダストがチップ又はウェーハの表面上に分布する位置を示すものである。
【００４０】
ステップ１１８として、制御部１７によりステップ１１６で作成した不良マップに、ダスト情報を重畳した不良マップを作成する。この不良マップを用いて、ステップ１２４においてダスト箇所と不良候補ノードとが一致している箇所においてはダストによる影響が高いといった解析を行う。
【００４１】
上記ステップ１００〜１２４における処理を複数のチップ又はウェーハに対して行い、ステップ１２６として得られた結果に対して統計を処理を行い、異常の有無の判断を行う。具体的には、ダストの影響を除いて多数のチップ又はウェーハの間で同様な箇所に不良候補ノードが存在したような場合は、その箇所の製造プロセスに異常がある可能性が高いと判断する。この判断結果に基づいて、必要に応じてステップ１２８として制御部１７が表示部２０に警告を表示する。
【００４２】
このような本実施の形態によれば、従来は困難であった論理回路製品に対しても不良が存在する領域を絞り込むことが可能であり、歩留まりの解析に有効な情報を提供することができる。
【００４３】
上述した実施の形態は一例であって、本発明を限定するものではない。例えば、図１に示された装置では、測定データ収集部１２、ダスト情報収集部１６、ＣＡＤデータ収集部１３、レイアウト情報生成部１８を備えている。しかし、これらの収集部を介することなく、測定装置１１、シミュレーション実行部１４、レイアウト情報生成部１８、ダストチェッカ１５から直接情報が制御部１７へ与えられてもよい。
【００４４】
【発明の効果】
以上説明したように、本発明の歩留まり解析方法及びその装置によれば、特性を測定した試験結果と、故障シミュレーション等によるシミュレーション結果と、各素子のレイアウト情報とを用いて不良候補ノードのチップ又はウェーハ上の位置を絞り込み、これにダストの分布とを組み合わせることで、不良の原因を突き止める歩留まり解析を容易且つ迅速に行うことが可能である。
【図面の簡単な説明】
【図１】本発明の一実施の形態による歩留まり解析装置の構成を示したブロック図。
【図２】本発明の一実施の形態による歩留まり解析方法の手順を示したフローチャート。
【図３】同歩留まり解析方法に基づいて、チップの不良箇所を解析するときの試験データＡ〜Ｄとチップの領域ａ〜ｄとの対応関係を示した説明図。
【図４】同歩留まり解析方法に基づいて、試験データＡ〜Ｄを用いて不良候補ノード群を検出した結果を示した説明図。
【図５】同歩留まり解析方法に基づいて、試験データＡ〜Ｄを用いて試験を行った結果を示した説明図。
【図６】同歩留まり解析方法に基づいて、試験データＡ〜Ｄを用いて試験を行い、得られた結果を重畳させて不良候補ノード群の領域を絞り込んだ状態を示した説明図。
【符号の説明】
１１ 測定装置
１２ 測定データ収集部
１３ ＣＡＤデータ収集部
１４ シミュレーション実行部
１５ ダストチェッカ
１６ ダスト情報収集部
１７ 制御部
１８ レイアウト情報生成部
１９ データ蓄積記憶部
２０ 表示部
Claims (5)
- 複数のチップ又はウェーハに対して良否判定を行うための測定を行い得られた測定結果を出力する測定手段と、
前記チップ又はウェーハに対して故障シミュレーションを実行し、不良候補ノードを示した故障辞書を作成するシミュレーション実行部と、
前記チップ又はウェーハにおける各素子のレイアウトを示すレイアウト図を含むレイアウト情報を生成して出力するレイアウト情報生成部と、
前記チップ又はウェーハ上に存在するダストを検出してダストが前記チップ又はウェーハの表面上に分布する位置を示すダスト情報を出力するダスト検出手段と、
前記測定手段が出力した前記測定結果と、前記シミュレーション実行部が作成した前記故障辞書を照合して、良品候補ノード及び不良候補ノードを絞り込み、、前記レイアウト情報生成部が出力した前記レイアウト情報と、絞り込んだ前記良品候補ノード及び不良候補ノードとを対応付けて、前記レイアウト図上に前記良品候補ノード及び前記不良候補ノードを重畳表示するためのフェイルマップを作成し、前記良品候補ノード及び前記不良候補ノードの位置と、前記ダストの位置とを重畳させて、前記不良候補ノードの不良の原因を解析する制御部と、
前記フェイルマップを表示する表示部と、
を備えることを特徴とする歩留まり解析装置。 - 前記シミュレーション実行部は、前記故障シミュレーションの他に、回路パターンの論理記述の良否を判定するロジックシミュレーションと、各セルの機能記述の良否を判定する機能シミュレーションと、回路動作の良否を判定する回路シミュレーションとをさらに実行し、それぞれのシミュレーション結果を出力し、
前記制御部は、前記シミュレーション実行部が出力した前記シミュレーション結果と、前記測定手段が出力した前記測定結果とを照合して前記良品候補ノード及び不良候補ノードを絞り込み、前記レイアウト情報と、絞り込んだ前記良品候補ノード及び不良候補ノードとを対応付けて、前記レイアウト図上に前記良品候補ノード及び前記不良候補ノードを重畳表示するためのフェイルマップを作成することを特徴とする請求項１記載の歩留まり解析装置。 - 前記制御部は、前記不良候補ノードの位置と前記ダストの位置とが一致している箇所ではダストによる影響が高いと判断し、前記ダストの影響を除いて複数の前記チップ又はウェーハにおける所定数以上のものにおいて共通して前記不良候補ノード群が存在する場合には、その箇所の製造プロセスに異常がある可能性が高いと判断し、この判断結果に基づいて、前記表示手段に警告を表示させることを特徴とする請求項１又は２記載の歩留まり解析装置。
- 測定手段を用いて複数のチップ又はウェーハの良否を判断するための測定を行い、測定結果を生成するステップと、
前記チップ又はウェーハの故障の有無を判定するためのシミュレーションを行い、故障が検出されたノードを示す故障辞書を生成するステップと、
前記測定結果と前記故障辞書とを照合して、良品候補ノード及び不良候補ノードを絞り込むステップと、
前記チップ又はウェーハにおける各素子のレイアウトを示すレイアウト図を含むレイアウト情報と、前記良品候補ノード及び前記不良候補ノードとを対応付けて、前記レイアウト図上に前記良品候補ノード及び前記不良候補ノードを重畳表示するためのフェイルマップを作成するステップと、
前記チップ又はウェーハ上に存在するダストの位置を検出するステップと、
前記良品候補ノード及び前記不良候補ノードの位置と、前記ダストの位置とを重畳させて、前記不良候補ノードの不良の原因を解析するステップと、
前記フェイルマップを表示手段に表示するステップと、
を備えることを特徴とする歩留まり解析方法。 - 前記不良候補ノードの不良の原因を解析するステップでは、前記不良候補ノードの位置と前記ダストの位置とが一致している箇所ではダストによる影響が高いと判断し、前記ダストの影響を除いて複数の前記チップ又はウェーハにおける所定数以上のものにおいて共通して前記不良候補ノード群が存在する場合には、その箇所の製造プロセスに異常がある可能性が高いと判断し、
この判断結果に基づいて、前記表示手段により警告を表示するステップをさらに備えることを特徴とする請求項４記載の歩留まり解析方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00489097A JP3808575B2 (ja) | 1997-01-14 | 1997-01-14 | 歩留まり解析方法及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00489097A JP3808575B2 (ja) | 1997-01-14 | 1997-01-14 | 歩留まり解析方法及びその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10199953A JPH10199953A (ja) | 1998-07-31 |
| JP3808575B2 true JP3808575B2 (ja) | 2006-08-16 |
Family
ID=11596281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00489097A Expired - Fee Related JP3808575B2 (ja) | 1997-01-14 | 1997-01-14 | 歩留まり解析方法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3808575B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6185707B1 (en) * | 1998-11-13 | 2001-02-06 | Knights Technology, Inc. | IC test software system for mapping logical functional test data of logic integrated circuits to physical representation |
| JP4763562B2 (ja) * | 2006-09-20 | 2011-08-31 | 富士通株式会社 | ディレイ不良解析方法およびその装置 |
| CN107102630B (zh) * | 2016-02-19 | 2019-12-31 | 同济大学 | 一种用于磁浮列车的控制器板卡故障检测系统 |
| CN115144664B (zh) * | 2022-09-02 | 2022-11-25 | 苏州纳芯微电子股份有限公司 | 芯片高阻节点噪声测量方法及测量系统 |
-
1997
- 1997-01-14 JP JP00489097A patent/JP3808575B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10199953A (ja) | 1998-07-31 |
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